WO2006118237A1 - キャパシタ層形成材及びそのキャパシタ層形成材の製造方法 - Google Patents

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capacitor
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resin
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Naohiko Abe
Akiko Sugioka
Akihiro Kanno
Hirotake Nakashima
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Mitsui Mining & Smelting Co., Ltd
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Definitions

  • the invention according to the present application relates to a capacitor layer forming material, a method for manufacturing the capacitor layer forming material, and a printed wiring board including a built-in capacitor layer obtained by using the capacitor layer forming material.
  • the capacitor layer forming material referred to in the present invention has a configuration in which a dielectric layer is provided between a first conductive layer used for forming an upper electrode and a second conductive layer used for forming a lower electrode.
  • the first conductive layer and the second conductive layer are processed to form a capacitor circuit by etching or the like, and constitute an electronic material such as a printed wiring board as disclosed in Patent Document 1. In general, it is used as a material.
  • the dielectric layer has an insulating property and accumulates a certain amount of charges.
  • Various methods are used for forming such a dielectric layer, and chemical vapor phase reaction method (CVD method), sputtering vapor deposition method, and zonore gel method are generally used.
  • CVD method chemical vapor phase reaction method
  • sputtering vapor deposition method sputtering vapor deposition method
  • zonore gel method are generally used.
  • Patent Document 2 discloses a process of depositing an amorphous SrTiO-based thin film on a substrate at a temperature lower than 400 ° C., and using the chemical vapor phase reaction method.
  • SrTiO thin-based thin film depositing an amorphous SrTiO-based thin film on a substrate at a temperature lower than 400 ° C.
  • the manufacturing method including the process of obtaining 3 type
  • the purpose of the dielectric layer obtained by this method is to obtain a SrTiO-based thin film having a high dielectric constant.
  • Patent Document 3 discloses that a thin film capacitor in which a lower electrode, a high dielectric constant dielectric, and an upper electrode are stacked on an arbitrary layer on a substrate as a sputtering deposition method.
  • a dielectric having a dielectric constant is a polycrystal composed of crystal grains and crystal grain boundaries, and contains metal ions that can have a plurality of valences as impurities, and is higher in the vicinity of the crystal grain boundaries than inside the crystal grains.
  • a thin film capacitor containing the impurities is disclosed, and it is disclosed that Mn ions are suitable as metal ions capable of taking a plurality of valences thereof.
  • the thin film capacitor obtained by this method has long-term reliability and the time to breakdown. Is long.
  • an oxide dielectric thin film using a metal alkoxide as a raw material is formed on a substrate after the surface of the substrate is subjected to a hydroxylation treatment using the Zonole-Gel method.
  • a method for manufacturing an oxide dielectric thin film is disclosed.
  • the oxide dielectric that can be formed as a thin film is a metal oxide having dielectric properties, for example, LiNbO 2, Li B
  • the oxide dielectric thin film obtained by this method is an oxide dielectric thin film having excellent orientation and crystallinity.
  • the formation of a dielectric layer using the sol-gel method disclosed in Patent Document 4 uses a vacuum process, compared to the formation of a dielectric layer using a chemical vapor reaction method (CVD method) or a sputtering deposition method. Therefore, there is no need for capital investment, and it is easy to form a dielectric layer on a large area substrate.
  • CVD method chemical vapor reaction method
  • sputtering deposition method a sputtering deposition method. Therefore, there is no need for capital investment, and it is easy to form a dielectric layer on a large area substrate.
  • it is easy to make the components of the dielectric layer have a theoretical ratio and an extremely thin dielectric film can be obtained, it is expected to be a material for forming a large-capacity capacitor layer.
  • Patent Document 1 Japanese Translation of Special Publication 2002-539634
  • Patent Document 2 Japanese Patent Laid-Open No. 06-140385
  • Patent Document 3 Japanese Patent Laid-Open No. 2001-358303
  • Patent Document 4 Japanese Patent Application Laid-Open No. 07-294862
  • the dielectric layer using the sol-gel method, MOCVD method, or sputtering deposition method has a non-uniform thickness, and the presence of gaps between oxide particles due to its thinness.
  • the leakage current may increase, resulting in a problem that the production yield is low.
  • the electrode area in order to increase the capacitance of the capacitor the occurrence of defective products that cause a short-circuit phenomenon becomes prominent.
  • a capacitor circuit has been able to reduce the power consumption of electronic and electrical devices by storing excess electricity, etc., and therefore has a capacitance as large as possible. It is required as an essential quality.
  • 0 0 is calculated from the vacuum dielectric constant).
  • the same demands are made for printed wiring boards due to the recent trend of light and thin electronic and electrical equipment, but the surface area of the capacitor electrode ( ⁇ ) within a certain printed circuit board area. ), It may be necessary to increase the capacity of the capacitor circuit.
  • the inventors of the present invention have taken a technique such as miniaturizing oxide crystal grains of a dielectric film formed by a keen sol-gel method or the like, or obtaining coarse grains with few crystal grain boundaries. As a result of attempts, the inventors have arrived at the following invention.
  • Capacitor layer forming material according to the present invention The basic structure of the capacitor layer forming material according to the present invention is used for forming the upper electrode, the second conductive material used for forming the first conductive layer and the lower electrode.
  • the dielectric layer is an oxide dielectric film formed by any one of a sol-gel method, an MOCVD method, and a sputtering deposition method, and the oxide dielectric film The resin component is impregnated between the particles constituting.
  • the oxide dielectric film constituting the dielectric layer may be one or more selected from manganese, silicon, nickel, aluminum, lanthanum, niobium, magnesium, tin, and 0.01 mol% to 5. It is preferable to contain 00mol%.
  • the dielectric layer of the capacitor layer forming material according to the present invention preferably has a thickness of 20 nm to 1 ⁇ m.
  • the oxide dielectric film constituting the capacitor layer forming material according to the present invention preferably uses either a (B a Sr) TiO (0 ⁇ 1) film or a BiZrO film.
  • the second conductive layer of the capacitor layer forming material according to the present invention preferably uses a nickel layer or a Nikkenore alloy layer having a thickness of 1/1111 to 100111. [0016] It is preferable to use a nickel-free phosphorus alloy for the nickel-no-alloy alloy layer.
  • the manufacturing method of the capacitor layer forming material according to the present invention includes any one of a sol-gel method, a MOCVD method, and a sputtering deposition method on the surface of the constituent material of the lower electrode.
  • An oxide dielectric film is formed, and a resin varnish is applied and impregnated on the surface of the oxide dielectric film, the resin is dried and cured to form a dielectric layer, and then the upper portion is formed on the dielectric layer.
  • An electrode constituent layer is provided.
  • the oxide dielectric film is preferably obtained through the following steps (A) to (D).
  • a solution preparation step for preparing a sol-gel solution for producing a desired oxide dielectric film [0019]
  • the sol-gel solution is applied to the surface of the metal foil as the second conductive layer, dried in an oxygen-containing atmosphere at 120 ° C to 250 ° C for 30 seconds to 10 minutes, and then in an oxygen-containing atmosphere.
  • 270 ° C to 390 ° CX A coating process in which a series of processes for thermal decomposition under the conditions of 5 to 30 minutes is defined as one unit process, and this one unit process is repeated multiple times to adjust the film thickness.
  • the oxide dielectric film is formed by the sol-gel method, it is also preferable to employ one obtained through the following steps (a) to (d).
  • a first conductive layer forming step in which a first conductive layer is formed on the obtained dielectric layer to form a capacitor layer forming material.
  • the resin varnish applied to the surface of the oxide dielectric film has a solid content of 0.1 lwt% to 100 wt% when the resin varnish weight is 100 wt%. l. It is preferable to use an Owt% dilute resin varnish.
  • the capacitor layer forming material according to the present invention can be suitably used for forming a built-in capacitor layer of a multilayer printed wiring board.
  • the capacitor layer forming material according to the present invention includes a resin component in a dielectric layer located between the first conductive layer and the second conductive layer, thereby causing a short circuit failure between the upper electrode and the lower electrode. To reduce leakage current. When used as a capacitor at the same time, it exhibits high electric capacity and low dielectric loss. This dielectric layer is particularly effective when it is an oxide dielectric film formed by a sol-gel method, MO CVD method, or sputtering deposition method.
  • the leakage current of the dielectric layer formed by the Zonole-Gel method, the MOCVD method, or the sputtering deposition method can be reduced, and the capacitor layer can be formed with excellent dielectric characteristics. Efficient production of the material is possible.
  • the basic structure of the capacitor layer forming material according to the present invention is the capacitor layer forming material comprising a dielectric layer between the first conductive layer used for forming the upper electrode and the second conductive layer used for forming the lower electrode.
  • Dielectric layer The dielectric layer of the capacitor layer forming material is required to have a high electric capacity for storing charges in a high capacity, and the smaller the leak current from which the stored charges flow out, the better It is. Therefore, the inventors of the present invention formed a capacitor circuit using a capacitor layer forming material having the same configuration as that of the present invention, and verified the ease and mechanism of generation of leakage current. As a result, it has been found that the leakage current in the case where the oxide dielectric film formed by the sol-gel method is used as the dielectric layer is likely to flow through the crystal grain boundary and the structural defect of the oxide dielectric film. That is, the leakage current increases when the oxide dielectric film has a fine structure and a large number of crystal grain boundaries. On the other hand, it was found that the oxide dielectric film was coarsened to a certain range, resulting in a high-capacity dielectric layer with a small leakage current with few grain boundaries.
  • the desired oxide dielectric film is obtained as follows. Ba Sr) TiO (0 ⁇ x ⁇ 1) film or BiZrO film can be obtained.
  • Resin Component As the resin component referred to here, it is preferable to use a resin composition using an epoxy resin as a main component. Among them, it contains 40% to 70% by weight of epoxy resin, 20% to 50% by weight of polybulucetal resin, 0.1% to 20% by weight of melamine resin or urethane resin with respect to the total resin component, It is preferable to use a resin composition in which 5 wt% to 80 wt% of the epoxy resin is a rubber-modified epoxy resin.
  • the epoxy resin used here is commercially available for molding laminated boards and the like and electronic parts. As long as it is used, it can be used without any particular limitation. Specifically, bisphenol A type epoxy resin, bisphenol F type epoxy resin, novolac type epoxy resin, o_cresol novolac type epoxy resin, triglycidyl isocyanurate, N, N-diglycidyl dilin Glycidylamine compounds such as diglycidyl ester tetrahydrophthalate, and brominated epoxy resins such as tetrabromobisphenol A diglycidyl ether. These epoxy resins are preferably used alone or in combination of two or more. The degree of polymerization and epoxy equivalent as an epoxy resin are not particularly limited.
  • the "curing agent" for epoxy resins includes dicyandiamide, organic hydrazides, imidazoles, amines such as aromatic amines, phenols such as bisphenol A and brominated bisphenol A, and phenol novolacs. Resin, novolaks such as cresol novolac resin, and acid anhydrides such as phthalic anhydride. Further, one type of curing agent may be used alone, or two or more types may be used in combination. Since the addition amount of the curing agent to the epoxy resin is naturally derived from each equivalent, it is considered that there is no need to specify the mixing ratio strictly strictly strictly. Therefore, in this invention, the addition amount of a hardening
  • curing agent is not specifically limited.
  • a curing accelerator to be added in an appropriate amount as necessary.
  • this curing accelerator tertiary amine, imidazole-based, urea-based curing accelerator and the like can be used.
  • the mixing ratio of the curing accelerator is not particularly limited. This is because the curing accelerator is a good one that the manufacturer selectively determines the amount of addition in consideration of the production conditions in the manufacturing process of the dielectric layer.
  • the amount of the epoxy resin blended in the resin composition is preferably 40 wt% to 70 wt% of the total amount of the resin components. If the blending amount is less than 40% by weight, the insulating properties and heat resistance as electrical characteristics deteriorate. On the other hand, if it exceeds 70% by weight, the resin flow during curing becomes too large, and the resin component tends to be unevenly distributed in the dielectric layer.
  • a rubber-modified epoxy resin as a part of the epoxy resin composition.
  • This rubber-modified epoxy resin can be used without particular limitation as long as it is a product marketed for adhesives or paints.
  • EPICLON TSR- 960 (trade name, manufactured by Dainippon Ink, Inc.),
  • EPOTOHTO YR_102 (trade name, manufactured by Toto Kasei),
  • Sumiepoxy ESC-500 (trade name, manufactured by Sumitomo Chemical)
  • EPOMIK VSR 3531 (Trade name, manufactured by Mitsui Petrochemical Co., Ltd.) etc.
  • These rubber-modified epoxy resins may be used alone or as a mixture of two or more.
  • the amount of the resin is 5% to 80% by weight of the total amount of the epoxy resin, and the use of the rubber-modified epoxy resin promotes the fixing of the resin component in the dielectric layer. If the amount is less than 5% by weight, the effect of promoting fixing in the dielectric layer cannot be obtained, whereas if the amount of the rubber-modified epoxy resin exceeds 80% by weight, the heat resistance as a cured resin is reduced. Sex is reduced.
  • the polyvinyl acetal resin used in the epoxy resin composition is synthesized by the reaction of polyvinyl alcohol and aldehydes.
  • polyvinyl acetal resin a reaction product of polyvinyl alcohol having various polymerization degrees and one or more aldehydes is commercially available for paints and adhesives.
  • Nyacetalization degree can be used without any particular limitation.
  • the degree of polymerization of the raw material polyvinyl alcohol is not particularly limited, but considering the heat resistance as a cured resin and the solubility in solvents, it is desirable to use a product synthesized from polybulal alcohol having a degree of polymerization of 2000-3500. .
  • a modified polyblucacetal resin having a carboxyl group introduced into the molecule is also commercially available, but can be used without any limitation as long as there is no problem in compatibility with the combined epoxy resin.
  • the amount of the polyvinyl acetal resin blended in the insulating layer is 20% to 50% by weight of the total resin composition. If the blending amount is less than 20% by weight, the effect of improving the fluidity as a resin cannot be obtained. On the other hand, if the blending amount exceeds 50% by weight, the water absorption rate of the insulating layer after curing increases, so that the dielectric layer is extremely preferable.
  • the resin composition used in the present invention preferably contains a melamine resin or a urethane resin as a crosslinking agent for the polyvinyl acetal resin.
  • a melamine resin used here, an alkylated melamine resin commercially available for coating can be used. Specific examples include methylated melamine resins, n_butylated melamine resins, iso-butylated melamine resins, and mixed alkylated melamine resins.
  • the molecular weight and the degree of alkylich is no particular limitation on the molecular weight and the degree of alkylich as the melamine resin.
  • urethane resin a resin containing an isocyanate group in a molecule marketed for an adhesive or a paint can be used.
  • Specific examples include polyisocyanate compounds such as tolylene diisocyanate, diphenylmethane diisocyanate, and polymethylene polyphenyl polyisocyanate, trimethylolpropane, polyether polyol, and polyester polyol.
  • polyisocyanate compounds such as tolylene diisocyanate, diphenylmethane diisocyanate, and polymethylene polyphenyl polyisocyanate, trimethylolpropane, polyether polyol, and polyester polyol.
  • reactants with polyols such as Since these compounds may polymerize with moisture in an atmosphere with high reactivity as a resin, in the present invention, these resins are stabilized with phenols and oximes so that this defect does not occur. It is preferable to use a urethane resin called block isocyanate.
  • the blending amount of the melamine resin or the urethane resin added to the resin composition in the present invention is 0.1 wt% to 20 wt% of the total amount of the resin composition. If the blending amount is less than 0.1% by weight, the crosslinking effect of the polyvinyl acetal resin is insufficient, and the heat resistance of the insulating layer is lowered. If the blending amount exceeds 20% by weight, the fixing property in the dielectric layer is reduced. Deteriorates.
  • additives such as inorganic fillers typified by talc and aluminum hydroxide, antifoaming agents, leveling agents, coupling agents and the like are optionally used in this resin composition. You can also These improve the permeability of the resin component to the dielectric layer, and are effective in improving flame retardancy and reducing costs.
  • the resin composition described above is used as a dilute resin varnish with a solid content controlled within a certain range using a solvent so that the dielectric layer can be easily impregnated. This will be described later.
  • the oxide dielectric film includes one or more selected from manganese, silicon, nickel, ano-remium, lanthanum, niobium, magnesium, tin, and a grain boundary It is also preferable to block the leakage current flow path by making a partial prayer. Among them, it is preferable to use manganese. This manganese is considered to exist as manganese oxide inside the dielectric film, and it is assumed that it segregates at the crystal grain boundary of the oxide dielectric film obtained by the sol-gel method. The shutoff efficiency of becomes higher. At this time, the amount of manganese contained in the oxide dielectric film is preferably 0.01 mol% to 5.00 mol%.
  • the manganese content is less than 0.01 mol%, it can be obtained by the sol-gel method. Insufficient segregation of manganese to the crystal grain boundaries of the resulting oxide dielectric film, resulting in a good leakage current reduction effect.
  • the amount of manganese exceeds 5.00 mol%, the segregation of manganese to the crystal grain boundaries of the oxide dielectric film obtained by the Zonole-gel method becomes excessive, the dielectric film becomes brittle and the toughness is lost.
  • problems such as dielectric layer breakdown are likely to occur due to an etchant shower or the like when processing the upper electrode shape or the like by the etching method.
  • the amount of manganese contained in the oxide dielectric film is 0.25 mol% to 1.550 mol%. This is to ensure the quality of the oxide dielectric film more reliably.
  • An oxide dielectric film is a dielectric film having a perovskite structure, and does not contain manganese oxide unless explicitly stated that the oxide dielectric film contains a manganese oxide component. .
  • Thickness of the dielectric layer The dielectric layer formed by the method for forming an oxide dielectric layer according to the present invention preferably has a thickness of 20 nm to l x m.
  • the thinner the dielectric layer the higher the electric capacity. Therefore, the thinner the dielectric layer, the better.
  • the thickness of the dielectric layer is less than 2 Onm, the effect of reducing the leakage current will be lost even if the dielectric layer is supplemented with manganese, silicon, etc. Because it happens, the life cannot be extended.
  • the electric capacity may be small, the dielectric film may be thick. However, considering the required value such as the capacitance of the capacitor circuit required in the field, the thickness of about 1 ⁇ m is considered the upper limit.
  • Second conductive layer (lower electrode): For the second conductive layer, sol-gel method, MOCVD method, sputter Depending on which of the vapor deposition methods is used to form the dielectric layer, various materials can be selectively used in consideration of the heat applied thereto. That is, various conductive materials such as copper, nickel, cobalt, gold and platinum can be used.
  • the dielectric layer using the sol-gel method when forming the dielectric layer using the sol-gel method, a high temperature is applied, and therefore the nickel layer or the Nikkenore alloy layer of the heat-resistant metal is used as the second conductive layer. It is preferable to adopt it.
  • the Nikkenore layer or the nickel alloy layer referred to here is mainly intended to use a metal foil.
  • the nickel layer is a layer formed of a pure nickel foil having a so-called purity of 99.9% (other unavoidable impurities) or more.
  • the nickel alloy layer is a layer formed using, for example, a nickel-lin alloy.
  • the nickel content of the Nikkenore phosphorus alloy is preferably 0.1 wt% to l wt%.
  • the phosphorus component of the nickel-phosphorus alloy layer diffuses into the dielectric layer and can adhere to the dielectric layer if it is subjected to high-temperature loads in the production of the capacitor layer forming material and the normal printed wiring board production process.
  • the phosphorus content is preferably in the range of 0.1 wt% to 1 wt%.
  • a stable quality capacitor circuit can be obtained even if there is a certain variation in the process if the phosphorus content is in the range of 0.2 wt% to 3 wt%. Formation is possible. If the optimum range is pointed out, a phosphorus content of 0.25 wt% to lwt% ensures the best adhesion with the dielectric layer, and at the same time a good dielectric constant.
  • the phosphorus content in the present invention is a value converted as [P component weight] Z [Ni component weight] X 100 (wt%).
  • the nickel foil and the nickel alloy foil referred to in the present invention include all of the products obtained by a rolling method, an electrolytic method, and the like. It is described as a concept including a composite foil provided with these nickel or nickel alloy layers on the outermost layer of the metal foil.
  • the second conductivity As a material constituting the layer, a composite material provided with a Nikkenore layer or a Nikkenore alloy layer on the surface of the copper foil can be used.
  • the crystal structure of the Nikkenore foil and the nickel alloy foil referred to in the present invention is a crystal grain whose fineness is improved as much as possible. More specifically, it is preferable that the average grain size is refined to a level of 0.5 ⁇ or less, high mechanical strength and physical properties are provided.
  • the thickness of the second conductive layer is preferably 1 / im to 100 / im. If the thickness is less than 1 ⁇ m, the reliability as an electrode when a capacitor circuit is formed is extremely poor, and it is extremely difficult to form a dielectric layer on the surface. On the other hand, there is almost no practical requirement for a thickness exceeding 100 / m. If the thickness of the second conductive layer is 10 ⁇ m or less, handling becomes difficult. Therefore, it is preferable to use a metal foil with a carrier foil that is bonded to the carrier foil via a bonding interface as the metal foil constituting the second conductive layer. The carrier foil may be removed at a later stage after processing into the capacitor layer forming material referred to in the present invention.
  • the nickel foil or Nikkenore alloy foil used for the configuration of the second conductive layer described above can be one produced by an electrolytic method or a rolling method.
  • the ingot components are adjusted by a metallurgical process and processed into a foil shape with a rolling roll while performing an appropriate annealing operation, so it is sufficient to adopt a conventional method. is there.
  • the deposited metal structure varies depending on the electrolytic solution, electrolysis conditions, etc., and as a result, the physical strength is also affected.
  • a solution known as a nickel plating solution can be widely used.
  • nickel sulfate is used, nickel concentration is 5-30 g / l, liquid temperature 20-50 ° C, pH 2-4, current density 0.3-3: ⁇ : / dm 2 conditions,
  • First conductive layer The first conductive layer is formed on the dielectric layer by a method of bonding using a metal foil, a method of forming a conductive layer by a plating method, a method such as sputtering deposition. Usually, a thickness of about 0.1 lxm to 50 im is adopted.
  • an oxide dielectric film is formed on the surface of the constituent material of the lower electrode by any one of the Zonole gel method, the MOCVD method, and the sputtering deposition method, The surface of the film is coated with a resin varnish, impregnated, dried with resin, cured with resin to form a dielectric layer, and then an upper electrode constituent layer is provided on the dielectric layer.
  • sol-gel method MOCVD method, or sputtering deposition method.
  • the (Ba Sr) TiO (0 ⁇ ⁇ 1) film or the 812 (0 ⁇ x ⁇ 1) film can be obtained as the desired oxide dielectric film.
  • the resin varnish to be applied to the surface of the oxide dielectric film is obtained by dissolving the resin component using an organic solvent to obtain a resin varnish having a solid content of 0.1 wt% to 1 wt%.
  • the solid content is less than 0.1 wt%, the viscosity is too low, the organic component does not remain in the dielectric layer, and the significance of resin impregnation is lost.
  • the solid content exceeds 1. Owt%
  • the viscosity is too high and a resin film is formed on the dielectric layer. This is preferable because the density decreases.
  • Figure 1 shows an observation image of the cross section of the capacitor layer forming material impregnated with a resin varnish in an appropriate range with a solid content of 0.3 wt%, as observed with FIB_SIM.
  • the dielectric layer 1 is located between the upper electrode 2 and the lower electrode 3, and the impregnated resin component is observed as black dots inside the dielectric layer 2.
  • Fig. 2 shows an observation image of the cross section of the capacitor layer forming material impregnated with a resin varnish with a low solid content of 0.05 wt%, as observed by FIB-SIM.
  • the resin component that should have been impregnated does not remain in the dielectric layer 2, the black spot-like portion cannot be observed.
  • Fig. 1 shows an observation image of the cross section of the capacitor layer forming material impregnated with a resin varnish in an appropriate range with a solid content of 0.3 wt%, as observed with FIB_SIM.
  • FIG. 3 shows an observation image of the cross section of the capacitor layer forming material impregnated with a resin varnish with a high solid content of 2.2 wt%, as observed by FIB-SIM.
  • the resin component that should have been impregnated is not sufficiently impregnated in the dielectric layer 2, and a black spot-like portion can be observed in the dielectric layer 2, but the penetration is not possible.
  • Resin film 4 is formed on dielectric layer 2 by the resin component that has not been present.
  • the solid content of the resin varnish should be in the range of 0.1 wt% to 10 wt% to ensure good permeability into the dielectric layer.
  • an organic solvent for example, it can be dissolved by using any one of ethylmethylketone and cyclopentanone or a mixed solvent thereof.
  • Ethyl methyl ketone and cyclopentanone can be easily volatilized and removed efficiently by heating at about 190 ° C., and the volatile gas can be easily purified.
  • a mixed solvent of ethylmethylketone and cyclopentanone it is preferable from an environmental point of view to dissolve and dissolve a mixed solvent of ethylmethylketone and cyclopentanone.
  • the mixing ratio is not particularly limited.
  • cyclopentanone it is preferable to use ethylmethylketone as the coexisting solvent in consideration of the speed of devolatilization. .
  • any solvent can be used as long as it can dissolve all the resin components used in the present invention.
  • an oxide crystal structure having a particle size (major axis) of 50 nm to 300 nm is obtained. It is preferable to go through steps (C) to (C).
  • the crystal structure of the oxide dielectric film preferably has as large a grain size as possible. This is because if the grain size can be made as large as possible, the abundance ratio of the crystal grain boundary serving as a leakage path can be reduced. According to the study by the present inventors, if limited to the crystal grain size, the coarsened crystal structure of the dielectric layer grows in the thickness direction and the plane direction, and the grain size (major axis) is 50 nm to 300 nm.
  • the term “grain size” as used herein refers to the size of a crystal grain obtained by measuring the major axis of coarse grains directly observed from an observed image obtained by observing a cross section of a dielectric layer with a focused ion beam at a magnification of 1000000 with a transmission electron microscope. Although it cannot be said to be a strict grain size, there is no problem as an index for clarifying the presence of coarse crystal grains.
  • the observed particle size (major axis) is less than 50 nm (especially amorphous), it is amorphous under low voltage application compared to the oxide dielectric film obtained by the conventional sol-gel method.
  • the leak is small and the leak increases suddenly when the voltage is increased slightly. Therefore, judging from the total, the decrease in leakage current and the increase in capacitance will not be significant.
  • very special manufacturing conditions must be applied. Production on a scale is not possible.
  • a series of processes for thermal decomposition under the conditions of 5 to 30 minutes is defined as one unit process
  • the coating means for coating the surface of the metal foil having the Zogel solution as the second conductive layer is not particularly limited. However, it is preferable to use a spin coater as long as the uniformity of the film thickness and the characteristics of the sol-gel solution are taken into consideration.
  • the coating is dried in an oxygen-containing atmosphere at 120 ° C to 250 ° C for 30 seconds to 10 minutes, and then in an oxygen-containing atmosphere at 270 ° C to 390 °.
  • CX Pyrolysis is performed for 5 to 30 minutes.
  • the drying conditions at this time are 120 ° C to 250 ° CX for 30 seconds to 10 minutes. If this condition is not met, drying is insufficient and the surface of the dielectric film after thermal decomposition is roughened. When it is generated or excessively dried, the subsequent thermal decomposition reaction is likely to be non-uniform, which tends to cause variations in local quality of the dielectric film.
  • this drying and thermal decomposition it is performed in an oxygen-containing atmosphere. That is, the decomposition of organic substances is not promoted when carried out in a reducing atmosphere.
  • thermal decomposition is performed in an oxygen-containing atmosphere under conditions of 270 ° C to 390 ° CX for 5 minutes to 30 minutes.
  • the employed pyrolysis temperature is very characteristic.
  • Conventional heat decomposition temperatures have been adopted in the temperature range of 450 ° C to 550 ° C.
  • a thermal decomposition temperature in a low temperature range of 270 ° C. to 390 ° C. is employed to prevent excessive oxidation of the second conductive layer.
  • the thermal decomposition temperature is less than 270 ° C., no matter how long heating is continued, good thermal decomposition is difficult to occur, and good capacitor characteristics cannot be obtained.
  • the dielectric film is formed on the surface of the second conductive layer, and when heated above 390 ° C, the surface of the second conductive layer is formed at the interface between the dielectric film and the second conductive layer. Oxidation of becomes noticeable.
  • the heating time is determined by the decomposition temperature employed and the properties of the sol_gel solution. However, on the assumption that the above heating temperature range is employed, sufficient heat decomposition can be performed with heating for less than 5 minutes. Absent. In addition, when the heating time exceeds 30 minutes, the oxidation of the surface of the second conductive layer proceeds even in the above temperature range.
  • the above-described step (B) is repeated a plurality of times, and adjustment to obtain a desired film thickness is performed. The same conditions as described above can be used for the drying and pyrolysis conditions when repeated.
  • Step (a) is a solution preparation step for preparing a sol-gel solution for manufacturing a desired oxide dielectric film.
  • a commercially available preparation agent may be used, or it may be blended by itself.
  • the desired oxide dielectric film is either a (Ba Sr) TiO (0 ⁇ x ⁇ 1) film or a BiZrO (0 ⁇ x ⁇ 1) film.
  • a series of steps of coating ⁇ drying ⁇ pyrolysis is referred to as one unit step.
  • this single unit process is simply repeated a plurality of times and finally fired.
  • at least one preliminary firing step is provided in the course of repeating one unit step a plurality of times. Therefore, for example, if one unit process is repeated six times, if one preliminary firing process is provided, one unit process (first time) ⁇ preliminary firing process ⁇ one unit process (second time) ⁇ 1
  • the unit process (3rd) ⁇ 1 unit process (4th) ⁇ 1 unit process (5th) ⁇ 1 unit process (6th) is adopted.
  • the crystal state of the oxide dielectric film obtained by the conventional sol-gel method has fine crystal grains, and a large number of voids can be confirmed in the crystal grains. This is thought to be because the organic components contained in the sol-gel solution are evaporated during firing.
  • the structure of the oxide dielectric film is high in density and dense, and has few structural defects such as voids in the crystal grains. Therefore, if a resin component is impregnated here, a capacitor layer forming material having a high-capacity dielectric layer with a smaller leakage current can be obtained.
  • the coating in one unit process will be described.
  • the coating means for applying the sol-gel solution to the surface of the metal substrate it is preferable to use a spin coater as long as the uniformity of the film thickness and the properties of the Zonole gel solution are taken into consideration.
  • Nikkenore layer or a nickel alloy layer for the metal base here.
  • the drying in one unit process will be described.
  • the acid It is dried in an atmosphere containing oxygen at 120 ° C to 250 ° CX for 30 seconds to 10 minutes, and then pyrolyzed in an atmosphere containing oxygen at 270 ° C to 390 ° CX for 5 minutes to 30 minutes.
  • the drying conditions at this time are 120 ° C to 250 ° CX for 30 seconds to 10 minutes. If this condition is not met, the drying is insufficient and the surface of the dielectric film after thermal decomposition is roughened. In addition, excessive drying tends to cause local quality variations in the dielectric film, which can result in non-uniform thermal decomposition reactions.
  • this drying and thermal decomposition it is performed in an oxygen-containing atmosphere. In other words, when it is performed in a reducing atmosphere, the decomposition of organic substances is not promoted.
  • thermal decomposition of one unit process will be described.
  • thermal decomposition is performed in an oxygen-containing atmosphere at 270 ° C to 390 ° C for 5 minutes to 30 minutes.
  • the employed pyrolysis temperature is very characteristic.
  • the conventional pyrolysis temperature has been in the range of 450 ° C to 550 ° C.
  • a thermal decomposition temperature in a low temperature range of 270 ° C. to 390 ° C. is employed in order to prevent excessive oxidation of the metal substrate.
  • the thermal decomposition temperature is less than 270 ° C, no matter how long the heating is continued, good thermal decomposition is difficult to occur, and good capacitor characteristics cannot be obtained.
  • the dielectric film is formed on the surface of the metal substrate.
  • the upper limit is set to about 370 ° C, which is a lower temperature.
  • the heating time is determined by the decomposition temperature to be employed and the properties of the sol-gel solution. However, on the assumption that the above heating temperature range is adopted, sufficient heat decomposition is not possible with heating for less than 5 minutes. I can't. When the heating time exceeds 30 minutes, the oxidation of the metal substrate surface proceeds even in the above temperature range.
  • the pre-baking step provided between the 1-unit process and the 1-unit process described above performs 550 ° C to 800 ° CX for 2 minutes to 60 minutes with inert gas replacement or baking in a vacuum atmosphere. . Since these conditions are the same as the process (c) described below, the critical significance of the numerical values will be described in the explanation.
  • This firing process Is a so-called main firing step, and after this firing, a final dielectric layer is obtained.
  • heating is performed with inert gas replacement or a vacuum atmosphere in order to prevent oxidative deterioration of the base material, which is a metal material.
  • the heating temperature at this time is 550 ° C to 800 ° CX for 5 minutes to 60 minutes.
  • the heating is less than this temperature condition, firing is difficult, the adhesiveness to the substrate is excellent, and a dielectric film having an appropriate fineness and a crystal structure with an appropriate particle size cannot be obtained. If excessive heating exceeds this temperature condition, deterioration of the dielectric film and deterioration of the physical strength of the substrate proceed, and it is impossible to achieve high capacitance and long life as capacitor characteristics.
  • the capacitor layer forming material according to the present invention can be suitably used for forming a built-in capacitor layer of a multilayer printed wiring board.
  • the first conductive layer, the second conductive layer, and the capacitor circuit shape on both surfaces of the capacitor layer forming material are formed by an etching method and used as a constituent material of a multilayer printed wiring board.
  • Nikkenore or nickel alloy for the second conductive layer it becomes possible to form a lower electrode with excellent adhesion to the dielectric layer, and the lower electrode is made of nickel or the like with excellent heat resistance.
  • any method without particular limitation can be adopted.
  • the nickel foil described above was used for forming the second conductive layer used for forming the lower electrode of the capacitor layer forming material, and a dielectric layer was formed on the surface of the nickel foil using a sol-gel method.
  • the nickel foil before forming the dielectric layer by the sol-gel method is 250 ° C as a pretreatment.
  • X Heated for 15 minutes and irradiated with ultraviolet light for 1 minute.
  • Non-rubber modified epoxy resin (trade name: EPOMIC R-301, manufactured by Mitsui Petrochemical Co., Ltd.) 40 parts by weight, rubber modified epoxy resin (trade name: EPOTOHTOYR-102, manufactured by Toto Kasei) 20 parts by weight, poly 30 parts by weight of buracetal resin (trade name: Denkabutyral # 5000A, manufactured by Denki Kagaku Kogyo), 10 parts by weight of melamine resin (trade name: Yuban 20SB, manufactured by Mitsui Toatsu Chemical Co., Ltd.), latent epoxy resin Curing agent (dicyandiamide, reagent) 2 parts by weight (added in a dimethylformamide solution with a solid content of 25% by weight), curing accelerator (trade name: Curesol 2E4MZ, manufactured by Shikoku Chemicals Co., Ltd.) 0.5 part by weight Two types of resin varnishes with a solid content of 0.22 wt% and 0.44 wt% were obtained by dissolving in the resin.
  • capacitor circuit by etching method On the dielectric layer impregnated with resin as described above, a copper layer of 2 xm thickness is formed as the first conductive layer by sputtering vapor deposition method. A capacitor layer forming material including a first conductive layer and a second conductive layer was obtained.
  • Sample 1-1 the sample with a solid content of 0.22 wt%
  • Sample 1-2 the sample with a solid content of 0.44 wt%
  • Ettin is formed on the surface of the first conductive layer of the capacitor-forming material (Sample 1 1 and Sample 1 2).
  • a resist layer was provided, and an etching pattern for forming an upper electrode shape was exposed and developed. Thereafter, the first conductive layer was etched with a salty copper-based copper etchant, and the etching resist was removed to form 100 capacitor circuits with an upper electrode area of lmm x 1mm size.
  • the electrical characteristics excluding the leakage current were measured with a 426 1A LCR meter (lkHz, IV) manufactured by Hured Packard.
  • the leakage current was measured using a digital 'elect mouth meter' manufactured by Advantest.
  • Electrode yield After the capacitor circuit was formed, a predetermined voltage was applied to 100 capacitor circuits of each sample, interlayer withstand voltage measurement was performed, and a short circuit between the upper electrode and the lower electrode was performed. We saw a ratio where the phenomenon was not seen. As a result, 73% for sample 1-1, 54% for sample 1-2, and 90 for sample 1-3. /. And 51 for sample 1-4. /. It was.
  • Electric capacity density The electric capacity density of Sample 1-11 is 1078 nFZcm 2 ⁇ : 1359 nFZcm 2 , The electric capacity density of Sample 1-2 is 1090 nFZcm 2- : 1370 nF / cm 2 , and the electric capacity density of Sample 1_3 is 1087nF / cm 2 ⁇ : 1387nFZcm 2 , Sample 1-4 has a capacitance density of 1126 nFZcm 2 ⁇ 1308nF / cm 2 , and each sample showed high power and capacitance.
  • Dielectric loss Dielectric loss of Sample 1-1-1 is 2.4% to 5.6%, Dielectric loss of Sample 1-11-2 is 1.0% -3.5%, Dielectric loss of Sample 1_3 is twenty one. /. The dielectric loss of ⁇ 4.2% and Sample 1_4 was 1.3% to 4.0%.
  • Leakage current A leakage current was measured by applying a voltage of -5 V to 5 V between the upper electrode and the lower electrode of the capacitor circuits of Samples 1-1 to 1-4. These results are summarized in Table 1 together with the above characteristics so that they can be compared with Comparative Example 1 described later. In Table 1, the capacitance density is shown as the average capacitance density, and the dielectric loss is shown as the average dielectric loss.
  • Nikkenore foil with a thickness of 50 zm manufactured by a rolling method was used.
  • the thickness of the nickel foil produced by the rolling method is shown as the gauge thickness.
  • This nickel foil constitutes the second conductive layer when it becomes the capacitor layer forming material.
  • a dielectric layer was formed on the surface of the nickelo foil using a sol-gel method.
  • the nickel foil before forming the dielectric layer by the sol-gel method is heated at 250 ° C for 15 minutes as a pretreatment.
  • Irradiation with ultraviolet rays was performed for 1 minute.
  • a series of processes in which pyrolysis is performed under the same conditions was defined as one unit process. Then, in repeating this 1 unit process 6 times, at least one 650 ° CX 15 min inert gas replacement or pre-baking treatment in a vacuum atmosphere is provided between 1 unit process and 1 unit process. Thickness adjustment was performed. Two samples were obtained.
  • one pre-process is performed between the first 1-unit process and the second 1-unit process.
  • a pre-baking step is provided (hereinafter referred to as A sample).
  • B sample a total of 2 preliminary firing steps between the 1st unit process of the 1st time and the 2nd 1 unit process and between the 1st unit process of the 3rd time and the 1st unit process of the 4th time.
  • Capacitor circuit formation by etching method A 2 ⁇ m thick copper layer is formed as the first conductive layer on each of the dielectric layers of sample A and sample B impregnated with resin as described above by sputtering deposition.
  • the capacitor layer forming material was formed and provided with a first conductive layer and a second conductive layer on each surface of the dielectric layer.
  • An etching resist layer was provided on the surface of the first conductive layer of the capacitor forming material, and an etching pattern for forming an upper electrode shape was exposed and developed. Thereafter, the first conductive layer was etched with a copper chloride-based copper etchant and the etching resist was removed, thereby forming 100 capacitor circuits with an upper electrode area of Imm ⁇ 1mm size.
  • sample 2_1 the sample using sample A is referred to as sample 2_1
  • sample 2_2 the sample using sample B is referred to as sample 2_2.
  • Capacitor circuit formation by mask method As described above, a deposition metal mask is formed on the dielectric layers formed on the A and B samples, with the upper electrode formed at the position where the upper electrode is opened. Then, a copper layer with a thickness of 2 ⁇ m was formed as the upper electrode by sputtering deposition to form a capacitor circuit. At this time, 100 capacitor circuits having an upper electrode area of lmm ⁇ 1 mm size were formed.
  • sample 2-3 the sample using sample B is referred to as sample 2_4.
  • Electrode yield After the capacitor circuit is formed, the 100 capacitor circuits of each sample A constant voltage was applied to measure the withstand voltage between layers, and the rate at which no short phenomenon was observed between the upper and lower electrodes was observed. As a result, the case of sample 2-1 is 100%, the case of sample 2-2 is 100%, and the case of sample 2-3 is 100. /. 100 for sample 2-4
  • Capacitance density Sample 2-1 has a capacitance density of 1022nFZcm 2 to: 1243nFZcm 2 , Sample 2-2 has a capacitance density of 1157nFZcm 2 to 1234nF / cm 2 , and Sample 2-3 has a capacitance density of 1048nF / cm 2 ⁇ 1209nFZcm 2, the capacitance density of the sample 2 4 the 1124 nF / cm 2 ⁇ 1296nF / cm 2, showed Kore, the capacitance in each sample both.
  • Sample 2-1 has a dielectric loss of 1.9% to 5.5%
  • Sample 2-2 has a dielectric loss of 1.2% to 4.5%
  • Sample 2-3 has a dielectric loss of 1. From 1% to 3.9%, the dielectric loss of Sample 2-4 was 1.5% to 3.0%.
  • Example 1 In Comparative Example 1, the resin impregnation in Example 1 is omitted, and the other steps are the same as in Example 1. Therefore, the duplicate description here is omitted. Only the evaluation results are described below.
  • sample 1-1 omits the resin impregnation of sample 11 and sample 12
  • sample 3-2 omits the resin impregnation of sample 13 and sample 14.
  • Electrode yield After the capacitor circuit is formed, a predetermined voltage is applied to the 100 capacitor circuits of each sample, interlayer withstand voltage measurement is performed, and the short-circuit phenomenon between the upper electrode and the lower electrode is measured. I saw an unseen ratio. As a result, the case of Sample 3-1 is 13%, The case of 3-2 was 36.
  • Capacitance density Sample 3-1 has a capacitance density of 1040nFZcm 2 ⁇ : 1331nFZcm 2
  • Sample 3-2 has a capacitance density of 1023nFZcm 2 ⁇ : 1181nF / cm 2 .
  • Dielectric loss The dielectric loss of Sample 3-1 was 4.5% 8.3%, and that of Sample 3-2 was 3.8% 7.6%, indicating a large dielectric loss.
  • Example 2 the resin impregnation in Example 2 is omitted, and the other steps are the same as in Example 2. Therefore, the duplicate description here is omitted. Only the evaluation results are described below.
  • sample 4_1 omits the resin impregnation of sample 2_1
  • sample 4 2 omits the resin impregnation of sample 2 2
  • Is sample 4_3, and sample 4_2 is obtained by omitting resin impregnation of sample 2_4.
  • Electrode yield After the capacitor circuit is formed, a predetermined voltage is applied to the 100 capacitor circuits of each sample, interlayer withstand voltage measurement is performed, and the short-circuit phenomenon between the upper electrode and the lower electrode is measured. I saw an unseen ratio. As a result, 70% for samples 4-1 and 100, 100% for sample 4-2, and 100 for samples 4-3 and 100. /. 100 for sample 4-4. /. Met.
  • Sample 4—1 has an electric capacity density of 1310 nF / cm 2 to 1504 nF / cm 2
  • Sample 4 2 has an electric capacity density of 1141 nF / cm 2 to 1279 nF / cm 2.
  • Dielectric loss Sample 4 1 has a dielectric loss of 4.2% to 7.3%, Sample 4 2 has a dielectric loss of 1.3% to 3.5%, and Sample 4 1 has a dielectric loss of 1 5% to 3.8%, the dielectric loss of Sample 4 2 is 1.1% to 3.2%, indicating a high dielectric loss.
  • Leakage Current A leakage current was measured by applying a voltage of -5 V to 5 V between the upper electrode and the lower electrode of the capacitor circuits of Samples 4 1 to 4 4. These results are listed in Table 2 together with the above characteristics so that they can be compared with Comparative Example 2 described later. In Table 2, the capacitance density is shown as the average capacitance density, and the dielectric loss is shown as the average dielectric loss.
  • Capacitor Circuit is Formed by Etching Method: Since Sample 1 1 and Sample 1 2 of Example 1 are capacitor circuits formed by the etching method, they are compared with Sample 3-1 of Comparative Example 1. As is apparent from Table 1, when only the capacitance density is observed, the average capacitance density of Sample 31 is also a good value of 1201 nF / cm 2 . On the other hand, Sample 1-1 and Sample 1 2 are as high as 1195 nF / cm 2 and 1220 nF / cm 2 . Looking at the dielectric loss, the dielectric loss of sample 3-1 is 6.3%, and the dielectric loss of sample 11 and sample 12 is 4.6% and 2.6%. That is, it is apparent that Sample 1-1 and Sample 1-2 of the example achieve higher capacity and are more excellent in quality stability as a capacitor.
  • the electrode yield after forming the capacitor circuit by the etching method is 73% for Sample 1-1 and 54% for Sample 1-2.
  • Sample 3-1 it is 13%, and it can be understood that the example is superior in production stability.
  • Sample 1-3 and Sample 1_4 are as high as 1172 nF / cm 2 and 1165 nF / cm 2 .
  • the dielectric loss of sample 3-2 is 5.1%
  • the dielectric loss of samples 1 and 3 and samples 1 and 4 is 3.1% and 2.3%. . That is, it is clear that the samples 1-3 and 1-4 of the example achieved higher capacity and excellent quality stability as a capacitor.
  • Sample 2-1 and Sample 2-2 in Example 2 are capacitor circuits formed by etching method, so sample 4 _ 1 and sample 4 in Comparative Example 2 Contrast with 2.
  • Table 2 when looking at only the capacitance density average volume density of the specimen 4_ 1 1440NFZcm 2, the average capacitance density of the sample 4_ 2 shows a good value, 1220nF Zcm 2.
  • Sample 2-1 and Sample 2-2 are 1098nF Zcm 2 and 1193nF / cm 2 . Therefore, although the examples are slightly inferior, it can be said that the electric capacity density is equivalent.
  • sample _3 is 100%, sample 2-4 is 100. /. It is. On the other hand, it is 100% for sample 4-3 and 100% for sample 4-3, which is equivalent.
  • the capacitor layer forming material according to the present invention is located between the first conductive layer and the second conductive layer.
  • a resin component in the dielectric layer By including a resin component in the dielectric layer, the occurrence of short-circuit failure between the upper electrode and the lower electrode is reduced, and the leakage current is reduced.
  • the capacitor layer forming material according to the present invention it exhibits high electric capacity and low dielectric loss. Therefore, by using the capacitor layer forming material according to the present invention, it is possible to manufacture a capacitor circuit having a high capacity and a long life. Therefore, a printed wiring board or the like obtained using this capacitor layer forming material contributes to power saving of electronic and electric products.
  • the leakage current of the dielectric layer formed by the sol-gel method, MOCVD method, sputtering sputtering method is reduced, and the capacitor layer forming material having excellent dielectric characteristics Efficient manufacturing, and inexpensive and high-quality electronic and electrical products can be supplied to the market.
  • FIG. 1 is a FIB-SIM observation image of a cross section of a dielectric layer impregnated with a resin varnish in an appropriate solid content range with a solid content of 0.3 wt%.
  • FIG. 2 FIB-SIM observation image of a cross section of a dielectric layer impregnated with resin varnish with a solid content of 0.05 wt%, which is outside the appropriate solid content range.
  • FIG. 3 FIB-SIM observation image of the cross section of the dielectric layer impregnated with resin varnish with a solid content of 2.2 wt%, which is outside the appropriate solid content range.

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Abstract

　ゾル－ゲル法、ＭＯＣＶＤ法、スパッタリング蒸着法のいずれかで形成した誘電層を備えるキャパシタ回路のリーク電流を小さく出来るキャパシタ層形成材の提供を目的とする。この目的達成のため、上部電極形成に用いる第１導電層と下部電極形成に用いる第２導電層との間に誘電層を備えるキャパシタ層形成材において、当該誘電層は、ゾル－ゲル法、ＭＯＣＶＤ法、スパッタリング蒸着法のいずれかで形成した酸化物誘電膜であり、当該酸化物誘電膜を構成する粒子間に樹脂成分を含浸させたことを特徴としたキャパシタ層形成材等を採用する。また、製造方法として、下部電極の構成材の表面に、ゾル－ゲル法、ＭＯＣＶＤ法、スパッタリング蒸着法のいずれかで酸化物誘電膜を形成し、当該酸化物誘電膜の表面に、樹脂ワニスを含浸させ、樹脂乾燥、樹脂硬化し誘電層を形成し、その後、当該誘電層の上に上部電極構成層を設けることを特徴とした製造方法を採用する。

Description

明 細 書
キャパシタ層形成材及びそのキャパシタ層形成材の製造方法
技術分野
[0001] 本件出願に係る発明は、キャパシタ層形成材及びそのキャパシタ層形成材の製造 方法並びにそのキャパシタ層形成材を用いて得られる内蔵キャパシタ層を備えたプリ ント配線板に関する。
背景技術
[0002] 本件発明に言うキャパシタ層形成材は、上部電極形成に用いる第 1導電層と下部 電極形成に用いる第 2導電層との間に誘電層を備える構成を持つものである。そして 、当該第 1導電層と第 2導電層とは、エッチング加工等によりキャパシタ回路を形成す るように加工され、特許文献 1に開示されているように、プリント配線板等の電子材料 を構成する材料として用いられるのが一般的である。
[0003] そして、前記誘電層は、絶縁性を有し、一定量の電荷を蓄積するためのものである 。このような誘電層の形成方法には、種々の方法が採用されているが、化学的気相 反応法（CVD法）、スパッタリング蒸着法、ゾノレ—ゲル法を用いるのが一般的である。 例えば、特許文献 2には、化学的気相反応法を用レ、るものとして、下地上に 400°Cよ り低い温度で非晶質状 SrTiO系薄膜を堆積する工程と、該非晶質状 SrTiO系薄
3 3 膜をレーザァニールまたはラピッドサ一マルアニール処理して結晶化させ、 SrTiO
3 系薄膜を得る工程とを含む製造方法が開示されている。この方法で得られた誘電層 は、高い誘電率を有する SrTiO系薄膜を得ることを目的としている。
3
[0004] 次に、特許文献 3には、スパッタリング蒸着法を用いたものとして、基板上の任意の 層に下部電極、高誘電率の誘電体、上部電極が積層された薄膜キャパシタにおいて 、該高誘電率の誘電体が結晶粒と結晶粒界からなる多結晶であって、複数の原子価 を取りうる金属イオンを不純物として含有し、該結晶粒内部よりも該結晶粒界近傍に 高濃度の該不純物を含有していることを特徴とする薄膜キャパシタが開示され、その 複数の原子価を取りうる金属イオンとして Mnイオンが好適であることが開示されてい る。この方法で得られた薄膜キャパシタは、長期信頼性が高く絶縁破壊に至る時間 が長いとある。
[0005] 更に、特許文献 4には、ゾノレ-ゲル法を用いたものとして、基板表面に水酸化処理 を施した後、該基板上に、金属アルコキシドを原料とする酸化物誘電体薄膜を形成 する酸化物誘電体薄膜の製造方法が開示されている。ここで、薄膜として形成できる 酸化物誘電体は、誘電特性を有する金属酸化物であって、例えば、 LiNbO 、 Li B
3 2 4
〇、 PbZrTiO、 BaTiO 、 SrTiO 、 PbLaZrTiO、 LiTaO 、 Zn〇、 Ta〇等を用
7 3 3 3 3 3 2 5 いるとある。この方法で得られた、酸化物誘電体薄膜は、配向性に優れ、結晶性の良 好な酸化物誘電体薄膜とある。
[0006] 中でも、特許文献 4に開示のゾルーゲル法を用いた誘電層の形成は、化学的気相 反応法（CVD法)若しくはスパッタリング蒸着法を用いた誘電層の形成に比べ、真空 プロセスを用いないため設備投資費用も不要で、誘電層を広い面積の基板上に形 成することも容易であるという利点がある。し力も、誘電層の構成成分を理論的比率 にすることが容易で、且つ、極めて薄い誘電膜が得られるため、大容量のキャパシタ 層を形成する材料としての期待がかけられている。
特許文献 1 :特表 2002— 539634号公報
特許文献 2：特開平 06— 140385号公報
特許文献 3：特開 2001— 358303号公報
特許文献 4 :特開平 07— 294862号公報
発明の開示
発明が解決しょうとする課題
[0007] しかしながら、ゾルーゲル法、 MOCVD法、スパッタリング蒸着法を用いた誘電層 は、その薄さ故に膜厚の不均一及び酸化物粒子の粒子間の間隙の存在により、キヤ パシタを形成した際の上部電極と下部電極との短絡の問題と同時にリーク電流が大 きくなる場合があり、生産歩留まりが低いという問題がある。特に、キャパシタとしての 電気容量を高容量化するため、電極面積を広くしょうとしたときには、短絡現象の起 こる不良品の発生が顕著となる。
[0008] 一般的にキャパシタ回路は、余剰の電気を蓄電する等して電子 ·電気機器の省電 力化等を可能にしてきたものであるから、可能な限り大きな電気容量を持つことが基 本的な品質として求められる。キャパシタの容量（C)は、 C= ε ε (A/d)の式（ ε
0 0 は真空の誘電率)から計算される。特に、最近の電子、電気機器の軽薄短小化の流 れから、プリント配線板にも同様の要求が行われるが、一定のプリント配線板等の基 板面積の中で、キャパシタ電極の表面積 (Α)を広く採っても、キャパシタ回路の高容 量化を必要とする場合がある。
[0009] 以上のことから、巿場では、ゾル—ゲル法、 MOCVD法、スパッタリング蒸着法のい ずれかを用いて誘電層を形成し、且つ、高い電気容量を備えるキャパシタ回路の製 造が可能で、生産歩留まりの高いキャパシタ回路の製造が可能なキャパシタ層形成 材が求められてきた。
課題を解決するための手段
[0010] そこで、本件発明者等は、鋭意ゾルーゲル法等で形成した誘電膜の酸化物結晶粒 を、従来にないレベルに微細化したり、むしろ結晶粒界の少ない粗大粒を得る等の 手法を試みてきた結果、以下の発明に想到した。
[0011] 本件発明に係るキャパシタ層形成材： 本件発明に係るキャパシタ層形成材の基本 的構成は、上部電極形成に用レ、る第 1導電層と下部電極形成に用レ、る第 2導電層と の間に誘電層を備えるキャパシタ層形成材において、当該誘電層は、ゾル—ゲル法 、 MOCVD法、スパッタリング蒸着法のいずれかで形成した酸化物誘電膜であり、当 該酸化物誘電膜を構成する粒子間に樹脂成分を含浸させたことを特徴としたもので ある。
[0012] そして、前記誘電層を構成する酸化物誘電膜は、マンガン、ケィ素、ニッケル、アル ミニゥム、ランタン、ニオブ、マグネシウム、スズから選ばれる一種又は二種以上を 0. 01mol%〜 5. 00mol%含有するものとすることが好ましレ、。
[0013] 本件発明に係るキャパシタ層形成材の前記誘電層は、厚さが 20nm〜l μ mである ことが好ましい。
[0014] そして、本件発明に係るキャパシタ層形成材を構成する前記酸化物誘電膜は、 (B a Sr )Ti〇 （0≤χ≤1)膜又は BiZrO膜のいずれかを用いることが好ましい。
-x 3 3
[0015] 本件発明に係るキャパシタ層形成材の前記第 2導電層は、厚さが1 /1 111〜100 111 であるニッケル層又はニッケノレ合金層を用いることが好ましい。 [0016] そして、前記ニッケノレ合金層は、ニッケノレ一リン合金を用いることが好ましい。
[0017] 本件発明に係るキャパシタ層形成材の製造方法： 本件発明に係るキャパシタ層形 成材の製造方法は、下部電極の構成材の表面に、ゾルーゲル法、 MOCVD法、ス パッタリング蒸着法のいずれかで酸化物誘電膜を形成し、当該酸化物誘電膜の表面 に、樹脂ワニスを塗工して含浸させ、樹脂乾燥、樹脂硬化し誘電層を形成し、その後 、当該誘電層の上に上部電極構成層を設けることを特徴としたものである。
[0018] そして、前記ゾル—ゲル法によって酸化物誘電膜を形成する場合は、以下の (A) 〜（D)の工程を経て得られるものであることが好ましレ、。
[0019] (A)所望の酸化物誘電膜を製造するためのゾルーゲル溶液を調製するための溶 液調製工程。
(B)前記ゾルーゲル溶液を第 2導電層とする金属箔の表面に塗工し、酸素含有雰 囲気中で 120°C〜250°C X 30秒〜 10分の条件で乾燥し、酸素含有雰囲気中で 27 0°C〜390°C X 5分〜 30分の条件で熱分解を行う一連の工程を 1単位工程とし、こ の 1単位工程を複数回繰り返し膜厚調整を行う塗工工程。
(C)そして、最終的に 550°C〜800°C X 5分〜 60分の不活性ガス置換又は真空雰 囲気での焼成処理を行レ、誘電層とする焼成工程。
(D)得られた誘電層の上に第 1導電層を形成しキャパシタ層形成材とする第 1導電 層形成工程。
[0020] また、前記ゾル—ゲル法によって酸化物誘電膜を形成する場合は、以下の（a)〜（ d)の工程を経て得られるものを採用することも好ましい。
[0021] (a)所望の酸化物誘電膜を製造するためのゾノレ一ゲル溶液を調製するための溶液 調製工程。
(b)前記ゾルーゲル溶液を第 2導電層とする金属箔の表面に塗工し、酸素含有雰 囲気中で 120°C〜250°C X 30秒〜 10分の条件で乾燥し、酸素含有雰囲気中で 27 0°C〜390°C X 5分〜 30分の条件で熱分解を行う一連の工程を 1単位工程とし、こ の 1単位工程を複数回繰り返すにあたり、 1単位工程と 1単位工程との間に任意に 55 0°C〜800°C X 2分〜 60分の不活性ガス置換又は真空雰囲気での予備焼成処理を 設けて膜厚調整を行う塗工工程。 (c)そして、最終的に 550°C〜800°C X 5分〜 60分の不活性ガス置換又は真空雰 囲気での焼成処理を行い誘電層とする焼成工程。
(d)得られた誘電層の上に第 1導電層を形成しキャパシタ層形成材とする第 1導電 層形成工程。
[0022] そして、本件発明に係るキャパシタ層形成材の製造において、前記酸化物誘電膜 の表面に塗工する樹脂ワニスは、樹脂ワニス重量を 100wt%としたとき、固形分量が 0. lwt%〜l . Owt%の希薄樹脂ワニスを用いることが好ましい。
[0023] 本件発明に係るキャパシタ層形成材を用いたプリント配線板： 本件発明に係るキヤ パシタ層形成材は、多層プリント配線板の内蔵キャパシタ層の形成に好適に用いるこ とが出来る。
発明の効果
[0024] 本件発明に係るキャパシタ層形成材は、第 1導電層と第 2導電層との間に位置する 誘電層に樹脂成分を含有させることで、上部電極と下部電極との短絡不良の発生を 減少させ、リーク電流を小さくする。そして、同時にキャパシタとして用いるときには、 高い電気容量と低い誘電損失を示すものとなる。この誘電層は、ゾル—ゲル法、 MO CVD法、スパッタリング蒸着法で形成された酸化物誘電膜である場合に特に効果を 発揮する。また、本件発明に係るキャパシタ層形成材の製造方法を採用することで、 ゾノレ一ゲル法、 MOCVD法、スパッタリング蒸着法で形成した誘電層のリーク電流を 小さくし、誘電特性に優れたキャパシタ層形成材の効率の良い製造が可能となる。 発明を実施するための最良の形態
[0025] <本件発明に係るキャパシタ層形成材の形態 >
本件発明に係るキャパシタ層形成材の基本的構成は、上部電極形成に用いる第 1 導電層と下部電極形成に用いる第 2導電層との間に誘電層を備えるキャパシタ層形 成材において、当該誘電層は、ゾノレ—ゲル法、 MOCVD法、スパッタリング蒸着法 のいずれかで形成した酸化物誘電膜であり、当該酸化物誘電膜を構成する粒子間 に樹脂成分を含浸させたことを特徴としたものである。
[0026] 誘電層： このキャパシタ層形成材の誘電層には、高容量に電荷を蓄えるための高 い電気容量が求められ、蓄積した電荷が流出するリーク電流は小さな程好ましいもの である。そこで、本件発明者等が、本件発明に係るものと同様の構成を持つキャパシ タ層形成材を用いて、キャパシタ回路を形成し、リーク電流の発生の容易性及びメカ 二ズムを検証した。その結果、ゾルーゲル法で形成した酸化物誘電膜を誘電層とし た場合のリーク電流は、酸化物誘電膜の結晶粒界及び構造欠陥を経由して流れる 可能性の高いことが判明してきた。即ち、酸化物誘電膜の組織が微細で、結晶粒界 の多い状態でのリーク電流は大きくなる。これに対して、酸化物誘電膜の組織が一定 の範囲に粗大化し、結晶粒界の少ない状態でのリーク電流は小さぐ高容量の誘電 層となることが判明した。
[0027] 特に、通常の条件でゾルーゲル法、 MOCVD法、スパッタリング蒸着法のいずれか で形成した酸化物誘電膜に関しては、その結晶組織内の構造欠陥が多く存在し、酸 化物誘電膜の組織を一定の範囲に粗大化し、結晶粒界の少ない状態を作り出すこと は困難である。そこで、ゾルーゲル法、 MOCVD法、スパッタリング蒸着法のいずれ 力で形成した酸化物誘電膜に樹脂成分を含浸させリーク電流の流路となる構造欠陥 を坦設するという事に想到したのである。但し、後述する本件発明に係るキャパシタ 層形成材の製造方法を採用することで、ある程度の粗大化した結晶粒を持つ誘電層 を形成することは可能であり、係る場合は樹脂含浸との相乗効果が得られ好ましい。
[0028] そして、この誘電層は、ゾルーゲル法、 MOCVD法、スパッタリング蒸着法のいず れの方法を採用して形成するものであっても、結果として、所望の前記酸化物誘電 膜として、 (Ba Sr )TiO (0≤x≤ 1)膜又は BiZrO膜のいずれか得ることが出来
1 3 3
ればよいのである。ここで、（Ba Sr )Ti〇 （0≤x≤ 1)膜において、 x = 0の場合
3
には BaTiO組成を意味し、 x= lの場合には SrTiO組成を意味するものとなる。そ
3 3
して、この中間組成として、 （Ba Sr )Ti〇等が存在する。
0. 7 0. 3 3
[0029] 樹脂成分： ここで言う樹脂成分には、エポキシ系樹脂を主剤として用いた樹脂組成 物を用いることが好ましい。中でも、樹脂成分総量に対してエポキシ樹脂 40重量％ 〜70重量％、ポリビュルァセタール樹脂 20重量％〜50重量％、メラミン樹脂または ウレタン樹脂 0. 1重量％〜20重量％を含有し、該エポキシ樹脂の 5重量％〜80重 量％がゴム変成エポキシ樹脂である樹脂組成物を用いることが好ましい。
[0030] ここに用いられるエポキシ樹脂としては、積層板等や電子部品の成型用として市販 されているものであれば特に制限なく使用できる。具体的に例示すれば、ビスフエノ ール A型エポキシ樹脂、ビスフエノール F型エポキシ樹脂、ノボラック型エポキシ樹脂 、 o _クレゾ一ルノボラック型エポキシ樹脂、トリグリシジルイソシァヌレート、 N, N—ジ グリシジルァ二リン等のグリシジルァミン化合物、テトラヒドロフタル酸ジグリシジルエス テル等のグリシジルエステル化合物、テトラブロモビスフエノーノレ Aジグリシジルエー テル等の臭素化エポキシ樹脂等がある。これらのエポキシ樹脂は 1種又は 2種以上を 混合して用いることが好ましい。またエポキシ樹脂としての重合度やエポキシ当量は 特に限定されない。
[0031] そして、エポキシ系樹脂の「硬化剤」とは、ジシアンジアミド、有機ヒドラジド、イミダゾ ール類、芳香族ァミン等のアミン類、ビスフエノール A、ブロム化ビスフエノール A等の フエノール類、フエノールノボラック樹脂及びクレゾ一ルノボラック樹脂等のノボラック 類、無水フタル酸等の酸無水物等である。また、硬化剤は、 1種類を単独で使用して も、 2種類以上を混合して使用してもよい。エポキシ樹脂に対する硬化剤の添加量は 、それぞれの当量から自ずと導き出されるものであるため、本来厳密にその配合割合 を明記する必要性はないものと考える。従って、本件発明では、硬化剤の添加量を 特に限定していない。
[0032] その他、必要に応じて適宜量添加する硬化促進剤がある。この硬化促進剤には、 3 級ァミン、イミダゾール系、尿素系硬化促進剤等を用いることが出来る。本件発明で は、この硬化促進剤の配合割合は、特に限定を設けていない。なぜなら、硬化促進 剤は、誘電層の製造工程での生産条件等を考慮して、製造者が任意に選択的に添 加量を定めて良レ、ものであるからである。
[0033] この樹脂組成物に配合されるエポキシ樹脂の配合量は、樹脂成分総量の 40重量 %〜70重量％であることが好ましい。配合量が 40重量％未満であれば、電気特性と しての絶縁性及び耐熱性が劣化する。一方、 70重量％を超えて配合すると、硬化中 の樹脂流れが大きくなり過ぎて、誘電層内で樹脂成分の偏在が起こりやすくなる。
[0034] そして、エポキシ樹脂組成物の一部として、ゴム変成エポキシ樹脂を使用する事が 好ましい。このゴム変性エポキシ樹脂は、接着剤用や塗料用として市販されている製 品であれば特に制限なく使用できる。具体的に例を挙げれば、 "EPICLON TSR- 960" (商品名、大日本インキ社製）、 " EPOTOHTO YR_ 102" (商品名、東都化 成社製）、 "スミエポキシ ESC— 500" (商品名、住友化学社製）、 "EPOMIK VSR 3531" (商品名、三井石油化学社製）等がある。これらのゴム変成エポキシ樹脂は 1 種類を単独で使用しても、 2種類以上を混合して使用してもよい。ここにおけるゴム変 成エポキシ樹脂の配合量は全エポキシ樹脂量の 5重量％〜80重量％である。ゴム 変成エポキシ樹脂の使用により、誘電層内への樹脂成分の定着を促進する。従って 、当該ゴム変成エポキシ樹脂の配合量が 5重量％未満の場合には、誘電層内への 定着促進効果は得られない。一方、当該ゴム変成エポキシ樹脂の配合量が 80重量 %を超えるものとすると硬化後の樹脂としての耐熱性が低下する。
[0035] そして、当該エポキシ樹脂組成物に使用されるポリビニルァセタール樹脂は、ポリビ ニルアルコールとアルデヒド類の反応により合成されるものである。現在、ポリビニル ァセタール樹脂として、様々な重合度のポリビエルアルコールと 1種又は 2種類以上 のアルデヒド類の反応物が塗料用や接着剤用として市販されているが、本件発明で はアルデヒド類の種類ゃァセタール化度には特に制限なく使用できる。また原料ポリ ビニルアルコールの重合度は特に限定されないが、硬化後の樹脂としての耐熱性や 溶剤に対する溶解性を考慮すると、重合度 2000〜3500のポリビュルアルコールか ら合成された製品の使用が望ましい。さらに分子内にカルボキシル基等を導入した 変成ポリビュルァセタール樹脂も市販されているが、組み合わされるエポキシ樹脂と の相溶性に問題がなければ、特に制限なく使用できる。絶縁層に配合されるポリビニ ルァセタール樹脂の配合量としては樹脂組成物総量の 20重量％〜50重量％である 。当該配合量が 20重量％未満であれば、樹脂としての流動性を改良する効果が得 られなレ、。一方、当該配合量が 50重量％を超えると硬化後の絶縁層の吸水率が高く なるので、誘電層の構成材としては極めて好ましくなレ、ものとなる。
[0036] 本件発明で用いる樹脂組成物は、上記成分に加えて、前記ポリビニルァセタール 樹脂の架橋剤としてメラミン樹脂またはウレタン樹脂を配合させることが好ましレ、。ここ で使用されるメラミン樹脂としては塗料用として市販されているアルキル化メラミン樹 脂が使用できる。具体的に例示すると、メチル化メラミン樹脂、 n_ブチル化メラミン樹 脂、 iso—ブチル化メラミン樹脂、およびこれらの混合アルキル化メラミン樹脂がある。 メラミン樹脂としての分子量やアルキルィヒ度は特に限定されない。
[0037] 当該ウレタン樹脂としては、接着剤用、塗料用として市販されている分子中にイソシ ァネート基を含有した樹脂が使用できる。具体的に例示するとトリレンジイソシァネー ト、ジフヱニルメタンジイソシァネート、ポリメチレンポリフエ二ルポリイソシァネート等の ポリイソシァネート化合物とトリメチロールプロパンやポリエーテルポリオール、ポリエ ステルポリオール等のポリオール類との反応物がある。これらの化合物は樹脂として の反応性が高ぐ雰囲気中の水分で重合する場合があるので、本件発明では、この 不具合の起きなレ、ように、これらの樹脂をフエノール類ゃォキシム類で安定化したブ ロックイソシァネートと呼ばれるウレタン樹脂の使用が好ましい。
[0038] 本件発明における樹脂組成物に添加するメラミン樹脂またはウレタン樹脂の配合量 は、樹脂組成物総量の 0. 1重量％〜20重量％である。当該配合量が 0. 1重量％未 満ではポリビニルァセタール樹脂の架橋効果が不十分となり、絶縁層の耐熱性が低 下し、 20重量％を超えて配合すると、誘電層内での定着性が劣化する。
[0039] この樹脂組成物には、上記必須成分に加えてタルクや水酸化アルミニウムで代表さ れる無機充填剤、消泡剤、レべリング剤、カップリング剤等の添加剤を所望により使 用することもできる。これらは誘電層に対する樹脂成分の浸透性を改良し、難燃性向 上、コストの低減等に効果がある。
[0040] 以上に述べた樹脂組成物は、誘電層内への含浸が容易となるように、溶剤を用い て固形分量を一定の範囲に制御した希薄樹脂ワニスとして用いる。これに関しては 後述する。
[0041] 誘電層内の添加成分： 更に、上記酸化物誘電膜にマンガン、ケィ素、ニッケル、ァ ノレミニゥム、ランタン、ニオブ、マグネシウム、スズから選ばれる一種又は二種以上を 含ませ、結晶粒界に偏祈させることで、リーク電流の流路を遮断することも好ましい。 中でも、マンガンを用いることが好ましレ、。このマンガンは、誘電膜の内部ではマンガ ン酸化物として存在していると考えられ、ゾルーゲル法等で得られた酸化物誘電膜 の結晶粒界に偏析させることを一義とし、リーク電流の流路の遮断効率が高くなる。こ のとき当該酸化物誘電膜に含ませるマンガン量は 0. 01mol%〜5. 00mol%とする ことが好ましい。当該マンガン量が 0. 01mol%未満の場合には、ゾルーゲル法で得 られた酸化物誘電膜の結晶粒界へのマンガンの偏析が不十分であり、良好なリーク 電流の減少効果が得られなレ、。一方、当該マンガン量が 5. 00mol%を超える場合 には、ゾノレ—ゲル法で得られた酸化物誘電膜の結晶粒界へのマンガンの偏析が過 剰になり、誘電膜が脆く靱性が失われ、エッチング法で上部電極形状等を加工する 際のエッチング液シャワー等により誘電層破壊が起こる等の不具合が生じやすくなる のである。また、マンガン量が過剰となると、以下に述べる製造方法での酸化物結晶 組織の成長が抑制される傾向もある。従って、マンガンを、上述の範囲で含む組成を 採用することで、キャパシタとしてのリーク電流をより小さくして長寿命化を達成するの である。なお、より好ましくは、当該酸化物誘電膜に含ませるマンガン量は 0. 25mol %〜1 · 50mol%である。より確実に酸化物誘電膜の品質を確保するためである。な お、酸化物誘電膜とは、ぺロブスカイト構造を持つ誘電膜のことであり、この酸化物誘 電膜に酸化マンガン成分が含まれているとの明示の無き限り、酸化マンガンを含まな い。
[0042] また、マンガンが酸化物結晶格子内に置換配置する場合も想定される。一般に酸 化物誘電膜は、低酸素分圧下での結晶化により酸素欠損を生じる。このためチタン の価数力 ¾価から 3価に還元され、この価数の異なるチタン原子間の電子ホッピング により絶縁性が低下するとされる。しかし、適切な量のマンガンが、酸化物結晶内に 置換固溶した場合、 2価ないし 3価の原子価配置をとり、酸素欠損を補償することが でき、チタンの還元が起こらず絶縁性を向上させる効果が期待できる。
[0043] 誘電層の厚さ： そして、本件発明に係る酸化物誘電層の形成方法で形成する前記 誘電層は、厚さが 20nm〜l x mであることが好ましレ、。この誘電層の厚さが薄いほど 電気容量が向上するため、より薄いほど好ましいのである。しかし、誘電層の厚さが 2 Onm未満となると、例え誘電層の上記マンガン、ケィ素等の添カ卩を行ったとしても、リ ーク電流を小さくする効果がなくなり、絶縁破壊が早期に起こるため長寿命化が出来 なレ、。これに対し、電気容量が小さくても良いのであれば、誘電膜の厚さは厚くて構 わない。し力しながら、巿場に求められているキャパシタ回路の電気容量等の要求値 を考えるに、この 1 μ m程度の厚さが上限と考える。
[0044] 第 2導電層（下部電極）： 第 2導電層には、ゾルーゲル法、 MOCVD法、スパッタリ ング蒸着法のいずれの方法を採用して誘電層を形成するかにより、そこで負荷される 熱を考慮して、種々のものを選択的に使用することが可能である。即ち、銅、ニッケノレ 、コバルト、金、白金等種々の材質の導電性材料を使用することが可能である。
[0045] し力 ながら、ゾル—ゲル法を用いて誘電層を形成する場合には、高温を負荷され ることとなるので、耐熱性金属の内、ニッケル層又はニッケノレ合金層を第 2導電層とし て採用することが好ましい。
[0046] ここで言うニッケノレ層又はニッケル合金層は、主に金属箔を用いることを意図してい る。従って、ニッケル層とは、所謂純度が 99. 9% (その他、不可避不純物）以上の純 ニッケル箔で形成される層である。そして、ニッケル合金層とは、例えばニッケルーリ ン合金を用いて形成される層である。ここで言うニッケノレ リン合金のリン含有量は 0 . lwt%〜： l lwt%である事が好ましレ、。ニッケル リン合金層のリン成分は、キャパ シタ層形成材の製造及び通常のプリント配線板の製造プロセスにおいて高温負荷さ れることがあれば、誘電層の内部に拡散し、誘電層との密着性を劣化させ、誘電率に も変化を与えていると考えられる。し力 ながら、適正なリン含有量を備えたニッケル リン合金層は、キャパシタとしての電気特性を向上させる。リン含有量が 0. lwt% 未満の場合には、純ニッケノレを用いた場合と変わらないものとなり、合金化することの 意義が失われるのである。これに対し、リン含有量が l lwt%を超えると、誘電層の界 面にリンが偏析し、誘電層との密着性が劣化し、剥離しやすレ、ものとなるのである。従 つて、リン含有量は、 0. lwt%〜l lwt%の範囲が好ましレ、。そして、誘電層とのより 安定した密着性を確保するためには、リン含有量が 0. 2wt%〜3wt%の範囲であれ ば工程に一定のバラツキがあっても安定した品質のキャパシタ回路の形成が可能と なる。なお、最適な範囲を敢えて指摘するならば、リン含有量が 0. 25wt%〜lwt% で最も良好な誘電層との密着性を確保し、同時に良好な誘電率をも確保出来るので ある。なお、本件発明におけるリン含有量は、 [P成分重量] Z[Ni成分重量] X 100 ( wt%)として換算した値である。
[0047] 本件発明に言うニッケル箔及びニッケル合金箔とは、圧延法及び電解法等で得ら れた物の全てを含む。そして、金属箔の最表層に、これらニッケル若しくはニッケル 合金層を備えた複合箔の如きものも含む概念として記述している。例えば、第 2導電 層を構成する材料として、銅箔の表面にニッケノレ層若しくはニッケノレ合金層を備えた 複合材を用いることもできる。
[0048] このような物性を備える限り、フッ素樹脂基板、液晶ポリマー等を基板材料としたプ リント配線板での、 300°C〜400°Cの高温加工プロセスを経ても強度の劣化は殆ど 無ぐ結果として、この金属箔を第 2導電層に用いたキャパシタ層形成材の品質劣化 も殆ど無いことになる。なお、本件発明に言うニッケノレ箔及びニッケル合金箔の結晶 組織は、結晶粒が可能な限り細かく強度を向上させたものであることが好ましい。更 に具体的に言えば、平均結晶粒径 0. 5 μ η以下のレベルに微細化され、機械的強 度の高レ、物性を備えることが好ましレ、のである。
[0049] そして、第 2導電層の厚みは、 1 /i m〜： 100 /i mであることが好ましいのである。上 記厚みが 1 μ m未満では、キャパシタ回路を形成したときの電極としての信頼性に著 しく欠け、その表面へ誘電層を形成する事が極めて困難となる。一方、 100 / mを超 える厚みとすることには、実用上殆どの要求がない。また、第 2導電層の厚さを 10 μ m以下とする場合には、ハンドリングが困難となる。そこで、第 2導電層を構成する金 属箔が、接合界面を介して、キャリア箔と張り合わせられたキャリア箔付金属箔を用い ることが好ましい。キャリア箔は、本件発明に言うキャパシタ層形成材に加工して以降 の段階で除去すれば良い。
[0050] 以上に述べてきた第 2導電層の構成に用いるニッケル箔又はニッケノレ合金箔は、 電解法若しくは圧延法で製造したものを用いることが可能である。これらの製造方法 に関して、特に限定はない。特に、圧延法は、インゴットの成分を冶金的プロセスで 調整し、それを適当な焼鈍作業を行いつつ圧延ロールで箔状へと加工するものであ り、従来からの手法を採用すれば足りるのである。
[0051] これに対し、電解法の場合には、その電解液、電解条件等により析出する金属組 織が異なり、結果として物理的強度にも影響を与える。し力しながら、ニッケノレ層を形 成する場合は、ニッケルメツキ液として知られる溶液を広く使用することが可能である 。例えば、（i)硫酸ニッケルを用いニッケル濃度が 5〜30g/l、液温 20〜50°C、 pH2 〜4、電流密度 0. 3〜： ίΟΑ/dm2の条件、（ii)硫酸ニッケノレを用いニッケル濃度が 5 〜30g/l、ピロリン酸カリウム 50〜500g/l、 夜温 20〜50°C、 pH8〜： 11、電流密度 0. 3〜10A/dmの条件、（iii)硫酸ニッケルを用いニッケル濃度が 10〜70gZl、ホ ゥ酸 20〜60gZl、液温 20〜50°C、 pH2〜4、電流密度:!〜 50A/dm2の条件、そ の他一般のワット浴の条件とする等である。
[0052] そして、ニッケノレ-リン合金箔を電解で製造する場合には、リン酸系溶液を電解液 として用いる。この場合、（i)硫酸ニッケノレ濃度 120g/l〜： 180g/l、塩ィ匕ニッケノレ濃 度 35gZl〜55g/l、 H PO濃度 3gZl〜5g/l、 H PO濃度 2gZl〜4g/l、液温 7
3 4 3 3
0°C〜95°C、 ρΗΟ. 5〜： 1. 5、電流密度 5AZdm2〜50AZdm2の条件、（ii)硫酸二 ッケノレ濃度が 180g/l〜280g/l、塩化ニッケル濃度 30g/l〜50g/l、 H BO濃
3 3 度 16g/l〜25g/l、 H PO濃度 lg/l〜5g/l、液温 45°C〜65°C、電流密度 5A
3 3
/dm2〜50A/dm2の条件等を採用するのである。また、市販の無電解メツキ液を 用いて、無電解法にてニッケノレ リン合金層を形成する事も可能であるが製膜速度 の点で工業的生産性を満足しない。
[0053] 第 1導電層： そして、第 1導電層は、誘電層の上に、金属箔を用いて張り合わせる方 法、メツキ法で導電層を形成する方法、スパッタリング蒸着等の方法で形成されるも のであり、通常 0. l x m〜50 i m程度の厚さが採用される。
[0054] <本件発明に係るキャパシタ層形成材の製造形態 >
本件発明に係るキャパシタ層形成材の製造方法は、下部電極の構成材の表面に、 ゾノレ一ゲル法、 MOCVD法、スパッタリング蒸着法のいずれかで酸化物誘電膜を形 成し、当該酸化物誘電膜の表面に、樹脂ワニスを塗工して含浸させ、樹脂乾燥、樹 脂硬化し誘電層を形成し、その後、当該誘電層の上に上部電極構成層を設けること を特徴としたものである。ここで言う、ゾル一ゲル法、 MOCVD法、スパッタリング蒸着 法に関して、特段の限定はない。結果として、所望の前記酸化物誘電膜として、 （Ba Sr ) TiO (0≤ ≤1)膜又は812で〇 （0≤x≤ 1)膜のいずれか得ることが出来れ
3
ばよいのである。
[0055] ここで酸化物誘電膜の表面に塗工する樹脂ワニスは、上記樹脂成分を、有機溶剤 を用いて溶解し、固形分量 0. lwt%〜l . Owt%の樹脂ワニスとするのである。ここ で、固形分量が 0. lwt%未満の場合には粘度が低すぎて、誘電層中に有機成分が 残留せず、樹脂含浸を行う意義が没却する。一方、固形分量が 1. Owt%を超えると 、塗工工程にバラツキがあり、スピンコーターで過剰量の樹脂を塗工する状況となつ たとき、粘度が高すぎるため、誘電層の上に樹脂膜を形成することになり、結果として 電気容量密度が低下するため好ましくなレ、。図 1には、固形分量が 0. 3wt%の適正 な範囲の樹脂ワニスを含浸させたキャパシタ層形成材の断面を FIB _ SIMで観察し た観察像を示している。図 1から明らかなように、誘電層 1は、上部電極 2と下部電極 3との間に位置しており、誘電層 2の内部には含浸した樹脂成分が黒点状に観察出 来る。これに対し、図 2には、固形分量が 0. 05wt%と低い樹脂ワニスを含浸させた キャパシタ層形成材の断面を FIB— SIMで観察した観察像を示している。この図 2か ら明らかなように、誘電層 2の内部には含浸させたはずの樹脂成分が残留していない ため、黒点状の部位が観察出来ない。また、図 3には、固形分量が 2. 2wt%と高い 樹脂ワニスを含浸させたキャパシタ層形成材の断面を FIB— SIMで観察した観察像 を示している。この図 3から明らかなように、誘電層 2の内部には含浸させたはずの樹 脂成分が十分に含浸せず、誘電層 2の内部には黒点状の部位が観察できるが、浸 透しなかった樹脂成分が、誘電層 2の上に樹脂膜 4が形成されている。
[0056] 従って、樹脂ワニスの固形分量を 0. lwt%〜l . 0wt%の範囲として、良好な誘電 層内への浸透性を確保すべきである。有機溶剤として用いることの出来るのは、例え ば、ェチルメチルケトンとシクロペンタノンのいずれか一種の溶剤又はこれらの混合 溶剤を用いて溶解するのである。ェチルメチルケトンとシクロペンタノンとは、 190°C 程度の加熱により効率よく揮発除去することが容易であり、且つ、揮発ガスの浄化処 理も容易である。しかも、樹脂溶液の粘度を誘電層に含浸させるのに最も適した粘度 に調節することが容易だからである。そして、ェチルメチルケトンとシクロペンタノンと の混合溶剤を用レ、て溶解することは、環境的な見地より好ましいのである。混合溶剤 とする場合の、混合割合にも特に限定はないが、シクロペンタノンを用いる場合には 、揮発除去の速度を考え、ェチルメチルケトンをその共存溶媒とすることが好ましレヽ のである。但し、ここに具体的に挙げた溶剤以外でも、本件発明で用いるすべての樹 脂成分を溶解することの出来るものであれば、その使用が可能である。
[0057] そして、この樹脂ワニスを誘電層の表面に塗布するには、種々の方法を採用するこ とが可能である。しかし、樹脂ワニスの固形分量が、通常の樹脂ワニスと比べて極め て希薄であるため、スピンコート法を採用して塗工することが塗工の均一性を維持す る観点から好ましい。
[0058] そして、特にゾル—ゲル法を用いて酸化物誘電膜の形成を行う場合には、粒径 (長 径）が 50nm〜300nmの酸化物結晶組織が得られるため、以下の（A)〜（C)の工程 を経ることが好ましい。酸化物誘電膜の結晶組織は、可能な限り大きな粒径を持つこ とが好ましい。粒径を可能な限り大きくできれば、リーク経路となる結晶粒界の存在比 率を減少させることが出来るからである。本件発明者等の研究によれば、結晶粒径に 限定して言えば、当該誘電層の粗大化結晶組織が厚さ方向及び平面方向に成長し 、且つ、粒径（長径）が 50nm〜300nmの酸化物結晶組織を含むものとした場合に、 リーク電流が少なくなり、且つ、高電気容量の誘電層となり、更に長期使用に耐える 長寿命化が達成出来る事が判明した。ここで言う粒径とは、誘電層の断面を、集束ィ オンビーム加工し、透過型電子顕微鏡で 1000000倍で観察したときの観察像から 直接観察した粗大粒の長径を測定した結晶粒の大きさであり、厳密な意味での粒径 とは言えないが、粗大化した結晶粒の存在を明確にする為の指標としては何ら問題 はない。観察された粒径（長径）が 50nm未満のものしか存在しない場合（特にァモ ルファス）には、従来のゾルーゲル法で得られた酸化物誘電膜と比較して、低電圧印 加下ではアモルファスの方がリークは小さぐ少し電圧を上げると急にリークが増加す る。よってトータルで判断して、リーク電流の減少も、電気容量の増加も顕著とならな レ、。一方、誘電層を構成する酸化物結晶組織の粒径（長径）が 300nmを超えるレべ ルの結晶粒を得るためには、極めて特殊な製造条件を適用しなければならず、実質 的な工業的規模での生産が不可能である。
[0059] (A)工程： 所望の酸化物誘電膜を製造するためのゾルーゲル溶液を調製するため の溶液調製工程。この工程に関して、特段の制限はな 市販の調製剤を使用して も、 自らが配合しても構わない。結果として、所望の（Ba Sr ) TiO (0≤χ≤1)膜
1 x x 3
又は BiZrO (0≤χ≤1)膜のいずれか得ることが出来ればよいのである。
3
[0060] (B)工程： 前記ゾルーゲル溶液を第 2導電層とする金属箔の表面に塗工し、酸素含 有雰囲気中で 120°C〜250°C X 30秒〜 10分の条件で乾燥し、酸素含有雰囲気中 で 270°C〜390°C X 5分〜 30分の条件で熱分解を行う一連の工程を 1単位工程とし 、この 1単位工程を複数回繰り返し膜厚調整を行う塗工工程。この工程が、従来のゾ ル—ゲル法での製造方法と異なり、製造方法上の特徴を備えるものとなる。ここで、ゾ ルーゲル溶液を第 2導電層とする金属箔の表面に塗工する際の塗工手段に関して は、特に限定を要さなレ、。し力 ながら、膜厚の均一性及びゾル—ゲル溶液の特質 等を考慮する限り、スピンコータを用いることが好ましい。
[0061] そして、ゾル—ゲル溶液の塗工が完了すると、酸素含有雰囲気中で 120°C〜250 °C X 30秒〜 10分の条件で乾燥し、酸素含有雰囲気中で 270°C〜390°C X 5分〜 3 0分の条件で熱分解を行う。このときの乾燥条件は、 120°C〜250°C X 30秒〜 10分 の条件で行われ、この条件を外れると、乾燥が不十分で後の熱分解後の誘電膜表 面に粗れが生じたり、乾燥が過剰になると、後の熱分解反応が不均一になり得られる 誘電膜の場所的な品質バラツキを生じやすくなる。この乾燥及び熱分解を行うときに は、酸素含有雰囲気で行う。即ち、還元雰囲気で行うと有機物の分解が促進されな い。
[0062] 上記乾燥が終了すると、酸素含有雰囲気中で 270°C〜390°C X 5分〜 30分の条 件で熱分解を行う。ここで、採用した熱分解温度が極めて特徴的である。従来の熱分 解温度には 450°C〜550°Cの温度範囲が採用されてきた。これに対し、本件発明に 係る製造方法では、第 2導電層の余分な酸化を防止するため 270°C〜390°Cという 低温域での熱分解温度を採用してレ、るのである。ここで熱分解温度を 270°C未満と すると、いかに長時間の加熱を続けても良好な熱分解が起こりにくぐ生産性に欠け ると共に、良好なキャパシタ特性が得られない。一方、誘電膜は、第 2導電層の表面 上に形成するものであり、 390°Cを超える加熱を行うと、誘電膜と第 2導電層との界面 に於いて、第 2導電層の表面の酸化が顕著に見られるようになる。し力しながら、大量 生産を行う上での工程のバラツキと品質の安全性を考慮すると、それ以下の温度で ある 370°C程度を上限とする事が好ましい。そして、加熱時間は、採用する分解温度 とゾル _ゲル溶液の性状によって決められるものであるが、上記の加熱温度範囲を 採用することを前提に、 5分未満の加熱では十分な熱分解が行えない。また、加熱時 間が 30分を超えると、上記温度範囲でも第 2導電層表面の酸化が進行するのである [0063] 上述した (B)の工程は、複数回繰り返され、所望の膜厚とする調整が行われる。繰 り返し行うときの、乾燥及び熱分解条件に関しても、上述と同様の条件を用レ、ることが 出来る。
[0064] (C)工程： そして、最終的に 550°C〜800°C X 5分〜 60分の不活性ガス置換又は 真空雰囲気での焼成処理を行い誘電層とする焼成工程。この焼成工程を経て、最 終的な誘電層となる。この焼成工程では、金属材である第 2導電層の酸化劣化を防 止するため、不活性ガス置換又は真空雰囲気で加熱を行う。このときの加熱温度に は、 550°C〜800°C X 5分〜 60分の条件を採用する。この温度条件未満の加熱で は、焼成が困難であり、第 2導電層との密着性に優れ、酸化物結晶組織が適度に肥 大化した良好な誘電膜が得られないのである。そして、この温度条件を超える過剰の 加熱を行うと、誘電膜の劣化及び第 2導電層の物理的強度の劣化が進行し、機械的 強度に優れたキャパシタ層形成材が得られないばかりか、キャパシタ特性である高い 電気容量及び長寿命化が図れなくなる。
[0065] また、特にゾルーゲル法を用いて酸化物誘電膜の形成を行う場合には、結晶粒径 を可能な限り大きぐ且つ、緻密なものとするために、以下の（a)〜（c)の工程を経る ことが好ましい。
[0066] (a)工程： この工程は、所望の酸化物誘電膜を製造するためのゾルーゲル溶液を 調製するための溶液調製工程である。この工程に関して、特段の制限はなぐ市販の 調製剤を使用しても、自らが配合しても構わない。結果として、所望の前記酸化物誘 電膜として、（Ba Sr )TiO (0≤x≤ 1)膜又は BiZrO (0≤x≤ 1)膜のいずれか
-x 3 3
得ることが出来ればよいのである。
[0067] (b)工程： この工程は、前記ゾル—ゲル溶液を第 2導電層の表面に塗工し (以下の 説明上、単位「塗工」と称する。）、酸素含有雰囲気中で 120°C〜250°C X 30秒〜 1 0分の条件で乾燥し (以下の説明上、単位「乾燥」と称する。）、酸素含有雰囲気中で 270°C〜390°C X 5分〜 30分の条件で熱分解を行う（以下の説明上、単位「熱分解 」と称する。）一連の工程を 1単位工程とし、この 1単位工程を複数回繰り返すにあたり 、 1単位工程と 1単位工程との間に少なくとも 1回以上の 550°C〜800°C X 2分〜 60 分の不活性ガス置換又は真空雰囲気での予備焼成処理を設けて膜厚調整を行う塗 ェ工程である。
[0068] 即ち、この工程では、塗工→乾燥→熱分解の連続した一連の工程を 1単位工程と 称している。そして、従来の方法では、単にこの 1単位工程を複数回繰り返して、最 終的に焼成していた。これに対し、本件発明では、 1単位工程を複数回繰り返す途 中に、少なくとも 1回以上の予備焼成工程を設けるのである。従って、例えば 6回の 1 単位工程を繰り返し行う場合で考えると、 1回の予備焼成工程を設けるとすれば 1単 位工程（1回目）→予備焼成工程→1単位工程（2回目）→1単位工程（3回目）→1単 位工程 (4回目）→1単位工程（5回目）→1単位工程（6回目）のプロセスを採用する 等である。そして、 2回の焼成工程を設けるとすれば、 1単位工程（1回目）→予備焼 成工程→1単位工程（2回目）→1単位工程（3回目）→予備焼成工程→1単位工程（ 4回目）→1単位工程（5回目）→1単位工程（6回目）のプロセスを採用する等である。 更に、全ての 1単位工程間に焼成工程を設けるとすれば、 1単位工程（1回目）→予 備焼成工程→1単位工程 (2回目）→予備焼成工程→1単位工程 (3回目）→予備焼 成工程→1単位工程 (4回目）→予備焼成工程→1単位工程（5回目）→予備焼成ェ 程→1単位工程（6回目）のプロセスを採用することになる。
[0069] 従来のゾルーゲル法で得られた酸化物誘電膜の結晶状態は、微細な結晶粒が存 在し、結晶粒内に多数のボイドが確認出来る。これはゾルーゲル液に含まれる有機 成分が、焼成時に蒸発気散するためであると考えられる。これに対して、この（b)工程 を採用することにより、酸化物誘電膜の組織が、膜密度が高く緻密で、結晶粒内のボ イド等の構造欠陥の少ない状態になる。従って、ここに樹脂成分を含浸させれば、よ りリーク電流は小さぐ高容量の誘電層を備えるキャパシタ層形成材が得られる。
[0070] ここで、 1単位工程の塗工に関して述べる。ゾル—ゲル溶液を金属基材の表面に塗 ェする際の塗工手段に関しては、特に限定を要さない。しかしながら、膜厚の均一性 及びゾノレ一ゲル溶液の特質等を考慮する限り、スピンコータを用いることが好ましレヽ
[0071] そして、ここで言う金属基材には、上述と同様の理由でニッケノレ層又はニッケル合 金層を用いることが好ましい。
[0072] 次に、 1単位工程の乾燥に関して述べる。ゾルーゲル溶液の塗工が完了すると、酸 素含有雰囲気中で 120°C〜250°C X 30秒〜 10分の条件で乾燥し、酸素含有雰囲 気中で 270°C〜390°C X 5分〜 30分の条件で熱分解を行う。このときの乾燥条件は 、 120°C〜250°C X 30秒〜 10分の条件で行われ、この条件を外れると、乾燥が不 十分で後の熱分解後の誘電膜表面に粗れが生じたり、乾燥が過剰になると、後の熱 分解反応が不均一になり得られる誘電膜の場所的な品質バラツキを生じやすくなる。 この乾燥及び熱分解を行うときには、酸素含有雰囲気で行う。即ち、還元雰囲気で 行うと有機物の分解が促進されない。
[0073] 更に、 1単位工程の熱分解に関して述べる。上記乾燥が終了すると、酸素含有雰 囲気中で 270°C〜390°C X 5分〜 30分の条件で熱分解を行う。ここで、採用した熱 分解温度が極めて特徴的である。従来の熱分解温度には 450°C〜550°Cの温度範 囲が採用されてきた。これに対し、本件発明に係る製造方法では、金属基材の余分 な酸化を防止するため 270°C〜390°Cという低温域での熱分解温度を採用している のである。ここで熱分解温度を 270°C未満とすると、いかに長時間の加熱を続けても 良好な熱分解が起こりにくぐ生産性に欠けると共に、良好なキャパシタ特性が得ら れない。一方、誘電膜は、金属基材の表面上に形成するものであり、 390°Cを超える 加熱を行うと、誘電膜と金属基材との界面に於いて、金属基材の表面の酸化が顕著 に見られるようになる。し力 ながら、大量生産を行う上での工程のバラツキと品質の 安全性を考慮すると、それ以下の温度である 370°C程度を上限とする事が好ましレ、。 そして、加熱時間は、採用する分解温度とゾル—ゲル溶液の性状によって決められ るものであるが、上記の加熱温度範囲を採用することを前提に、 5分未満の加熱では 十分な熱分解が行えない。また、加熱時間が 30分を超えると、上記温度範囲でも金 属基材表面の酸化が進行するのである。
[0074] そして、上述した 1単位工程と 1単位工程との間に設ける予備焼成工程は、 550°C 〜800°C X 2分〜 60分の不活性ガス置換又は真空雰囲気での焼成処理を行う。こ の条件は、以下に述べる（c)工程と同様であるため、その説明で数値の臨界的意義 等を述べることとする。
[0075] (c)工程： この工程は、最終的に 550°C〜800°C X 5分〜 60分の不活性ガス置換 又は真空雰囲気での焼成処理を行い誘電層とする焼成工程である。この焼成工程 が所謂本焼成工程であり、この焼成を経て、最終的な誘電層となる。この焼成工程で は、金属材である基材の酸化劣化を防止するため、不活性ガス置換又は真空雰囲 気で加熱を行う。このときの加熱温度には、 550°C〜800°C X 5分〜 60分の条件を 採用する。この温度条件未満の加熱では、焼成が困難であり、基材との密着性に優 れ、適正な緻密さと適度な粒度の結晶組織を備える誘電膜が得られないのである。 そして、この温度条件を超える過剰の加熱を行うと、誘電膜の劣化及び基材の物理 的強度の劣化が進行し、キャパシタ特性である高い電気容量及び長寿命化が図れ なくなる。
[0076] (本件発明に係るキャパシタ層形成材を用いたプリント配線板）
本件発明に係るキャパシタ層形成材は、多層プリント配線板の内蔵キャパシタ層の 形成に好適に用いることが出来る。当該キャパシタ層形成材の両面にある第 1導電 層と第 2導電層とキャパシタ回路形状をエッチング法で形成し、多層プリント配線板の 構成材料として用いるのである。また、第 2導電層に上述のニッケノレ又はニッケル合 金を用いることで、誘電層との密着性に優れた下部電極を形成することが可能となり 、当該下部電極は耐熱性に優れたニッケル等の素材を用いれば、 300°C〜400°C の範囲の熱間プレス加工を複数回経ても、酸化劣化も起こらず、物性変化も起こしに くいものである。この本件発明に係るキャパシタ層形成材を用いての内蔵キャパシタ 回路を備えるプリント配線板の製造方法に関して、特段の限定はなぐあらゆる方法 を採用する事が可能となる。
実施例 1
[0077] <本件発明に係るキャパシタ層形成材の製造 >
(第 2導電層用箔の製造）
ここでは、圧延法で製造した 50 / m厚さのニッケノレ箔を使用した。なお、圧延法で 製造したニッケル箔の厚さはゲージ厚さとして示したものである。
[0078] (キャパシタ層形成材の製造）
上述のニッケル箔を、キャパシタ層形成材の下部電極の形成に用いる第 2導電層 の形成に用いることとし、当該ニッケル箔の表面にゾルーゲル法を用いて誘電層を形 成した。ゾルーゲル法で誘電層を形成する前のニッケル箔は、前処理として、 250°C X 15分の加熱を行い、紫外線の 1分間照射を行った。
[0079] (a)この溶液調製工程では、ゾル—ゲル法に用いるゾル—ゲル溶液を調製した。ここ では、株式会社高純度化学研究所製の BST_06 _P (70Z30)を用いて、所望の 組成の（Ba Sr ) TiO酸化物誘電膜を得られるように調製した。
0. 7 0. 3 3
[0080] (b)上記ゾル—ゲル溶液を、スピンコータを用いて、前記ニッケル箔の表面に塗工し 、 150°C X 2分の酸素含有雰囲気（大気雰囲気）で乾燥し、 330°C X 15分の大気雰 囲気での熱分解を行い、更にこの塗工工程を 6回繰り返し膜厚調整を行った。
[0081] (c)そして、最終的に 650°C X 15分の不活性ガス置換 (窒素置換雰囲気）又は真空 雰囲気での焼成処理を行レ、種々の組成の誘電層を形成した。
[0082] (d)更に、前記誘電層の表面に樹脂ワニスをスピンコート法を採用して塗工し、室温 で 30分間放置して、 150°Cのオーブン内で 5分間加熱し、一定量の溶剤を除去し、 半硬化状態に乾燥させた。その後、 190°Cのオーブン内で 30分間加熱する事で硬 化させた。ここで用いた樹脂ワニスは、 2種類であり、以下のようにして調製した。
[0083] ゴム変成されていないエポキシ樹脂（商品名： EPOMIC R— 301、三井石油化学 製) 40重量部、ゴム変成エポキシ樹脂（商品名： EPOTOHTOYR— 102、東都化 成製） 20重量部、ポリビュルァセタール樹脂（商品名：デンカブチラール # 5000A、 電気化学工業製) 30重量部、メラミン樹脂 (商品名：ユーバン 20SB、三井東圧化学 社製)を固形分として 10重量部、潜在製エポキシ樹脂硬化剤 (ジシアンジアミド、試 薬） 2重量部（固形分 25重量％のジメチルホルムアミド溶液で添加）、硬化促進剤（商 品名：キュアゾール 2E4MZ、四国化成製） 0. 5重量部を、ェチルメチルケトンに溶解 して固形分量 0. 22wt%と 0. 44wt%の 2種類の樹脂ワニスとした。
[0084] <キャパシタ回路の形成 >
エッチング法によるキャパシタ回路の形成： 以上のようにして樹脂含浸を行わせた 誘電層の上に、スパッタリング蒸着法により 2 x m厚さの銅層を第 1導電層として形成 し、誘電層の両面に第 1導電層と第 2導電層とを備えるキャパシタ層形成材とした。こ こで、固形分量 0. 22wt%を用いたものを試料 1—1と、固形分量 0. 44wt%を用レヽ たものを試料 1—2と称する。
[0085] 前記キャパシタ形成材 (試料 1 1及び試料 1 2)の第 1導電層の表面にエツチン グレジスト層を設け、上部電極形状を形成するための、エッチングパターンを露光し、 現像した。その後、塩ィ匕銅系銅エッチング液で第 1導電層をエッチングして、エツチン グレジスト剥離を行うことで、上部電極面積が lmm X 1mmサイズの 100個のキャパ シタ回路を形成した。
[0086] マスク法によるキャパシタ回路の形成： 以上のようにして、各試料に形成した誘電層 の上に、上部電極を形成する位置を上部電極形状に開口した蒸着用メタルマスクを 配して、スパッタリング蒸着法により 2 x m厚さの銅層を上部電極として形成し、キャパ シタ回路を形成した。このとき、上部電極面積が lmm X lmmサイズの 100個のキヤ パシタ回路を形成した。ここで、固形分量 0. 22wt%を用いたものを試料 1— 3と、固 形分量 0. 44wt %を用いたものを試料 1 4と称する。
[0087] <誘電特性等の評価 >
以下の諸特性の内、リーク電流を除く電気特性はヒュ—レッドパッカード社製 426 1A LCRメータ（lkHz、 IV)で測定した。そして、リーク電流に関しては、アドパンテ スト社製 デジタル 'エレクト口メータを用いて測定した。
[0088] 電極歩留り： キャパシタ回路の形成後に、各試料の 100個のキャパシタ回路に、所 定の電圧を負荷して、層間耐電圧測定を行い、上部電極と下部電極との間でのショ ート現象の見られない割合をみた。その結果、試料 1—1の場合が 73%であり、試料 1—2の場合が 54%、試料 1—3の場合が 90。/。であり、試料 1—4の場合が 51。/。であ つた。
[0089] 電気容量密度： 試料 1一 1の電気容量密度は 1078nFZcm2〜： 1359nFZcm2、 試料 1 _ 2の電気容量密度は 1090nFZcm2〜： 1370nF/cm2、試料 1 _ 3の電気 容量密度は 1087nF/cm2〜： 1387nFZcm2、試料 1—4の電気容量密度は 1126 nFZcm2〜 1308nF/cm2と、各試料共に高レ、電気容量を示した
[0090] 誘電損失： 試料 1一 1の誘電損失は 2. 4%〜5. 6%、試料 1一 2の誘電損失は 1. 0 %〜3. 5%、試料 1 _ 3の誘電損失は 2. 1。/。〜4. 2%、試料 1 _4の誘電損失は 1. 3%〜4. 0%であった。
[0091] エッチング後の誘電膜の残留： キャパシタ回路を形成した後の回路間ギャップに誘 電層が残留しているか否力を調べた。この残留の有無を調べるにあたっては、金属 顕微鏡で回路間を見ることにより行う。誘電層が残留している場合には、虹色の干渉 色が観察出来る。この結果、エッチング法で製造した試料 1 _ 1及び試料 1 _ 2のい ずれの場合も誘電層の残留が確認出来た。
[0092] リーク電流： 試料 1一 1〜試料 1一 4のキャパシタ回路の上部電極と下部電極との間 に、 _ 5V〜5Vの電圧を印可してリーク電流の測定を行った。この結果に関しては、 後述する比較例 1と対比可能なように、上記特性と一緒に表 1に纏めて掲載した。な お、表 1での電気容量密度は平均容量密度として、誘電損失は平均誘電損失として 示している。
実施例 2
[0093] <本件発明に係るキャパシタ層形成材の製造 >
(第 2導電層用箔の製造）
ここでは、圧延法で製造した 50 z m厚さのニッケノレ箔を使用した。なお、圧延法で 製造したニッケル箔の厚さはゲージ厚さとして示したものである。このニッケル箔が、 キャパシタ層形成材となったときの第 2導電層を構成することになる。
[0094] (キャパシタ層形成材の製造）
当該ニッケノレ箔の表面にゾル一ゲル法を用いて誘電層を形成した。ゾル一ゲル法 で誘電層を形成する前のニッケル箔は、前処理として、 250°C X 15分の加熱を行い
、紫外線の 1分間照射を行った。
[0095] (a)工程： この溶液調製工程では、ゾルーゲル法に用いるゾルーゲル溶液を調製し た。ここでは、三菱マテリアル株式会社製の商品名 BST薄膜形成剤 7wt%BST を用いて、 Ba Sr TiOの組成の酸化物誘電膜を得られるように調製した。
0. 7 0. 3 3
[0096] (b)工程： この工程では、前記ゾルーゲル溶液をニッケル箔の表面に塗工し、酸素 含有雰囲気中で 150°C X 2分の条件で乾燥し、酸素含有雰囲気中で 330°C X 15分 の条件で熱分解を行う一連の工程を 1単位工程とした。そして、この 1単位工程を 6回 繰り返すにあたり、 1単位工程と 1単位工程との間に少なくとも 1回以上の 650°C X 15 分の不活性ガス置換又は真空雰囲気での予備焼成処理を設けて膜厚調整を行った 。そして、 2種の試料を得た。
[0097] 1つの試料に対しては、 1回目の 1単位工程と 2回目の 1単位工程との間に 1回の予 備焼成工程を設けたものである（以下、 A試料と称する。）。
もう一方の試料に対しては、 1回目の 1単位工程と 2回目の 1単位工程との間及び 3 回目の 1単位工程と 4回目の 1単位工程との間の計 2回の予備焼成工程を設けたも のである（以下、 B試料と称する。）。
[0098] (c)工程： そして、上記の各試料を 650°C X 15分の不活性ガス置換 (窒素置換雰 囲気）又は真空雰囲気で焼成処理を行い、基材金属であるニッケル箔の表面に誘電 層を形成した。
[0099] (d)更に、前記 A試料と B試料の各誘電層の表面に固形分量 0. 44wt%の榭脂ヮ二 スをスピンコート法を採用して塗工し、実施例 1と同様にして、誘電層に対する樹脂含 浸を行った。
[0100] くキャパシタ回路の形成 >
エッチング法によるキャパシタ回路の形成： 以上のようにして樹脂含浸を行わせた A 試料及び B試料の各誘電層の上に、スパッタリング蒸着法により 2 μ m厚さの銅層を 第 1導電層として形成し、誘電層の各面に第 1導電層と第 2導電層とを備えるキャパ シタ層形成材とした。
[0101] 前記キャパシタ形成材の第 1導電層の表面にエッチングレジスト層を設け、上部電 極形状を形成するための、エッチングパターンを露光し、現像した。その後、塩化銅 系銅エッチング液で第 1導電層をエッチングして、エッチングレジスト剥離を行うことで 、上部電極面積が Imm X 1mmサイズの 100個のキャパシタ回路を形成した。ここで 、 A試料を用いたものを試料 2_ 1、 B試料を用いたものを試料 2_ 2と称する。
[0102] マスク法によるキャパシタ回路の形成： 以上のようにして、 A試料及び B試料に形成 した誘電層の上に、上部電極を形成する位置を上部電極形状に開口した蒸着用メタ ルマスクを配して、スパッタリング蒸着法により 2 μ m厚さの銅層を上部電極として形 成し、キャパシタ回路を形成した。このとき、上部電極面積が lmm X 1mmサイズの 1 00個のキャパシタ回路を形成した。ここで、ここで、 A試料を用いたものを試料 2— 3、 B試料を用いたものを試料 2_4と称する。
[0103] <誘電特性等の評価 >
電極歩留り： キャパシタ回路の形成後に、各試料の 100個のキャパシタ回路に、所 定の電圧を負荷して、層間耐電圧測定を行い、上部電極と下部電極との間でのショ ート現象の見られない割合をみた。その結果、試料 2—1の場合が 100%であり、試 料 2— 2の場合が 100%、試料 2— 3の場合が 100。/。であり、試料 2— 4の場合が 100
%であった。
[0104] 電気容量密度： 試料 2—1の電気容量密度は 1022nFZcm2〜： 1243nFZcm2、 試料 2 - 2の電気容量密度は 1157nFZcm2〜 1234nF/cm2、試料 2 - 3の電気 容量密度は 1048nF/cm2〜1209nFZcm2、試料 2— 4の電気容量密度は 1124 nF/cm2〜 1296nF/cm2と、各試料共に高レ、電気容量を示した。
[0105] 誘電損失： 試料 2— 1の誘電損失は 1. 9%〜5. 5%、試料 2— 2の誘電損失は 1. 2 %〜4. 5%、試料 2— 3の誘電損失は 1. 1 %〜3. 9%、試料 2— 4の誘電損失は 1. 5%〜3· 0%であった。
[0106] エッチング後の誘電膜の残留： 実施例 1と同様に評価した結果、エッチング法で 製造した試料 2— 1及び試料 2— 2のいずれの場合も誘電層の残留が確認出来た。
[0107] リーク電流： 試料 2— 1〜試料 2— 4のキャパシタ回路の上部電極と下部電極との間 に、 5V〜5Vの電圧を印可してリーク電流の測定を行った。この結果に関しては、 後述する比較例 2と対比可能なように、上記特性と一緒に表 2に纏めて掲載した。な お、表 2での電気容量密度は平均容量密度として、誘電損失は平均誘電損失として 示している。
比較例
[0108] [比較例 1]
この比較例 1は、実施例 1の樹脂含浸を省略したものであり、その他の工程は、実 施例 1と同じであるため、ここでの重複した説明は省略する。以下、評価結果に関し てのみ述べる。なお、試料 1 1及び試料 1 2の樹脂含浸を省略したのが試料 3— 1であり、試料 1 3及び試料 1 4の樹脂含浸を省略したのが試料 3— 2である。
[0109] <誘電特性等の評価 >
電極歩留り： キャパシタ回路の形成後に、各試料の 100個のキャパシタ回路に、所 定の電圧を負荷して、層間耐電圧測定を行い、上部電極と下部電極との間でのショ ート現象の見られない割合をみた。その結果、試料 3—1の場合が 13%であり、試料 3— 2の場合が 36であった。
[0110] 電気容量密度： 試料 3—1の電気容量密度は 1040nFZcm2〜： 1331nFZcm2 試料 3— 2の電気容量密度は 1023nFZcm2〜： 1181nF/cm2と、各試料共に高い 電気容量を示した。
[0111] 誘電損失： 試料 3— 1の誘電損失は 4. 5% 8. 3%、試料 3— 2の誘電損失は 3. 8 % 7. 6%で、大きな誘電損失を示した。
[0112] エッチング後の誘電膜の残留： キャパシタ回路を形成した後の回路間ギャップに誘 電層が残留しているか否力を調べた。この残留の有無を調べるにあたっては、金属 顕微鏡で回路間を見ることにより行う。誘電層が残留している場合には、虹色の干渉 色が観察出来る。この結果、エッチング法で製造した試料 3 1の場合、誘電層の残 留が確認できなかった。
[0113] リーク電流： 試料 3— 1及び試料 3— 2のキャパシタ回路の上部電極と下部電極との 間に、 5V 5Vの電圧を印可してリーク電流の測定を行った。この結果に関しては 、後述する比較例 1と対比可能なように、上記特性と一緒に表 1に纏めて掲載した。 なお、表 1での電気容量密度は平均容量密度として、誘電損失は平均誘電損失とし て示している。
[0114] 1]
Figure imgf000028_0001
[比較例 2]
この比較例 2は、実施例 2の樹脂含浸を省略したものであり、その他の工程は、実 施例 2と同じであるため、ここでの重複した説明は省略する。以下、評価結果に関し てのみ述べる。なお、試料 2_ 1の樹脂含浸を省略したのが試料 4_ 1であり、試料 2 2の樹脂含浸を省略したのが試料 4 2であり、試料 2— 3の樹脂含浸を省略した のが試料 4 _ 3であり、試料 2 _ 4の樹脂含浸を省略したのが試料 4 _ 2である。
[0116] <誘電特性等の評価 >
電極歩留り： キャパシタ回路の形成後に、各試料の 100個のキャパシタ回路に、所 定の電圧を負荷して、層間耐電圧測定を行い、上部電極と下部電極との間でのショ ート現象の見られない割合をみた。その結果、試料 4—1及びの場合が 70%であり、 試料 4— 2の場合が 100%、試料 4— 3及びの場合が 100。/。であり、試料 4— 4の場 合が 100。/。であった。
[0117] 電気容量密度： 試料 4— 1の電気容量密度は 1310nF/cm2〜1504nF/cm2、 試料 4 2の電気容量密度は 1141nF/cm2〜1279nF/cm2と、試料 4 3の電気 容量密度は 1153nF/cm2〜： 1302nF/cm2、試料 4— 4の電気容量密度は 1097 nF/cm2〜 1293nF/cm2と各試料共に高レ、電気容量を示した。
[0118] 誘電損失： 試料 4 1の誘電損失は 4. 2%〜7. 3%、試料 4 2の誘電損失は 1. 3 %〜3. 5%であり、試料 4 1の誘電損失は 1. 5%〜3. 8%、試料 4 2の誘電損失 は 1. 1 %〜3. 2%であり、高い誘電損失を示している。
[0119] エッチング後の誘電膜の残留： 実施例 1と同様に評価した結果、エッチング法で製 造した試料 4 1及び試料 4 2の場合は、誘電層の残留が確認出来た。
[0120] リーク電流： 試料 4 1〜試料 4 4のキャパシタ回路の上部電極と下部電極との間 に、 _ 5V〜5Vの電圧を印可してリーク電流の測定を行った。この結果に関しては、 後述する比較例 2と対比可能なように、上記特性と一緒に表 2に纏めて掲載した。な お、表 2での電気容量密度は平均容量密度として、誘電損失は平均誘電損失として 示している。
[0121] [表 2]
Figure imgf000030_0001
[0122] <実施例 1と比較例 1との対比 >
エッチング法でキャパシタ回路を形成した場合： 実施例 1の試料 1 1及び試料 1 2は、エッチング法でキャパシタ回路を形成したものであるから、比較例 1の試料 3— 1と対比する。この表 1から明らかなように、電気容量密度のみを見ると試料 3 1の平 均容量密度も 1201nF/cm2と良好な値を示している。これに対し、試料 1—1及び 試料 1 2は、 1195nF/cm2と 1220nF/cm2と高くなつている。そして、誘電損失 を見るに、試料 3— 1の誘電損失が 6. 3%であり、試料 1 1及び試料 1 2の誘電損 失は、 4. 6%と 2. 6%となっている。即ち、実施例の試料 1—1及び試料 1—2の方が 、高容量化を達成し、且つ、キャパシタとしての品質安定性に優れていることが明ら かである。
[0123] そして、キャパシタ回路をエッチング法で形成した後の、電極歩留まりを見るに、試 料 1—1の場合が 73%、試料 1—2の場合が 54%である。これに対し、試料 3—1の 場合には 13%であり、実施例の方が製造安定性にも優れていることが理解出来る。
[0124] 更に、エッチング液の誘電層に対する浸透性に関しては、キャパシタ回路を形成し た後の回路間ギャップに誘電層が残留しているか否力を調べた結果、試料 1 _ 1及 び試料 1 _ 2のいずれの場合も誘電層の残留が確認出来た。これに対して、試料 3_ 1の場合、誘電層は残留していなかった。従って、実施例の誘電層の方が、エツチン グ液耐性が高いことが分かる。
[0125] そして、リーク電流に関しては、表 1の試料 1—1及び試料 1—2と試料 3—1とを対 比すると、明らかに試料 1 1及び試料 1 2のリーク電流が小さくなつており、誘電層 に樹脂含浸を行わせた効果が分かる。 [0126] マスク法でキャパシタ回路を形成した場合： 実施例 1の試料 1 _ 3及び試料 1 _4は 、マスク法でキャパシタ回路を形成したものであるから、比較例 1の試料 3— 2と対比 する。この表 2から明らかなように、電気容量密度のみを見ると試料 3— 2の平均容量 密度も 1128nFZcm2と良好な値を示している。これに対し、試料 1—3及び試料 1 _ 4は、 1172nF/cm2と 1165nF/cm2と高くなつている。そして、誘電損失を見るに 、試料 3— 2の誘電損失が 5. 1 %であり、試料 1一 3及び試料 1一 4の誘電損失は、 3 . 1%と 2. 3%となっている。即ち、実施例の試料 1—3及び試料 1—4の方力 高容 量化を達成し、且つ、キャパシタとしての品質安定性に優れていることが明らかである
[0127] そして、キャパシタ回路をマスク法で形成した後の、電極歩留まりを見るに、試料 1
3の場合が 90%、試料 1—4の場合が 51%である。これに対し、試料 3— 2の場合 には 36%であり、実施例の方が製造安定性にも優れていることが理解出来る。
[0128] そして、リーク電流に関しては、表 1の試料 1—3及び試料 1—4と試料 3— 2とを対 比すると、明らかに試料 1 3及び試料 1 4のリーク電流が小さくなつており、誘電層 に樹脂含浸を行わせた効果が分かる。
[0129] <実施例 2と比較例 2との対比 >
エッチング法でキャパシタ回路を形成した場合： 実施例 2の試料 2— 1及び試料 2— 2は、エッチング法でキャパシタ回路を形成したものであるから、比較例 2の試料 4 _ 1及び試料 4— 2と対比する。表 2から明らかなように、電気容量密度のみを見ると試 料 4_ 1の平均容量密度は 1440nFZcm2、試料 4_ 2の平均容量密度は 1220nF Zcm2と良好な値を示している。これに対し、試料 2—1及び試料 2— 2は、 1098nF Zcm2と 1193nF/cm2となっている。従って、実施例が僅かに劣るものの電気容量 密度に関しては、同等であると言える。ところ力 誘電損失を見るに、試料 4—1及び 試料 4一 2の誘電損失が 6. 0%、 2. 8%であり、試料 2— 1及び試料 2— 2の誘電損 失は、 4. 3%と 2. 4%となっている。即ち、実施例の試料 2—1及び試料 2— 2と比較 例の試料 4一 1及び試料 4一 2とは、電気容量及び誘電損失に於いては同等であると 言;^る。
[0130] そして、キャパシタ回路をエッチング法で形成した後の、電極歩留まりを見るに、試 料 2—1の場合が 100%、試料 2— 2の場合が 100。/。である。これに対し、試料 4—1 の場合には 70。 /。であり、試料 4— 2の場合には 100%であり、実施例の方が製造安 定性にも優れていることが理解出来る。
[0131] 更に、エッチング液の誘電層に対する浸透性に関して、キャパシタ回路を形成した 後の回路間ギャップに誘電層が残留しているか否かを調べた結果、試料 2_ 1及び 試料 2_ 2のいずれの場合も誘電層の残留が確認出来た。これに対して、試料 4_ 1 及び試料 4— 2の場合、も誘電層は残留していた。従って、エッチング液耐性は同等 であることが分かる。
[0132] そして、リーク電流に関しては、表 2の試料 2—1及び試料 2— 2と試料 4—1及び試 料 4 2とを対比すると、明らかに試料 2— 1及び試料 2— 2のリーク電流が小さくなつ ており、誘電層に樹脂含浸を行わせた効果が分かる。
[0133] マスク法でキャパシタ回路を形成した場合： 実施例 2の試料 2— 3及び試料 2— 4は 、マスク法でキャパシタ回路を形成したものであるから、比較例 2の試料 4 3及び試 料 4 4と対比する。表 2から明らかなように、電気容量密度のみを見ると試料 4 3及 び試料 4 3の平均容量密度も 1247nF/cm2、 1190nF/cm2と良好な値を示して いる。これに対し、試料 2— 3及び試料 2— 4は、 1130nF/cm2と 1203nF/cm2と なっている。そして、誘電損失を見るに、試料 4— 3及び試料 4— 4の誘電損失が 2. 9 %、 2. 3%であり、試料 2 _ 3及び試料 2_4の誘電損失は、 2. 6%と 2. 3%と同等と なっている。従って、電気容量密度と誘電損失に関しては、実施例の試料 1一 3及び 試料 1 _ 4と比較例の試料 4 - 3及び試料 4 _ 4との明瞭な差異は見られない。
[0134] そして、キャパシタ回路をマスク法で形成した後の、電極歩留まりを見るに、試料 2
_ 3の場合が 100%、試料 2— 4の場合が 100。/。である。これに対し、試料 4— 3の場 合には 100%であり、試料 4— 3の場合には 100%であり、同等である。
[0135] そして、リーク電流に関しては、表 2の試料 2— 3及び試料 2— 4と試料 4— 3及び試 料 4一 4とを対比すると、明らかに試料 2— 3及び試料 2— 4のリーク電流が小さくなつ ており、誘電層に樹脂含浸を行わせた効果が分かる。
産業上の利用可能性
[0136] 本件発明に係るキャパシタ層形成材は、第 1導電層と第 2導電層との間に位置する 誘電層に樹脂成分を含有させることで、上部電極と下部電極との短絡不良の発生を 減少させ、リーク電流を小さくする。そして、同時にキャパシタとして用いるときには、 高い電気容量と低い誘電損失を示すものとなる。従って、本件発明に係るキャパシタ 層形成材を用いることで、高容量で、且つ、長寿命のキャパシタ回路の製造が可能と なる。従って、このキャパシタ層形成材を用いて得られるプリント配線板等は、電子及 び電気製品の省電力化に資するものとなる。
そして、本件発明に係るキャパシタ層形成材の製造方法を採用することで、ゾルーゲ ル法、 MOCVD法、スパッタリング蒸着法で形成した誘電層のリーク電流を小さくし、 誘電特性に優れたキャパシタ層形成材の効率の良い製造が可能となり、安価で且つ 高品質の電子及び電気製品を市場に供給することが可能となる。
図面の簡単な説明
[0137] [図 1]固形分量が 0. 3wt%の適正な固形分量範囲の樹脂ワニスを含浸させた誘電 層の断面の FIB - SIM観察像である。
[図 2]固形分量が 0. 05wt%と低 適正な固形分量範囲を外れた樹脂ワニスを含浸 させた誘電層の断面の FIB - SIM観察像である。
[図 3]固形分量が 2. 2wt%と高 適正な固形分量範囲を外れた樹脂ワニスを含浸 させた誘電層の断面の FIB - SIM観察像である。
符号の説明
[0138] 1 誘電層
2 上部電極
3 下部電極
4 樹脂膜

Claims

請求の範囲
[1] 上部電極形成に用いる第 1導電層と下部電極形成に用いる第 2導電層との間に誘電 層を備えるキャパシタ層形成材において、
当該誘電層は、ゾルーゲル法、 MOCVD法、スパッタリング蒸着法のいずれかで 形成した酸化物誘電膜であり、当該酸化物誘電膜を構成する粒子間に樹脂成分を 含浸させたことを特徴としたキャパシタ層形成材。
[2] 前記誘電層を構成する酸化物誘電膜は、マンガン、ケィ素、ニッケル、アルミニウム、 ランタン、ニオブ、マグネシウム、スズから選ばれる一種又は二種以上を 0. 01mol%
〜5. 00mol%含有する請求項 1に記載のキャパシタ層形成材。
[3] 前記誘電層は、厚さが 20nm〜l μ mである請求項 1又は請求項 2に記載のキャパシ タ層形成材。
[4] 前記酸化物誘電膜は、（Ba Sr ) TiO (0≤χ≤1)膜又は BiZrO膜のいずれか
1
である請求項 1〜請求項 3のいずれかに記載のキャパシタ層形成用材料。
[5] 前記第 2導電層は、厚さが 1 μ m〜100 z mであるニッケル層又はニッケル合金層で ある請求項 1〜請求項 4のいずれかに記載のキャパシタ層形成用材料。
[6] 前記ニッケル合金層は、ニッケル—リン合金である請求項 5に記載のキャパシタ層形 成材。
[7] 請求項 1〜請求項 6のいずれかに記載のキャパシタ層形成材の製造方法であって、 下部電極の構成材の表面に、ゾル—ゲル法、 MOCVD法、スパッタリング蒸着法 のいずれかで酸化物誘電膜を形成し、当該酸化物誘電膜の表面に、樹脂ワニスを 塗工して含浸させ、樹脂乾燥、樹脂硬化し誘電層を形成し、その後、当該誘電層の 上に上部電極構成層を設けることを特徴としたキャパシタ層形成材の製造方法。
[8] ゾルーゲル法を採用する場合の酸化物誘電膜の形成は、以下の (A)〜（C)の工程 を備えることを特徴とする請求項 7に記載のキャパシタ層形成材の製造方法。
(A)所望の酸化物誘電膜を製造するためのゾルーゲル溶液を調製するための溶 液調製工程。
(B)前記ゾルーゲル溶液を第 2導電層とする金属箔の表面に塗工し、酸素含有雰 囲気中で 120°C〜250°C X 30秒〜 10分の条件で乾燥し、酸素含有雰囲気中で 27 0°C〜390°C X 5分〜 30分の条件で熱分解を行う一連の工程を 1単位工程とし、こ の 1単位工程を複数回繰り返し膜厚調整を行う塗工工程。
(C)そして、最終的に 550°C〜800°C X 5分〜 60分の不活性ガス置換又は真空雰 囲気での焼成処理を行い誘電層とする焼成工程。
[9] ゾル—ゲル法を採用する場合の酸化物誘電膜の形成は、以下の（a)〜（c)の工程を 備えることを特徴とする請求項 7に記載のキャパシタ層形成材の製造方法。
(a)所望の酸化物誘電膜を製造するためのゾノレ一ゲル溶液を調製するための溶液 調製工程。
(b)前記ゾルーゲル溶液を第 2導電層とする金属箔の表面に塗工し、酸素含有雰 囲気中で 120°C〜250°C X 30秒〜 10分の条件で乾燥し、酸素含有雰囲気中で 27 0°C〜390°C X 5分〜 30分の条件で熱分解を行う一連の工程を 1単位工程とし、こ の 1単位工程を複数回繰り返すにあたり、 1単位工程と 1単位工程との間に 1回以上 の 550°C〜800°C X 2分〜 60分の不活性ガス置換又は真空雰囲気での予備焼成 処理を設けて膜厚調整を行う塗工工程。
(c)そして、最終的に 550°C〜800°C X 5分〜 60分の不活性ガス置換又は真空雰 囲気での焼成処理を行レ、誘電層とする焼成工程。
[10] 前記酸化物誘電膜の表面に塗工する樹脂ワニスは、樹脂ワニス重量を 100wt%とし たとき、固形分量が 0. lwt%〜： 1. 0wt%の希薄樹脂ワニスである請求項 7〜請求項 9のいずれかに記載のキャパシタ層形成材の製造方法。
[11] 請求項 1〜請求項 6のいずれかに記載のキャパシタ層形成材を用いて得られる内蔵 キャパシタ層を備えたプリント配線板。
PCT/JP2006/308956 2005-04-28 2006-04-28 キャパシタ層形成材及びそのキャパシタ層形成材の製造方法 WO2006118237A1 (ja)

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EP06732459A EP1884968A1 (en) 2005-04-28 2006-04-28 Capacitor layer forming material and production method for the capacitor layer forming material
US11/912,716 US7719818B2 (en) 2005-04-28 2006-04-28 Material for forming capacitor layer and method for manufacturing the material for forming capacitor layer

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010137448A1 (ja) * 2009-05-29 2010-12-02 三洋電機株式会社 積層構造体及びその製造方法
JP2022551136A (ja) * 2019-10-24 2022-12-07 イルジン マテリアルズ カンパニー リミテッド 薄膜型キャパシタ製造用ニッケル箔及びその製造方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006118236A1 (ja) * 2005-04-28 2006-11-09 Mitsui Mining & Smelting Co., Ltd 酸化物誘電層の形成方法及びその形成方法で得られた酸化物誘電層を備えたキャパシタ層形成材
JP2007194592A (ja) 2005-12-20 2007-08-02 Tdk Corp 誘電体素子とその製造方法
JP4973023B2 (ja) * 2006-06-19 2012-07-11 日本電気株式会社 薄膜キャパシタ及びその製造方法
TWI387421B (zh) * 2006-12-26 2013-02-21 Mitsui Mining & Smelting Co A multilayer printed circuit board capacitor layer forming material, and a capacitor layer forming material
US20170301477A1 (en) 2016-04-04 2017-10-19 Capacitor Sciences Incorporated Electro-polarizable compound and capacitor
US10340082B2 (en) 2015-05-12 2019-07-02 Capacitor Sciences Incorporated Capacitor and method of production thereof
EP3143630A4 (en) 2014-05-12 2018-01-10 Capacitor Sciences Incorporated Energy storage device and method of production thereof
US10347423B2 (en) 2014-05-12 2019-07-09 Capacitor Sciences Incorporated Solid multilayer structure as semiproduct for meta-capacitor
US10319523B2 (en) 2014-05-12 2019-06-11 Capacitor Sciences Incorporated Yanli dielectric materials and capacitor thereof
CA2948008A1 (en) * 2014-05-12 2015-11-19 Capacitor Sciences Incorporated Capacitor and method of production thereof
SG11201703441YA (en) 2014-11-04 2017-05-30 Capacitor Sciences Inc Energy storage devices and methods of production thereof
US9852846B2 (en) 2015-02-26 2017-12-26 Capacitor Sciences Incorporated Self-healing capacitor and methods of production thereof
US9932358B2 (en) 2015-05-21 2018-04-03 Capacitor Science Incorporated Energy storage molecular material, crystal dielectric layer and capacitor
US9941051B2 (en) 2015-06-26 2018-04-10 Capactor Sciences Incorporated Coiled capacitor
US10026553B2 (en) 2015-10-21 2018-07-17 Capacitor Sciences Incorporated Organic compound, crystal dielectric layer and capacitor
US10636575B2 (en) 2016-02-12 2020-04-28 Capacitor Sciences Incorporated Furuta and para-Furuta polymer formulations and capacitors
US10305295B2 (en) 2016-02-12 2019-05-28 Capacitor Sciences Incorporated Energy storage cell, capacitive energy storage module, and capacitive energy storage system
US9978517B2 (en) 2016-04-04 2018-05-22 Capacitor Sciences Incorporated Electro-polarizable compound and capacitor
US10153087B2 (en) 2016-04-04 2018-12-11 Capacitor Sciences Incorporated Electro-polarizable compound and capacitor
US10566138B2 (en) 2016-04-04 2020-02-18 Capacitor Sciences Incorporated Hein electro-polarizable compound and capacitor thereof
US10395841B2 (en) 2016-12-02 2019-08-27 Capacitor Sciences Incorporated Multilayered electrode and film energy storage device
KR20190121210A (ko) * 2018-10-17 2019-10-25 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
JP7476667B2 (ja) 2020-05-26 2024-05-01 株式会社豊田中央研究所 複合誘電体薄膜

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000357631A (ja) * 1998-12-22 2000-12-26 Matsushita Electric Ind Co Ltd フレキシブル薄膜コンデンサおよびその製造方法
JP2001127255A (ja) * 1999-10-29 2001-05-11 Kyocera Corp 薄膜電子部品
JP2001185445A (ja) * 1999-12-24 2001-07-06 Kyocera Corp 薄膜電子部品

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03177376A (ja) * 1989-12-04 1991-08-01 Japan Gore Tex Inc セラミック基板
JP3108797B2 (ja) 1992-10-26 2000-11-13 富士通株式会社 高誘電率誘電体薄膜の製造方法
JPH07294862A (ja) 1994-04-22 1995-11-10 Sumitomo Electric Ind Ltd 酸化物誘電体薄膜およびその製造方法
US20040109298A1 (en) * 1998-05-04 2004-06-10 Hartman William F. Dielectric material including particulate filler
EP1014399B1 (en) * 1998-12-22 2006-05-17 Matsushita Electric Industrial Co., Ltd. Flexible thin film capacitor and method for producing the same
US6194990B1 (en) 1999-03-16 2001-02-27 Motorola, Inc. Printed circuit board with a multilayer integral thin-film metal resistor and method therefor
US6573584B1 (en) * 1999-10-29 2003-06-03 Kyocera Corporation Thin film electronic device and circuit board mounting the same
JP2001358303A (ja) 2000-06-14 2001-12-26 Nec Corp 薄膜キャパシタおよびその製造方法
US6699748B2 (en) * 2002-05-30 2004-03-02 Mitsubishi Denki Kabushiki Kaisha Method of fabricating capacitor having a photosensitive resin layer as a dielectric

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000357631A (ja) * 1998-12-22 2000-12-26 Matsushita Electric Ind Co Ltd フレキシブル薄膜コンデンサおよびその製造方法
JP2001127255A (ja) * 1999-10-29 2001-05-11 Kyocera Corp 薄膜電子部品
JP2001185445A (ja) * 1999-12-24 2001-07-06 Kyocera Corp 薄膜電子部品

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010137448A1 (ja) * 2009-05-29 2010-12-02 三洋電機株式会社 積層構造体及びその製造方法
US20120069487A1 (en) * 2009-05-29 2012-03-22 Sanyo Electric Co., Ltd. Stacked structure and method of manufacturing the same
JP2022551136A (ja) * 2019-10-24 2022-12-07 イルジン マテリアルズ カンパニー リミテッド 薄膜型キャパシタ製造用ニッケル箔及びその製造方法

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Publication number Publication date
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