KR20070002743A - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 반도체 회로 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 셀프 리프레시 관련 기술에 관한 것이며, 더 자세히는 셀프 리프레시 주기 측정 기술에 관한 것이다. 본 발명은 테스트 모드에서 셀프 리프레시 주기를 용이하게 모니터링할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명에서는 셀프 리프레시 발진기로부터 출력되는 짧은 펄스 신호를 쉬프트 레지스터를 통해 레벨 신호로 바꿔 출력되도록 함으로써 외부에서 테스터나 오실로스코프를 이용하여 측정하는 것이 용이하도록 하였다.
셀프 리프레시, 주기 측정, 링 오실레이터, 펄스 신호, 레벨 신호

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 간략화된 블럭 다이어그램.
도 2는 상기 도 1의 쉬프트 레지스터(200)의 로직 구현예를 나타낸 회로도.
도 3은 상기 도 1의 데이터 출력 멀티플렉서(300)의 로직 구현예를 나타낸 회로도.
도 4는 상기 도 1 내지 도 3의 회로의 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명
100: 셀프 리프레시 링 오실레이터
200: 쉬프트 레지스터
300: 데이터 출력 멀티플렉서
400: 데이터 출력버퍼
LSRF: 셀프 리프레시 주기 레벨신호
본 발명은 반도체 회로 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 셀프 리프레시 관련 기술에 관한 것이며, 더 자세히는 셀프 리프레시 주기 측정 기술에 관한 것이다.
반도체 메모리 소자 중에서도 DRAM은 SRAM이나 플래쉬 메모리와 달리 시간이 흐름에 따라 셀(입력된 정보를 저장하는 단위 유닛)에 저장된 정보가 사라지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이러한 과정을 리프레시라 한다. 리프레시는 메모리 셀 어레이 안의 각 셀들이 가지는 리텐션 시간(retention time) 안에 적어도 한 번씩 워드라인을 띄워 셀의 데이터를 센싱하여 증폭시킨 후 셀에 재기록하는 방식으로 행해진다. 여기서, 리텐션 시간이란 셀에 어떤 데이터를 기록한 후 리프레시 없이 데이터가 셀에서 유지될 수 있는 시간을 말한다.
리프레시에는 노말 동작 중에 특정 조합의 커맨드 신호를 주기적으로 띄워 내부적으로 어드레스를 생성하여 해당 셀에 대한 리프레시를 수행하는 오토 리프레시와, 노말 동작을 하지 않을 때 예컨대, 파워다운 모드에서 내부적으로 커맨드를 생성하여 수행하는 셀프 리프레시가 있다. 오토 리프레시와 셀프 리프레시는 모두 커맨드를 받은 후 내부 카운터로부터 어드레스를 생성하여 수행되며, 요청이 들어올 때마다 이 어드레스가 순차적으로 증가하게 된다.
한편, 셀프 리프레시는 칩 내부의 링 오실레이터로부터 출력되는 주기 신호를 이용하여 리프레시를 수행하는데, 셀프 리프레시용 링 오실레이터는 통상 트랜지스터와 저항을 사용하여 구현하고 있기 때문에 PVT(공정, 전압, 온도) 변화에 의해 셀프 리프레시 주기 오차가 크게 발생하고 있으며, 이는 특히 로우(low) 파워 DRAM에서 셀프 리프레시 전류에 큰 영향을 미치게 된다.
종래에는 셀프 리프레시 주기를 측정하기 위하여 테스트 모드에서 셀프 리프레시 주기를 나타내는 짧은 펄스를 데이터 출력 핀(DQ)을 통해 출력하였다.
그런데, 통상 셀프 리프레시 주기는 수십 ㎲에서 수백 ㎲ 정도의 짧은 주기를 가지고 있는 바, 전술한 바와 같이 짧은 펄스 형태의 출력신호를 테스터나 오실로스코프로 측정하는데 많은 어려움이 따랐다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 테스트 모드에서 셀프 리프레시 주기를 용이하게 모니터링할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 셀프 리프레시 신호에 응답하여 셀프 리프레시 개시신호 및 그로부터 일정 주기를 가지는 셀프 리프레시 주기 펄스를 생성하기 위한 발진 수단; 테스트 모드 신호에 응답하 여 상기 셀프 리프레시 개시신호 및 상기 셀프 리프레시 주기 펄스에 의해 정의되는 셀프 리프레시 주기마다 다른 레벨을 유지하는 셀프 리프레시 주기 레벨신호를 생성하기 위한 쉬프트 레지스터; 상기 테스트 모드 신호에 응답하여 데이터 신호 및 상기 셀프 리프레시 주기 레벨신호를 선택적으로 출력하기 위한 다중화 수단; 및 상기 다중화 수단의 출력신호를 버퍼링하여 출력하기 위한 데이터 출력버퍼를 구비하는 반도체 메모리 소자가 제공된다.
본 발명에서는 셀프 리프레시 발진기로부터 출력되는 짧은 펄스 신호를 쉬프트 레지스터를 통해 레벨 신호로 바꿔 출력되도록 함으로써 외부에서 테스터나 오실로스코프를 이용하여 측정하는 것이 용이하도록 하였다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 간략화된 블럭 다이어그램이다.
도 1을 참조하면, 본 실시예에 따른 반도체 메모리 소자는, 셀프 리프레시 신호(SRF) - 셀프 리프레시 커맨드(SRC)를 받아서 생성함 - 에 응답하여 셀프 리프레시 개시신호(SRFEN) 및 그로부터 일정 주기를 가지는 셀프 리프레시 주기 펄스(PSRF)를 생성하기 위한 셀프 리프레시 링 오실레이터(100)와, 테스트 모드 신호(TM)에 응답하여 셀프 리프레시 개시신호(SRFEN) 및 셀프 리프레시 주기 펄스 (PSRF)에 의해 정의되는 셀프 리프레시 주기마다 다른 레벨을 유지하는 셀프 리프레시 주기 레벨신호(LSRF)를 생성하기 위한 쉬프트 레지스터(200)와, 테스트 모드 신호(TM)에 응답하여 데이터 신호(Data_in) 및 셀프 리프레시 주기 레벨신호(LSRF)를 선택적으로 출력하기 위한 데이터 출력 멀티플렉서(300)와, 데이터 출력 멀티플렉서(300)의 출력신호(Data_out)를 버퍼링하여 데이터 출력 핀(DQ)으로 출력하기 위한 데이터 출력버퍼(400)를 구비한다.
즉, 셀프 리프레시 링 오실레이터(100), 데이터 출력 멀티플렉서(300), 데이터 출력버퍼(400) 등은 종래에도 사용된 것이고, 본 실시예에 따른 반도체 메모리 소자는 종래기술과 비교할 때, 쉬프트 레지스터(200)를 더 추가한 점이 다르다.
도 2는 상기 도 1의 쉬프트 레지스터(200)의 로직 구현예를 나타낸 회로도이다.
도 2를 참조하면, 예시된 쉬프트 레지스터(200)는, 테스트 모드 신호(TM)에 응답하여 셀프 리프레시 개시신호(SRFEN) 및 셀프 리프레시 주기 펄스(PSRF)의 펄싱 정보신호(a, b)를 생성하기 위한 펄싱 정보신호 생성부(20)와, 펄싱 정보신호(a, b)에 응답하여 순차적인 래칭 동작을 수행하기 위한 제1 및 제2 래치부(L1, L2)와, 제1 및 제2 래치부(L1, L2)의 래치값을 초기화하기 위한 초기화부(22)와, 셀프 리프레시 주기마다 제1 및 제2 래치부(L1, L2)의 래치값의 극성을 전환하기 위한 반전부(24)와, 테스트 모드 신호(TM)에 응답하여 제2 래치부(L2)의 래치값의 출력을 인에이블/디스에이블시켜 셀프 리프레시 주기 레벨신호(LSRF)로서 출력하기 위한 출력부(26)를 구비한다.
여기서, 펄싱 정보신호 생성부(20)는, 셀프 리프레시 개시신호(SRFEN) 및 셀프 리프레시 주기 펄스(PSRF)를 입력으로 하는 노아 게이트(NOR1)와, 노아 게이트(NOR1)의 출력신호 및 테스트 모드 신호(TM)를 입력으로 하여 펄싱 정보신호(a)를 생성하기 위한 낸드 게이트(NAND1)와, 펄싱 정보신호(a)의 반전신호(b)를 출력하기 위한 인버터(INV1)를 구비한다.
또한, 제1 래치부(L1)는 펄싱 정보신호(a, b)에 제어받는 인버터(INV3)와, 인버터(INV3)의 출력신호를 입력으로 하는 인버터(INV4)와, 펄싱 정보신호(a, b)에 제어받으며 인버터(INV4)와 함께 반전 래치를 이루는 인버터(INV5)를 구비하며, 제2 래치부(L2)는 펄싱 정보신호(a, b)에 제어받아 제1 래치부(L1)의 출력신호를 반전시키기 위한 인버터(INV6)와, 인버터(INV6)의 출력신호를 입력으로 하는 인버터(INV7)와, 펄싱 정보신호(a, b)에 제어받으며 인버터(INV7)와 함께 반전 래치를 이루는 인버터(INV8)를 구비한다. 제1 래치부(L1)와 제2 래치부(L2)는 서로 반대 극성의 펄싱 정보신호(a, b)에 의해 제어 받는다.
한편, 초기화부(22)는, 테스트 모드 신호(TM)를 입력으로 하는 인버터(INV9)와, 소오스가 접지전압단(VSS)에 접속되고 드레인이 제1 래치부(L1) 내의 인버터(INV4)의 입력단(래칭 노드)에 접속되며 인버터(INV9)의 출력신호를 게이트 입력으로 하는 NMOS 트랜지스터(N1)를 구비한다.
또한, 반전부(24)는 제2 래치부(L2)의 출력신호를 반전시켜 제1 래치부(L1)의 인버터(INV3)의 입력신호로 전달하기 위한 인버터(INV2)를 구비한다.
그리고, 출력부(26)는, 테스트 모드 신호(TM)와 제2 래치부(L2)의 출력신호 를 입력으로 하는 낸드 게이트(NAND2)와, 낸드 게이트(NAND2)의 출력신호를 반전시켜 셀프 리프레시 주기 레벨신호(LSRF)를 출력하기 위한 인버터(INV10)를 구비한다.
도 3은 상기 도 1의 데이터 출력 멀티플렉서(300)의 로직 구현예를 나타낸 회로도이다.
도 3을 참조하면, 데이터 출력 멀티플렉서(300)는, 테스트 모드 신호(TM)를 입력으로 하는 인버터(INV11)와, 인버터(INV11)의 출력신호를 입력으로 하는 인버터(INV12)와, 인버터(INV12)의 출력신호를 입력으로 하는 인버터(INV13)와, 인버터(INV12)의 출력신호 및 인버터(INV13)의 출력신호에 제어 받아 노말 모드에서 데이터 신호(Data_in)를 반전시켜 출력신호(Data_out)로서 출력하기 위한 인버터(INV14)와, 테스트 모드 신호(TM)를 입력으로 하는 인버터(INV15)와, 인버터(INV15)의 출력신호를 입력으로 하는 인버터(INV16)와, 셀프 리프레시 주기 레벨신호(LSRF)를 입력으로 하는 인버터(INV17)와, 인버터(INV15)의 출력신호 및 인버터(INV16)의 출력신호에 제어 받아 테스트 모드에서 인버터(INV17)의 출력신호 - 셀프 리프레시 주기 레벨신호(LSRF)의 반전 신호임 - 를 반전시켜 출력신호(Data_out)로서 출력하기 위한 인버터(INV18)를 구비한다.
도 4는 상기 도 1 내지 도 3의 회로의 타이밍 다이어그램으로 이하, 이를 참조하여 본 실시예에 따른 반도체 메모리 소자의 동작을 살펴본다.
우선, 노말 모드에서는 테스트 모드 신호(TM)가 논리레벨 로우이므로 쉬프트 레지스터(200)로부터 출력되는 셀프 리프레시 주기 레벨신호(LSRF)는 논리레벨 로 우 상태를 유지하고, 데이터 출력 멀티플렉서(300)에서는 데이터 신호(Data_in)가 선택적으로 출력된다.
한편, 테스트 모드 커맨드(TMC)가 인가되면 테스트 모드 신호(TM)가 논리레벨 하이로 활성화된다. 따라서, 쉬프트 레지스터(200)로부터 출력되는 셀프 리프레시 주기 레벨신호(LSRF)는 논리레벨 하이가 되고, 데이터 출력 멀티플렉서(300)는 데이터 신호(Data_in)를 차단하고 셀프 리프레시 주기 레벨신호(LSRF)를 출력한다. 테스트 모드 커맨드(TMC) 인가시 셀프 리프레시 주기 레벨신호(LSRF)가 논리레벨 하이가 되는 것은 테스트 모드 커맨드(TMC) 인가 이전에 제1 래치부(L1)의 래치값이 초기화부(22)에 의해 로우로 초기화되어 있는 상태이기 때문이다.
또한, 셀프 리프레시 커맨드(SRC)가 인가되어 셀프 리프레시 신호(SRF)가 논리레벨 로우에서 하이로 천이하면 셀프 리프레시 링 오실레이터(100)가 리셋되고, 이에 따라 셀프 리프레시 개시신호(SRFEN)가 논리레벨 하이로 펄싱하게 된다. 이 경우, 쉬프트 레지스터(200)의 펄싱 정보신호 생성부(20)에서는 펄싱 정보신호(a, b)의 논리레벨이 한번씩 변하게 되어 제1 및 제2 래치부(L1, L2)에서 래치값이 쉬프트 되어 논리레벨 하이를 유지하고 있던 셀프 리프레시 주기 레벨신호(LSRF)를 논리레벨 로우로 만들고, 이 신호가 데이터 출력 멀티플렉서(300) 및 데이터 출력버퍼(400)를 경유하여 데이터 출력 핀(DQ)으로 출력된다.
한편, 셀프 리프레시 개시신호(SRFEN)가 펄싱한 시점으로부터 셀프 리프레시 링 오실레이터(100)가 동작하여 첫번째 주기에 도달하면 셀프 리프레시 주기 펄스(PSRF)가 논리레벨 하이로 펄싱하게 되고 이에 따라 쉬프트 레지스터(200)에서 다 시 쉬프트 동작이 일어나 셀프 리프레시 주기 레벨신호(LSRF)를 다시 논리레벨 로우로 천이시킨다.
이후, 셀프 리프레시 주기 펄스(PSRF)가 일정 주기마다 논리레벨 하이로 펄싱하게 되고, 그 때마다 쉬프트 레지스터(200)에서 쉬프트 동작이 일어나 셀프 리프레시 주기 레벨신호(LSRF)의 레벨을 천이시키게 된다.
전술한 바와 같이 본 실시예에 따르면, 셀프 리프레시 주기를 테스트하기 위한 테스트 모드에서 셀프 리프레시 주기마다 그 레벨이 천이되는 신호가 데이터 출력 핀(DQ)을 통해 출력되기 때문에 기존의 짧은 펄스 출력시에 비해 테스터나 오실로스코프를 이용한 셀프 리프레시 주기 분석이 용이해진다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 소개된 로직 구현예는 사용된 신호의 극성이 바뀜에 따라 로직의 종류 및 배치순서의 변화가 불가피하다.
전술한 본 발명은 테스터나 오실로스코프를 이용한 셀프 리프레시 주기 분석을 용이하게 하는 효과가 있으며, 이로 인하여 셀프 리프레시 주기를 정확하게 측 정 반영함으로써 칩의 품질을 높이는데 기여한다.

Claims (10)

  1. 셀프 리프레시 신호에 응답하여 셀프 리프레시 개시신호 및 그로부터 일정 주기를 가지는 셀프 리프레시 주기 펄스를 생성하기 위한 발진 수단;
    테스트 모드 신호에 응답하여 상기 셀프 리프레시 개시신호 및 상기 셀프 리프레시 주기 펄스에 의해 정의되는 셀프 리프레시 주기마다 다른 레벨을 유지하는 셀프 리프레시 주기 레벨신호를 생성하기 위한 쉬프트 레지스터;
    상기 테스트 모드 신호에 응답하여 데이터 신호 및 상기 셀프 리프레시 주기 레벨신호를 선택적으로 출력하기 위한 다중화 수단; 및
    상기 다중화 수단의 출력신호를 버퍼링하여 출력하기 위한 데이터 출력버퍼
    를 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 발진 수단은 링 오실레이터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 쉬프트 레지스터는,
    상기 테스트 모드 신호에 응답하여 상기 셀프 리프레시 개시신호 및 상기 셀프 리프레시 주기 펄스의 펄싱 정보신호를 생성하기 위한 펄싱 정보신호 생성부;
    상기 펄싱 정보신호에 응답하여 순차적인 래칭 동작을 수행하기 위한 제1 및 제2 래치부;
    상기 제1 및 제2 래치부의 래치값을 초기화하기 위한 초기화부;
    셀프 리프레시 주기마다 상기 제1 및 제2 래치부의 래치값의 극성을 전환하기 위한 반전부; 및
    상기 테스트 모드 신호에 응답하여 상기 제2 래치부의 래치값의 출력을 인에이블/디스에이블시켜 상기 셀프 리프레시 주기 레벨신호로서 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 펄싱 정보신호 생성부는,
    상기 셀프 리프레시 개시신호 및 상기 셀프 리프레시 주기 펄스를 입력으로 하는 노아 게이트;
    상기 노아 게이트의 출력신호 및 상기 테스트 모드 신호를 입력으로 하여 상기 펄싱 정보신호를 생성하기 위한 제1 낸드 게이트; 및
    상기 펄싱 정보신호의 반전신호를 출력하기 위한 제1 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 제1 래치부는 상기 펄싱 정보신호 및 그의 반전신호에 제어받는 제2 인버터;
    상기 제2 인버터의 출력신호를 입력으로 하는 제3 인버터;
    상기 펄싱 정보신호 및 그의 반전신호에 제어받으며 상기 제3 인버터와 함께 반전 래치를 이루는 제4 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 제2 래치부는,
    상기 펄싱 정보신호 및 그의 반전신호에 제어받아 상기 제1 래치부의 출력신호를 반전시키기 위한 제5 인버터;
    상기 제5 인버터의 출력신호를 입력으로 하는 제6 인버터;
    상기 펄싱 정보신호 및 그의 반전신호에 제어받으며 상기 제6 인버터와 함께 반전 래치를 이루는 제7 인버터를 구비하며,
    상기 제1 래치부와 상기 제2 래치부는 서로 반대 극성의 상기 펄싱 정보신호 및 그의 반전신호에 제어받는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 초기화부는,
    상기 테스트 모드 신호를 입력으로 하는 제8 인버터와,
    소오스가 접지전압단에 접속되고 드레인이 상기 제1 래치부의 상기 제3 인버터의 입력단에 접속되며 상기 제8 인버터의 출력신호를 게이트 입력으로 하는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 반전부는, 상기 제2 래치부의 출력신호를 반전시켜 상기 제1 래치부의 상기 제2 인버터의 입력신호로 전달하기 위한 제9 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제8항에 있어서,
    상기 출력부는,
    상기 테스트 모드 신호와 상기 제2 래치부의 출력신호를 입력으로 하는 제2 낸드 게이트와,
    상기 제2 낸드 게이트의 출력신호를 반전시켜 상기 셀프 리프레시 주기 레벨 신호를 출력하기 위한 제10 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제3항에 있어서,
    상기 다중화 수단은,
    상기 테스트 모드 신호를 입력으로 하는 제1 인버터;
    상기 제1 인버터의 출력신호를 입력으로 하는 제2 인버터;
    상기 제2 인버터의 출력신호를 입력으로 하는 제3 인버터;
    상기 제2 인버터의 출력신호 및 상기제3 인버터의 출력신호에 제어받아 노말 모드에서 데이터 신호를 반전시켜 출력신호로서 출력하기 위한 제4 인버터;
    상기 테스트 모드 신호를 입력으로 하는 제5 인버터;
    상기 제5 인버터의 출력신호를 입력으로 하는 제6 인버터;
    상기 셀프 리프레시 주기 레벨신호를 입력으로 하는 제7 인버터;
    상기 제5 인버터의 출력신호 및 상기 제6 인버터의 출력신호에 제어받아 테스트 모드에서 상기 제7 인버터의 출력신호를 반전시켜 출력신호로서 출력하기 위한 제8 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100894104B1 (ko) * 2007-12-18 2009-04-20 주식회사 하이닉스반도체 셀프 리프래쉬 주기 측정 회로
KR100929827B1 (ko) * 2008-07-10 2009-12-07 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 구동 방법
KR100968450B1 (ko) * 2008-10-13 2010-07-07 주식회사 하이닉스반도체 리프레쉬 주기 모니터링 장치
US8259527B2 (en) 2009-10-29 2012-09-04 Hynix Semiconductor Inc. Self-refresh test circuit of semiconductor memory apparatus

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170022457A (ko) 2015-08-20 2017-03-02 에스케이하이닉스 주식회사 주기신호생성회로 및 이를 포함하는 반도체시스템
CN107799137B (zh) * 2016-08-30 2020-09-01 华邦电子股份有限公司 存储器存储装置及其操作方法
WO2022068127A1 (zh) * 2020-09-30 2022-04-07 长鑫存储技术有限公司 自刷新周期测试方法及装置、自动刷新次数测试方法及装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2856598B2 (ja) * 1992-06-04 1999-02-10 三菱電機株式会社 ダイナミックランダムアクセスメモリ装置
US5450364A (en) * 1994-01-31 1995-09-12 Texas Instruments Incorporated Method and apparatus for production testing of self-refresh operations and a particular application to synchronous memory devices
US6392948B1 (en) 1996-08-29 2002-05-21 Micron Technology, Inc. Semiconductor device with self refresh test mode
JPH1097787A (ja) 1996-09-20 1998-04-14 Mitsubishi Electric Corp 半導体記憶装置
US5793776A (en) 1996-10-18 1998-08-11 Samsung Electronics Co., Ltd. Structure and method for SDRAM dynamic self refresh entry and exit using JTAG
JP2001195897A (ja) 2000-01-17 2001-07-19 Mitsubishi Electric Corp 半導体記憶装置
US6246619B1 (en) * 2000-02-07 2001-06-12 Vanguard International Semiconductor Corp. Self-refresh test time reduction scheme
KR100469152B1 (ko) 2002-07-15 2005-02-02 주식회사 하이닉스반도체 반도체 메모리 장치
US6781908B1 (en) 2003-02-19 2004-08-24 Freescale Semiconductor, Inc. Memory having variable refresh control and method therefor
KR100529033B1 (ko) 2003-05-23 2005-11-17 주식회사 하이닉스반도체 동기식 반도체 메모리 소자

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100894104B1 (ko) * 2007-12-18 2009-04-20 주식회사 하이닉스반도체 셀프 리프래쉬 주기 측정 회로
KR100929827B1 (ko) * 2008-07-10 2009-12-07 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 구동 방법
KR100968450B1 (ko) * 2008-10-13 2010-07-07 주식회사 하이닉스반도체 리프레쉬 주기 모니터링 장치
US8259527B2 (en) 2009-10-29 2012-09-04 Hynix Semiconductor Inc. Self-refresh test circuit of semiconductor memory apparatus

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