KR20060125555A - 강유전체 메모리 장치 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 20
- 239000001257 hydrogen Substances 0.000 claims abstract description 154
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 154
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 152
- 230000004888 barrier function Effects 0.000 claims abstract description 139
- 239000003990 capacitor Substances 0.000 claims abstract description 54
- 238000000034 method Methods 0.000 claims abstract description 40
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 230000000149 penetrating effect Effects 0.000 claims description 8
- 239000011159 matrix material Substances 0.000 claims description 5
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 claims description 4
- 238000004891 communication Methods 0.000 claims description 3
- 230000008569 process Effects 0.000 abstract description 33
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052721 tungsten Inorganic materials 0.000 abstract description 9
- 239000010937 tungsten Substances 0.000 abstract description 9
- 238000009413 insulation Methods 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 60
- 239000003963 antioxidant agent Substances 0.000 description 12
- 230000003078 antioxidant effect Effects 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 12
- 238000007796 conventional method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000003064 anti-oxidating effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000006722 reduction reaction Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000002927 oxygen compounds Chemical class 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7687—Thin films associated with contacts of capacitors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region
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- General Physics & Mathematics (AREA)
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Abstract
(과제) 전기적 특성이 우수한, 보다 고성능인 강유전체 메모리 장치에 관한 것이다.
(해결수단) 반도체 기판 (11) 과, 제 1 절연막 (30) 과, 제 1 절연막을 관통하는 복수의 제 1 및 제 2 플러그 (34 및 36) 와, 도전성 수소 배리어막 (32) 과, 강유전체 커패시터 구조체 (40) 와, 강유전체 커패시터 구조체를 덮어 형성되어 있는 제 1 절연성 수소 배리어막 (41) 과, 제 2 절연막 (43) 과, 제 2 절연막 상에 연재되어 있는 국부 배선 (45) 과, 국부 배선을 덮는 제 2 절연성 수소 배리어막 (47) 과, 제 3 절연막 (50) 과, 제 3 절연막을 관통하여 도전성 수소 배리어막에 접속되어 있는 제 3 플러그 (52) 와, 제 3 절연막 상에 연재되어 있는 제 1 배선층 (54) 을 구비하고 있다.
강유전체 메모리
Description
도 1 은 본 발명의 강유전체 메모리 장치의 일부분을 절취한 부분적인 절취면을 나타내는 모식적인 도면.
도 2 는 변형예의 강유전체 메모리 장치의 일부분을 절취한 부분적인 절취면을 나타내는 모식적인 도면.
도 3(a), 도 3(b) 및 도 3(c) 는 웨이퍼 레벨로 제조 도중의 강유전체 메모리 장치를 절취한 절취면에서 나타내는 개략적인 제조 공정도.
도 4(a), 도 4(b) 는 도 3(c) 에 계속되는 제조 공정도.
도 5(a), 도 5(b) 는 도 4(b) 에 계속되는 제조 공정도.
*부호의 설명*
1 : 메모리 셀 어레이 영역 2 : 로직 회로 영역
5 : 필드 산화막 10 : 메모리 셀 소자
11 : 반도체 기판 12 : 메모리 셀 소자 확산영역
20 : 로직 회로 소자 22 : 로직 회로 소자 확산영역
24 : 로직 회로 소자 게이트 전극 30 : 제 1 절연막
30a, 50a : 표면 32 : 도전성 수소 배리어막
32' : 산화 방지막 32a, 32'a : 상면
34 : 제 1 플러그 34a : 정상면
34X : 제 1 콘택트홀 36 : 제 2 플러그
36a : 정상면 36X : 제 2 콘택트홀
40 : 강유전체 커패시터 구조체 41 : 제 1 절연성 수소 배리어막
41a : 제 1 개구부 41b : 제 2 개구부
41c : 끝 가장자리부 (노출부) 42 : 하부 전극
42X : 제 2 산화 방지막 43 : 제 2 절연막
43a : 제 3 개구부 43b : 제 4 개구부
44 : 강유전체층 45 : 국부 배선
46 : 상부 전극 47 : 제 2 절연성 수소 배리어막
47a : 끝 가장자리부 48 : 제 1 메모리 셀 콘택트 홀
49 : 제 2 메모리 셀 콘택트 홀 50 : 제 3 절연막
52 : 제 3 플러그 52a : 정상면
52X : 제 3 콘택트홀 54 : 제 1 배선층
54a : 배선부 60 : 제 4 절연막
62 : 제 4 플러그 62a : 정상면
62X : 비아홀 64 : 제 2 배선층
70 : 제 5 절연막 100, 200 : 강유전체 메모리 장치
[비특허문헌 1] IEDM Digest of Technical papers. 1997, pp 613-616 (특히, Fig 1 참조)
[비특허문헌 2] IEDM Digest of Technical papers. 2002, pp 539-542 (특히, Fig 3 참조)
[특허문헌 1] 일본 공개특허공보 2002-252336호
[특허문헌 2] 일본 공개특허공보 2003-68987호
[특허문헌 3] 일본 공개특허공보 2001-250922호
본 발명은 2 치화(2 値化) 데이터를 강유전체층의 분극 상태로서 기억하는 메모리 셀을 갖는 강유전체 메모리 장치 및 그 제조 방법에 관한 것이다.
소위 강유전체 메모리로서, Fe RAM (Ferroelectric Random Access Memory) 이 알려져 있다.
강유전체 메모리의 일례로서, 강유전체층을 포함하는 커패시터의 상부 전극과, 소자와 접속되어 있는 W (텅스텐)-플러그의 접속을 국부 배선에 의해 접속하는 구성이 알려져 있다 (비특허문헌 1 참조).
또, 강유전체층을 포함하는 커패시터의 하부 전극과, 소자와 접속되어 있는 W (텅스텐)-플러그를 직접 접속하는 구성이 알려져 있다 (비특허문헌 2 참조).
Fe RAM 이 구비하는 강유전체층은, 소위 SBT (SrBi2Ta2O9) 라는 산소 화합물 재료에 의해 형성된다. 이 강유전체층은, 그 주위에 형성되는, 예를 들어, CVD 막 중에 불가피하게 혼입되어 버리는 수분 (H2O) 및 이 수분으로부터 유래하는 수소 (H2) 또는 매립 콘택트 (플러그) 를 형성할 때에 발생하는 수소에 의해 환원 반응을 일으키게 된다. 그리고, 이 환원 반응에 의해, 강유전체층의 분극 특성이 열화되어 버린다.
또, 강유전체층을 포함하는 커패시터 형성 후에는, 일반적으로, 강유전체층의 데미지를 회복할 목적으로, 산소 분위기 하에서 가열 처리가 이루어지는데, 이 때, 플러그의 표면이 노출되어 있으면, 산소에 의해 플러그가 산화되어 도통 불량이 발생되는 경우가 있다.
소위 강유전체 메모리의 상부 전극에 이르는 콘택트를 통해 수소 또는 수분이 확산되는 것에 기인하는 강유전체막(층)의 데미지를 저감시키는 것을 목적으로 하여, 이러한 콘택트의 형성 후에, 도전성 수소 배리어막을 형성하는 반도체 장치의 제조 방법이 알려져 있다 (특허문헌 1 참조.).
또, 메모리 셀 커패시터의 특성인 수소나 환원성 분위기에 의한 열화를 억제및 방지할 목적으로, 메모리 셀 커패시터의 상측을 덮는 제 1 수소 배리어막 및 메모리 셀 커패시터의 하측을 덮는 제 2 수소 배리어막을 형성하는 반도체 기억 장치 및 그 제조 방법이 개시되어 있다 (특허문헌 2 참조.).
또한, 플러그의 산화에 따른 도통 불량을 방지할 목적으로, 반도체 장치의 용량상 배선을, 강유전체 용량 소자의 하부 전극과 동일 공정에서 형성되는 도전체를 통해 플러그와 접속하는 구성이 알려져 있다 (특허문헌 3 참조.).
상기 기술한 특허문헌 1 및 2 에 개시되어 있는 바와 같이, 강유전체층을 포함하는 커패시터의 상측 또는 하측을 덮는 수소 배리어막을 형성했다 하더라도, 예를 들어, 커패시터의 상부 전극에 접속되는 국부 배선을 거쳐, 수소가 강유전체층에 이르러 강유전체층을 열화시키는 경우가 있다. 상기 기술한 비특허문헌 1 에 기재되어 있는 국부 배선을 갖는 강유전체 메모리에 있어서는, 이러한 국부 배선에는 큰 전류가 흐르지 않기 때문에, 일반적으로 TiN (질화티타늄)이 배선 재료로서 적용된다.
이 TiN 배선은 어느 정도의 양의 수소를 흡수하여 유지할 수 있다. 그러나, 허용량을 초과하면 흡수한 수소를 방출해 버린다. 즉, 예를 들어, 플러그를 형성할 때 발생하는 커패시터 밖에 불가피하게 존재하는 수소는, TiN 배선에 수소 배리어 밖으로 노출되는 부분이 있는 경우에, 커패시터의 상측 및 하측을 수소 배리어막으로 덮었다 하더라도, TiN 배선에 의해 강유전체 커패시터로 유도된다. 결과적으로, 강유전체층이 열화되어 버린다.
본 발명은 상기 기술한 종래 기술에 이러한 문제점을 감안하여 이루어진 것이다. 즉, 본 발명의 목적은 수소, 수분, 환원성 분위기 등에 따른 강유전체층의 열화, 추가하여, 플러그의 산화에 따른 도통 불량을 효과적으로 방지할 수 있는 구성을 구비하는 강유전체 메모리를 제공하는 것에 있다.
과제를 해결하기 위한 수단
이들 목적의 달성을 도모하기 위해, 본 발명의 강유전체 메모리 장치는, 하기와 같은 구성을 구비하고 있다.
즉, 강유전체 메모리 장치는, 메모리 셀 어레이 영역 및 로직 회로 영역을 갖는 반도체 기판을 구비하고 있다.
유전체 메모리 장치는 메모리 셀 어레이 영역 상 및 로직 회로 영역 상에 형성되어 있는 제 1 절연막을 구비하고 있다.
강유전체 메모리 장치는 메모리 셀 어레이 영역에서 제 1 절연막을 관통하는 복수의 제 1 플러그와, 로직 회로 영역에서 제 1 절연막을 관통하는 복수의 제 2 플러그를 구비하고 있다.
강유전체 메모리 장치는 제 1 절연막 상에, 복수의 제 1 플러그의 정상면을 개별적으로 덮고 있는 복수의 도전성 수소 배리어막을 구비하고 있다.
강유전체 메모리 장치는 메모리 셀 어레이 영역 내인 복수의 도전성 수소 배리어막 중 일부 상에 형성되어 있으며, 하부 전극, 강유전체층 및 상부 전극이 순차적으로 적층되어 이루어지는 강유전체 커패시터 구조체를 구비하고 있다.
강유전체 메모리 장치는 메모리 셀 어레이 영역의 제 1 절연막 상에, 강유전체 커패시터 구조체 및 도전성 수소 배리어막을 덮어 형성되어 있으며, 상부 전극의 일부분을 노출시키는 제 1 개구부, 및 도전성 수소 배리어막의 일부분을 노출시키는 제 2 개구부를 갖는 제 1 절연성 수소 배리어막을 구비하고 있다.
강유전체 메모리 장치는 제 1 절연성 수소 배리어막 상에 형성되어 있으며, 제 1 절연성 수소 배리어막의 끝 가장자리부를 폐환(閉環) 형상으로 노출시켜 노출부로 하는, 제 1 개구부와 연통하는 제 3 개구부 및 제 2 개구부와 연통하는 제 4 개구부를 갖는 제 2 절연막을 구비하고 있다.
강유전체 메모리 장치는 제 2 절연막 상에 연재되어 있으며, 제 3 개구부로부터 노출되는 상부 전극 및 제 4 개구부로부터 노출되는 도전성 수소 배리어막, 상부 전극끼리 그리고 도전성 수소 배리어막끼리를 접속하는 복수의 국부 배선을 구비하고 있다.
강유전체 메모리 장치는 노출부, 복수의 국부 배선, 제 2 절연막을 덮어 메모리 셀 어레이 영역 상에 형성되어 있는 제 2 절연성 수소 배리어막을 구비하고 있다.
강유전체 메모리 장치는 제 2 절연성 수소 배리어막 및 로직 회로 영역을 덮는 제 3 절연막을 구비하고 있다.
강유전체 메모리 장치는 로직 회로 영역에 형성되어 있으며, 제 3 절연막을 관통하여 제 2 플러그와 전기적으로 접속되어 있는 제 3 플러그를 구비하고 있다.
강유전체 메모리 장치는 제 3 절연막 상에 연재되어 있으며, 제 3 플러그와 접속되어 있는 복수의 배선부를 포함하는 제 1 배선층을 구비하고 있다.
여기에서 말하는 로직 회로는, 예를 들어, 강유전체 메모리 셀에 관련되는 연산 처리 및 동작 제어를 행하는 회로이다. 로직 회로에는, 강유전체 메모리 셀의 전기적인 동작을 제어하는 디코드 회로 등이 포함된다.
또, 본 발명의 강유전체 메모리 장치의 제조 방법은 주로 하기와 같은 공정을 포함하고 있다.
즉, 복수의 메모리 셀 소자가 매트릭스 형상으로 형성되어 있는 메모리 셀 어레이 영역, 및 로직 회로 소자가 형성되어 있는 로직 회로 영역을 갖는 반도체 기판을 준비한다.
메모리 셀 어레이 영역 상 및 로직 회로 영역 상에 제 1 절연막을 형성한다. 메모리 셀 어레이 영역에, 제 1 절연막을 관통하는 복수의 제 1 플러그를 형성하고, 로직 회로 영역에, 제 1 절연막을 관통하는 복수의 제 2 플러그를 형성한다.
제 1 절연막 상에, 제 1 플러그의 정상면을 개별적으로 덮는 도전성 수소 배리어막을 형성한다.
복수의 도전성 수소 배리어막의 일부 상에, 하부 전극, 강유전체층 및 상부 전극이 순차적으로 적층되어 이루어지는 강유전체 커패시터 구조체를 형성한다.
메모리 셀 어레이 영역의 제 1 절연막 상에, 강유전체 커패시터 구조체 및 도전성 수소 배리어막을 덮어, 상부 전극의 일부분을 노출시키는 제 1 개구부, 및 도전성 수소 배리어막의 일부분을 노출시키는 제 2 개구부를 갖는 제 1 절연성 수소 배리어막을 형성한다.
제 1 절연성 수소 배리어막 상에, 제 1 절연성 수소 배리어막의 끝 가장자리부를 폐환 형상으로 노출시키는 노출부로 하는, 제 1 개구부와 연통하는 제 3 개구부, 및 제 2 개구부와 연통하는 제 4 개구부를 갖는 제 2 절연막을 형성한다.
제 2 절연막 상에 연재되고, 제 3 개구부로부터 노출되는 상부 전극 및 제 4 개구부로부터 노출되는 도전성 수소 배리어막, 상부 전극끼리 그리고 도전성 수소 배리어막끼리를 접속하는 복수의 국부 배선을 형성한다.
메모리 셀 어레이 영역에 노출부, 복수의 국부 배선, 제 2 절연막을 덮는 제 2 절연성 수소 배리어막을 형성한다.
제 2 절연성 수소 배리어막 상 및 로직 회로 영역을 덮는 제 3 절연막을 형성한다. 로직 회로 영역에, 제 3 절연막을 관통하여 제 2 플러그와 전기적으로 접속되는 제 3 플러그를 형성한다.
제 3 절연막 상에 연재하여, 제 3 플러그와 접속되는 복수의 배선부를 포함하는 제 1 배선층을 형성한다.
발명을 실시하기
위한 최선의 형태
이하, 본 발명의 실시형태에 대하여 도면을 사용하여 설명한다. 또한, 도면 중, 각 구성 성분은, 본 발명을 이해할 수 있을 정도로 개략적으로 나타내는 것에 불과하고, 또, 이하에 드는 수치적 조건 등은 단순한 예시에 불과하다.
(제 1 실시형태)
(강유전체 메모리 장치의 구성예)
도 1 을 참조하여, 본 발명의 강유전체 메모리 장치의 일 구성예에 대하여 설명한다.
도 1 은 본 발명의 강유전체 메모리 장치의 일부분을 절취한 부분적인 절취면을 나타내는 모식적인 도면이다.
본 발명의 강유전체 메모리 장치 (100) 는, 후술하는 절연성 수소 배리어막 의 구성에 특징을 갖고 있다. 그 밖의 구성 요소에 대해서는, 종래 공지된 강유전체 메모리 장치의 임의의 적합한 구성 요소를 적당히 선택하여 적용할 수 있다.
도 1 에 나타낸 바와 같이, 강유전체 메모리 장치 (100) 는 반도체 기판 (11) 을 구비하고 있다. 반도체 기판 (11) 에는, 메모리 셀 어레이 영역 (1), 이 메모리 셀 어레이 영역 (1) 에 인접하는 로직 회로 영역 (2) 이 구획되어 있다.
여기에서 말하는 「영역」이란, 반도체 기판 (11) 상에 형성되는 구성 요소까지도 포함하는 3 차원적인 영역을 의미한다.
메모리 셀 어레이 영역 (1) 에는 메모리 셀 소자 (10) 가 형성되어 있다. 또, 로직 회로 영역 (2) 에는 로직 회로 소자 (20) 가 형성되어 있다. 이들 메모리 셀 소자 (10) 와 로직 회로 소자 (20) 는, 종래 공지된 소자 분리 공정에 의해 형성된 소자 분리 구조, 예를 들어, LOCOS 법에 의해 형성된 필드 산화막 (5) 에 의해 서로 소자 분리되어 있다.
메모리 셀 어레이 영역 (1) 은 로직 회로 영역 (2) 과 인접하고 있다. 메모리 셀 어레이 영역 (1) 에는, 후술하는 강유전체층 및 메모리 셀 소자를 포함하는 메모리 셀이 매트릭스 형상으로 복수 배치되는데, 2 개의 강유전체 적층 구조체 (커패시터) 를 포함하는 영역을 도시하여 설명한다.
메모리 셀 소자 (10) 는 예를 들어, 스위치 트랜지스터 등으로서, 종래 공지된 구성을 갖고 있다. 예를 들어, 트랜지스터의 구성 요소로서, 도시예에서는 메모리 셀 소자 확산영역 (12) 만을 나타내고 있는데, 메모리 셀 소자 (10) 는 도 시하지 않은 게이트 전극 등을 갖고 있다.
메모리 셀 소자 확산영역 (12) 은 예를 들어, 종래 공지된 조건으로, 임의의 적합한 이온이 삽입되어 있는 이온 확산 영역이다.
로직 회로 영역 (2) 은 메모리 셀 어레이 영역 (1) 에 인접하고 있다. 로직 회로 영역 (2) 에는 로직 회로 소자 (20) 가 형성되어 있다.
로직 회로 소자 (20) 는 메모리 셀 소자 (10) 와 동일하게, 트랜지스터 등의 소자를 포함하고 있다. 로직 회로 소자 (20) 는 메모리 셀 어레이에 접속되어, 메모리 셀의 동작을 제어하는 디코더 회로 등을 포함하고 있다.
로직 회로 소자 (20) 는 예를 들어, 트랜지스터의 구성 요소로서, 로직 회로 소자 확산영역 (22), 로직 회로 소자 게이트 전극 (24) 을 갖고 있다.
로직 회로 소자 확산영역 (22) 은 예를 들어, 종래 공지된 조건으로, 임의의 적합한 이온이 삽입되어 있는 이온 확산 영역이다. 로직 회로 소자 게이트 전극 (24) 은 종래 공지된 예를 들어, 메탈 전극이다.
메모리 셀 소자 (10) 가 만들어져 있는 메모리 셀 어레이 영역 (1) 상 및 로직 회로 소자 (20) 가 만들어져 있는 로직 회로 영역 (2) 상에는, 제 1 절연막 (30) 이 형성되어 있다. 즉, 메모리 셀 소자 (10) 및 로직 회로 소자 (20) 가 형성되어 있는 기판 (11) 의 상측 전체면에 제 1 절연막 (30) 이 형성되어 있다. 이 제 1 절연막 (30) 은 바람직하게는, 예를 들어, 오존 (O3) 을 사용하여, TEOS 를 재료로 한 플라즈마 CVD 법에 의해 막이 형성된 실리콘 산화막 (이하, 간단히 O3- TEOS 막이라고도 칭함.) 으로 하는 것이 좋다.
이 제 1 절연막 (30) 에는, 메모리 셀 어레이 영역 (1) 에 형성되어 있는 제 1 콘택트홀 (34X) 및 로직 회로 영역 (2) 에 형성되어 있는 제 2 콘택트홀 (36X) 이 형성되어 있다. 제 1 콘택트홀 (34X) 은 제 1 절연막 (30) 의 표면 (30a) 에서 메모리 셀 소자 (10) (메모리 셀 소자 확산영역 (12)) 에 이르고 있다. 제 2 콘택트홀 (36X) 은 제 1 절연막 (30) 의 표면 (30a) 에서 로직 회로 소자 (20) (로직 회로 소자 확산영역 (22), 로직 회로 소자 게이트 전극 (24)) 에 이르고 있다.
제 1 콘택트홀 (34X) 안은, 예를 들어, 텅스텐 (W) 에 의해 매립되어 제 1 플러그 (34) 로 되어 있다.
제 2 콘택트홀 (36X) 안도 동일하게, 도전성 재료에 의해 매립되어 제 2 플러그 (36) 로 되어 있다.
제 1 절연막 (30) 상에는, 도전성 수소 배리어막 (32) 이 형성되어 있다. 이 도전성 수소 배리어막 (32) 은, 바람직하게는 예를 들어, 티탄알루미늄나이트라이드 (TiAlN) 의 막으로 하는 것이 바람직하다. 도전성 수소 배리어막 (32) 은 제 1 및 제 2 플러그 (34 및 36) 각각의 정상면 (34a 및 36b) 상에, 개별적으로 이들을 덮고, 또한 제 1 절연막 (30) 의 표면 (30a) 에 이르는 형상의 복수의 패턴으로 패터닝되어 형성되어 있다. 상세한 것은 후술하겠지만, 이와 같이, 제 2 플러그 (36) 의 정상면 (36a) 상에도 도전성 수소 배리어막 (32) 을 형성하면, 제 2 플러그 (36) 의 산화를 방지할 수 있다. 따라서, 이 영역의 도전성 수소 배리 어막 (32) 은 산화 방지막 (32') 이라고도 한다.
메모리 셀 어레이 영역 (1) 내의 복수의 도전성 수소 배리어막 (32) 상에는, 강유전체 커패시터 구조체 (40) 가 형성되어 있다. 강유전체 커패시터 구조체 (40) 는 복수의 도전성 수소 배리어막 (32) 중의 일부에 형성되어 있다. 도시예에서, 강유전체 커패시터 구조체 (40) 는, 3 개의 제 1 플러그 (34) 의 정상면 (34a) 상에 각각 독립적으로 형성되어 있는 도전성 수소 배리어막 (32) 중, 중앙에 위치하는 도전성 수소 배리어막 (32) 을 제외한 양측의 도전성 수소 배리어막 (32) 상에 형성되어 있다.
강유전체 커패시터 구조체 (40) 는 종래 공지된 구성을 갖고 있다. 즉, 강유전체 커패시터 구조체 (40) 는 하부 전극 (42), 강유전체층 (44) 및 상부 전극 (46) 이 순차적으로 적층된 구조를 갖고 있다.
하부 전극 (42) 은 바람직하게는, 예를 들어, 도전성 수소 배리어막 (32) 의 바로 위에 형성되는 이리듐 (Ir) 층, 이어서, 산화이리듐 (IrO2) 층, 게다가, 플라티나 (Pt) 층을 순차적으로 적층한 적층 전극으로 하는 것이 바람직하다. 강유전체층 (44) 은 바람직하게는, 예를 들어, SBT (SrBi2Ta2O9) 막으로 하는 것이 바람직하다. 상부 전극 (46) 은 바람직하게는, 예를 들어, 플라티나 (Pt) 로 형성하는 것이 좋다.
강유전체 커패시터 구조체 (40) 가 탑재되어 있는 도전성 수소 배리어막 (32) 은, 강유전체 커패시터 구조체 (40) 의 평면적인 윤곽, 즉 하부 전극 (42) 의 평면적인 형상에 맞춰 형성되어 있다.
제 1 절연성 수소 배리어막 (41) 은, 메모리 셀 어레이 영역 (1) 에 있는 도전성 수소 배리어막 (32) 및 커패시터 구조체 (40) 의 노출면을 덮고, 또한 제 1 절연막 (30) 의 표면 (30a) 상에 걸쳐 형성되어 있다. 제 1 절연성 수소 배리어막 (41) 은 바람직하게는, 예를 들어, 산화알루미늄 (알루미나 : Al2O3) 의 막으로 하는 것이 바람직하다.
제 1 절연성 수소 배리어막 (41) 은 메모리 셀 어레이 영역 (1) 에 매트릭스 형상으로 형성되어 있는 복수 개의 강유전체 커패시터 구조체 (40) 를 일체로서 덮도록 형성되어 있다. 즉, 제 1 절연성 수소 배리어막 (41) 은 메모리 셀 어레이 영역 (1) 전체면에 형성되어 있다.
이 제 1 절연성 수소 배리어막 (41) 및 이미 설명한 도전성 수소 배리어막 (32) 에 의해, 강유전체 커패시터 구조체 (40) 는 둘러싸여 밀봉된다.
제 1 절연성 수소 배리어막 (41) 에는, 상부 전극 (46) 의 일부분을 노출시키는 제 1 개구부 (41a) 와 강유전체 커패시터 구조체 (40) 가 형성되어 있지 않은 도전성 수소 배리어막 (32) 의 일부분을 노출시키는 제 2 개구부 (41b) 가 형성되어 있다.
제 1 절연성 수소 배리어막 (41) 상에는 제 2 절연막 (43) 이 형성되어 있다. 제 2 절연막 (43) 은 예를 들어, 종래 공지된 CVD 법에 의해 형성되는 실리콘 산화막으로 하는 것이 바람직하다. 제 2 절연막 (43) 은 제 1 절연성 수 소 배리어막 (41) 의 끝 가장자리부 (41c) 를 노출시켜 형성되어 있다. 이하, 끝 가장자리부 (41c) 를 노출부 (41c) 라고도 칭한다. 따라서, 제 2 절연막 (43) 으로부터 노출되는 끝 가장자리부 (41c) 는, 제 1 절연성 수소 배리어막 (41) 의 평면적인 윤곽의 끝 가장자리를 따르는, 하나로 연속되어 닫힌 환상의 형상을 갖고 있다.
제 2 절연막 (43) 에는, 제 1 절연성 수소 배리어막 (41) 의 제 1 개구부 (41a) 와 연통하는 제 3 개구부 (43a) 및 제 2 개구부 (41b) 와 연통하는 제 4 개구부 (43b) 가 형성되어 있다. 즉, 제 3 개구부 (43a) 는 상부 전극 (46) 에 이르고, 제 4 개구부 (43b) 는 도전성 수소 배리어막 (32) 의 상면 (32a) 에 이르고 있다. 이하, 제 1 개구부 (41a) 및 제 3 개구부 (43a) 를 일반적으로 제 1 메모리 셀 콘택트 홀 (48), 및 제 2 개구부 (41b) 및 제 4 개구부 (43b) 를 일반적으로 제 2 메모리 셀 콘택트 홀 (49) 이라고도 한다.
제 2 절연막 (43) 상에는, 복수의 배선부를 포함하는 국부 배선 (45) 이 형성되어 있다. 국부 배선 (45) 은 메모리 셀 어레이 영역 (1) 에만 형성되어 있는 배선층이다. 이 국부 배선 (45) 은 바람직하게는, 예를 들어, 질화티탄 (TiN) 을 재료로 하는 배선으로 하는 것이 바람직하다.
국부 배선 (45) 을 구성하는 복수의 배선부는, 강유전체 커패시터 구조체 (40) 의 상부 전극 (46) 끼리 또는 상부 전극 (46) 과 도전성 수소 배리어막 (32), 즉 강유전체 커패시터 구조체 (40) 가 형성되어 있지 않은 제 1 플러그 (34) 를 전기적으로 접속하고 있다. 도시예에서는, 2 개의 강유전체 커패시터 구조체 (40) 의 상부 전극 (46) 과, 이들 사이에 위치하는 도전성 수소 배리어막 (32) 을 하나로 연속되어 전기적으로 접속하는 배선부를 나타내고 있다. 따라서, 국부 배선 (45) 이 포함하는 배선부의 형상 (배선 패턴) 은, 원하는 배선 패턴에 대응하는 임의의 바람직한 것으로 할 수 있다.
국부 배선 (45) 의 배선부는, 상기 기술한 제 1 메모리 셀 콘택트 홀 (48) 과, 제 2 메모리 셀 콘택트 홀 (49) 을 매립하도록 연재시키고 있다. 이와 같이 하여, 국부 배선 (45) 은 상부 전극 (46) 끼리 또는 상부 전극 (46) 과 도전성 수소 배리어막 (32) 을 전기적으로 접속시킨다.
국부 배선 (45) 상에는, 국부 배선 (45) 및 국부 배선 (45) 이 연재되어 있는 제 2 절연막 (43) 을 덮는 제 2 절연성 수소 배리어막 (47) 이 형성되어 있다. 제 2 절연성 수소 배리어막 (47) 은 메모리 셀 어레이 영역 (1) 내에 형성되어 있어, 그 끝 가장자리부 (47a) 는, 제 2 절연막 (43) 으로부터 노출되는 제 1 절연성 수소 배리어막 (41) 의 끝 가장자리부 (41c) 에 일치하고 있다. 즉, 제 2 절연성 수소 배리어막 (47) 의 끝 가장자리부 (47a) 는, 제 2 절연막 (43) 으로부터 노출되는 끝 가장자리부 (41c) 에 접해 접속되어 있다.
제 2 절연막 (43) 및 이 제 2 절연막 (43) 상에 연재되어 있는 국부 배선 (45) 은, 제 1 및 제 2 개구부 (41a 및 41b) 가 형성되어 있는 부분을 제외하고, 제 1 및 제 2 절연성 수소 배리어막 (41 및 47) 에 의해 둘러싸인다. 또, 강유전체 커패시터 구조체 (40) 는, 제 1 및 제 2 개구부 (41a 및 41b) 가 형성되어 있는 부분을 제외하고, 제 1 절연성 수소 배리어막 (41) 및 도전성 수소 배리어막 (32) 에 의해 둘러싸인다.
이 때, 국부 배선 (45) 및 제 2 절연막 (43) 의 상측은 제 2 절연성 수소 배리어막 (47) 에 의해 완전히 덮여져 있고, 끝 가장자리부 (47a) 는, 제 1 절연성 수소 배리어막 (41) 의 끝 가장자리부 (41c) 에 빈틈없이 접속되어 있으며, 도전성 수소 배리어막 (32) 은, 강유전체 커패시터 구조체 (40) 의 하측을 완전히 덮고 있고, 또한 그 끝 가장자리부는 제 1 절연성 수소 배리어막 (41) 에 빈틈없이 접속되어 있다.
결과적으로, 강유전체 커패시터 구조체 (40), 제 2 절연막 (43) 및 국부 배선 (45) 은 도전성 수소 배리어막 (32), 제 1 및 제 2 절연성 수소 배리어막 (41 및 47) 의 3 개의 구성 요소에 의해 둘러싸여 밀봉되게 된다.
따라서, 이러한 구성으로 하면, 국부 배선 (45) 이, 수소를 발생시키는 막 (층) 에 접촉하는 일이 없다. 즉, 국부 배선 (45) 이 이것에 접속되어 있는 강유전체 커패시터 구조체 (40) 의 특히 강유전체층 (44) 에 수소를 유도해 버릴 우려가 없어진다.
제 3 절연막 (50) 은 제 1 및 제 2 절연성 수소 배리어막 (41 및 47) 을 포함하는 메모리 셀 어레이 영역 (1), 및 제 1 절연막 (30) 상에 형성되어 있는 도전성 수소 배리어막 (32), 즉 산화 방지막 (32') 을 포함하는 로직 회로 영역 (2) 을 덮어 형성되어 있다. 이 제 3 절연막 (50) 은 메모리 셀 어레이 영역 (1), 로직 회로 영역 (2) 상에 걸쳐 형성되어 있다. 제 3 절연막 (50) 은 바람직하게는, 예를 들어, 실리콘 산화막으로 하는 것이 바람직하다.
이 제 3 절연막 (50) 에는 제 3 콘택트홀 (52X) 이 형성되어 있다. 제 3 콘택트홀 (52X) 은 로직 회로 영역 (2) 에 형성되어 있다. 제 3 콘택트홀 (52X) 은 제 3 절연막 (50) 의 표면 (50a) 으로부터, 산화 방지막 (32') 의 상면 (32'a) 의 일부분에 걸쳐 형성되어 있다.
제 3 콘택트홀 (52X) 은 텅스텐 등의 도전성 재료에 의해 매립되어 제 3 플러그 (52) 로 되어 있다. 제 3 플러그 (52) 의 정상면 (52a) 은 제 3 절연막 (50) 의 표면 (50a) 과 동일면으로 되어 있다.
제 3 플러그 (52) 의 정상면 (52a) 및 제 3 절연막 (50) 의 표면 (50a) 상에는 제 1 배선층 (54) 이 형성되어 있다. 제 1 배선층 (54) 은 복수의 배선부 (54a) 를 포함하고 있으며, 제 3 플러그 (52) 에 전기적으로 접속되어 있다.
제 1 배선층 (54) 은 바람직하게는, 예를 들어, 알루미늄 (Al), 구리 (Cu) 와 같은 금속 배선으로 하는 것이 바람직하다.
이 제 1 배선층 (54) 을 제 1 층번째로 하여, 이 제 1 배선층 (54) 보다 상측에 제 2 , 제 3 배선층을 포함하는 다층 배선 구조가 형성된다.
예를 들어, 제 4 절연막 (60) 은 제 1 배선층 (54) 을 덮어 제 3 절연막 (50) 상에 형성되어 있다. 이 제 4 절연막 (60) 의 표면에서 제 1 배선층 (54) 에 이르는 비아홀 (62X) 이 형성되어 있다. 비아홀 (62X) 안은 텅스텐 등의 도전성 재료에 의해 매립되어 제 4 플러그 (62) 로 되어 있다. 제 4 플러그 (62) 의 정상면 (62a) 은, 제 4 절연막 (60) 의 표면과 동일면으로 되어 있다.
정상면 (62a) 상 및 제 4 절연막 (60) 상에는 복수의 배선부를 포함하는 제 2 배선층 (64) 이 형성되어 있다. 즉, 제 2 배선층 (64) 은 제 4 플러그 (62) 에 의해 하층의 제 1 배선층 (54) 과 접속되어 있다.
(변형예)
도 2 를 참조하여, 본 발명의 강유전체 메모리 장치의 또 다른 구성예에 대하여 설명한다.
도 2 는 본 발명의 강유전체 메모리 장치 (변형예) 의 일부분을 절취한 부분적인 절취면을 나타내는 모식적인 도면이다.
이 예의 강유전체 메모리 장치 (200) 는 제 2 산화 방지막 (42X) 이 형성되어 있는 것을 특징으로 한다. 이 이외의 다른 구성 요소에 대해서는, 도 1 을 참조하여 이미 설명한 구성예와 실질적으로 전혀 바뀐 곳이 없다. 따라서, 도 2 에서 동일 번호를 붙여, 그 상세한 설명은 생략한다.
제 2 산화 방지막 (42X) 은 산화 방지막 (32') 상에 형성되어 있다. 제 2 산화 방지막 (42X) 은 하부 전극 (42) 과 동일한 재료로 형성하면 된다.
이러한 구성으로 해도, 강유전체 커패시터 구조체 (40) 의 수소에 의한 열화를 방지하면서, 제 2 플러그 (36) 의 산화를 효과적으로 방지할 수 있다.
(강유전체 메모리 장치의 제조 방법)
다음으로, 도 3, 도 4 및 도 5 를 참조하여, 상기 기술한 강유전체 메모리 장치 (100) 의 제조 방법예에 대하여 설명한다.
또한, 본 발명의 제조 방법의 일 실시예의 설명에서는, 설명도의 복잡화를 회피하기 위해, 1 장의 웨이퍼에 동시에 형성되는 다수의 강유전체 메모리 장치 중 , 도 1 및 도 2 와 동일하게 1 개의 강유전체 메모리의 또 다른 일부의 부분 영역을 도시하여 설명한다.
본 발명의 강유전체 메모리 장치의 종래의 강유전체 메모리 장치 또는 강유전체 메모리와 동일한 구성 요소에 대해서는, 그 제조 공정과 동일하게 하여 실시할 수 있다.
도 3(a), 도 3(b) 및 도 3(c) 는 웨이퍼 레벨로 제조 도중의 강유전체 메모리 장치를, 절취한 절취면에서 나타내는 개략적인 제조 공정도이다.
도 4(a) 및 도 4(b) 는 도 3(c) 에 계속되는 제조 공정도이다.
도 5(a) 및 도 5(b) 는 도 4(b) 에 계속되는 제조 공정도이다.
도 3(a) 에 나타낸 바와 같이, 우선, 반도체 기판 (웨이퍼 ; 11) 에 메모리 셀 어레이 영역 (1), 이 메모리 셀 어레이 영역 (1) 에 인접하는 로직 회로 영역 (2) 을 1 세트로 하여 매트릭스 형상으로 복수 세트를 구획해 둔다.
반도체 기판 (11) 의 메모리 셀 어레이 영역 (1) 에, 종래 공지된 웨이퍼 프로세스에 의해, 메모리 셀 소자 (10) 를 만들어 넣고, 또한 동시에 로직 회로 영역 (2) 에도 동일하게 로직 회로 소자 (20) 를 만들어 넣는다.
구체적으로는, 예를 들어, LOCOS 법에 의해 필드 산화막 (5), 즉, 소자 분리 구조를 형성한다.
이어서, 트랜지스터 등의 구성 요소인 메모리 셀 소자 확산영역 (12) 을 포함하는 메모리 셀 소자 (10) 를 메모리 셀 어레이 영역 (1) 에 만들어 넣는다. 또, 로직 회로 영역 (2) 에도 동일하게, 또한 동시에 로직 회로 소자 (20) 를 만들 어 넣는다.
다음으로, 메모리 셀 소자 (10) 가 만들어져 있는 메모리 셀 어레이 영역 (1) 및 로직 회로 소자 (20) 가 만들어져 있는 로직 회로 영역 (2) 을 포함하는 반도체 기판 (11) 의 상측 전체면에 제 1 절연막 (30) 을 막 형성한다.
구체적으로는, 제 1 절연막 (30) 의 막 형성 공정은, 예를 들어, 오존 (O3) 을 사용하고, TEOS 를 재료로 한 종래 공지된 플라즈마 CVD 법에 의해 실시하는 것이 바람직하다.
이어서, 제 1 절연막 (30) 에, 제 1 및 제 2 콘택트홀 (34X 및 36X) 을 형성한다. 이들 콘택트홀은 종래 공지된 포토리소그래피 공정 및 에칭 공정에 의해 형성하면 된다.
다음으로, 제 1 및 제 2 콘택트홀 (34X 및 36X) 을 예를 들어, 텅스텐 (W) 과 같은 도전성 재료를 사용하여 통상적인 방법에 따라 매립하고, 에치백 공정을 실시하여 제 1 및 제 2 플러그 (34 및 36) 를 형성한다.
도 3(b) 에 나타낸 바와 같이, 제 1 절연막 (30) 상 전체면에 도전성 수소 배리어막 (32) 을 막 형성한다. 이 막 형성 공정은 종래 공지된 스퍼터 공정에 의해 통상적인 방법에 따라 실시하면 된다. 이 도전성 수소 배리어막 (32) 은 바람직하게는, 예를 들어, 티탄알루미늄나이트라이드 (TiAlN) 의 막으로 하고, 그 막 두께를 바람직하게는 50㎚ 정도로 하는 것이 바람직하다.
이어서, 메모리 셀 어레이 영역 (1) 내이고, 또한 도전성 수소 배리어막 (32) 상에, 통상적인 방법에 따라 강유전체 커패시터 구조체 (40) 를 형성한다.
구체적으로는, 앞서 설명한 막 재료를 사용하여, 하부 전극 (42), 강유전체층 (44) 및 상부 전극 (46) 을 순차적으로 막 형성하여 적층한다.
도 3(c) 에 나타낸 바와 같이, 도전성 수소 배리어막 (32) 을 통상적인 방법에 따라 패터닝한다. 이 패터닝은 제 1 및 제 2 플러그 (34 및 36) 각각의 정상면 (34a 및 36a) 상에, 이들을 덮도록, 또한 제 1 절연막 (30) 의 표면 (30a) 의 주위까지 넓어진 형상으로 패터닝한다. 이 때, 강유전체 커패시터 구조체 (40) 가 형성되어 있는 부분에 대해서는, 강유전체 커패시터 구조체 (40) 의 하부 전극 (42) 의 평면적인 윤곽에 맞춰 패터닝된다.
이 공정에 의해, 메모리 셀 어레이 영역 (1) 의 도전성 수소 배리어막 (32) 및 로직 회로 영역 (2) 의 산화 방지막 (32') 이 형성된다.
여기에서, 강유전체층 (44) 의 열화를 회복하기 위한 소위 회복 어닐 공정을 실시한다. 이 공정은 예를 들어, 산소 분위기 하, 800℃ 에서 1 분간 정도 가열 처리함으로써 이루어진다. 본 발명의 제조 공정에서는, 이 회복 어닐 공정을 실시할 때에는, 제 1 및 제 2 플러그 (34 및 36) 의 정상면 (34a 및 36a) 은 노출되지 않고, 도전성 수소 배리어막 (32) 에 의해 보호되어 있다. 따라서, 회복 어닐 공정에 따른 플러그의 산화를 방지할 수 있다.
또, 제 1 절연막 (30) 상 전체면에 형성되어 있는 도전성 수소 배리어막 (32) 의 패터닝 공정에 앞서, 제 2 플러그 (36) 의 상측 (바로 위) 인 도전성 수소 배리어막 (32) 의 부분 영역에, 하부 전극 (42) 의 형성 공정과 동일 공정으로, 하 부 전극 (42) 과 동일한 재료로 이루어지는 제 2 산화 방지막 (42X) (도 2 참조.) 을 형성해 둘 수도 있다.
도 4(a) 에 나타낸 바와 같이, 제 1 절연성 수소 배리어막 (41) 을 형성한다. 제 1 절연성 수소 배리어막 (41) 은 메모리 셀 어레이 영역 (1) 에 있는 도전성 수소 배리어막 (32) 및 강유전체 커패시터 구조체 (40) 의 노출면을 덮고, 또한 이 강유전체 커패시터 구조체 (40) 주위의, 제 1 절연막 (30) 의 표면 (30a) 상에 이르는 범위에까지 형성한다. 제 1 절연성 수소 배리어막 (41) 은 바람직하게는, 예를 들어, 막 두께 50㎚ 의 산화알루미늄으로 이루어진 막으로서, 통상적인 방법에 따라, 종래 공지된 스퍼터법 또는 CVD 법에 의해 퇴적하면 된다.
강유전체 커패시터 구조체 (40) 는 이 제 1 절연성 수소 배리어막 (41) 및 도전성 수소 배리어막 (32) 에 의해 전체가 피복되어 밀봉된다.
도 4(b) 에 나타낸 바와 같이, 제 2 절연막 (43) 을 막 형성한다. 이 제 2 절연막 (43) 은 메모리 셀 어레이 영역 (1) 및 로직 회로 영역 (2) 의 전체면 상에 걸쳐 형성한다. 즉, 제 2 절연막 (43) 은 강유전체 커패시터 구조체 (40) 를 덮는 제 1 절연성 수소 배리어막 (41) 및 로직 회로 영역 (2) 의 산화 방지막 (32') 을 덮도록 막을 형성한다.
제 2 절연막 (43) 은 통상적인 방법에 따르는 CVD 법에 의해, 실리콘 산화막으로서 퇴적하면 된다.
다음으로, 제 2 절연막 (43) 의 표면으로부터 강유전체 커패시터 구조체 (40) 에 이르는, 제 1 및 제 2 메모리 셀 콘택트 홀 (48 및 49) (제 1 개구부 (41a) 및 제 2 개구부 (41b), 및 이들과 연통하는 제 3 개구부 (43a) 및 제 4 개구부 (43b)) 을, 통상적인 방법에 따르는 포토리소그래피 공정 및 에칭 공정에 의해 형성한다.
도 5(a) 에 나타낸 바와 같이, 제 2 절연막 (43) 상에 복수의 배선부를 포함하는 국부 배선 (45) 을 형성한다. 국부 배선 (45) 의 형성은, 질화티탄 (TiN) 을 재료로 하여, 200㎚ 정도의 막 두께로서 퇴적하고, 통상적인 방법에 따르는 포토리소그래피 공정 및 에칭 공정에 의해 임의의 바람직한 배선 패턴을 갖는 국부 배선으로서 형성하면 된다.
다음으로, 제 2 절연막 (43) 의 일부분을 포토리소그래피 공정 및 에칭 공정에 의해 제거한다. 구체적으로는, 로직 회로 영역 (2) 내의 제 2 절연막 (43) 을, 산화 방지막 (32') 이 노출될 때까지 (제 1 절연막 (30) 의 표면 (30a) 이 노출될 때까지) 제거한다. 이와 동시에, 메모리 셀 어레이 영역 (1) 내의 제 2 절연막 (43) 의 부분 영역을, 제 1 절연성 수소 배리어막 (41) 의 끝 가장자리부 (41c) 가 노출될 때까지 제거한다. 이 때, 노출시키는 끝 가장자리부 (41c) 의 폭은 바람직하게는, 끝 가장자리로부터 예를 들어, 150㎚ 정도로 하면 된다. 노출시킨 끝 가장자리부 (41c) 의 평면 형상은 닫힌 환상의 형상이 된다.
이어서, 제 2 절연성 수소 배리어막 (47) 을 형성한다. 제 2 절연성 수소 배리어막 (47) 은, 국부 배선 (45) 과, 잔존하고 있는 제 2 절연막 (43) 부분을 덮도록, 또한 끝 가장자리부 (47a) 가, 제 2 절연막 (43) 으로부터 노출되는 제 1 절연성 수소 배리어막 (41) 의 끝 가장자리부 (41c) 와 일치하도록 패터닝한다. 즉, 제 2 절연성 수소 배리어막 (47) 의 끝 가장자리부 (47a) 는 제 2 절연막 (43) 으로부터 노출되는 끝 가장자리부 (41c) 에 접하여 접속된다.
이와 같이 하면, 국부 배선 (45) 은 상부 전극 (46) 과의 접촉 영역을 제외하고, 그 밖의 영역 부분은 제 1 절연성 수소 배리어막 (41), 제 2 절연성 수소 배리어막 (47) 에 의해 실질적으로 밀봉되어 있고, 또한 상부 전극 (46) 과의 접촉 영역은, 강유전체 커패시터 구조체 (40) 를 덮는 도전성 수소 배리어막 (32) 및 제 1 절연성 수소 배리어막 (41) 에 의해 밀봉된다. 결과적으로, 국부 배선 (45) 은 이들 도전성 수소 배리어막 (32), 제 1 절연성 수소 배리어막 (41), 및 제 2 절연성 수소 배리어막 (47) 에 의해 밀봉, 즉 캡슐화되기 때문에, 수소를 발생시키는 막 (층) 에 접촉하는 일이 없다. 따라서, 제조 공정에서 발생하는 수소를, 국부 배선 (45) 이, 이에 접속되어 있는 강유전체 커패시터 구조체 (40) 의 특히 강유전체층 (44) 으로 유도해 버릴 우려가 없어진다.
제 2 절연성 수소 배리어막 (47) 은 바람직하게는, 예를 들어, 막 두께 50㎚ 정도의 산화알루미늄으로 이루어진 막으로서, 통상적인 방법에 따라, 종래 공지된 스퍼터법 또는 CVD 법에 의해 퇴적하고, 통상적인 방법에 따르는 포토리소그래피 공정 및 에칭 공정에 의해 패터닝하면 된다.
이어서, 제 3 절연막 (50) 을 형성한다. 제 3 절연막 (50) 은 메모리 셀 어레이 영역 (1), 로직 회로 영역 (2) 상에 걸치는 영역에 형성된다. 제 3 절연막 (50) 은 통상적인 방법에 따르는 CVD 법에 의해 실리콘 산화막으로서 막을 형성하고, 평탄화하면 된다.
도 5(b) 에 나타낸 바와 같이, 로직 회로 영역 (2) 의 제 3 절연막 (50) 에 제 3 콘택트홀 (52X) 을 형성한다. 이 공정은 통상적인 방법에 따르는 포토리소그래피 공정 및 에칭 공정에 의해 제 3 절연막 (50) 의 표면 (50a) 으로부터 산화 방지막 (32') 의 표면 (32'a) 의 일부분에 이르도록 개구하면 된다.
다음으로, 제 3 콘택트홀 (52X) 을 제 1 및 제 2 플러그 (34 및 36) 와 동일한 공정에 의해, 텅스텐 등의 도전성 재료에 의해 매립하여 제 3 플러그 (52) 로 한다.
이어서, 복수의 배선부 (54a) 를 포함하는 제 1 배선층 (54) 을 형성한다. 제 1 배선층 (54) 은, 바람직하게는, 예를 들어, 알루미늄 (Al), 구리 (Cu) 와 같은 금속 재료를 사용하여, 종래 공지된 막 형성 공정, 포토리소그래피 공정 및 에칭 공정에 의해 원하는 배선 패턴으로 패터닝하면 된다.
이 제 1 배선층 (54) 을 제 1 층번째로 하여, 배선층을 덮는 층간 절연막, 층간 절연막에 형성되는 비아홀, 비아홀을 매립하여, 하층의 배선과 접속되는 플러그, 플러그에 접속되는 또 하나의 배선층을 형성하는 공정을 반복함으로써, 원하는 다층 배선 구조를 형성하면 된다.
예를 들어, 제 1 배선층 (54) 을 덮어 제 3 절연막 (50) 상에 제 4 절연막 (60) 을 형성한다. 제 4 절연막 (60) 은 제 3 절연막 (50) 과 동일한 조건으로 형성하면 된다. 이 제 4 절연막 (60) 의 표면으로부터 제 1 배선층 (54) 에 이르는 비아홀 (62X) 을 형성한다. 비아홀 (62X) 을 매립하여 제 4 플러그 (62) 를 형성한다.
정상면 (62a) 상 및 제 4 절연막 (60) 상에는 복수의 배선부를 포함하는 제 2 배선층 (64) 을 형성한다. 제 2 배선층 (64) 은 제 1 배선층 (54) 과 동일하게 하여 형성하면 된다. 또한, 제 2 배선층 (64) 을 덮는 제 5 절연막 (70) 을 제 3 절연막 (50) 과 동일한 재료 및 공정에 의해 형성한다.
그리고 나서, 도시하지 않은 스크라이브 라인을 따라, 종래 공지된 다이싱 장치를 사용하여 다이싱함으로써 개편화(個片化)한다.
이와 같이 하여, 소위 반도체 칩의 형태를 갖고, 각각 동일한 구조를 갖는 복수 개의 강유전체 메모리 장치 (100) 를 1 장의 웨이퍼 (11) 로부터 제조할 수 있다.
본 발명의 강유전체 메모리 장치의 구성에 의하면, 국부 배선은, 그 상측 및 하측에 각각 존재하고, 끝 가장자리가 서로 접속됨으로써 전체적으로 닫힌 자루 형상이 되는 복수의 수소 배리어막에 의해 구획되는 영역 내에 밀봉, 즉 캡슐화되어 있다. 따라서, 예를 들어, 텅스텐 플러그의 형성과 같은 제조 공정에 기인하여 장치 내에 불가피하게 존재하는 수소를, 국부 배선이 강유전체층으로 유도할 우려가 없어진다. 즉, 강유전체층이 열화될 우려가 없어진다. 따라서, 전기적 특성의 열화가 없는, 강유전체 커패시터를 구비하는 고성능인 강유전체 메모리 장치를 제공할 수 있다.
또, 모든 플러그의 정상면 상에도 도전성의 수소 배리어막을 형성하는 구성으로 하면, 제조 공정에 기인하는 플러그의 산화를 방지할 수 있다. 즉, 플러 그의 도통 불량을 방지할 수 있다.
본 발명의 강유전체 메모리 장치의 제조 방법에 의하면, 간이한 공정으로, 상기 기술한 구성의 강유전체 메모리 장치를 효율적으로 제조할 수 있다.
또, 모든 플러그를 도전성 수소 배리어막으로 덮는 구성으로 하는 경우에도 공정 증가가 없어, 효율적인 강유전체 메모리 장치의 제조를 실시할 수 있다.
Claims (7)
- 메모리 셀 어레이 영역 및 로직 회로 영역을 갖는 반도체 기판,상기 메모리 셀 어레이 영역 및 상기 로직 회로 영역에 형성되어 있는 제 1 절연막,상기 메모리 셀 어레이 영역에서 상기 제 1 절연막을 관통하는 복수의 제 1 플러그,상기 로직 회로 영역에서 상기 제 1 절연막을 관통하는 복수의 제 2 플러그,상기 제 1 절연막 상에, 복수의 상기 제 1 플러그의 정상면을 개별적으로 덮고 있는 복수의 도전성 수소 배리어막,상기 메모리 셀 어레이 영역 내인 복수의 상기 도전성 수소 배리어막 중 일부 상에 형성되어 있으며, 하부 전극, 강유전체층 및 상부 전극이 순차적으로 적층되어 이루어지는 강유전체 커패시터 구조체,상기 메모리 셀 어레이 영역의 상기 제 1 절연막 상에, 상기 강유전체 커패시터 구조체 및 상기 도전성 수소 배리어막을 덮어 형성되어 있으며, 상기 상부 전극의 일부분을 노출시키는 제 1 개구부, 및 상기 도전성 수소 배리어막의 일부분을 노출시키는 제 2 개구부를 갖는 제 1 절연성 수소 배리어막,상기 제 1 절연성 수소 배리어막 상에 형성되어 있으며, 상기 제 1 절연성 수소 배리어막의 끝 가장자리부를 폐환(閉環) 형상으로 노출시켜 노출부로 하는, 상기 제 1 개구부와 연통하는 제 3 개구부 및 상기 제 2 개구부와 연통하는 제 4 개구부를 갖는 제 2 절연막,상기 제 2 절연막 상에 연재되어 있으며, 상기 제 3 개구부로부터 노출되는 상기 상부 전극 및 상기 제 4 개구부로부터 노출되는 상기 도전성 수소 배리어막, 상기 상부 전극끼리 그리고 상기 도전성 수소 배리어막끼리를 접속하는 복수의 국부 배선,상기 노출부, 복수의 상기 국부 배선, 상기 제 2 절연막을 덮어, 상기 메모리 셀 어레이 영역 상에 형성되어 있는 제 2 절연성 수소 배리어막,상기 제 2 절연성 수소 배리어막 및 상기 로직 회로 영역을 덮는 제 3 절연막,상기 로직 회로 영역에 형성되어 있으며, 상기 제 3 절연막을 관통하여 상기 제 2 플러그와 전기적으로 접속되어 있는 제 3 플러그, 및상기 제 3 절연막 상에 연재되어 있으며, 상기 제 3 플러그와 접속되어 있는 복수의 배선부를 포함하는 제 1 배선층을 구비하고 있는 것을 특징으로 하는 강유전체 메모리 장치.
- 제 1 항에 있어서,상기 도전성 수소 배리어막은, 또한, 상기 제 2 플러그의 정상면을 덮어 형성되어 있는 것을 특징으로 하는 강유전체 메모리 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 도전성 수소 배리어막은 티탄알루미늄나이트라이드의 막인 것을 특징으로 하는 강유전체 메모리 장치.
- 복수의 메모리 셀 소자가 매트릭스 형상으로 형성되어 있는 메모리 셀 어레이 영역, 및 로직 회로 소자가 형성되어 있는 로직 회로 영역을 갖는 반도체 기판을 준비하는 공정,상기 메모리 셀 어레이 영역 상 및 상기 로직 회로 영역 상에 제 1 절연막을 형성하는 공정,상기 메모리 셀 어레이 영역에, 상기 제 1 절연막을 관통하는 복수의 제 1 플러그를 형성하고, 상기 로직 회로 영역에, 상기 제 1 절연막을 관통하는 복수의 제 2 플러그를 형성하는 공정,상기 제 1 절연막 상에, 상기 제 1 플러그의 정상면을 개별적으로 덮는 도전성 수소 배리어막을 형성하는 공정,복수의 상기 도전성 수소 배리어막의 일부 상에, 하부 전극, 강유전체층 및 상부 전극이 순차적으로 적층되어 이루어지는 강유전체 커패시터 구조체를 형성하는 공정,상기 메모리 셀 어레이 영역의 상기 제 1 절연막 상에, 상기 강유전체 커패시터 구조체 및 상기 도전성 수소 배리어막을 덮는 제 1 절연성 수소 배리어막을 형성하는 공정,상기 제 1 절연성 수소 배리어막 상에, 상기 제 1 절연성 수소 배리어막의 끝 가장자리부를 폐환 형상으로 노출시키는 노출부로 하는 제 2 절연막을 형성하는 공정,상기 제 1 절연성 수소 배리어막 및 상기 제 2 절연막을 관통하여, 상기 상부 전극의 일부분을 노출시키는 제 1 메모리 셀 콘택트 홀, 및 상기 제 1 절연성 수소 배리어막 및 상기 제 2 절연막을 관통하여, 상기 도전성 수소 배리어막의 일부분을 노출시키는 제 2 메모리 셀 콘택트 홀을 형성하는 공정,상기 제 2 절연막 상에 연재되고, 상기 상부 전극 및 상기 도전성 수소 배리어막, 상기 상부 전극끼리 그리고 상기 도전성 수소 배리어막끼리를 접속하는 복수의 국부 배선을 형성하는 공정,상기 메모리 셀 어레이 영역에, 상기 노출부, 복수의 상기 국부 배선, 상기 제 2 절연막을 덮는 제 2 절연성 수소 배리어막을 형성하는 공정,상기 제 2 절연성 수소 배리어막 상 및 상기 로직 회로 영역을 덮는 제 3 절연막을 형성하는 공정,상기 로직 회로 영역에, 상기 제 3 절연막을 관통하여 상기 제 2 플러그와 전기적으로 접속되는 제 3 플러그를 형성하는 공정, 및상기 제 3 절연막 상에 연재하여, 상기 제 3 플러그와 접속되는 복수의 배선부를 포함하는 제 1 배선층을 형성하는 공정을 포함하고 있는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제 4 항에 있어서,상기 도전성 수소 배리어막을 형성하는 공정은, 또한, 제 2 플러그의 정상면을 덮는 막을 형성하는 공정인 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제 5 항에 있어서,상기 강유전체 커패시터 구조체를 형성하는 공정 중, 상기 하부 전극을 형성하는 공정은, 상기 제 2 플러그의 정상면을 덮는 상기 도전성 수소 배리어막 상에도 막을 형성하는 공정인 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,상기 도전성 수소 배리어막을 형성하는 공정은 티탄알루미늄나이트라이드의 막을 형성하는 공정인 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005158586A JP4756915B2 (ja) | 2005-05-31 | 2005-05-31 | 強誘電体メモリ装置及びその製造方法 |
| JPJP-P-2005-00158586 | 2005-05-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060125555A true KR20060125555A (ko) | 2006-12-06 |
| KR101194616B1 KR101194616B1 (ko) | 2012-10-29 |
Family
ID=37462256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060048935A KR101194616B1 (ko) | 2005-05-31 | 2006-05-30 | 강유전체 메모리 장치 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7576377B2 (ko) |
| JP (1) | JP4756915B2 (ko) |
| KR (1) | KR101194616B1 (ko) |
| CN (1) | CN100580931C (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5035336B2 (ja) * | 2007-03-20 | 2012-09-26 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US8395196B2 (en) * | 2010-11-16 | 2013-03-12 | International Business Machines Corporation | Hydrogen barrier liner for ferro-electric random access memory (FRAM) chip |
| US9111944B2 (en) * | 2013-09-09 | 2015-08-18 | Cypress Semiconductor Corporation | Method of fabricating a ferroelectric capacitor |
| US10109350B2 (en) * | 2016-07-29 | 2018-10-23 | AP Memory Corp., USA | Ferroelectric memory device |
| US10622070B2 (en) | 2016-07-29 | 2020-04-14 | AP Memory Corp, USA | Ferroelectric memory device |
| JP6777369B2 (ja) | 2016-08-31 | 2020-10-28 | マイクロン テクノロジー，インク． | 強誘電体メモリを含み、強誘電体メモリを動作するための装置及び方法 |
| KR102369776B1 (ko) | 2016-08-31 | 2022-03-03 | 마이크론 테크놀로지, 인크. | 강유전 메모리 셀 |
| US10867675B2 (en) | 2017-07-13 | 2020-12-15 | Micron Technology, Inc. | Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells |
| JP2021034650A (ja) * | 2019-08-28 | 2021-03-01 | キオクシア株式会社 | 半導体記憶装置 |
| US11839087B2 (en) * | 2019-09-20 | 2023-12-05 | Wuxi Petabyte Technologies Co., Ltd. | Ferroelectric memory devices with reduced edge defects and methods for forming the same |
Family Cites Families (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3542704B2 (ja) * | 1997-10-24 | 2004-07-14 | シャープ株式会社 | 半導体メモリ素子 |
| JP3098474B2 (ja) | 1997-10-31 | 2000-10-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6509601B1 (en) * | 1998-07-31 | 2003-01-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device having capacitor protection layer and method for manufacturing the same |
| US6249014B1 (en) * | 1998-10-01 | 2001-06-19 | Ramtron International Corporation | Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices |
| EP0996160A1 (en) * | 1998-10-12 | 2000-04-26 | STMicroelectronics S.r.l. | Contact structure for a semiconductor device |
| US6611014B1 (en) * | 1999-05-14 | 2003-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof |
| JP2001044375A (ja) * | 1999-07-29 | 2001-02-16 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US6534809B2 (en) * | 1999-12-22 | 2003-03-18 | Agilent Technologies, Inc. | Hardmask designs for dry etching FeRAM capacitor stacks |
| DE10000005C1 (de) * | 2000-01-03 | 2001-09-13 | Infineon Technologies Ag | Verfahren zur Herstellung eines ferroelektrischen Halbleiterspeichers |
| JP2001250922A (ja) | 2000-03-08 | 2001-09-14 | Nec Corp | 半導体装置及びその製造方法 |
| JP3644887B2 (ja) * | 2000-04-11 | 2005-05-11 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JP2001358311A (ja) * | 2000-06-12 | 2001-12-26 | Nec Corp | 半導体装置およびその製造方法 |
| KR100396879B1 (ko) * | 2000-08-11 | 2003-09-02 | 삼성전자주식회사 | 동일 물질로 이루어진 이중막을 포함하는 다중막으로캡슐화된 캐패시터를 구비한 반도체 메모리 소자 및 그의제조 방법 |
| JP4025829B2 (ja) * | 2000-09-18 | 2007-12-26 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP3768102B2 (ja) * | 2001-01-05 | 2006-04-19 | 松下電器産業株式会社 | 半導体記憶装置及びその製造方法 |
| KR100395766B1 (ko) * | 2001-02-12 | 2003-08-25 | 삼성전자주식회사 | 강유전체 기억 소자 및 그 형성 방법 |
| JP2002252336A (ja) | 2001-02-26 | 2002-09-06 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US6617626B2 (en) * | 2001-02-28 | 2003-09-09 | Fujitsu Limited | Ferroelectric semiconductor memory device and a fabrication process thereof |
| KR100420117B1 (ko) * | 2001-03-12 | 2004-03-02 | 삼성전자주식회사 | 수소 확산방지막을 포함하는 반도체 장치 및 그 제조 방법 |
| JP3643091B2 (ja) * | 2001-06-25 | 2005-04-27 | 松下電器産業株式会社 | 半導体記憶装置及びその製造方法 |
| US6734477B2 (en) * | 2001-08-08 | 2004-05-11 | Agilent Technologies, Inc. | Fabricating an embedded ferroelectric memory cell |
| JP4280006B2 (ja) | 2001-08-28 | 2009-06-17 | パナソニック株式会社 | 半導体装置 |
| JP2003068987A (ja) * | 2001-08-28 | 2003-03-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| JP3962296B2 (ja) * | 2001-09-27 | 2007-08-22 | 松下電器産業株式会社 | 強誘電体メモリ装置及びその製造方法 |
| US6828161B2 (en) * | 2001-12-31 | 2004-12-07 | Texas Instruments Incorporated | Method of forming an FeRAM having a multi-layer hard mask and patterning thereof |
| US20030143853A1 (en) * | 2002-01-31 | 2003-07-31 | Celii Francis G. | FeRAM capacitor stack etch |
| JP3967143B2 (ja) * | 2002-01-31 | 2007-08-29 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JP2004079675A (ja) * | 2002-08-13 | 2004-03-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP3621087B1 (ja) * | 2002-11-13 | 2005-02-16 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JP2004303995A (ja) * | 2003-03-31 | 2004-10-28 | Seiko Epson Corp | 半導体装置の構造およびその製造方法 |
| JP2004311470A (ja) * | 2003-04-01 | 2004-11-04 | Seiko Epson Corp | 半導体装置の構造およびその製造方法 |
| US6984857B2 (en) * | 2003-07-16 | 2006-01-10 | Texas Instruments Incorporated | Hydrogen barrier for protecting ferroelectric capacitors in a semiconductor device and methods for fabricating the same |
| WO2005081317A1 (ja) * | 2004-02-19 | 2005-09-01 | Fujitsu Limited | 半導体装置の製造方法 |
| US6982448B2 (en) * | 2004-03-18 | 2006-01-03 | Texas Instruments Incorporated | Ferroelectric capacitor hydrogen barriers and methods for fabricating the same |
| JP4800627B2 (ja) * | 2004-03-24 | 2011-10-26 | セイコーエプソン株式会社 | 強誘電体メモリ素子 |
| JP2006019571A (ja) * | 2004-07-02 | 2006-01-19 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP4371005B2 (ja) * | 2004-08-12 | 2009-11-25 | セイコーエプソン株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP4042730B2 (ja) * | 2004-09-02 | 2008-02-06 | セイコーエプソン株式会社 | 強誘電体メモリおよびその製造方法 |
| US20060073613A1 (en) * | 2004-09-29 | 2006-04-06 | Sanjeev Aggarwal | Ferroelectric memory cells and methods for fabricating ferroelectric memory cells and ferroelectric capacitors thereof |
| JP4713286B2 (ja) * | 2004-12-03 | 2011-06-29 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US7180141B2 (en) * | 2004-12-03 | 2007-02-20 | Texas Instruments Incorporated | Ferroelectric capacitor with parallel resistance for ferroelectric memory |
| JP4422644B2 (ja) * | 2005-03-30 | 2010-02-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2006310497A (ja) * | 2005-04-27 | 2006-11-09 | Oki Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| JP2006310444A (ja) * | 2005-04-27 | 2006-11-09 | Oki Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
-
2005
- 2005-05-31 JP JP2005158586A patent/JP4756915B2/ja not_active Expired - Fee Related
-
2006
- 2006-05-26 US US11/441,195 patent/US7576377B2/en not_active Expired - Fee Related
- 2006-05-30 KR KR1020060048935A patent/KR101194616B1/ko not_active IP Right Cessation
- 2006-05-30 CN CN200610087761A patent/CN100580931C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1881591A (zh) | 2006-12-20 |
| JP4756915B2 (ja) | 2011-08-24 |
| US7576377B2 (en) | 2009-08-18 |
| CN100580931C (zh) | 2010-01-13 |
| KR101194616B1 (ko) | 2012-10-29 |
| US20060267057A1 (en) | 2006-11-30 |
| JP2006339194A (ja) | 2006-12-14 |
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Legal Events
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