KR20060110225A - 탄화 규소 반도체 장치 - Google Patents

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Abstract

탄화 규소(silicon carbide) 반도체 장치는 제1 전도형 탄화 규소층(2, 3) 및 실리콘 기판(silicon substrate)(1)을 갖는 반도체 기판(1 내지 3)에 배치된 반도체 소자를 포함한다. 이 반도체 장치는, 탄화 규소층(2, 3)의 표면 상에 배치되어, 실리콘 기판(1)에 도달하는 트렌치 및 탄화 규소층(2, 3)과 실리콘 기판(1) 사이의 경계부의 트렌치(10) 내에 배치되어, 탄화 규소층(2, 3) 및 실리콘 기판(1)에 둘 다 접속되는 도체층(11)을 포함한다. 반도체 소자는, 전류가 반도체 기판(1 내지 3)의 표리(表裏)를 둘 다 흐르도록 하기 위하여, 종형 반도체 소자가 된다. 전류는 도체층을 통해 흐른다.
탄화 규소 반도체 장치, 실리콘 기판, 트렌치, 종형 반도체 소자, 도체층, 밴드 오프셋

Description

탄화 규소 반도체 장치{SILICON CARBIDE SEMICONDUCTOR DEVICE}
도1은 본 발명의 제1 실시에에 따른 N채널의 평면형(planar type) 종형(vertical) 파워 MOSFET을 갖는 SiC(silicon carbide) 반도체를 도시한 단면도.
도2a 내지 도2c는 도1에 도시된 SiC 반도체 장치의 제조 공정을 설명하는 단면도.
도3a 내지 도3c는 도2c에 뒤따라 SiC 반도체 장치의 제조 공정을 설명하는 단면도.
도4a 및 도4b는 도3c에 뒤따라 SiC 반도체 장치의 제조 공정을 설명하는 단면도.
도5는 본 발명의 제2 실시예에 따른 N채널의 평면형 종형 파워 MOSFET을 갖는 SiC 반도체를 도시한 단면도.
도6은 본 발명의 제3 실시예에 따른 N채널의 평면형 종형 파워 MOSFET을 갖는 SiC 반도체를 도시한 단면도.
도7은 본 발명의 제4 실시예에 따른 N채널의 평면형 종형 파워 MOSFET을 갖는 SiC 반도체를 도시한 단면도.
*도면의 주요 부분에 대한 부호의 설명
1: N+형 Si 기판 1a: 주표면
2: N형 SiC층 3: 저저항층
4: P형 베이스 영역 6: 게이트 산화막
7: 게이트 전극 8: 층간 절연막
9: 소스 전극 10, 20, 30, 40: 트렌치
11: 도체층 12: 절연막
41: 이면 전극
본 발명은 탄화 규소 반도체 장치에 관한 것이다.
SiC는 상압(normal pressure)에서 액상(liquid phase)이 되지 않으며, 이는 Si와 상이하다. 따라서, SiC 기판은, Si 기판을 형성하기 위해 이용되는 인상법(pulling method)을 이용하여 제조될 수 없다. 이 때문에, 고상(solid phase)을 기상(gas phase)으로 직접 변화시키기 위한 승화 재결정법에 의해 SiC 기판 성장을 수행하려는 시도가 있다. 그러나, 이 경우, 고품질 및 큰 직경을 갖는 SiC 기판을 형성하기 위하여, 많은 독창적인 접근을 필요로 한다.
상기 사항에 관해서, Si 기판의 {111}면 상에, 입방 결정(cubic crystal)을 갖는 3C-SiC(또는 β-SiC) 물질이 성장할 수 있다는 것이 보고되어 있다. 예를 들어, 이는 일본특허공개공보 제2003-68654호에 개시되어 있다. 구체적으로, 한 방향에 따른 홈이 Si 기판 상에 형성된다. SiC 물질은 이 홈에 의해 야기되는 기복(relief)을 갖는 표면 상에서 성장하고, 그 결과, 낮은 면결함(surface defect) 밀도를 갖는 SiC 결정이 얻어진다.
일본특허공개공보 제2003-68654호는, Si 기판 상에서, SiC 물질이 에피택셜 성장을 한다는 것을 개시하고 있다. 따라서, 기판의 직경은 Si 기판에 의존하고, 그 결과, SiC 기판의 직경이 보다 커질 수 있다고 생각된다.
그러나, Si 기판에 상에 형성된 3C-SiC 층을 갖는 반도체 기판(즉, 3C-SiC/Si 기판)이 파워 디바이스(power device)를 제조하는데 이용되는 경우, 3C-SiC 층과 Si 기판 사이의 접촉부에, 밴드 오프셋이 존재한다. 따라서, 수 V의 전압 강하가 발생한다. 이 때문에, 제조된 파워 디바이스가 수 V의 전압 강하를 포함한다는 문제점이 발생한다.
전술된 문제점을 감안하여, 본 발명의 목적은, Si 기판을 제거하지 않고, 즉, Si 기판을 제거하는 공정을 부가하지 않고, Si 기판과 SiC층 사이의 밴드 오프셋의 전압 강하를 갖지 않는 SiC 반도체 기판을 제공하는 것이다.
탄화 규소 반도체 장치는 반도체 소자를 포함한다. 반도체 소자는 제1 전도 형 탄화 규소층 및 실리콘 기판을 갖는 반도체 기판에 배치되어 있다. 제1 전도형 탄화 규소층은 실리콘 기판의 주표면(principal surface) 상에 배치되어 있다. 장치는, 탄화 규소층의 표면 상에 배치되어, 실리콘 기판에 도달하는 트렌치 및 탄화 규소층과 실리콘 기판 사이의 경계부의 트렌치 내에 배치되어, 탄화 규소층 및 실리콘 기판에 둘 다 접속되는 도체층을 포함한다. 반도체 소자는, 전류가 반도체 기판의 표리를 둘 다 흐르도록 하기 위하여, 종형 반도체 소자가 된다. 전류는 도체층을 통해 흐른다.
따라서, 도체층이 탄화 규소층과 실리콘 기판 사이에 배치되어, 그 결과, 밴드 오프셋은 실질적으로 제거된다. 따라서, 실리콘 기판이 탄화 규소층으로부터 제거되지 않은 반도체 기판은, 실리콘 기판과 탄화 규소층 사이의 밴드 오프셋의 전압 강하를 발생시키지 않고, 탄화 규소 반도체 장치에 이용된다. Si 기판을 제거하지 않고, Si 기판과 SiC층 사이의 밴드 오프셋의 전압 강하를 갖지 않는 SiC 반도체 장치가 제공된다.
또한, 탄화 규소 반도체 장치는 반도체 소자를 포함한다. 반도체 소자는 제1 전도형 탄화 규소 기판 및 실리콘 기판을 갖는 반도체 기판에 배치되어 있다. 제1 전도형 탄화 규소 기판은 실리콘 기판의 주표면 상에 배치되어 있다. 장치는, 실리콘 기판의 이면에 배치되어, 탄화 규소층에 도달하는 트렌치 및 탄화 규소층과 실리콘 기판 사이의 경계부의 트렌치에 배치되어, 탄화 규소층과 실리콘 기판에 둘 다 접속된 이면 전극을 포함한다. 반도체 소자는, 전류가 반도체 기판의 표리를 둘 다 흐르도록 하기 위하여, 종형 반도체 소자가 된다. 전류는 이면 전극을 통해 흐 른다.
따라서, 트렌치가 실리콘 기판의 이면에 형성되어, 탄화 규소층에 도달하고, 이면 전극이 트렌치 내에 형성되어 있는 경우에도, 반도체 장치는 다음의 효과를 얻을 수 있다. 구체적으로, 이면 전극이 탄화 규소층과 실리콘 기판 사이에 배치되어, 그 결과, 밴드 오프셋은 실질적으로 제거된다. 따라서, 실리콘 기판이 탄화 규소층으로부터 제거되지 않은 반도체 기판은, 실리콘 기판과 탄화 규소층 사이의 밴드 오프셋의 전압 강하를 발생시키지 않고, 탄화 규소 반도체 장치에 이용된다. 그에 따라, Si 기판을 제거하지 않고, Si 기판과 SiC층 사이의 밴드 오프셋의 전압 강하를 갖지 않는 SiC 반도체 장치가 제공된다.
(제1 실시예)
도1은 N채널형 MOSFET인 평면형 MOSFET(즉, 종형 파워 MOSFET)을 갖는 SiC 반도체를 도시한 단면도이다.
도1에 도시된 바와 같이, 다음의 구조를 갖는 반도체 기판이 이용된다. 이 구조는, N+형 Si 기판(1) 상에, N형 SiC층(2) 및 N+형 저저항층(low resistance layer)(3)이 형성되고, N+형 기판(1)과 N형 SiC층(2) 사이에, N+형 저저항층(3)이 배치된 구조이다.
N+형 Si 기판(1)은, 예를 들어, 100㎛ 내지 수백㎛의 두께를 갖는다. N+형 Si 기판(1)은, 예를 들어, 약 1019cm-3의 N형 불순물 농도를 갖는다. 이 N+형 Si 기판(1)은 상면을 주표면(1a)으로서 갖고, 주표면의 반대면인 하면을 이면(1b)으로서 갖는다. 예를 들어, 주표면은 {111}면이다. N형 SiC층(2)은, 예를 들어, 10㎛의 두께 및 약 1016cm-3의 N형 불순물 농도를 갖는다. N+형 저저항층(3)은, 저항이 N형 SiC층(2)의 저항보다 충분히 낮아지도록, 1X1019cm-3와 1X1020cm-3 사이의 범위 내의 N형 불순물 농도를 갖는다. 여기서, N형 저저항층(3)은 구체적으로 정의되지 않는다. 그러나, N형 저저항층(3)의 두께는 보다 두꺼워질수록 더욱 바람직하다.
N형 SiC층(2)의 표층부의 소정의 영역 상에, 복수의 P형 베이스 영역들(4)이 형성되어 있다. 소정의 깊이를 갖는 P형 베이스 영역들(4)은 서로 분리되어 있다. 또한, 각각의 P형 베이스 영역(4)의 표층부의 소정의 영역 상에, N+형 소스 영역(5)이 형성되어 있다. N+형 소스 영역(5)은 P형 베이스 영역(4)보다 얕다.
게이트 산화막(6)(즉, 게이트 절연막)은 적어도 채널 영역을 커버하도록 형성되어 있다. 채널 영역은, P형 베이스 영역(4)의 표면부에 있어서, N+형 소스 영역(5)과 N형 SiC층(2) 사이에 끼인 영역이다. 본 실시예에서, 게이트 산화막(6)은, 분리되어 배치된 2개의 인접한 소스 영역들(5) 사이를 연결하기 위하여, N형 SiC층(2)의 표면 및 채널 영역 상에 형성되어 있다. 이 게이트 산화막(6)의 표면 상에, 게이트 전극(7)이 형성되어 있다. 게이트 전극(7)은 도핑된(doped) 폴리-실리 콘 등으로 만들어진다.
또한, 층간 절연막(8)은 게이트 전극(7)을 커버하도록 형성되어 있다. 소스 전극(9)은 층간 절연막(8)에 형성된 컨택 홀(contact hole)을 통해 N+형 소스 영역(5)에 전기적으로 접속되어 있다. 또한, 이 소스 전극(9)은, P형 베이스 영역(4)의 전위가 고정되도록, 콘택 영역(4a)의 P형 베이스 영역(4)에도 전기적으로 접속되어 있다.
상기 구성을 갖는 종형 파워 MOSFET은 하나의 셀을 제공한다. 반도체 기판 상에, 복수의 셀이 형성되어 있다.
또한, 본 실시예에서, 트렌치(10)는, N형 SiC층(2) 및 N+형 저저항층(3)을 관통하여 N+형 Si 기판(1)에 도달하도록, 2개의 종형 파워 MOSFET 사이에 형성되어 있다. 도체층(11)은 트렌치(10) 내에 배치되어 있다. 또한, 절연막(12)은 N형 SiC층(2)의 트렌치(10)의 측벽을 포함한다.
도체층(11)은, 옴 콘택(ohmic contact)으로 N+형 저저항층(3)과 접촉하고 옴 콘택으로 N+형 Si 기판(1)과 접촉하도록, 예를 들어, 금속으로 만들어진다. N+형 저저항층(3)은 SiC로 만들어진다. 예를 들어, 도체층(11)은, 알루미늄, 니켈, 구리 또는 티타늄-니켈-금의 복층막(multi-layer film)으로 만들어진다. 대안적으로, 도체층(11)은 각각의 부분에서 상이한 물질로 만들어진다. 예를 들어, N+형 Si 기 판(1)의 표면 상에 배치된 도체층(11)의 일부는 알루미늄으로 만들어지고, N+형 저저항층(3)의 표면 상에 배치된 도체층(11)의 다른 일부는 니켈로 만들어진다.
절연막(12)은, 예를 들어, SiO2로 만들어진다. 절연막(12)은 도체층(11)과 N형 SiC층(2) 사이를 절연 및 분리하는 기능을 한다. 또한, 본 실시예에서, 이 절연막(12)의 표면 및 도체층(11)의 표면 상에, 층간 절연막(8)이 확장되어 배치되어 있다. 이 층간 절연막(8)은 도체층(11)과 소스 전극(9) 사이를 절연 및 분리한다.
이와 같이, 종형 파워 MOSFET을 갖는 본 실시예에 따른 SiC 반도체 장치가 구성된다.
상기 구조를 갖는 SiC 반도체 장치에서, 종형 파워 MOSFET은 N+형 저저항층(3) 및 N+형 Si 기판(1)을 드레인으로 갖는 반전형 장치(inversion type device)로서 기능한다. 구체적으로, 소정의 전압이 게이트 전극(7)에 인가되지 않으면, 채널 영역이 P형 베이스 영역(4)의 표면 상에 제공되지 않는다. 따라서, 소스와 드레인 사이에 전류가 흐르지 않는다. 그리고, 소정의 전압이 게이트 전극(7)에 인가되면, 채널 영역이 P형 베이스 영역(4)의 표면 상에 제공된다. 따라서, 소스와 드레인 사이에 전류가 흐른다.
따라서, 전류가 흐르면, 전자는 N+형 소스 영역(5), 채널 영역 및 N형 SiC층(2)을 통해 흐르고, 그리고 나서, 전자는 N+형 저저항층(3)으로 흘러들어간다. 이 경우, N+형 저저항층(3)이 저저항을 갖기 때문에, 전자는 횡방향(즉, 기판의 수평 방향)으로 흘러들어간다. 그리고 나서, 전자는 도체층(11)을 통해 N+형 Si 기판(1)으로 흘러들어간다. 따라서, SiC로 만들어진 N+형 저저항층(3)과 N+형 Si 기판(1) 사이의 밴드 오프셋을 초과하지 않고, 전류가 소스와 드레인 사이를 흐를 수 있다. 구체적으로, SiC로 만들어진 N+형 저저항층(3)과 N+형 Si 기판(1) 사이에, 금속으로 만들어진 도체층(11)이 배치된다. 따라서, 밴드 오프셋이 실질적으로 사라지는 것이 가능하다.
따라서, N+형 SiC 기판(1)이 N형 SiC층(2)으로부터 제거되지 않은 반도체 기판이 이용된다. 또한, N+형 Si 기판(1)과 N형 SiC층(2) 사이의 밴드 오프셋의 전압 강하가 SiC 반도체 장치에서 생성되지 않는다.
이어서, 상기 구조를 갖는 종형 파워 MOSFET을 구비한 SiC 반도체 장치를 제조하기 위한 방법이 도2 내지 도4에 도시된 SiC 반도체 장치의 제조 공정도를 참조하여 설명된다.
[도2(a)에서 설명한 공정]
먼저, 주표면(1a)이 {111}면인 N+형 Si 기판(1)이 준비된다. 이 N+형 Si 기판(1)의 주표면(1a) 상에서, N+형 저저항 SiC층(3)의 에피택셜 형성이 이루어진다. N형 불순물(예를 들어, N2)은 N+형 저저항 SiC층(3)에 고농도로 도핑되어 있다. 농도는, 예를 들어, 약 1019cm-3이다.
[도2(b)에서 설명한 공정]
이어서, N형 SiC층(2)이 성장한다. N형 불순물이 N형 SiC층(2)에 도핑되어 있다. 예를 들어, N형 SiC층(2)은 약 10㎛의 에피택셜 성장을 한다. 따라서, N+형 Si 기판(1)의 주표면(1a) 상에, 예를 들어, 3C-SiC로 만들어진 N형 SiC층(2, 3)이 형성된다. 따라서, N+형 Si 기판(1) 및 N형 SiC층(2, 3)으로 구성된 반도체 기판이 준비된다.
[도2(c)에서 설명한 공정]
N형 SiC층(2)의 표면 상에, 이온 주입을 위한 마스크가 형성된다. 그리고 나서, N형 SiC층(2)에서의 P형 베이스 영역(4)의 형성 예정 영역 및 N형 SiC층(2)에서의 N+형 소스 영역(5)의 형성 예정 영역 상에서, 개구(opening)가 마스크에 형성된다. 이어서, 예를 들어, 비스듬한 이온 주입으로, 마스크를 통해, P형 불순물이 도핑된다. 또한, N형 불순물이 기판에 대해 수직으로 주입된다. 그리고 나서, 마스크가 제거된다. 그리고, 다른 마스크가 기판 상에 배치된다. 또한, 다른 마스크는 콘택 영역(4a)의 형성 예정 영역에서 개구를 갖는다. 그리고 나서, 이온 주입이 기판 상에서 종방향으로 수행되고, 또한, 이온은 열처리에 의해 활성화된다. 따라서, P형 베이스 영역(4), N+형 소스 영역(5) 및 콘택 영역(4a)이 형성된다.
[도3(a)에서 설명한 공정]
N형 SiC층(2)의 표면 상에, 또다른 마스크가 형성된다. N형 SiC층(2)에 배치되는 트렌치(10)의 형성 예정 영역 및 절연막(12)의 형성 예정 영역 상에서, 또다른 마스크에 개구가 형성된다. 이어서, 마스크를 이용하여, 이방성 에칭(anisotropic etching)이 수행되고, 그 결과, 기판으로부터 N형 SiC층(2)의 저면까지의 기판 부분이 제거되어,N+형 저저항 SiC층(3)에 도달하는 트렌치(20)가 형성된다. 그리고 나서, 마스크는 제거된다.
[도3(b)에서 설명한 공정]
이어서, 예를 들어, 실리콘 산화막(즉, SiO2)으로 만들어지는 절연막(12)이 트렌치(20)에 매입된다(embedded). 이 공정은, 예를 들어, 절연막(12)이, 트렌치(20)의 내면을 포함하여 N형 SiC층(2)의 표면 전체에 형성되고 나서, 다시 에칭되도록, 수행된다.
[도3(c)에서 설명한 공정]
트렌치(20)의 중앙부에서 개구를 갖는 마스크가 배치되고, 이방성 에칭 처리가 이 마스크를 이용하여 수행된다. 구체적으로, 트렌치(10)가 절연막(12)의 중앙부 및 N+형 저저항층(3)을 관통하여 N+형 Si 기판(1)에 도달하도록, 이방성 에칭이 수행된다. 따라서, 트렌치(10)가 형성된다. 또한, 절연막(12)이 여전히 트렌치(10) 의 측벽에 남아있는 구조가 형성된다. 그리고 나서, 마스크는 제거된다. 그리고, 필요하다면, 트렌치(10) 저면의 표면 상태를 매끄럽게 하기 위하여, 어닐링(anneal) 처리 등이 수행된다.
[도4(a)에서 설명한 공정]
N형 SiC층(2)의 표면 상에 게이트 산화막(6)이 형성되도록, 열산화(thermal oxidation) 처리가 수행된다. 그리고 나서, 도핑된 폴리-실리콘막 등이 배치되고, 또한, 이 도핑된 폴리-실리콘막은 게이트 전극(7)이 형성되도록 패터닝된다(patterned).
[도4(b)에서 설명한 공정]
게이트 산화막(6)의 일부가 제거된다. 이 게이트 산화막(6)의 일부는 소정의 위치, 예를 들어, 트렌치(10)의 내벽 상에 형성된 부분에 배치된다. 그리고 나서, 도체층(11)이 트렌치(10) 내에 삽입된다. 예를 들어, 트렌치(10)의 내벽을 포함하여 N형 SiC층(2)의 표면 상에, 알루미늄과 같은 금속으로 만들어지는 도체층(11)이 형성된다. 그리고 나서, 도체층(11)은 다시 에칭된다. 따라서, 도체층(11)이 N형 SiC층(2)의 표면보다 하단에 배치되도록 형성된다.
상기 공정들 이후의 공정들은 도시되어 있지 않다. 그러나, 층간 절연막(8)이 게이트 전극(7)의 표면을 커버하도록 형성된다. 그리고 나서, 층간 절연막(8)에, 콘택 홀이 형성된다. 이어서, 알루미늄층 등이 형성되고, 그리고 나서, 알루미늄층 등은 배선층이 형성되도록 패터닝된다. 배선층은 소스 전극(9) 및 게이트 전극(7)에 접속된다. 다음으로, 보호막 형성 공정 등이 수행된 후, 도1에 도시된 종 형 파워 MOSFET을 갖는 반도체 장치가 완성된다.
전술된 바와 같이, 본 실시예에 따른 SiC 반도체 장치에서는, SiC로 만들어진 N+형 저저항층(3)과 N+형 Si 기판(1) 사이에, 금속으로 만들어진 도체층(11)이 배치되어, 그 결과, 밴드 오프셋이 실질적으로 제거된다. 따라서, N형 SiC층(2)으로부터 N+형 Si 기판(1)이 제거되지 않은 반도체 기판이 이용되어도, N+형 Si 기판(1)과 SiC N형 SiC층(2) 사이의 밴드 오프셋의 전압 강하를 발생시키지 않는 SiC 반도체 장치가 제공될 수 있다.
(제2 실시예)
본 발명의 제2 실시예가 후술된다. 본 실시예는, SiC 반도체 장치에서 형성되는 종형 파워 MOSFET이 평면형 MOSFET 대신 트렌치형 MOSFET이라는 점이, 제1 실시예와 상이하다.
도5는 본 실시예에 따른 SiC 반도체 장치를 도시한 단면도이다. 이 도면에 도시한 바와 같이, N형 SiC층(2)의 표층부 상에, P형 베이스 영역(4) 및 N+형 소스 영역(5)이 이 순서로 형성되어 있다. 트렌치(30)는 이 P형 베이스 영역(4) 및 N+형 소스 영역(5)을 관통하여 N형 SiC층(2)에 도달하도록 형성되어 있다. 이 트렌치(30) 내에, 게이트 산화막(6) 및 게이트 전극(7)이 형성되어 있다.
그리고, 이러한 구조에서, 종형 파워 MOSFET 사이에, 트렌치(10)가 형성되어 있다. 트렌치(10)는 SiC층(2) 및 N+형 저저항층(3)을 관통하여 N+형 Si 기판(1)에 도달한다. 이 트렌치(10) 내에, 도체층(11)이 배치되어 있다. 또한, 트렌치(10)의 측벽이 되는 N형 SiC층(2)의 일부가 절연막(12)으로 제공된다.
따라서, SiC 반도체 장치에 배치된 소자가 트렌치형의 종형 파워 MOSFET인 경우에도, 반도체 장치는 제1 실시예와 동일한 효과를 가질 수 있다. 또한, 여기서, 이 SiC 반도체 장치의 제조 방법은 기본적으로 제1 실시예에서의 제조 방법과 유사하다. 그러나, 게이트 구조를 제공하기 위하여, 게이트 산화막(6)을 형성하기 전에, N+형 소스 영역(5)의 표면 상에, 트렌치의 형성 예정 영역에서 개구를 갖는 마스크가 배치된다. 이 마스크를 이용하여 트렌치(30)를 형성하는 것이 요구된다. 장치 제조 방법의 다른 공정들은 제1 실시예와 유사하다.
(제3 실시예)
본 발명의 제3 실시예가 후술된다. 본 실시예가 제1 실시예와 상이한 구조를 갖지만, 본 실시예는 제1 실시예와 동일한 효과를 갖는다. 또한, 여기서, 본 실시예에 따른 SiC 반도체 장치에서의 평면형의 종형 파워 MOSFET은 제1 실시예와 유사한 기본 구조를 갖는다.
도6은 본 실시예에 따른 SiC 반도체 장치를 도시한 단면도이다. 도6에 도시된 바와 같이, N형 SiC층(2)에, 제1 실시예에서 설명된 평면형의 종형 파워 MOSFET이 형성되어 있다. 그러나, 제1 실시예에서 설명된 트렌치(10), 도체층(11) 및 절연층(12)(도1 참조)은 도6의 장치에 형성되어 있지 않다. 그 대신, 트렌치(40)가 N+형 Si 기판(1)의 이면(1b)으로부터 N+형 저저항층(3)에 도달하도록 형성된다. 또한, 이면 전극(1b)이 트렌치(40)의 내벽을 커버하도록 형성된다. 이면 전극(41)은, 예를 들어, 알루미늄, 니켈, 구리, 티타늄-니켈-금의 복층막 등으로 만들어진다. 대안적으로, 이면 전극(41)은 각각의 부분에서 상이한 물질로 만들어진다. 예를 들어, N+형 Si 기판(1)의 표면 상에 배치된 이면 전극(41)의 일부는 알루미늄으로 만들어지고, N+형 저저항층(3)의 표면 상에 배치된 이면 전극(11)의 다른 일부는 니켈로 만들어진다.
상기 구조의 경우, 소정의 전압이 게이트 전극(7)에 인가되어, 그 결과, 전류가 소스와 드레인 사이에 흐르면, 전자는 N+형 소스 영역(5), 채널 영역 및 N형 SiC층(2)을 통과한다. 그리고 나서, 전자는 N+형 저저항층(3)으로부터 직접 이면 전극(41)으로 흐른다. 다음으로, 전자는 이 이면 전극(41)으로부터 외부 회로로 흐르거나, 전자는 이면 전극(41)으로부터, N+형 Si 기판(1)을 통해, 외부 회로로 흐른다. 따라서, SiC로 만들어지는 N+형 저저항층(3)과 N+형 Si 기판(1) 사이의 밴드 오프셋을 초과하지 않고, 전류가 소스와 드레인 사이를 흐를 수 있다. 구체적으로, SiC로 만들어지는 N+형 저저항층(3)과 N+형 Si 기판(1) 사이에 금속으로 만들어진 도체층(11)을 삽입함으로써, 실질적으로 밴드 오프셋은 제거된다.
따라서, 제1 실시예와 유사하게, N형 SiC층(2)으로부터 N+형 Si 기판(1)이 제거되지 않은 반도체 기판이 이용되어도, N+형 Si 기판(1)과 SiC N형 SiC층(2) 사이의 밴드 오프셋의 전압 강하를 발생시키지 않는 SiC 반도체 장치가 제공될 수 있다.
여기서, 본 실시예에 따른 SiC 반도체 장치가 제조되는 경우, 제1 실시예에서 도2(a) 내지 도2(c)에서 설명한 공정들이 수행된다. 그리고 나서, 도3(a) 내지 도3(c) 및 도4(a)에서 설명한 공정들은 수행되지 않고, 도4(a)에서 설명한 공정 이후의 공정들이 수행된다. 다음으로, 트렌치(40)는, 마스크를 이용하여, N+형 Si 기판(1)의 이면(1b)으로부터 에칭된다.
(제4 실시예)
본 발명의 제4 실시예가 설명된다. 본 실시예는, SiC 반도체 장치에서 형성되는 종형 파워 MOSFET이 평면형 MOSFET 대신 트렌치형 MOSFET이라는 점이, 제3 실시예와 상이하다.
도7은 본 실시예에 따른 SiC 반도체 장치를 도시한 단면도이다. 이 도면에 도시된 바와 같이, N형 SiC층(2)의 표층부 상에, P형 베이스 영역(4) 및 N+형 소스 영역(5)이 이 순서로 형성되어 있다. 트렌치(30)는 이 P형 베이스 영역(4) 및 N+형 소스 영역(5)을 관통하여 N형 SiC층(2)에 도달하도록 형성되어 있다. 이 트렌치(30) 내에, 게이트 산화막(6) 및 게이트 전극(7)이 형성되어 있다.
상기 구조에서, 트렌치(40)는 N+형 Si 기판(1)의 이면(1b)으로부터 N+형 저 저항층(3)에 도달하도록 형성되어 있다. 이면 전극(41)은 트렌치(40)의 내벽을 커버하도록 형성되어 있다. 또한, 이면 전극(41)은 알루미늄, 티타늄 등으로 만들어진다.
따라서, SiC 반도체 장치에 배치된 소자가 트렌치형의 종형 파워 MOSFET인 경우에도, 반도체 장치는 제3 실시예와 동일한 효과를 가질 수 있다. 또한, 여기서, 이 SiC 반도체 장치의 제조 방법은 기본적으로 제3 실시예의 제조 방법과 유사하다. 그러나, 게이트 구조를 제공하기 위하여, 게이트 산화막(6)을 형성하기 전에, N+형 소스 영역(5)의 표면 상에, 트렌치의 형성 예정 영역에서 개구를 갖는 마스크가 배치된다. 이 마스크를 이용하여 트렌치(30)를 형성하는 것이 요구된다. 장치 제조 방법의 다른 공정들은 제3 실시예와 유사하다.
(다른 실시예들)
(1) 제1 실시예 내지 제4 실시예에서는, 평면형 또는 트렌치형의 종형 파워 MOSFET이 본 발명의 일례로서 이용된다. 그러나, 이 실시예들은 단지 일례에 불과하다. 따라서, 본 발명은 다른 소자에 적용될 수 있다. 즉, 예를 들어, N+형 Si 기판(1)의 표면 상에 형성된 N형 SiC층(2)를 갖는 반도체 장치에서, 본 발명은, 전류가 반도체 기판의 표리를 흐르는 구조를 갖는 종형 소자에 적용될 수 있다. 종형 소자는, 예를 들어, N형 SiC층(2)의 상층부에 형성된 P형 SiC층을 갖는 PN 다이오드, N형 SiC층(2)을 쇼트키(Schottky) 접합시킨 전극을 갖는 쇼트키 배리어 다이오드(Schottky barrier diode) 또는 N형 SiC층(2)에 형성된 베이스 영역 및 이미터 영역을 갖는 (bipolar) 트랜지스터이다.
(2) 상기 제1 실시예에서, 트렌치(10)의 정면 레이아웃에 관해서 구체적으로 설명되어 있지 않지만, 트렌지(10)의 레이아웃은 종형 파워 MOSFET으로 구성된 각각의 셀의 형상에 따라 다양하게 변화될 수 있다. 예를 들어, 종형 파워 MOSFET의 각각의 셀이 사각형이면, 트렌치(10)의 레이아웃은 각각의 셀을 둘러싸기 위하여 사각형을 된다. 종형 파워 MOSFET의 각각의 셀이 스트라이프(stripe) 형상이면, 트렌치(10)의 레이아웃은 각각의 셀에 평행한 스트라이프 형상을 갖는다. 대안적으로, 트렌치(10)만이 도트(dot) 패턴으로 배치될 수도 있다.
(3) 제1 실시예 내지 제4 실시예에서 설명한 SiC 반도체 장치의 제조 방법은 단지 예시적인 실시예에 불과하다. 제1 실시예 내지 제4 실시예와 동일한 구조를 갖는 SiC 반도체 장치는 다른 방법에 의해 제조될 수 있다. 예를 들어, 도3(a) 내지 도3(c)에서 설명한 공정들에서, 트렌치(20)는 트렌치(10)에 대응하는 위치에만 형성되어 있고, 또한, 트렌치(20)의 깊이는 N+형 저저항층(3)에 도달하지 않는다. 다음으로, 트렌치(20)의 내벽(즉, 측벽 및 저면)은, 절연막(12)이 형성되도록, 열산화된다. 그리고 나서, 절연막(12)의 저면 및 절연막(12) 하부에 배치된 N+형 저저항층(3)이 에칭된다.
또한, 제1 실시예 내지 제4 실시예에서 설명한 SiC 반도체 장치의 제조 방법의 공정들의 순서는 변화될 수 있다.
(4) 제1 실시예 내지 제4 실시예에서는, 제1 도전형이 N형이고 제2 도전형이 P형인 N채널형의 종형 파워 MOSFET을 일례로서 설명한다. 대안적으로, 본 발명은 각각의 부분의 도전형이 반대로 된 P채널형의 종형 파워 MOSFET에 적용될 수도 있다. 또한, 전술된 PN 다이오드, 쇼트키 배리어 다이오드 및 바이폴라 트랜지스터에 관해서도, 각각의 부분의 도전형이 반대로 될 수 있다.
(5) 제1 실시예 내지 제4 실시예에서는, 반전형의 종형 파워 MOSFET을 일례로서 설명한다. 대안적으로, 예를 들어, 종형 MOSFET은 축적형 채널을 가질 수도 있다. 즉, 여기서, 축적형을 갖는 종형 파워 MOSFET은, 예를 들어, 일본특허 제3385938호 및 일본특허공개공보 H10-308511호에서 공지되어 있다. 따라서, 축적형 채널을 갖는 MOSFET의 상세한 구성의 설명은 생략된다.
(6) 상기 각각의 실시예에서, 장치는, 도체층(11) 또는 이면 전극(41)의 옴 콘택이 얻어지도록, N+형 저저항층(3)을 포함한다. 그러나, N형 SiC층(2)의 몇몇의 특정한 불순물 농도의 경우, 장치는 N형 저저항층을 포함할 수도 있다. 단, 장치가 N+형 저저항층(3)을 포함하지 않으면, 제1 실시예 및 제2 실시예에 관해서는, 도체층(11)이, N+형 실리콘 기판(1)과 N형 SiC층(2) 사이의 경계에서, N형 SiC층(2) 및 N+형 실리콘 기판(1)에 둘 다 접속된 구조를 갖는 것이 요구된다.
본 발명은 다음의 양태들을 제공한다.
탄화 규소 반도체 장치는 반도체 소자를 포함한다. 반도체 소자는 제1 도전형 탄화 규소층 및 실리콘 기판을 갖는 반도체 기판에 배치되어 있다. 제1 도전형 탄화 규소층은 실리콘 기판의 주표면 상에 배치되어 있다. 장치는, 탄화 규소층의 표면 상에 배치되어, 실리콘 기판에 도달하는 트렌치 및 탄화 규소층과 실리콘 기판 사이의 경계부의 트렌치 내에 배치되어, 탄화 규소층 및 실리콘 기판에 둘 다 접속되는 도체층을 포함한다. 반도체 소자는, 전류가 반도체 기판의 표리를 둘 다 흐르도록 하기 위하여, 종형 반도체 소자가 된다. 전류는 도체층을 통해 흐른다.
따라서, 도체층이 탄화 규소층과 실리콘 기판 사이에 배치되어, 그 결과, 밴드 오프셋은 실질적으로 제거된다. 따라서, 실리콘 기판이 탄화 규소층으로부터 제거되지 않은 반도체 기판은, 실리콘 기판과 탄화 규소층 사이의 밴드 오프셋의 전압 강하를 발생시키지 않고, 탄화 규소 반도체 장치에 이용된다. Si 기판을 제거하지 않고, Si 기판과 SiC층 사이의 밴드 오프셋의 전압 강하를 갖지 않는 SiC 반도체 장치가 제공된다.
대안적으로, 탄화 규소 반도체 장치는, 저저항층의 제1 도전형 불순물의 불순물 농도가 탄화 규소층의 불순물 농도보다 높아지도록, 탄화 규소층과 실리콘 기판 사이의 경계부에 배치된 저저항층을 더 포함할 수 있다. 트렌치는 저저항층을 관통하여 실리콘 기판에 도달하고, 도체층은, 트렌치 내에 배치되어, 저저항층과 실리콘 기판 사이를 접속한다.
따라서, 저저항층은 내부 저항이 전압 강하에 관여하지 않도록 배치되어 있다. 또한, 옴 콘택으로 이면 전극과 쉽게 접촉하는 것이 가능하다.
대안적으로, 탄화 규소 반도체 장치는 트렌치의 측벽에 배치된 절연막을 더 포함할 수도 있다. 따라서, 절연막을 형성함으로써, 도체층은 반도체 소자로부터 절연 및 분리된다.
대안적으로, 반도체 소자는 탄화 규소층에 배치된 베이스 영역 및 이미터 영역을 갖는 바이폴라 트랜지스터일 수도 있다. 베이스 영역은 제2 도전형을 갖고, 이미터 영역은 제1 도전형을 갖는다. 대안적으로, 반도체 소자는 탄화 규소층에서 제2 도전형층에 의해 제공되는 PN 다이오드일 수도 있다. 대안적으로, 반도체 소자는 탄화 규소층의 표면 상에서 금속층에 의해 제공되는 쇼트키 배리어 다이오드일 수도 있고, 금속층은 탄화 규소층의 표면과 쇼트키 접합한다.
대안적으로, 반도체 소자는, 탄화 규소층의 표층부에 상에 배치되어, 제2 도전형을 갖는 베이스 영역, 베이스 영역의 표층부 상에 배치되어, 제1 도전형을 갖는 소스 영역, 베이스 영역의 표층부에 있어서, 탄화 규소층과 소스 영역 사이에 끼인 부분에 의해 제공되는 채널 영역 상에 배치된 게이트 절연막, 게이트 절연막 상에 배치된 게이트 전극, 게이트 전극을 커버하기 위한 층간 절연막 - 여기서, 콘택 홀이, 층간 절연막에 배치되어, 소스 영역 및 베이스 영역을 둘 다 접속함 - 및 층간 절연막의 콘택 홀을 통해 소스 영역 및 베이스 영역을 둘 다 전기적으로 접속하기 위한 소스 전극을 포함하는 종형 파워 MOSFET이다. 또한, 종형 파워 MOSFET은 제2 트렌치를 갖는 트렌치형의 종형 파워 MOSFET이 될 수도 있다. 제2 트렌치는 탄화 규소층의 표면 상에 배치된다. 이 제2 트렌치의 측벽에, 게이트 절연막 및 게이트 전극이 배치된다. 소스 영역 및 베이스 영역은 제2 트렌치의 측벽과 접촉한다. 제2 트렌치의 측벽에, 채널 영역이 배치된다.
상기 종형 파워 MOSFET은, 예를 들어, 평면형 MOSFET 또는 트렌치형 MOSFET 이다. MOSFET은 평면형과 트렌치형 사이에서 선호도를 갖지는 않을 것이다. 평면형 MOSFET에서, 채널 영역은 실리콘 기판의 주표면과 평행하다. 트렌치형 MOSFET은, 탄화 규소의 표면 상에 트렌치가 형성되고, 트렌치의 측벽에 게이트 절연막 및 게이트 전극이 형성되며, 소스 영역 및 베이스 영역이 트렌치의 측벽과 접촉하도록 형성되고, 트렌치의 측벽에 채널 영역이 배치되도록 구성된다.
대안적으로, 실리콘 기판과 접촉하는 도체층의 일부는 티타늄으로 만들어지고, 탄화 규소층과 접촉하는 도체층의 다른 일부는 니켈로 만들어진다.
또한, 탄화 규소 반도체 장치는 반도체 소자를 포함한다. 반도체 소자는 제1 도전형 탄화 규소층 및 실리콘 기판을 갖는 반도체 기판에 배치되어 있다. 실리콘 기판의 주표면 상에, 제1 도전형 탄화 규소층이 배치되어 있다. 장치는, 실리콘 기판의 이면에 배치되어, 탄화 규소층에 도달하는 트렌치 및 탄화 규소층과 실리콘 기판 사이의 경계부의 트렌치에 배치되어, 탄화 규소층과 실리콘 기판에 둘 다 접속된 이면 전극을 포함한다. 반도체 소자는, 전류가 반도체 기판의 표리를 둘 다 흐르도록 하기 위하여, 종형 반도체 소자가 된다. 전류는 이면 전극을 통해 흐른다.
따라서, 트렌치가 실리콘 기판의 이면에 형성되어, 탄화 규소층에 도달하고, 이면 전극이 트렌치 내에 형성되어 있는 경우에도, 장치는 다음의 효과를 얻을 수 있다. 구체적으로, 이면 전극이 탄화 규소층과 실리콘 기판 사이에 배치되어, 그 결과, 밴드 오프셋은 실질적으로 제거된다. 따라서, 실리콘 기판이 탄화 규소층으로부터 제거되지 않은 반도체 기판은, 실리콘 기판과 탄화 규소층 사이의 밴드 오 프셋의 전압 강하를 발생시키지 않고, 탄화 규소 반도체 장치에 이용된다. 그에 따라, Si 기판을 제거하지 않고, Si 기판과 SiC층 사이의 밴드 오프셋의 전압 강하를 갖지 않는 SiC 반도체 장치가 제공된다.
대안적으로, 탄화 규소 반도체 장치는, 제1 도전형 불순물의 불순물 농도가 탄화 규소층의 불순물 농도보다 높아지도록, 탄화 규소층과 실리콘 기판 사이의 경계부에 배치된 저저항층을 더 포함할 수 있다. 트렌치는 저저항층에 도달한다. 이면 전극은 트렌치 내에 배치되어, 저저항층과 실리콘 기판 사이를 접속한다.
상기 장치에서 정의된 바와 같이, 저저항층은, 탄화 규소층에서 제1 도전형 불순물의 불순물 농도가 부분적으로 증가되도록, 탄화 규소층과 실리콘 기판 사이의 경계부에서 형성된다. 이면은 트렌치 내에 형성되어, 저저항층과 실리콘 기판 사이를 접속한다. 상기 경우, 장치는 다음의 효과를 얻을 수 있다. 구체적으로, 저저항층은, 내부 저항이 전압 강하에 관여하지 않도록 배치되어 있다. 또한, 옴 콘택으로 이면 전극과 쉽게 접촉하는 것이 가능하다.
대안적으로, 실리콘 기판과 접촉하는 이면 전극의 일부는 티타늄으로 만들어질 수 있고, 탄화 규소층과 접촉하는 이면 전극의 다른 일부는 니켈로 만들어질 수 있다. 이 경우, 이면 전극은 실리콘 기판 및 탄화 규소층 둘 다와 옴 콘택으로 접촉할 수 있다.
바람직한 실시예들을 참조하여 본 발명을 설명하였지만, 본 발명은 바람직한 실시예 및 구조에 한정되지 않는다는 것을 이해할 것이다. 본 발명은 다양한 변형예 및 대응하는 배치를 포함하도록 의도된다. 그리고, 바람직한 다양한 조합 및 구 성이 있지만, 보다 많거나 보다 적은 또는 단 하나의 구성요소를 포함하는 다른 조합 및 구성도 본 발명의 사상 및 범위 내에 있을 것이다.
이상에서 살펴본 바와 같이, 본 발명에 따르면, Si 기판을 제거하지 않고, 즉, Si 기판을 제거하는 공정을 부가하지 않고, Si 기판과 SiC층 사이의 밴드 오프셋의 전압 강하를 갖지 않는 SiC 반도체 기판이 제공된다.

Claims (19)

  1. 제1 도전형 탄화 규소층(silicon carbide layer) 및 실리콘 기판(silicon substrate)을 갖는 반도체 기판에 배치된 반도체 소자를 포함하는 탄화 규소 반도체 장치 - 여기서, 상기 실리콘 기판의 주표면(principal surface) 상에, 상기 제1 도전형 탄화 규소층이 배치됨 - 에 있어서,
    상기 탄화 규소층의 표면 상에 배치되어, 상기 실리콘 기판에 도달하는 트렌치; 및
    상기 탄화 규소층과 상기 실리콘 기판 사이의 경계부의 상기 트렌치 내에 배치되어, 상기 탄화 규소층 및 상기 실리콘 기판에 둘 다 접속되는 도체층
    을 포함하고,
    여기서,
    상기 반도체 소자는, 전류가 상기 반도체 기판의 표리(表裏)를 둘 다 흐르도록 하기 위하여, 종형(vertical) 반도체 소자가 되고,
    상기 전류는 상기 도체층을 통해 흐르는
    탄화 규소 반도체 장치.
  2. 제1항에 있어서,
    상기 탄화 규소층과 상기 실리콘 기판 사이의 경계부에 배치되어, 그 결과, 제1 도전형 불순물의 불순물 농도가 상기 탄화 규소층의 불순물 농도보다 높아지는 저저항층(low resistance layer)
    을 더 포함하고,
    여기서,
    상기 트렌치는, 상기 저저항층을 관통하여 상기 실리콘 기판에 도달하고,
    상기 도체층은, 상기 트렌치 내에 배치되어, 상기 저저항층과 상기 실리콘 기판 사이를 접속하는
    탄화 규소 반도체 장치.
  3. 제1항에 있어서,
    상기 트렌치의 측벽에 배치된 절연막
    을 더 포함하는 탄화 규소 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 소자는 상기 탄화 규소층에 배치된 베이스 영역 및 이미터 영역을 갖는 바이폴라 트랜지스터이고,
    상기 베이스 영역은 제2 도전형을 갖고,
    상기 이미터 영역은 제1 도전형을 갖는
    탄화 규소 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 소자는 상기 탄화 규소층의 제2 도전형층에 의해 제공되는 PN 다이오드인
    탄화 규소 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 소자는 상기 탄화 규소층의 표면 상에서 금속층에 의해 제공되는 쇼트키 배리어 다이오드(Schottky barrier diode)이고,
    상기 금속층은 상기 탄화 규소층의 표면과 쇼트키 접합하는
    탄화 규소 반도체 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 소자는 종형 파워 MOSFET이고,
    상기 반도체 소자는,
    상기 탄화 규소층의 표층부에 상에 배치되어, 제2 도전형을 갖는 베이스 영 역;
    상기 베이스 영역의 표층부 상에 배치되어, 제1 도전형을 갖는 소스 영역;
    상기 베이스 영역의 표층부에 있어서, 상기 탄화 규소층과 상기 소스 영역 사이에 끼인 부분에 의해 제공되는 채널 영역 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치된 게이트 전극;
    상기 게이트 전극을 커버하기 위한 층간 절연막 - 여기서, 콘택 홀이, 상기 층간 절연막에 배치되어, 상기 소스 영역 및 상기 베이스 영역을 둘 다 접속함 -; 및
    상기 층간 절연막의 상기 콘택 홀을 통해 상기 소스 영역 및 상기 베이스 영역을 둘 다 전기적으로 접속하기 위한 소스 전극을 포함하는
    탄화 규소 반도체 장치.
  8. 제7항에 있어서,
    상기 종형 파워 MOSFET은, 상기 채널 영역이 상기 실리콘 기판의 주표면과 평행한 평면형(planar type)의 종형 파워 MOSFET인
    탄화 규소 반도체 장치.
  9. 제7항에 있어서,
    상기 종형 파워 MOSFET은 제2 트렌치를 갖는 트렌치형의 종형 파워 MOSFET이고,
    상기 제2 트렌치는 상기 탄화 규소층의 표면 상에 배치되고,
    상기 게이트 절연막 및 상기 게이트 전극은 상기 제2 트렌치의 측벽에 배치되고,
    상기 소스 영역 및 상기 베이스 영역은 상기 제2 트렌치의 측벽과 접촉하고,
    상기 채널 영역은 상기 제2 트렌치의 측벽에 배치된
    탄화 규소 반도체 장치.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 실리콘 기판과 접촉하는 상기 도체층의 일부는 티타늄으로 만들어지고,
    상기 탄화 규소층과 접촉하는 상기 도체층의 다른 일부는 니켈로 만들어지는
    탄화 규소 반도체 장치.
  11. 제1 도전형 탄화 규소층 및 실리콘 기판을 갖는 반도체 기판에 배치된 반도체 소자를 포함하는 탄화 규소 반도체 장치 - 여기서, 상기 실리콘 기판의 주표면 상에, 상기 제1 도전형 탄화 규소층이 배치됨 - 에 있어서,
    상기 실리콘 기판의 이면에 배치되어, 상기 탄화 규소층에 도달하는 트렌치; 및
    상기 탄화 규소층과 상기 실리콘 기판 사이의 경계부의 상기 트렌치 내에 배치되어, 상기 탄화 규소층 및 상기 실리콘 기판에 둘 다 접속되는 도체층
    을 포함하고,
    여기서,
    상기 반도체 소자는, 전류가 상기 반도체 기판의 표리를 둘 다 흐르도록 하기 위하여, 종형 반도체 소자가 되고,
    상기 전류는 상기 이면 전극을 통해 흐르는
    탄화 규소 반도체 장치.
  12. 제11항에 있어서,
    상기 탄화 규소층과 상기 실리콘 기판 사이의 경계부에 배치되어, 그 결과, 제1 도전형 불순물의 불순물 농도가 상기 탄화 규소층의 불순물 농도보다 높아지는 저저항층
    을 더 포함하고,
    여기서,
    상기 트렌치는, 상기 저저항층에 도달하고,
    상기 이면 전극은, 상기 트렌치 내에 배치되어, 상기 저저항층과 상기 실리콘 기판 사이를 접속하는
    탄화 규소 반도체 장치.
  13. 제11항에 있어서,
    상기 실리콘 기판과 접촉하는 상기 이면 전극의 일부는 티타늄으로 만들어지고,
    상기 탄화 규소층과 접촉하는 상기 이면 전극의 다른 일부는 니켈로 만들어지는
    탄화 규소 반도체 장치.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 반도체 소자는 상기 탄화 규소층에 배치된 베이스 영역 및 이미터 영역을 갖는 바이폴라 트랜지스터이고,
    상기 베이스 영역은 제2 도전형을 갖고,
    상기 이미터 영역은 제1 도전형을 갖는
    탄화 규소 반도체 장치.
  15. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 반도체 소자는 상기 탄화 규소층의 제2 도전형층에 의해 제공되는 PN 다이오드인
    탄화 규소 반도체 장치.
  16. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 반도체 소자는 상기 탄화 규소층의 표면 상에서 금속층에 의해 제공되는 쇼트키 배리어 다이오드이고,
    상기 금속층은 상기 탄화 규소층의 표면과 쇼트키 접합하는
    탄화 규소 반도체 장치.
  17. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 반도체 소자는 종형 파워 MOSFET이고,
    상기 반도체 소자는,
    상기 탄화 규소층의 표층부에 상에 배치되어, 제2 도전형을 갖는 베이스 영역;
    상기 베이스 영역의 표층부 상에 배치되어, 제1 도전형을 갖는 소스 영역;
    상기 베이스 영역의 표층부에 있어서, 상기 탄화 규소층과 상기 소스 영역 사이에 끼인 부분에 의해 제공되는 채널 영역 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치된 게이트 전극;
    상기 게이트 전극을 커버하기 위한 층간 절연막 - 여기서, 콘택 홀이, 상기 층간 절연막에 배치되어, 상기 소스 영역 및 상기 베이스 영역을 둘 다 접속함 -; 및
    상기 층간 절연막의 상기 콘택 홀을 통해 상기 소스 영역 및 상기 베이스 영역을 둘 다 전기적으로 접속하기 위한 소스 전극을 포함하는
    탄화 규소 반도체 장치.
  18. 제17항에 있어서,
    상기 종형 파워 MOSFET은, 상기 채널 영역이 상기 실리콘 기판의 주표면과 평행한 평면형의 종형 파워 MOSFET인
    탄화 규소 반도체 장치.
  19. 제17항에 있어서,
    상기 종형 파워 MOSFET은 제2 트렌치를 갖는 트렌치형의 종형 파워 MOSFET이고,
    상기 제2 트렌치는 상기 탄화 규소층의 표면 상에 배치되고,
    상기 게이트 절연막 및 상기 게이트 전극은 상기 제2 트렌치의 측벽에 배치 되고,
    상기 소스 영역 및 상기 베이스 영역은 상기 제2 트렌치의 측벽과 접촉하고,
    상기 채널 영역은 상기 제2 트렌치의 측벽에 배치된
    탄화 규소 반도체 장치.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007013058A (ja) * 2005-07-04 2007-01-18 Toshiba Corp 半導体装置
EP2264741B1 (en) * 2006-01-10 2021-03-10 Cree, Inc. Silicon carbide dimpled substrate
US7541640B2 (en) * 2006-06-21 2009-06-02 Flextronics International Usa, Inc. Vertical field-effect transistor and method of forming the same
JP2008085082A (ja) * 2006-09-27 2008-04-10 Sony Corp パワーｍｏｓｆｅｔ及び同パワーｍｏｓｆｅｔを有する半導体装置及び同パワーｍｏｓｆｅｔの製造方法
SE532625C2 (sv) * 2007-04-11 2010-03-09 Transic Ab Halvledarkomponent i kiselkarbid
US8304316B2 (en) * 2007-12-20 2012-11-06 Cambridge Semiconductor Limited Semiconductor device and method of forming a semiconductor device
SG164324A1 (en) * 2009-02-20 2010-09-29 Semiconductor Energy Lab Semiconductor device and manufacturing method of the same
JP2011151350A (ja) * 2009-12-22 2011-08-04 Renesas Electronics Corp 半導体装置の製造方法、及び半導体装置
JP2012104568A (ja) 2010-11-08 2012-05-31 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP5858934B2 (ja) 2011-02-02 2016-02-10 ローム株式会社 半導体パワーデバイスおよびその製造方法
JP6101141B2 (ja) * 2013-04-18 2017-03-22 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2015072944A (ja) * 2013-10-01 2015-04-16 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63173371A (ja) * 1987-01-13 1988-07-16 Fujitsu Ltd 高耐圧絶縁ゲ−ト型電界効果トランジスタ
JP2612040B2 (ja) 1988-06-28 1997-05-21 株式会社豊田中央研究所 β−ＳｉＣを用いたＭＯＳ・ＦＥＴ及びその製造方法
JPH0411775A (ja) * 1990-04-28 1992-01-16 Fujitsu Ltd 半導体装置とその製造方法
JP2616380B2 (ja) * 1993-05-14 1997-06-04 日本電気株式会社 半導体装置の製造方法
JPH08213607A (ja) * 1995-02-08 1996-08-20 Ngk Insulators Ltd 半導体装置およびその製造方法
DE69828588T2 (de) * 1997-02-07 2006-02-09 Cooper jun., James Albert, West Lafayette Struktur zur erhöhung der maximalen spannung von siliziumkarbid-leistungstransistoren
JP3206727B2 (ja) 1997-02-20 2001-09-10 富士電機株式会社 炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法
JP3709688B2 (ja) 1997-03-05 2005-10-26 株式会社デンソー 炭化珪素半導体装置
JP3719323B2 (ja) 1997-03-05 2005-11-24 株式会社デンソー 炭化珪素半導体装置
JP3634627B2 (ja) * 1998-06-10 2005-03-30 古河電気工業株式会社 絶縁ゲート型バイポーラトランジスタとその製造方法
DE19859502C2 (de) * 1998-12-22 2000-12-07 Siemens Ag Sperrschicht-Feldeffekttransistor mit höher dotiertem Verbindungsgebiet
JP4075218B2 (ja) * 1999-06-16 2008-04-16 トヨタ自動車株式会社 ヘテロ接合型半導体装置
US6218254B1 (en) * 1999-09-22 2001-04-17 Cree Research, Inc. Method of fabricating a self-aligned bipolar junction transistor in silicon carbide and resulting devices
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6611002B2 (en) * 2001-02-23 2003-08-26 Nitronex Corporation Gallium nitride material devices and methods including backside vias
JP4802378B2 (ja) 2001-03-12 2011-10-26 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2002353452A (ja) * 2001-05-25 2002-12-06 Toshiba Corp 電力用半導体素子
JP2003068654A (ja) * 2001-08-27 2003-03-07 Hoya Corp 化合物単結晶の製造方法
US6657255B2 (en) * 2001-10-30 2003-12-02 General Semiconductor, Inc. Trench DMOS device with improved drain contact
US7091573B2 (en) * 2002-03-19 2006-08-15 Infineon Technologies Ag Power transistor
JP2004022639A (ja) * 2002-06-13 2004-01-22 Toshiba Ceramics Co Ltd ショットキーバリアダイオード
KR100442881B1 (ko) * 2002-07-24 2004-08-02 삼성전자주식회사 고전압 종형 디모스 트랜지스터 및 그 제조방법
JP3926753B2 (ja) * 2003-03-06 2007-06-06 富士通株式会社 コネクタ基板の製造方法
US7217954B2 (en) * 2003-03-18 2007-05-15 Matsushita Electric Industrial Co., Ltd. Silicon carbide semiconductor device and method for fabricating the same

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