JP3926753B2 - コネクタ基板の製造方法 - Google Patents
コネクタ基板の製造方法 Download PDFInfo
- Publication number
- JP3926753B2 JP3926753B2 JP2003060070A JP2003060070A JP3926753B2 JP 3926753 B2 JP3926753 B2 JP 3926753B2 JP 2003060070 A JP2003060070 A JP 2003060070A JP 2003060070 A JP2003060070 A JP 2003060070A JP 3926753 B2 JP3926753 B2 JP 3926753B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- hole
- resist film
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はコネクタ基板の製造方法に係り、より詳しくは、高誘電体キャパシタを内蔵するインターポーザの製造に適用できるコネクタ基板の製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器のより一層の小型化及び高性能化に伴って、メモリ、ＣＰＵ及び論理回路などの機能を１つの半導体チップに集積したシステムＬＳＩが広く使用されている。しかし、システムＬＳＩにはコストや開発期間などの面で課題が残されている。
【０００３】
そこで、個別に製造された部品を１つのパッケージに収納してシステムＬＳＩに近い性能を実現するシステムインパーケージ（ＳＩＰ）が開発されている。システムインパッケージでは、インターポーザと呼ばれるコネクタ基板が使用されている。インターポーザの一方の面に設けられた電極には半導体チップなどの電子部品が接合され、他方の面に設けられた電極にはマザーボードの接続端子が接合される。そして、インターポーザには、一方の面から他方の面に貫通する貫通孔が設けられており、一方の面の接続端子と他方の面の接続端子とは貫通孔内に埋め込まれた導電体を介して電気的に接続されている。
【０００４】
ところで、インターポーザには、電源電圧のノイズなどを除去するためにチップコンデンサを搭載したものがある。しかし、この場合、チップコンデンサと半導体チップとの間で配線の引き回しが必要であることから、これらのリード間では比較的大きなインダクタンスが存在する。このため、クロック周波数の高い半導体チップにおいては、このようなチップコンデンサを設けても電源電圧の変動の抑制及び高周波ノイズの低減の効果は小さい。
【０００５】
そこで、コンデンサ（キャパシタ）を内蔵したインターポーザを作成し、そのコンデンサの上に半導体チップを実装することにより、半導体チップとコンデンサとの配線距離を最短にしてインダクタンスを低減させることが提案されている。
【０００６】
近年、キャパシタを構成する誘電体膜としてＢＳＴなどの高誘電体材料が使用されるようになってきている。ＢＳＴ膜をキャパシタの高誘電体膜として使用する場合は、成膜されたＢＳＴ膜を結晶化するために７００〜８００℃の高温で熱処理する必要がある。このため、従来、インターポーザの基板としては耐熱性の高いセラミック基板などが使用される。このようなセラミック基板は、例えば、粘度板に貫通孔を形成した後に、それを焼成することにより得られる。そして、貫通孔に導電体が形成される。
【０００７】
しかしながら、上記したようなセラミック基板は、その表面（研磨面）の平坦性が悪く、また表面から貫通孔に充填された導電体上面にかけて凹凸が存在するため、セラミック基板上に薄膜のＢＳＴ膜を形成するとＢＳＴ膜にクラックなどが発生し、所要のＢＳＴ膜を得ることが困難になる。このように、セラミック基板上に高性能なキャパシタ回路を歩留りよく形成することは困難である。
【０００８】
また、セラミック基板は、上記したように貫通孔を有する粘度板が焼成されて作成されるため、焼成されるときに収縮が生じる。しかも、粘度板に含まれるバインダの局在などがあると収縮も不均一となることから、基板全体にわたって焼成収縮率を一定に制御することは困難を極める。
【０００９】
このため、微細ピッチの貫通孔を有するセラミック基板を作成する場合、セラミック基板内で貫通孔のピッチがばらついて設計許容値から外れてしまう場合がある。特に、大型のセラミック基板を用いて多数個のインターポーザを製造する際には、製造歩留りが低下して製造コストの上昇を招く恐れがある。
【００１０】
そこで、表面の平坦性がよいと共に、微細加工しやすく、かつ大型基板を使用する際にも高い製造歩留りを得やすいシリコン基板をインターポーザの基板として使用することが提案されている。
【００１１】
特許文献１〜４には、半導体装置の素子分離領域を形成するために半導体基板にトレンチホールを形成することについて記載されている。しかしながら、特許文献１〜４は、高誘電体キャパシタなどの受動素子を備えたインターポーザ用の半導体基板に導電体を充填するためのトレンチホールを形成するものでなく、本発明を示唆するものでない。
【００１２】
【特許文献１】
特開平９−８１１８号公報
【特許文献２】
特開平１１−７４３４０号公報
【特許文献３】
特開平１１−１４５２７３号公報
【特許文献４】
特開２００１−４４２７３号公報
【００１３】
【発明が解決しようとする課題】
シリコン基板をインターポーザの基板として使用する場合、予めトレンチホール内に導電体が充填されたシリコン基板上に高誘電体キャパシタを形成する方法では、高誘電体膜を形成する際にトレンチホールに係る凹凸に起因して高誘電体膜にクラックが発生して製造歩留りが低下する恐れがある。
【００１４】
この問題を回避するためには、トレンチホールに導電体が充填されたシリコン基板を研磨するなどしてその表面を鏡面仕上げする必要があるので、製造コストの上昇を招く。
【００１５】
また、上記した方法では、シリコン基板のトレンチホールに導電体が充填された状態で高誘電体膜を高温で熱処理することになる。このため、導電体の酸化膨張や焼結収縮、及びシリコン基板と導電体との熱膨脹係数の差による熱応力により導電体にクラックが生じるなどの不具合が発生しやく、キャパシタを含む回路を歩留りよく形成することが困難になる。
【００１６】
本発明は以上の問題点を鑑みて創作されたものであり、高誘電体キャパシタなどの受動素子を内蔵し、かつ貫通孔に導電体が充填された半導体基板から構成されるコネクタ基板を何ら不具合が発生することなく製造することができるコネクタ基板の製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記問題を解決するため、本発明はコネクタ基板の製造方法に係り、第１絶縁膜を備えた半導体基板の該第１絶縁膜の上に、薄膜により構成される受動素子を形成する工程と、前記第１絶縁膜上の孔形成部に開口部を備えたレジスト膜を、前記受動素子及び第１絶縁膜上に形成する工程と、前記レジスト膜の開口部を通して前記第１絶縁膜及び前記半導体基板をエッチングすることにより、前記第１絶縁膜の開口部が前記半導体基板のトレンチホールの内側に配置されて形成されるひさし部を備える孔を形成する工程と、前記レジスト膜を熱処理することにより、前記レジスト膜の開口部の側面を外側に傾ける工程と、前記レジスト膜の膜厚方向の一部をエッチングすることにより、前記レジスト膜の開口部を前記ひさし部の上面が露出する位置まで外側に後退させる工程と、前記レジスト膜をマスクにして、前記第１絶縁膜のひさし部を除去する工程と、前記レジスト膜を除去する工程と、前記孔の内面に第２絶縁膜を選択的に形成する工程と、前記受動素子に接続される導電体を前記孔の中に充填する工程と、前記半導体基板を背面側から削ることにより、前記導電体の一部を露出させる工程とを有することを特徴とする。
【００１８】
本発明では、まず、平坦な半導体基板の上に第１絶縁膜を介して受動素子（高誘電体キャパシタなど）が形成された後に、第１絶縁膜上の孔形成部に開口部をもつレジスト膜が形成される。その後、レジスト膜の開口部を通して第１絶縁膜及び半導体基板がエッチングされて孔が形成される。このとき、孔は、第１絶縁膜の開口部が半導体基板のトレンチホールの内側に配置されて形成されるひさし部を備えた状態で形成される。
【００１９】
次いで、レジスト膜をそのままマスクとして使用し、上記した孔のひさし部をウェット又はドライエッチングなどにより除去する。その後にレジスト膜が除去される。
【００２０】
続いて、受動素子に接続される導電体が孔の中に埋め込まれて形成された後に、半導体基板が背面側から削られて導電体の一部が半導体基板の背面に露出して接続端子となる。
【００２１】
本発明では、半導体基板に孔及びその中に充填される導電体を形成する前に、平坦な状態の半導体基板上に第１絶縁膜を介して薄膜により構成される受動素子（高誘電体キャパシタなど）が形成される。すなわち、受動素子は半導体基板の孔による表面の凹凸の影響を受けないで形成されるため、受動素子の薄膜にクラックなどが発生することが回避され、受動素子の製造歩留りが向上する。
【００２２】
また、第１絶縁膜のひさし部を除去する工程で、孔を形成する際に使用したレジスト膜をそのままマスクとして兼用するようにしたことから、特別にレジスト膜をパターニングする工程を追加する必要がないので製造コストが上昇するといった問題が解消される。
【００２３】
また、半導体基板に形成される孔及び導電体は、半導体基板上に受動素子が形成された後に形成されるようにしたので、高誘電体キャパシタなどの受動素子を形成する場合、導電体は高誘電体膜を高温で熱処理する際の熱の影響を受けなくなる。従って、導電体が高温で熱処理されることに起因して欠陥が発生するといった問題が解消されるので、コネクタ基板の製造歩留りを向上させることができる。
【００２４】
本発明の一つの好適な態様では、孔を形成する工程において、レジスト膜の開口部をひさし部の上面が露出する位置まで外側に後退させるようにしてもよい。
【００２５】
上記した発明において、半導体基板のトレンチホールはレジスト膜の開口部から外側にサイドエッチングされて形成されることから、第１絶縁膜のひさし部を除去した後（レジスト除去前）には、結果的にレジスト膜はトレンチホールの内壁近傍部を塞いでしまうことになる。
【００２６】
このため、第１絶縁膜のひさし部をエッチングした後（レジスト除去前）に孔の内面をウェット洗浄する場合、特に孔のアスペクト比が大きくなると、レジスト膜の影響で洗浄液の循環不良が起こって、孔の内面に付着した反応生成物などに起因するエッチング残渣を除去できなくなる場合が想定される。
【００２７】
しかしながら、本発明では、第１絶縁膜のひさし部の上面が露出する位置までレジスト膜を後退させた後に，該ひさし部を除去するようにしたので、レジスト膜が孔（トレンチホール）を塞がなくなる。
【００２８】
従って、第１絶縁膜のひさし部を除去した後（レジスト除去前）にウェット洗浄が行われる場合、洗浄液が孔内全体にわたって循環・供給されるようになるので、孔の内面に付着するエッチング残渣を容易に除去することができるようになる。
【００２９】
さらには、レジスト膜を後退させて第１絶縁膜のひさし部の上面が露出するようにしたので、異方性ドライエッチングなどにより第１絶縁膜のひさし部を半導体基板に対して選択的に除去できるようになる。この場合、第１絶縁膜のひさし部を除去する際に、半導体基板の孔内のエッチング残渣が同時にドライクリーニングされるので、さらにエッチング残渣が減少し、パーティクルの発生を抑制することができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００３１】
本発明の実施形態を説明する前に、インターポーザとなるシリコン基板上にキャパシタを含む回路を形成した後に、シリコン基板に孔を形成する方法における不具合な点について説明する。図９はシリコン基板にトレンチホールを形成する際の不具合な点を示す断面図である。
【００３２】
図９（ａ）に示すように、まず、シリコン基板１００上に絶縁膜１０２が形成され、この絶縁膜１０２上に孔を形成するための開口部１０４ａを有するレジスト膜１０４が形成されたものが用意される。なお、特に明記されていないが、シリコン基板１００上の所定部には、既に上部電極と下部電極との間にＢＳＴ膜などの高誘電体膜が挟まれた構造の高誘電体キャパシタ（不図示）が形成されている。
【００３３】
その後、図９（ｂ）に示すように、レジスト膜１０４をマスクにしてその開口部１０４ａに露出する絶縁膜１０２とシリコン基板１００とをＲＩＥにより順次エッチングすることによりトレンチホール１００ａを形成する。このとき、絶縁膜１０２のエッチングが終了してシリコン基板１００のエッチングに進む際に急激にエッチングレートが上昇することに起因して、トレンチホール１００ａは絶縁膜１０４の開口部の外側にサイドエッチングされた状態で形成される。
【００３４】
続いて、図９（ｃ）に示すように、レジスト膜１０４が除去される。このとき、絶縁膜１０２は、トレンチホール１００ａの内側に向ってひさし部１０２ａが突出した状態となっている。
【００３５】
次いで、トレンチホール１００ａの内面に絶縁膜及びシード金属膜が順次形成され、シード金属膜をめっき給電層に利用した電解めっきにより、導電体がトレンチホール内に埋め込まれて形成される。このとき、図９（ｃ）のように絶縁膜１０２のひさし部１０２ａがトレンチホール１００ａ内に突出していると、シード金属膜をスパッタ法により形成する際に、ひさし部１０２ａが陰になってその直下のトレンチホール１００ａの側面部にシード金属膜が成膜されず、トレンチホール１００ａ内でシード金属膜が断線した状態となる。
【００３６】
トレンチホール１００ａ内に電解めっきにより導電体を埋め込む際には、シード金属膜がめっき給電像として利用されるので、シード金属膜が断線している部分が存在するとトレンチホール１００ａ内にボイドなどが発生することとなり、トレンチホール１００ａ内に導電体を信頼性よく埋め込むことが困難になる。
【００３７】
しかも、トレンチホール１００ａの内面に形成される絶縁膜もステップカバレジが悪くなるため、導電体とシリコン基板との電気的な絶縁の信頼性が悪いという問題も残る。
【００３８】
絶縁膜１０２のひさし部１０２ａが残存しないようにする第１の方法としては、絶縁膜１０２をエッチングした後にレジスト膜１０４を除去し、再度、絶縁膜１０２の開口部より小さい開口部を有するレジスト膜をシリコン基板１００上に形成し、次いでシリコン基板１００をエッチングする方法がある。シリコン基板１００をエッチングする際に使用されるレジスト膜は、シリコン基板１００がサイドエッチングする分だけ絶縁膜１０２の開口部の内側に配置されるため、トレンチホールの側面は絶縁膜１０２の開口部に対応するようになり、絶縁膜１０２のひさし部１０２ａは残存しなくなる。
【００３９】
また、第２の方法としては、レジスト膜１０４をマスクにして絶縁膜１０２とシリコン基板１００とを順次エッチングし、レジスト膜１０４を除去した後に、再度、ひさし部１０２ａを露出させる開口部を有するレジスト膜を形成し、ひさし部１０２ａを選択的に除去する方法がある。
【００４０】
しかしながら、上記した第１又は第２の方法では、トレンチホール１００ａを形成する工程でレジスト膜を２回パターニングする必要があるので、製造コストの上昇を招いてしまう。
【００４１】
以下に説明する本発明の実施形態は、上記したような問題を解消することができる。
【００４２】
（第１の実施の形態）
図１〜図５は本発明の第１実施形態に係るコネクタ基板の製造方法を順に示す断面図である。図１（ａ）に示すように、第１実施形態のコネクタ基板の製造方法は、まず、厚みが例えば６２５μｍ程度のシリコン基板１０（半導体基板）を用意し、シリコン基板１０上に膜厚が５００ｎｍ程度の第１絶縁膜１２を形成する。第１絶縁膜１２としては、シリコン酸化膜、ＰＳＧ(Phospho-Silicate Glass)膜、シリコン窒化膜又は窒化チタン（ＴｉＮ）膜などが使用される。
【００４３】
その後、シリコン基板１０上に所望の受動素子を形成する。本実施形態では、受動素子として高誘電体キャパシタを形成する。詳しく説明すると、図１（ｂ）に示すように、まず、第１絶縁膜１２上にＰｔ（白金）膜をスパッタにより成膜して第１導電膜１４ａとする。次いで、第１導電膜１４ａ上にＢＳＴ系のゾル−ゲルを塗布してＢＳＴ膜を形成した後、８００℃の温度の酸素雰囲気でＢＳＴ膜を熱処理することにより高誘電体膜１６ａとする。続いて、高誘電体膜１６ａ上にＰｔ膜をスパッタにより成膜して第２導電膜１８ａとする。
【００４４】
次いで、図１（ｃ）に示すように、第２導電膜１８ａ、高誘電体膜１６ａ及び第１導電膜１４ａを所定の形状になるように順次パターニングすることにより、下部電極１４、キャパシタ用高誘電体膜１６及び上部電極１８により構成されるキャパシタＱを形成する。
【００４５】
本実施形態では、シリコン基板１０に孔を形成する前にキャパシタＱを形成するようにしたことから、全体にわたって平坦性の高いシリコン基板１０上に所要の膜特性を有する高誘電体膜が何ら不具合が発生することなく形成される。これにより、高性能なキャパシタＱを容易に得ることができる。
【００４６】
しかも、本実施形態では、後述するように、キャパシタＱを作成した後に、シリコン基板１０の孔に導電体を充填するようにしている。このため、上記したＢＳＴ膜を高温で熱処理して高誘電体膜１６ａを形成する際に、シリコン基板１０の孔に充填された導電体の収縮、膨張に起因する欠陥などが発生する恐れがない。
【００４７】
その後、図２（ａ）に示すように、キャパシタＱ及び第１絶縁膜１２上に感光性ポリイミド膜などをパターニングすることにより、キャパシタＱの下部電極１４及び上部電極１８に通じるコンタクトホール２０ａを有する層間絶縁膜２０を形成する。このとき同時に、層間絶縁膜２０はシリコン基板１０上方の孔形成部にも開口部２０ｂが形成されるようにパターニングされる。
【００４８】
次いで、シリコン基板１０の上側全面にスパッタによりＣｒ（クロム）膜とＣｕ（銅）膜とを順次成膜してシード膜（不図示）を形成する。続いて、シード膜をめっき給電層に利用した電解めっきにより、シード膜上にＣｕ膜などの金属膜（不図示）を形成する。
【００４９】
その後に、金属膜をフォトリソグラフィ法でパターニングすることにより配線２２ａ，２２ｂ，２２ｃを形成する。配線２２ａはコンタクトホール２０ａを介してキャパシタＱの上部電極１８に接続され、また配線２２ｂはコンタクトホール２０ａを介してキャパシタＱの下部電極１４に接続される。このとき、その他の配線２２ｃなどが同時に形成される。なお、配線２２ａ，２２ｂ，２２ｃをサブトラクティブ法により形成する形態を例示したが、セミアディティブ法又はフルアディティブ法により形成するようにしてもよい。
【００５０】
次いで、図２（ｂ）に示すように、層間絶縁膜２０の開口部２０ｂ内の第１絶縁膜１２上に径が例えば５０μｍ程度の開口部２３ａを有するレジスト膜２３を図２（ａ）の構造体の上に形成する。その後、図２（ｃ）に示すように、レジスト膜２３の開口部２３ａを通して、第１絶縁膜（シリコン酸化膜）１２を例えばＣ4Ｆ8とＳＦ6との混合ガスを用いたＲＩＥなどでエッチングすることにより、第１絶縁膜１２に開口部１２ａを形成する。
【００５１】
続いて、同じくレジスト膜２３をマスクにして、シリコン基板１０を例えばＳＦ6を用いたＲＩＥなどでエッチングすることにより、深さが例えば１５０μｍ程度のトレンチホール１０ａを形成する。これにより、第１絶縁膜１２の開口部１２ａとシリコン基板１０のトレンチホール１０ａとにより構成される孔１１が得られる。
【００５２】
第１絶縁膜１２及びシリコン基板１０は、フッ素原子、塩素原子又は臭素原子を含むガス、水素ガス、酸素ガス及び不活性ガスなどの群から選択されるガスの組み合わせによる様々なエッチング条件でエッチングすることができる。
【００５３】
このとき、前述したように、第１絶縁膜１２からシリコン基板１０にエッチングが移行する際に急激なエッチングレートの上昇が起こることに起因して、図２（ｃ）に示すように、シリコン基板１０のトレンチホール１０ａは第１絶縁膜１２の開口部１２ａから外側にサイドエッチングされた状態で形成される。
【００５４】
つまり、第１絶縁膜１２の開口部１２ａの近傍部分は、シリコン基板１０のトレンチホール１０ａの内側に突出するひさし部１２ｘとなる。このように、孔１１は、第１絶縁膜１２の開口部１２ａがシリコン基板１０のトレンチホール１０ａより内側に配置されることにより形成されるひさし部１２ｘをもった状態で形成される。
【００５５】
なお、第１絶縁膜１２及びシリコン基板１０をエッチングする方法としては、ＲＩＥなどのドライエッチングの他に、ウェットエッチング、イオンミリング、又はサンドブラストなどの方法がある。さらには、これらの方法を組み合わせてエッチングを行ってもよい。
【００５６】
次いで、図３（ａ）に示すように、レジスト膜２３をそのままマスクに利用して、バッファードフッ化水素酸（ＢＨＦ（ＨＦ：７％））により、第１絶縁膜（シリコン酸化膜）１２をその開口部１２ａに露出する側面部から横方向にサイドエッチングすることにより、第１絶縁膜１２のひさし部１２ｘを除去する。
【００５７】
第１絶縁膜１２としてＰＳＧ膜を用いる場合、同様にＢＨＦによりサイドエッチングすることができる。また、第１絶縁膜１２としてシリコン窒化膜又はＴｉＮ膜を用いる場合は、アルゴン（Ａｒ）を用いたイオンミリングによりひさし部１２ｘが除去される。すなわち、シリコン基板１０に孔１１が形成される際に、レジスト膜２３の一部がＲＩＥでエッチングされてその開口部２３がテーパー形状（図２（ｃ））となるため、イオンミリングによりレジスト膜２３の開口部２３ａの下側縁部と第１絶縁膜１２のひさし部１２ｘとが選択的にエッチングされる。
【００５８】
このとき、シリコン基板１０の底部も同時にエッチングされるが、イオンミリングは孔１１の下側になるにつれてエッチングレートが低下する特性を有するので、シリコン基板１０の底部が多量にエッチングされるといった不具合は発生しない。
【００５９】
以上のように、本実施形態では、トレンチホール１０ａを形成する際に使用されたレジスト膜２３は、第１絶縁膜１２のひさし部１２ｘを除去するためのマスクとして兼用される。このため、第１絶縁膜１２のひさし部１２ｘを除去するために、レジスト膜を形成する工程を特別に追加する必要がないので、製造コストが上昇するといた問題が解消される。
【００６０】
なお、図３（ａ）では、第１絶縁膜１２の開口部１２ａがトレンチホール１０ａの外側に配置される形態を例示しているが、第１絶縁膜１２の開口部１２ａがトレンチホール１０ａに対応する位置に配置されるようにしてよい。つまり、第１絶縁膜１２のサイドエッチング量は特に限定されるものではなく、第１絶縁膜１２のひさし部１２ｘが後工程で不具合が発生しない程度に除去されるようにすればよい。
【００６１】
続いて、レジスト膜２３を除去した後に、図３（ｂ）に示すように、シリコン基板１０の上側全面にＣＶＤによりシリコン酸化膜などの第２絶縁膜２４を形成する。第２絶縁膜２４は、後にトレンチホール１０ａ内に充填される導電体とシリコン基板１０とを電気的に絶縁するために設けられる。このとき、孔１１には第１絶縁膜１２のひさし部１２ｘが存在しないので、第２絶縁膜２４は孔１１の内面にステップカバレジがよい状態で成膜される。
【００６２】
次いで、同じく図３（ｂ）に示すように、孔１１が形成された部分及びその周囲を被覆するドライフィルムレジスト膜２６を第２絶縁膜２４上にパターニングする。続いて、ドライフィルムレジスト膜２６をマスクして第２絶縁膜２４をウェットエッチングする。これにより、図３（ｃ）に示すように、孔１１の内面及びその周囲に第２絶縁膜２４が選択的に残されると共に、配線２２ａ，２２ｂ，２２ｃが露出する。
【００６３】
その後に、ドライフィルムレジスト膜２６除去する。このとき、孔１１内に剥離残渣が発生しないようにドライフィルムレジスト膜２６を膨潤させて除去する方法を採用することが好ましい。
【００６４】
次いで、図４（ａ）に示すように、図３（ｃ）の構造体の上にスパッタによりＣｒ膜とＣｕ膜とを順次成膜してシード膜２８とする。このとき、孔１１内には第１絶縁膜１２のひさし部１２ｘが存在しないので、シード膜２８は断線することなく連続膜として形成される。続いて、図４（ｂ）に示すように、孔１１及びその周囲が露出する開口部３０ａを有するレジスト膜３０を形成する。
【００６５】
その後、図４（ｃ）に示すように、シード膜２８をめっき給電層に利用した電解めっきにより、孔１１内及びレジスト膜３０の開口部３０ａにＣｕ膜パターン３２を充填する。このとき、シード膜２８はトレンチホール１０ａ内に断線することなく連続膜として形成されているため、Ｃｕ膜パターン３２はボイドが発生することなく安定して孔１１内に埋め込まれて形成される。
【００６６】
次いで、図５（ａ）に示すように、レジスト膜３０を除去した後、Ｃｕ膜パターン３２をマスクにしてシード膜２８を層間絶縁膜２０が露出するまでエッチングする。これにより、図５（ｂ）に示すように、シード膜２８及びＣｕ膜パターン３２から構成される導電体３４が得られる。また、このとき、各配線２２ａ，２２ｂ，２２ｃは電気的に分離される。
【００６７】
本実施形態では、高温での熱処理工程を伴って形成されるキャパシタＱは導電体３４が形成される前に既に作成されている。従って、導電体３４は後工程で高温の熱処理を施されることはないので、熱処理に起因する導電体３４の収縮、膨張に起因する欠陥などが発生する恐れがなくなる。これにより、コネクタ基板の製造における欠陥率が低くなることから、製造歩留りが向上して製造コストが低減される。
【００６８】
続いて、シリコン基板１０の背面（キャパシタＱが形成されていない面）を機械研磨し、孔１１の底部から２０〜３０μｍ手前の位置で研磨を終了する。その後、シリコン基板１０の背面をウェットエッチングして孔１１の底部の第２絶縁膜２４を露出させる。さらに、シリコン基板１０の背面に露出する第２絶縁膜２４をプラズマエッチングすることにより孔１１内の導電体３４を露出させる。
【００６９】
これにより、図５（ｃ）に示すように、孔１１はシリコン基板１０の素子形成面から背面に貫通する貫通孔１１ａとなる。
【００７０】
このようにして、シリコン基板１０の背面に露出する導電体３４の面が接続端子３４ａとなり、配線基板（マザーボード）の接続パッドに接続される。また、導電体３４の接続端子３４ａは貫通孔１１ａ内に充填された導電体３４及び配線２２ｂを介してキャパシタＱの下部電極１４に電気的に接続される。
【００７１】
その後に、シリコン基板１０の背面に導電体３４を露出させる開口部３６ａを有するポリイミドなどからなるカバー絶縁膜３６を印刷などにより形成する。又は、開口部が設けられた絶縁性シートをシリコン基板１０の背面に貼着することによりカバー絶縁膜３６としてもよい。あるいは、コネクタ基板が実装される配線基板にソルダレジスト膜が形成される場合は、カバー絶縁膜３６を省略してもよい。
【００７２】
以上により、本発明の第１実施形態に係るコネクタ基板の製造方法により製造されたコネクタ基板１が得られる。
【００７３】
本実施形態のコネクタ基板の製造方法では、まず、シリコン基板１０の孔１１に導電体３４を充填する前に、シリコン基板１０上に第１絶縁膜１２を介して高誘電体膜１６を有するキャパシタＱが形成される。このように、平坦性の高いシリコン基板１０上にキャパシタＱが形成されるようにしたので、所要の膜特性の高誘電体膜１６を有するキャパシタＱが形成される。しかも、シリコン基板１０を研磨して平坦化する必要もないので、従来技術に比べて製造工程が簡易なものとなる。
【００７４】
その後、第１絶縁膜１２上の孔形成部に開口部２３ａを有するレジスト膜２３が形成される。次いで、このレジスト膜２３をマスクにして第１絶縁膜１２とシリコン基板１０とが順次エッチングされて孔１１が形成される。このとき、孔１１内の第１絶縁膜１２にはひさし部１２ｘが形成される。続いて、このレジスト膜２３を残した状態で第１絶縁膜１２のひさし部１２ｘをサイドエッチングさせて除去する。
【００７５】
このように、本実施形態では、孔１１を形成するためのレジスト膜２３をそのまま第１絶縁膜１２のひさし部１２ｘを除去するマスクとして兼用するようにしている。このため、ひさし部１２ｘを除去するために特別にレジスト膜をパターニングする工程を追加としないので、製造コストが上昇するといった問題が解消される。
【００７６】
続いて、孔１１の内面及びその周囲に第２絶縁膜２４が選択的に形成された後、孔１１内にキャパシタＱに電気的に接続される導電体３４が充填される。次いで、シリコン基板１０の背面が削られて導電体３４の下面の接続端子３４ａがシリコン基板１０の背面に露出する。その後に、導電体３４の接続端子３４ａが露出する開口部３６ａを有するカバー絶縁膜３６が形成される。
【００７７】
これにより、シリコン基板１０の背面に露出する導電体部３４の接続端子３４ａは、貫通孔１１ａを介してシリコン基板１０の素子形成面のキャパシタＱに電気的に接続される。
【００７８】
このように、本実施形態では、シリコン基板１０上方にキャパシタＱが形成された後に、シリコン基板１０に孔１１ａとそれに充填される導電体３４とが形成されるようにしたので、導電体３４はキャパシタＱを形成する際の高温の熱処理の影響を受けない。このため、導電体３４が高温で熱処理されることに起因して欠陥が発生するといった問題が解消されるので、コネクタ基板の製造歩留りを向上させることができる。
【００７９】
また、シリコン基板１０に孔１０ａなどを形成する工程はフォトリソグラフィ及び薄膜プロセスにより行われるため、セラミック基板を使用する場合と違って、大面積のシリコン基板を使用する場合であっても孔１０のウェハ内でのピッチのばらつきが小さくなって孔１０ａが精度よく形成されるようになる。
【００８０】
以上のことから、受動素子を内蔵したインターポーザを代表とするＳＩＰ基板に適用されるコネクタ基板が低コストで、かつ高歩留りで容易に製造されるようになる。
【００８１】
（第２の実施の形態）
図６及び図７は本発明の第２実施形態のコネクタ基板の製造方法を示す断面図である。第２実施形態が第１実施形態と異なる点は、レジスト膜２３をマスクにしてシリコン基板１０にトレンチホール１０ａを形成した後に、レジスト膜２３の開口部２３ａを外側に後退させて第１絶縁膜１２のひさし部１２ｘの上面を露出させた状態でひさし部１２ｘを除去することにある。第２実施形態では第１実施形態と同一工程についてはその詳しい説明を省略する。
【００８２】
前述した第１実施形態では、図２（ｃ）及び図３（ａ）に示すように、シリコン基板１０のトレンチホール１０ａはレジスト膜２３の開口部２３ａから外側にサイドエッチングされて形成されることから、結果的にレジスト膜２３はトレンチホール１０ａの外周近傍部を塞いでしまうことになる。このため、特にトレンチホール１０ａのアスペクト比が大きくなると、ひさし部１２ｘをエッチングした後（レジスト除去前）に行われる洗浄工程において、洗浄液の循環不良が起こってトレンチホール１０ａの内面を十分に洗浄できなくなる場合がある。その結果、トレンチホールの内面に付着した反応生成物などに起因するエッチング残渣を除去できなくなり、パーティクルの発生原因になる場合が想定される。第２実施形態は、このような不具合が発生することを回避することができる。
【００８３】
第２実施形態のコネクタ基板の製造方法は、図６（ａ）に示すように、まず、第１実施形態と同様な方法により、図２（ｃ）と同様にレジスト膜２３をマスクにして第１絶縁膜１２及びシリコン基板１０をエッチングして孔１１を形成し、レジスト膜２３を残した状態にしておく。
【００８４】
その後、図６（ｂ）に示すように、図６（ａ）の構造体をクリーンオーブンで１３０℃の温度で２０分間加熱してレジスト膜２３を軟化させることにより、開口部２３ａの側面をその外側にさらに傾斜させてテーパー形状にする。そのような特性を有するレジスト膜２３としては熱可塑性のレジスト材料などが使用される。
【００８５】
次いで、酸素（Ｏ2）又はＯ2を含むガスを用いたドライエッチング（ＲＩＥなど）によりレジスト膜２３全面をエッチングすることにより、レジスト膜２３の開口部２３ａの下部を外側に例えば５μｍ程度後退させる。これにより、図６（ｃ）に示すように、レジスト膜２３の開口部２３ａはトレンチホール１０ａの外周より外側に配置されると共に、第１絶縁膜１２のひさし部１２ｘの上面が露出した状態となる。
【００８６】
なお、レジスト膜２３をドライエッチングして開口部２３ａを後退させる方法としては、異方性エッチングを使用してもよいし、あるいは等方性エッチングを使用してもよい。また、ドライエッチングの代わりに、イオンミリングを用いてもよい。
【００８７】
続いて、開口部２３ａを後退させたレジスト膜２３をマスクにしてバッファードフッ化水素酸により第１絶縁膜１２（シリコン酸化膜又はＰＳＧ膜）のひさし部１２ｘをウェットエッチングして除去する。
【００８８】
このようにすることにより、図７（ａ）に示すように、レジスト膜２３はトレンチホール１０ａの外周近傍部を塞がなくなるため、ひさし部１２ｘを除去した後の洗浄時に、孔１１ａ内に洗浄液が十分に循環・供給されるようになる。従って、孔１１ａ内にエッチング残渣が残るといった不具合が解消される。
【００８９】
その後に、レジスト膜２３を除去することにより、図７（ｂ）の構造体が得られる。
【００９０】
続いて、第１実施形態と同様に、第２絶縁膜２４をトレンチホール内に形成する工程（図３（ｂ））からシリコン基板１０の背面にカバー絶縁膜３６を形成する工程（図５（ｃ））までを遂行することにより、図５（ｃ）と同様な構造のコネクタ基板１が得られる。
【００９１】
第２実施形態は、第１実施形態と同様な効果を奏する。これに加えて、孔１１形成用のレジスト膜２３がトレンチホール１０ａの外周近傍部を塞がないようにしたので、孔１１内の内面に付着するエッチング残渣を洗浄液で容易に除去できるようになり、製造歩留りを向上させることができる。
【００９２】
（第３の実施の形態）
図８は本発明の第３実施形態のコネクタ基板の製造方法を示す断面図である。第３実施形態が第２実施形態と異なる点は、第１絶縁膜１２のひさし部１２ｘをウェットエッチングではなくドライエッチングなどにより除去することにある。第３実施形態では、第１及び第２実施形態と同一工程についてはその詳しい説明を省略する。
【００９３】
第３実施形態のコネクタ基板の製造方法は、図８（ａ）に示すように、第２実施形態と同様な方法により、図６（ｃ）と同様な構造体を形成する。すなわち、シリコン基板１０に孔１１を形成した後に、レジスト膜２３の開口部２３ａを外側に後退させて第１絶縁膜１２のひさし部１２ｘの上面を露出させる。
【００９４】
その後、図８（ｂ）に示すように、Ｃ4Ｆ8とＯ2とを用いたドライエッチングにより、レジスト膜２３をマスクにして第１絶縁膜（シリコン酸化膜やＰＳＧ膜）１２のひさし部１２ｘを異方性エッチングする。これにより、図８（ｂ）に示すように、第１絶縁膜１２はレジスト膜２３の開口部２３ａからサイドエッチングされることなくレジスト膜２３に忠実にエッチングされてひさし部１２ｘが除去される。
【００９５】
このようなエッチング条件では、エッチング選択比（シリコン酸化膜（ＰＳＧ膜）のエッチレート／シリコン基板のエッチレート）が高いため、ひさし部１２ｘがシリコン基板１０に対して選択的にエッチングされる。エッチングガスは上記した例に限定されるものではなく、同様な選択比が得られるガス種であれば適用することができる。
【００９６】
ドライエッチング装置としては、ＩＣＰ（Inductive Coupled Plasma）型、ＴＣＰ（Transfer Coupled Plasma）型、平行平板型などの各種ドライエッチング装置を使用することができる。
【００９７】
前述した第１又は第２実施形態では、シリコン基板１０の孔１１のアスペクト比（深さ／径）が比較的高い場合（例えば１以上）、孔１１の内面に付着する反応生成物などに起因するエッチング残渣を除去しきれなくなる場合が想定される。
【００９８】
しかしながら、第３実施形態では、ドライエッチングを用いて第１絶縁膜１２のひさし部１２ｘをエッチングするようにしたので、トレンチホール１０ａ内に付着したエッチング残渣がドライエッチングのプラズマでクリーニングされて除去される。このため、トレンチホール１０ａのアスペクト比が高い場合であっても、エッチング残渣によるパーティクルの発生を抑制することできるので、製造歩留りを向上させることができる。
【００９９】
なお、第１絶縁膜１２としてシリコン酸化膜又はＰＳＧ膜を用いる場合のひさし部１２ｘの好適なエッチング方法を説明したが、ドライエッチングの代わりに、イオンミリングやサンドブラストを用いてもよく、又はこれらの方法を組み合わせてもよい。
【０１００】
また、第１絶縁膜１２として、シリコン酸化膜及びＰＳＧ膜の他に、シリコン窒化膜又はＴｉＮ膜などを使用することができる。第１絶縁膜１２としてシリコン窒化膜又はＴｉＮ膜を使用する場合、ひさし部１２ｘはＡｒを用いたイオンミリングによりエッチングされる。このとき、第１実施形態で説明したように、イオンミリングは孔１１の下側になるにつれてエッチングレートが低下する特性を有するので、シリコン基板１０の底部が多量にエッチングされてしまうといった不具合は発生しない。
【０１０１】
また、第１絶縁膜１２のひさし部１２ｘの上面を露出させた状態でイオンミリングを行うようにしたので、第１実施形態よりもひさし部１２ｘを確実に安定して除去することができる。
【０１０２】
以上にようにして第１絶縁膜１２のひさし部１２ｘをエッチングした後に、レジスト膜２０を除去することにより、図８（ｃ）の構造体が得られる。
【０１０３】
次いで、第１実施形態と同様に、第２絶縁膜２４を孔１１の内面に形成する工程（図３（ｂ））からシリコン基板１０の背面にカバー絶縁膜３６を形成する工程（図５（ｃ））までを遂行することにより、図５（ｃ）と同様な構造のコネクタ基板１が得られる。
【０１０４】
第３実施形態は、第１及び第２実施形態と同様な効果を奏する。これに加えて、第３実施形態では、第１絶縁膜１２のひさし部１２ｘをドライエッチングにより除去するようにしたので、トレンチホール１０ａのアスペクト比が高い場合であっても、エッチング残渣が同時に除去されてパーティクルの発生を抑制することができる。
【０１０５】
（付記１） 第１絶縁膜を備えた半導体基板の該第１絶縁膜の上に、薄膜により構成される受動素子を形成する工程と、
前記第１絶縁膜上の孔形成部に開口部を備えたレジスト膜を、前記受動素子及び第１絶縁膜上に形成する工程と、
前記レジスト膜の開口部を通して前記第１絶縁膜及び前記半導体基板をエッチングすることにより、前記第１絶縁膜の開口部が前記半導体基板のトレンチホールの内側に配置されて形成されるひさし部を備える孔を形成する工程と、
前記レジスト膜をマスクにして、前記第１絶縁膜のひさし部を除去する工程と、
前記レジスト膜を除去する工程と、
前記孔の内面に第２絶縁膜を選択的に形成する工程と、
前記受動素子に接続される導電体を前記孔の中に充填する工程と、
前記半導体基板を背面側から削ることにより、前記導電体の一部を露出させる工程とを有することを特徴とするコネクタ基板の製造方法。
【０１０６】
（付記２） 前記第１絶縁膜のひさし部を除去する工程において、前記ひさし部をウェットエッチングによりサイドエッチングさせることを特徴とする付記１に記載のコネクタ基板の製造方法。
【０１０７】
（付記３） 前記孔を形成する工程の後であって、前記第１絶縁膜のひさし部を除去する工程の前に、前記レジスト膜の開口部を前記ひさし部の上面が露出する位置まで外側に後退させる工程を有することを特徴とする付記１に記載のコネクタ基板の製造方法。
【０１０８】
（付記４） 前記レジスト膜の開口部を前記ひさし部の上面が露出する位置まで外側に後退させる工程は、
前記レジスト膜を熱処理することにより、前記レジスト膜の開口部の側面を外側に傾ける工程と、
前記レジスト膜の膜厚方向の一部をエッチングすることにより、前記レジスト膜の開口部を前記ひさし部の上面が露出する位置まで外側に後退させる工程とを含むことを特徴とする付記３に記載のコネクタ基板の製造方法。
【０１０９】
（付記５） 前記ひさし部を除去する工程において、前記ひさし部をウェットエッチング、ドライエッチング、イオンミリング、又はサンドブラストにより除去することを特徴とする付記１乃至３のいずれか一項に記載のコネクタ基板の製造方法。
【０１１０】
（付記６） 前記第１絶縁膜は、シリコン酸化膜、ＰＳＧ膜、シリコン窒化膜及び窒化チタンの群から選択されるいずれかであることを特徴とする請求項１乃至３のいずれか一項に記載のコネクタ基板の製造方法。
【０１１１】
（付記７） レジスト膜は、熱可塑性材料からなることを特徴とする付記４に記載のコネクタ基板の製造方法。
【０１１２】
（付記８） 前記レジスト膜をエッチングして前記開口部を後退させる工程において、酸素原子を含むガスを用いたドライエッチング、又はイオンミリングを使用することを特徴とする付記４に記載のコネクタ基板の製造方法。
【０１１３】
（付記９） 前記孔を形成する工程において、前記第１絶縁膜及び前記半導体基板は、ドライエッチング、ウェットエッチング、イオンミリング及びサンドブラストのいずれか、又はこれらを組み合わせた方法によりエッチングされることを特徴とする付記１乃至８のいずれか一項に記載のコネクタ基板の製造方法。
【０１１４】
（付記１０） 前記第１絶縁膜のひさし部を除去する工程において、前記孔のアスペクト比が１以上のときは、前記ドライエッチング又は前記イオンミリングを使用することを特徴とする付記３又は４に記載のコネクタ基板の製造方法。
【０１１５】
【発明の効果】
以上説明したように、本発明によれば、平坦な半導体基板上に第１絶縁膜を介して薄膜により構成される受動素子が形成されるようにしたので、薄膜のクラックなどの発生が回避されて受動素子の製造歩留りが向上する。
【０１１６】
また、半導体基板に孔を形成するためのレジスト膜をそのまま第１絶縁膜のひさし部を除去するマスクとして兼用するようにしたことから、特別にレジスト膜をパターニングする工程を追加する必要がないので製造コストが上昇するといった問題が解決される。
【０１１７】
また、半導体基板の孔に充填される導電体は、半導体基板上に受動素子が形成された後に形成されるようにしたので、高誘電体キャパシタなどの受動素子を形成する場合、導電体は高誘電体膜を高温で熱処理する際の熱の影響を受けなくなる。これにより、導電体が高温で熱処理されることに起因して欠陥が発生するといった問題が解消されるので、コネクタ基板の製造歩留りを向上させることができる。
【図面の簡単な説明】
【図１】図１は本発明の第１実施形態のコネクタ基板の製造方法を示す断面図（その１）である。
【図２】図２は本発明の第１実施形態のコネクタ基板の製造方法を示す断面図（その２）である。
【図３】図３は本発明の第１実施形態のコネクタ基板の製造方法を示す断面図（その３）である。
【図４】図４は本発明の第１実施形態のコネクタ基板の製造方法を示す断面図（その４）である。
【図５】図５は本発明の第１実施形態のコネクタ基板の製造方法を示す断面図（その５）である。
【図６】図６は本発明の第２実施形態のコネクタ基板の製造方法を示す断面図（その１）である。
【図７】図７は本発明の第２実施形態のコネクタ基板の製造方法を示す断面図（その２）である。
【図８】図８は本発明の第３実施形態のコネクタ基板の製造方法を示す断面図である。
【図９】図９はシリコン基板にトレンチホールを形成する際の不具合な点を示す断面図である。
【符号の説明】
１０…シリコン基板（半導体基板）、１０ａ…トレンチホール、１１…孔、１１ａ…貫通孔、１２…第１絶縁膜、１２ｘ…ひさし部、１４ａ…第１導電膜、１４…下部電極、１６ａ…高誘電体膜、１６…キャパシタ用高誘電体膜、１８ａ…第２導電膜、１８…上部電極、２０…層間絶縁膜、２０ａ…コンタクトホール、１２ａ，２０ｂ，２３ａ，３０ａ，３６ａ…開口部、２２ａ，２２ｂ，２２ｃ…配線、２３，３０…レジスト膜、２４…第２絶縁膜、２６…ドライフィルムレジスト膜、２８…シード膜、３２…Ｃｕ膜パターン、３４…導電体部、３４ａ…接続端子、３６…カバー絶縁膜。
【発明の属する技術分野】
本発明はコネクタ基板の製造方法に係り、より詳しくは、高誘電体キャパシタを内蔵するインターポーザの製造に適用できるコネクタ基板の製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器のより一層の小型化及び高性能化に伴って、メモリ、ＣＰＵ及び論理回路などの機能を１つの半導体チップに集積したシステムＬＳＩが広く使用されている。しかし、システムＬＳＩにはコストや開発期間などの面で課題が残されている。
【０００３】
そこで、個別に製造された部品を１つのパッケージに収納してシステムＬＳＩに近い性能を実現するシステムインパーケージ（ＳＩＰ）が開発されている。システムインパッケージでは、インターポーザと呼ばれるコネクタ基板が使用されている。インターポーザの一方の面に設けられた電極には半導体チップなどの電子部品が接合され、他方の面に設けられた電極にはマザーボードの接続端子が接合される。そして、インターポーザには、一方の面から他方の面に貫通する貫通孔が設けられており、一方の面の接続端子と他方の面の接続端子とは貫通孔内に埋め込まれた導電体を介して電気的に接続されている。
【０００４】
ところで、インターポーザには、電源電圧のノイズなどを除去するためにチップコンデンサを搭載したものがある。しかし、この場合、チップコンデンサと半導体チップとの間で配線の引き回しが必要であることから、これらのリード間では比較的大きなインダクタンスが存在する。このため、クロック周波数の高い半導体チップにおいては、このようなチップコンデンサを設けても電源電圧の変動の抑制及び高周波ノイズの低減の効果は小さい。
【０００５】
そこで、コンデンサ（キャパシタ）を内蔵したインターポーザを作成し、そのコンデンサの上に半導体チップを実装することにより、半導体チップとコンデンサとの配線距離を最短にしてインダクタンスを低減させることが提案されている。
【０００６】
近年、キャパシタを構成する誘電体膜としてＢＳＴなどの高誘電体材料が使用されるようになってきている。ＢＳＴ膜をキャパシタの高誘電体膜として使用する場合は、成膜されたＢＳＴ膜を結晶化するために７００〜８００℃の高温で熱処理する必要がある。このため、従来、インターポーザの基板としては耐熱性の高いセラミック基板などが使用される。このようなセラミック基板は、例えば、粘度板に貫通孔を形成した後に、それを焼成することにより得られる。そして、貫通孔に導電体が形成される。
【０００７】
しかしながら、上記したようなセラミック基板は、その表面（研磨面）の平坦性が悪く、また表面から貫通孔に充填された導電体上面にかけて凹凸が存在するため、セラミック基板上に薄膜のＢＳＴ膜を形成するとＢＳＴ膜にクラックなどが発生し、所要のＢＳＴ膜を得ることが困難になる。このように、セラミック基板上に高性能なキャパシタ回路を歩留りよく形成することは困難である。
【０００８】
また、セラミック基板は、上記したように貫通孔を有する粘度板が焼成されて作成されるため、焼成されるときに収縮が生じる。しかも、粘度板に含まれるバインダの局在などがあると収縮も不均一となることから、基板全体にわたって焼成収縮率を一定に制御することは困難を極める。
【０００９】
このため、微細ピッチの貫通孔を有するセラミック基板を作成する場合、セラミック基板内で貫通孔のピッチがばらついて設計許容値から外れてしまう場合がある。特に、大型のセラミック基板を用いて多数個のインターポーザを製造する際には、製造歩留りが低下して製造コストの上昇を招く恐れがある。
【００１０】
そこで、表面の平坦性がよいと共に、微細加工しやすく、かつ大型基板を使用する際にも高い製造歩留りを得やすいシリコン基板をインターポーザの基板として使用することが提案されている。
【００１１】
特許文献１〜４には、半導体装置の素子分離領域を形成するために半導体基板にトレンチホールを形成することについて記載されている。しかしながら、特許文献１〜４は、高誘電体キャパシタなどの受動素子を備えたインターポーザ用の半導体基板に導電体を充填するためのトレンチホールを形成するものでなく、本発明を示唆するものでない。
【００１２】
【特許文献１】
特開平９−８１１８号公報
【特許文献２】
特開平１１−７４３４０号公報
【特許文献３】
特開平１１−１４５２７３号公報
【特許文献４】
特開２００１−４４２７３号公報
【００１３】
【発明が解決しようとする課題】
シリコン基板をインターポーザの基板として使用する場合、予めトレンチホール内に導電体が充填されたシリコン基板上に高誘電体キャパシタを形成する方法では、高誘電体膜を形成する際にトレンチホールに係る凹凸に起因して高誘電体膜にクラックが発生して製造歩留りが低下する恐れがある。
【００１４】
この問題を回避するためには、トレンチホールに導電体が充填されたシリコン基板を研磨するなどしてその表面を鏡面仕上げする必要があるので、製造コストの上昇を招く。
【００１５】
また、上記した方法では、シリコン基板のトレンチホールに導電体が充填された状態で高誘電体膜を高温で熱処理することになる。このため、導電体の酸化膨張や焼結収縮、及びシリコン基板と導電体との熱膨脹係数の差による熱応力により導電体にクラックが生じるなどの不具合が発生しやく、キャパシタを含む回路を歩留りよく形成することが困難になる。
【００１６】
本発明は以上の問題点を鑑みて創作されたものであり、高誘電体キャパシタなどの受動素子を内蔵し、かつ貫通孔に導電体が充填された半導体基板から構成されるコネクタ基板を何ら不具合が発生することなく製造することができるコネクタ基板の製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記問題を解決するため、本発明はコネクタ基板の製造方法に係り、第１絶縁膜を備えた半導体基板の該第１絶縁膜の上に、薄膜により構成される受動素子を形成する工程と、前記第１絶縁膜上の孔形成部に開口部を備えたレジスト膜を、前記受動素子及び第１絶縁膜上に形成する工程と、前記レジスト膜の開口部を通して前記第１絶縁膜及び前記半導体基板をエッチングすることにより、前記第１絶縁膜の開口部が前記半導体基板のトレンチホールの内側に配置されて形成されるひさし部を備える孔を形成する工程と、前記レジスト膜を熱処理することにより、前記レジスト膜の開口部の側面を外側に傾ける工程と、前記レジスト膜の膜厚方向の一部をエッチングすることにより、前記レジスト膜の開口部を前記ひさし部の上面が露出する位置まで外側に後退させる工程と、前記レジスト膜をマスクにして、前記第１絶縁膜のひさし部を除去する工程と、前記レジスト膜を除去する工程と、前記孔の内面に第２絶縁膜を選択的に形成する工程と、前記受動素子に接続される導電体を前記孔の中に充填する工程と、前記半導体基板を背面側から削ることにより、前記導電体の一部を露出させる工程とを有することを特徴とする。
【００１８】
本発明では、まず、平坦な半導体基板の上に第１絶縁膜を介して受動素子（高誘電体キャパシタなど）が形成された後に、第１絶縁膜上の孔形成部に開口部をもつレジスト膜が形成される。その後、レジスト膜の開口部を通して第１絶縁膜及び半導体基板がエッチングされて孔が形成される。このとき、孔は、第１絶縁膜の開口部が半導体基板のトレンチホールの内側に配置されて形成されるひさし部を備えた状態で形成される。
【００１９】
次いで、レジスト膜をそのままマスクとして使用し、上記した孔のひさし部をウェット又はドライエッチングなどにより除去する。その後にレジスト膜が除去される。
【００２０】
続いて、受動素子に接続される導電体が孔の中に埋め込まれて形成された後に、半導体基板が背面側から削られて導電体の一部が半導体基板の背面に露出して接続端子となる。
【００２１】
本発明では、半導体基板に孔及びその中に充填される導電体を形成する前に、平坦な状態の半導体基板上に第１絶縁膜を介して薄膜により構成される受動素子（高誘電体キャパシタなど）が形成される。すなわち、受動素子は半導体基板の孔による表面の凹凸の影響を受けないで形成されるため、受動素子の薄膜にクラックなどが発生することが回避され、受動素子の製造歩留りが向上する。
【００２２】
また、第１絶縁膜のひさし部を除去する工程で、孔を形成する際に使用したレジスト膜をそのままマスクとして兼用するようにしたことから、特別にレジスト膜をパターニングする工程を追加する必要がないので製造コストが上昇するといった問題が解消される。
【００２３】
また、半導体基板に形成される孔及び導電体は、半導体基板上に受動素子が形成された後に形成されるようにしたので、高誘電体キャパシタなどの受動素子を形成する場合、導電体は高誘電体膜を高温で熱処理する際の熱の影響を受けなくなる。従って、導電体が高温で熱処理されることに起因して欠陥が発生するといった問題が解消されるので、コネクタ基板の製造歩留りを向上させることができる。
【００２４】
本発明の一つの好適な態様では、孔を形成する工程において、レジスト膜の開口部をひさし部の上面が露出する位置まで外側に後退させるようにしてもよい。
【００２５】
上記した発明において、半導体基板のトレンチホールはレジスト膜の開口部から外側にサイドエッチングされて形成されることから、第１絶縁膜のひさし部を除去した後（レジスト除去前）には、結果的にレジスト膜はトレンチホールの内壁近傍部を塞いでしまうことになる。
【００２６】
このため、第１絶縁膜のひさし部をエッチングした後（レジスト除去前）に孔の内面をウェット洗浄する場合、特に孔のアスペクト比が大きくなると、レジスト膜の影響で洗浄液の循環不良が起こって、孔の内面に付着した反応生成物などに起因するエッチング残渣を除去できなくなる場合が想定される。
【００２７】
しかしながら、本発明では、第１絶縁膜のひさし部の上面が露出する位置までレジスト膜を後退させた後に，該ひさし部を除去するようにしたので、レジスト膜が孔（トレンチホール）を塞がなくなる。
【００２８】
従って、第１絶縁膜のひさし部を除去した後（レジスト除去前）にウェット洗浄が行われる場合、洗浄液が孔内全体にわたって循環・供給されるようになるので、孔の内面に付着するエッチング残渣を容易に除去することができるようになる。
【００２９】
さらには、レジスト膜を後退させて第１絶縁膜のひさし部の上面が露出するようにしたので、異方性ドライエッチングなどにより第１絶縁膜のひさし部を半導体基板に対して選択的に除去できるようになる。この場合、第１絶縁膜のひさし部を除去する際に、半導体基板の孔内のエッチング残渣が同時にドライクリーニングされるので、さらにエッチング残渣が減少し、パーティクルの発生を抑制することができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００３１】
本発明の実施形態を説明する前に、インターポーザとなるシリコン基板上にキャパシタを含む回路を形成した後に、シリコン基板に孔を形成する方法における不具合な点について説明する。図９はシリコン基板にトレンチホールを形成する際の不具合な点を示す断面図である。
【００３２】
図９（ａ）に示すように、まず、シリコン基板１００上に絶縁膜１０２が形成され、この絶縁膜１０２上に孔を形成するための開口部１０４ａを有するレジスト膜１０４が形成されたものが用意される。なお、特に明記されていないが、シリコン基板１００上の所定部には、既に上部電極と下部電極との間にＢＳＴ膜などの高誘電体膜が挟まれた構造の高誘電体キャパシタ（不図示）が形成されている。
【００３３】
その後、図９（ｂ）に示すように、レジスト膜１０４をマスクにしてその開口部１０４ａに露出する絶縁膜１０２とシリコン基板１００とをＲＩＥにより順次エッチングすることによりトレンチホール１００ａを形成する。このとき、絶縁膜１０２のエッチングが終了してシリコン基板１００のエッチングに進む際に急激にエッチングレートが上昇することに起因して、トレンチホール１００ａは絶縁膜１０４の開口部の外側にサイドエッチングされた状態で形成される。
【００３４】
続いて、図９（ｃ）に示すように、レジスト膜１０４が除去される。このとき、絶縁膜１０２は、トレンチホール１００ａの内側に向ってひさし部１０２ａが突出した状態となっている。
【００３５】
次いで、トレンチホール１００ａの内面に絶縁膜及びシード金属膜が順次形成され、シード金属膜をめっき給電層に利用した電解めっきにより、導電体がトレンチホール内に埋め込まれて形成される。このとき、図９（ｃ）のように絶縁膜１０２のひさし部１０２ａがトレンチホール１００ａ内に突出していると、シード金属膜をスパッタ法により形成する際に、ひさし部１０２ａが陰になってその直下のトレンチホール１００ａの側面部にシード金属膜が成膜されず、トレンチホール１００ａ内でシード金属膜が断線した状態となる。
【００３６】
トレンチホール１００ａ内に電解めっきにより導電体を埋め込む際には、シード金属膜がめっき給電像として利用されるので、シード金属膜が断線している部分が存在するとトレンチホール１００ａ内にボイドなどが発生することとなり、トレンチホール１００ａ内に導電体を信頼性よく埋め込むことが困難になる。
【００３７】
しかも、トレンチホール１００ａの内面に形成される絶縁膜もステップカバレジが悪くなるため、導電体とシリコン基板との電気的な絶縁の信頼性が悪いという問題も残る。
【００３８】
絶縁膜１０２のひさし部１０２ａが残存しないようにする第１の方法としては、絶縁膜１０２をエッチングした後にレジスト膜１０４を除去し、再度、絶縁膜１０２の開口部より小さい開口部を有するレジスト膜をシリコン基板１００上に形成し、次いでシリコン基板１００をエッチングする方法がある。シリコン基板１００をエッチングする際に使用されるレジスト膜は、シリコン基板１００がサイドエッチングする分だけ絶縁膜１０２の開口部の内側に配置されるため、トレンチホールの側面は絶縁膜１０２の開口部に対応するようになり、絶縁膜１０２のひさし部１０２ａは残存しなくなる。
【００３９】
また、第２の方法としては、レジスト膜１０４をマスクにして絶縁膜１０２とシリコン基板１００とを順次エッチングし、レジスト膜１０４を除去した後に、再度、ひさし部１０２ａを露出させる開口部を有するレジスト膜を形成し、ひさし部１０２ａを選択的に除去する方法がある。
【００４０】
しかしながら、上記した第１又は第２の方法では、トレンチホール１００ａを形成する工程でレジスト膜を２回パターニングする必要があるので、製造コストの上昇を招いてしまう。
【００４１】
以下に説明する本発明の実施形態は、上記したような問題を解消することができる。
【００４２】
（第１の実施の形態）
図１〜図５は本発明の第１実施形態に係るコネクタ基板の製造方法を順に示す断面図である。図１（ａ）に示すように、第１実施形態のコネクタ基板の製造方法は、まず、厚みが例えば６２５μｍ程度のシリコン基板１０（半導体基板）を用意し、シリコン基板１０上に膜厚が５００ｎｍ程度の第１絶縁膜１２を形成する。第１絶縁膜１２としては、シリコン酸化膜、ＰＳＧ(Phospho-Silicate Glass)膜、シリコン窒化膜又は窒化チタン（ＴｉＮ）膜などが使用される。
【００４３】
その後、シリコン基板１０上に所望の受動素子を形成する。本実施形態では、受動素子として高誘電体キャパシタを形成する。詳しく説明すると、図１（ｂ）に示すように、まず、第１絶縁膜１２上にＰｔ（白金）膜をスパッタにより成膜して第１導電膜１４ａとする。次いで、第１導電膜１４ａ上にＢＳＴ系のゾル−ゲルを塗布してＢＳＴ膜を形成した後、８００℃の温度の酸素雰囲気でＢＳＴ膜を熱処理することにより高誘電体膜１６ａとする。続いて、高誘電体膜１６ａ上にＰｔ膜をスパッタにより成膜して第２導電膜１８ａとする。
【００４４】
次いで、図１（ｃ）に示すように、第２導電膜１８ａ、高誘電体膜１６ａ及び第１導電膜１４ａを所定の形状になるように順次パターニングすることにより、下部電極１４、キャパシタ用高誘電体膜１６及び上部電極１８により構成されるキャパシタＱを形成する。
【００４５】
本実施形態では、シリコン基板１０に孔を形成する前にキャパシタＱを形成するようにしたことから、全体にわたって平坦性の高いシリコン基板１０上に所要の膜特性を有する高誘電体膜が何ら不具合が発生することなく形成される。これにより、高性能なキャパシタＱを容易に得ることができる。
【００４６】
しかも、本実施形態では、後述するように、キャパシタＱを作成した後に、シリコン基板１０の孔に導電体を充填するようにしている。このため、上記したＢＳＴ膜を高温で熱処理して高誘電体膜１６ａを形成する際に、シリコン基板１０の孔に充填された導電体の収縮、膨張に起因する欠陥などが発生する恐れがない。
【００４７】
その後、図２（ａ）に示すように、キャパシタＱ及び第１絶縁膜１２上に感光性ポリイミド膜などをパターニングすることにより、キャパシタＱの下部電極１４及び上部電極１８に通じるコンタクトホール２０ａを有する層間絶縁膜２０を形成する。このとき同時に、層間絶縁膜２０はシリコン基板１０上方の孔形成部にも開口部２０ｂが形成されるようにパターニングされる。
【００４８】
次いで、シリコン基板１０の上側全面にスパッタによりＣｒ（クロム）膜とＣｕ（銅）膜とを順次成膜してシード膜（不図示）を形成する。続いて、シード膜をめっき給電層に利用した電解めっきにより、シード膜上にＣｕ膜などの金属膜（不図示）を形成する。
【００４９】
その後に、金属膜をフォトリソグラフィ法でパターニングすることにより配線２２ａ，２２ｂ，２２ｃを形成する。配線２２ａはコンタクトホール２０ａを介してキャパシタＱの上部電極１８に接続され、また配線２２ｂはコンタクトホール２０ａを介してキャパシタＱの下部電極１４に接続される。このとき、その他の配線２２ｃなどが同時に形成される。なお、配線２２ａ，２２ｂ，２２ｃをサブトラクティブ法により形成する形態を例示したが、セミアディティブ法又はフルアディティブ法により形成するようにしてもよい。
【００５０】
次いで、図２（ｂ）に示すように、層間絶縁膜２０の開口部２０ｂ内の第１絶縁膜１２上に径が例えば５０μｍ程度の開口部２３ａを有するレジスト膜２３を図２（ａ）の構造体の上に形成する。その後、図２（ｃ）に示すように、レジスト膜２３の開口部２３ａを通して、第１絶縁膜（シリコン酸化膜）１２を例えばＣ4Ｆ8とＳＦ6との混合ガスを用いたＲＩＥなどでエッチングすることにより、第１絶縁膜１２に開口部１２ａを形成する。
【００５１】
続いて、同じくレジスト膜２３をマスクにして、シリコン基板１０を例えばＳＦ6を用いたＲＩＥなどでエッチングすることにより、深さが例えば１５０μｍ程度のトレンチホール１０ａを形成する。これにより、第１絶縁膜１２の開口部１２ａとシリコン基板１０のトレンチホール１０ａとにより構成される孔１１が得られる。
【００５２】
第１絶縁膜１２及びシリコン基板１０は、フッ素原子、塩素原子又は臭素原子を含むガス、水素ガス、酸素ガス及び不活性ガスなどの群から選択されるガスの組み合わせによる様々なエッチング条件でエッチングすることができる。
【００５３】
このとき、前述したように、第１絶縁膜１２からシリコン基板１０にエッチングが移行する際に急激なエッチングレートの上昇が起こることに起因して、図２（ｃ）に示すように、シリコン基板１０のトレンチホール１０ａは第１絶縁膜１２の開口部１２ａから外側にサイドエッチングされた状態で形成される。
【００５４】
つまり、第１絶縁膜１２の開口部１２ａの近傍部分は、シリコン基板１０のトレンチホール１０ａの内側に突出するひさし部１２ｘとなる。このように、孔１１は、第１絶縁膜１２の開口部１２ａがシリコン基板１０のトレンチホール１０ａより内側に配置されることにより形成されるひさし部１２ｘをもった状態で形成される。
【００５５】
なお、第１絶縁膜１２及びシリコン基板１０をエッチングする方法としては、ＲＩＥなどのドライエッチングの他に、ウェットエッチング、イオンミリング、又はサンドブラストなどの方法がある。さらには、これらの方法を組み合わせてエッチングを行ってもよい。
【００５６】
次いで、図３（ａ）に示すように、レジスト膜２３をそのままマスクに利用して、バッファードフッ化水素酸（ＢＨＦ（ＨＦ：７％））により、第１絶縁膜（シリコン酸化膜）１２をその開口部１２ａに露出する側面部から横方向にサイドエッチングすることにより、第１絶縁膜１２のひさし部１２ｘを除去する。
【００５７】
第１絶縁膜１２としてＰＳＧ膜を用いる場合、同様にＢＨＦによりサイドエッチングすることができる。また、第１絶縁膜１２としてシリコン窒化膜又はＴｉＮ膜を用いる場合は、アルゴン（Ａｒ）を用いたイオンミリングによりひさし部１２ｘが除去される。すなわち、シリコン基板１０に孔１１が形成される際に、レジスト膜２３の一部がＲＩＥでエッチングされてその開口部２３がテーパー形状（図２（ｃ））となるため、イオンミリングによりレジスト膜２３の開口部２３ａの下側縁部と第１絶縁膜１２のひさし部１２ｘとが選択的にエッチングされる。
【００５８】
このとき、シリコン基板１０の底部も同時にエッチングされるが、イオンミリングは孔１１の下側になるにつれてエッチングレートが低下する特性を有するので、シリコン基板１０の底部が多量にエッチングされるといった不具合は発生しない。
【００５９】
以上のように、本実施形態では、トレンチホール１０ａを形成する際に使用されたレジスト膜２３は、第１絶縁膜１２のひさし部１２ｘを除去するためのマスクとして兼用される。このため、第１絶縁膜１２のひさし部１２ｘを除去するために、レジスト膜を形成する工程を特別に追加する必要がないので、製造コストが上昇するといた問題が解消される。
【００６０】
なお、図３（ａ）では、第１絶縁膜１２の開口部１２ａがトレンチホール１０ａの外側に配置される形態を例示しているが、第１絶縁膜１２の開口部１２ａがトレンチホール１０ａに対応する位置に配置されるようにしてよい。つまり、第１絶縁膜１２のサイドエッチング量は特に限定されるものではなく、第１絶縁膜１２のひさし部１２ｘが後工程で不具合が発生しない程度に除去されるようにすればよい。
【００６１】
続いて、レジスト膜２３を除去した後に、図３（ｂ）に示すように、シリコン基板１０の上側全面にＣＶＤによりシリコン酸化膜などの第２絶縁膜２４を形成する。第２絶縁膜２４は、後にトレンチホール１０ａ内に充填される導電体とシリコン基板１０とを電気的に絶縁するために設けられる。このとき、孔１１には第１絶縁膜１２のひさし部１２ｘが存在しないので、第２絶縁膜２４は孔１１の内面にステップカバレジがよい状態で成膜される。
【００６２】
次いで、同じく図３（ｂ）に示すように、孔１１が形成された部分及びその周囲を被覆するドライフィルムレジスト膜２６を第２絶縁膜２４上にパターニングする。続いて、ドライフィルムレジスト膜２６をマスクして第２絶縁膜２４をウェットエッチングする。これにより、図３（ｃ）に示すように、孔１１の内面及びその周囲に第２絶縁膜２４が選択的に残されると共に、配線２２ａ，２２ｂ，２２ｃが露出する。
【００６３】
その後に、ドライフィルムレジスト膜２６除去する。このとき、孔１１内に剥離残渣が発生しないようにドライフィルムレジスト膜２６を膨潤させて除去する方法を採用することが好ましい。
【００６４】
次いで、図４（ａ）に示すように、図３（ｃ）の構造体の上にスパッタによりＣｒ膜とＣｕ膜とを順次成膜してシード膜２８とする。このとき、孔１１内には第１絶縁膜１２のひさし部１２ｘが存在しないので、シード膜２８は断線することなく連続膜として形成される。続いて、図４（ｂ）に示すように、孔１１及びその周囲が露出する開口部３０ａを有するレジスト膜３０を形成する。
【００６５】
その後、図４（ｃ）に示すように、シード膜２８をめっき給電層に利用した電解めっきにより、孔１１内及びレジスト膜３０の開口部３０ａにＣｕ膜パターン３２を充填する。このとき、シード膜２８はトレンチホール１０ａ内に断線することなく連続膜として形成されているため、Ｃｕ膜パターン３２はボイドが発生することなく安定して孔１１内に埋め込まれて形成される。
【００６６】
次いで、図５（ａ）に示すように、レジスト膜３０を除去した後、Ｃｕ膜パターン３２をマスクにしてシード膜２８を層間絶縁膜２０が露出するまでエッチングする。これにより、図５（ｂ）に示すように、シード膜２８及びＣｕ膜パターン３２から構成される導電体３４が得られる。また、このとき、各配線２２ａ，２２ｂ，２２ｃは電気的に分離される。
【００６７】
本実施形態では、高温での熱処理工程を伴って形成されるキャパシタＱは導電体３４が形成される前に既に作成されている。従って、導電体３４は後工程で高温の熱処理を施されることはないので、熱処理に起因する導電体３４の収縮、膨張に起因する欠陥などが発生する恐れがなくなる。これにより、コネクタ基板の製造における欠陥率が低くなることから、製造歩留りが向上して製造コストが低減される。
【００６８】
続いて、シリコン基板１０の背面（キャパシタＱが形成されていない面）を機械研磨し、孔１１の底部から２０〜３０μｍ手前の位置で研磨を終了する。その後、シリコン基板１０の背面をウェットエッチングして孔１１の底部の第２絶縁膜２４を露出させる。さらに、シリコン基板１０の背面に露出する第２絶縁膜２４をプラズマエッチングすることにより孔１１内の導電体３４を露出させる。
【００６９】
これにより、図５（ｃ）に示すように、孔１１はシリコン基板１０の素子形成面から背面に貫通する貫通孔１１ａとなる。
【００７０】
このようにして、シリコン基板１０の背面に露出する導電体３４の面が接続端子３４ａとなり、配線基板（マザーボード）の接続パッドに接続される。また、導電体３４の接続端子３４ａは貫通孔１１ａ内に充填された導電体３４及び配線２２ｂを介してキャパシタＱの下部電極１４に電気的に接続される。
【００７１】
その後に、シリコン基板１０の背面に導電体３４を露出させる開口部３６ａを有するポリイミドなどからなるカバー絶縁膜３６を印刷などにより形成する。又は、開口部が設けられた絶縁性シートをシリコン基板１０の背面に貼着することによりカバー絶縁膜３６としてもよい。あるいは、コネクタ基板が実装される配線基板にソルダレジスト膜が形成される場合は、カバー絶縁膜３６を省略してもよい。
【００７２】
以上により、本発明の第１実施形態に係るコネクタ基板の製造方法により製造されたコネクタ基板１が得られる。
【００７３】
本実施形態のコネクタ基板の製造方法では、まず、シリコン基板１０の孔１１に導電体３４を充填する前に、シリコン基板１０上に第１絶縁膜１２を介して高誘電体膜１６を有するキャパシタＱが形成される。このように、平坦性の高いシリコン基板１０上にキャパシタＱが形成されるようにしたので、所要の膜特性の高誘電体膜１６を有するキャパシタＱが形成される。しかも、シリコン基板１０を研磨して平坦化する必要もないので、従来技術に比べて製造工程が簡易なものとなる。
【００７４】
その後、第１絶縁膜１２上の孔形成部に開口部２３ａを有するレジスト膜２３が形成される。次いで、このレジスト膜２３をマスクにして第１絶縁膜１２とシリコン基板１０とが順次エッチングされて孔１１が形成される。このとき、孔１１内の第１絶縁膜１２にはひさし部１２ｘが形成される。続いて、このレジスト膜２３を残した状態で第１絶縁膜１２のひさし部１２ｘをサイドエッチングさせて除去する。
【００７５】
このように、本実施形態では、孔１１を形成するためのレジスト膜２３をそのまま第１絶縁膜１２のひさし部１２ｘを除去するマスクとして兼用するようにしている。このため、ひさし部１２ｘを除去するために特別にレジスト膜をパターニングする工程を追加としないので、製造コストが上昇するといった問題が解消される。
【００７６】
続いて、孔１１の内面及びその周囲に第２絶縁膜２４が選択的に形成された後、孔１１内にキャパシタＱに電気的に接続される導電体３４が充填される。次いで、シリコン基板１０の背面が削られて導電体３４の下面の接続端子３４ａがシリコン基板１０の背面に露出する。その後に、導電体３４の接続端子３４ａが露出する開口部３６ａを有するカバー絶縁膜３６が形成される。
【００７７】
これにより、シリコン基板１０の背面に露出する導電体部３４の接続端子３４ａは、貫通孔１１ａを介してシリコン基板１０の素子形成面のキャパシタＱに電気的に接続される。
【００７８】
このように、本実施形態では、シリコン基板１０上方にキャパシタＱが形成された後に、シリコン基板１０に孔１１ａとそれに充填される導電体３４とが形成されるようにしたので、導電体３４はキャパシタＱを形成する際の高温の熱処理の影響を受けない。このため、導電体３４が高温で熱処理されることに起因して欠陥が発生するといった問題が解消されるので、コネクタ基板の製造歩留りを向上させることができる。
【００７９】
また、シリコン基板１０に孔１０ａなどを形成する工程はフォトリソグラフィ及び薄膜プロセスにより行われるため、セラミック基板を使用する場合と違って、大面積のシリコン基板を使用する場合であっても孔１０のウェハ内でのピッチのばらつきが小さくなって孔１０ａが精度よく形成されるようになる。
【００８０】
以上のことから、受動素子を内蔵したインターポーザを代表とするＳＩＰ基板に適用されるコネクタ基板が低コストで、かつ高歩留りで容易に製造されるようになる。
【００８１】
（第２の実施の形態）
図６及び図７は本発明の第２実施形態のコネクタ基板の製造方法を示す断面図である。第２実施形態が第１実施形態と異なる点は、レジスト膜２３をマスクにしてシリコン基板１０にトレンチホール１０ａを形成した後に、レジスト膜２３の開口部２３ａを外側に後退させて第１絶縁膜１２のひさし部１２ｘの上面を露出させた状態でひさし部１２ｘを除去することにある。第２実施形態では第１実施形態と同一工程についてはその詳しい説明を省略する。
【００８２】
前述した第１実施形態では、図２（ｃ）及び図３（ａ）に示すように、シリコン基板１０のトレンチホール１０ａはレジスト膜２３の開口部２３ａから外側にサイドエッチングされて形成されることから、結果的にレジスト膜２３はトレンチホール１０ａの外周近傍部を塞いでしまうことになる。このため、特にトレンチホール１０ａのアスペクト比が大きくなると、ひさし部１２ｘをエッチングした後（レジスト除去前）に行われる洗浄工程において、洗浄液の循環不良が起こってトレンチホール１０ａの内面を十分に洗浄できなくなる場合がある。その結果、トレンチホールの内面に付着した反応生成物などに起因するエッチング残渣を除去できなくなり、パーティクルの発生原因になる場合が想定される。第２実施形態は、このような不具合が発生することを回避することができる。
【００８３】
第２実施形態のコネクタ基板の製造方法は、図６（ａ）に示すように、まず、第１実施形態と同様な方法により、図２（ｃ）と同様にレジスト膜２３をマスクにして第１絶縁膜１２及びシリコン基板１０をエッチングして孔１１を形成し、レジスト膜２３を残した状態にしておく。
【００８４】
その後、図６（ｂ）に示すように、図６（ａ）の構造体をクリーンオーブンで１３０℃の温度で２０分間加熱してレジスト膜２３を軟化させることにより、開口部２３ａの側面をその外側にさらに傾斜させてテーパー形状にする。そのような特性を有するレジスト膜２３としては熱可塑性のレジスト材料などが使用される。
【００８５】
次いで、酸素（Ｏ2）又はＯ2を含むガスを用いたドライエッチング（ＲＩＥなど）によりレジスト膜２３全面をエッチングすることにより、レジスト膜２３の開口部２３ａの下部を外側に例えば５μｍ程度後退させる。これにより、図６（ｃ）に示すように、レジスト膜２３の開口部２３ａはトレンチホール１０ａの外周より外側に配置されると共に、第１絶縁膜１２のひさし部１２ｘの上面が露出した状態となる。
【００８６】
なお、レジスト膜２３をドライエッチングして開口部２３ａを後退させる方法としては、異方性エッチングを使用してもよいし、あるいは等方性エッチングを使用してもよい。また、ドライエッチングの代わりに、イオンミリングを用いてもよい。
【００８７】
続いて、開口部２３ａを後退させたレジスト膜２３をマスクにしてバッファードフッ化水素酸により第１絶縁膜１２（シリコン酸化膜又はＰＳＧ膜）のひさし部１２ｘをウェットエッチングして除去する。
【００８８】
このようにすることにより、図７（ａ）に示すように、レジスト膜２３はトレンチホール１０ａの外周近傍部を塞がなくなるため、ひさし部１２ｘを除去した後の洗浄時に、孔１１ａ内に洗浄液が十分に循環・供給されるようになる。従って、孔１１ａ内にエッチング残渣が残るといった不具合が解消される。
【００８９】
その後に、レジスト膜２３を除去することにより、図７（ｂ）の構造体が得られる。
【００９０】
続いて、第１実施形態と同様に、第２絶縁膜２４をトレンチホール内に形成する工程（図３（ｂ））からシリコン基板１０の背面にカバー絶縁膜３６を形成する工程（図５（ｃ））までを遂行することにより、図５（ｃ）と同様な構造のコネクタ基板１が得られる。
【００９１】
第２実施形態は、第１実施形態と同様な効果を奏する。これに加えて、孔１１形成用のレジスト膜２３がトレンチホール１０ａの外周近傍部を塞がないようにしたので、孔１１内の内面に付着するエッチング残渣を洗浄液で容易に除去できるようになり、製造歩留りを向上させることができる。
【００９２】
（第３の実施の形態）
図８は本発明の第３実施形態のコネクタ基板の製造方法を示す断面図である。第３実施形態が第２実施形態と異なる点は、第１絶縁膜１２のひさし部１２ｘをウェットエッチングではなくドライエッチングなどにより除去することにある。第３実施形態では、第１及び第２実施形態と同一工程についてはその詳しい説明を省略する。
【００９３】
第３実施形態のコネクタ基板の製造方法は、図８（ａ）に示すように、第２実施形態と同様な方法により、図６（ｃ）と同様な構造体を形成する。すなわち、シリコン基板１０に孔１１を形成した後に、レジスト膜２３の開口部２３ａを外側に後退させて第１絶縁膜１２のひさし部１２ｘの上面を露出させる。
【００９４】
その後、図８（ｂ）に示すように、Ｃ4Ｆ8とＯ2とを用いたドライエッチングにより、レジスト膜２３をマスクにして第１絶縁膜（シリコン酸化膜やＰＳＧ膜）１２のひさし部１２ｘを異方性エッチングする。これにより、図８（ｂ）に示すように、第１絶縁膜１２はレジスト膜２３の開口部２３ａからサイドエッチングされることなくレジスト膜２３に忠実にエッチングされてひさし部１２ｘが除去される。
【００９５】
このようなエッチング条件では、エッチング選択比（シリコン酸化膜（ＰＳＧ膜）のエッチレート／シリコン基板のエッチレート）が高いため、ひさし部１２ｘがシリコン基板１０に対して選択的にエッチングされる。エッチングガスは上記した例に限定されるものではなく、同様な選択比が得られるガス種であれば適用することができる。
【００９６】
ドライエッチング装置としては、ＩＣＰ（Inductive Coupled Plasma）型、ＴＣＰ（Transfer Coupled Plasma）型、平行平板型などの各種ドライエッチング装置を使用することができる。
【００９７】
前述した第１又は第２実施形態では、シリコン基板１０の孔１１のアスペクト比（深さ／径）が比較的高い場合（例えば１以上）、孔１１の内面に付着する反応生成物などに起因するエッチング残渣を除去しきれなくなる場合が想定される。
【００９８】
しかしながら、第３実施形態では、ドライエッチングを用いて第１絶縁膜１２のひさし部１２ｘをエッチングするようにしたので、トレンチホール１０ａ内に付着したエッチング残渣がドライエッチングのプラズマでクリーニングされて除去される。このため、トレンチホール１０ａのアスペクト比が高い場合であっても、エッチング残渣によるパーティクルの発生を抑制することできるので、製造歩留りを向上させることができる。
【００９９】
なお、第１絶縁膜１２としてシリコン酸化膜又はＰＳＧ膜を用いる場合のひさし部１２ｘの好適なエッチング方法を説明したが、ドライエッチングの代わりに、イオンミリングやサンドブラストを用いてもよく、又はこれらの方法を組み合わせてもよい。
【０１００】
また、第１絶縁膜１２として、シリコン酸化膜及びＰＳＧ膜の他に、シリコン窒化膜又はＴｉＮ膜などを使用することができる。第１絶縁膜１２としてシリコン窒化膜又はＴｉＮ膜を使用する場合、ひさし部１２ｘはＡｒを用いたイオンミリングによりエッチングされる。このとき、第１実施形態で説明したように、イオンミリングは孔１１の下側になるにつれてエッチングレートが低下する特性を有するので、シリコン基板１０の底部が多量にエッチングされてしまうといった不具合は発生しない。
【０１０１】
また、第１絶縁膜１２のひさし部１２ｘの上面を露出させた状態でイオンミリングを行うようにしたので、第１実施形態よりもひさし部１２ｘを確実に安定して除去することができる。
【０１０２】
以上にようにして第１絶縁膜１２のひさし部１２ｘをエッチングした後に、レジスト膜２０を除去することにより、図８（ｃ）の構造体が得られる。
【０１０３】
次いで、第１実施形態と同様に、第２絶縁膜２４を孔１１の内面に形成する工程（図３（ｂ））からシリコン基板１０の背面にカバー絶縁膜３６を形成する工程（図５（ｃ））までを遂行することにより、図５（ｃ）と同様な構造のコネクタ基板１が得られる。
【０１０４】
第３実施形態は、第１及び第２実施形態と同様な効果を奏する。これに加えて、第３実施形態では、第１絶縁膜１２のひさし部１２ｘをドライエッチングにより除去するようにしたので、トレンチホール１０ａのアスペクト比が高い場合であっても、エッチング残渣が同時に除去されてパーティクルの発生を抑制することができる。
【０１０５】
（付記１） 第１絶縁膜を備えた半導体基板の該第１絶縁膜の上に、薄膜により構成される受動素子を形成する工程と、
前記第１絶縁膜上の孔形成部に開口部を備えたレジスト膜を、前記受動素子及び第１絶縁膜上に形成する工程と、
前記レジスト膜の開口部を通して前記第１絶縁膜及び前記半導体基板をエッチングすることにより、前記第１絶縁膜の開口部が前記半導体基板のトレンチホールの内側に配置されて形成されるひさし部を備える孔を形成する工程と、
前記レジスト膜をマスクにして、前記第１絶縁膜のひさし部を除去する工程と、
前記レジスト膜を除去する工程と、
前記孔の内面に第２絶縁膜を選択的に形成する工程と、
前記受動素子に接続される導電体を前記孔の中に充填する工程と、
前記半導体基板を背面側から削ることにより、前記導電体の一部を露出させる工程とを有することを特徴とするコネクタ基板の製造方法。
【０１０６】
（付記２） 前記第１絶縁膜のひさし部を除去する工程において、前記ひさし部をウェットエッチングによりサイドエッチングさせることを特徴とする付記１に記載のコネクタ基板の製造方法。
【０１０７】
（付記３） 前記孔を形成する工程の後であって、前記第１絶縁膜のひさし部を除去する工程の前に、前記レジスト膜の開口部を前記ひさし部の上面が露出する位置まで外側に後退させる工程を有することを特徴とする付記１に記載のコネクタ基板の製造方法。
【０１０８】
（付記４） 前記レジスト膜の開口部を前記ひさし部の上面が露出する位置まで外側に後退させる工程は、
前記レジスト膜を熱処理することにより、前記レジスト膜の開口部の側面を外側に傾ける工程と、
前記レジスト膜の膜厚方向の一部をエッチングすることにより、前記レジスト膜の開口部を前記ひさし部の上面が露出する位置まで外側に後退させる工程とを含むことを特徴とする付記３に記載のコネクタ基板の製造方法。
【０１０９】
（付記５） 前記ひさし部を除去する工程において、前記ひさし部をウェットエッチング、ドライエッチング、イオンミリング、又はサンドブラストにより除去することを特徴とする付記１乃至３のいずれか一項に記載のコネクタ基板の製造方法。
【０１１０】
（付記６） 前記第１絶縁膜は、シリコン酸化膜、ＰＳＧ膜、シリコン窒化膜及び窒化チタンの群から選択されるいずれかであることを特徴とする請求項１乃至３のいずれか一項に記載のコネクタ基板の製造方法。
【０１１１】
（付記７） レジスト膜は、熱可塑性材料からなることを特徴とする付記４に記載のコネクタ基板の製造方法。
【０１１２】
（付記８） 前記レジスト膜をエッチングして前記開口部を後退させる工程において、酸素原子を含むガスを用いたドライエッチング、又はイオンミリングを使用することを特徴とする付記４に記載のコネクタ基板の製造方法。
【０１１３】
（付記９） 前記孔を形成する工程において、前記第１絶縁膜及び前記半導体基板は、ドライエッチング、ウェットエッチング、イオンミリング及びサンドブラストのいずれか、又はこれらを組み合わせた方法によりエッチングされることを特徴とする付記１乃至８のいずれか一項に記載のコネクタ基板の製造方法。
【０１１４】
（付記１０） 前記第１絶縁膜のひさし部を除去する工程において、前記孔のアスペクト比が１以上のときは、前記ドライエッチング又は前記イオンミリングを使用することを特徴とする付記３又は４に記載のコネクタ基板の製造方法。
【０１１５】
【発明の効果】
以上説明したように、本発明によれば、平坦な半導体基板上に第１絶縁膜を介して薄膜により構成される受動素子が形成されるようにしたので、薄膜のクラックなどの発生が回避されて受動素子の製造歩留りが向上する。
【０１１６】
また、半導体基板に孔を形成するためのレジスト膜をそのまま第１絶縁膜のひさし部を除去するマスクとして兼用するようにしたことから、特別にレジスト膜をパターニングする工程を追加する必要がないので製造コストが上昇するといった問題が解決される。
【０１１７】
また、半導体基板の孔に充填される導電体は、半導体基板上に受動素子が形成された後に形成されるようにしたので、高誘電体キャパシタなどの受動素子を形成する場合、導電体は高誘電体膜を高温で熱処理する際の熱の影響を受けなくなる。これにより、導電体が高温で熱処理されることに起因して欠陥が発生するといった問題が解消されるので、コネクタ基板の製造歩留りを向上させることができる。
【図面の簡単な説明】
【図１】図１は本発明の第１実施形態のコネクタ基板の製造方法を示す断面図（その１）である。
【図２】図２は本発明の第１実施形態のコネクタ基板の製造方法を示す断面図（その２）である。
【図３】図３は本発明の第１実施形態のコネクタ基板の製造方法を示す断面図（その３）である。
【図４】図４は本発明の第１実施形態のコネクタ基板の製造方法を示す断面図（その４）である。
【図５】図５は本発明の第１実施形態のコネクタ基板の製造方法を示す断面図（その５）である。
【図６】図６は本発明の第２実施形態のコネクタ基板の製造方法を示す断面図（その１）である。
【図７】図７は本発明の第２実施形態のコネクタ基板の製造方法を示す断面図（その２）である。
【図８】図８は本発明の第３実施形態のコネクタ基板の製造方法を示す断面図である。
【図９】図９はシリコン基板にトレンチホールを形成する際の不具合な点を示す断面図である。
【符号の説明】
１０…シリコン基板（半導体基板）、１０ａ…トレンチホール、１１…孔、１１ａ…貫通孔、１２…第１絶縁膜、１２ｘ…ひさし部、１４ａ…第１導電膜、１４…下部電極、１６ａ…高誘電体膜、１６…キャパシタ用高誘電体膜、１８ａ…第２導電膜、１８…上部電極、２０…層間絶縁膜、２０ａ…コンタクトホール、１２ａ，２０ｂ，２３ａ，３０ａ，３６ａ…開口部、２２ａ，２２ｂ，２２ｃ…配線、２３，３０…レジスト膜、２４…第２絶縁膜、２６…ドライフィルムレジスト膜、２８…シード膜、３２…Ｃｕ膜パターン、３４…導電体部、３４ａ…接続端子、３６…カバー絶縁膜。
Claims (3)
- 第１絶縁膜を備えた半導体基板の該第１絶縁膜の上に、薄膜により構成される受動素子を形成する工程と、
前記第１絶縁膜上の孔形成部に開口部を備えたレジスト膜を、前記受動素子及び第１絶縁膜上に形成する工程と、
前記レジスト膜の開口部を通して前記第１絶縁膜及び前記半導体基板をエッチングすることにより、前記第１絶縁膜の開口部が前記半導体基板のトレンチホールの内側に配置されて形成されるひさし部を備える孔を形成する工程と、
前記レジスト膜を熱処理することにより、前記レジスト膜の開口部の側面を外側に傾ける工程と、
前記レジスト膜の膜厚方向の一部をエッチングすることにより、前記レジスト膜の開口部を前記ひさし部の上面が露出する位置まで外側に後退させる工程と、
前記レジスト膜をマスクにして、前記第１絶縁膜のひさし部を除去する工程と、
前記レジスト膜を除去する工程と、
前記孔の内面に第２絶縁膜を選択的に形成する工程と、
前記受動素子に接続される導電体を前記孔の中に充填する工程と、
前記半導体基板を背面側から削ることにより、前記導電体の一部を露出させる工程と
を有することを特徴とするコネクタ基板の製造方法。 - 前記ひさし部を除去する工程において、前記ひさし部をウェットエッチング、ドライエッチング、イオンミリング、又はサンドブラストにより除去することを特徴とする請求項１に記載のコネクタ基板の製造方法。
- 前記第１絶縁膜は、シリコン酸化膜、ＰＳＧ膜、シリコン窒化膜及び窒化チタンの群から選択されるいずれかであることを特徴とする請求項１又は２に記載のコネクタ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003060070A JP3926753B2 (ja) | 2003-03-06 | 2003-03-06 | コネクタ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003060070A JP3926753B2 (ja) | 2003-03-06 | 2003-03-06 | コネクタ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004273622A JP2004273622A (ja) | 2004-09-30 |
| JP3926753B2 true JP3926753B2 (ja) | 2007-06-06 |
Family
ID=33122724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003060070A Expired - Fee Related JP3926753B2 (ja) | 2003-03-06 | 2003-03-06 | コネクタ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3926753B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160192507A1 (en) * | 2012-07-10 | 2016-06-30 | Hsio Technologies, Llc | Electrodeposited contact terminal for use as an electrical connector or semiconductor packaging substrate |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253631A (ja) * | 2005-02-14 | 2006-09-21 | Fujitsu Ltd | 半導体装置及びその製造方法、キャパシタ構造体及びその製造方法 |
| JP4802542B2 (ja) * | 2005-04-19 | 2011-10-26 | 株式会社デンソー | 炭化珪素半導体装置 |
| JP2007234843A (ja) * | 2006-03-01 | 2007-09-13 | Fujitsu Ltd | 薄膜キャパシタ素子、インターポーザ、半導体装置、及び、薄膜キャパシタ素子或いはインターポーザの製造方法 |
| KR100778227B1 (ko) * | 2006-08-23 | 2007-11-20 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| US20150237732A1 (en) * | 2014-02-18 | 2015-08-20 | Qualcomm Incorporated | Low-profile package with passive device |
-
2003
- 2003-03-06 JP JP2003060070A patent/JP3926753B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160192507A1 (en) * | 2012-07-10 | 2016-06-30 | Hsio Technologies, Llc | Electrodeposited contact terminal for use as an electrical connector or semiconductor packaging substrate |
| US9761520B2 (en) * | 2012-07-10 | 2017-09-12 | Hsio Technologies, Llc | Method of making an electrical connector having electrodeposited terminals |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004273622A (ja) | 2004-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6768205B2 (en) | Thin-film circuit substrate | |
| US7557014B2 (en) | Semiconductor system-in-package | |
| JP4992158B2 (ja) | ３次元アルミニウムパッケージモジュール及びその製造方法 | |
| TWI247563B (en) | Interposer and method of making same | |
| KR100999907B1 (ko) | 실리콘 기판의 스루홀 플러깅 방법 | |
| US9646926B2 (en) | Wiring substrate and method of manufacturing the same | |
| US20070155174A1 (en) | Circuit substrate and method for fabricating the same | |
| US7282419B2 (en) | Thin-film capacitor device, mounting module for the same, and method for fabricating the same | |
| JP2009206525A (ja) | 配線基板製造方法 | |
| TWI635594B (zh) | 半導體裝置及其製造方法 | |
| JP4285629B2 (ja) | 集積回路を搭載するインターポーザ基板の作製方法 | |
| JP3926753B2 (ja) | コネクタ基板の製造方法 | |
| JP4034477B2 (ja) | インターポーザ及びその製造方法とそれを用いた回路モジュール | |
| JP2006100571A (ja) | 半導体装置およびその製造方法 | |
| KR100478497B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2005142481A (ja) | 半導体装置の製造方法 | |
| JP2004128006A (ja) | 回路基板およびその製造方法 | |
| JP2871222B2 (ja) | 配線基板の製造方法 | |
| JP3961394B2 (ja) | コネクタ基板の製造方法 | |
| JPH0831976A (ja) | シリコン両面実装基板及びその製造方法 | |
| CN117832202A (zh) | 电容器及其形成方法 | |
| KR100485157B1 (ko) | 반도체 소자의 다층 금속배선 및 그 형성 방법 | |
| JP2000307242A (ja) | 回路基板の製造方法及び回路基板及び半導体装置 | |
| CN115132654A (zh) | 一种金属化硅通孔的制备方法、金属化硅通孔及滤波器 | |
| KR100440476B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050811 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061107 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061228 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070227 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070228 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100309 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110309 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110309 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120309 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130309 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140309 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |