JPH0411775A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ＩＲ要〕 バイポーラ接合トランジスタを含み、高速動作するシリ
コン集積回路を構成する半導体装置とその製造方法に間
し、 バイポーラ接合トランジスタを含む集積回路を形成する
シリコン半導体装置において、ショットキバリアダイオ
ードの順方向電圧降下を十分大きくすると共に、電極の
接触抵抗を十分小さくすることのできる半導体装置を提
供することを目的とし、 ｐ型シリコンの基板と、前記基板の表面に形成された低
抵抗率のｎＴ型埋没領域と、前記基板の上に形成された
、不純物濃度の極めて低いｎ　型エピタキシャル領域と
、前記ｎ＋型埋没領域（上前記ｎ　型エピタキシャル領
域を貫通して形成さ十 れな低抵抗率のｎ　型引出領域と、前記ｎ＋型埋没領域
（上前記ｎ　型エピタキシャル領域の表面部を残して形
成された低抵抗率のｎ＋型延長領域と、前記ｎ″型引出
領域の上に形成されたＴｉ膜とその上に形成されたＴｉ
Ｎ膜とを含むオーミック電極と、前記ｎ“型延長領域の
上方で前記ｎ　型エピタキシャル領域表面上に形成され
たＴ１膜とその上に形成されたＴｉＮ　Ｍとを含むショ
ットキバリアダイオード電極とを含むように構成する。

［産業上の利用分野］ 本発明は半導体装置とその製造方法に間し、特にバイポ
ーラ接合トランジスタを含み、高速動作するシリコン集
積回路を構成する半導体装置とその製造方法に関する。

１従来の技術］ バイポーラ接合トランジスタのベース電位がコレ７に対
して高くなりすぎるとベースからコレクタへの注入を生
じさせ、ベース領域内に逆方向電流を発生させてトラン
ジスタの動作速度を遅くさせてしまう、そこで、コレク
タに対してベースの電位が高くなり過ぎないようにする
ため、ベース・コレクタ間にショットキダイオードを接
続したショットキクランプが用いられる。

ショットキクランプを備えたバイポーラ接合トランジス
タは、第１図（Ｂ）のような等価回路で表せる。

バイポーラ接合トランジスタ（ＢＪＴ）のコレクタにシ
ョットキバリアダイオード１１とオーミックを極１２と
か並列に接続され、ベース電極とショットキバリアダイ
オード（ＳＢＤ）の正極とが接続される。

バイポーラ接合トランジスのベース電位が高くなり、シ
ョットキバリアダイオードＳＢＤのバリア高さを越える
ようになると、ベース電極に注入される電流はベース領
域に入らず、直接ショットキバリアダイオード５ＢＤ１
１を介してコレクタ領域に流れるようになる。このため
過度なベース領域内か防止され−バイポーラ接合トラン
ジスタＢＪＴの高速化か図れる。

第３図（Ａ）、（Ｂ）は従来の技術を示す。

第３図（Ａ）は、バイポーラＩＣのコレクタ部分の構造
を示す断面図である。ｐ型シリコン基板１の表面にｎ“
型埋没領域２が形成されており、その上にたとえば不純
物濃度ｉ　ｏ　１６ｃｎ’程度のｎ型エピタキシャル層
１３か形成されている。このｎ型エピタキシャル層１３
にバイポーラ接合トランジスタ構造か形成され、そのコ
レクタが図中布部分に形成される。すなわち、表面から
ｎ＋型埋没ｕ　ｊｔｉ　２に到達するｎ＋型引出領域５
が形成され、その上にコレクタ電極か形成される。また
、ｐ型ベース領域２０とｎ型エピタキシャル層１３に接
触するベース電極とショットキバリアダイオード（Ｓ　
Ｂ　Ｄ　）　！極とが共通に形成される。これらのベー
ス電極、コレクタ電極、５ＢＤｔ極は同一の構造で形成
される。配線層としてアルミニウム（Ａ１）を用いると
、アルミニウムとシリコンとの間のバリアメタルとして
ＴｉＮを用いるのが好ましい、すなわち−Ａ１電１ｉ１
５とＴｉＮバリア＄４ｉｉ！１７．１９を用い、さらに
シリコン表面に接触するｔ［！１６．１８として適当な
金属を用いることが好ましい、この金属は、ベース領域
２０およびコレクタ引出領域５に対しては低抵抗のオー
ミック接触を行い、エピタキシャル層１３に対しては十
分な高さを有するショットキバリアを形成することか望
まれる。

ショットキバリアダイオードの順方向電圧降下ＶＦとし
ては、たとえば３００〜４００ｉ程度あることが望まし
い。

たとえば、約１０１６ｃｌ−３程度のｎ型不純物濃度を
有するエピタキシャル層上に、ショットキバリアメタル
を形成した時の順方向電圧降下は、第３図（Ｂ）に示す
ようになる。

なお、第３図（Ｂ）に示す特性は、電流１０μＡの場合
のデータである２図中、破線はＴｉＮ／Ａ１のショット
キバリアダイオードの場合を示し、実線はＴｉＮ　／＾
１の場合を示す、すなわち、約３００１Ｖ程度の順方向
電圧降下ＶＦを得ようとすると、シリコン上に１１層を
形成し、その上にＴｉＮ層を形成した構造では不十分で
あり、シリコン上にへ１層を形成し、その上にＴｉＮ層
を形成した構造か適している。

従って、従来のバイポーラトランジスタ集積回路装置の
ショットキバリアダイオードとしては、ＡＩ／　ＴｉＮ
　／ＡＩＮ層構造を用いる４！ｊ＆極配線か用いられて
いた。

「発明か解決しようとする課題］ 以上説明したように、従来のバイポーラシリコンＩＣに
おいては−ショットキバリアタイオードはＡ　Ｉ　／’
　Ｔ　ｉ　Ｎ　／　Ａ　Ｉ積層電極を用いて形成されて
いた。

ところか、ＡＩ／　ＴｉＮ　／　ＡＩｔ極は、そのコン
タクト抵抗を十分低くすることが困難であった。

コンタクト抵抗か高いと、ｘｉに関連する抵抗か高くな
り、ＣＲ時定数を大きくシ、スイッチング動作を遅くさ
せる。

たとえば、ショットキ金属としてＴｉＮ／Ａｌを用いた
時の不純物濃度に対する抵抗特性および負荷容量に対す
る動作時間特性は、第２図＜Ｂ）、（Ｃ）の破線に示す
ようになり、十分小さいとは言えない。

本発明の目的は、バイポーラ接合トランジスタを含む集
積回路を形成するシリコン半導体装置において、ショッ
トキバリアダイオードの順方向電圧降下を十分大きくす
ると共に、！極の接触抵抗を十分小さくすることのでき
る半導体装置を提供することである。

本発明の他の目的は、ショットキバリアダイオドの順方
向電圧降下が十分太きく、を極の接触抵抗か十分小さい
シリコン半導体装１を製造する方法を提供することであ
る。

［課Ｕを解決するための手段］ 第１図は本発明の原理説明図である。

第１図（Ａ）は−本発明の基本構成を示す、ｐ型シリコ
ン基板１の表面にｎ＋型埋没領域（２形成され、基板１
上にノンドープのエピタキシャル領域３が形成されてい
る。ノンドープエピタキシャル６１１域３は不純物濃度
の極めて低いｎ型を示す。

このエピタキシャル領域３を貫通して表面からｎ“型埋
没領域２に到達するｎ“型引出領域５か形成されると共
に、表面に不純物濃度の極めて低いｎ　型領域を残し、
エピタキシャル領域３のより低い部分に十分抵抗率の低
いｎ７型延長領域４が形成されている。ｎ＋型引出―域
５の表面にはオーミック電極１２か形成され、ｎ９型延
長領域４の上方にはショットキバリアダイオードｔｒｉ
ｌｌか形成される。これらのオーミック電極１２とショ
ットキバリアダイオード（Ｓ　Ｂ　Ｄ　）　Ｓ　［！１
１とは、同一の構造て実現される。すなわち、５ＢＤＳ
ａｔｔとオーミック電極１２は、シリコンエピタキシャ
ル領域上に形成されたＴｉ膜６．８と、その上に形成さ
れたＴｉＮ膜７．９から構成される。

さらに、電極配線用としてこの上に適当な金属、たとえ
ばＡ１、Ａ１−Ｃｕ等の金属層を用いることは自由であ
る。

ショットキバリアダイオード（ＳＢＤ）を用いるのは、
たとえばバイポーラ接合トランジスタのコレクタ部であ
る。

第１図（Ｂ）に、バイポーラ接合トランジスタのベース
・コレクタ間にＳＢＤを接続した場合の等価回路を示す
。

ｎｐｎバイポーラ接合トランジスタのコレクタは、ｐ型
シリコン基板とその上のエピタキシャル層との間のｎ＋
型埋没領域（して半導体中に埋没して形成されている。

エピタキシャル層として、不純物濃度の極めて低いｎ　
型領域が形成され、このエピタキシャル領域上に５ＢＤ
ｔ％１１およびオーミックｔ［＋１２が形成される。バ
イポーラ接合トランジスタのベース電極に、次第に増加
する信号電位を印加すると、やがて５ＢＤＩＩがオンし
、電流はベース電極からＳＢＤに流れ、オーミック電極
１２から取り出される。

第１図（Ａ）に示すような構造を製造するには、ｐ型シ
リコン基板１にｎ”ｔＪ埋没領域２を形成した後、ノン
ドープのエピタキシャル領域３を成長する。このノンド
ープエピタキシャル領域に表面まで到達する低抵抗率の
ｎ＋型引出領域５を形成すると共に、表面は不純物濃度
の極めて低い状態に保った。ｔまその下にｎ＋型延長領
域４をエピタキシャル領域３の表面部分を除いた領域に
形成する。その後、ｎ“型延長領域４上方およびｎ＋型
引出領域５上に同一構造のＴｉＮ／Ｔｉ電極６−７．８
−９を形成する。不純物濃度の極めて低いｎ型エピタキ
シャル領域３上に形成された電極は、ＳＢＤ電極１１を
形成し、ｎ＋型引出領域５上に形成された！極はオーミ
ック電極１２を形成する。

１作用〕 従来のバイポーラ集積回路装置に用いられていたエピタ
キシャル領域の濃度、１０１６Ｃ１’程度においては、
ＴｉＮ／Ｔｉショットキバリア電極の順方向電圧降下は
低すぎて、ＳＢＤとして採用することはできなかった。

しかしながら、ＴｉＮ／Ｔｉ！極の順方向電圧降下は半
導体層の表面不純物濃度の低下と共に向上する。この表
面不純物濃度に対する順方向電圧降下の変化を、第２図
（Ａ）に示す、すなわち、図示の面積５＝２５６μｍ２
、順方向電流ＩＦ　＝１０μＡの場合、表面不純物濃度
１０１６ｃｌ−３程度においては、順方向電圧降下ＶＦ
が約２００ｎＶより僅かに大きい程度であるが、表面不
純物濃度を約１０１４ＣＩ−３以下にすれば、順方向電
圧降下ＶＦは３００ｎＶ近くまで向上する。このように
して、エピタキシャル層の表面不純物濃度を下げること
により、ＴｉＮ／Ｔｉ’（極のＳＢＤとしての利用価値
が生じる。

しかしながら、このように低不純物濃度のエピタキシャ
ル層を用いると、ＳＢＤの内部抵抗か高くなりすぎて電
流を流した時の電圧降下が高くなり過ぎる。

しかしながら、ＳＢＤを形成する領域においては、エピ
タキシャル領域の表面のみを不純物濃度が極めて低い状
態に保ち、その下の部分は不純物を添加して低抵抗率と
することにより一５ＢＤの内部抵抗を十分引き下げるこ
とか可能である。

このように、半導体領域の抵抗を低減すれば、■ｉＮ／
Ｔｉｔ＆のコンタクト抵抗はもともとＴｉＮ　／＾Ｉ電
極よりも低いので、極めて優れたＳ　Ｂ　Ｄ　を極およ
びオーミック電極を構成することかできる。

たとえば、ＴｉＮ／Ｔｉｔ極のコンタクト抵抗は、第２
図（Ｂ）の実線カーブに示すように、不純物濃度に対し
て変化し、ＴｉＮ／Ａｌ電極（破線）よりも低い値を有
する。このように低いコンタクト抵抗が実現され、その
ため第２図（Ｃ）の実線カーブに示すように、スイッチ
ング速度が速くなる。

第２図（Ｂ）、ｌ）において、破線はそれぞれ従来のＴ
ｉＮ　／＾１電極の値を示し、実線のＴｉＮ　／Ｔｉ電
極の値と比較される。これらのデータはある条件の下に
おける測定値であるが、ＴｉＮ／Ａｌ電極の場合と比べ
、動作速度が改善されることは他の条件においても同様
である。

３実施例］ 第４図（Ａ）〜（Ｆ）に−本発明の実施例による半導体
装置を製造する製造工程を示す。

第４図（Ａ）に示すように、たとえば、０．５ΩＣ１１
の抵抗率を有する（１００）面を有するシリコン基板１
の表面にホトレジスト層を形成し、選択的に露光するこ
とによりホトレジストマスク２１を形成する。このホト
レジストマスク２１をイオン遮蔽用マスクとしてｓｂイ
オンをイオン注入する。たとえば、加速エネルギ５０　
ＫｅＶでドース５×１０１５ＣＩ−２程度のイオン注入
を行う。

その後、ホトレジストマスク２１を除去し、注入した不
純物を活性化することによって、第４図（Ｂ）に示すよ
うなｎ＋型埋没領域（２形成する。

なお、不純物の活性化はその後の熱工程において同時に
行ってもよい。

次に、第４図（Ｃ）に示すように、基板１の表面にラン
ド−１シリコンのエピタキシャル成長を行う、不純物を
添加せずにエピタキシャル成長を行ったエピタキシャル
層３は僅かにｎ型を呈する。

このｎ　型エピタキシャル層３の不純物濃度は、その後
に行われるイオン注入を経た後でもその表面不純物濃度
か１０　”ｃｒｚ”３程度以下に保たれるように十分低
いものでなくてはならない、たとえば、エピタキシャル
成長直後の不純物濃度は１×１０１３ＣＩ−３程度であ
る６ 次に、第４図（Ｄ）に示すように、エピタキシャル層３
の上にレジスト層２２を形成し、選択的露光を行うこと
によってマスクを形成し、たとえば、Ｐイオンを加速エ
ネルギ１６０　ＫｅＶでドース１×１０１５Ｃ「２程度
イオン注入する。このイオン注入は、イオン種Ｐに対し
て加速エネルギが十分高いので、エピタキシャル層３に
十分深く入り込み分布する。エピタキシャル層３の表面
部分は不純物濃度は低いまま保たれる４このようにして
、ｎ＋型埋没領域（２連続したｎ“型延長領域４が形成
される。その後、ホトレジストマスク２２は除去する。

第４図（Ｅ）に示すように、新たなホトレジストマスク
２３を形成し、Ｐイオンを、たとえば加速エネルギ７０
ｅＶでドース５　ｘ　１０１５ｃｍ−”程度イオン注入
する。このイオン注入は加速エネルギか、第４図（Ｄ＞
のイオン注入と比べ低く設定されており、イオン注入さ
れた不純物はｎ＋型埋没領域（２ら表面までのエピタキ
シャル層３の全厚さに亘って分布する。このようにして
、ｎ＋型引出領域５か形成される。その後、ホトレジス
トマスク２３は除去する。

イオン注入した不純物を活性化した後、第４図（Ｆ）に
示すように、エピタキシャル層３表面に５１０２からな
る絶縁！１２５を、たとえば厚さ５０００人までＣＶＤ
によって堆積し、ｔｌｊｂ　［！コンタクト部分に開口
窓を形成する。続いて、を補形成用金属膜としてＰＶＤ
　（物理堆積）により、Ｔｉｔ１６．８をたとえば厚さ
約２００人形成する。続いて、バリア金属としてＴｉＮ
金属膜７．９を厚さ約１０００人堆積する。下層のＴｉ
膜は、その上のＴｉＮ膜と一体となってショットキ金属
を形成するものであり、その厚さは約１００〜５００人
とする。ＩＮ膜はバリア金属としてその機能を発揮する
には、厚さ約１０００Å以上あることが望ましい、さら
にその上に抵抗を十分低くするだけの厚さを有するＡ１
膜を形成する。たとえば、厚さ約８０００人のＡ１１ｌ
Ｉ２７を形成する。これらの積層電極をパタニングする
ことにより、５ＢＤｔｓ、コレクタ引出を極を形成する
。

なお、回路仕様によるか、ノンドープエピタキシャル層
３は、たとえば１〜２μｍの厚さを有する。また、５Ｂ
Ｄｔ極を形成するエピタキシャル層３の表面部分は、不
純物濃度５Ｘ１０”以下を有し、その厚さはたとえは１
０００人程度８する。

その下のｎ′型延長領域４の不純＋！ＪＡ濃度は、その
上の低不純物濃度領域よりも少なくとも２桁高い不純物
濃度を有し、好ましくは１０１８ｃｍ−３以上の不純物
濃度、たとえば１０１９Ｃ１−３程度を有する。

ｎ″型埋没領域（２よびｎ＋型引出領域５も同様に１０
１９ＣＩ−３程度以上の不純物濃度を有するのか好まし
い。

以上ような構成により、たとえば順方向電圧降下ＶＦが
３１０１ｖ（＠流１０μＡ）　、５１０１１Ｖ（電流１
１Ａ）のＳＢＤ電極（電極面積２３０ｔｔｍ２）を有す
る半導体装置か形成された。

第５図は本発明の他の実施例による半導体装置を示す、
Ｐ型シリコン基板１の表面にｎ＋型埋没領域（２形成さ
れ、その上にノンドープのエピタキシャル層３が形成さ
れ、ｎ＋型延長領域４が高い加速電圧のイオン注入によ
り形成され、ｎ＋型引出領域５がそれよりも低い加速電
圧のイオン注入で形成される点は、第４図の実施例同様
である。

ノンドープエピタキシャル領域３には、ｐ型ベース領域
２８およびｎ型エミッタ領域２９が形成され、それらの
上にエミッタ電極３０、ベース電極兼５ＢＤｔ極３１が
形成されている。コレクタ電極３２は、第４図の引出！
４１１２と同様である。

ベースを極３１はｐ型ベース領域２８とオーミック接触
し、ノンドープエピタキシャル領域３とはショットキ接
触を形成している。すなわち、所定の電位を越えるまで
オーミック接触を介してベース領域２８に電流が流れる
。ベースを極３１の電位か所定の電位を越えると、ベー
ス領域２８に電流か流れるよりも、ショットキ電極に電
流が流れるようになる。エミッタ電極３０、ベース電極
３１、コレクタ電極３２はそれぞれ同一構造を有し、同
一工程を経て製造される。

なお一実施例に治って本発明を説明したか、本発明はこ
れらに制限されるものではない。たとえば、種々の変更
、改良、組み合わせ等が可能なことは当業者に自明であ
ろう。

１発明の効果］ 以上説明したように、本発明によれば、従来は順方向電
圧降下が低くて使用できなかったＴｉＮ／Ｔｉｔ極をシ
ョットキバリア電極として用い、コンタクト抵抗か低く
、順方向電圧降下か十分高いショットバリアダイオード
を有する半導体装置か提供される。

十分なＳＢＤのＶＦｍ能を有し、かつコンタクト抵抗か
低いため、集積回路装置の高速化に寄与するところか大
である。

【図面の簡単な説明】

第１図（Ａ＞、（Ｂ）は、本発明の原理説明図であり、
第１図（Ａ）は基本構成を示す断面図、第１図（Ｂ）は
等価回路、 第２図（Ａ）、（Ｂ）、（Ｃ）は、Ｓｉ上のＴｉＮ／Ｔ
ｉｉ極の性能を示すグラフであり、第２図（Ａ）は順方
向電圧降下の不純物濃度依存性を示すグラフ、第２図（
Ｂ）はコンタクト抵抗の不純物濃度依存性を示すグラフ
、第２図（Ｃ）は動作速度の負荷容量依存性を示すグラ
フ、 第３図（Ａ）、（Ｂ）は、従来の技術を示し、第３図（
Ａ）はバイポーラＩＣのコレクタ部の構造を示す断面図
、第３図（Ｂ）はＳＢＤの順方向電圧降下ＶＦの面積依
存性を示すグラフ、第４図（Ａ）〜（Ｆ）は、本発明の
実施例による半導体装置の製造工程を示す断面図、第５
図は、本発明の他の実施例による半導体装置を示す断面
図である。 ６、８ 〆　、　９ ｐ型シリコン基板 ｎ″型埋没領域 ノンドープエピタキシャル領域 （不純物濃度の極めて低いｎ−型エ ピタキシャル領域） ｎ＋型延長領域 ｎ＋型引出領域 Ｔｉ膜 ｌＮｌｌ ５ＢＤ電極 オーミック電極

Claims (2)

【特許請求の範囲】
1. （１）、ｐ型シリコンの基板（１）と、 前記基板（１）の表面に形成された低抵抗率のｎ＾＋型
   埋没領域（２）と、 前記埋没領域（２）の上に形成された、不純物濃度の極
   めて低いｎ＾−型エピタキシャル領域（３）と、 前記ｎ＾＋型埋没領域（２）上で前記ｎ＾−型エピタキ
   シャル領域（３）を貫通して形成された低抵抗率のｎ＾
   ＋型引出領域（５）と、 前記ｎ＾＋型埋没領域（２）上で前記ｎ＾−型エピタキ
   シャル領域（３）の表面部を残して形成された低抵抗率
   のｎ＾＋型延長領域（４）と、前記ｎ＾＋型引出領域（
   ５）の上に形成されたＴｉ膜（８）とその上に形成され
   たＴｉＮ膜（９）とを含むオーミック電極（１２）と、 前記ｎ＾＋型延長領域（４）の上方で前記ｎ＾−型エピ
   タキシャル領域（３）表面上に形成されたＴｉ膜（６）
   とその上に形成されたＴｉＮ膜（７）とを含むショット
   キバリアダイオート電極（１１）とを含む半導体装置。
2. （２）、ｐ型シリコンの基板（１）の表面に選択的に低
   抵抗率のｎ＾＋型埋没領域（２）を形成する工程と、 前記埋没領域（２）の表面上にノンドープのシリコンの
   エピタキシャル領域（３）を成長する工程と、 前記ｎ＾＋型埋没領域（２）上の前記エピタキシャル領
   域（３）に選択的にｎ型不純物を導入して、前記エピタ
   キシャル領域（３）を貫通する低抵抗率のｎ＾＋型引出
   領域（５）を形成する工程と、 前記ｎ＾＋型埋没領域（２）上の前記エピタキシャル領
   域（３）に選択的にｎ型不純物の深いイオン注入を行い
   、表面部を残して前記エピタキシャル領域（３）内に低
   抵抗率のｎ＾＋型延長領域（４）を形成する工程と、 前記エピタキシャル領域（３）の前記ｎ＾＋型引出領域
   （５）上と前記ｎ＾＋型延長領域（４）上方にＴｉ膜（
   ６、８）を形成し、その上にＴｉＮ膜（７、９）を形成
   し、オーミック電極（１２）とショットキバリアダイオ
   ード電極（１１）を形成する工程と を含む半導体装置の製造方法。