JPS5963761A - 過電圧被保護集積トランジスタ - Google Patents

過電圧被保護集積トランジスタ

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JPS5963761A
JPS5963761A JP58142668A JP14266883A JPS5963761A JP S5963761 A JPS5963761 A JP S5963761A JP 58142668 A JP58142668 A JP 58142668A JP 14266883 A JP14266883 A JP 14266883A JP S5963761 A JPS5963761 A JP S5963761A
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JP
Japan
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region
base
transistor
collector
emitter
Prior art date
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Pending
Application number
JP58142668A
Other languages
English (en)
Inventor
ヴエルシグリア・フエリス
フエラ−リ・パオロ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
ATES Componenti Elettronici SpA
SGS ATES Componenti Elettronici SpA
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Publication date
Application filed by ATES Componenti Elettronici SpA, SGS ATES Componenti Elettronici SpA filed Critical ATES Componenti Elettronici SpA
Publication of JPS5963761A publication Critical patent/JPS5963761A/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0248Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の関連する分軒 本発明はモノリシック半導体装置、特に過電圧から保護
される集積化トランジスタに関するものである。これら
トランジスタは例えば、家庭用電気器具のモータ或いは
自動車の電子式イグニッション装置の誘導負荷のスイッ
チングを制御するために使用する。
従  来  技  術 一般に、過度の逆バイアス電圧がベース−コレクタ接合
に印加されると、トランジスタは損傷し、或いは破壊し
つるようにもなる。
この危険な過磁圧状態は、特にトランジスタがコレクタ
に直列に接続されている誘導負荷のスイッチングを行う
ときに現われる。即ち、トランジスタσ)スイッチオフ
中即ちクエンチング中に、負荷電流が突然変動すると、
負荷に逆起電力が誘起され、比較的晶い電圧でトランジ
スタのベース−コレクタ接合がJV!バイアスされるよ
うになる。
一般にトランジスタのスイッチオフ時の過渡現象を減少
させるためには、電荷を適切な回路手段によりベースか
ら導出するようにしており、従って、トランジスタはさ
らに危険な出力状態いわゆる[1更2次降伏J(ES/
b)状態にさらされるようになり、この状爬では高電流
密度、従って高温の区域が形成され、これによりトラン
ジスタ自体が容易に破壊されつるようになる。
これら破壊降伏効果を防止するための既知の解決法は、
ベース接点全構成する金属電極によってベースに短絡さ
れ、ベースとの間にPN接合を形成する補助エミッタを
有するトランジスタを設けることである。
逆バイアス状態においては、ベース−コレクタ接合によ
って補助エミッタ領域の蓄積電荷を、言わゆる「突抜は
現象」を利用してy!1.mする。この現象では、逆バ
イアスの状態において、十分に高い?’[Biのためベ
ース−コレクタ接合のi¥1移領域がベース領域を横切
ってエミッタm域士で延在し、従って電流は補助エミッ
タ及びベース接点を経てコレクタ領域からベース領域に
流れるようになる。
かかる結果を得るためには、補助エミッタを適宜構成し
てベース−コレクタ接合の逆降伏が起る前に突抜は現象
が起るようにする。
しかし、製造中或いは高温での動作中にもベース及び補
助エミッタを短絡〜するベース接点の金属層から金属ス
ポットを形成し得るようになり、この金属スポットは下
側の半導体領域内に延在すると共にベースと補助エミッ
タとの間のPN接合をもF通するようになり従って保護
動作が損われるようになるため、信頼性の問題が生じて
くる。
さらに当業者に既知であり、過電圧からトランジスタを
深部するための解決法は、コレクタ端子及びベース端子
間に外部ダイオードを接続することである。この解決法
は個別の素子で実施し得るが、経済的観点から不利であ
るため、半導体装14jにダイオードを集積化すればこ
の解決法を一層好適に用いることができる。
モノリシック半導体装置にトランジスタと共に集積化さ
れたツェナダイオードは、ベース接点に対し強くドープ
されると共にトランジスタのベース電極の下側に位置し
、トランジスタのエミッタと相俟ってPN接合を形成す
る第1牛導体領域と、トランジスタのコレクタの導電域
と同−導?σ型の不純物で強くドープされ、これより高
い濃度の第2半導体領域とにより形成することができる
。この第2半尋体領域は、その上側表面が第。1牛導体
領域の下fil!1表向と接触し、その下側表面がコレ
クタと接触し、更に第1半導体領域とトランジスタのベ
ース領域との双方との間にPM接合を夫々形成する。
不純物の濃度を適切に調整することにより、前記のよう
に形成したツェナダイオードの降伏電圧vzを適宜定め
て、ツェナダイオードがトランジスタのベース−フレフ
タ接合の降伏を起こすm圧より低い逆バイアスN圧に対
して導通状態となるようにする。
トランジスタをf呆「物するためにツェナダイオードを
使用することによって、第1の解決策の不安定性及び信
頼性に関する欠点を除去することができる。
しかしモノリシック半導体本体にトランジスタを集積化
する従来技術には当然I#造許容公差が含まれることは
明らかである。コレクタの厚さ及び抵抗率はトランジス
タ自体に特有の降伏il!庄の無視できない変動に相当
する変動に特に左右されるdツェナfLt+jiダイオ
ードの降伏電圧は、ダイオ−で調整することは、簡単で
はなく、シかも経済的観点から有利ではない。
発明の開示 本発明の目的は、誘導性負荷のスイッチングを制御する
ために使用し得ると共に簡単且つ経済的な手段で形成し
くa、製造許容公差に関係なくトランジスタの実際の構
造により保趣を行うようにした過電圧被医護集積トラン
ジスタを提供せんとするにある。
本発明は1導■型のコレクタ領域と、該コレクタ領域に
隣接し、その界面にベース−コレクタPN接合を形成す
る反対導電型の第1ベース領域と、該ベース領域に隣接
し、その界面にベース−エミッタP N接合を形成する
1導当型の第1エミツタ領域とを具える集積トランジス
タにおいて、■導電型の第2エミツタ領域と、反対導電
型の第2ベース領域とを設け、該第2ベース領域は、前
記第2エミツタ領域及びコレクタ領域に隣接し、その各
々の、界面に夫々PN接合を形成し、前記第2エミツタ
領域は、電極により前記第1ベース領域にオーム接触さ
せ、前記fa2ベース領域はトラ・ンジスタの何れのv
4極にも直接接続しないでトランジスタに供給される電
圧に対して浮動状朝となるようにし、前記コレクタ領域
と第2エミツタ領域との間のベース開放降伏電圧の値を
、前記コレクタ領域と第1ベース領域との間のPN接合
の降伏電圧の値より低くするようにしたことを特徴とす
る。
実施例 図面につき本発明の詳細な説明する。
図に示す本発明のトランジスタの構竹は、パワープレー
ナトランジスタを製造する既知の処理の一つにより形成
することができる。
基Itはドーピングされた半導体材料で例えは低抵抗率
(約0.+110囮Xm )のN型シリコンとする。こ
の基板の上に、その抵抗率より高い抵抗率(おおよそ5
00hmAm ) f有し、厚さが約50μmのHgエ
ピタキシャル層2を成長させる。
まず第1に既知のマスク技術と拡散技術とを用いてエピ
タキシャル層2に抵抗率が低く拡散深さがほぼ等しい(
約10μm)2個のP型領域3及び4を形成する。
本例では領域4の表面抵抗率は、m域3の表面抵抗率よ
り充分低い値に保持する(例えば表面濃8 度を夫々約IO及び5・101フイオン/ cm8とす
る。)図において、柿々の領域にドープされる不純物濃
度の濃淡に相当する低抵抗率或いは高抵抗率は、導電型
を表わす文字P及びNに夫々記号「+」及び「−」を附
して示す。
不純物拡散の深さを等しくすると共に異なる抵抗率を得
る一つの方法では、例えば、まず第1に領域4と関連す
る半導体の表向部分にのみ適当な濃度の不純物を堆積し
、次いで中間の深さまでこれら不純物を拡散し、最後に
領域3と関連する表1m部分にのみ更に高い濃度の不純
物を必要敏堆檀し、その後次の拡散1櫟を白領域8及び
4がほぼ同じ深さに到達するまで行なう。
頭載3及び4は、これら領域を囲むN型エピタキシャル
層2と相俟って2個のPN接合5及び6を形成する。
次いで既知のマスク技術及び拡散技術を用いて・領域3
及び4に抵抗率が低く(例えはドーピング剤の表間濃度
が約1020イオン/Cm8)且つほぼ等しいドーピン
グ深さ及び輪郭を有する2個のN型領域7及び8を形成
する。領域7及び8Gま、領域3及び4と相俟って2個
のPNm合9及びlOを夫々形成する。
最終の拡散処理後に半導体本体上に形成された二酸化ケ
イ素層11に開口を設け、これら開口を経て従来の金属
化技術により、領域3及び7に対1する金具接点12及
び13と、領域3及び8間にオーム接点を形成する金属
接点14とを設ける。
同様にして金属接点15を基板の自由表面に設ける0 同面に示す構成の領域1及び2と領域8及び7とを組合
せることにより、これら領域が夫々コレクタ+ 1 、
2 )、ベース(3)及びエミッタ(7)を夫々構成す
るプレー−j)ランジスタを形成し、且つ接点12.1
8及び15fi:、トランジスタの夫々ベース、エミッ
タ及びコレクタ接合極とする。
このトランジスタには、本発明による集梢保傅手段を設
ける。叩ち護膜手段は第2ベース領域4及び第2エミツ
タ領域8により構成し、これら領域は説明の便宜上主パ
ワートランジスタと共に集4N′4化され、このパワー
トランジスタと共通のコレクタ(1,2)を有する補助
護膜トランジスタの夫々エミッタ及びベースとみなすこ
とができる。この保噸トランジスタは、そのエミッタ8
を主トランジスタのベース8に金量接点14によりオー
ム接続すると共にそのベース4を主トランジスタの何れ
の電極にも接続しないで浮動状態とする。
f呆訪!トランジスタのベース領域4のドープされた不
純物の一度を主トランジスタのベース領域8の不純物濃
度より低くするのが好適である。
既知の方法を用いて、2個のベース3と4との間の不純
物濃度従って抵抗率の差を適切に調整することにより、
トランジスタのベース開放による’:I L/ フタ−
x ミッタ降伏電圧値を主トランジスタのコレクターベ
ース接合の降伏電圧の値より正確に必要な厭だけ低くす
ることができる。
本発明による半導体装置の構造を試験した所から明らか
なようにかくして得られた保護トランジスタは、コレク
タのエピタキシャル成長に関連するW @ #1:容公
差には左右されないが、その厚さは、試料毎に無視し得
ない■度に変化するようになる。
補助保詭トランジスタ番ま、そのコレクタを主トランジ
スタのコレクタと同一とするため、瞬危許容公差の開傘
として降伏特性の変化鼠が自l1ill的に同一となる
例えはトランジスタがコレクタに直列接続された誘導性
負荷の■制御中スイッチオフ状l―にあるものと仮定す
ると、トランジスタが過電F+:、を受けている場合の
トランジスタの原論動作を特に′考察する。
トランジスタのベース−コレクタ接合は、保設’を行わ
ない場合、半導体装置を破壊するに充分な比較的高い電
圧で逆バイアスされるようになる。
その理由は、ベースから電荷を導出する電流が同時に流
れて、スイッチング時期を早めるようになるからである
しかし、ベース−コレクタ接合の電圧が、接合自体の降
伏電圧よりも低い保護トランジスタとして形成されたト
ランジスタのベース開放コレクターエミッタ降伏面圧と
等しくなると、保護トランジスタが逆方向に導通を開始
して、主トランジスタにより電荷を注入し、これにより
、[逆2次降伏](ES/b)の危険性を回避し得るよ
うGこする。従。
つて入力ベース電流が増加すると、パワートランジスタ
はパワー破壊現象を起すことなく逆方向に導jノ■1す
るようになる。
しかし、コレクターエミッタ降伏が生じても深1;牲ト
ランジスタは破壊しない。その理由はそのベースか浮動
状咋にあり、ベース電流が流れることがないからである
。従って医科トランジスタは信頼できるものとなる。
さらにこのトランジスタに流れ且つ維持される電流は、
単に主トランジスタを導通させるに十分な電流であり、
従ってプレーナ構造の場合に、この構造の集積化は、占
有面積の点で経済的であり、しかも前述したようにプロ
セス技術により製造ずるのが容易且つ簡単となる。
特に厳しい高速スイッチング状幅のもとでは、スイッチ
オフ状態中にパワートランジスタのベースから著しい電
荷導出電流が流れると、降伏電1−Eに関する上記スイ
ッチング状態によって損傷の起こりつる前に1呆峻作動
を行い得なくなる。
この場合には、技術的信頼性テストによって、保鎧トラ
ンジスタのベース開放コレクターエミッタ降伏電圧が主
トランジスタ自体のベース開放コレクターエミッタ降伏
電圧より低い場合、パワートランジスタが保護されるこ
とを示すようにする。
これがため2つのベース領域間の不純物感度従って抵抗
率の差を適切に調整するのが好適である。
図面に示す横滑を有し、過電圧から保゛洒するトランジ
スタは、人力トランジスタによりili’lJ 1il
tlされる最終段トランジスタとして特にダーリントン
型の増幅装置に集積(3するのが好適である。この入力
トランジスタのエミッタ及びコレクタは同−導11′i
型の最終段トランジスタのベース及びコレクタに夫々接
続する。
本発明は上述した例にのみ限定されるものではなく、要
旨を変更しない範囲内で幾多の変更を加えることができ
る。
例えは、第1ベース領域3よりも夕晴の不純物をドープ
した第2ベース領域4を有するトランジスタを造る代わ
りに、ドーピング剤の表面濃度が均一で第1エミツタ領
域7よりも深い第2エミツタ領域8を形成することによ
っても上述した所と同4″にの結果を得ることができる
この面領域の深さを相違させる方法としては、例えば、
まず第1に領域8に関連する半導体本体の表+fu部分
のみに適当な濃度の不純、物を堆積し、次いでこれら不
純物を中間の深さまで拡散し、最後に領域7の表面で更
に不純Wを堆積し、その後次の拡散によって、領域7を
形成すると共に領域8を更に深く拡散し得るようにする
【図面の簡単な説明】
図は本発明による過N土から保護される集積トランジス
タの構成を示す拡大断面図である。 1・・・=48導体材料の基板 2・・・N J5エピタキシャル層 3.4・・・P型半導体領域 5.6・・・領域3.4とN 型エピタキシャル層2と
で形成するPN接合 7.8・・・N型半導体領域 9 、113・・・ii口境域78と領域8.4とで形
成するPN接合 11・・・二j設化ケイ素層 12、18.14.15・・・金用接点電極。

Claims (1)

  1. 【特許請求の範囲】 L  IQ%電型のコレクタ領域と、該コレクタ領域に
    隣接し、その界面にベース−コレクタPN接合を形成す
    る反対導電型の第1ベース領域と、該ベース領域に隣接
    し、その界面にベース−エミッタPN接合を形成する1
    導市型の第1エミツタ領j或とを具える集積トランジス
    タにおいて、■導電型の第2エミツタ領域と、反対導m
    型の第2ベース領域とを設け、該第2ベース領域は、前
    記第2エミツタ領域及びコレクタ領域に隣接し、での各
    々の界面に夫々PN接合を形成し、前d1−:第2エミ
    ッタ6ON、 Gi、電極ニより前記@>、 1ベース
    jfl jkにオーム接触させ、前記第2ベース領域6
    まトランジスタの何れの電極にも1代接接続しないでト
    ランジスタに供給される電圧に対して浮動状態となるよ
    うにし、前記コレクタ領域と第2エミツタ領域との間の
    ベース開放降伏iff Hzの値を・nil記フレフレ
    クタ領域1ベース領域との間のPN接合の降伏電圧の値
    より低くするようにしたことを特徴とする過電圧波1呆
    脚集梢トランジスタ。 λ 前記フI・フタ領域と第2エミツタ領域との間のベ
    ース開放降伏電圧の値を、前記コレクタ領Ji&と第1
    エミツタ領域との間のベース開放降伏電圧の値より低く
    するようにしたことを特徴とする特許請求の範囲第1項
    記載の過U¥圧被1呆H<シ集梢トランジスタ。 8、 前記第2ベース領域のドーピング剤の表向1度を
    1111記第1ベース領域のドーピング剤の表面a I
    6:より低くするようにしたことを特徴とする特許請求
    の範囲第1項または第2項記載の過1■圧被保瞳集檀ト
    ランジスタ。 4 前記第2ベース領域の厚さを前記第1ベース領域の
    厚さより薄くするようにしたことを特徴とする特i1’
    I’ i4求の範囲第1項また番ま第2項記載の過寄庄
    被保霞集槍トランジスタ。 5、 互いに直接結合してダーリントン型槽11’M 
    kを形成する少なくとも第1及び第2のトランジスタを
    具え、該第1及びPA2のトランジスタを前記増幅器の
    夫々入力トランジスタ及び出力トランジスタとし、前記
    箔2トランジスタに特Wf #n求の範囲第1項乃至第
    4項の何れかに記載の過電圧被保護トランジスタを用い
    ることを特徴とするモノリシック半導体プレーナ装置。
JP58142668A 1982-08-05 1983-08-05 過電圧被保護集積トランジスタ Pending JPS5963761A (ja)

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IT8222745A IT1210916B (it) 1982-08-05 1982-08-05 Transistore integrato protetto contro le sovratensioni.
IT22745A/82 1982-08-05

Publications (1)

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JPS5963761A true JPS5963761A (ja) 1984-04-11

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ID=11199946

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JP58142668A Pending JPS5963761A (ja) 1982-08-05 1983-08-05 過電圧被保護集積トランジスタ

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DE (1) DE3328246A1 (ja)
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GB (1) GB2128022B (ja)
IT (1) IT1210916B (ja)

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GB2128022A (en) 1984-04-18
FR2531573B1 (fr) 1986-11-28
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