KR20060081377A - 기판 처리 시스템 및 기판 처리 프로그램 - Google Patents
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Abstract
본 발명에 따른 기판 처리 시스템에서, 웨이퍼 처리 시간을 포함하는 웨이퍼 체재 시간(wafer stay time)과, 웨이퍼가 웨이퍼 체재 시간 전후에 이송되는 부수적인 비지 시간(an attendant busy time)과의 합을 각각 나타내는, 진공 압력측 트랜스퍼 로봇 RB1이 내장된 트랜스퍼 모듈 TM 주위에 연결된 복수의 프로세스 모듈 PM1~PM4의 모듈 사이클 기간은 균일한 길이로 모두 설정된다. 진공 압력측 트랜스퍼 로봇 RB1은 프로세스 모듈에 대한 1회 액세스 동안에 각각의 프로세스 모듈 PM1~PM4에 있어서의 픽 앤드 플레이스 동작(a pick and place operation)을 실행시킴으로써, 처리된 웨이퍼 Wi를 꺼내고, 다음 처리될 다음 웨이퍼 Wi + 1를 이송한다.
Description
도 1은 본 발명의 실시예 1에 있어서 달성된 기판 처리 시스템에서 채택된 기판을 개략적으로 나타내는 도면,
도 2a~2f는 실시예에 있어서 실행된 픽 앤드 플레이스 동작(pick and place operation)을 나타내는 개략도,
도 3은 실시예에 있어서 실행된 기판 처리의 흐름도,
도 4a~4c는 실시예에 있어서 설정될 수 있는 모듈 사이클 기간의 상이한 구성의 예를 나타내는 도면,
도 5는 본 발명의 구현예 1에 있어서 실행되는 트랜스퍼 시퀀스(transfer sequence)를 나타내는 도면,
도 6은 비교예 1에 있어서 실행된 트랜스퍼 시퀀스를 나타내는 도면,
도 7은 본 발명의 구현예 2에 있어서 실행되는 트랜스퍼 시퀀스를 나타내는 도면,
도 8은 제 1 웨이퍼의 처리에 대응하는 트랜스퍼 시퀀스의 예를 나타내는 도면,
도 9는 구현예 1에 있어서 실행되는 트랜스퍼 시퀀스를 통해서 제 1 웨이퍼 의 처리를 나타내는 도면,
도 10은 본 발명의 실시예 2에 있어서 달성된 기판 처리 시스템에서 채택된 구조를 개략적으로 나타내는 도면이다.
도면의 주요 부분에 대한 부호 설명
TM : 트랜스퍼 모듈 LM : 로더 모듈
LLM1~LLM2 : 로드락 모듈 LG : 리니어 가이드
CR : 웨이퍼 카세트 GV : 게이트 밸브
RB1~RB2 : 트랜스퍼 로봇 PM1~PM4 : 프로세스 모듈
ORT : 오리엔테이션 플랫 정렬 기구
본 발명은 한번에 하나의 기판씩, 복수의 프로세스 모듈로 순차적으로 이송된 한 묶음의 기판(a batch of substrates)에 대한 순차적 처리를 실행하는 기판 처리 시스템 및 기판 처리 프로그램에 관한 것이다.
관련 기술에서의 이 형태의 응용에 사용되는 기판 처리 시스템은, 메인 트랜스퍼 챔버(공통 트랜스퍼 챔버(common transfer chamber)) 주위에 연결된 복수의 프로세스 모듈을 갖는 클러스터 툴(멀티 챔버)을 채택할 수 있어, 프로세스의 흐름을 매끄럽게 하거나 보다 다양한 프로세스의 실행을 가능하게 하는 여러 프로세스의 흐름을 통합할 수 있다. 통상적으로, 그러한 기판 처리 시스템은 반도체 제조 장치와 관련하여 채택된다(예를 들면, 일본 특허 공개 제2000-127069호 참고)
예를 들어, 박막 형성에 사용되는 클러스터 툴은 게이트 밸브를 거쳐 메인 트랜스퍼 챔버에 연결된 로드락 모듈(load-lock module)을 포함한다. 반도체 웨이퍼(이하에서, 단순히 "웨이퍼"로 나타냄)와 같은 처리 기판(이하에서는, 단순히 "기판"으로 나타냄)상에서 특정 형태 프로세스가 실행될 때, 메인 트랜스퍼 챔버뿐만 아니라 별도의 프로세스 모듈 챔버는 진공 상태로 유지된다. 웨이퍼가 어느 한 대기(대기측 압력)에서 로드락 모듈내로 이송된 후에, 로드락 모듈은 저압 상태(진공측 압력)로 감압된다. 그 때, 웨이퍼는 진공측의 로드락 모듈에서 인출되어, 메인 트랜스퍼 챔버내에 설치되는 트랜스퍼 메카니즘(즉, 로봇 암)에 의해 메인 트랜스퍼 챔버내로 반입되며, 트랜스퍼 메카니즘에 의해 메인 트랜스퍼 챔버로부터 제 1 프로세스 모듈내로 반입된다.
제 1 프로세스 모듈에서, 제 1 프로세스 단계는 기설정된 레시피(recipe)에서 사전 결정된 길이의 시간동안 실행된다. 제 1 프로세스 단계 동안, 예를 들어, 막 형성이 웨이퍼상에 제 1 박막층을 형성하도록 실행될 수 있다. 일단, 제 1 프로세스 단계가 종료되면, 제 1 단계를 거친 웨이퍼는 메인 트랜스퍼 챔버에 설치된 트랜스퍼 메카니즘에 의해 제 1 프로세스 모듈로부터 반출되어, 제 2 프로세스 모듈로 반입된다.
제 2 프로세스 모듈에서, 제 2 프로세스 단계는 제 1 프로세스 모듈과 같이 기설정된 레시피에서 사전 결정된 길이의 시간동안 수행된다. 제 2 프로세스 단계동안, 예를 들어, 막 형성은 웨이퍼상에 형성된 제 1 층에 걸쳐 제 2 박막층이 형성된다. 일단 제 2 프로세스 단계가 종료되면, 제 2 프로세스 단계를 거친 웨이퍼는 메인 트랜스퍼 챔버에서 트랜스퍼 메카니즘에 의해 제 2 프로세스 모듈로부터 반출되어, 만약 하위의 프로세스 단계를 거칠 경우, 다음의 프로세스 모듈(예를 들어, 제 3 프로세스 모듈)로 이송되어, 소정 시간의 다음 프로세스를 거치게 된다. 따라서, 반도체 웨이퍼는 다양한 처리 단계를 거쳐, 모든 프로세스 단계가 수행되었을 때, 반도체 웨이퍼는 로드락 모듈로 복귀한다.
개별적인 프로세스에서 일련의 처리 단계를 거친 처리된 웨이퍼가 로드락 모듈내로 복귀될 때, 로드락 모듈내의 압력은 진공측 압력에서 대기측 압력으로 전환된다. 그 때, 처리된 웨이퍼는 메인 트랜스퍼 챔버가 연결된 측부로부터 대향하는 측부에 위치하는 웨이퍼 입/출구를 통해 로드락 모듈 외부로 반출된다.
이러한 형태의 클러스터 툴은 진공측 압력에서 한번에 하나의 웨이퍼가 복수의 프로세스 모듈로 순차적으로 이송되는 한 묶음의 웨이퍼(a batch of wafer)에서 일련의 처리(예를 들어, 막 형성 프로세스 및 열처리)가 수행되는 인라인 기판(in-line substrate) 프로세스 시스템에서의 적용에 목적이 있다.
상기된 바와 같은 클러스터 툴에서, 메인 트랜스퍼 챔버내의 웨이퍼 메카니즘은 일반적으로 한번에 단일 프로세스 모듈로 액세스할 수 있으며 즉, 트랜스퍼 메카니즘은 일반적으로 한번에 2개의 프로세스 모듈로 액세스할 수 없다. 따라서, 트랜스퍼 메카니즘은 프로세스 모듈내로 웨이퍼를 이송하기 위해 한번에 하나의 프로세스 모듈로 액세스한다. 그 때에, 대응하는 방법(처리 작업)에 따른 소정 길이의 시간동안 각각의 프로세스 모듈내에서 처리가 실행되며, 프로세스 웨이퍼는, 트랜스퍼 메카니즘이 다른 웨이퍼의 이송에 관련되지 않을 경우, 이러한 레시피 처리가 완료되는 프로세스 모듈 외부로 반출된다.
한 묶음의 웨이퍼가 예를 들어, 병렬 시스템에서 가변의 처리 시간동안 다양한 프로세스 모듈내에서 처리될 때, 복수의 프로세스 모듈내에서 수행되는 레시피 처리는 각각의 프로세스 모듈의 상이한 처리 주기로 인해 서로 매우 근접하는 시점 또는 상충 시기에서 종료될 수 있다. 이러한 이유로 인해, 웨이퍼가 해당 프로세스 모듈로 반입 또는 반출되어야 하는 시기는 다른 프로세스 모듈을 위한 웨이퍼 트랜스퍼 시기와 충돌할 수 있다.
보다 상세하게는, 예를 들어, 상술한 클러스터 툴내에서, 제 1 프로세스 모듈내의 제 1 프로세스 단계에서 수행된 레시피 처리는 제 2 프로세스 모듈내의 제 2 프로세스 단계에서 수행된 레시피 처리를 거쳐 제 2 프로세스 모듈 외부로 반출된 웨이퍼가 트랜스퍼 메카니즘에 의해 로드락 모듈을 향해 이송될 때 종료될 수 있다. 이러한 상황하에서, 트랜스퍼 메카니즘은 우선 제 2 프로세스 단계를 거친 웨이퍼를 로드락 모듈로 이송한 후, 제 1 프로세스 모듈로 액세스하여, 제 1 프로세스 단계를 거친 웨이퍼를 반출하고, 이 웨이퍼를 제 2 프로세스 모듈내로 이송한다.
이러한 웨이퍼 트랜스퍼 공정은 트랜스퍼 효율 및 프로세스 모듈 작동 속도 가 최대화되지 않는다는 점에서 바람직하지 않다. 보다 특정한 시기로서, 제 1 프로세스 모듈의 제 1 단계 종료 시점에서의 처리 과정 후, 제 1 프로세스 단계를 거친 웨이퍼는 상술한 예에서 트랜스퍼 메카니즘이 제 1 프로세스 모듈 외부로 웨이퍼를 반출하는데 용이해질 때까지, 제 1 프로세스 모듈내에서 대기해야 한다.
이러한 상황에서, 제 1 프로세스 모듈에 대응하는 웨이퍼마다 요구되는 총 시간의 길이가 제 1 프로세스 단계의 길이를 포함하는 경우, 웨이퍼를 제 1 프로세스 모듈로 이송하는데 필요한 시간의 길이와 제 1 프로세스 모듈 외부로 웨이퍼를 이송하는데 필요한 시간의 길이는 모든 프로세스 모듈에서 가장 커지며(웨이퍼당 요구되는 총 시간 길이가 다른 모든 프로세스 모듈에 대응하는 웨이퍼당 임의의 총 시간 길이보다 큰 경우), 웨이퍼당 요구되는 가장 큰 시간 길이의 총합은 제 1 프로세스 단계를 거친 웨이퍼가 대기하는 시간 길이에 의해 훨씬 더 연장된다. 제 1 위치내의 복수의 프로세스 모듈 중 최대인 제 1 프로세스 모듈내의 웨이퍼당 요구되는 길이의 총합으로 인한 연장된 프로세스 주기는 모든 클러스터 툴내의 트랜스퍼 순서(transfer tactic)에 영향을 미친다.
동시에, 처리될 다음 웨이퍼는 제 2 프로세스 단계를 거친 웨이퍼가 반출된 후에 즉시 제 2 프로세스 모듈로 반입되지 않으며, 따라서 게이트 밸브가 닫힌다. 제 2 프로세스 단계를 거친 웨이퍼를 로드락 모듈로 이송한 후에만, 트랜스퍼 메카니즘은 제 1 프로세스 단계를 거친 웨이퍼를 제 1 프로세스 모듈로부터 제 2 프로 세스 단계에 대한 제 2 프로세스 모듈로 이송하기 위해 제 1 프로세스 모듈로 액세스한다. 따라서, 제 2 프로세스 단계를 거친 웨이퍼가 제 2 프로세스 모듈 외부로 반출된 후, 반입될 다음 웨이퍼를 수용하도록 게이트 밸브가 개방되기 전에 시간 지연이 뒤이어 발생한다.
처리된 웨이퍼와 처리될 다음 웨이퍼가 한번에 반입 및 반출될 수 없기 때문에, 상기된 바와 같이, 게이트 밸브의 개폐 작동, 트랜스퍼 메카니즘에 의한 이송 작동 등은 수회에 걸쳐 실행되어, 스루풋이 저감된다. 추가적으로, 대기 기간은 다음 웨이퍼상의 레시피 처리가 시작될 수 있기 전에 제 2 프로세스 모듈내에서 발생한다. 따라서, 제 2 프로세스 모듈에 대응하는 웨이퍼당 요구되는 총 시간 길이가 모든 프로세스 모듈 중 가장 길 경우, 제 2 프로세스 모듈에서 웨이퍼당 요구되는 가장 긴 시간 길이의 총합에 대응하는 시간 주기(또는, 간격)의 길이는 대기 시간의 길이에 대응하는 연장분에 의해 더욱 증가된다. 이러한 경우, 역시 모든 시스템내의 트랜스퍼 순서에 부정적인 영향이 미친다. 이러한 트랜스퍼 순서의 악화는 프로세스 모듈의 작동 속도를 감소시켜 스루풋을 저감시킨다.
또한, 질소(N2) 정화(purge)와 같은 후처리(레시피 처리 후)는 레시피 처리를 거친 웨이퍼가 해당 프로세스 모듈 외부로 반출된 후에 수행될 수 있다. 프로세스를 거친 다음 웨이퍼는 이러한 후처리가 진행되는 동안 프로세스 모듈내로 반입될 수 없다. 이러한 이전 프로세스가 웨이퍼당 최대의 시간 길이의 총합을 요구하는 프로세스 모듈내에서 수행될 경우, 요구되는 총시간은 더 연장되어, 전체 시 스템에서의 트랜스퍼 순서를 더욱 악화시킨다.
상기 논의된 관련 기술의 문제점을 해결함으로써 완성되는 본 발명의 목적은, 각각의 프로세스 모듈에서 웨이퍼를 처리하는 데 필요한 시간의 길이가 상이하고, 보다 우수한 트랜스퍼 효율성을 보장함으로써 전체 시스템의 스루풋을 개선할 수 있는 경우이더라도, 비충돌 타이밍(non-conflicting timing)을 갖는 복수의 프로세스 모듈로 웨이퍼를 반입/반출할 수 있는, 클러스터 툴에 채택되는 기판 처리 시스템 및 기판 처리 프로그램을 제공하는 것이다.
상기한 목적은, 처리되는 기판(이하, 단순히 기판이라고 함)을 이송하는 트랜스퍼 메카니즘과, 프로세스 모듈이 트랜스퍼 메카니즘에 의해 액세스 가능하도록 트랜스퍼 메카니즘 주위에 배치된 복수의 프로세스 모듈을 포함하는 기판 처리 시스템을 제공함으로써, 본 발명의 관점에서 달성된다. 이 시스템에 있어서, 트랜스퍼 메카니즘에 의해 한번에 하나의 기판씩 각각의 프로세스 모듈에 순차적으로 이송된 한 묶음의 기판상에서 일련의 처리를 실행할 수 있다. 해당 시스템은, 각각의 프로세스 모듈에 각각 대응하고, 하나의 기판이 그 내부에서 처리를 받는 프로세스 모듈에서 유지될 필요가 있는 기판 체재 시간(a substrate stay time)과 부수적인 비지 시간(an attendant busy time)의 길이의 합을 각각 나타내는 모듈 사이클 기간(module cycle periods) 길이를, 프로세스 모듈의 기능이 서로 동등한 기판 체재 시간 전후에 기판에 대해서 관여되는 동안에, 설정하는 처리와, 기판이 처리 되는 시퀀스에 맞는 순서로 트랜스퍼 메카니즘으로 상기 프로세스 모듈에 액세스하여, 각각의 프로세스 모듈에서의 사이클을 설정되어 있는 균일한 모듈 사이클 길이로 조정함으로써, 처리된 기판을 반출하고, 다음에 처리될 기판을 그 대체물로서 각 모듈로 반입하는 트랜스퍼 처리를 실행하는 제어 유닛을 포함한다.
상기한 본 발명에 따른 기판 처리 시스템에서, 기판 처리 시스템내에서 동시에 동작에 관여되는 모든 프로세스 모듈에 대한 모듈 사이클 기간의 길이는, 한 묶음의 기판의 처리를 시작하기 전에 하나의 특정한 길이로 설정되고, 따라서 주어진 프로세스 모듈에서 하나의 기판을 처리하는 데 각각 필요한 시간의 길이(사이클)는 균일해진다.
그 후에, 한 묶음의 기판에 대한 처리가 시작함에 따라, 트랜스퍼 메카니즘은 기판이 처리되는 시퀀스와 맞는 순서로 각각의 프로세스 모듈에 액세스한다. 예를 들면, 트랜스퍼 메카니즘은 제 1 처리 단계가 실행되어 처리된 기판을 반출하고, 또한 그 대체물로서 미처리된 기판을 반입하는 제 1 프로세스 모듈에 액세스할 수 있다. 그 후에, 제 2 처리 단계가 실행되어 처리된 기판을 반출하고, 또한, 제 1 처리 단계가 수행되고 앞선 제 1 프로세스 모듈 중에서 취해진 기판을 반입하는 제 2 프로세스 모듈에 액세스할 수 있다.
이 트랜스퍼 처리는 각각의 프로세스 모듈의 처리 사이클을 균일한 모듈 사이클 기간에 상응하는 것을 확실히 함으로써 실행된다. 그 결과, 각각의 프로세스 모듈내의 기판상에서 실행된 처리의 특정한 세부 사항(예를 들면, 처리 형태 및 실제 처리를 위해서 필요한 시간의 길이)에 상관없이, 예를 들면, 서로 상이할 수 있 는 실체 처리를 위해서 필요한 시간의 길이에 상관없이, 기판은 균일한 트랜스퍼 사이클로 각각의 프로세스 모듈로 반출/반입될 수 있다.
또한, 각 기판이 처리되어 기판을 반출/반입하는 시퀀스와 맞는 순서로, 차례 차례로 각각의 프로세스 모듈에 트랜스퍼 메카니즘이 액세스한다. 이는, 기판이 여러 프로세스 모듈로 반출/반입되는 트랜스퍼 사이클이 특정한 시간 지연과 상쇄인 것을 의미한다. 그 결과, 하나의 기판이 각 프로세스 모듈에서 처리되는 동안의 웨이퍼 처리 사이클은 다른 프로세스 모듈의 웨이퍼 처리 사이클로부터 상쇄되고, 따라서, 기판은 비충돌 타이밍에 따라서 프로세스 모듈로 반입/반출될 수 있다.
또한, 상기한 기판 체재 시간은 프로세스 모듈내에서 기판을 처리하는 데 필요한 처리 시간의 길이를 포함할 수 있다. 또한, 부수적인 비지 시간은, 프로세서 모듈로 기판을 반입하는 트랜스퍼 메카니즘에 의해 필요로 되는 시간의 길이와, 프로세스 모듈로부터 기판을 반출하는 트랜스퍼 메카니즘에 의해 필요로 되는 시간의 길이를 포함한다. 프로세스 모듈로부터 방금 반출된 기판을 대신하여, 주어진 프로세스 모듈에서 포스트 처리가 수행될 필요가 있으면, 프로세스 모듈의 부수적인 비지 시간은 후처리를 실행하는 데 필요한 시간의 길이도 포함해야 한다.
상기 프로세스 모듈 중에서, 하나의 기판을 처리하는 데 필요한 시간의 길이와 부수적인 비지 시간의 길이와의 합을 나타내는 요구 시간의 최대 총 길이를 갖는 프로세스 모듈을, 기준 프로세스 모듈(a reference process module)로서 사용하고, 이 프로세스 모듈에 대응하는 요구 시간의 최대 총 길이를 모듈 사이클 기간으 로서 설정하는 것이 바람직하다. 따라서, 복수의 프로세스 모듈 중에서, 하나의 기판을 처리하는 데 필요한 시간의 길이와 부수적인 비지 시간의 길이와의 합을 나타내고, 모듈 사이클 기간의 길이보다 작은, 요구 시간의 총 길이를 갖는 프로세스 모듈에 있어서, 기판이 프로세스 모듈에서 대기되고 있는 동안에, 모듈 사이클 기간과 요구 시간의 총 길이 사이의 차이를 대기 시간으로서 할당해야 하고, 요구 시간의 총 길이에 이 대기 시간을 더함으로써 계산되는 시간의 길이를, 특정한 프로세스 모듈에서의 모듈 사이클 기간으로서 설정해야 한다.
상기한 바와 같이, 하나의 기판을 처리하는 데 필요한 시간의 길이와 부수적인 비지 시간의 길이와의 합을 나타내고, 모듈 사이클 기간의 길이보다 작은, 요구 시간의 총 길이를 갖는 프로세스 모듈에 있어서, 모듈 사이클 기간과 요구 시간의 그 총 길이 사이의 차이를, 기판 체재 시간 동안에 경과하는 대기 시간으로서 할당한다. 그 결과, 모듈 사이클 기간과 요구 시간의 총 길이 사이의 시간차는, 후속 처리에 있어서 2개의 웨이퍼가 이송되는 트랜스퍼 사이클(트랜스퍼 순서)에 영향을 미치게 하지 않는다. 본 발명의 설명에서 불리워지는 바와 같은 "트랜스퍼 순서"는, 기준 프로세스 모듈에 대응하는 요구 시간의 최대 총 길이에 의해 결정되고, 또한, 기판 체재 시간 동안에 경과하는 대기 시간에 의해 영향을 받지 않는다.
또한, 대기 시간은 요구 시간의 총 길이가 지속되는 동안에 처리 시간 이전에 또는 처리 시간 이후에 발생할 수 있다. 요구 시간의 총 길이가 지속되는 동안에 처리 시간에 앞서 대기 시간이 발생하면, 대기 시간은 기판이 반입되고 나서 기판의 처리가 시작한 후에 경과한다. 한편, 대기 시간은 요구 시간의 총 길이가 지 속되는 동안에 처리 시간 이후에 대기 시간이 발생하면, 대기 시간은 기판에 대한 처리가 완료되고 나서 처리된 기판이 반출된 후에 경과한다.
또한, 한 묶음의 기판내의 제 1 기판이 복수의 프로세스 모듈에서 순차적으로 처리되는 경우에, 실제로 존재하진 않지만 제 1 기판보다 먼저 처리되었다고 가정되는 가상 기판에 대응하는 모듈 사이클 기간이 경과한 후에, 제 1 기판이 제 1 처리를 받는 제 1 프로세스 모듈을 제외하고, 제 1 기판을 각 프로세스 모듈로 반입하는 것이 바람직하다. 이러한 방식으로 제 1 기판을 이송함으로써, 제 1 기판의 처리에 기인하는, 프리셋 모듈 사이클(preset module cycle) 기간에 대응하는 웨이퍼 처리 사이클에서의 임의의 혼란을 방지할 수 있다. 따라서, 한 묶음 기판은 한 묶음 기판의 처리의 개시부터 종료까지 비충돌 타이밍에 따라서 복수의 프로세스 모듈로 반입/반출될 수 있다.
상기한 목적은, 기판과, 둘다 트랜스퍼 메카니즘 주위에 배치되고 상기 트랜스퍼 메카니즘에 의해 액세스 가능한, 제 1 프로세스 모듈 세트를 구성하는 적어도 하나의 프로세스 모듈과, 제 2 프로세스 모듈 세트를 구성하는 적어도 하나의 프로세스 모듈을 이송하여, 한번에 하나의 기판씩 제 1 프로세스 모듈 세트로 트랜스퍼 메카니즘에 의해 순차적으로 이송되는 한 묶음의 기판에 대한 일련의 단일 처리 또는 일련의 복수 처리를 실행하고, 또한, 한번에 하나의 기판씩 제 2 프로세스 모듈 세트로 트랜스퍼 메카니즘에 의해 순차적으로 이송되는 다른 한 묶음의 기판에 대한 일련의 단일 처리 또는 일련의 복수 처리를 실행하는 트랜스퍼 메카니즘을 포함하는 기판 처리 시스템을 제공함으로써, 본 발명의 다른 관점에서 달성된다. 기판 처리 시스템은, 제 1 프로세스 모듈 세트 또는 제 2 프로세스 모듈 세트를 구성하는 프로세스 모듈에 각각 대응하고, 하나의 기판이 그 내부에서 처리를 받는 프로세스 모듈에서 유지될 필요가 있는 기판 체재 시간과, 프로세스 모듈의 기능이 균일한 모듈 사이클 기간에 대한 기판 체재 시간 전후에 기판을 대신하여 관여되는 동안의 부수적인 비지 시간과의 합을 각각 나타내는 모듈 사이클 기간을 설정하는 처리와, 기판이 처리되는 시퀀스에 맞는 순서로, 트랜스퍼 메카니즘으로 프로세스 모듈에 액세스하여, 각각의 프로세스 모듈의 사이클을 설정되어 있는 모듈 사이클 길이로 조정함으로써, 처리된 기판을 반출하고 다음에 처리될 기판을 그 대체물로서 제 1 프로세스 모듈 세트 또는 제 2 프로세스 모듈 세트내의 각 모듈로 반입하는 트랜스퍼 처리를 실행하는 제어 유닛을 포함한다.
상기한 본 발명에 따른 기판 처리 시스템은, 제 1 프로세스 모듈 세트와 제 2 프로세스 모듈 세트내의 프로세스 모듈을 사용함으로써, 2개의 별개의 시스템에서 병렬 처리의 동시 실행을 가능하게 한다. 보다 구체적으로, 각 시스템에서의 한 묶음의 기판의 처리가 시작하기 전에, 제 1 프로세스 모듈 세트와 제 2 프로세스 모듈 세트내의 모든 프로세스 모듈에 있어서 균일한 모듈 사이클 기간이 설정되고, 따라서, 하나의 기판이 각각의 프로세스 모듈에서 기판 처리를 받는 시간의 길이(사이클)는 서로 동등하게 설정된다.
한 묶음의 기판에 대한 처리가 각 시스템에서 시작함에 따라, 트랜스퍼 메카니즘은 후속하는 시분할 트랜스퍼 동작을 실행한다. 즉, 각각의 기판이 제 1 프로세스 모듈 세트와 제 2 프로세스 모듈 세트의 각각에서 처리되는 시퀀스에 맞는 순 서로, 각각의 프로세스 모듈에 액세스한다. 예를 들면, 트랜스퍼 메카니즘은, 제 1 처리 단계가 처리된 기판을 반출하고 그 대체물로서 미처리된 기판을 반입하도록 실행되는 제 1 프로세스 모듈에 액세스할 수 있다. 그 후에, 제 2 처리 단계가 처리된 기판을 반출하고, 제 1 처리 단계를 받아서 제 1 처리 모듈에서 빨리 꺼내어진 기판을 반입하도록 실행되는 제 2 프로세스 모듈에 액세스할 수 있다.
각각의 프로세스 모듈의 처리 사이클은 균일한 모듈 사이클 기간에 일치한다고 확실히 함으로써, 이 트랜스퍼 처리를 수행한다. 그 결과, 각각의 프로세스 모듈내의 기판에 대해서 실행된 처리의 특정한 세부 사항(예를 들면, 처리 형태와 실제 처리를 위해서 필요한 시간의 길이)에 상관없다. 그 결과, 제 1 프로세스 모듈 세트 또는 제 2 프로세스 모듈 세트에서 처리가 실행되고 있는지에 상관없이, 기판은 균일한 트랜스퍼 사이클을 갖는 각각의 프로세스 모듈로 반출/반입될 수 있다. 그 결과, 제 1 프로세스 모듈 세트와 제 2 프로세스 모듈 세트에서의 각각의 프로세스 모듈에 대응하는 프로세스 사이클을 상쇄함으로써, 기판은 비충돌 타이밍에 따라서 복수의 프로세스 모듈로 반출/반입될 수 있다.
또한, 각각의 기판이 처리되는 시퀀스에 만즌 순서로, 복수의 프로세스 모듈은 트랜스퍼 메카니즘 주위에 배치되어야 한다. 예를 들면, 상기한 본 발명에 따른 트랜스퍼 처리를 통해서 이송된 기판이 처리 흐름의 위쪽에 배치된 제 1 프로세스 모듈에서 실행되는 제 1 처리 단계를 받고, 그 후에 제 1 프로세스 모듈에 비해서 더 아래쪽에 배치된 제 2 프로세스 모듈에서 실행되는 제 2 처리 단계를 받는 경우에, 제 2 프로세스 모듈에서 실행되는 제 2 단계는 완료되어야 하고, 또한, 제 1 처리 단계를 받은 기판이 제 1 프로세스 모듈에서 반출된 직후에 또는 그와 거의 동시에 제 2 프로세스 모듈에서의 기판 체재 시간은 종료되어야 한다. 그 후에, 제 2 프로세스 모듈에서 실행되는 제 2 처리 단계를 받은 기판은 반출되어야 하고, 또한, 제 1 처리 단계를 받은 기판은 대체물로서 제 2 프로세스 모듈로 반입되어야 한다.
본 발명에서와 같이 기판 처리 시퀀스에 맞는 순서로 복수의 프로세스 모듈 배치함으로써, 예를 들면, 상기한 제 1 프로세스 모듈과 제 2 프로세스 모듈을 나란히 세트하여, 제 1 프로세스 모듈에서 제 1 처리 단계를 받은 기판을 제 2 프로세스 모듈로 이송하는 데 필요한 트랜스퍼 메카니즘의 누름을 최소화하고, 또한, 제 1 처리 단계를 받아서 제 1 처리 모듈에서 꺼내어진 기판이 대기되고 있을 필요가 있는 시간의 길이를 최소화한다. 그 결과, 스루풋에서의 향상이 더욱 달성된다.
또한, 트랜스퍼 메카니즘은 각각의 프로세스 모듈로 이동할 수 있는 트랜스퍼 암을 포함하여, 처리된 기판을 트랜스퍼 암 중 하나에 의해 반출하고(픽 동작), 프로세스 모듈에 대한 트랜스퍼 메카니즘의 한번의 액세스시에, 처리를 받을 기판을 다른 트랜스퍼 암에 의해 반입한다(플레이스 동작). 그러한 픽 앤드 플레이스 동작을 통해서, 처리된 기판은 다음 처리를 받을 다른 기판과 빠르게 교환될 수 있어, 상기한 본 발명에 따른 트랜스퍼 처리의 효율성을 더욱 개선한다.
또한, 복수의 프로세스 모듈은 진공 챔버를 각각 포함하고, 각각의 프로세스 모듈이 게이트 밸브를 거쳐서 각각 연결되어 있는 진공 트랜스퍼 챔버 내부에 트랜 스퍼 메카니즘을 설치할 수 있어, 따라서 트랜스퍼 메카니즘은 진공 환경내에서 각각의 기판을 이송할 수 있다. 이 구조를 채택함으로써, 진공 환경내에서 연속적인 인라인 처리를 실행할 수 있다.
또한, 프로세스 모듈의 적어도 하나는, 예를 들면, 기판상에 박막을 형성하는 막 형성 처리 장치이어야 한다. 또한, 로드락 모듈은, 예를 들면, 게이트 밸브를 거쳐서 진공 트랜스퍼 챔버에 연결되어야 한다. 예를 들면, 대측 압력의 카세트로부터 꺼내어진 미처리된 기판을 이 기판 처리 시스템에서의 대기측 압력의 로드락 모듈로 반입함에 따라, 로드락 모듈은 대기측 압력으로부터 진공측 압력으로 전환되고, 미처리된 기판은 진공측 압력의 진공 트랜스퍼 챔버를 거쳐서 트랜스퍼 메카니즘에 의해 특정한 프로세스 모듈에 이송된다. 그 후에, 각각의 프로세스 모듈에서 일련의 처리를 받은 처리된 기판이 로드록 모듈로 되돌아감에 따라, 로드락 모듈은 진공측 압력으로부터 대기측 압력으로 전환되고, 일련의 처리를 받은 처리된 기판은 트랜스퍼 메카니즘에 의해 로드락 모듈에서 반출되어, 예를 들면 상기한 카세트로 되돌아간다.
또한, 상기한 목적은, 기판과, 트랜스퍼 메카니즘 주위에 배치되고 트랜스퍼 메카니즘에 의해 액세스 가능한 복수의 프로세스 모듈을 이송하여, 한번에 하나의 기판씩 트랜스퍼 메카니즘에 의해 복수의 프로세스 모듈로 순차적으로 이송되는 각각의 한 묶음의 기판에 대한 일련의 처리를 실행하는 트랜스퍼 메카니즘을 포함하는 기판 처리 시스템에 채택되는 기판 처리 프로그램을 제공함으로써, 본 발명의 또 다른 관점에서 달성된다. 기판 처리 프로그램은, 기판이 반출된 직후에 실행되 는 소정의 후처리가 존재하면, 프로세스 모듈에 대응하여 레시피 정보에 모두 설정된, 하나의 기판을 처리하는 데 필요한 시간의 길이와, 프로세스 모듈로 기판을 반입/반출하는 데 필요한 시간의 길이와, 후처리를 실행하는 데 필요한 시간의 길이를 모두 더함으로써, 저장 매체에 저장된 레시피 정보에 근거하고 또한 프로세스 모듈에서 실행되는 처리에 관련하여, 각 프로세스 모듈에 대응하는 하나의 기판을 처리하는 데 필요한 시간의 총 길이를 계산하는 단계와, 프로세스 모듈 중 하나에 대응하여 각각 계산된 요구 시간의 총 길이 중에서, 요구 시간의 최대 총 길이를 모듈 사이클 기간으로서 선택하는 단계와, 기판이 대기되고 있어 프로세스 모듈의 사이클을 서로 동등한 길이로 설정하는 동안에, 처리 시간 이전에 또는 처리 시간 이후에 각 프로세스 모듈에서 경과하는 대기 시간을 설정하는 단계와, 기판이 처리되어 모듈 사이클 기간과 동등한 각 프로세스 모듈에서의 사이클을 설정하는 시퀀스에 맞는 순서로, 트랜스퍼 메카니즘이 각각의 프로세스 모듈에 액세스함으로써, 처리된 기판을 반출하고 다음 처리될 기판을 대체물로서 반입하는 단계를 컴퓨터에 실행시킬 수 있다.
이하는 첨부된 도면을 참조하여 주어진, 본 발명의 바람직한 실시예의 상세한 설명이다. 명세서와 도면에서, 실질적으로 동일한 기능을 갖는 구성요소와 구조적 형상에 동일한 참조 번호를 할당하여, 그 반복되는 설명에 대한 필요성을 배제하는 것에 주의해야 한다.
(실시예 1에서 달성된 기판 처리 시스템)
먼저, 본 발명의 실시예 1에서 달성된 기판 처리 시스템은 도면을 참조하여 설명한다. 도 1은 실시예 1에서 달성된 기판 처리 시스템에 채택된 구조를 개략적으로 나타낸다. 이 기판 처리 시스템은 트랜스퍼 모듈(진공 트랜스퍼 챔버) TM 주위에 복수(예를 들면, 4개)의 프로세스 모듈(처리 장치) PM1, PM2, PM3, PM4와 2개의 로드락 모듈(로드락 챔버) LLM1, LLM2를 연결함으로써 달성된 클러스터 툴(멀티 챔버 장치)을 포함한다. 클러스터 툴의 실질적인 중심에 배치된 트랜스퍼 모듈 TM은 자유롭게 개폐될 수 있는 각 게이트 밸브 GV를 거쳐서 각각의 모듈 PM1, PM2, PM3, PM4 , LLM1, LLM2와 연결된다.
프로세스 모듈은 압력이 저하될 수 있어 소망하는 정도의 진공을 달성하는 처리 챔버(또는 진공 챔버)를 각각 포함한다. 트랜스퍼 모듈(진공 트랜스퍼 챔버) TM은 각각의 프로세스 모듈 PM1, PM2, PM3, PM4에서 웨이퍼를 처리 챔버로 반출/반입하는 공통 트랜스퍼 챔버를 구성하는 것에 주의해야 한다.
트랜스퍼 모듈 TM으로 구성된 진공 트랜스퍼 챔버 내부에, 회전 움직임과 팽창/수축 움직임을 가능하게 할 수 있는 1쌍의 트랜스퍼 암 FA, FB가 장착된 진공 압력측 트랜스퍼 로봇 RB1이 설치된다. 진공 압력측 트랜스퍼 로봇 RB1의 1쌍의 트랜스퍼 암 FA, FB 각각은 반도체 웨이퍼(이하, 단순히 "웨이퍼"라고도 불릴 수 있음)와 같은 하나의 기판을 유지할 수 있는 포크 형상의 엔드 이펙터(a fork-shaped end effector)(이하, "픽(pick)"이라고도 불릴 수 있음)를 포함한다.
진공 압력측 트랜스퍼 로봇 RB1은 웨이퍼를 반입/반출하기 위해서 각각의 모듈 PM1, PM2, PM3, PM4, LLM1, LLM2에 액세스한다. 그러한 진공 압력측 트랜스퍼 로봇 RB1은, 예를 들면, 서로 반대 방향을 따라 팽창/수축하기 위해서 베이스상에 나란히 실장된 트랜스퍼 암 FA, FB를 갖는 공통 트랜스퍼 챔버 내부에 회전 가능하게 배치된 베이스(a base)를 포함한다. 따라서, 트랜스퍼 암 FA, FB는 베이스를 거쳐서 통합된 유닛과 같이 회전할 수 있다.
모듈 PM1, PM2, PM3, PM4, LLM1, LLM2 중 하나에서 웨이퍼를 반입/반출할 경우에, 트랜스퍼 암 FA, FB는 먼저 회전되어 액세스될 모듈을 항해서 트랜스퍼 암 FA 또는 트랜스퍼 암 FB의 픽을 돌린다. 그 후에, 트랜스퍼 암이 팽창/수축 동작에 관여됨에 따라, 픽은 게이트 밸브 GV를 거쳐서 액세스된 타겟 모듈에 출입하여 웨이퍼를 반입 또는 반출한다.
프로세스 모듈 PM1, PM2, PM3, PM4에서, 특정한 형태의 웨이퍼 처리(CVD 또는 스퍼터링을 통해서 달성된 막 형성 프로세스, 열처리 및 건식 에칭 프로세스와 같은 프로세스 레시피에 근거하여 실행된 레시피 프로세스)는, 각각의 챔버에 있어서 미리 설정된 프로세스 레시피에 상응하여, 특정한 프로세스 조건(기체 형태, 챔버 내부 압력, 인가된 파워의 레벨, 처리 시간의 길이 등)하에서 실행된다. 또한, 로 드락 모듈 LLM1, LLM2 각각은 필요에 따라 가열 유닛 또는 냉각 유닛을 포함할 수 있다.
로드락 모듈 LLM1, LLM2는 트랜스퍼 모듈과 연결되어 있는 측과 반대측상의 게이트 밸브 GV를 거쳐서 로더 모듈 LM에 연결된다. 로더 모듈 LM은 항상 대기측 압력에 있으며, 웨이퍼는 외부로부터 기판 처리 시스템으로 반입되고, 또한 이 압력으로 기판 처리 시스템에서 외부로 반출된다. 또한, 로드 포트 LP와 오리엔테이션 플랫 정렬 기구(an orientation flat alignment mechanism) ORT는 로더 모듈 LM에 연결된다. 한 묶음의 웨이퍼(단일 로트의 웨이퍼(예를 들면, 25개의 웨이퍼))를 포함하고 있는 웨이퍼 카세트 CR은 각 로드 포트 LP로 로드된다. 예를 들면, 외부 캐리어 비히클(vehicle)로부터 웨이퍼 카세트 CR을 이동시키고, 외부 캐리어 비히클로 웨이퍼 카세트 CR을 이동시킬 경우에 로드 포트를 사용한다. 웨이퍼 카세트 CR은 그 대신에 예를 들면 조작자에 의해 로드 포트 LP에서 로드될 수 있음에 주의해야 한다. 웨이퍼에서 오리엔테이션 플랫 또는 노치(a notch)를 검출하기 위해서 실행된 검출 결과에 근거하여, 특정 위치에서 또는 특정 방향을 따라 웨이퍼를 정렬하는 데 오리엔테이션 플랫 정렬 기구 ORT를 사용한다.
로더 모듈 LM내에 설치된 대기 압력측 트랜스퍼 로봇 RB2는 팽창/수축 움직임을 가능하게 할 수 있는 트랜스퍼 암을 포함한다. 대기 압력측 트랜스퍼 로봇은 리니어 가이드(a linear guide)(리니어 슬라이더) LG상에서 수평 방향을 따라 이동할 수 있게 되고, 또한 상하 움직임 및 회전 움직임을 가능하게 할 수도 있다. 대 기 압력측 트랜스퍼 로봇 RB2는 단일 웨이퍼 또는 단일 유닛의 웨이퍼를 로드 포트 LP, 오리엔테이션 플랫 정렬 기구 ORT, 및 로드락 모듈 LLM1, LLM2로 반입/반출한다. 예를 들면, 리니어 가이드 LG는 영구 자석, 구동 여기 코일(a drive exciting coil) 또는 스케일 헤드(a scale head)로 구성되는 것에 주의해야 한다. 리니어 가이드 LG는, 예를 들면 호스트 제어기에 의해 발행되는 명령에 응답하여, 트랜스퍼 로봇 RB2의 수평 움직임, 수직 움직임 및 회전 움직임을 제어한다.
(웨이퍼 트랜스퍼 시퀀스)
이제, 상기한 클러스터 툴에서의 로드 포트 LP에 로드된 웨이퍼 카세트 CR로부터의 웨이퍼 중 하나에 대한 일련의 처리를 실행할 때에 채택된 기본적인 웨이퍼 트랜스퍼 시퀀스를 설명한다.
먼저, 로더 모듈에서의 트랜스퍼 로봇 RB2는 로드 포트 LP상의 웨이퍼 카세트 CR로부터 단일 웨이퍼 WS를 꺼내어, 오리엔테이션 플랫 정렬 기구 ORT에 웨이퍼 WS를 이송한다. 오리엔테이션 플랫 정렬 기구 ORT에서, 웨이퍼 WS는 오리엔테이션 플랫 정렬이 수행된다.
웨이퍼 WS에 있어서 오리엔테이션 플랫 정렬이 완료되면, 웨이퍼 WS는 로더 모듈 LM에서의 트랜스퍼 로봇 RB2에 의해 오리엔테이션 플랫 기구 ORT에서 꺼내어 져, 로드락 모듈 LLM1 또는 로드락 모듈 LLM2에 이송된다. 예를 들면, 웨이퍼 WS는 대기측 압력에서 리시피언트(recipient) 로드락 모듈 LLM1의 내부 공간을 갖는 로더 모듈 LM으로부터 로드락 모듈 LLM1으로 이송된다. 그 후에, 웨이퍼가 로드락 모듈 LLM1으로 이송됨에 따라, 로드락 모듈 LLM1은 배기되고, 따라서 로드락 모듈 LLM1은 감압된다. 이 상태에서, 웨이퍼 WS는 진공 압력측 트랜스퍼 로봇 RB1에 의해 로더 모듈 LM으로부터 트랜스퍼 모듈 TM으로 이송된다.
이 동작시에, 웨이퍼 WS는 로드락 모듈 LLM1에서 골라내어져, 트랜스퍼 로봇 RB1의 트랜스퍼 암 FA 또는 FB에 의해 제 1 프로세스 모듈, 예를 들면 프로세스 모듈 PM1으로 이송된다. 웨이퍼가 프로세스 모듈 PM1에 배치되면, 프리셋 프로세스 레시피에 상응하여, 웨이퍼는 특정한 프로세스 조건(특정한 기체 형태, 특정한 챔버 내부 압력, 인가된 파워의 특정한 레벨, 처리 시간의 특정한 길이, 등)하에서 제 1 처리 단계를 받는다. 처리된 웨이퍼 WS가 반출된 직후에 퍼징(purging) 또는 배기(evacuation)와 같은 후처리를 프로세스 모듈 PM1에서 실행할 수 있다.
프로세스 모듈 PM1에서의 제 1 처리 단계 또는 후처리 다음에, 웨이퍼 WS를 프로세스 모듈 PM1에서 반출하여, 트랜스퍼 로봇 RB1에 의해 제 2 프로세스 모듈(예를 들면, PM2)로 반입한다. 웨이퍼가 제 2 프로세스 모듈 PM2에 배치되면, 웨이퍼 는 프리셋 프로세스 레시피에 상응하여, 특정한 프로세스 조건(특정한 기체 형태, 특정한 챔버 내부 압력, 인가된 파워의 특정한 레벨, 처리 시간의 특정한 길이, 등)하에서 제 2 처리 단계를 받는다. 처리된 웨이퍼 WS가 반출된 직후에 퍼징 또는 배기와 같은 후처리를 제 2 프로세스 모듈 PM2에서 실행할 수도 있다.
프로세스 모듈 PM2에서의 제 2 처리 단계 또는 후처리 다음에, 웨이퍼 WS가 제 2 프로세스 모듈 PM2에서 반출되어, 처리를 더 받으면, 트랜스퍼 로봇 RB1에 의해 다음 처리 단계에서 처리될 다음 프로세스 모듈(예를 들면, 프로세스 모듈 PM3 또는 프로세스 모듈 PM4)로 반입된다. 모든 처리가 완료되면, 웨이퍼 WS는 로드락 모듈 LLM1 또는 로드락 모듈 LLM2로 되돌아간다.
또한, 후속 처리 단계가 제 3 프로세스 모듈 또는 후속 프로세스 모듈에서 완료된 후에, 웨이퍼 WS가 처리를 한층 더 받으면, 웨이퍼 WS는 처리 단계를 더 받는 프로세스 모듈로 움직인다. 웨이퍼 WS가 모든 처리 단계를 받으면, 로드락 모듈 LLM1 또는 로드락 모듈 LLM2로 되돌아간다. 제 1 및 제 2 프로세스 모듈 PM1, PM2에서와 같이, 처리된 웨이퍼 WS가 반출된 직후에 퍼징 또는 배기와 같은 후처리를 제 3 또는 후속 프로세스 모듈 PM에서 실행할 수도 있음에 주의해야 한다.
멀티 챔버 장치(클러스터 툴)의 복수의 프로세스 모듈 PM1, PM2, …에서 실 행된 일련의 처리 단계를 받은 웨이퍼 WS가 반입됨에 따라, 예를 들면, 로드락 모듈 LLM2는 낮은 압력 상태로부터 대기 압력 상태로 전환된다. 그 후에, 웨이퍼 WS는 대기측 압력의 로드락 모듈 LLM2에서 꺼내어져, 로더 모듈 LM의 트랜스퍼 로봇 RB2에 의해 처음에 저장되어 있던 웨이퍼 카세트 CW로 되돌아간다.
로드락 모듈 LLM1과 LLM2 각각이 가열 유닛 또는 냉각 유닛을 포함하면, 로드락 모듈 LLM1 또는 LLM2에 존재하는 웨이퍼 WS는 가열 유닛 또는 냉각 유닛을 제어함으로써 소망하는 환경에서 가열 또는 냉각될 수 있음에 주의해야 한다.
상기한 클러스터 툴에서, 웨이퍼에 대한 일련의 프로세스를 연속적으로 실행하기 위해서 진공측 압력을 유지하면서, 복수의 프로세스 모듈로 웨이퍼를 순차적으로 반입할 수 있다. 특히, 진공 박막 형성을 통해서 복수의 프로세스 모듈에서 상이한 형태의 막 형성 프로세스를 연속적으로 실행할 수 있고, 따라서 소망하는 형태의 박막을 형성하고 웨이퍼에 대한 인라인(in-line)을 적층할 수 있다. 또한, 예를 들면 병렬 시스템을 채택함으로써, 각각의 처리 단계를 복수의 프로세스 모듈에서 연속적으로 실행할 수 있기 때문에, 작동 속도 및 생산성을 모두 향상시킬 수 있다.
상기한 트랜스퍼 시퀀스 동안에, 클러스터 툴(멀티 챔버 장치)에서의 웨이퍼 트랜스퍼는 트랜스퍼 모듈 PM에 설치된 단일 트랜스퍼 로봇 RB1에 의해 배타적으로 반출된다. 이 때문에, 웨이퍼는 동시에 복수의 프로세스 모듈로 반출/반입될 수 없다.
따라서, 주어진 프로세스 모듈로 웨이퍼를 반입/반출해야 하는 타이밍이, 다른 프로세스 모듈로 웨이퍼를 반입/반출해야 하는 타이밍과 충돌하면, 별개의 웨이퍼 트랜스퍼 처리가 각 프로세스 모듈에 있어서 실행되어야 할 것이다. 이는, 웨이퍼 트랜스퍼 처리가 나중에 실행되는 프로세스 모듈에서 불필요한 대기 시간을 생성하게 된다. 불필요한 대기 시간이 하나의 프로세스 모듈에서 발생하면, 또한, 다른 프로세스 모듈에서의 동작은, 예를 들면, 웨이퍼 트랜스퍼 처리가 실행되었던 프로세스 모듈에 대한 다음 액세스이 증가하기 전에 경과하는 간격에 반대로 영항을 미치게 될 것이다. 그 결과, 전체 기판 처리 시스템에서의 트랜스퍼 효율 및 작동 속도는 악화될 것이다.
해결책으로서, 클러스터 툴(멀티 챔버 장치)에서 나중에 상술되는 바와 같은 비충돌 타이밍을 갖는 복수의 프로세스 모듈로 웨이퍼를 반입/반출하여, 실시예에서 트랜스퍼 로봇 RB1이 각 프로세스 모듈에 액세스하는 사이클과, 각 프로세스 모듈에서 단일 웨이퍼를 처리하는 데 실행된 처리(단일 웨이퍼 처리)의 사이클을 감소시킨다. 따라서, 전체적인 시스템의 트랜스퍼 효율과 작동 속도를 개선하여 궁극적으로 스루풋의 개선을 달성한다.
상기한 바와 같은 실시예에서 달성된 클러스터 툴(멀티 챔버 장치)에서 비충돌 타이밍을 갖는 복수의 프로세스 모듈로 웨이퍼를 반출/반입할 수 있기 때문에, 트랜스퍼 로봇 RB1에 의한 프로세스 모듈에 대한 한번의 액세스을 통해서, 주어진 프로세스 모듈로부터 처리된 웨이퍼를 반출하고, 또한 대체물로서 처리를 받을 다음 웨이퍼를 동일한 프로세스 모듈로 반입하도록 픽 앤드 플레이스 동작(a pick and place operation)이 실행될 수 있다.
(픽 앤드 플레이스 동작)
이제, 도 2를 참조하여, 트랜스퍼 로봇 RB1에 의해 실행되는 픽 앤드 플레이스 동작(웨이퍼 교환 동작)을 설명한다. 이후의 설명에서, 각각의 프로세스 모듈 PM1~PM4는 총괄하여 프로세스 모듈 PMn(n=1, 2, 3, 4)로 불린다.
먼저, 트랜스퍼 로봇 RB1의 트랜스퍼 암 중 하나(예를 들면, 트랜스퍼 암 FA)는 프로세스 모듈 PMn으로 반입될 웨이퍼 Wj(예를 들면, 소정의 처리 단계를 아직 받지 않은 미처리된 웨이퍼, 또는 프로세스 모듈 PMn에서 처리 단계를 아직 받지 않았지만 바로 다음 단계까지 처리를 받은 프리프로세스 웨이퍼)를 유지하는 데 관여된다. 이 때에, 다른 트랜스퍼 암 FB는 웨이퍼 프리 상태(a wafer-free state)로 된다. 트랜스퍼 암 FA와 FB는 이 상태에서 회전되어, 도 2a에 나타낸 바와 같이, 프로세스 모듈 PMn과 마주보고 있는 다른 트랜스퍼 암 FB를 세트한다.
다음에, 도 2b와 도 2c에 나타낸 바와 같이, 다른 자유로운 트랜스퍼 암 FB(웨이퍼 프리 상태에서)는 프로세스 모듈 PMn의 챔버 내부에 삽입되어 처리된 웨이퍼 Wi를 꺼낸다(픽 동작). 그 후에, 도 2d에 나타낸 바와 같이, 트랜스퍼 암 FA와 FB는 180ㅀ로 회전되어(역전되어), 프로세스 모듈 PMn과 마주보고 있는 프리프로세스(또는 미처리된) 웨이퍼 Wj를 유지하고 있는 트랜스퍼 암 FA를 세트한다. 계속해서, 도 2e와 도 2f에 나타낸 바와 같이, 트랜스퍼 암 FA는 프로세스 모듈 PMn의 챔버를 통해서 삽입되어, 챔버 내부에 배치된 스테이지(또는 서포트 핀 등)상으로 웨이퍼 Wj를 반입하고 나서, 현재 자유로운 트랜스퍼 암 FA는 챔버에서 당겨진다(플레이스 동작). 따라서, 처리된 웨이퍼 Wi는 프리프로세스 웨이퍼 Wj와 교환된다. 프로세스 모듈 PMn의 게이트 밸브 GV(도 1 참조)가 열려 있는 동안에, 이 픽 앤드 플레이스 동작이 실행되는 것에 주의해야 한다.
상기한 바와 같이, 트랜스퍼 모듈 TM에서의 트랜스퍼 로봇 RB1은, 각 프로세스 모듈 PMn에 한번만 액세스함으로써, 상기한 픽 앤드 플레이스 동작을 통해서, 처리된 웨이퍼 Wi를 다음 처리를 받을 프리프로세스(또는 미처리된) 웨이퍼 Wj로 대체할 수 있다.
트랜스퍼 로봇 RB1은, 또한 한번의 액세스을 통해서 로드락 모듈 LLM1 또는 LLM2에서 마찬가지의 픽 앤드 플레이스 동작을 실행함으로써, 처리된 웨이퍼 Wi를 프리프로세스(또는 미처리된) 웨이퍼 Wj로 대체하거나 각각의 웨이퍼 Wi와 Wj를 이 송할 수도 있다. 주어진 모둘에 대한 한번의 액세스시에, 플레이스 동작을 픽 동작 이후에 즉시 실행할 수 있거나, 픽 동작 이후에 경과하는 약간의 대기 시간을 허용함으로써 플레이스 동작을 실행할 수 있음에 주의해야 한다. 또한, 처리된 웨이퍼 Wi를 반출하도록 단순히 픽 동작만을 실행할 수 있거나, 프리프로세스 웨이퍼(또는 미처리된 웨이퍼) Wj를 모듈로 반입하도록 플레이스 동작만을 단순히 실행할 수 있다.
(실시예에서 실행된 웨이퍼 처리)
다음에, 실시예에 있어서 달성된 기판 처리 시스템에서 실행된 웨이퍼 처리를 도면을 참조하여 설명한다. 도 3은 실시예에 있어서 달성된 기판 처리 프로그램에 근거하여, 각각의 프로세스 모듈 PMn에서의 웨이퍼에 대해 실행된 처리 절차의 흐름도를 나타낸다. 기판 처리 시스템에 대한 전반적인 제어와 시스템을 구성하는 여러 유닛에 대한 각각의 제어를 실행하는 제어 유닛(도시되지 않음)에 의해 발행되는 스타크 리퀘스트(stark request)로 되는 기록에 응답하여 이 처리를 실행한다. 보다 구체적으로, 앞서 설명된 프로세스 레시피에 근거하여, 특정한 프로그램에 상응하여 처리를 실행한다. 프로그램, 프로세스 레시피 등은 기판 처리 시스템의 일부를 구성하는 메모리, 하드디스크 CD-ROM 또는 플로피 디스크와 같은 기록 매체에 저장되는 것에 주의해야 한다. 프로세스 레시피는 레시피 정보로서, 예를 들면, 저장 매체내의 제어 작업 저장 영역에 저장된다.
제어 유닛은 예를 들면 컴퓨터(예를 들면, 퍼스널 컴퓨터)로 구성될 수 있다. 제어 유닛은 이하에 기술되는 것과 같은 기판 처리 프로그램을 실행한다. 이 기판 처리 프로그램은 각각의 모듈 PMn에 있어서 균일한 모듈 사이클 기간을 설정하고, 이 모듈 사이클 기간에 상응하여 웨이퍼 트랜스퍼 시퀀스를 실행하며, 따라서 각각의 프로세스 모듈에서 웨이퍼를 처리하는 처리를 실행하는 데 사용된다. 기판 처리 프로그램은 메모리, 하드디스크, CD-ROM 또는 플로피 디스크와 같은 기록 매체에 저장 및 보관된다. 제어 유닛은 조작자 지시에 응답하여 그 메인 메모리로 기판 처리 프로그램을 로드한다.
이제, 기판 처리 프로그램에 상응하여 실행된 웨이퍼 처리를 매우 상세하게 설명한다. 설명에 있어서, 각각의 프로세스 모듈 PM1~PM4는 총괄하여 프로세스 모듈 PMn(n=1, 2, 3, 4)으로 불린다. 먼저, 단계 S1에서, 예비 처리(레시피 예비 처리)가 실행된다. 즉, 예비 처리시에, 미리 설정된 프로세스 파라미터와 같은 여러 세팅들과, 시스템에 포함된 여러 유닛의 기능들을 모두 초기화한다.
다음에, 각 프로세스 모듈 PMn에 대응하는 프로세스 레시피에서 설정된, PTn을 처리하는 데 필요한 시간의 길이와, 반입 웨이퍼를 이송하는 데 필요한 시간의 길이 ATn과, 반출 웨이퍼를 이송하는 데 필요한 시간의 길이 BTn과, 후처리를 실행하는 데 필요한 시간의 길이 CTn은, 웨이퍼 처리가 실제로 시작하기 전에 미리 계산을 통해서 모두 결정된다.
처리 시간의 길이 PTn은 프로세스 모듈 PMn에서 단일 웨이퍼에 대한 레시피 처리를 실행하는 데 필요한 시간의 길이를 나타낸다. 레시피 처리가 여러 단계를 포함하면, 처리 시간의 길이 PTn은 각각의 단계를 실행하는 데 필요한 시간의 길이를 합침으로써 획득되는 합을 나타낸다. 처리 시간 PTn은, 레시피 처리를 받고 있는 단일 웨이퍼가 프로세스 모듈 PMn 내부에 머무르고 있을 필요가 있는 시간의 최소 길이인 것에 주의해야 한다.
반입 웨이퍼 트랜스퍼 시간의 길이 ATn은 프로세스 모듈 PMn으로 웨이퍼를 이송하는 트랜스퍼 모듈 TM의 트랜스퍼 로봇 RB1에 의해 필요로 되는 시간의 길이를 나타낸다. 반입 웨이퍼 트랜스퍼 시간 ATn은 트랜스퍼 로봇 RB1의 트랜스퍼 암 FA, FB가 회전 및 팽창/수축 동작에 관여될 필요가 있는 시간의 길이와, 게이트 밸브 GV를 개폐하는 데 필요한 시간의 길이를 포함한다.
반출 웨이퍼 트랜스퍼 시간의 길이 BTn은 프로세스 모듈 PMn에서 웨이퍼를 반출하는 트랜스퍼 모듈 TM의 트랜스퍼 로봇 RB1에 의해 필요로 되는 시간의 길이를 나타낸다. 반출 웨이퍼 트랜스퍼 시간 BTn은 트랜스퍼 암 FA, FB가 회전 및 팽창/수축 동작에 관여될 필요가 있는 시간의 길이와, 게이트 밸브 GV를 개폐하는 데 필요한 시간의 길이를 포함한다.
후처리를 실행하는 데 필요한 시간의 길이 CTn은, 처리된 웨이퍼가 프로세스 모듈 PMn에서 반출된 직후에, 처리 챔버내의 압력 레벨을 포함하고 있는 프로세스 모듈 PMn의 처리 챔버에서의 환경 또는 대부분의 경우에 프로세스 모듈 PMn의 상태를 조정(또는 리셋)하기 위해서, 후처리(예를 들면, 퍼징, 배기 등)를 실행하는 데 필요한 시간의 길이를 나타낸다.
다음에, 단계 S3에서, 모듈 사이클 기간 MT가 결정된다. 보다 구체적으로 말하면, 각각의 프로세스 모듈에 대응하는 프로세스 레시피에 대한 전체적인 데이터(global data)(단일 웨이퍼가 처리됨에 근거한 복수의 프로세스 레시피의 집합체(collective body)에 대한 데이터)에 근거하여, 모든 프로세스 모듈 중에서 최대 총 길이의 시간 STn(STn=레시피 처리 시간 PTn+반입 웨이퍼 트랜스퍼 시간 ATn+반출 웨이퍼 트랜스퍼 시간 BTn+후처리 시간 CTn)에 걸쳐서 단일 웨이퍼를 처리하는 특정한 프로세스 모듈에 대응하는 요구 시간의 최대 총 길이 ST(MAX)가 결정된다. 그 후에, 요구 시간의 이 최대 총 길이 ST(MAX)가 모듈 사이클 기간 MT로서 지정된다.
따라서, 기판 처리 시스템에서 동시에 동작에 관여되는 모든 프로세스 모듈 PM1, PM2, …에 대해서 계산된, 웨이퍼당 요구 시간의 총 길이 ST1, ST2, … 중에서 가장 큰 값과 동등한 사이클로 클러스터 툴에서의 모듈 사이클 기간 MT를 설정한다. 요구 시간의 총 길이 STn 각각에서, 반입 웨이퍼 트랜스퍼 시간 ATn과, 반출 웨이퍼 트랜스퍼 시간 BTn과, 후처리 시간 CTn은, 프로세스 모듈 PMn의 기능이 웨이 퍼를 반입하고, 웨이퍼를 반출하고, 또한 레시피 처리 시간 PTn 전후에 웨이퍼에 대한 후처리를 실행하는 데 관여되는 동안의 기간이며, 그 합은 다른 웨이퍼가 프로세스 모듈 PMn으로 반출될 수 없는 동안의 부수적인 비지 시간(an attendant busy time)을 나타낸다.
이후의 단계 S4와 후속 단계에서, 웨이퍼는 프로세스 모듈 PMn에 반입되어 레피시 처리를 받는다. 즉, 단계 S4에서, 웨이퍼는 프로세스 모듈 PMn에 반입되고, 단계 S5에서, 모듈 사이클 기간 MT로부터 프로세스 모듈 PMn에 대응하는 요구 시간의 총 길이 STn을 차감함으로써 획득되는 시간의 길이(시간차)를 프로세스 모듈 PMn에 있어서 대기 시간 WTn으로서 지정한다.
다음에, 대기 시간 WTn이 반입 웨이퍼 트랜스퍼을 따를 경우에, 단계 S6에서, 레시피 처리가 실행된다(실행될 복수의 단계가 있으면, 각각의 처리 단계가 실행됨). 모듈 사이클 기간 MT와 특정한 프로세스 모듈 PMn에 대응하는 요구 시간의 총 길이가 서로 동등하면, 즉 특정한 프로세스 모듈 PMn에 대한 요구 시간의 총 길이 STn가 모든 프로세스 모듈 중에서 요구 시간의 최대 총 길이 ST(MAX)이면, 프로세스 레시피에 대응하는 레시피 처리가 소정의 대기 시간을 허용하는 일 없이 즉시 시작하는 것(단계 S5', S6)에 주의해야 한다.
다음에, 단계 S7에서, 레시피 처리의 모든 단계가 프로세스 레시피에 근거하 여 완료되었는지 여부에 대해서 결정이 이루어진다. 단계 S7에서, 레시피 처리의 모든 단계가 완료되었다고 결정되면, 단계 S8에서, 웨이퍼가 반출된다. 후처리(레시피 후처리)를 실행할 필요가 있으면, 단계 S9에서, 웨이퍼가 반출된 직후에 후처리가 실행되고, 따라서 웨이퍼 처리의 세션이 종료한다. 후처리가 실행될 필요가 없으면, 단계 S9'에서 웨이퍼가 반출될 때에 단일 웨이퍼 처리의 세션이 종료하는 것에 주의해야 한다.
도 4는 모듈 사이클 기간 MT이 지속되는 동안에 상이한 프로세스 모듈 PMn에서 발생할 수 있는 것의 특정한 예(사이클 구조)를 나타낸다. 실시예에서, 균일한(또는 공통적인) 모듈 사이클 기간 MT는 동시 동작에 관여되는 프로세스 모듈의 그룹에 대해서 설정된다. 도 4는 프로세스 모듈 PM1, PM2, …가 동시 동작에 관여되어 있는 특정한 예를 나타낸다.
도 4a에서, 후처리가 실행될 필요가 있는 프로세스 모듈 PM1에서 웨이퍼당 요구 시간의 총 길이 ST1(ST1=반입 웨이퍼 트랜스퍼 시간 AT1+처리 시간 PT1+반출 웨이퍼 트랜스퍼 시간 BT1+후처리 시간 CT1)은 요구 시간의 최대 총 길이 ST(MAX), 즉 ST1=MT이다. 이러한 상황에서, 프로세스 모듈 PM1으로 웨이퍼를 반입한 후에, 프로세스 레시피에서 설정된 레시피 처리(처리 시간 PT1 동안)는 소정의 대기 시간이 경과하는 것을 허용하는 일 없이 즉시 시작된다. 레시피 처리의 모든 단계가 완료되면, 소정의 대기 시간이 경과하는 것을 허용하는 없이 웨이퍼를 즉시 반출하고 나 서, 후처리를 실행한다.
후처리가 실행될 필요가 있는 프로세스 모듈 PM2와 같은 다른 프로세스 모듈에서, 웨이퍼가 반입된 후에 대기 시간 WT2가 경과하고, 대응하는 프로세스 레시피에서 설정된 레시피 처리(처리 시간 PT2 동안에 실행됨)는 대기 시간이 끝날 때 시작된다. 그 후에, 레시피 처리가 완료됨에 따라, 웨이퍼를 즉시 반출하고 후처리를 실행한다. 대기 시간의 길이 WT2는 WT2=MT-ST2로서 계산되는 것에 주의해야 한다.
도 4b에서, 후처리가 실행될 필요가 없는 프로세스 모듈 PM1에서 웨이퍼당 요구 시간의 총 길이 ST1(ST1=반입 웨이퍼 트랜스퍼 시간 AT1+처리 시간 PT1+반출 웨이퍼 트랜스퍼 시간 BT1)은 요구 시간의 최대 총 길이 ST(MAX), 즉 ST1=MT이다. 또한, 이러한 상황에서, 웨이퍼가 프로레스 모듈 PM1으로 반입된 후에, 프로세스 레시피에서 설정된 레시피 처리(처리 시간 PT1 동안)는 소정의 대기 시간이 경과하는 것을 허용하는 일 없이 즉시 시작된다. 레시피 처리의 모든 단계가 완료되면, 웨이퍼는 소정의 대기 시간이 경과하는 것을 허용하는 일 없이 즉시 반출된다.
후처리가 실행될 필요가 있는 프로세스 모듈 PM2와 같은 다른 프로세스 모듈에서, 대기 시간 WT2(WT2=MT-ST2)는 웨이퍼가 반입된 후에 경과하고, 대응하는 프로 세스 레시피에서 설정된 레시피 처리(처리 시간 PT2 동안에 실행됨)는 대기 시간이 끝날 때 시작된다. 그 후에, 레시피 처리의 모든 단계가 완료됨에 따라, 웨이퍼가 즉시 반출되고 후처리가 실행된다.
도 4c에서, 후처리가 실행될 필요가 있는 프로세스 모듈 PM2에서 요구 시간의 총 길이 ST2(ST2=반입 웨이퍼 트랜스퍼 시간 AT2+처리 시간 PT2+반출 웨이퍼 트랜스퍼 시간 BT2+후처리 시간 CT2)는 요구 시간의 최대 총 길이, 즉 ST2=MT이다.
이러한 상황에서, 후처리가 실행될 필요가 없는 프로세스 모듈 PM1에서, 예를 들면, 웨이퍼가 프로세스 모듈 PM1으로 반입된 후에 대기 시간 WT1(WT1=MT-ST1)이 경과하고 나서, 프로세스 레시피에서 설정된 레시피 처리(처리 시간 PT1 동안에 실행됨)가 시작한다. 레시피 처리에서의 모든 단계가 완료되면, 웨이퍼는 프로세스 모듈 PM1에서 즉시 반출된다.
프로세스 모듈 PM2에서, 웨이퍼가 반입된 후에 소정의 대기 시간이 경과하는 것을 허용하는 일 없이, 프로세스 레시피에서 설정된 레시피 처리(처리 시간 PT2 동안에 실행됨)를 즉시 시작한다. 그 후에, 레시피 처리에서의 모든 단계가 완료됨에 따라, 소정의 대기 시간이 경과하는 것을 허용하는 일 없이 즉시 웨이퍼를 반출하고, 계속해서 후처리를 실행한다.
(트랜스퍼 시퀀스의 구현예 1)
다음에, 실시예에 있어서 달성된 기판 처리 시스템에서 상기한 기판 처리 프로그램에 상응하여 실행될 수 있는 트랜스퍼 시퀀스의 구현예 1을 설명한다. 도 5는 트랜스퍼 시퀀스의 특정한 예를 나타낸다. 구현예 1에서 달성된 트랜스퍼 시퀀스를 통해서, 도 1에 도시된 기판 처리 시스템에서 로드 포트 LP에 로드된, 단일 카세트 용량에 대응하는 한 묶음의 웨이퍼 A(예를 들면, 사전 결정된 번호의 웨이퍼 A01~Anm)는 한번에 한 웨이퍼씩 복수의 프로세스 모듈 PM1, PM2에 순차적으로 이송되고, 웨이퍼 A01~Anm은 일련의 처리를 개별적으로 받는다.
도 5에서 음영 처리된 영역은 클러스터 툴의 주어진 부분에서 처리가 실행되는 액티브 기간(an active period)의 시간(예를 들면, 웨이퍼 트랜스퍼 처리시에 웨이퍼가 이송되는 시간의 기간, 웨이퍼가 웨이퍼 처리를 받고 있는 동안의 시간의 기간, 또는 배기 처리시에 프로세스 모듈이 배기되고 있는 시간의 기간)을 각각 나타낸다. 한편, 음영 처리된 영역은 클러스터 툴의 주어진 모듈에서의 액티브 기간을 각각 나타낸다. 설명을 간단하게 하기 위해서, 액티브 기간의 길이는 도 5에서의 직사각형 블록의 단위로 나타낸다. 단일 직사각형 블록의 가로폭은 사전 결정된 길이의 시간(예를 들면, 8~10초) 동안에 지속되는 하나의 시간 블록을 나타내는 기본 단위 시간 T를 나타내고, 주어진 모듈에서의 액티브 기간(대응하는 음영 처리된 영역의 폭으로 나타내는 시간 길이)은 기본 단위 시간 블록 T의 정수배로 나타내어진다. 또한, 도 5에서의 t0는 한 묶음의 웨이퍼 A01~Anm에 대해서 실행된 연속 적인 처리가 진행되고 있는 동안에 얻어진 소정의 시점을 나타낸다.
텅스텐과 같은 금속을, 예를 들면 Si 웨이퍼에 형성된 홀과 비아덕트(viaduct)에 내장하기 전에, 클러스터 툴내에서 연속적인 처리(인라인 연속 처리)를 통해서 배리어 금속으로서 홀과 비아덕트의 표면에 Ti와 TiN으로 구성되는 적층막을 형성할 경우에, 구현예 1에서의 트랜스퍼 시퀀스를 채택할 수 있다.
보다 구체적으로, Ti막 형성 처리는 프로세스 모듈 PM1에서 각각의 웨이퍼 A01~Anm에 대해서 먼저 실행되고, 그 후에 TiN막 형성 처리가 프로세스 모듈 PM2에서 실행된다. 이 예에 있어서 프로세스 모듈 PM1에서 후처리를 실행하지 않고 프로세스 모듈 PM2에서 후처리를 실행하는 것에 주의해야 한다. 또한, 다른 프로세스 모듈 PM3와 PM4는 동작에 관여되지 않는다.
이제, 도 5에 나타낸 바와 같이, 각각의 유닛에서 발생하는 액티브 기간과 각각의 유닛에서 실행되는 처리를 상세하게 설명한다. "PM1 웨이퍼 트랜스퍼"시에 발생하는 액티브 기간은, 트랜스퍼 모듈 TM의 트랜스퍼 로봇 RB1이 제 1 프로세스 모듈 PM1에 액세스하여, 앞서 기술한 픽 앤드 플레이스 동작을 통해서, 처리된 웨이퍼를 프리프로세스 웨이퍼로 대체하는 이송 동작을 실행하는 시간의 기간을 포함한다. 반입 웨이퍼 트랜스퍼 시간 AT1과 반출 웨이퍼 트랜스퍼 시간 BT1은 각각 1T와 동등하다. 동일한 이송 경로를 따라 연속적으로 실행되는 일련의 처리를 받는 한 묶음의 웨이퍼 A01~Anm 중 제 1 웨이퍼 A01이 프로세스 모듈 PM1으로 반입되는 경우에, 플레이스 동작만 실행되고, 반면에 마지막 웨이퍼 Anm을 반출하는 경우에, 픽 동작만이 실행되는 것에 주의해야 한다.
"PM1 프로세스" 동안에 발생하는 액티브 기간은 프로세스 모듈 PM1에서 얇은 Ti막을 웨이퍼상에 형성하는 데 필요한 시간의 길이를 포함한다. 얇은 Ti막 형성 처리의 실행에 필요한 처리 시간 PT1은 12T와 동등하다. 대기 시간이 없거나 "PM1 프로세스" 동안에 발생하지 않기 때문에, WT1=0인 것에 주의해야 한다.
"PM2 웨이퍼 트랜스퍼" 동안에 발생하는 액티브 기간은, 트랜스퍼 모듈 TM의 트랜스퍼 로봇 RB1이 프로세스 모듈 PM2에 액세스하여, 앞서 기술한 픽 앤드 플레이스 동작을 통해서, 처리된 웨이퍼를 프리프로세스 웨이퍼로 대체하는 이송 동작을 실행하는 시간의 기간을 포함한다. 반입 웨이퍼 트랜스퍼 시간 AT2와 반출 웨이퍼 트랜스퍼 시간 BT2는 각각 1T와 동등하다. 동일한 이송 경로를 따라 연속적으로 실행되는 일련의 처리를 받는 한 묶음의 웨이퍼 중 제 1 웨이퍼(선두 웨이퍼)가 프로세스 모듈 PM2로 반입되는 경우에, 플레이스 동작만 실행되고, 반면에, 마지막 웨이퍼 Anm을 반출하는 경우에, 프로세스 모듈 PM1에서와 같이 프로세스 모듈 PM2에서 픽 동작만이 실행되는 것에 주의해야 한다.
"PM2 프로세스" 동안에 발생하는 액티브 기간은 프로세스 모듈 PM2에서의 웨이퍼에 TiN막을 형성하는 데 필요한 시간의 길이와, 막 형성 처리 직후에 후처리를 실행하는 데 필요한 시간의 길이를 포함한다. 이는, TiN막 형성 처리 직전에 경과하는 대기 시간을 더 포함한다. TiN막 형성 처리를 실행하는 데 필요한 처리 시간 PT2는 9T와 동등하고, 대기 시간의 길이 WT2는 2T와 동등하며, 후처리 시간의 길이 CT2는 1T와 동등하다.
"LLM1 웨이퍼 트랜스퍼(TM)"과 "LLM2 웨이퍼 트랜스퍼(TM)" 동안에 발생하는 액티브 기간은, 로드락 모듈 LLM1, LLM2로 웨이퍼를 반입/반출하는 이송 동작을 실행하는 트랜스퍼 모듈 TM에서의 트랜스퍼 로봇 RB1에 의해 필요로 되는 시간의 길이를 각각 포함한다. LLM1 웨이퍼 트랜스퍼과 LLM2 웨이퍼 트랜스퍼에 대응하는 액티브 기간은 각각 1T 동안 지속된다.
"LLM1 프로세스"와 "LLM2 프로세스" 동안에 발생하는 액티브 기간은, 막 형성 처리 다음에 로드락 모듈 LLM1, LLM2에서 실행되는 후처리 단계 동안에 웨이퍼를 가열 또는 냉각하는 데 필요한 시간의 길이를 각각 포함하고, 또한, 이 프로세스에 있어서 각 LLM에서 경과하는 액티브 기간은 로드락 모듈 LLM1, LLM2 내부의 환경을 낮은 압력 상태로부터 대기측 압력으로 전환하는 데 필요한 시간의 길이도 포함한다. 각 로드락 모듈에서 발생하는 액티브 기간은 7T 동안 지속된다.
"LLM1 웨이퍼 트랜스퍼(LM)"과 "LLM2 웨이퍼 트랜스퍼(LM)" 동안에 발생하는 액티브 기간은 로드락 모듈 LLM1, LLM2로 웨이퍼를 반입/반출하는 이송 동작을 실행하는 로더 모듈 LM의 트랜스퍼 로봇 RB2에 의해 필요로 되는 시간의 길이를 각각 포함한다. 이 처리에 있어서 각 로드락 모듈에 있어서 허용되는 액티브 기간은 1T 동안 지속된다.
"LLM1 배기"와 "LLM2 배기" 동안에 발생하는 액티브 기간은, 로드락 모듈 LLM1, LLM2로 웨이퍼가 반입된 후에, 로드락 모듈 LLM1, LLM2내의 환경을 대기측 압력으로부터 소망하는 레벨의 진공을 달성하는 낮은 압력 상태로 전환하는 배기 처리를 실행하는 데 필요한 시간의 길이를 각각 포함한다. 이 처리에 있어서 각 로드락 모듈에서 경과하도록 된 액티브 기간은 2T 동안 지속된다.
"암 FA상의 웨이퍼"와 "암 FB상의 웨이퍼"에 관한 액티브 기간은 트랜스퍼 모듈 TM에서 트랜스퍼 로봇 RB1의 트랜스퍼 암 FA 또는 FB에 웨이퍼가 유지되는 시간의 길이를 각각 포함한다.
다음에, 도 5에 도시된 트랜스퍼 시퀀스를 매우 상세하게 설명한다. 도 5에 도시된 트랜스퍼 시퀀스에서, 트랜스퍼 로봇 RB1은 프로세스 모듈 PM1에 액세스하여, 픽 앤드 플레이스 동작을 통해서, 트랜스퍼 암 FB로 처리된 웨이퍼 A05를 반출하고, 트랜스퍼 암 FA로 프리프로세스(또는 미처리된) 웨이퍼 A06을 반입하고, 그에 의해 "PM1 웨이퍼 트랜스퍼"에 있어서, 예를 들면, t1과 t2 사이에 경과하는 액티브 기간 동안에, 웨이퍼 A05를 웨이퍼 A06로 대체한다.
웨이퍼 A06가 프로세스 모듈 PM으로 반입되는 시점 t3 직후에, "PM1 프로세스"에 대응하는 처리, 즉 Ti막을 형성하는 웨이퍼 A06에 대해 실행된 레시피 처리가 프로세스 모듈 PM1에서 시작된다.
프로세스 모듈 PM2에서, "PM2 프로세스"에 대응하는 처리, 즉 웨이퍼 A04상에 TiN막을 형성하는 레시피 처리는 상기한 처리시에 동시에 진행되었다. 웨이퍼 A04에 대한 레시피 처리는 시점 t3에서 종료한다.
또한, 상기한 "PM1 웨이퍼 트랜스퍼" 처리는 시점 t3에서 종료하기 때문에, t3와 t4 사이의 바로 다음에 경과하는 시간 기간은 "PM2 웨이퍼 트랜스퍼" 처리(이 예에서 반출 웨이퍼 A04의 이송)를 위해서 할당될 수 있다. 즉, 진공 압력측 트랜스퍼 로봇 RB1은 픽 동작을 통해서 그것의 자유 트랜스퍼 암 FA상의 처리된 웨이퍼 A04를 반출한다. t4와 t5 사이의 바로 다음에 경과하는 시간 기간 동안에, 반출 웨이퍼 A04의 이송을 수행하는 현재 빈 프로세스 모듈 PM2에서 후처리가 실행되는 것에 주의해야 한다.
그 후에, 프로세스 모듈 PM2에서 실행된 후처리의 종료 바로 이후의 t5와 t6 사이에 경과하는 시간의 기간 동안에, "PM2 웨이퍼 트랜스퍼" 처리가 실행된다(이 예에서 반입 웨이퍼 A05의 이송). 즉, 트랜스퍼 로봇 RB1은 트랜스퍼 암 FB상의 반출되어 있는 웨이퍼 A05를 프로세스 모듈 PM1으로부터 빨리 프로세스 모듈 PM2로 플레이스 동작을 통해서 이송한다. 프로세스 모듈 PM2는 반입 웨이퍼 A05의 이송 이후의 t6와 t8 사이에 경과하는 기간 동안에 지속되는 대기 상태(a standby state)에 진입하는데, 즉 프로세스 모듈 PM2는 "PM2 프로세스" 동안의 대기 시간 WT2(2T) 동안에 대기 상태에서 대기하고 있다. 그 후에, 대기 시간 WT2(2T)가 시점 t8에서 경과한 경우에, 웨이퍼 A05상에 TiN막을 형성하는 레시피 처리가 시작한다.
또한, 시점 t6와 t7 사이에 경과하는 기간 동안에, "LLM2 웨이퍼 트랜스퍼(TM)" 처리가 실행된다(이 예에서 반입 웨이퍼 A04의 이송). 즉, 트랜스퍼 로봇 RB1은, Ti막 형성 처리와 TiN막 형성 처리를 받은, 그 트랜스퍼 암 FA상에 유지된 웨이퍼 A04를 로드락 모듈 LLM2로 반입한다. 웨이퍼 A04가 로드락 모듈 LLM2로 반입되면, "LLM2 프로세스" 처리는 바로 다음에 t7과 t14 사이에 경과하는 시간 기간 동안에 로드락 모듈 LLM2에서 실행된다.
로드락 모듈 LLM2에서 "LLM2 프로세스" 처리가 완료될 경우에, "LLM2 웨이퍼 트랜스퍼(LM)" 처리가 바로 다음의 t14와 t15 사이에 경과하는 시간 기간 동안에 실행된다(이 예에서 반출 웨이퍼 A04의 이송). 즉, 로더 모듈 LM의 대기 압력측 트랜스퍼 로봇 RB2는 로드락 모듈 LLM2로부터 웨이퍼 A04를 꺼낸다.
t9와 t10 사이에 경과하는 기간 동안에, "LLM1 웨이퍼 트랜스퍼(LM)" 처리가 실행된다(이 예에서 반입 웨이퍼 A07의 이송). 즉, 대기 압력측 트랜스퍼 로봇 RB2는 로드락 모듈 LLM1로 미처리된 웨이퍼 A07를 반입한다. 웨이퍼 A07이 로드락 모듈 LLM1에 배치되면, "LLM1 배기" 처리가 바로 다음에 t10과 t12 사이에 경과하는 기간 동안에 로드락 모듈 LLM1에서 실행된다. 그 결과, 로드락 모듈 LLM1은 배기되어, 그 내부 환경의 압력이 저하된다. "LLM1 배기" 처리의 완료에 바로 뒤이어서 일어나는, t12와 t13 사이에 경과하는 기간 동안에, "LLM1 웨이퍼 트랜스퍼(TM)" 처리가 실행된다(이 예에서 반출 웨이퍼 A07의 이송). 즉, 트랜스퍼 모듈 TM의 진공 압력측 트랜스퍼 모듈 RB1은 그 자유로운 트랜스퍼 암 FB를 사용하여, 픽 동작을 통해서 로드락 모듈 LLM1으로부터 미처리된 웨이퍼 A07를 회수한다.
계속해서, 진공 압력측 트랜스퍼 로봇 RB1의 트랜스퍼 암 FB는 프로세스 모듈 PM1의 게이트 앞에 대기하고 있는 미처리된 웨이퍼 A07을 시점 t15까지 유지한다. 프로세스 모듈 PM1에서 웨이퍼 A06에 대해 실행된 "PM1 처리"가 시점 t15에서 종료함에 따라, 바로 다음의 t15와 t17 사이에 경과하는 시간의 기간 동안에 "PM1 웨이퍼 트랜스퍼" 처리가 실행된다(이 예에서 반입 웨이퍼 A07의 이송과 반출 웨이퍼 A06의 이송). 즉, 트랜스퍼 로봇 RB1은 그 자유로운 트랜스퍼 암 FA를 사용하여, t15와 t16 사이에 경과하는 기간 동안에 픽 동작을 통해서 프로세스 모듈 PM으로부터 처리된 웨이퍼 A06를 반출하고, 또한, t16과 t17 사이에 경과하는 기간 동안에 플레이스 동작을 통해서 그 트랜스퍼 암 FB상의 프로세스 모듈 PM1으로 미처리된 웨이퍼 A07를 바로 다음에 반입한다. 웨이퍼 A07이 프로세스 모듈 PM1에 배치되면, "PM1 프로세스" 처리, 즉 웨이퍼 A07상에 Ti막을 형성하는 레시피 처리가 시점 t17에서 바로 시작된다.
프로세스 모듈 PM2에서, "PM2 프로세스"에 대응하는 처리, 즉 웨이퍼 A05상에 TiN막을 형성하는 레시피 처리는 상기한 처리시에 동시에 진행되었다. 웨이퍼 A05에 대한 레시피 처리는 시점 t17에서 종료한다.
또한, 상기한 "PM1 웨이퍼 트랜스퍼" 처리가 시점 t17에서 종료하기 때문에, 바로 다음의 t17과 t18 사이에 경과하는 시간 기간은 "PM2 웨이퍼 트랜스퍼" 처리(이 예에서 반출 웨이퍼 A05의 이송)를 위해서 할당될 수 있다. 즉, 진공 압력측 트랜 스퍼 로봇 RB1은 픽 동작을 통해서 그것의 자유 트랜스퍼 암 FA상의 처리된 웨이퍼 A05를 반출한다. 바로 다음의 t18과 t19 사이의 경과 기간 동안, 반출 웨이퍼 A05의 이송 이후의 당시 빈 프로세스 모듈 PM2에서 후처리가 실행된다.
그 후에, 프로세스 모듈 PM2에서 실행된 후처리의 종료 직후의 t19와 t20 사이의 경과 기간동안, "PM2 웨이퍼 트랜스퍼" 처리가 실행된다(이 예에서 반입 웨이퍼 A06의 트랜스퍼). 즉, 트랜스퍼 로봇 RB1은 트랜스퍼 암 FB상에 반출된 웨이퍼 A06을 플레이스 동작을 통해서 프로세스 모듈 PM1으로부터 미리 프로세스 모듈 PM2로 운반한다. 프로세스 모듈 PM2는 반입 웨이퍼 A06의 트랜스퍼 이후에 t20과 t22 사이의 경과 기간동안 지속되는 대기 상태로 진입하며, 즉 프로세스 모듈 PM2는 "PM2 프로세스"동안에 대기 시간 WT2(2T) 동안의 대기 상태에서 대기한다. 그 후, 대기 시간 WT2(2T)가 시점 t22에서 끝날 때, 웨이퍼 A06상에 TiN막을 형성하는 레시피 처리가 개시된다.
또한, 상술한 바와 같이, 웨이퍼 A06이 프로세스 모듈 PM2로 반출될 때, "LLM1 웨이퍼 트랜스퍼(TM)" 처리가 바로 다음의 t20과 t22 사이의 경과 기간동안에 실행된다(이 예에서 반입 웨이퍼 A05의 트랜스퍼). 즉, 진공 압력측 트랜스퍼 로봇 RB1은 그 트랜스퍼 암 FA상에 유지되고, Ti막 형성 처리 및 TiN막 형성 처리를 거친 웨이퍼 A05를 플레이스 동작을 통해서 로드락 모듈 LLM1으로 반출한다. 일단, 로드락 모듈 LLM1으로 웨이퍼 A05가 운반되면, “LLM1 프로세스” 처리는 바로 다음의 t21과 t28 사이의 경과 기간동안에 로드락 모듈 LLM1에서 실행된다.
로드락 모듈 LLM1에서 "LLM1 프로세스" 처리가 완료될 경우에, "LLM1 웨이퍼 트랜스퍼(LM)" 처리는 바로 다음의 t28과 t29 사이의 경과 기간동안에 실행된다(이 예에서 반출 웨이퍼 A05의 트랜스퍼). 즉, 로더 모듈 LM에서의 대기 압력측 트랜스퍼 로봇 RB2는 로드락 모듈 LLM1으로부터 웨이퍼 A05를 인출한다.
t23과 t24 사이의 경과 기간 동안, "LLM2 웨이퍼 트랜스퍼(LM)" 처리가 실행된다(이 예에서 반입 웨이퍼 A08의 트랜스퍼). 즉, 트랜스퍼 로봇 RB2는 미처리된 웨이퍼 A08을 로드락 모듈 LLM1으로 반출한다. 웨이퍼 A08이 로드락 모듈 LLM2에 배치되면, "LLM2 배기" 처리는 t24와 t26 사이의 경과 기간동안에 로드락 모듈 LLM2에서 실행된다. 그 결과, 로드락 모듈 LLM2는 배기되어 저압 상태가 된다. "LLM2 배기"의 완료 직후인 t26과 t27 사이의 경과 기간동안, "LLM2 웨이퍼 트랜스퍼(TM)" 처리가 실행된다(이 예에서 반출 웨이퍼 A08의 트랜스퍼). 즉, 트랜스퍼 모듈 TM에서 진공 압력측 트랜스퍼 로봇 RB1은 그것의 자유 트랜스퍼 암 FB를 사용하여, 픽 동작 을 통해서 로드락 모듈 LLM2로부터 미처리된 웨이퍼 A08를 회수한다.
계속해서, 진공 압력측 트랜스퍼 로봇 RB1의 트랜스퍼 암 FB는 프로세스 모듈 PM1의 게이트 앞에 대기하고 있는 미처리된 웨이퍼 A08를 시점 t29까지 유지한다. 프로세스 모듈 PM1에서의 웨이퍼 A07에 대해 실행된 "PM1 처리"가 시점 t29에서 종료함에 따라, "PM1 웨이퍼 트랜스퍼" 처리는 바로 다음의 t29와 t31 사이의 경과 기간동안에 실행된다(이 예에서 반출 웨이퍼 A07의 트랜스퍼와 반입 웨이퍼 A08의 트랜스퍼). 즉, 트랜스퍼 로봇 RB1은 그것의 자유 트랜스퍼 암 FA를 사용하여, t29와 t30 사이의 경과 기간 동안에 픽 동작을 통해서 프로세스 모듈 PM1으로부터 처리된 웨이퍼 A08을 반출하고, 바로 다음에 t30과 t31 사이의 경과 기간동안에 픽 동작을 통해서 그것의 트랜스퍼 암 FB상의 프로세스 모듈 PM1으로 미처리된 웨이퍼 A08을 반입한다. 웨이퍼 A08가 프로세스 모듈 PM1에 배치되면, "PM1 프로세스" 처리, 즉 웨이퍼 A08상에 Ti막을 형성하는 레시피 처리는 시점 t31에서 즉시 개시된다. 계속해서, 상기의 시퀀스를 통해서 실행된 것들과 유사한 동작들은 개별적인 유닛에서 반복적으로 실행된다.
상기된 실시예 1에서, 일정한 모듈 사이클 기간 MT(14T)는 클러스터 툴에서의 동작에 동시에 관여되는 모든 프로세스 모듈 PM1과 PM2에 대해서 웨이퍼당 요구 되는 시간의 총 길이(대기 시간 길이 WT를 포함함)로서 설정된다. 그 결과, 웨이퍼 처리 동작은 모듈 사이클 기간 MT(14T)를 매칭시키는 시간 간격동안 각각의 프로세스 모듈 PM1 및 모듈 PM2에서 연속적으로 실행될 수 있다.
보다 구체적으로, 제 1 프로세스 모듈 PM1에서의 단일 사이클은 2T 동안에 지속되는 부수적인 비지 시간(반입 웨이퍼 트랜스퍼 시간 AT1(1T)+반출 웨이퍼 트랜스퍼 시간 BT1(1T))과, 12T 동안에 지속하는 레시피 처리 시간(Ti막 형성 처리 시간)을 포함하고, 이 사이클(모듈 사이클)은 반복된다. 프로세스 모듈 PM1에서의 단일 사이클은 2T+12T=14T와 동등하다.
제 2 프로세스 모듈 PM2에서의 단일 사이클은 3T 동안에 지속하는 부수적인 비지 시간(반출 웨이퍼 트랜스퍼 시간 BT2(1T)+반입 웨이퍼 트랜스퍼 시간 AT2(1T)+후처리 시간 CT2(1T))과, 2T 동안에 지속하는 대기 시간 WT2와, 9T 동안에 지속하는 레시피 처리 시간(TiN막 형성 처리)을 포함하고, 이 사이클(모듈 사이클)은 프로세스 모듈 PM2에서 반복된다. 단일 사이클은 3T+2T+9T=14T와 동등하고, 제 1 프로세스 모듈 PM1에서의 단일 사이클의 길이와 동일하다.
단일 사이클(14T) 동안에, 진공 압력측 트랜스퍼 로봇 RB1은 프로세스 모듈 PM1 또는 PM2 각각에 단 한번만 액세스한다. 따라서, 프로세스 모듈 PM1, PM2의 각 각에서, 처리된 웨이퍼 및 프리프로세스 웨이퍼는 단일 픽 앤드 플레이스 동작을 통해서 진공 압력측 트랜스퍼 로봇 RB1에 의해 교환될 수 있다. 상기한 바와 같이, 처리가 실행된 프로세스 모듈 PM1과 PM2 양쪽에서, 병렬 처리를 거친 2개의 연속적인 웨이퍼, 예를 들면, 웨이퍼 Wi와 웨이퍼 Wi +1은 14T와 동등한 트랜스퍼 간격, 즉 트랜스퍼 순서로 이송된다.
상기 설명한 바와 같이, 도 5에 나타낸 트랜스퍼 시퀀스의 특정한 예에서, 클러스터 툴에서의 복수의 프로세스 모듈 PM1과 PM2 중 하나에 대한 모듈 사이클 기간 MT는, 웨이퍼가 프로세스 모듈 PM1 또는 PM2 내부에서 대기하는 시간길이의 합을 나타내며(웨이퍼가 반입된 후에 반출될 때까지 경과하는 시간의 길이), 즉 웨이퍼 체재 시간(예를 들면, 대기 시간+처리 시간)과, 부수적인 비지 시간과, 다른 프로세스 모듈 PM1 또는 PM2에 대한 모듈 사이클 기간 MT로 구성되는 웨이퍼 체재 시간은 균일한 길이(14T)로 설정된다.
이러한 트랜스퍼 시퀀스를 채택함으로써, 프로세스 모듈 PM1에서의 웨이퍼 처리와 프로세스 모듈 PM2에서의 웨이퍼 처리는 PM1→PM2의 순서로 종료하고, 따라서, 각각의 프로세스 모듈 PM1 또는 PM2에 대한 한번의 액세스을 통해서, 처리된 웨이퍼 Wi를 반출하고 다음 웨이퍼 Wi +1을 대체물로서 반입하기 위해서, 트랜스퍼 모듈 TM의 진공 압력측 트랜스퍼 로봇 RB1은 주어진 웨이퍼가 프로세스 모듈 PM1, PM2를 통해서 처리되는 시퀀스를 매칭하는 순서로 각각의 프로세스 모듈 PM1, PM2에 액세스할 수 있다. 그 결과, 프로세스 모듈의 트랜스퍼 효율과 작동 속도가 크게 개선될 수 있다.
실시예 1에 관련하여 제공된 비교예 1을 이제 도 6을 참조하여 설명한다. 실시예 1의 이점, 즉 도 5에 도시된 트랜스퍼 시퀀스를 채택함으로써 달성된 개선된 트랜스퍼 효율과 작동 속도는, 도 6에 나타낸 비교예 1과 비교함으로써 보다 잘 이해할 수 있다. 비교예 1에서의 트랜스퍼 시퀀스에서, 클러스터 툴에서 복수의 프로세스 모듈 PM1, PM2에 대해 일정한 모듈 사이클 기간 MT를 설정하지 않고, 관련 기술에서와 같이 프로세스 모듈 PM1, PM2에서의 각각의 레시피에서 나타낸 바와 같이, 처리 시간 PT1(12T)과 PT2(9T)의 길이에 상응하여 설정된 웨이퍼 체재 시간에 걸쳐서 웨이퍼가 처리된다.
처리 시간 PT1(12T)과 PT2(9T)의 길이(프로세스 모듈 PM1과 PM2에서)가 서로 동등하지 않은 반면, 일정한 모듈 사이클 기간 MT가 설정되지 않아, 그 결과, 이 비교예에서 항상 프로세스 모듈 PM1이 처음에 그리고 그 다음에 프로세스 모듈 PM2의 순서로 웨이퍼 처리가 종료될 수 없다. 처리 시간 PT1(12T) 또는 처리 시간 PT2(9T)중 어느 하나가 종료한 후에, 트랜스퍼 모듈 TM의 트랜스퍼 로봇 RB1은 클러스터 툴이 당시 작동되는 특정한 조건과 동등하게, 즉 다른 장치에서 웨이퍼 트랜 스퍼의 상태와 동등하게 프로세스 모듈 PM1 또는 PM2로부터 처리된 웨이퍼를 반출한다.
도 6에 도시된 바와 같이, 제 2 프로세스 모듈 PM2의 "PM2 프로세스" 처리, 즉 웨이퍼 A05에서 TiN막을 형성하는 레시피 처리는, 예를 들면 이러한 비교예에서 시점 t13에서 종료한다. 뒤이어서 즉시 일어나는 t13과 t14 사이의 경과 기간 동안, "PM2 웨이퍼 트랜스퍼" 처리가 실행된다(이 예에서 반출 웨이퍼 A05의 트랜스퍼). 즉, 트랜스퍼 모듈 TM의 트랜스퍼 로봇 RB1은 제 2 프로세스 모듈 PM2에 액세스하여, 그 트랜스퍼 암 FA상의 처리된 웨이퍼 A05를 픽 동작을 통해서 반출한다. 뒤이어서 즉시 일어나는 t14와 t15 사이의 경과 기간 동안, 웨이퍼 A05가 반출되었던 당시 비어있는 프로세스 모듈 PM2에서 후처리가 실행되는 것을 알 수 있다.
이 비교예에서, 동시에 실행되고 있는 제 1 프로세스 모듈 PM1에서의 "PM1 프로세스" 처리, 즉 웨이퍼 A06상에 Ti막을 형성하는 레시피 처리는, 상기의 프로세스 모듈 PM2에서의 후처리가 종료될 때, 시점 t15에서 종료한다. 따라서, 처리된 웨이퍼 A05를 그 트랜스퍼 암 FA상에 여전히 유지하고 있는 트랜스퍼 로봇 RB1은 프로세스 모듈 PM1에 액세스하여, 그 트랜스퍼 암 FB상의 처리된 웨이퍼 A06를 반출한다.
이러한 상황 하에서, 웨이퍼는 그 때 한번의 액세스을 통해서 교환되기 때문에, 프로세스 모듈 PM1의 자유 트랜스퍼 암 FB상에 반출되고 있는 웨이퍼 A06에 대한 대체물로서 다음 처리를 받을 웨이퍼 A07을 반입하는 것이 바람직하다.
그러나, 다른 트랜스퍼 암 FA는 프로세스 모듈 PM2에서 인출된 웨이퍼 A05를 이미 유지하고 있고, 따라서, 트랜스퍼 로봇은 프리프로세스 웨이퍼 A07를 반입하는 플레이스 동작을 수행할 수 없다. 연속적인 처리를 받는 웨이퍼의 흐름에서 아래쪽에 배치된 프로세스 모듈 PM2로부터 인출된 웨이퍼 A05는 이미 모든 프로세스를 거치게 된다.
따라서, 트랜스퍼 로봇 RB1은, t16과 t17 사이에 경과하는 기간 동안에 실행된 "LLM2 웨이퍼 트랜스퍼" 처리를 통해서, 처리된 웨이퍼 A05를 로드락 모듈 LL2로 우선적으로 이송한다. t17과 t18 사이의 후속 경과 기간에 걸쳐서, "LLM1 웨이퍼 트랜스퍼" 처리가 실행되어 트랜스퍼 로봇 RB1이 그 트랜스퍼 암 FA상의 미처리된 웨이퍼 A07를 로드락 모듈 LLM1으로부터 인출시킨 후, t18과 t19 사이의 후속 경과 기간 동안에, "PM1 웨이퍼 트랜스퍼" 처리가 실행되어 트랜스퍼 로봇 RB1이 프로세스 모듈 PM1으로 복귀하여 트랜스퍼 암 FA의 플레이스 동작을 통해서 프로세스 모듈 PM1으로 미처리된 웨이퍼 A07을 운반하도록 한다. 따라서, 트랜스퍼 로봇 RB1은 그 트 랜스퍼 암 FB상에 웨이퍼 A06를 유지하면서 웨이퍼 A05, A07을 이송한다.
그 다음에, 웨이퍼 A07이 이송된 후에 t19과 t20 사이에 경과하는 기간 동안에, "PM2 웨이퍼 트랜스퍼" 처리가 실행되어 트랜스퍼 로봇 RB1이 그 트랜스퍼 암 FB상에 유지되어 있었던 웨이퍼 A06를 시점 t16부터 제 2 프로세스 모듈 PM2로 마지막으로 이송되게 한다.
도 6에 도시된 트랜스퍼 시퀀스에서, 다음 처리를 거칠 미처리된 웨이퍼 Wj가 반입될 때까지 처리된 웨이퍼 Wi가 반출된 후에 경과하는 2T에 걸친 지연(또는 간격)은, 제 1 프로세스 모듈 PM1에서 발생한다. 그 결과, 웨이퍼 처리 동작은 제 1 프로세스 모듈 PM1에서 16T 사이클에 걸쳐서 실행된다.
또한, 다음 처리를 거칠 미처리된 웨이퍼 Wj가 반입될 때까지 처리된 웨이퍼 Wi가 반출된 후에 경과하는 2T에 걸친 지연(또는 간격)은 제 2 프로세스 모듈 PM2에서 발생한다. 그 결과, 웨이퍼 처리 동작은 제 1 프로세스 모듈 PM1에서와 같이 제 2 프로세스 모듈 PM2에서 16 타임 블록 사이클에 걸쳐서 실행된다. 따라서, 도 6에서의 트랜스퍼 시퀀스에서 연속해서 연속적인 병렬 처리를 거칠 2개의 연속하는 웨이퍼(예를 들면, 웨이퍼 Wi와 웨이퍼 Wi +1)가 16T인 트랜스퍼 사이클(트랜스퍼 순서)은 도 5에 도시된 트랜스퍼 시퀀스에서의 14T에 걸쳐서 지속되는 트랜스퍼 사이클( 트랜스퍼 순서)보다 크다.
한편, 트랜스퍼 순서는 구현예 1에서 달성된 도 5에서의 트랜스퍼 시퀀스를 채택함으로써 도 6에 도시된 비교예 1에서의 트랜스퍼 시퀀스보다 2T만큼 감소될 수 있다. 이는, 프로세스 모듈 PM1과 PM2에서의 작동 사이클 또한 2T만큼 각각 감소될 수 있는 것을 의미한다. 프로세스 모듈 PM1과 PM2에서 트랜스퍼 사이클(트랜스퍼 순서) 및 작동 사이클을 반복함으로써 연속적인 처리가 사이클의 연장된 기간에 걸쳐서 실행됨에 따라, 보다 짧은 작동 사이클은 클러스터 툴의 전체적인 스루풋을 우수하게 개선한다.
(트랜스퍼 시퀀스의 구현예 2)
다음에, 실시예에 있어서 달성된 기판 처리 시스템에서 상기한 기판 처리 프로그램에 상응하여 실행될 수 있는 트랜스퍼 시퀀스의 구현예 2를 설명한다.
도 5를 참조하여 상기한 구현예 1에서, 클러스터 툴에서의 프로세스 모듈 PM1과 PM2만이 동작에 관여되고, 다른 프로세스 모듈 PM3와 PM4는 트랜스퍼 시퀀스에서의 동작에 관여되지 않지만, 클러스터 툴에서의 모든 프로세스 모듈 PM1, PM2, PM3, PM4는 구현예 2에서의 동작에 동시에 관여된다.
구현예 2에서 달성된 트랜스퍼 시퀀스가 도 7에 도시된다. 구현예 2는 제 1 병렬 처리 시스템에서의 처리와 제 2 병렬 처리 시스템에서의 처리가 동시에 실행 되는 트랜스퍼 시퀀스의 특정한 예이다.
제 1 병렬 처리 시스템에서, 일련의 처리(예를 들면, 구현예 1에서 실행된 것들과 유사한 Ti막 형성 처리 및 TiN막 형성 처리)는, 도 1에 도시된 기판 처리 시스템에서의 로더 모듈 LM을 거쳐서 로드 포트 LP로부터 한번에 한 웨이퍼씩, 클러스터 툴의 2개의 프로세스 모듈 PM1과 PM2에 순차적으로 이송된 한 묶음의 웨이퍼 A(예를 들면, 사전 결정된 번호의 웨이퍼 A01~Anm)상에서 실행된다.
제 2 병렬 처리 시스템에서, 일련의 처리(예를 들면, 구현예 1에서 실행된 것들과 유사한 Ti막 형성 처리 및 TiN막 형성 처리)는, 도 1에 도시된 기판 처리 시스템에서의 로더 모듈 LM을 거쳐서 로드 포트 LP로부터 한번에 한 웨이퍼씩, 클러스터 툴의 2개의 프로세스 모듈 PM3와 PM4에 순차적으로 이송된 다른 묶음의 웨이퍼 B(예를 들면, 사전 결정된 번호의 웨이퍼 B01~Bnm)상에서 실행된다.
도 5에 도시된 구현예 1에서의 트랜스퍼 시퀀스에서 실행된 처리에 부가하여, 구현예 2에서의 트랜스퍼 시퀀스는, 예를 들면, "PM3 웨이퍼 트랜스퍼" 처리와, "PM4 웨이퍼 트랜스퍼" 처리와, "PM3 프로세스" 처리와, "PM4 프로세스" 처리를 더 포함한다. "PM3 웨이퍼 트랜스퍼" 처리와 "PM4 웨이퍼 트랜스퍼" 처리시에, 트랜스퍼 모듈 TM의 진공 압력측 트랜스퍼 로봇 RB1은 프로세스 모듈 PM3와 PM4에 각각 액세스하여, 2개의 웨이퍼, 즉 처리된 웨이퍼와 프리프로세스 웨이퍼를 앞서 기술한 픽 앤드 플레이스 동작을 통해서 교환한다. "PM3 프로세스" 처리와 "PM4 프로세스" 처리시에, 프로세스 모듈 PM3와 PM4에 배치되어 있던 웨이퍼 B는 각각 Ti막 형성과 TiN막 형성이 처리된다.
또한, 구현예 2에서, 균일한 모듈 사이클 기간 MT(4T)는 클러스터 툴에서의 동작에 동시에 관여되는 모든 프로세스 모듈 PM1, PM2, PM3, PM4에 있어서 웨이퍼당 요구 시간의 총 길이(대기 시간 길이 WT를 포함)로서 설정된다. 그 결과, 웨이퍼 처리 동작은 모듈 사이클 기간 MT(4T)와 맞는 간격에 걸쳐서 여러 프로세스 모듈 PM1, PM2, PM3, PM4에서 연속적으로 실행될 수 있다.
보다 구체적으로, 2개의 별개의 병렬 시스템, 즉 제 1 및 제 2 병렬 처리 시스템내의 제 1 프로세스 모듈 PM1과 PM3에서의 단일 사이클은 2T 동안에 지속되는 부수적인 비지 시간(반입 웨이퍼 트랜스퍼 시간 AT1(1T)+반출 웨이퍼 트랜스퍼 시간 BT1(1T))과, 12T 동안에 지속되는 레시피 처리 시간(Ti막 형성 처리 시간)을 포함하고, 이 사이클(모듈 사이클)은 반복된다. 제 1 프로세스 모듈에서의 단일 사이클은 2T+12T=14T에 상당한다.
제 2 프로세스 모듈 PM2와 PM4에서의 단일 사이클은 3T 동안에 지속되는 부수적인 비지 시간(반입 웨이퍼 트랜스퍼 시간 BT2(1T)+반출 웨이퍼 트랜스퍼 시간 AT2(1T)+후처리 시간 CT2(1T))과, 2T 동안에 지속되는 대기 시간과, 9T 동안에 지속 되는 레시피 처리 시간(TiN막 형성 처리)을 포함하고, 이 사이클(모듈 사이클)은 제 2 프로세스 모듈에서 반복된다. 단일 사이클은 3T+2T+9T=14T에 상당하고, 제 1 프로세스 모듈 PM1과 PM3에서의 단일 사이클의 길이와 동등하다.
단일 사이클(14T) 동안에, 진공 압력측 트랜스퍼 로봇 RB1은 각 프로세스 모듈 PM1, PM2, PM3, PM4에 단 한번만 액세스한다. 따라서, 각각의 프로세스 모듈 PM1, PM2, PM3, PM4에서, 처리된 웨이퍼와 프리프로세스 웨이퍼는 단일 픽 앤드 플레이스 동작을 통해서 진공 압력측 트랜스퍼 로봇 RB1에 의해 교환될 수 있다. 한편, 웨이퍼 교환은 14T 동안에 지속되는 시간 기간내에 각각의 프로세스 모듈 PM1, PM2, PM3, PM4에서 완료될 수 있다.
상기한 바와 같이 처리가 실행되는 양쪽의 병렬 처리 시스템에서, 병렬 처리를 받을 2개의 연속하는 웨이퍼, 즉 웨이퍼 Wi와 웨이퍼 Wi +1은 14T에 상당하는 트랜스퍼 간격(트랜스퍼 순서)에 걸쳐서 이송되는 것에 주의해야 한다.
또한, 단일 사이클 길이의 1/2 동안에 지속될 수 있는 시간 조정 지연 GT(GT=모듈 사이클 기간 MT/2)로서 지정된 시간의 길이에 따라 처리 기간을 상쇄함으로써, 제 1 병렬 처리 시스템에서의 처리와 제 2 병렬 처리 시스템에서의 처리를 실행하는 것이 바람직하다. 그러한 시간 조정 지연을 허용함으로써, 제 1 병렬 처리 시스템에서의 프로세스 모듈 PM1과 PM2의 웨이퍼 트랜스퍼 동작과, 제 2 병렬 처 리 시스템에서의 프로세스 모듈 PM3와 PM4의 웨이퍼 트랜스퍼 동작은 서로 방해되지 않는다.
각각의 병렬 처리 시스템에서 트랜스퍼 동작이 서로 방해되도록 하지 않는 트랜스퍼 타이밍으로, 로더 모듈 LM과 로드락 모듈 LLM1 사이와, 로더 모듈 LM과 로드락 모듈 LLM2사이에서 웨이퍼가 이송되는 것에 주의해야 한다.
제 1 병렬 처리 시스템내의 프로세스 모듈 PM1과 PM2에서의 부수적인 비지 시간 길이의 전체 합(CT1+CT2)을 나타내는 ∑CT(I)와, 제 2 병렬 처리 시스템내의 프로세스 모듈 PM1과 PM2의 부수적인 비지 시간 길이의 전체 합(CT3+CT4)을 나타내는 ∑CT(II) 사이에 현처한 차이가 있을 경우에, 최적의 타이밍 조정을 하는 것이 특히 중요하다.
예를 들면, ∑CT(I)이 ∑CT(II)보다 크면, 트랜스퍼 모듈 TM의 트랜스퍼 로봇 RB1은 제 2 병렬 처리 시스템에서의 트랜스퍼 처리가 아닌 제 1 병렬 처리 시스템에서의 트랜스퍼 처리를 실행한다. 한편, 제 2 병렬 처리 시스템내의 각각의 유닛을 통해서 처리될 단일 웨이퍼에 의해 필요로 되는 시간의 길이보다 제 1 병렬 처리 시스템내의 각각의 유닛을 통해서 처리될 단일 웨이퍼에 있어서 보다 긴 길이의 시간이 걸린다.
그러한 환경하에서, 제 1 병렬 처리 시스템에서의 처리는, 제 1 병렬 처리 시스템에서의 처리를 다소 앞당김으로써 제 2 병렬 처리 시스템에서의 처리에 비해 서 상쇄되어, 미처리된 웨이퍼가 제 1 병렬 처리 시스템에서 반출되는 타이밍을 다소 빠르게 한다. 이와 달리, 제 2 병렬 처리 시스템에서의 처리는, 제 2 병렬 처리 시스템에서의 처리를 다소 지체시킴으로써 제 1 병렬 시스템에서의 처리에 비해서 상쇄될 수 있어, 미처리된 웨이퍼가 제 2 병렬 처리 시스템에서 반출되는 타이밍을 다소 지연시킨다.
보다 구체적으로, 제 1 및 제 2 병렬 처리 시스템에 대한 그러한 시간 조정은 ∑CT(I)와 ∑CT(II) 사이의 차이에 상응하여 상기 언급한 시간 조정 지연 GT를 조정함으로써 달성될 수 있다. 제 2 병렬 처리 시스템에서의 처리에 비해서 제 1 병렬 처리 시스템에서의 처리를 상쇄하도록 설정되는 시간 조정 지연을 나타내는 GT(I)와, 제 1 병렬 처리 시스템에서의 처리에 비해서 제 2 병렬 처리 시스템에서의 처리를 상쇄하도록 설정되는 시간 조정 지연을 나타내는 GT(II)는 이하의 (1)과 (2)에서와 같이 각각 표현될 수 있다. 수학식 (1)과 (2)에서의 MT는 모듈 사이클 기간(14T)를 나타내는 것에 주의해야 한다.
따라서, 구현예 1에서의 것에 2배인 스루풋은 구현예 1에서의 것과 유사한 병렬 처리가 2개의 시스템에서 병렬로 실행되는 구현예 2에서 달성된다.
또한, 트랜스퍼 모듈 TM(트랜스퍼 로봇 RB1)과, 로드락 모듈 LLM1과 LLM2와, 로더 모듈 LM(트랜스퍼 로봇 RB2)과 같은 프로세스 모듈 이외의 모듈은 구현예 1에 서의 것들에 2배의 동작 속도를 갖는 구현예 2에서의 동작에 관여된다.
보다 구체적으로, 도 7에 도시된 바와 같이, 트랜스퍼 모듈 TM의 진공 압력측 트랜스퍼 로봇 RB1은 프로세스 모듈 PM1에 액세스하고, 또한, 픽 앤드 플레이스 동작을 실행하여 그 자유로운 트랜스퍼 암 FB상의 처리된 웨이퍼 A06를 반출하고, t15와 t17 사이에 경과하는 기간 동안에 "PM1 웨이퍼 트랜스퍼" 처리를 통해서 대체물로서 그 트랜스퍼 암 FA상의 미처리된 웨이퍼 A07을 반입한다. t13과 t15 사이에 경과하는 바로 다음의 기간 동안에 실행된 "LLM1 웨이퍼 트랜스퍼(TM)" 처리를 통해서 로드락 모듈 LLM1으로 처리된 웨이퍼 B04를 이미 이송했기 때문에, 트랜스퍼 암 FB는 이 동작에 있어서 사용 가능하다.
다음에, 진공 압력측 트랜스퍼 로봇 RB1이 프로세스 모듈 PM1에 인접한 프로세스 모듈 PM2에 액세스하고, 또한, 픽 앤드 플레이스 동작을 실행하여 t17과 t18 사이에 경과하는 기간 동안에 "PM2 웨이퍼 트랜스퍼" 처리를 통해서 그 트랜스퍼 암 FA상의 처리된 웨이퍼 A05를 반출한다. 그 트랜스퍼 암 FA상에 처리된 웨이퍼 A05를 여전히 유지하고 있는 진공 압력측 트랜스퍼 로봇 RB1은, t18과 t19 사이에 경과하는 기간 동안에, "PM2 프로세스" 처리의 일부로서 프로세스 모듈 PM2에서 후처리가 실행되는 동안에 대기하고 있다. 후처리가 종료하면, 트랜스퍼 로봇 RB1은 프로세스 모듈 PM1에서 꺼내어진, 트랜스퍼 암 FB상에 유지된 웨이퍼 A06를, t19와 t20 사이에 경과하는 기간 동안의 "PM2 웨이퍼 트랜스퍼" 처리를 통해서 프로세스 모듈 PM2로 이송한다.
진공 압력측 트랜스퍼 로봇 RB1은 로드락 모듈 LLM2에 다음에 액세스하고, 또한, 픽 앤드 플레이스 동작을 실행하여 그 자유로운 트랜스퍼 암 FB상의 미처리된 웨이퍼 B07을 반출하고, 프로세스 모듈 PM2에서 꺼내어진, 트랜스퍼 암 FA상의 웨이퍼 A05를, t20과 t22 사이에 경과하는 기간 동안의 "LLM2 웨이퍼 트랜스퍼(TM)" 처리를 통해서 반입한다.
다음에, 트랜스퍼 로봇 RB1은 프로세스 모듈 PM3에 액세스하고, 또한, 픽 앤드 플레이스 동작을 실행하여 그 자유로운 트랜스퍼 암 FA상의 처리된 웨이퍼 B06를 반출하고, t8과 t10 사이에 경과하는 기간 동안의 "PM3 웨이퍼 트랜스퍼"를 통해서 대체물로서 그 트랜스퍼 암 FB상의 미처리된 웨이퍼 B07을 반입한다. 바로 다음에, 트랜스퍼 로봇 RB1은 프로세스 모듈 PM4에 액세스하고, 또한, 픽 앤드 플레이스 동작을 실행하여 t10과 t11 사이에 경과하는 기간 동안의 "PM4 웨이퍼 트랜스퍼" 처리를 통해서 그 자유로운 트랜스퍼 암 FB상의 처리된 웨이퍼 B05를 반출한다. 그 트랜스퍼 암 FB상에 처리된 웨이퍼 B05를 여전히 유지하고 있는 진공 압력측 트랜스퍼 로봇 RB1은, t11과 t12 사이에 경과하는 기간 동안에, "PM4 프로세스" 처리의 일부로서 프로세스 모듈 PM4에서 후처리가 실행되는 동안에 대기하고 있다. 후처리가 종료하면, 트랜스퍼 로봇 RB1은, 프로세스 모듈 PM3로부터 꺼내어진, 트랜스퍼 암 FA상에 유지된 웨이퍼 B06를, t12와 t13 사이에 경과하는 기간 동안의 "PM4 웨이퍼 트랜스퍼" 처리를 통해서 프로세스 모듈 PM4로 이송한다.
진공 압력측 트랜스퍼 로봇 RB1은 로드락 모듈 LLM1에 액세스하고, 또한, 픽 앤드 플레이스 동작을 실행하여 그 자유로운 트랜스퍼 암 FA상의 미처리된 웨이퍼 A08을 반출하고, 프로세스 모듈 PM2에서 꺼내어진, 트랜스퍼 암 FB상의 웨이퍼 B05를, t27과 t29 사이에 경과하는 기간 동안의 "LLM1 웨이퍼 트랜스퍼(TM)" 처리를 통해서 반입한다.
t29와 t30 사이의 바로 다음에 경과하는 기간 동안에, 진공 압력측 트랜스퍼 로봇 RB1은 프로세스 모듈 PM1에 액세스하고, 또한, 취해진 플레이스 동작을 실행하여 그 트랜스퍼 암 FB상의 처리된 웨이퍼 A07을 반출하고, "PM1 웨이퍼 트랜스퍼"를 통해서 대체물로서 그 트랜스퍼 암 FA상의 미처리된 웨이퍼 A08를 반입한다. 계속해서, 상기 설명한 것들과 유사한 동작이 반복적으로 실행된다.
2개의 병렬 처리 시스템이 동작에 관여되기 때문에, 트랜스퍼 로봇 RB1은 단 일 병렬 처리 시스템만이 관여되는 구현예 1과 비교하여 구현예 2에서 보다 많은 수의 트랜스퍼 동작을 실행시킬 필요가 있다. 그러나, 병렬 처리 시스템 중 하나에서의 처리는 상기한 바와 같이 다른 병렬 처리 시스템에서의 처리에 비해서 상쇄되기 때문에, 트랜스퍼 로봇 RB1은 높은 수준의 동작 효율성을 갖는 트랜스퍼 동작을 실행시킬 수 있다.
또한, 각각의 모듈 PM1, PM2, PM3, PM4, LLM1, LLM2는 픽 앤드 플레이스 동작을 통해서 액세스될 수 있기 때문에, 트랜스퍼 암 FA와 FB는 또한 높은 수준의 동작 효율성을 갖으면서 웨이퍼를 유지 및 처리할 수 있다.
로드락 모듈 LLM1과 LLM2에서, 트랜스퍼 로봇 RB1에 의해 실행된 픽 앤드 플레이스 동작을 통해서 웨이퍼가 순차적으로 교환되어 매우 효율적인 웨이퍼 처리가 가능해진다. 예를 들면, 로드락 모듈 LLM2에서 t8과 t15 사이에 경과하는 기간 동안에 "LLM2 프로세스" 처리가 실행됨에 따라, 로더 모듈 LM의 대기 압력측 로봇 RB2는 처리된 웨이퍼 A04를 로드락 모듈 LLM2로부터 반출하고, 도 7에 도시된 바와 같이, t15와 t16 사이에 경과하는 기간 동안의 바로 다음에 실행된 "LLM 웨이퍼 트랜스퍼(TM)" 처리를 통해서 대체물로서 미처리된 웨이퍼 B07을 로드락 모듈 LLM2로 이송한다.
로드락 모듈 LLM1과 로더 모듈 LM 사이, 또는, 로드락 모듈 LLM2와 로더 모 듈 LM 사이에서 1T내에 웨이퍼가 각각 이송되는 것에 주의해야 한다. 미처리된 웨이퍼 B07이 로드락 모듈 LLM으로 이송됨에 따라, "LLM2 배기" 처리가 t16과 t18 사이에 경과하는 기간 동안의 바로 다음에 실행되어, 배기를 통해서 로드락 모듈 LLM2의 내부 공간을 감압한다.
배기가 완료되면, 트랜스퍼 모듈 TM의 진공 압력측 트랜스퍼 로봇 RB1은 "LLM2 웨이퍼 트랜스퍼 처리"를 통해서 t20과 t21 사이에 경과하는 시간의 연속하는 기간 동안에 로드락 모듈 LLM2로부터 미처리된 웨이퍼 B07을 반출하고 나서, 바로 다음에, 트랜스퍼 로봇은 t21과 t22 사이에 경과하는 기간 동안의 "LLM2 웨이퍼 트랜스퍼(TM)" 처리를 통해서 로드락 모듈 LLM2로 처리된 웨이퍼 A05를 이송한다. 웨이퍼 A05가 로드락 모듈 LLM2에 배치되면, "LLM2 프로세스" 처리는 t22와 t29 사이에 경과하는 기간 동안에 실행된다. 계속해서, 상기한 것들과 유사한 동작들이 반복적으로 실행된다. 유사한 동작들은 로드락 모듈 LLM1에서도 반복적으로 실행된다.
제 1 병렬 처리 시스템에서 실행된 웨이퍼 처리와, 제 2 병렬 처리 시스템에서 실행된 웨이퍼 처리는 구현예 2에서 서로 유사하지만, 본 발명은 이 예에 한정되지 않으며, 실시예 2를 참조하여 설명되는 것과 유사한 트랜스퍼 시퀀스를 채택함으로써, 제 1 병렬 처리 시스템과 제 2 병렬 처리 시스템에서 상이하게 웨이퍼를 처리할 수 있음에 주의해야 한다.
예를 들면, 14T와 12T 동안에 각각 지속되는 웨이퍼당 요구 시간의 총 길이 ST1, ST2를 갖는 제 1 병렬 처리 시스템내의 프로세스 모듈 PM1과 PM2에서 웨이퍼를 처리할 수 있다. 13T와 10T에 동안에 각각 지속되는 웨이퍼당 요구 시간의 총 길이를 갖는 제 2 병렬 처리 시스템내의 프로세스 모듈 PM3와 PM4에서 웨이퍼를 처리할 수 있다. 그러한 환경하에서, 이하에 설명되는 것과 같은 트랜스퍼 시퀀스를 채택할 수 있다.
프로세스 모듈 PM1의 요구 시간의 총 길이 ST1은 이 예에서의 클러스터 툴내의 모든 프로세스 모듈 중에서 요구 시간의 최대 총 길이 ST(MAX)이다. 따라서, 클러스터 툴에서 동시 동작에 관여되는 프로세스 모듈 PM1, PM2, PM3, PM4내의 단일 웨이퍼를 처리하는 데 필요한 시간의 총 길이(대기 시간 길이(WT)를 포함)는 요구 시간의 최대 총 길이 ST(MAX)와 맞는 균일한 모듈 사이클 기간 MT(14T)로 모두 설정된다. 그 결과, 프로세스 모듈 PM1, PM2, PM3, PM4에서의 웨이퍼 처리 동작은 14T 사이클 동안에 모두 실행되고, 트랜스퍼 순서 또한 14T에 상당한다.
상기한 바와 같이, 클러스터 툴에서의 동작에 동시에 관여되는 각각의 프로세스 모듈에 대응하는 레시피에서 설정된 요구 시간의 모든 총 길이 중에서 가장 큰 단일 요구 시간의 총 길이(요구 시간의 최대 총 길이 ST(MAX))에 근거하여, 클러스터 툴에서의 전체 트랜스퍼 시퀀스를 결정하고, 따라서, 트랜스퍼 시스템이 구동되는 것에 상응하는 프로그램이 단순화될 수 있어, 소프트웨어 설계 구조에서의 난관들을 줄일 수 있다.
(제 1 웨이퍼에서의 트랜스퍼 시퀀스)
다음에, 구현예 1 또는 구현예 2에서 연속적인 처리를 받는 한 묶음의 웨이퍼(단일 로트의 웨이퍼)내의 제 1 웨이퍼(로트내의 제 1 웨이퍼) A01가 처리되는 트랜스퍼 시퀀스에 대해서 설명이 주어진다. 프로세스 모듈 PM1에 먼저 액세스하고 그 다음에 프로세스 모듈 PM2에 액세스함으로써 클러스터 툴을 통해서 제 1 웨이퍼 A01이 이송되는 경우에, 프로세스 모듈 PM1과 PM2는 모두 웨이퍼 프리 상태에 있다. 제 1 웨이퍼 A01이 각각의 프로세스 모듈 PM1과 PM2로 이송되는 경우에 트랜스퍼 모듈 TM의 진공 압력측 트랜스퍼 로봇 RB1이 반출할 처리된 웨이퍼가 없기 때문에, 진공 압력측 트랜스퍼 로봇 RB1은 처리된 웨이퍼를 반출하기 위해서 픽 동작을 실행하는 일 없이, 프로세스 모듈로 웨이퍼 A01을 이송하기 위해서 플레이스 동작만을 실행시킬 필요가 있다. 특히, 웨이퍼 A01이 위쪽 프로세스 모듈 PM1에서 반출된 후, 웨이퍼 A01는 프로세스 모듈 PM2로 즉시 취해질 수 있다.
그러나, 위쪽 프로세스 모듈 PM1에서 반출되었던 제 1 웨이퍼 A01를 즉시 프로세스 모듈 PM2로 취하면, 상기한 바와 같이, 제 1 웨이퍼 A01에 대한 레시피 처리 가 프로세스 모듈 TM2에서 시작되는 타이밍이 빨라질 것이고, 이는 레시피 처리가 빨리 종료할 것임을 의미한다. 이 때에, 다음 웨이퍼 A02에 대한 레시피 처리가 프로세스 모듈 PM1에서 동시에 진행중이고, 따라서, 다음 웨이퍼 A02에 대한 레시피 처리가 프로세스 모듈 PM1에서 종료하는 타이밍은, 제 1 웨이퍼 A01에 대한 레시피 처리가 프로세스 모듈 PM2에서 종료하는 타이밍과 일치할 수 있다.
보다 구체적으로, 제 1 웨이퍼 A01에 대한 "PM2 웨이퍼 트랜스퍼"가 t19와 t20 사이에 경과하는 기간 동안에 빠르게(1T) 완료되고, 따라서, 제 1 웨이퍼 A01에 대한 레시피 처리가 프로세스 모듈 PM2에서 종료하는 타이밍도 도 8에 도시된 트랜스퍼 시퀀스에서 빨라진다. 이 때문에, 시점 t19에서 프로세스 모듈 PM1에서 시작된 "PM1 프로세스" 처리가 동일한 시점 t31에서 종료하는 것과 마찬가지로, 시점 t20에서 프로세스 모듈 PM2에서 시작된 "PM2 프로세스" 처리가 시점 t31에서 종료한다.
이러한 상황에서, 도 8에 도시된 바와 같이, t31과 t32 사이에 경과하는 기간 동안에 이 처리를 실행하기 위해서, 아래쪽 프로세스 모듈 PM2로부터 웨이퍼 A01를 반출하는 "PM2 웨이퍼 트랜스퍼" 처리가 우선시되면, 아래쪽 프로세스 모듈 PM1으로부터 웨이퍼 A02를 반출하는 "PM1 웨이퍼 트랜스퍼" 처리는 t32와 t33 사이에 경과하 는 후속 시간 기간 동안에 실행되고, 그로 인해 "PM1 웨이퍼 트랜스퍼" 처리는 지연된다.
또한, 로드락 모듈 LLM2로 처리된 웨이퍼 A01을 이송하는 "LLM2 웨이퍼 트랜스퍼(TM)" 처리가 t33과 t34 사이에 경과하는 시간의 후속 기간 동안에 실행되고, 로드락 모듈 LLM1으로부터 미처리된 웨이퍼 A03을 반입하는 "LLM1 웨이퍼 트랜스퍼(TM)" 처리가 t34와 t35 사이에 경과하는 시간의 후속 기간 동안에 실행되고, 그 후에 미처리된 웨이퍼 A03를 프로세스 모듈 PM1으로 이송하는 "PM1 웨이퍼 트랜스퍼" 처리가 t34와 t35 사이에 경과하는 시간의 후속 기간 동안에 실행된다. 그 결과, 프로세스 모듈 PM1으로 미처리된 웨이퍼 A03를 이송하는 처리에 대해서 상당한 지연이 발생한다. 이 지연은 프로세스 모듈 PM1의 웨이퍼 처리 동작 사이클에서 2T에 상당하는 지연(간격)을 초래하고, 또한, 프로세스 모듈 PM2의 웨이퍼 처리 동작 사이클에서도 2T에 상당하는 지연(또는 간격)을 궁극적으로 유도한다. 한편, 도 8에 도시된 트랜스퍼 시퀀스는 트랜스퍼 효율성을 낮추고 트랜스퍼 순서를 향상시킨다.
따라서, 묶음내의 제 1 웨이퍼가 복수의 프로세스 모듈에서 순차적으로 처리되는 경우에, 실제로 존재하진 않지만 제 1 웨이퍼에 앞서 처리되었다고 가정되는 가상 웨이퍼에 대응하는 모듈 사이클이 경과한 후에, 제 1 웨이퍼가 제 1 처리를 받는 프로세스 모듈 이외의 각 프로세스 모듈로 제 1 웨이퍼를 이송하는 것이 바람 직하다. 이러한 방식으로 제 1 웨이퍼를 이송함으로써, 각 프로세스 모듈에서의 제 1 웨이퍼에 대한 레시피 처리는 비충돌 타이밍으로 완료될 수 있다.
도 9는 도 5를 참조하여 구현예 1에 관련하여 설명된 트랜스퍼 시퀀스의 일부를 나타내고, 본 발명의 응용의 특정한 예에서, 제 1 웨이퍼의 처리에 대응한다. 도 9에 도시된 바와 같이, 제 1 웨이퍼(로트의 제 1 웨이퍼) A01가 시퀀스에 있어서 프로세스 모듈 PM1과 PM2의 처리를 받는 경우에, 단일 사이클에 대응하는 모듈 사이클 기간 MT(14T)가 실제로 존재하지 않는 가상 웨이퍼 A00에 대해서 경과하는 후에만, 제 1 웨이퍼 A01가 아래쪽상의 프로세스 모듈 PM2로 이송되고, 그 다음에, 실제 웨이퍼 A01와 Amn이 웨이퍼 처리를 받는 것과 마찬가지로, 제 1 웨이퍼 A01는 프로세스 모듈 PM2에서 처리된다.
모듈 사이클 기간 MT(14T)가 가상 웨이퍼에 대응하여 경과하도록 한 후에, 제 1 웨이퍼 A01를 프로세스 모듈 PM2로 이송함으로써, 웨이퍼 처리 동작은 또한 도 5에서의 트랜스퍼 시퀀스에 맞는 사이클 동안에 제 1 웨이퍼 A01에 대해서 실행될 수 있다. 그 결과, 기판 처리 시스템에서의 전체적인 트랜스퍼 효율성을 소망하는 수준으로 유지하는 것을 확실히 하기 위해서, 서로 일치하지 않는 각각의 프로세스 모듈에서 웨이퍼 처리가 종료한다.
가상 웨이퍼 A00에 대응하는 모듈 사이클 기간 MT가 경과하는 동안에 실제 처리가 진행중이지 않고, 따라서, 진공 압력측 트랜스퍼 로봇 RB1 등은 제 1 웨이퍼 A01 이외의 웨이퍼에 대해서 웨이퍼 처리 등을 실행할 수 있음에 주의해야 한다. 그러나, 진공 압력측 트랜스퍼 로봇 RB1은 적어도 가상 웨이퍼 A00에 대응하는 모듈 사이클 기간 MT 경과에 의해 제 1 웨이퍼 A01를 프로세스 모듈 PM2로 이송할 준비 상태에 있을 필요가 있다.
따라서, 도 9에서의 예에서 나타내는 바와 같이, 제 1 웨이퍼 A01에 대한 처리 이외의 처리는, 예를 들면, t10과 t19 사이에 경과하는 가상 레시피 처리 기간과, t19과 t20 사이에 경과하는 가상 반출 웨이퍼 트랜스퍼 기간과, t20과 t21 사이에 경과하는 가상 후처리 기간 동안에 실행되어야 한다. 본 발명의 필수적인 요구사항은, 가상 웨이퍼 A00에 대응하는 모듈 사이클 기간 MT가 종료하는 시점(도 9에서 나타낸 예에서는 t21)이 확정되고, 가상 웨이퍼 A00에 대한 모듈 사이클 기간 MT 동안에 가상으로 발생하는 가상 처리의 형태는 상기한 것들에 한정되지 않는 것임에 주의해야 한다.
균일한 모듈 사이클 기간 MT가 모든 프로세스 모듈에 있어서 설정되는 예에 대한 본 발명의 실시예에 관련하여 설명이 상기에 주어지고, 짧은 레시피 처리를 갖는 프로세스 모듈의 모듈 사이클 기간 MT에 대응하는 단일 사이클은 웨이퍼가 레시피 처리를 위해서 대기하고 있는 동안의 대기 시간을 포함하지만, 본 발명은 이 예에 한정되지 않고, 예를 들면, 각각의 프로세스 모듈에서 레시피 처리 시간의 길이 사이에 현저한 차이가 있으면, 보다 짧은 레시피 처리 시간을 갖는 프로세스 모듈의 모듈 사이클 기간 MT에 대응하는 각 사이클은, 웨이퍼가 레시피 처리를 위해서 대기하고 있는 동안의 대기 시간 대신에, 처리로 인한 처리된 웨이퍼가 로드락 모듈로 되돌아가고 미처리된 웨이퍼가 로드락 모듈로부터 페치(fetch)되는 동안의 이송 기간을 포함할 수 있다.
이제, 이 응용의 특정예를 설명한다. 본 발명에 의하면, 트랜스퍼 모듈 TM의 트랜스퍼 로봇 RB1은 복수의 프로세스 모듈(예를 들면, PM1과 PM2)에서 웨이퍼 A가 처리를 받는 순서로 각각의 프로세스 모듈에 액세스하고, 또한, 트랜스퍼 로봇 RB1은 처리된 웨이퍼 Ai를 반출하고 각 프로세스 모듈에 대한 한번의 액세스을 통해서 대체물로서 다음 웨이퍼 Ai+1을 반입한다. 이 트랜스퍼 시퀀스에서, 차례 차례로 처리를 받는 웨이퍼 Ai와 Ai+1 중에서 웨이퍼 Ai+1을 위쪽 프로세스 모듈 PM1으로부터 먼저 반출하고, 그 다음에, 웨이퍼 Ai를 아래쪽 프로세스 모듈 PM2에서 반출하는 것에 주의해야 한다.
그러나, 아래쪽 프로세스 모듈 PM1의 레시피 처리 시간의 길이 PT1과 아래쪽 프로세스 모듈 PM2의 레시피 처리 시간 PT2 사이에 현저한 차이(PT1>>PT2)가 있을 경우에, 레시피 처리를 위해서 대기하고 있는 웨이퍼를 유지하는 대기 시간이 모듈 사이클 기간 MT에 대응하는 각 사이클 동안에 경과하도록 생성되면, 이 대기 시간 의 길이는 현저해진다. 먼저 종료한 처리를 받은 처리된 웨이퍼를 아래쪽 프로세스 모듈 PM2로부터 꺼내어 그것을 로드락 모듈로 되돌리는 이송 처리와, 또한 위쪽 프로세스 모듈 PM1에서 처리를 받을 미처리된 웨이퍼를 로드락 모듈로부터 페치하는 이송 처리 모두가 이 시간차의 이점을 효율적으로 취함으로써 실행될 수 있으면, 그 대신에 모듈 사이클 기간 MT에서의 감소를 달성할 수 있다.
따라서, 각각의 프로세스 모듈 PM에서 레시피 처리 시간의 길이 사이에 큰 차이가 있으면, 소정의 대기 시간 WT2가 아래쪽 프로세스 모듈 PM2에서 경과하도록 하는 일 없이, 트랜스퍼 로봇 RB1이 프로세스 모듈 PM2로부터 처리된 웨이퍼 Ai를 즉시 꺼내서 로드락 모듈 LLM1(LLM2)로 그것을 되돌리고, 미처리된 웨이퍼 Ai+2를 꺼내서 위쪽 프로세스 모듈 PM1에 그것을 이송하는 대안의 이송 시퀀스를 채택할 수 있다.
그러한 트랜스퍼 시퀀스가 채택되는 경우에, 미처리된 웨이퍼 Wi +2를 유지하고 있는 트랜스퍼 로봇 RB1은, 아래쪽 프로세스 모듈 PM1에서 실행된 웨이퍼 Ai+1에 대한 레시피 처리가 종료하는 시간에 의해 프로세스 모듈 PM1과 마주보고 있는 위치에서 준비되어야 한다. 앞서 설명한 구현예 1에서 달성된 트랜스퍼 시퀀스에서의 것과 반대의 순서로, 차례 차례로 처리를 받고 있는 웨이퍼 Ai와 Ai+1 중에서 웨이퍼 Ai가 먼저 아래쪽 프로세스 모듈 PM2에서 반출되고, 그 다음에 이 트랜스퍼 시퀀 스에서 웨이퍼 Ai+1이 위쪽 프로세스 모듈 PM1으로부터 반출되는 것에 주의해야 한다.
후처리가 아래쪽 프로세스 모듈 PM2에서 실행되는 경우에, 프로세스 모듈 PM2에서의 후처리와 트랜스퍼 로봇 RB1에 의한 이송 처리(PM2→LLM1(또는 LLM2)→PM1)가 동시에 실행될 수 있다는 점에서, 현재 예에서의 트랜스퍼 시퀀스는 이점을 달성한다.
도 5, 6 및 9에서의 트랜스퍼 시퀀스의 설명을 단순화하기 위해서, 처리 레시피에서 설정된 처리 시간 PT의 각 길이를 기본 단위 시간 블록 T의 다중곱으로서 나타내지만, 본 발명은 이 예에 한정되지 않고, 주어진 처리 시간 PT는 기본 단위 시간 블록 T의 다중곱을 반드시 대신하지 않는 소정 길이의 시간을 가정할 수 있음에 주의해야 한다.
예를 들면, 상기한 배리어막(Ti/TiN막) 형성 처리에서, Ti막을 형성하기 위해서 프로세스 모듈 PM1에서 필요한 레시피 처리 시간 PT1은 179초로 설정될 수 있고, TiN막을 형성하기 위해서 프로세스 모듈 PM2에서 필요한 레시피 처리 시간 PT2는 151초로 설정될 수 있다. 그러한 환경하에서, 프로세스 모듈 PM1의 반입 웨이퍼 트랜스퍼 시간 AT1과 반출 웨이퍼 트랜스퍼 시간 BT1은 각각 10초로 설정될 수 있고, 프로세스 모듈 PM2의 반입 웨이퍼 트랜스퍼 시간 AT2와, 반출 웨이퍼 트랜스퍼 시간 BT2와, 후처리 시간 CT2는 각각 10초로 설정될 수 있어, PT1+AT1+BT1=179+10+10=199초에 달하는, 프로세스 모듈 PM1에 있어서 웨이퍼당 요구 시간의 총 길이 ST1을 달성하고, 또한, PT1+AT1+BT1+CT1=151+10+10+10=181초에 달하는, 프로세스 모듈 PM2에 있어서 웨이퍼당 요구 시간의 총 길이 ST2를 달성한다. 이 경우에, 요구 시간의 최대 총 길이 ST(MAX)는 199초의 기간에 이르는 ST1이다. 따라서, 적어도 199초(바람직하게 199초)의 균일한 모듈 사이클 기간 MT는 프로세스 모듈 PM1과 PM2 양쪽에 대해서 설정되야 한다. 모듈 사이클 기간 MT가 199초로 설정되는 경우에, 프로세스 모듈 PM2에서 경과하는 대기 시간 WT2는 WT2=199-181=18초로 되도록 계산되는 것에 주의해야 한다.
또한, 클러스터 툴의 여러 프로세스 모듈에서 실행된 레시피 처리가 Ti/TiN막 형성을 위한 연속적인 인라인 처리(전체 처리가 기판 처리 시스템내에서 연속적으로 실행됨)인 예에 대한 실시예에 관련하여 설명이 상기에 주어져있지만, 본 발명은 이 예에 한정되지 않고, 여러 형태의 연속적인 인라인 처리에서 채택될 수 있다.
예를 들면, 본 발명은 프리클린 단계(전처리로서 실행되는 클리닝 단계)와 후속 iPVD 단계가 실행되는 동안에 연속적인 인라인 처리와 관련하여 채택될 수 있다. 프리클린 단계에서, 기판의 표면(예를 들면, 반도체 웨이퍼)은 박막 형성 또는 박막 증착에 위한 준비에 있어서 세정된다. 기판의 표면이 산화되면, 물질의 전기적 특성이 크게 변화하고, 이는 기판상에 형성된 반도체 장치의 열화된 성능을 초래할 수 있다. 따라서, 기판이 물리적 증착 방법 또는 화학적 증착 방법을 통해서 달성되는 막 형성을 위한 초기 처리(예비 처리)를 받기 전에, 전처리로서 프리클린 단계를 실행함으로써 그 표면으로부터 소정의 산화물(주로 실리콘 이산화물 및 금속 산화물)을 제거하는 것이 바람직하다. 트랜치 또는 콘택트의 표면상에 형성되는 배리어층과, 각 트랜치 또는 콘택트 사이에 매우 낮은 표면 저항을 확보하기 위해서, 텅스텐, 알루미늄 또는 구리와 같은 금속이 증착되는 영역으로서 기판상에 형성된 트랜치 또는 콘택트의 표면은 그러한 프리클린 단계를 통해서 세정될 필요가 특별히 있다.
상기한 iPVD(이온화된 물리적 기상 증착) 방법 또는 물리적 기상 에피택시 방법을 통해서, 단계화된 영역도 확실하게 커버될 수 있는 박막은 스퍼터 파티클을 이온화함으로써 형성된다. 예를 들면, 타겟으로부터 스퍼터되는 금속 파티클이 플라즈마에서 이온화되고, 금속 이온이 기판의 표면상의 시스내에서 가속화되어 적당한 각도로 기판에 들어가는 프로세스를 통해서,iPVD 박막의 고방향성이 달성된다.
실시예에서의 클러스트 툴은 프리클린 단계와 상기한 iPVD 단계를 포함하는 연속적인 인라인 처리가 실행되고, 프리클린 모듈(프리클린 챔버)과 iPVD 모듈(iPVD 챔버)로 구성되는 프로세스 모듈 PM1, PM2, PM3, PM4 중 임의의 2개를 갖는 기판 처리 시스템으로서 제공될 수 있음에 주의해야 한다.
이 클러스터 툴에서의 iPVD 모듈은 Cu 박막이 배선을 위해서 내장되고 Cu 배 리어층(배리어 금속)이 연속해서 증착되는 동안에 Cu 집적 단계를 실행할 수 있는 스퍼터링 장치(iPVD 장치)일 수 있다. 그러한 기판 처리 시스템에서, 비아덕트은 에칭을 통해서 절연층에서 먼저 형성되고, 그 다음에, 프리클린 모듈은 산화된 Cu 표면층을 에칭함으로써(또는 표면을 세정함으로써) 불순물 베이스층을 없애는 데 관여되어 있어, Cu 배리어층(TaN/Ta)이 iPVD를 통해서 Cu층에 걸쳐서 형성되기 전에, 보다 낮은 Cu층을 노출시킨다. 그 다음에, 기판은 소정의 자연적인 산화막 등이 노출된 Cu층 표면에서 형성되기 전에 iPVD를 통해서 Cu 배리어층(TaN/Ta)이 형성되는 iPVD 모듈로 이송된다. 프리클린 모듈(제 1 프로세스 모듈 PM1에 대응함)의 처리 챔버에서 프리클린 처리를 받은 기판은 소정의 대기 시간 없이 진공 환경내에서 iPVD 모듈(제 2 프로세스 모듈 PM2에 대응함)로 즉시 이송되기 때문에, Cu 배리어층이 아직 형성되지 않은, Cu층의 노출면에서 자연적인 산화막 등의 형성이 방지된다.
그러한 Cu 집적 프로세스에 있어서, 프리클린 단계에서의 처리 시간의 길이를 80초로 설정하고 iPVD 단계에서의 처리 시간의 길이를 120초로 설정하는 것이 최상이라고 통상적으로 생각된다. 후처리가 프리클린 모듈(프로세스 모듈 PM1에 대응함) 또는 iPVD 모듈(프로세스 모듈 PM2에 대응함)에서 실행되지 않고, 또한, 모듈 PM1과 PM2의 반입 웨이퍼 트랜스퍼 시간의 길이 AT1 및 AT2와, 반출 웨이퍼 트랜스퍼 시간의 길이 BT1 및 BT2가 각각 10초로 설정된다고 가정하면, 모듈 PM1과 PM2 에 대응하는 웨이퍼당 요구 시간의 총 길이 ST1 및 ST2는 이하와 같이 계산된다.
즉, 프리클린 모듈 PM1의 요구 시간의 총 길이 ST1은 PT1+AT1+BT1=80+10+10=100초로 되도록 계산되는 반면에, iPVD 모듈 PM2의 요구 시간의 총 길이 ST2는 PT2+AT2+BT2=120+10+10=140초로 되도록 계산된다. 따라서, iPVD 모듈 PM2에 대응하는 140초의 요구 시간의 총 길이 ST2는 요구 시간의 최대 총 길이 ST(MAX)로서 지정된다. 이는, 적어도 140초(바람직하게 140초)의 균일한 모듈 사이클 기간 MT가 모든 모듈 PM1과 PM2에 있어서 설정되어야 하는 것을 의미한다.
연속적인 인라인 처리의 다른 예와 같이, UVO(ultraviolet oxidation) 단계와 후속 MOCVD(metal organic chemical vapor deposition) 단계는 Si 기판과 같은 기판상에서 연속으로 실행될 수 있다.
MOS 장치가 더욱 소형화됨에 따라, 절연막이 실리콘 산화막으로 구성되면, MOS 장치의 게이트 절연막은 1㎚ 이하의 더욱 감소된 막두께를 가질 필요가 있을 것이라고 가까운 미래에 예상된다. 이 막두께는 3-~4-원자층에 상당한다. 극히 작은 막두께를 갖는 실리콘 산화막이 사용되면, 터널 전류에서의 증가, 게이트 전극에 대해서 도프된 요소의 확산, 및 감소된 신뢰성과 같은 우려가 일어나고, 이 때문에, 게이트 절연막은 고유전 상수(이른바 하이-k막)를 달성하는 물질로 구성된 막일 필요가 있다. 이 형태의 하이-k막을 형성하는 데 사용될 수 있는 바람직한 물질은 ZrO2 및 HfO2와 같은 전이 금속 산화물과, La2O3와 같은 희토 산화물과, 그 규산염을 포함한다. 고유전율 상수막은 MOCVD 방법을 채택함으로써 형성될 수 있다.
그러나, 규산염으로 구성된 합성 전이층(규산염층)은 고유전율 상수막과 Si 기판 사이에 형성되고, 규산염층의 존재는 규산염층과 Si 기판 사이에 산화의 중간 상태에서 Si로 구성된 합성 전이층의 형성 가능성을 일으킨다. 그러한 합성 전이층의 형성을 방지하기 위해서, 고유전율 상수막을 형성하기 전에 UVO 처리를 통해서 산화막 형성 방지층으로서 기능하는 SiO2층을 형성할 필요가 있다. 장치 특성의 열화(예를 들면, 낮아진 캐리어 이동성)가 방지된다는 점에서, 규산염층과 Si 기판 사이에 산화막 형성 방지층을 형성을 위해서 발명된 부가된 이점이 있다.
UVO 모듈(UVO 챔버)과 MOCVD 모듈(MOCVD 챔버)로서 프로세스 모듈 PM1, PM2, PM3, PM4 중 임의의 2개를 지정함으로써, 실시예에서 달성된 클러스터 툴에서 상기한 UVO 단계와 MOCVD 단계를 포함하는 연속적인 인라인 처리를 실행할 수 있음에 주의해야 한다.
UVO 모듈에서, 자외선 램프의 190~380㎚ 범위내의 파장을 갖는 자외선을 방사하는 동안에, 사전 결정된 양의 O2를 초래함으로써 자외선 여기를 통해서 산소 래디컬이 생성되고, 대략 0.5㎚의 두께를 갖는 SiO2층이 생성된 산소 래디컬을 갖는 Si 기판의 표면에 형성된다.
그 위에 형성된 0.5㎚ 막두께의 SiO2층을 갖는 Si 기판은 그 다음에 진공 환 경내에서 MOCVD 모듈로 이송되고, 하이-k 규산염막은 MOCVD 모듈에서 형성된다. 소스 가스는 MOCVD에서 예를 들면 400~600℃로 가열된 Si 기판상에 공급된다. 소스 가스는 그 다음에 가열된 Si 기판에 걸쳐서 분해되고, 그로 인해 Si 기판상에 박막을 형성한다.
UVO 단계와 MOCVD 단계가 연속적으로 실행되는 동안의 그러한 인라인 처리에 있어서, UVO 단계에서의 처리 시간의 길이를 300초로, MOCVD 단계에서의 처리 시간의 길이를 343초로 설정하는 것이 최상이라고 통상적으로 생각된다. UVO 모듈(프로세스 모듈 PM1에 상당함) 또는 MOCVD 모듈(프로세스 모듈 PM2에 상당함)에서 후처리가 실행되지 않고, 또한, 모듈 PM1과 PM2에서의 반입 웨이퍼 트랜스퍼 시간의 길이 AT1, AT2와 반출 웨이퍼 트랜스퍼 시간의 길이 BT1, BT2를 각각 10초로 설정한다고 가정하면, 모듈 PM1, PM2에 대응하는 웨이퍼당 요구 시간의 총 길이 ST1, ST2를 이하와 같이 계산한다.
즉, UVO 모듈 PM1의 요구 시간의 총 길이 ST1은 PT1+AT1+BT1=300+10+10=320초로 계산되는 반면에, MOCVD 모듈 PM2의 요구 시간의 총 길이 ST2는 PT2+AT2+BT2=343+10+10=363초로 계산된다. 따라서, MOCVD 모듈 PM2에 대응하는 363초의 요구 시간의 총 길이 ST2는 요구 시간의 최대 총 길이 ST(MAX)로서 지정된다. 이는, 적어도 363초(바람직하게 363초)의 균일한 모듈 사이클 기간 MT가 모든 모듈 PM1, PM2에 대해서 설정되는 것을 의미한다.
처리된 웨이퍼가 반출되는 시점과 반입 웨이퍼가 반입되는 시점 사이에 경과하는 웨이퍼 체재 시간 동안에, 주어진 프로세스 모듈에서의 레시피 처리 시간 전에 대기 시간이 발생하는 예에 대한 실시예를 참조하여 설명이 상기에 주어지지만, 본 발명은 이 예에 한정되지 않고, 대기 시간은 웨이퍼 체재 시간 동안에 소정의 타이밍으로 발생할 수 있음에 주의해야 한다. 예를 들면, 레시피 처리가 웨이퍼 체재 시간 동안에 실행된 후에 대기 시간이 발생할 수 있다.
모든 프로세스 모듈 PMn에 대해서 균일한 모듈 사이클 기간 MT를 설정하기 위해서, 각 프로세스 모듈 PMn에서의 웨이퍼당 전체 처리 시간 PTn을 모듈 사이클 기간 MT로부터 차감함으로써 계산된 시간차는, 웨이퍼가 프로세스 모듈 PMn내에 있는 동안에 발생하는 대기 시간 WTn으로서 설정된다. 이러한 상황에서, 대기 시간 WTn은 레시피 처리 시간 PTn 전에 발생하도록 설정될 수 있어, 프로세스 모듈 PMn으로 반입된 웨이퍼가 대기 시간 WTn 동안에 대기되고 있으며, 그 다음에 레시피 처리는 웨이퍼 체재 시간 동안에 시작한다. 그러나, 대기 시간 WTn은 웨이퍼 체재 시간 동안에 소정의 타이밍으로 발생하도록 할당될 수 있다. 예를 들면, 대기 시간 WTn은 레시피 처리 시간 PTn 후에 발생할 수 있어, 레시피 처리를 받은 웨이퍼는 웨이퍼 체재 시간 동안에 대기 시간 WTn 동안에 대기되고 있으며, 또한 대기 시간 WTn이 경과했으면, 웨이퍼는 프로세스 모듈 PMn에서 반출된다.
본 발명에 따른 기판 처리 시스템은 도 1에 도시된 것 이외의 구조를 채택할 수 있고, 그 여러 유닛의 설계 및 구조에서의 다양한 변경을 허용한다. 예를 들면, 수평으로 연장된 트랜스퍼 모듈 TM은 도 10에 도시된 바와 같이 사용될 수 있어, 보다 많은 수의 프로세스 모듈이 트랜스퍼 모듈 TM에 연결될 수 있게 된다. 따라서, 해당 구조는 보다 많은 수의 프로세스 모듈이 클러스터 툴에서의 동작에 관여될 수 있게 한다.
도 10에 도시된 기판 처리 시스템에서, 6개의 프로세스 모듈이 트랜스퍼 모듈 TM에 연결된다. 트랜스퍼 모듈 TM의 긴 측을 따라 연장하는 2개의 레일(10)은 트랜스퍼 모듈 TM 내부에 설치되고, 트랜스퍼 로봇 RB1은 도 10에 도시된 기판 처리 시스템에서의 레일(10)에 대해서 미끄러질 수 있게 하는 슬라이더(12)를 포함한다. 도 10에서의 트랜스퍼 로봇 RB1은 서로 예각(예를 들면, 60°)을 형성하는 2개의 상이한 방향을 따라 팽창/수축할 수 있는 1쌍의 트랜스퍼 암 FA, FB를 포함한다. 이들 트랜스퍼 암 FA, FB가 픽 앤드 플레이스 동작을 위해서 트랜스퍼 암에 연결된 각 모듈에서 교대로 움직일 경우에, 그것들은 큰 각도로 회전할 필요가 없다.
본 발명은 기판 처리 시스템, 실시예에 관련하여 기술된 것과 같은 진공 기 판 처리 시스템뿐만 아니라, 대기측 압력에서 동작하는 전체, 또는 그 일부에 에 채택될 수 있다. 또한, 기판은 반도체 웨이퍼 대신에 평면 패널 디스플레이, 포토 마스크, CD 기판, 인쇄 회로 기판 등에서의 여러 형태의 기판 중 어느 하나일 수 있다.
Claims (18)
- 기판을 반송하는 트랜스퍼 메카니즘(a transfer mechanism)과, 상기 트랜스퍼 메카니즘에 의해 액세스 가능하고 상기 트랜스퍼 메카니즘 주위에 배치된 복수의 프로세스 모듈을 구비하여, 한번에 하나의 기판씩 상기 트랜스퍼 메카니즘에 의해 상기 프로세스 모듈로 순차적으로 반송되는 한 묶음의 기판(a batch of substrates)에 대한 일련의 처리를 실행하도록 하는 기판 처리 시스템으로서,모듈 사이클 기간들을 균일한 모듈 사이클 기간으로 설정하기 위한 처리 - 각 모듈 사이클 기간은 상기 프로세스 모듈 중 하나에 대응하고, 또한 하나의 기판이 처리를 위해 프로세스 모듈내에 머무르는 데 필요한 기판 체재 시간(a substrate stay time)과, 상기 프로세스 모듈의 기능이 상기 기판 체재 시간 전후에 기판을 대신하여 관여되는 부수적인 비지 시간(an attendant busy time)과의 합을 나타냄 - 와;기판이 처리되는 시퀀스에 맞는 순서로 상기 트랜스퍼 메카니즘에 의해 상기 프로세스 모듈에 액세스하는 것에 의해, 처리된 기판을 반출하고, 다음에 처리될 기판을 그 대체물로서 각 모듈로 반입하여, 각각의 프로세스 모듈에서의 사이클을 기설정된 모듈 사이클 길이로 조정하도록 하는 트랜스퍼 처리를 실행하는 제어 유닛을 포함하는 기판 처리 시스템.
- 제 1 항에 있어서,상기 기판 체재 시간은 상기 프로세스 모듈에서 기판을 처리하는 데 필요한 처리 시간의 길이를 포함하고,상기 부수적인 비지 시간은 상기 프로세스 모듈로 기판을 이송하는 상기 트랜스퍼 메카니즘에 의해 필요로 되는 시간의 길이와, 상기 프로세스 모듈로부터 기판을 반출하는 상기 트랜스퍼 메카니즘에 의해 필요로 되는 시간의 길이를 포함하는기판 처리 시스템.
- 제 2 항에 있어서,상기 프로세스 모듈로부터 방금 반출된 기판을 대신하여, 주어진 프로세스 모듈에서 후처리가 실행될 필요가 있으면, 상기 프로세스 모듈의 상기 부수적인 비지 시간은 후처리를 실행하는 데 필요한 시간의 길이도 포함하는기판 처리 시스템.
- 제 1 항에 있어서,상기 프로세스 모듈 중에서, 하나의 기판을 처리하는 데 필요한 시간의 길이 와 상기 부수적인 비지 시간의 길이의 합을 나타내는 요구 시간의 최대 총 길이를 갖는 프로세스 모듈은, 기준 프로세스 모듈(a reference process module)로서 사용되고, 상기 기준 프로세스 모듈에 대응하는 최장 요구 시간은 상기 모듈 사이클 기간으로서 설정되는기판 처리 시스템.
- 제 1 항에 있어서,상기 복수의 프로세스 모듈 중에서, 하나의 기판을 처리하는 데 필요한 시간의 길이와 상기 부수적인 비지 시간의 길이의 합을 나타내는 요구 시간의 총 길이가 상기 모듈 사이클 기간의 길이보다 작은 프로세스 모듈에서는, 상기 모듈 사이클 기간과 요구 시간의 총 길이 사이의 차이가, 기판이 상기 프로세스 모듈에서 대기 상태로 있는 대기 시간(wait time)으로서 설정되고, 상기 요구 시간의 총 길이에 상기 대기 시간을 더함으로써 계산되는 시간의 길이가, 상기 프로세스 모듈에서의 상기 모듈 사이클 기간으로서 설정되는기판 처리 시스템.
- 제 5 항에 있어서,상기 대기 시간은 상기 요구 시간의 총 길이의 구간내에서 처리 시간의 전 또는 후에 발생하는 기판 처리 시스템.
- 제 1 항에 있어서,한 묶음의 기판내의 제 1 기판이 상기 복수의 프로세스 모듈에서 순차적으로 처리되는 경우에, 상기 제 1 기판은, 실제로 존재하지 않지만 상기 제 1 기판 이전에 처리되었다고 가정되는 가상 기판에 대응하는 상기 모듈 사이클 기간이 경과한 후에, 상기 제 1 기판에 대해 제 1 처리가 행해지는 프로세스 모듈 이외의 각 프로세스 모듈로 반입되는기판 처리 시스템.
- 기판을 반송하는 트랜스퍼 메카니즘과, 제 1 프로세스 모듈 세트를 구성하는 적어도 하나의 프로세스 모듈과, 제 2 프로세스 모듈 세트를 구성하는 적어도 하나의 프로세스 모듈을 구비하며, 상기 제 1 및 제 2 프로세스 모듈 세트는 상기 트랜스퍼 메카니즘에 의해 액세스 가능하며, 한번에 하나의 기판씩 상기 제 1 프로세스 모듈 세트로 상기 트랜스퍼 메카니즘에 의해 순차적으로 이송되는 한 묶음의 기판에 대한 하나의 일련의 처리 또는 복수의 일련의 처리를 실행하고, 또한, 한번에 하나의 기판씩 상기 제 2 프로세스 모듈 세트로 상기 트랜스퍼 메카니즘에 의해 순차적으로 이송되는 다른 한 묶음의 기판에 대한 하나의 일련의 처리 또는 복수의 일련의 처리를 실행하는 기판 처리 시스템으로서,모듈 사이클 기간들을 균일한 모듈 사이클 기간으로 설정하기 위한 처리 - 각 모듈 사이클 기간은 상기 제 1 프로세스 모듈 세트 또는 상기 제 2 프로세스 모듈 세트를 구성하는 프로세스 모듈에 대응하고, 하나의 기판이 처리를 위해 상기 프로세스 모듈내에 머무르는 데 필요한 기판 체재 시간과, 상기 프로세스 모듈의 기능이 상기 기판 체재 시간의 전후에 기판을 대신하여 관여되는 부수적인 비지 시간과의 합을 나타냄 - 와;기판이 처리되는 시퀀스에 맞는 순서로, 상기 트랜스퍼 메카니즘에 의해 상기 프로세스 모듈에 액세스하는 것에 의해, 처리된 기판을 반출하고 다음에 처리될 기판을 그 대체물로서 상기 제 1 프로세스 모듈 세트 또는 상기 제 2 프로세스 모듈 세트내의 각 모듈로 반입하여, 각각의 프로세스 모듈의 사이클을 기설정된 상기 모듈 사이클 길이로 조정하도록 하는 트랜스퍼 처리를 실행하는 제어 유닛을 포함하는 기판 처리 시스템.
- 제 8 항에 있어서,상기 제 1 프로세스 모듈 세트와 상기 제 2 프로세스 모듈 세트내의 상기 프로세스 모듈 중에서, 하나의 기판을 처리하는 데 필요한 시간의 최대 총 길이와 상기 부수적인 비지 시간의 길이와의 합을 나타내는 요구 시간의 최대 총 길이를 갖는 프로세스 모듈은, 기준 프로세스 모듈로서 사용되고, 또한, 상기 기준 프로세스 모듈에 대응하는 최장 요구 시간은 상기 모듈 사이클 기간으로서 설정되는기판 처리 시스템.
- 제 8 항에 있어서,상기 제 1 프로세스 모듈 세트와 상기 제 2 프로세스 모듈 세트내의 상기 복수의 프로세스 모듈 중에서, 하나의 기판을 처리하는 데 필요한 시간의 길이와 상기 부수적인 비지 시간의 길이와의 합을 나타내는 요구 시간의 총 길이가 상기 모듈 사이클 기간의 길이보다 짧은 프로세스 모듈에서는, 상기 모듈 사이클 기간과 요구 시간의 총 길이 사이의 차가, 기판이 상기 프로세스 모듈에서 대기 상태로 있는 대기 시간으로서 할당되고, 상기 요구 시간의 총 길이에 상기 대기 시간을 더함으로써 계산되는 시간의 길이가, 상기 프로세스 모듈에서의 상기 모듈 사이클 기간으로서 설정되는기판 처리 시스템.
- 제 10 항에 있어서,상기 대기 시간은 상기 요구 시간의 총 길이의 구간내에서 처리 시간의 전 또는 후에 발생하는 기판 처리 시스템.
- 제 8 항에 있어서,상기 한 묶음의 기판내의 제 1 기판이 상기 제 1 프로세스 모듈 세트 또는 상기 제 2 프로세스 모듈 세트내의 복수의 프로세스 모듈에서 순차적으로 처리되는 경우에, 실제로 존재하지 않지만 상기 제 1 기판 이전에 처리되었다고 가정되는 가상 기판에 대응하는 상기 모듈 사이클 기간이 경과한 후에, 상기 제 1 기판에 대해 제 1 처리가 행해지는 프로세스 모듈 이외의 각 프로세스 모듈로 상기 제 1 기판이 반입되는기판 처리 시스템.
- 제 1 항에 있어서,상기 복수의 프로세스 모듈은 상기 기판이 처리되는 시퀀스에 맞는 순서로 상기 트랜스퍼 메카니즘 주위에 배치되는 기판 처리 시스템.
- 제 1 항에 있어서,상기 트랜스퍼 메카니즘은 각각의 상기 프로세스 모듈에 대해 반입 혹은 반출될 수 있는 2개의 트랜스퍼 암을 포함하여, 상기 프로세스 모듈에 대한 상기 트랜스퍼 메카니즘의 한번의 액세스 동안, 상기 트랜스퍼 암 중 하나에 의해 처리된 기판이 반출되고, 다음 처리를 받을 기판이 다른 트랜스퍼 암에 의해 반입되는기판 처리 시스템.
- 제 1 항에 있어서,상기 복수의 프로세스 모듈 각각은 진공 챔버를 포함하고,상기 트랜스퍼 메카니즘은 상기 프로세스 모듈이 게이트 밸브를 거쳐서 각각 개별적으로 연결되어 있는 진공 트랜스퍼 챔버 내부에 설치되고,상기 트랜스퍼 메카니즘은 진공 환경내에서 개개의 기판을 이송하는기판 처리 시스템.
- 제 15 항에 있어서,상기 복수의 프로세스 모듈 중 적어도 하나는 상기 기판상에 박막을 형성하는 막 형성 처리 장치인 기판 처리 시스템.
- 제 15 항에 있어서,로드락 모듈이 게이트 밸브를 거쳐서 상기 진공 트랜스퍼 챔버에 연결되는 기판 처리 시스템.
- 기판을 반송하는 트랜스퍼 메카니즘과, 상기 트랜스퍼 메카니즘 주위에 배치되고 상기 트랜스퍼 메카니즘에 의해 액세스 가능한 복수의 프로세스 모듈을 구비하여, 한번에 하나의 기판씩 상기 트랜스퍼 메카니즘에 의해 상기 복수의 프로세스 모듈로 순차적으로 이송되는 각각의 한 묶음의 기판에 대한 일련의 처리를 실행하는 기판 처리 시스템에 채택되는 기판 처리 프로그램으로서,상기 기판 처리 프로그램은 컴퓨터로 하여금,상기 프로세르 모듈에 대응하여 레시피 정보에 모두 설정된, 하나의 기판을 처리하는 데 필요한 시간의 길이와, 상기 프로세스 모듈에 대해 상기 기판을 반입/반출하는 데 필요한 시간의 길이와, 상기 기판이 반출된 직후에 실행되는 소정의 후처리가 존재하면, 후처리를 실행하는 데 필요한 시간의 길이를 모두 더함으로써, 저장 매체에 저장된 레시피 정보에 근거하고 또한 각 프로세스 모듈에서 실행되는 처리에 관련하여, 각 프로세스 모듈별로 하나의 기판을 처리하는 데 필요한 시간의 총 길이를 계산하는 단계와,상기 프로세스 모듈 중 하나에 대응하여 각각 계산된 요구 시간의 총 길이 중에서, 요구 시간의 최대 총 길이를 모듈 사이클 기간으로서 선택하는 단계와,처리 시간의 전 또는 후에 각 프로세스 모듈에서 경과될, 상기 기판이 대기 상태로 있는 대기 시간을 설정하여, 상기 프로세스 모듈의 사이클이 서로 동등한 길이로 설정되도록 하는 단계와,상기 기판이 처리되는 시퀀스에 맞는 순서로, 상기 트랜스퍼 메카니즘이 개 개의 프로세스 모듈에 액세스하는 것에 의해, 처리된 기판을 반출하고 다음 처리될 기판을 대체물로서 반입하여, 상기 프로세스 모듈 사이클이 기설정된 모듈 사이클 기간으로 설정되도록 하는 단계를 실행하게 하는 기판 처리 프로그램.
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|---|---|
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|---|---|---|---|
| KR1020060002017A KR100786403B1 (ko) | 2005-01-07 | 2006-01-06 | 기판 처리 장치 및 기판 처리 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체 |
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|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170056683A (ko) * | 2014-09-19 | 2017-05-23 | 도쿄엘렉트론가부시키가이샤 | 기판 반송 방법 및 처리 시스템 |
| KR20200036778A (ko) * | 2018-09-28 | 2020-04-07 | 도쿄엘렉트론가부시키가이샤 | 반송 방법 |
| KR20220040390A (ko) * | 2020-09-23 | 2022-03-30 | 도쿄엘렉트론가부시키가이샤 | 반도체 제조 장치, 기판 반송 방법 및 프로그램 |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8027857B2 (en) | 2006-03-14 | 2011-09-27 | Sap Ag | Rough-cut manufacturing operations for use in planning |
| US20070219929A1 (en) * | 2006-03-14 | 2007-09-20 | Jochen Steinbach | Planning granularity in manufacturing computing systems |
| US20080051930A1 (en) * | 2006-07-10 | 2008-02-28 | Oh Hilario L | Scheduling method for processing equipment |
| US7522968B2 (en) * | 2006-07-10 | 2009-04-21 | Applied Materials, Inc. | Scheduling method for processing equipment |
| WO2008008727A2 (en) * | 2006-07-10 | 2008-01-17 | Applied Materials, Inc. | Scheduling method for processing equipment |
| US7738987B2 (en) * | 2006-11-28 | 2010-06-15 | Tokyo Electron Limited | Device and method for controlling substrate processing apparatus |
| US7894922B2 (en) * | 2006-12-21 | 2011-02-22 | Sap Ag | Structural transformation of execution-level manufacturing process routings into planning-level routings |
| US7551975B2 (en) * | 2006-12-21 | 2009-06-23 | Sap Ag | Consistency checking and repair of manufacturing operation groupings to be aggregated for use in planning |
| US7617015B2 (en) * | 2006-12-21 | 2009-11-10 | Sap Ag | Generating planning-level time and capacity requirement formulas for manufacturing processes |
| JP2008173744A (ja) * | 2007-01-22 | 2008-07-31 | Tokyo Electron Ltd | 搬送システムの搬送位置合わせ方法 |
| US8731706B2 (en) | 2008-09-12 | 2014-05-20 | Hitachi High-Technologies Corporation | Vacuum processing apparatus |
| JP5139253B2 (ja) | 2008-12-18 | 2013-02-06 | 東京エレクトロン株式会社 | 真空処理装置及び真空搬送装置 |
| JP5359285B2 (ja) * | 2009-01-07 | 2013-12-04 | 東京エレクトロン株式会社 | 処理装置及び処理装置の運転方法 |
| CN101642909A (zh) * | 2009-06-26 | 2010-02-10 | 东莞宏威数码机械有限公司 | 多级机械传输模块用腔体 |
| JP5474602B2 (ja) * | 2010-02-18 | 2014-04-16 | 株式会社カネカ | 太陽電池の製造装置及び太陽電池の製造方法 |
| CN102947481A (zh) * | 2010-06-21 | 2013-02-27 | 株式会社爱发科 | 基板反转装置、真空成膜装置以及基板反转方法 |
| SG193291A1 (en) | 2011-03-04 | 2013-10-30 | Newgen Therapeutics Inc | Alkyne substituted quinazoline compound and methods of use |
| CN102918029B (zh) | 2011-05-17 | 2015-06-17 | 江苏康缘药业股份有限公司 | 4-苯胺-6-丁烯酰胺-7-烷醚喹唑啉衍生物及其制备方法和用途 |
| JP5813389B2 (ja) * | 2011-06-24 | 2015-11-17 | 東京エレクトロン株式会社 | 基板処理時間設定方法及び記憶媒体 |
| JP2013045817A (ja) * | 2011-08-23 | 2013-03-04 | Hitachi High-Technologies Corp | 真空処理装置および真空処理方法 |
| JP6002532B2 (ja) * | 2012-10-10 | 2016-10-05 | 株式会社日立ハイテクノロジーズ | 真空処理装置及び真空処理方法 |
| JP6049394B2 (ja) | 2012-10-22 | 2016-12-21 | 東京エレクトロン株式会社 | 基板処理システム及び基板の搬送制御方法 |
| JP6094148B2 (ja) * | 2012-10-29 | 2017-03-15 | 東京エレクトロン株式会社 | 基板処理装置 |
| JP2014120520A (ja) * | 2012-12-13 | 2014-06-30 | Tokyo Electron Ltd | 基板処理装置、基板処理方法及び記憶媒体 |
| CN103439893B (zh) * | 2013-08-16 | 2016-04-27 | 上海华力微电子有限公司 | 设备装载端口的预约使用控制方法 |
| KR101393619B1 (ko) * | 2014-02-11 | 2014-05-09 | 최광수 | 배출구가 이중으로 구성된 컨테이너 백용 내피 및 그를 포함한 컨테이너 백 |
| JP6297001B2 (ja) * | 2014-03-19 | 2018-03-20 | キヤノン株式会社 | リソグラフィ装置、リソグラフィ方法、リソグラフィシステム、プログラム、および物品の製造方法 |
| US9632499B2 (en) * | 2014-11-03 | 2017-04-25 | GlobalFoundries, Inc. | Work-in-progress substrate processing methods and systems for use in the fabrication of integrated circuits |
| JP6256388B2 (ja) | 2015-03-10 | 2018-01-10 | トヨタ自動車株式会社 | ワークの処理システムと処理方法 |
| DE102015211941A1 (de) * | 2015-06-26 | 2016-12-29 | Zf Friedrichshafen Ag | Verfahren und Vorrichtung zur Reduzierung eines Energiebedarfs einer Werkzeugmaschine und Werkzeugmaschinensystem |
| EP4236264A3 (en) * | 2015-12-11 | 2023-11-08 | Umbra Technologies Ltd. | System and method for information slingshot over a network tapestry and granularity of a tick |
| JP6697984B2 (ja) * | 2016-08-31 | 2020-05-27 | 東京エレクトロン株式会社 | 基板処理方法及び基板処理システム |
| JP6533199B2 (ja) * | 2016-09-14 | 2019-06-19 | Dmg森精機株式会社 | ワーク処理システム |
| JP2019062138A (ja) * | 2017-09-28 | 2019-04-18 | 東京エレクトロン株式会社 | 検査システムおよび検査方法 |
| JP7149748B2 (ja) * | 2018-07-04 | 2022-10-07 | 東京エレクトロン株式会社 | 基板処理システム、基板搬送方法、および制御プログラム |
| CN112106186A (zh) * | 2018-07-05 | 2020-12-18 | 应用材料公司 | 硅化物膜成核 |
| CN112005360A (zh) * | 2018-07-06 | 2020-11-27 | 川崎重工业株式会社 | 基板搬送机器人及其控制方法 |
| US11899417B2 (en) | 2019-05-02 | 2024-02-13 | Fisher-Rosemount Systems, Inc. | Methods and apparatus to implement predictive analytics for continuous control system processes |
| JP7221417B2 (ja) * | 2019-12-06 | 2023-02-13 | 東京エレクトロン株式会社 | 基板処理装置および基板処理方法 |
| CN113380680A (zh) * | 2020-03-10 | 2021-09-10 | 上海临港凯世通半导体有限公司 | 硅片输运装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436848A (en) | 1990-09-03 | 1995-07-25 | Dainippon Screen Mfg. Co., Ltd. | Method of and device for transporting semiconductor substrate in semiconductor processing system |
| JP2638668B2 (ja) | 1990-09-03 | 1997-08-06 | 大日本スクリーン製造株式会社 | 基板搬送方法および基板搬送装置 |
| JPH053174A (ja) | 1991-06-26 | 1993-01-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2994553B2 (ja) * | 1994-04-08 | 1999-12-27 | 大日本スクリーン製造株式会社 | 基板処理装置 |
| KR0132111Y1 (ko) * | 1994-12-09 | 1999-02-01 | 김주용 | 노광 공정을 위한 웨이퍼 로더부의 아암 충돌 방지장치 |
| JP3734295B2 (ja) * | 1995-09-04 | 2006-01-11 | 大日本スクリーン製造株式会社 | 基板搬送装置 |
| JP3600692B2 (ja) * | 1996-07-05 | 2004-12-15 | 大日本スクリーン製造株式会社 | 基板処理装置 |
| US6714832B1 (en) * | 1996-09-11 | 2004-03-30 | Hitachi, Ltd. | Operating method of vacuum processing system and vacuum processing system |
| JP3988805B2 (ja) * | 1997-10-02 | 2007-10-10 | 大日本スクリーン製造株式会社 | 基板搬送方法及びその装置 |
| JP4674705B2 (ja) | 1998-10-27 | 2011-04-20 | 東京エレクトロン株式会社 | 搬送システムの搬送位置合わせ方法及び搬送システム |
| JP2000150619A (ja) | 1999-01-01 | 2000-05-30 | Kokusai Electric Co Ltd | 基板処理装置 |
| JP2002184671A (ja) * | 2000-12-14 | 2002-06-28 | Tokyo Electron Ltd | 基板処理システム及び基板処理方法 |
-
2005
- 2005-01-07 JP JP2005002828A patent/JP4353903B2/ja active Active
- 2005-12-15 US US11/300,309 patent/US7630785B2/en active Active
-
2006
- 2006-01-06 KR KR1020060002017A patent/KR100786403B1/ko active IP Right Grant
- 2006-01-06 CN CNB2006100003857A patent/CN100514548C/zh active Active
- 2006-01-06 CN CN2009101421115A patent/CN101577220B/zh active Active
- 2006-01-06 TW TW095100656A patent/TWI350240B/zh not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170056683A (ko) * | 2014-09-19 | 2017-05-23 | 도쿄엘렉트론가부시키가이샤 | 기판 반송 방법 및 처리 시스템 |
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