KR20060050151A - 반도체 장치의 제조 방법 - Google Patents

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KR20060050151A
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마사따까 호시노
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산요덴키가부시키가이샤
후지쯔 가부시끼가이샤
닛본 덴끼 가부시끼가이샤
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Abstract

관통 전극을 갖는 반도체 장치의 제조 방법에서, 반도체 장치의 신뢰성 및 수율의 향상을 도모한다. 패드 전극(11)에 대응한 위치에서 반도체 기판(10)을 관통하는 비아홀(16)을 형성한다. 이어서, 비아홀(16)을 포함하는 반도체 기판(10)의 이면 상에 절연막(17)을 형성한다. 이어서, 반도체 기판(10)의 이면 상에, 비아홀(16)의 개구부의 가장자리에서 오버행부(18a)를 갖는 보강용 절연막(18)을 형성한다. 그리고, 보강용 절연막(18)을 마스크로 하여, 비아홀(16)의 측벽의 절연막(17)을 잔존시키면서, 해당 바닥부의 절연막(17)을 에칭하여 제거한다. 이어서, 비아홀(16)을 포함하는 반도체 기판(10)의 이면에, 관통 전극(21), 배선층(22), 및 도전 단자(24)를 형성한다. 마지막으로, 다이싱에 의해 반도체 기판(10)을 반도체 칩(10A)으로 절단 분리한다.
배선층, 관통 전극, 반도체 장치, 오버행, 보강용 절연막

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 9는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 12는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 13은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 14는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 15는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 16은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 17은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 18은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 19는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 20은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 21은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 22는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 23은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 24는 종래예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 25는 종래예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
70 : 반도체 기판
71 : 패드 전극
72 : 층간 절연막
73 : 지지체
74 : 수지층
76 : 비아홀
77 : 절연막
<특허 문헌1> 일본 특개2003-309221호 공보
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 특히 관통 전극을 갖는 반도체 장치의 제조 방법에 관한 것이다.
최근, 삼차원 실장 기술로서, 또한 새로운 패키지 기술로서, CSP(Chip Size Package)가 주목받고 있다. CSP란, 반도체 칩의 외형 치수와 대략 동일 사이즈의 외형 치수를 갖는 소형 패키지를 의미한다.
종래부터, CSP의 일종으로서, 관통 전극을 갖는 BGA형의 반도체 장치가 알려져 있다. 이 BGA형의 반도체 장치는, 반도체 기판을 관통하여 패드 전극과 접속된 관통 전극을 갖는다. 또한, 해당 반도체 장치는, 해당 이면 상에 땜납 등의 금속 부재로 이루어지는 볼 형상의 도전 단자가 격자 형상으로 복수 배열된 것이다.
그리고, 이 반도체 장치를 전자 기기에 내장할 때에는, 각 도전 단자를 회로 기판(예를 들면 프린트 기판) 상의 배선 패턴에 접속하고 있다.
이러한 BGA형의 반도체 장치는, 측부에 돌출된 리드 핀을 갖는 SOP(Small Outline Package)나 QFP(Quad Flat Package) 등의 다른 CSP형의 반도체 장치에 비하여, 다수의 도전 단자를 설치할 수 있으며, 더구나 소형화할 수 있다고 하는 장점을 갖는다.
이어서, 종래예에 따른 관통 전극을 갖는 BGA형의 반도체 장치의 제조 방법을 도면을 참조하여 설명한다. 도 24 및 도 25는, 종래예에 따른 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 24에 도시한 바와 같이 우선, 표면에 제1 절연막인 층간 절연막(72)을 개재하여 패드 전극(71)이 형성된 반도체 기판(70)을 준비한다. 이어서, 필요에 따라 지지체(73)를, 반도체 기판(70)의 표면에 수지층(74)을 개재하여 접착한다. 이어서, 반도체 기판(70)의 이면에 도시되지 않은 마스크 패턴을 형성하여 해당 반도체 기판(70)을 에칭하여, 해당 이면 중 패드 전극(71)에 대응하는 위치로부터 해당 표면에 이르러 반도체 기판(70)을 관통하는 비아홀(76)을 형성한다. 또한, 비아홀(76)의 바닥부에서 노출되는 층간 절연막(72)을 에칭하여 제거한다. 이어서, 비아홀(76) 내를 포함하는 반도체 기판(70)의 이면 상에 제2 절연막인 절연막(77)을 형성한다.
이어서, 도 25에 도시한 바와 같이 비아홀(76)의 바닥부의 절연막(77)을, 반응성 이온 에칭에 의해 에칭하여 패드 전극(71)을 노출시킨다. 이어서, 비아홀(76) 내에, 패드 전극과 전기적으로 접속된 도시되지 않은 관통 전극을 형성한다. 또한, 상기 관통 전극과 전기적으로 접속한 도시되지 않은 배선층을 반도체 기판(70)의 이면 상에 형성하고, 또한 상기 배선층 상을 포함하는 반도체 기판(70)의 이면 상에 도시되지 않은 보호층을 형성한다. 그리고, 상기 보호층의 일부를 개구하여 상기 배선층의 일부를 노출시키고, 그 배선층 상에 도시되지 않은 도전 단자를 형성한다. 그 후, 반도체 기판(70)을 다이싱에 의해 복수의 반도체 칩으로 절 단 분리한다.
전술한 종래예에 따른 반도체 장치의 제조 방법 중, 절연막(77)을 형성하는 공정에서는, 절연막(77)을 CVD법으로 형성하면, 비아홀(76)의 바닥부에서, 성막 재료로 이루어지는 가스의 공급이 불충분하게 된다. 이에 의해, 비아홀(76)의 바닥부의 절연막(77)이, 반도체 기판(70)의 이면 상의 절연막(77)보다도 얇은 막 두께를 갖고 형성된다.
따라서, 반응성 이온 에칭에 의해 비아홀(76)의 바닥부의 절연막(77)을 에칭하여 패드 전극(71)을 노출시키는 공정에서는, 상기 막 두께의 차를 이용하여, 비아홀(76)의 바닥부의 절연막(77)을, 에칭용의 마스크를 이용하지 않고 에칭하여 제거한다. 그 때, 비아홀(76)의 바닥부의 절연막(77)은, 반도체 기판(70)의 이면 상의 절연막(77)보다도 먼저 에칭되어, 패드 전극(71)이 노출된다. 여기서, 상기 에칭을 행할 때, 비아홀(76)의 측벽의 절연막(77)을 잔존시키면서, 또한 패드 전극(71)을 노출시키도록, 에칭을 제어할 필요가 있다.
또한, 관련된 기술 문헌으로서는, 예를 들면 상기의 특허 문헌을 들 수 있다.
그러나, 도 25에 도시한 바와 같이 상기 반응성 이온 에칭에 의한 비아홀(76)의 바닥부의 절연막(77)의 에칭 공정에서는, 반도체 기판(70) 중 비아홀(76)의 개구부에서의 각부(70a, 70b)의 절연막(77)에 대하여 전계 집중이 발생하여, 반응성 이온의 농도가 다른 부위에 비하여 높아지고 있었다. 이에 의해, 해당 각부 (70a, 70b)의 절연막(77)의 에칭이 가속되어, 그 막 두께가 매우 얇게 되거나, 혹은 절연막(77)이 완전하게 제거될 우려가 있었다.
또한, 각부(70a, 70b) 이외의 비아홀(76)의 측벽에 형성된 절연막(77)도 상기 에칭에 의해 제거되어 감소하는 경향이 있었다. 따라서, 상기 에칭 후, 비아홀(76) 내에 도시되지 않은 관통 전극을 형성하면, 해당 관통 전극과 반도체 기판(70)과의 절연 불량이 발생하는 경우가 있었다.
결과적으로, 완성한 반도체 장치의 신뢰성이 저하함과 함께, 그 수율이 저하하고 있었다.
따라서 본 발명은, 관통 전극을 갖는 반도체 장치의 제조 방법에서, 반도체 장치의 신뢰성 및 수율의 향상을 도모한다.
본 발명의 반도체 장치의 제조 방법은, 상기 과제를 감안하여 이루어진 것으로, 이하의 특징을 갖는 것이다. 즉, 본 발명의 반도체 장치의 제조 방법은, 표면에 제1 절연막을 개재하여 패드 전극이 형성된 반도체 기판을 준비하고, 반도체 기판의 이면의 패드 전극에 대응하는 위치로부터 상기 반도체 기판의 표면을 관통하는 비아홀을 형성하는 공정과, 비아홀의 바닥부에서 노출되는 제1 절연막을 에칭하여 제거하는 공정과, 비아홀 내를 포함하는 반도체 기판의 이면 상에 제2 절연막을 형성하는 공정과, 비아홀의 개구부의 가장자리로부터 상기 비아홀의 내측으로 향하여 돌출되는 오버행부를 갖는 제3 절연막을, 제2 절연막 상에 형성하는 공정과, 제3 절연막을 마스크로 하여, 비아홀의 바닥부의 제2 절연막을 에칭하여 패드 전극을 노출시키는 공정과, 비아홀 내에, 패드 전극과 전기적으로 접속된 관통 전극을 형성하는 공정과, 반도체 기판을 복수의 반도체 칩으로 절단하여 분리하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이다. 여기서, 제3 절연막은, CVD법에 의해, 컨포멀하지 않은 조건에서 성막되는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 표면에 제1 절연막을 개재하여 패드 전극이 형성된 반도체 기판을 준비하고, 반도체 기판의 이면 상에, 패드 전극에 대응하는 위치에 개구부를 갖는 하드 마스크를 형성하는 공정과, 하드 마스크를 마스크로 하여 반도체 기판을 상기 이면으로부터 에칭하여, 개구부보다도 개구경이 크고, 또한 상기 이면으로부터 상기 반도체 기판의 표면을 관통하는 비아홀을 형성하는 공정과, 비아홀의 바닥부에서 노출되는 제1 절연막을 에칭하여 제거하는 공정과, 비아홀 내 및 하드 마스크 상에, 비아홀의 개구부의 가장자리로부터 상기 비아홀의 내측으로 향하여 돌출되는 오버행부를 갖는 제2 절연막을 형성하는 공정과, 하드 마스크 상의 제2 절연막을 마스크로 하여, 비아홀의 바닥부의 제2 절연막을 에칭하여 패드 전극을 노출시키는 공정과, 비아홀 내에, 패드 전극과 전기적으로 접속된 관통 전극을 형성하는 공정과, 반도체 기판을 복수의 반도체 칩으로 절단하여 분리하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 표면에 제1 절연막을 개재하여 패드 전극이 형성된 반도체 기판을 준비하고, 반도체 기판의 이면의 상기 패드 전극에 대응하는 위치로부터 상기 반도체 기판의 표면을 관통하는 비아홀을 형성하는 공정과, 비아홀의 바닥부에서 노출되는 제1 절연막을 에칭하여 제거하는 공정과, 비아홀 내를 포함하는 반도체 기판의 이면 상에 제2 절연막을 형성하는 공정과, 비아홀 내를 제외한 제2 절연막 상에 금속층을 형성하는 공정과, 금속층을 마스크로 하여, 비아홀의 바닥부의 제2 절연막을 에칭하여 패드 전극을 노출시키는 공정과, 금속층을 제거하는 공정과, 비아홀 내에, 패드 전극과 전기적으로 접속된 관통 전극을 형성하는 공정과, 반도체 기판을 복수의 반도체 칩으로 절단하여 분리하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 공정 외에 추가로, 반도체 기판의 이면 상에, 관통 전극과 접속된 배선층을 형성하는 공정과, 배선층 상에 도전 단자를 형성하는 공정을 갖는 것을 특징으로 한다.
이어서, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대하여 도면을 참조하여 설명한다. 도 1 내지 도 9는, 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도이다. 또한, 도 1 내지 도 9는, 반도체 기판 중, 도시되지 않은 다이싱 라인의 근방을 도시하고 있다.
우선, 도 1에 도시한 바와 같이 도시되지 않은 전자 디바이스가 형성된 반도체 기판(10)을 준비한다. 도시되지 않은 전자 디바이스는, 예를 들면 CCD(Charge Coupled Device)나 적외선 센서 등의 수광 소자, 혹은 발광 소자인 것으로 한다. 혹은, 도시되지 않은 전자 디바이스는, 상기 수광 소자나 발광 소자 이외의 전자 디바이스이어도 된다.
또한, 반도체 기판(10)의 표면에는, 도시되지 않은 전자 디바이스와 접속된 외부 접속용 전극인 패드 전극(11)이 형성되어 있다. 패드 전극(11)은, 제1 절연 막인 층간 절연막(12)을 개재하여 반도체 기판(10)의 표면에 형성되어 있다.
여기서, 반도체 기판(10)은 예를 들면 실리콘(Si)으로 이루어지고, 바람직하게는 약 130㎛의 막 두께를 갖고 있다. 또한, 패드 전극(11)은, 예를 들면 알루미늄(Al)으로 이루어지고, 바람직하게는 약 1㎛의 막 두께를 갖고 형성된다. 또한, 층간 절연막(12)은, 예를 들면 BPSG로 이루어지고, 바람직하게는 약 0.8㎛의 막 두께를 갖고 형성된다.
또한, 반도체 기판(10)의 표면에는, 필요에 따라 지지체(13)가 형성되어도 된다. 이 지지체(13)는, 수지층(14)을 개재하여 반도체 기판(10)의 표면에 형성되어 있다. 여기서, 도시되지 않은 전자 디바이스가 수광 소자나 발광 소자인 경우, 지지체(13)는, 예를 들면 글래스와 같은 투명하거나 혹은 반투명한 성상을 갖는 재료에 의해 형성되어 있다. 도시되지 않은 전자 디바이스가 수광 소자나 발광 소자가 아닌 경우, 지지체(13)는, 투명하거나 혹은 반투명한 성상을 갖지 않는 재료에 의해 형성되는 것이어도 된다. 또한, 지지체(13)는 테이프 형상의 것이어도 된다. 이 지지체(13)는, 후의 공정에서 제거되는 것이어도 된다. 혹은, 지지체(13)는, 제거되지 않고 남겨져도 된다.
이어서, 도 2에 도시한 바와 같이 반도체 기판(10)의 이면 상에, 선택적으로 제1 레지스트층(15a)을 형성한다. 즉, 제1 레지스트층(15a)은, 반도체 기판(10)의 이면 상 중, 패드 전극(11)에 대응하는 위치에 개구부를 갖고 있다. 이어서, 이 제1 레지스트층(15a)을 마스크로 하여, 바람직하게는 드라이 에칭법에 의해, 반도체 기판(10)을 에칭한다. 이 에칭에 의해, 패드 전극(11)에 대응하는 위치의 반도 체 기판(10)을 해당 이면으로부터 해당 표면에 이르러 관통하는 비아홀(16)이 형성된다. 비아홀(16)의 바닥부에서는, 층간 절연막(12)이 노출되고, 그 하방에 패드 전극(11)이 접하고 있다. 또한, 제1 레지스트층(15a)을 마스크로 하여, 드라이 에칭 혹은 웨트 에칭에 의해, 비아홀(16)의 바닥부에서 노출되는 층간 절연막(12)을 에칭하여 박막화하거나, 혹은 완전하게 제거한다. 혹은, 층간 절연막(12)의 에칭 공정은, 이 단계에서는 행해지지 않고, 후술하는 다른 에칭 공정과 동시에 행해져도 된다.
이어서, 제1 레지스트층(15a)을 제거한 후, 도 3에 도시한 바와 같이 비아홀(16) 내를 포함하는 반도체 기판(10)의 이면 상에, 제2 절연막인 절연막(17)을 형성한다. 여기서, 절연막(17)은, 예를 들면 실리콘 산화막(SiO2막) 혹은 실리콘 질화막(SiN막)으로 이루어지고, 예를 들면 플라즈마 CVD법에 의해 형성된다. 이 플라즈마 CVD법은, 컨포멀한 성막 조건, 즉 임의의 면 상에서 절연막(17)이 대략 균일한 막 두께를 갖고 형성되는 조건(복수 존재함)을 갖고 있는 것이 바람직하다. 이 때의 상기 막 두께는, 약 1㎛∼2㎛인 것이 바람직하다. 이 컨포멀한 성막 조건으로서는, 예를 들면 그 하나로서, 저압의 반응실 내에서, 플라즈마화된 성막 재료의 가스의 공급이 비아홀(16) 내에서 과잉으로 되지 않는 상태에서, 장시간에 걸쳐 성막이 행하여진다고 하는 조건을 들 수 있다.
단, 비아홀(16)의 바닥부의 면 상에 형성되는 절연막(17)의 막 두께는, 반도체 기판(10)의 이면 상에 형성되는 절연막(17)의 막 두께에 비하여, 얇게 형성된 다. 이 막 두께의 차이는, 성막 재료가, 반도체 기판(10)의 이면 상에 비하여, 비아홀(16)의 바닥부에 도달하기 어려운 것에 기인하여 발생하는 것이다.
이어서, 도 4에 도시한 바와 같이 절연막(17) 상에, 제3 절연막인 보강용 절연막(18)을 형성한다. 이 때의 보강용 절연막(18)의 막 두께는, 약 1㎛∼2㎛인 것이 바람직하다. 보강용 절연막(18)은, 반도체 기판(10)의 이면에서의 비아홀(16)의 개구부의 가장자리로부터, 해당 비아홀의 내측으로 향하여 돌출되는 오버행부(18a)를 갖도록 하여 형성된다.
이 보강용 절연막(18)은, 예를 들면 실리콘 산화막(SiO2막) 혹은 실리콘 질화막(SiN막)으로 이루어지는데, 예를 들면 플라즈마 CVD법에 의해 형성된다. 이 플라즈마 CVD법은, 컨포멀하지 않은 성막 조건, 즉 임의의 면 상에서 보강용 절연막(18)이 대략 균일한 막 두께를 갖고 형성되지 않는 조건(복수 존재함)을 갖는다. 이 컨포멀하지 않은 성막 조건으로서는, 예를 들면 그 하나로서, 플라즈마화된 성막 재료의 가스의 공급이 비아홀(16) 내에서 과잉으로 되고, 또한 인가 전압이 낮다고 하는 조건을 들 수 있다. 해당 플라즈마 CVD법은, 절연막(17)을 형성할 때의 컨포멀한 성막 조건에 의한 플라즈마 CVD법에 비하여, 단시간에 성막할 수 있다.
또한, 상기 컨포멀하지 않은 성막 조건에 의한 플라즈마 CVD법은, 컨포멀한 성막 조건에 의한 플라즈마 CVD법에 비하여 그 제조 코스트가 낮다. 이에 의해, 오버행부(18a)를 갖는 보강용 절연막(18)을 형성할 때의 제조 코스트를 최대한 낮게 억제하는 것이 가능하게 된다.
이어서, 도 5와 같이, 보강용 절연막(18)을 마스크로 하여, 비아홀(16)의 바닥부의 절연막(17)(층간 절연막(12)이 잔존하고 있는 경우에는 이것도 포함함)을 에칭하여 제거한다. 이 에칭은, 예를 들면 반응성 이온 에칭인 것이 바람직하지만, 그 밖의 에칭이어도 된다.
여기서, 보강용 절연막(18)의 오버행부(18a)에 의해, 비아홀(16)의 개구부의 근방에서의 보강용 절연막(18)의 개구경은, 해당 비아홀(16)의 개구경보다도 작아져 있다. 이 오버행부(18a)가, 에칭 가스의 흐름을, 비아홀(16)의 측벽에 최대한 미치지 않도록 제한하기 때문에, 비아홀(16)의 바닥부에서, 에칭되는 절연막(17)(혹은 절연막(17) 및 층간 절연막(12))의 영역이, 해당 비아홀(16)의 측벽에까지 미치지 않는다. 또한, 해당 비아홀(16)의 측벽의 절연막(17)이 상기 에칭에 의해 감소하는 것을 최대한 억지할 수 있다.
상기 에칭에 의해, 비아홀(16)의 측벽에 형성된 절연막(17)을 잔존시키면서, 해당 바닥부의 절연막(17)을 제거하여 패드 전극(11)을 노출시킬 수 있다.
이어서, 도 6에 도시한 바와 같이 비아홀(16)을 포함하는 반도체 기판(10)의 이면의 절연막(17) 및 보강용 절연막(18) 상에, 배리어 시드층(20)을 형성한다. 배리어 시드층(20)은, 도시되지 않은 배리어 메탈층과 시드층으로 이루어지는 적층 구조를 갖고 있다. 여기서, 상기 배리어 메탈층은, 예를 들면 티탄 텅스텐(TiW)층, 티탄 나이트라이드(TiN)층, 혹은 탄탈 나이트라이드(TaN)층 등의 금속으로 이루어진다. 상기 시드층은, 후술하는 배선층(22)을 도금 형성하기 위한 전극으로 되는 것으로, 예를 들면 구리(Cu) 등의 금속으로 이루어진다.
배리어 시드층(20)은, 예를 들면 스퍼터법, CVD법, 무전해 도금법, 혹은 그 밖의 성막 방법에 의해 형성된다.
또한, 비아홀(16)의 측벽의 절연막(17) 혹은 보강용 절연막(18)이 실리콘 질화막(SiN막)에 의해 형성되어 있는 경우에는, 해당 실리콘 질화막(SiN막)이 구리 확산에 대한 배리어로 되기 때문에, 배리어 시드층(20)은, 구리(Cu)로 이루어지는 시드층만으로 이루어지는 단층 구조를 갖고 있어도 된다.
이어서, 비아홀(16) 내를 포함하는 배리어 시드층(20) 상에, 예를 들면 무전해 도금법에 의해, 예를 들면 구리(Cu)로 이루어지는 관통 전극(21), 및 이 관통 전극(21)과 연속한 배선층(22)을 형성한다. 도금 막 두께는, 관통 전극(21)이 비아홀(16) 내에 완전하거나 혹은 불완전하게 매립되는 두께로 조정된다. 여기서, 관통 전극(21) 및 배선층(22)은, 배리어 시드층(20)을 통하여, 비아홀(16)의 바닥부에서 노출되는 패드 전극(11)과 전기적으로 접속된다. 또한, 비아홀(16) 내의 측벽은, 절연막(17) 및 보강용 절연막(18)으로 피복되어 있기 때문에, 종래에서 볼 수 있었던 비아홀 내의 관통 전극과 반도체 기판과의 절연 불량이 최대한 억지된다.
이어서, 도 7에 도시한 바와 같이 반도체 기판(10)의 이면의 배선층(22) 상에, 배선층(22)을 소정의 패턴으로 패터닝하기 위한 제2 레지스트층(15b)을 선택적으로 형성한다. 제2 레지스트층(15b)은, 소정의 패턴에 대응하여 잔존시키는 배선층(22)의 영역 상에 형성된다. 잔존시키는 배선층(22)의 영역은, 적어도 비아홀(16)의 형성 위치를 포함한다.
이어서, 제2 레지스트층(15b)을 마스크로 하여, 불필요한 배선층(22) 및 배리어 시드층(20)을 에칭하여 제거한다. 혹은, 적어도 불필요한 배선층(22)을 에칭하여 제거한다. 이 에칭에 의해, 배선층(22)이 소정의 배선 패턴으로 패터닝된다.
이어서, 도 8에 도시한 바와 같이 제2 레지스트층(15b)을 제거한 후, 반도체 기판(10)의 이면 상에, 이것을 피복하도록 하여, 예를 들면 레지스트 재료 등으로 이루어지는 보호층(23)을 형성한다. 보호층(23) 중 배선층(22)에 대응하는 위치에는 개구부가 형성된다. 그리고, 해당 개구부에서 노출되는 배선층(22) 상에, 예를 들면 땜납 등의 금속으로 이루어지는 볼 형상의 도전 단자(24)가 형성된다.
이어서, 도 9에 도시한 바와 같이 반도체 기판(10)의 도시되지 않은 다이싱 라인을 따라 다이싱을 행하여, 해당 반도체 기판(10) 및 그것에 적층된 각 층을 절단 분리한다. 이에 의해, 복수의 반도체 칩(10A) 및 그것에 적층된 각 층으로 이루어지는 반도체 장치가 완성된다.
전술한 바와 같이, 본 실시예의 제조 방법에서는, 비아홀(16)의 바닥부의 절연막(17)(층간 절연막(12)이 잔존하고 있는 경우에는 이것도 포함함)을 에칭할 때, 보강용 절연막(18)의 오버행부(18a)가, 에칭 가스의 흐름을, 비아홀(16)의 측벽에 최대한 미치지 않도록 제한한다. 이에 의해, 비아홀(16)의 바닥부에서, 에칭되는 절연막(17)의 영역이, 해당 비아홀의 측벽에까지 미치는 것을 최대한 억지할 수 있다. 또한, 해당 비아홀(16)의 측벽의 절연막(17)이 상기 에칭에 의해 감소하는 것을 최대한 억지할 수 있다. 즉, 비아홀(16) 내의 관통 전극(21)과 반도체 기판(10)과의 절연을 유지하면서, 또한 패드 전극(11)을 노출시키는 것이 가능하게 된 다.
따라서, 종래에서 볼 수 있던 비아홀 내의 관통 전극과 반도체 칩과의 절연 불량을 최대한 억지하는 것이 가능하게 된다. 결과적으로, 관통 전극을 갖는 반도체 장치의 제조 방법에서, 반도체 장치의 신뢰성 및 수율의 향상을 도모하는 것이 가능하게 된다.
이어서, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대하여 도면을 참조하여 설명한다. 도 10 내지 도 17은, 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도이다. 또한, 도 10 내지 도 17은, 제1 실시예에 따른 도 1 내지 도 9에 도시한 것과 동일한 구성 요소에 대해서는, 동일한 부호를 붙이고 설명한다.
우선, 도 10에 도시한 바와 같이 도시되지 않은 전자 디바이스가 형성된 반도체 기판(10)을 준비한다. 또한, 반도체 기판(10)의 표면에는, 도시되지 않은 전자 디바이스로부터 연장되는 패드 전극(11)이 형성되어 있다. 패드 전극(11)은, 제1 절연막인 층간 절연막(12)을 개재하여 반도체 기판(10)의 표면에 형성되어 있다. 또한, 반도체 기판(10)의 표면에는, 필요에 따라 지지체(13)가 형성되어도 된다. 이 지지체(13)는, 수지층(14)을 개재하여 반도체 기판(10)의 표면에 형성되어 있다.
이어서, 반도체 기판(10) 이면 상에, 하드 마스크(37)를 형성한다. 하드 마스크(37)는, 예를 들면 실리콘 산화막(SiO2막) 혹은 실리콘 질화막(SiN막)과 같은 경질막으로 이루어지고, 예를 들면 CVD법에 의해 형성된다. 혹은, 하드 마스크(37)는, 실리콘 산화막(SiO2막) 혹은 실리콘 질화막(SiN막) 이외의 경질 재료로 이루어지고, CVD법 이외의 성막 방법에 의해 형성되어도 된다.
이어서, 하드 마스크(37) 상에, 패드 전극(11)에 대응하는 위치에서 개구하도록 하여, 제1 레지스트층(35a)을 선택적으로 형성한다. 그리고, 이 제1 레지스트층(35a)을 마스크로 하여, 하드 마스크(37)를 선택적으로 에칭하여 제거한다. 이 에칭에 의해, 하드 마스크(37) 중 패드 전극(11)에 대응하는 위치에, 개구부(37a)가 형성된다.
이어서, 제1 레지스트층(35a)을 제거한 후, 도 11에 도시한 바와 같이 하드 마스크(37)를 마스크로 하여, 바람직하게는 드라이 에칭법에 의해, 반도체 기판(10)을 에칭한다. 이 에칭에 의해, 반도체 기판(10)의 이면으로부터 해당 표면에 이르러 관통하는 비아홀(16)이 형성된다. 여기서, 비아홀(16)은, 하드 마스크(37)의 개구부(37a)보다도 큰 개구경을 갖고 형성된다. 즉, 상기 개구부(37a)의 가장자리는, 비아홀(16)의 내측으로 향하여 돌출된다.
이것은, 반도체 기판(10)의 이면 중 하드 마스크(37)의 개구부(37a)의 가장자리에 위치하는 개소에서는, 에칭 시에 전계 집중이 발생하기 때문에, 해당 에칭이, 하드 마스크(37)의 개구부(37a)의 가장자리의 하부에 돌아들어가도록 하여 진행시키기 위해서이다.
이어서, 하드 마스크(37)를 마스크로 하여, 드라이 에칭 혹은 웨트 에칭에 의해, 비아홀(16)의 바닥부에서 노출되는 층간 절연막(12)을 에칭하여 박막화하거나, 혹은 완전하게 제거한다. 혹은, 층간 절연막(12)의 에칭 공정은, 이 단계에서는 행해지지 않고, 후술하는 다른 에칭 공정과 동시에 행해져도 된다.
이어서, 도 12에 도시한 바와 같이 비아홀(16) 내 및 반도체 기판(10)의 이면의 하드 마스크(37) 상에, 이들을 피복하도록 하여, 제2 절연막인 절연막(38)을 형성한다. 절연막(38)은, 반도체 기판(10)의 이면에서의 비아홀(16)의 개구부의 가장자리로부터, 해당 비아홀(16)의 내측으로 향하여 돌출되는 오버행부(38a)를 갖도록 하여 형성된다.
이 절연막(38)은, 예를 들면 실리콘 산화막(SiO2막) 혹은 실리콘 질화막(SiN막)으로 이루어지고, 예를 들면 플라즈마 CVD법에 의해 형성된다. 혹은, 절연막(38)은, 플라즈마 CVD법 이외의 성막 방법에 의해 형성되어도 된다.
여기서, 비아홀(16)의 바닥부의 면 상에 형성되는 절연막(38)은, 반도체 기판(10)의 이면의 하드 마스크(37) 상에 형성되는 절연막(38)에 비하여, 얇은 막 두께를 갖고 형성된다. 이 막 두께의 차이는, 성막 재료가 반도체 기판(10)의 이면 상에 비하여, 비아홀(16)의 바닥부에 도달하기 어려운 것에 기인하여 발생하는 것이다.
이어서, 도 13에 도시한 바와 같이 절연막(38)을 마스크로 하여, 비아홀(16)의 바닥부의 절연막(38)(층간 절연막(12)이 잔존하고 있는 경우에는 이것도 포함함)을 에칭하여 제거한다. 이 에칭은, 예를 들면 반응성 이온 에칭인 것이 바람직 하지만, 그 밖의 에칭이어도 된다.
여기서, 절연막(38)의 오버행부(38a)의 존재에 의해, 비아홀(16)의 개구부의 근방에서의 절연막(38)의 개구경은, 해당 비아홀(16)의 개구경보다도 작아져 있다. 이 오버행부(38a)가, 에칭 가스의 흐름을, 비아홀(16)의 측벽에 최대한 미치지 않도록 제한하기 때문에, 비아홀(16)의 바닥부에서, 에칭되는 절연막(38)(혹은 절연막(38) 및 층간 절연막(12))의 영역이, 해당 비아홀의 측벽에까지 미치지 않는다. 또한, 해당 비아홀(16)의 측벽의 절연막(38)이 상기 에칭에 의해 감소하는 것을 최대한 억지할 수 있다.
상기 에칭에 의해, 비아홀(16)의 측벽에 형성된 절연막(38)을 잔존시키면서, 해당 바닥부의 절연막(38)을 제거하여 패드 전극(11)을 노출시킬 수 있다.
이어서, 도 14에 도시한 바와 같이 비아홀(16)을 포함하는 반도체 기판(10)의 이면의 절연막(38) 상에, 배리어 시드층(40)을 형성한다. 배리어 시드층(40)은, 제1 실시예에서의 배리어 시드층(20)과 마찬가지의 금속층으로 이루어지고, 해당 배리어 시드층(20)의 성막 방법과 마찬가지의 성막 방법에 의해 형성된다.
이어서, 비아홀(16) 내를 포함하는 배리어 시드층(40) 상에, 예를 들면 구리(Cu)로 이루어지는 관통 전극(41), 및 이 관통 전극(41)과 연속한 배선층(42)을, 예를 들면 전해 도금법에 의해 형성한다. 즉, 관통 전극(41) 및 배선층(42)은, 제1 실시예에서의 관통 전극(21) 및 배선층(22)과 마찬가지의 금속으로 이루어지고, 해당 관통 전극(21) 및 배선층(22)의 형성 방법과 마찬가지의 방법에 의해 형성된다. 여기서, 관통 전극(41) 및 배선층(42)은, 배리어 시드층(40)을 통하여, 비아 홀(16)의 바닥부에서 노출되는 패드 전극(11)과 전기적으로 접속된다. 또한, 비아홀(16) 내의 측벽은, 절연막(38)으로 피복되어 있기 때문에, 종래에서 볼 수 있었던 비아홀 내의 관통 전극과 반도체 기판과의 절연 불량이 최대한 억지된다.
이어서, 도 15에 도시한 바와 같이 반도체 기판(10)의 이면의 배선층(42) 상에, 배선층(42)을 소정의 패턴으로 패터닝하기 위한 제2 레지스트층(35b)을 선택적으로 형성한다. 제2 레지스트층(35b)은, 소정의 패턴에 대응하여 잔존시키는 배선층(42)의 영역 상에 형성된다. 잔존시키는 배선층(42)의 영역은, 적어도 비아홀(16)의 형성 위치를 포함하는 영역이다.
이어서, 제2 레지스트층(35b)을 마스크로 하여, 불필요한 배선층(42) 및 배리어 시드층(40)을 에칭하여 제거한다. 혹은, 적어도 불필요한 배선층(42)을 에칭하여 제거한다. 이 에칭에 의해, 배선층(42)이 소정의 배선 패턴으로 패터닝된다.
이어서, 도 16에 도시한 바와 같이 제2 레지스트층(35b)을 제거한 후, 반도체 기판(10)의 이면 상에, 이것을 피복하도록 하여, 제1 실시예의 보호층(23)과 마찬가지의 재료로 이루어지는 보호층(43)을 형성한다. 보호층(43) 중 배선층(42)에 대응하는 위치에는 개구부가 형성된다. 그리고, 해당 개구부에서 노출되는 배선층(42) 상에, 제1 실시예의 도전 단자(24)와 마찬가지의 도전 단자(44)가 형성된다.
이어서, 도 17에 도시한 바와 같이 반도체 기판(10)의 도시되지 않은 다이싱 라인을 따라 다이싱을 행하여, 해당 반도체 기판(10) 및 그것에 적층된 각 층을 절단 분리한다. 이에 의해, 복수의 반도체 칩(10A) 및 그것에 적층된 각 층으로 이루어지는 반도체 장치가 완성된다.
전술한 바와 같이, 본 실시예의 제조 방법에서는, 비아홀(16)의 바닥부의 절연막(38)(층간 절연막(12)이 잔존하고 있는 경우에는 이것도 포함함)을 에칭할 때, 하드 마스크(37) 상에 형성된 절연막(38)의 오버행부(38a)가, 에칭 가스의 흐름을, 비아홀(16)의 측벽에 최대한 미치지 않도록 제한한다. 이에 의해, 비아홀(16)의 바닥부에서, 에칭되는 절연막(38)의 영역이, 해당 비아홀의 측벽에까지 미치는 것을 최대한 억지할 수 있다. 또한, 해당 비아홀(16)의 측벽의 절연막(38)이 상기 에칭에 의해 감소하는 것을 최대한 억지할 수 있다. 즉, 비아홀(16) 내의 관통 전극(41)과 반도체 기판(10)과의 절연을 유지하면서, 또한 패드 전극(11)을 노출시키는 것이 가능하게 된다.
따라서, 종래에서 볼 수 있었던 비아홀 내의 관통 전극과 반도체 칩과의 절연 불량을 최대한 억지하는 것이 가능하게 된다. 결과적으로, 관통 전극을 갖는 반도체 장치의 제조 방법에서, 반도체 장치의 신뢰성 및 수율의 향상을 도모하는 것이 가능하게 된다.
이어서, 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법에 대하여 도면을 참조하여 설명한다. 도 18 내지 도 23은, 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도이다. 또한, 도 18 내지 도 23은, 제1 실시예에 따른 도 1 내지 도 9에 도시한 것과 동일한 구성 요소에 대해서는, 동일한 부호를 붙이고 설명한다.
우선, 도 18에 도시한 바와 같이 제1 실시예와 마찬가지로, 반도체 기판(10)을 관통하는 비아홀(16)을 형성한다. 또한, 드라이 에칭 혹은 웨트 에칭에 의해, 비아홀(16)의 바닥부에서 노출되는 층간 절연막(12)을 에칭하여 박막화하거나, 혹은 완전하게 제거한다. 혹은, 층간 절연막(12)의 에칭 공정은, 이 단계에서는 행해지지 않고, 후술하는 다른 에칭 공정과 동시에 행해져도 된다.
이어서, 해당 비아홀(16) 내를 포함하는 반도체 기판(10)의 이면 상에, 제2 절연막인 절연막(57)을 형성한다. 절연막(57)은, 제1 실시예에서의 절연막(17)과 마찬가지로, 예를 들면 실리콘 산화막(SiO2막) 혹은 실리콘 질화막(SiN막)으로 이루어지고, 예를 들면 플라즈마 CVD법에 의해 형성된다.
이어서, 반도체 기판(10) 이면의 절연막(57) 상에 메탈층(58)을 선택적으로 형성한다. 즉, 메탈층(58)은, 반도체 기판(10)의 이면에서의 비아홀(16)의 개구부에 대응하여 개구하도록 형성된다. 또한, 도시하지 않지만, 메탈층(58)은, 비아홀(16)의 개구부의 가장자리에서 비아홀(16)의 내측으로 향하여 돌출되는 오버행부를 갖도록 하여 형성되어도 된다.
메탈층(58)은, 예를 들면 알루미늄(Al) 등의 금속으로 이루어진다. 메탈층(58)은, 예를 들면 티탄(Ti), 텅스텐(W) 등의 금속, 혹은 이들의 화합물 등으로 이루어지는 것이어도 된다. 메탈층(58)은, 예를 들면 스퍼터법 혹은 그 밖의 방법에 의해 형성된다.
여기서, 메탈층(58)이 스퍼터법에 의해 형성되는 경우, 해당 스퍼터법은, 반도체 장치의 제조 공정에서 일반적으로 이용되고 있는, 낮은 바이어스 전압에 의한 스퍼터법을 이용할 수 있다. 이 낮은 바이어스 전압에 의한 스퍼터법에 따르면, 그 낮은 바이어스 전압 때문에, 메탈층(58)은 비아홀(16) 내에는 형성되지 않고, 절연막(57) 상에만 형성된다. 또한, 상기 스퍼터법에 의한 메탈층(58)의 형성 공정은, 제1 실시예의 보강용 절연막(18), 혹은 제2 실시예의 하드 마스크(37)의 형성 공정에 비하여 염가로 행하는 것이 가능하게 된다.
이어서, 도 19에 도시한 바와 같이 메탈층(58)을 마스크로 하여, 비아홀(16)의 바닥부의 절연막(57)(층간 절연막(12)이 잔존하고 있는 경우에는 이것도 포함함)을 에칭하여 제거한다. 이 에칭은, 예를 들면 반응성 이온 에칭인 것이 바람직하지만, 그 밖의 에칭이어도 된다.
여기서, 상기 에칭 시, 비아홀(16)의 개구부의 근방에서의 메탈층(58)이, 에칭 가스의 흐름을, 해당 비아홀(16)의 측벽에까지 최대한 미치지 않도록 제한한다. 이에 의해, 적어도, 해당 비아홀(16)의 측벽의 절연막(57)이 상기 에칭에 의해 감소하는 것을 최대한 억지할 수 있다. 단, 메탈층(58)이 비아홀(16)의 개구부의 가장자리에서 도시되지 않은 오버행부를 갖고 형성되어 있지 않은 경우, 비아홀(16)의 바닥부에서는, 제1 실시예 및 제2 실시예에 비하여, 에칭되는 절연막(57)(혹은 절연막(57) 및 층간 절연막(12))의 영역이, 해당 비아홀(16)의 측벽에 근접하기 쉬워지는 경향이 있다. 당연히, 메탈층(58)이 상기 오버행부를 갖고 형성되어 있는 경우, 해당 오버행부에 의해 에칭 가스의 흐름이 비아홀(16)의 바닥부에 미치지 않도록 제한되기 때문에, 에칭되는 절연막(57)의 영역이 해당 비아홀(16)의 측벽에 근접하기 쉬워지는 경향을 회피할 수 있다.
따라서, 상기 에칭에 의해, 비아홀(16)의 측벽에 형성된 절연막(57)을 잔존 시키면서, 해당 바닥부의 절연막(57)을 제거하여 패드 전극(11)을 노출시킬 수 있다.
상기 에칭 후, 메탈층(58)을 제거한다. 메탈층(58)의 제거는, 예를 들면 웨트 에칭 혹은 그 이외의 방법에 의해 행해진다.
이어서, 도 20에 도시한 바와 같이 비아홀(16)을 포함하는 반도체 기판(10)의 이면의 절연막(57) 상에, 배리어 시드층(60)을 형성한다. 배리어 시드층(60)은, 제1 실시예에서의 배리어 시드층(20)과 마찬가지의 금속층으로 이루어지고, 해당 배리어 시드층(20)의 성막 방법과 마찬가지의 성막 방법에 의해 형성된다.
이어서, 비아홀(16) 내를 포함하는 배리어 시드층(60) 상에, 예를 들면 구리(Cu)로 이루어지는 관통 전극(61), 및 이 관통 전극(61)과 연속한 배선층(62)을, 예를 들면 전해 도금법에 의해 형성한다. 즉, 관통 전극(61) 및 배선층(62)은, 제1 실시예에서의 관통 전극(21) 및 배선층(22)과 마찬가지의 금속으로 이루어지고, 해당 관통 전극(21) 및 배선층(22)의 형성 방법과 마찬가지의 방법에 의해 형성된다. 여기서, 관통 전극(61)은, 배리어 시드층(60)을 개재하여, 비아홀(16)의 바닥부에서 노출되는 패드 전극(11)과 전기적으로 접속된다. 또한, 비아홀(16) 내의 측벽은, 절연막(57)으로 피복되어 있기 때문에, 종래에서 볼 수 있었던 비아홀 내의 관통 전극과 반도체 기판과의 절연 불량이 최대한 억지된다.
이어서, 도 21에 도시한 바와 같이 반도체 기판(10)의 이면의 배선층(62) 상에, 배선층(62)을 소정의 패턴으로 패터닝하기 위한 레지스트층(55)을 선택적으로 형성한다. 레지스트층(55)은, 소정의 패턴에 대응하여 잔존시키는 배선층(62)의 영역 상에 형성된다. 잔존시키는 배선층(62)의 영역은, 적어도 비아홀(16)의 형성 위치를 포함한다.
이어서, 레지스트층(55)을 마스크로 하여, 불필요한 배선층(62) 및 배리어 시드층(60)을 에칭하여 제거한다. 혹은, 적어도 불필요한 배선층(62)을 에칭하여 제거한다. 이 에칭에 의해, 배선층(62)이 소정의 배선 패턴으로 패터닝된다.
이어서, 도 22에 도시한 바와 같이 레지스트층(55)을 제거한 후, 반도체 기판(10)의 이면 상에, 이것을 피복하도록 하여, 제1 실시예의 보호층(23)과 마찬가지의 재료로 이루어지는 보호층(63)을 형성한다. 보호층(63) 중 배선층(62)에 대응하는 위치에는 개구부가 형성된다. 그리고, 해당 개구부에서 노출되는 배선층(62) 상에, 제1 실시예의 도전 단자(24)와 마찬가지의 도전 단자(64)가 형성된다.
이어서, 도 23에 도시한 바와 같이 반도체 기판(10)의 도시되지 않은 다이싱 라인을 따라 다이싱을 행하여, 해당 반도체 기판(10) 및 그것에 적층된 각 층을 절단 분리한다. 이에 의해, 복수의 반도체 칩(10A) 및 그것에 적층된 각 층으로 이루어지는 반도체 장치가 완성된다.
전술한 바와 같이, 본 실시예의 제조 방법에서는, 비아홀(16)의 바닥부의 절연막(57)(층간 절연막(12)이 잔존하고 있는 경우에는 이것도 포함함)을 에칭할 때, 비아홀(16)의 개구부의 근방에서의 메탈층(58)이, 에칭 가스의 흐름을, 해당 비아홀(16)의 측벽에까지 최대한 미치지 않도록 제한한다. 이에 의해, 해당 비아홀(16)의 측벽의 절연막(57)이 상기 에칭에 의해 감소하는 것을 최대한 억지할 수 있다. 따라서, 종래에서 볼 수 있었던 비아홀 내의 관통 전극과 반도체 칩과의 절연 불량을 최대한 억지하는 것이 가능하게 된다. 결과적으로, 관통 전극을 갖는 반도체 장치의 제조 방법에서, 반도체 장치의 신뢰성 및 수율의 향상을 도모하는 것이 가능하게 된다.
또한, 전술한 제1, 제2 및 제3 실시예에서, 관통 전극(21, 41, 61) 및 배선층(22, 42, 62)을 형성하는 공정은, 전술한 공정에 한정되지 않고, 그 밖의 공정에 의해 형성되어도 된다. 예를 들면, 관통 전극(21, 41, 61) 및 배선층(22, 42, 62)을 형성하는 공정은, 배리어 시드층(20, 40, 60) 상 중 배선층(22, 42, 62)을 형성하지 않은 영역에, 배선층(22, 42, 62)의 패터닝을 위한 도시되지 않은 레지스트층을 형성하고, 이것을 마스크로 한 도금법에 의해 행해져도 된다.
또한, 관통 전극(21, 41, 61) 및 배선층(22, 42, 62)은, 구리(Cu) 이외의 금속으로 이루어지고, 도금법 이외의 방법에 의해 형성되어도 된다. 예를 들면, 관통 전극(21, 41, 61) 및 배선층(22, 42, 62)은, CVD법에 의해 형성되어도 된다. 혹은, 관통 전극(21, 41, 61) 및 배선층(22, 42, 62)은, 주석(Sn)을 도금 형성한 후에 구리(Cu)의 도금 형성을 행함으로써 형성되어도 된다. 혹은 관통 전극(21, 41, 61) 및 배선층(22, 42, 62)은, 알루미늄(Al) 혹은 알루미늄 합금 등으로 이루어지고, 예를 들면 스퍼터법에 의해 형성되어도 된다. 또한, 관통 전극(21, 41, 61)과 배선층(22, 42, 62)은 각각 별도의 공정에 의해 형성되어도 된다.
또한, 전술한 제1, 제2 및 제3 실시예는, 배선층(22, 42, 62), 혹은 도전 단자(24, 44, 64)의 형성에 제한되지 않는다. 즉, 비아홀(16)의 개구부에서 노출되는 관통 전극(21, 41, 61)과 도시되지 않은 회로 기판과의 전기적인 접속이 가능하 면, 배선층(22, 42, 62) 혹은 도전 단자(24, 44, 64)는 반드시 형성될 필요는 없다. 예를 들면, 비아홀(16)의 개구부에서 노출되는 관통 전극(21, 41, 61)이, 배선층(22, 42, 62) 및 도전 단자(24, 44, 64)를 통하지 않고 도시되지 않은 회로 기판과 접속되어도 된다. 혹은, 배선층(22, 42, 62)을 통하지 않고, 비아홀(16)의 개구부에서 노출되는 관통 전극(21, 41, 61) 상에 도전 단자(24, 44, 64)가 형성되어, 해당 도전 단자(24, 44, 64)가 도시되지 않은 회로 기판과 접속되어도 된다.
본 발명에 따르면, 비아홀 내의 바닥부의 절연막을 에칭에 의해 제거하여 패드 전극을 노출시킬 때, 반도체 기판의 이면 상에 형성되며 비아홀의 개구부의 가장자리에서 오버행부를 갖는 절연막을, 마스크로서 이용한다. 혹은 비아홀의 개구부를 제외한 반도체 기판의 이면의 일부 상에 형성된 금속층(즉 메탈층)을 마스크로서 이용한다.
이 에칭에 의해, 비아홀 내의 바닥부의 절연막만을 제거하여 패드 전극을 노출시키는 것이 가능하게 된다. 따라서, 종래에서 볼 수 있었던 비아홀 내의 관통 전극과 반도체 기판과의 절연 불량을 최대한 억지하는 것이 가능하게 된다.
결과적으로, 관통 전극을 갖는 반도체 장치의 제조 방법에서, 반도체 장치의 신뢰성 및 수율의 향상을 도모하는 것이 가능하게 된다.

Claims (6)

  1. 표면에 제1 절연막을 개재하여 패드 전극이 형성된 반도체 기판을 준비하고,
    상기 반도체 기판의 이면의 상기 패드 전극에 대응하는 위치로부터 상기 반도체 기판의 표면을 관통하는 비아홀을 형성하는 공정과,
    상기 비아홀의 바닥부에서 노출되는 제1 절연막을 에칭하여 제거하는 공정과,
    상기 비아홀 내를 포함하는 상기 반도체 기판의 이면 상에 제2 절연막을 형성하는 공정과,
    상기 비아홀의 개구부의 가장자리로부터 상기 비아홀의 내측으로 향하여 돌출되는 오버행부를 갖는 제3 절연막을, 상기 제2 절연막 상에 형성하는 공정과,
    상기 제3 절연막을 마스크로 하여, 상기 비아홀의 바닥부의 제2 절연막을 에칭하여 상기 패드 전극을 노출시키는 공정과,
    상기 비아홀 내에, 상기 패드 전극과 전기적으로 접속된 관통 전극을 형성하는 공정과,
    상기 반도체 기판을 복수의 반도체 칩으로 절단 분리하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제3 절연막은, CVD법에 의해, 컨포멀하지 않은 조건에서 성막되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 표면에 제1 절연막을 개재하여 패드 전극이 형성된 반도체 기판을 준비하고,
    상기 반도체 기판의 이면 상에, 상기 패드 전극에 대응하는 위치에 개구부를 갖는 하드 마스크를 형성하는 공정과,
    상기 하드 마스크를 마스크로 하여 상기 반도체 기판을 상기 이면으로부터 에칭하여, 상기 개구부보다도 개구경이 크고, 또한 상기 이면으로부터 상기 반도체 기판의 표면을 관통하는 비아홀을 형성하는 공정과,
    상기 비아홀의 바닥부에서 노출되는 제1 절연막을 에칭하여 제거하는 공정과,
    상기 비아홀 내 및 상기 하드 마스크 상에, 상기 비아홀의 개구부의 가장자리로부터 상기 비아홀의 내측으로 향하여 돌출되는 오버행부를 갖는 제2 절연막을 형성하는 공정과,
    상기 하드 마스크 상의 상기 제2 절연막을 마스크로 하여, 상기 비아홀의 바닥부의 제2 절연막을 에칭하여 상기 패드 전극을 노출시키는 공정과,
    상기 비아홀 내에, 상기 패드 전극과 전기적으로 접속된 관통 전극을 형성하는 공정과,
    상기 반도체 기판을 복수의 반도체 칩으로 절단 분리하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 표면에 제1 절연막을 개재하여 패드 전극이 형성된 반도체 기판을 준비하고,
    상기 반도체 기판의 이면의 상기 패드 전극에 대응하는 위치로부터 상기 반도체 기판의 표면을 관통하는 비아홀을 형성하는 공정과,
    상기 비아홀의 바닥부에서 노출되는 제1 절연막을 에칭하여 제거하는 공정과,
    상기 비아홀 내를 포함하는 상기 반도체 기판의 이면 상에 제2 절연막을 형성하는 공정과,
    상기 비아홀 내를 제외한 상기 제2 절연막 상에 금속층을 형성하는 공정과,
    상기 금속층을 마스크로 하여, 상기 비아홀의 바닥부의 제2 절연막을 에칭하여 상기 패드 전극을 노출시키는 공정과,
    상기 금속층을 제거하는 공정과,
    상기 비아홀 내에, 상기 패드 전극과 전기적으로 접속된 관통 전극을 형성하는 공정과,
    상기 반도체 기판을 복수의 반도체 칩으로 절단 분리하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체 기판의 이면 상에, 상기 관통 전극과 접속된 배선층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 배선층 상에 도전 단자를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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