FR2950732A1 - Procede ameliore de remplissage d'une cavite pratiquee dans un substrat et ayant un rapport de forme eleve - Google Patents
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- 230000000873 masking effect Effects 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000007769 metal material Substances 0.000 title claims abstract description 11
- 238000000151 deposition Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 title abstract description 9
- 239000004020 conductor Substances 0.000 title abstract 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 title description 6
- 229910052759 nickel Inorganic materials 0.000 title description 3
- 239000000463 material Substances 0.000 claims description 17
- 230000006911 nucleation Effects 0.000 claims description 11
- 238000010899 nucleation Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 8
- 238000004377 microelectronic Methods 0.000 claims description 4
- 238000005868 electrolysis reaction Methods 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000005119 centrifugation Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 239000011135 tin Substances 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000000284 resting effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0331—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers for lift-off processes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
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Abstract
Procédé de réalisation d'un dispositif microélectronique ou d'un microsystème comprenant les étapes consistant à : a) former une couche de masquage (106) sur un support (100) dans lequel au moins une cavité (102) est pratiquée, la couche de masquage recouvrant le support ainsi que les parois et le fond de la cavité et étant formée de manière à comporter au moins une première zone d'épaisseur donnée e sur les flancs et le fond de la cavité et au moins une deuxième zone d'épaisseur e sur le support, e étant supérieure à e , b) retirer la couche de masquage (106) dans ladite zone donnée, c) remplir de la cavité (102) à l'aide d'un matériau donné.
Description
1 PROCEDE AMELIORE DE REMPLISSAGE D'UNE CAVITE PRATIQUEE DANS UN SUBSTRAT ET AYANT UN RAPPORT DE FORME ELEVE
DESCRIPTION DOMAINE TECHNIQUE Le domaine de l'invention concerne le domaine de la microélectronique et des micro-technologies, en particulier celui des procédés de réalisation de dispositifs lors desquels on effectue un remplissage de cavités ou de trous dans un substrat ou une couche ou un empilement de couches.
L'invention s'applique notamment au remplissage de cavités ayant un rapport de forme élevé et peut être utilisée notamment pour réaliser des interconnections à base de cuivre de type damascène ou pour la réalisation des nias traversant de type TSV (TSV pour « Through Silicon Via »). ART ANTÉRIEUR Lors de la réalisation de dispositifs microélectroniques ou de microsystèmes, on peut être amené à former des cavités dans un support, que l'on doit remplir de matériau, par exemple d'un métal. Lorsque les cavités à remplir sont de dimensions importantes cela implique de réaliser des dépôts d'épaisseur élevée qu'il faut ensuite retirer à la surface du support, classiquement par polissage mécano-chimique (CMP). Un tel retrait pose généralement problème. 2 Le document US 2005/0279641 Al propose comme solution à ce problème, un procédé de remplissage d'une cavité à l'aide d'un bain électrochimique contenant des additifs qui permettent de favoriser la croissance dans le fond de la cavité et retarder la croissance en surface. Cette solution est adaptée aux besoins de remplissage des interconnexions mais difficile à mettre en oeuvre lorsque les cavités ont un facteur de forme (rapport entre dimension critique de la cavité et profondeur) important et par exemple supérieur à 10. Le document US 6 224 737 B1 divulgue un procédé de remplissage d'une cavité par dépôt électrochimique ECD.
Le document WO 2002/89199A2 divulgue un procédé dans lequel on effectue une gravure en pente ou un rognage de cavités à remplir de matériau. Le document « New Front to Back-side 3D Interconnects Based High Aspect Ratio Trough silicon Via », de M Saadaoui , 2008, 10th Electronics Packaging Technology Conference divulgue un procédé dans lequel on forme une couche de nucléation sur un substrat que l'on reporte sur un autre substrat comportant des cavités. Une fois l'assemblage réalisé, la couche de nucléation se trouve au fond des cavités. On effectue ensuite un remplissage des cavités par croissance à partir de la couche de nucléation. Il se pose le problème de trouver un nouveau procédé de remplissage de cavités dans un support à l'aide d'un matériau donné, qui permette de 3 faciliter le remplissage de la cavité et le retrait ultérieur du matériau donné sur le support. EXPOSÉ DE L'INVENTION L'invention concerne un procédé de remplissage comprenant les étapes consistant à : a) former une couche de masquage sur un support (100) dans lequel au moins une cavité est pratiquée, la couche de masquage recouvrant le support ainsi que les parois et le fond de la cavité et étant formée de manière à comporter au moins une première zone d'épaisseur inférieure ou égale à une épaisseur donnée e1 sur les flancs et le fond de la cavité et au moins une deuxième zone d'épaisseur e2 sur le support, e2 étant supérieure à el, b) retirer partiellement ladite couche de masquage sur une épaisseur inférieur ou égale à el, de manière à découvrir tout ou partie de la cavité, c) dépôt dans la cavité d'un matériau donné. On peut ainsi réaliser un masque auto- aligné par rapport à la cavité à remplir. La présence de ce masque en surface du support permet de faciliter le retrait du matériau donné sur le support ou d'empêcher son dépôt. Le retrait de la couche de masquage peut être effectué par gravure isotrope. Cela permet de retirer une épaisseur uniforme de la couche de masquage. Selon une possibilité, l'épaisseur donnée e1 est telle que e1 <_ (e2/2). 4 La couche de masquage peut être réalisée à l'embouchure de la cavité, de manière à comporter une région d'épaisseur comprise entre e2 et el, le retrait étant effectué de manière à retirer ladite zone donnée et conserver ladite région donnée. Le dépôt peut être un dépôt préférentiel sur les parties de la cavité qui ont été découvertes à l'étape b). Selon une possibilité de mise en oeuvre, le remplissage à l'étape c) peut être réalisé par dépôt dudit matériau donné sur les parois et le fond de la cavité, le dépôt étant sélectif vis-à-vis de la couche de masquage. Selon une autre possibilité de mise en 15 oeuvre, le remplissage à l'étape c) peut être réalisé de manière à recouvrir la couche de masquage. La cavité peut avoir une dimension critique de donnée, et une profondeur h donnée, le rapport de forme h/dc de la cavité étant au moins supérieur à 1. 20 Le matériau donné peut être un matériau métallique. Dans ce cas, le dépôt préférentiel à l'étape c) peut être effectué par électrolyse. Préalablement à l'étape a) on peut former une couche de nucléation dans la cavité afin de 25 permettre une croissance de matériau dans la cavité. Le procédé peut comprendre en outre, après l'étape c) : le retrait de la couche de masquage résiduelle. Le procédé suivant l'invention peut prévoir 30 en outre préalablement à l'étape a) : l'étape de réalisation de la cavité dans le support.
L'invention concerne également un procédé de réalisation d'un dispositif microélectronique ou d'un microsystème comprenant un procédé tel que défini plus haut. 5 BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : Les figures 1A-1D illustrent un premier exemple de procédé suivant l'invention, dans lequel on réalise un remplissage d'une cavité formée dans un support isolant, Les figures 2A-2C illustrent un deuxième exemple de procédé suivant l'invention, dans lequel on réalise un remplissage d'une cavité formée dans un support semi-conducteur, Les figures 3A-3C illustrent un autre 20 exemple de procédé suivant l'invention, Les figures 4A-4B illustrent un quatrième exemple de procédé suivant l'invention, dans lequel on réalise un remplissage d'une cavité à l'aide d'un matériau donné formée dans un support, et un retrait 25 par une étape dite de « lift-off » afin de retirer ce matériau en dehors de la cavité. Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage 30 d'une figure à l'autre. 6 Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple de procédé suivant l'invention va à présent être donné en liaison avec les figures 1A-1D. Le matériau de départ de ce procédé est un support 100, qui peut être un substrat ou une couche ou un empilement de couches. Dans cet exemple, le support 100 est de nature isolante. Une cavité 102 est réalisée dans ce support 100. La cavité 102 peut avoir une profondeur h (définie dans une direction parallèle à celle du vecteur k du repère orthogonal [0; i; j ; k ] donné sur la figure 1A) qui peut être comprise entre 10 nanomètres et 1 cm, par exemple entre 100 nanomètres et 100 micromètres. La cavité 102 peut avoir une section de dimension critique de (c'est à dire la plus petite dimension de la cavité mesurée dans un plan parallèle au plan [ 0 ; 1 ; j ] donné sur la figure 1A) qui peut être comprise entre 10 nanomètres et 1 cm, par exemple entre 100 nanomètres et 100 micromètres.
Dans le cas où un remplissage de la cavité par dépôt électrolytique est destiné à être réalisé, on forme préalablement une couche de nucléation 104, sur laquelle une croissance d'un matériau par électrolyse est destinée à être effectuée. Cette couche 104 peut 7 être par exemple une couche à base de métal tel que du cuivre. La couche de nucléation 104 est déposée de manière à tapisser les parois verticales et le fond de la cavité 102 et recouvre le support 100. On forme ensuite une couche de masquage 106, par dépôt non conforme, de manière à recouvrir la couche de nucléation 104. La couche de masquage 106 peut être par exemple à base d'un matériau diélectrique tel qu'un oxyde de type TEOS. La couche de masquage 106 est formée de sorte qu'elle comporte une première zone d'épaisseur inférieure ou égale à une épaisseur donnée e1 sur une partie des flancs et au fond de la cavité 102, et au moins une deuxième zone d'épaisseur au moins égale à une épaisseur e2 telle que e2 > e1 recouvrant le support. La couche de masquage 106 peut être formée de sorte qu'elle comporte une troisième zone d'épaisseur supérieure à e1 au niveau des parois de la cavité 102 et de son embouchure. Le rapport e1/e2 entre l'épaisseur e1 et l'épaisseur e2 peut être prévu par exemple de sorte que (e1/e2) est au moins inférieur à 1/2. Pour cela, la cavité 102 peut avoir été réalisée avec un facteur de forme important, c'est-à-dire au moins supérieur à 1. Par facteur de forme, on entend ici le rapport entre profondeur h et dimension critique dc. On retire ensuite la couche de masquage 106 de la première zone, au fond et sur les parois de la cavité 102. Le retrait peut être réalisé par gravure 8 isotrope, de manière à retirer une épaisseur uniforme de masquage. Le retrait peut être réalisé par gravure telle que par exemple une gravure par voie humide, ou vapeur, ou plasma. Lorsque la couche de masquage 106 est à base de SiO2, le retrait peut être réalisé par exemple par gravure à l'aide de HF. Le retrait peut être effectué de manière à conserver une portion de la couche 106 sur la troisième zone située à l'embouchure de la cavité au niveau des parois verticales (figure 1B). On effectue ensuite un dépôt de matériau métallique 108, par exemple du cuivre ou du nickel ou de l'or ou de l'étain, qui peut être formé par exemple par dépôt préférentiel à partir de la couche de nucléation 104. Ce dépôt préférentiel peut être un dépôt électrochimique de type ECD (figures 1C-1D), de manière à combler la cavité 102. Une variante de l'exemple de procédé qui 20 vient d'être donné, est illustrée sur les figures 2A- 2C. Pour cette variante, le support 100 dans lequel on réalise la cavité 102, est une couche, ou un empilement de couches, ou un substrat, conducteur ou 25 semi-conducteur 200, par exemple à base de Si et est recouvert d'une couche isolante 201. La tranchée peut avoir une profondeur par exemple de l'ordre de 80 micromètres et une dimension critique, par exemple de l'ordre de 5 micromètres. 30 On forme ensuite la couche de nucléation 104, puis la couche de masquage 106, par dépôt non 9 conforme, de manière à recouvrir la couche de nucléation 104. La couche de masquage 106 peut être formée par exemple par plasma PECVD (PECVD pour « plasma enhanced vapor deposition »).
La couche de masquage 106 est formée de sorte qu'elle comporte une zone d'épaisseur inférieure ou égale à une épaisseur e1 par exemple de l'ordre de 200 nanomètres sur les flancs et le fond de la cavité 102 et une zone d'épaisseur au moins égale à e2 sur le support 100. Le rapport e1/e2 entre l'épaisseur e1 et l'épaisseur e2 peut être prévu par exemple de sorte que e1/e2 est au moins inférieur à 1/2. Le rapport e1/e2 est fonction notamment du facteur de forme que l'on a prévu pour la cavité 102.
On retire ensuite la couche de masquage 106 au fond et sur les parois de la cavité 102. Le retrait peut être effectué par gravure isotrope de manière à retirer une épaisseur uniforme de la couche de masquage 106. La gravure isotrope peut être effectuée par exemple par une gravure en phase humide ou par plasma, ou par exemple à l'aide de HF lorsque la couche de masquage 106 est à base de SiO2. Le retrait peut être effectué de manière à conserver une portion de la couche 106 sur une zone des parois verticales de la cavité 102 située à son embouchure (figure 2B). On effectue ensuite un dépôt de matériau métallique 108, par exemple un dépôt électrochimique de type ECD (figure 2C), par exemple du cuivre ou du nickel ou de l'or ou de l'étain, de manière à combler la cavité 102. 10 Selon un autre exemple de procédé, on réalise la cavité 102 dans une couche isolante 100 ou un empilement 100 de couches isolantes ou un substrat isolant 100, puis on forme la couche de masquage 106, de manière à tapisser le fond et les parois de la cavité 102 (figure 3A). Comme pour les exemples décrits précédemment, la couche de masquage 106 est non-conforme et formée de sorte qu'elle comporte une zone d'épaisseur inférieure ou égale à e1 sur les flancs et le fond de la cavité 102 et une zone d'épaisseur e2 reposant sur le support. Le rapport e1/e2 entre l'épaisseur e1 et l'épaisseur e2 peut être prévu par exemple de sorte que (e1/e2) au moins inférieur à 1/2.
On retire ensuite la couche de masquage 106 du fond et des parois de la cavité. Le retrait est effectué de manière à conserver une portion de la couche 106 sur une zone des parois verticales de la cavité située à son embouchure. Pour cela, une gravure isotrope peut être par exemple mise en oeuvre (figure 3B). On effectue ensuite un dépôt préférentiel sur les zones des parois et du fond de la cavité 102 qui ne sont pas recouvertes par le masquage 106, par dépôt de matériau métallique 108 sélectif par rapport à celui du masquage 106. Le dépôt peut être par exemple de type électroless (figure 3C). Selon une variante de l'exemple précédemment décrit, le dépôt de matériau métallique peut être réalisé de manière à recouvrir les parois et le fond de la cavité 102, ainsi que la couche de 11 masquage 105 (figure 4A). Le matériau métallique peut être réalisé, par exemple par PVD (PVD pour « Physical Vapor Deposition ») ou CVD (CVD pour « Chemical Vapor Deposition ») ou évaporation, ou par centrifugation.
On retire ensuite la couche de masquage 106 par exemple par gravure, par exemple une gravure à l'aide de HF lorsque la couche de masquage 106 est à base de SiO2. Ce retrait permet d'enlever par procédé communément appelé « lift off » le matériau métallique du dessus du support 100 et de zones situées à l'embouchure de la cavité (figure 4B). Dans les exemples de procédé qui viennent d'être donnés, un matériau métallique a été formé dans la cavité 102. Cependant, le procédé suivant l'invention peut s'appliquer au remplissage de cavités par d'autres types de matériaux, notamment un matériau diélectrique qui peut être par exemple à base de SiO2 ou de Si3N4 et formé par exemple par PVD, ou CVD ou évaporation ou centrifugation.20
Claims (12)
- REVENDICATIONS1. Procédé de remplissage comprenant les étapes consistant à : a) former une couche de masquage (106) sur un support (100) dans lequel au moins une cavité (102) est pratiquée, la couche de masquage recouvrant le support ainsi que les parois et le fond de la cavité et étant formée de manière à comporter au moins une première zone d'épaisseur inférieure ou égale à une épaisseur donnée e1 sur les flancs et le fond de la cavité et au moins une deuxième zone d'épaisseur e2 sur le support, e2 étant supérieure à el, b) retirer partiellement ladite couche de masquage (106) sur une épaisseur inférieur ou égale à el, de manière à découvrir tout ou partie de la cavité, c) dépôt dans la cavité (102) d'un matériau donné.
- 2. Procédé selon la revendication 1, le retrait étant effectué par gravure isotrope.
- 3. Procédé selon l'une des revendications 1 ou 2, l'épaisseur donnée e1 étant telle que e1 <_ (e2/2). 25
- 4. Procédé selon l'une des revendications 1 à 3, dans lequel la couche de masquage (106) est réalisée de manière à comporter une région d'épaisseur comprise entre e1 et e2 à l'embouchure de la cavité 30 (102), le retrait à l'étape b) étant effectué de manière à retirer tout ou partie de ladite première zone donnée et réduire l'épaisseur de ladite région donnée. 13
- 5. Procédé selon l'une des revendications 1 à 4, dans lequel le remplissage à l'étape c) est réalisé par dépôt sélectif dudit matériau donné sur les parois et le fond de la cavité.
- 6. Procédé selon l'une des revendications 1 à 5, dans lequel le remplissage à l'étape c) est réalisé de manière à recouvrir la couche de masquage.
- 7. Procédé selon l'une des revendications 1 à 6, dans lequel la cavité a une dimension critique de donnée, et une profondeur h donnée, le rapport de forme h/dc de la cavité étant au moins supérieur à 1.
- 8. Procédé selon l'une des revendications 1 à 7, dans lequel le matériau donné est un matériau métallique, le remplissage à l'étape c) étant effectué par dépôt par électrolyse.
- 9. Procédé selon l'une des revendications 1 à 8, on forme une couche de nucléation dans la cavité préalablement à l'étape a).
- 10. Procédé selon l'une des revendications 25 1 à 9, le procédé comprenant en outre, après l'étape c) : le retrait de la couche de masquage résiduelle ou de portions restantes de la couche de masquage.
- 11. Procédé selon l'une des revendications 30 1 à 10, le procédé comprenant en outre préalablement à l'étape a) : la réalisation de la cavité dans le support. 10 15 20 14
- 12. Procédé de réalisation d'un dispositif microélectronique ou d'un microsystème comprenant un procédé selon l'une des revendications 1 à 11.5
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| FR0958448A FR2950732A1 (fr) | 2009-11-27 | 2009-11-27 | Procede ameliore de remplissage d'une cavite pratiquee dans un substrat et ayant un rapport de forme eleve |
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| FR0958448A FR2950732A1 (fr) | 2009-11-27 | 2009-11-27 | Procede ameliore de remplissage d'une cavite pratiquee dans un substrat et ayant un rapport de forme eleve |
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| FR2950732A1 true FR2950732A1 (fr) | 2011-04-01 |
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ID=42289025
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| FR0958448A Pending FR2950732A1 (fr) | 2009-11-27 | 2009-11-27 | Procede ameliore de remplissage d'une cavite pratiquee dans un substrat et ayant un rapport de forme eleve |
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| FR (1) | FR2950732A1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3246767A1 (fr) * | 2016-05-19 | 2017-11-22 | The Swatch Group Research and Development Ltd. | Procédé de fabrication d'une piece d'horlogerie dotée d'un élément d'habillage creux ou en relief |
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2009
- 2009-11-27 FR FR0958448A patent/FR2950732A1/fr active Pending
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