KR20130034261A - 반도체 장치의 제조방법 - Google Patents

Abstract

본 발명은 MTJ 소자의 공정 신뢰성을 향상시킨 반도체의 제조방법을 제공한다. 본 발명은 기판상에 MTJ 소자/전극막 패턴을 형성하는 단계; 상기 MTJ 소자/전극막 패턴을 보호하기 위한 보호막을 형성하는 단계; 상기 보호막 상에 절연막을 형성하는 단계; 선택적으로 상기 절연막을 제거하여 상기 MTJ 소자/전극막 패턴의 상부영역에 형성된 상기 절연막을 예정된 두께까지 남기는 제1 홀을 형성하는 단계; 홀의 하단부 소정의 외곽 영역을 가릴 수 있도록 상기 제1 홀의 측벽으로부터 돌출되어 생기는 오버행 패턴을 생성하는 단계; 상기 오버행 패턴을 마스크로 하여 제1 홀의 하단부에 노출된 상기 절연막을 선택적으로 제거하여 상기 전극막 패턴이 노출되는 제2 홀을 형성하는 단계; 및 상기 제2 홀에 의해 노출된 상기 전극막 패턴에 전기적으로 연결하는 도전막 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.

Description

반도체 장치의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관련된 것으로, 보다 자세하게는 MTJ(Magnetic Tunneling Junction) 소자를 구비한 반도체 장치의 제조방법에 관련된 것이다.

현재 널리 사용되고 있는 대표적인 반도체 메모리 소자인 디램(DRAM)의 경우, 고속 동작과 고집적이 가능하다는 장점이 있는 반면에, 휘발성 메모리로서 전원이 꺼지면 데이터를 잃게 될 뿐만 아니라 동작 중에도 계속하여 데이터의 리프레쉬(REFRESH)를 통해 재기록해야 하므로 전력 손실 측면에서 큰 단점이 있다. 한편, 비휘발성과 고집적을 특징으로 하는 플래쉬(FLASH) 메모리는 동작 속도가 느린 단점이 있다. 이에 대하여, 자기저항 차이를 이용하여 정보를 저장하는 자기저항 메모리는 비휘발성 및 고속 동작의 특성을 가지면서도 고집적이 가능하다는 장점이 있다.

자기저항 메모리는 강자성체 간의 자화(Magnetization) 방향에 따른 자기저항 변화를 이용하여 데이터를 저장하는 비휘발성 메모리 소자를 말한다. 자기저항소자는 두 자성층의 스핀 방향(즉, 자기모멘텀의 방향)이 같은 방향이면 저항이 작고 스핀 방향이 반대이면 저항이 큰 특징이 있다. 이와 같이 자기저항소자가 자성층의 자화 상태에 따라 셀의 저항이 달라지는 사실을 이용하여, 자기저항 메모리 는 데이터를 저장한다. 최근에 자기저항소자로는 MTJ(Magnetic Tunneling Junction) 소자가 널리 사용되고 있다.

MTJ 구조의 자기저항 메모리는 일반적으로 강자성층/절연층/강자성층 구조로 되어 있다. 첫번째 강자성체층을 지나가는 전자가 터널링 장벽(Tunneling Barrier)으로 사용된 절연층을 통과할 때 두번째 강자성체층의 자화 방향에 따라 터널링 확률이 달라진다. 즉, 두 강자성층의 자화방향이 평행일 경우 터널링 전류는 최대가 되고, 반평행할 경우 최소가 된다. 예를 들어, 터널링 전류에 딸 정해지는 저항값이 클 때 데이터 '1'(또는 '0')이, 그리고 저항값이 작을 때 데이터 '0'(또는 '1')이 기록된 것으로 간주할 수 있다. 여기서, 두 강자성층 중 한 층은 자화 방향이 고정된 고정자화층으로, 그리고 나머지 하나는 외부 자기장 또는 전류에 의해 자화 방향이 반전되는 자유자화층이라 일반적으로 칭한다.

본 발명은 MTJ 소자의 공정 신뢰성을 향상시킨 반도체의 제조방법을 제공한다.

본 발명은 기판상에 MTJ 소자/전극막 패턴을 형성하는 단계; 상기 MTJ 소자/전극막 패턴을 보호하기 위한 보호막을 형성하는 단계; 상기 보호막 상에 절연막을 형성하는 단계; 선택적으로 상기 절연막을 제거하여 상기 MTJ 소자/전극막 패턴의 상부영역에 형성된 상기 절연막을 예정된 두께까지 남기는 제1 홀을 형성하는 단계; 홀의 하단부 소정의 외곽 영역을 가릴 수 있도록 상기 제1 홀의 측벽으로부터 돌출되어 생기는 오버행 패턴을 생성하는 단계; 상기 오버행 패턴을 마스크로 하여 제1 홀의 하단부에 노출된 상기 절연막을 선택적으로 제거하여 상기 전극막 패턴이 노출되는 제2 홀을 형성하는 단계; 및 상기 제2 홀에 의해 노출된 상기 전극막 패턴에 전기적으로 연결하는 도전막 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.

또한, 본 발명은 MTJ 소자; 상기 MTJ 소자 상에 구비된 전극막 패턴; 상기 MTJ 소자/전극막 패턴을 보호하기 위해 그 형태에 따라 구비되며, 상기 전극막 패턴의 일정영역을 노출시키도록 배치된 보호막; 상기 보호막상에 구비되며, 상기 전극막 패턴의 일정영역을 노출시키도록 제제1 홀을 형성하며 배치된 제1 절연막; 상기 제1 절연막상에 배치되며, 상기 제1 홀상에 더 넓은 폭을 가지는 제2 홀을 형성하며 배치된 제2 절연막; 및 상기 제1 및 제2 홀에 매립되어 상기 전극막 패턴과 전기적으로 연결된 콘택플러그를 구비하는 반도체 장치를 제공한다.

본 발명에 의해서 MTJ 소자의 상부전극막과 연결하는 도전막을 형성하는 공정에서 MTJ 소자에 가해지는 데미지를 크게 줄일 수 있다.

도1은 본 발명을 설명하기 위한, 반도체 장치의 제조방법을 나타내는 공정단면도.
도2a 내지 도2c는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도.
도3은 본 발명에 의한 반도체 장치의 제조방법을 설명하는데 참조가 되는 도면으로, 스텝커버리지가 않좋은 막을 형성한 이후의 전자현미경 사진.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도1은 본 발명을 설명하기 위한, 반도체 장치의 제조방법을 나타내는 공정단면도이다.

도1을 참조하여 살펴보면, 기판(11)상에 하부층(12)을 형성하고, 그 상부에 MTJ 소자(13)를 형성한다.

이어서, MTJ 소자(13)의 상부에 금속막 패턴(14)을 형성한다. 금속막 패턴은 MTJ 소자(13)을 패터닝하는 공정에서 하드마스크 역할도 한다. 이어서

MTJ 소자(13)과 금속막 패턴(14)을 보호하기 위해, 보호막(15)을 형성한다. 보호막(15)을 형성한다.

이어서, MTJ 소자(13)과 금속막 패턴(14) 및 보호막(15)를 덮을 수 있도록 절연막(16)을 형성한다. 절연막(16) 상부에 식각정지막(17) 및 절연막(18)을 형성한다.

이어서, 절연막(18), 식각정지막(17) 및 절연막(16)을 선택적으로 제거하여, 금속막 패턴(14)이 노출되논 홀을 형성한다. 식각정지막(17)은 절연막(18,16)을 제거하는 과정에서 식각공정을 멈추는 역할을 하게 된다. 이 과정에서 MTJ 소자(13)과 금속막 패턴(14)을 보호하고 있는 보호막(15)이 제거된다.

MTJ 소자(13)의 상부에 배치된 금속막 패턴(14)만 노출되도록 하는 공정이지만, 공정상에서 식각타겟의 미스얼라인등 여러 문제로 인해, MTJ 소자(13)의 측벽에 있는 보호막(15)의 일부가 제거될 수 있다. 이 경우에는 MTJ 소자의 측벽이 노출되는 문제가 생긴다. MTJ 소자의 측벽이 노출되면, 그 측벽으로 데미지가 가해져 MTJ 소자의 특성이 나빠지는 문제점이 생길 수 있다.

MTJ의 경우는 공정상에서 H2O 에서도 데미지를 받을 정도로 매우 약한 물질이다. 따라서, MTJ소자(13)의 보호막(14)을 안전하게 유지시키는게 무엇보다 중요하다.

MTJ 소자의 상부에 있는 전극막과 연결한 도전막 패턴을 형성하는 공정은 MTJ 소자가 정상적으로 동작하는 경우에 반드시 필요한 공정이다. 따라서, MTJ 소자의 상부에 있는 전극막인 금속막 패턴을 노출하는 공정이 반드시 필요하고, 그 과정에서 MTJ 소자의 측면이 노출되지 않도록 할 필요가 있다. MTJ 소자의 측면이 노출되면, 후속공정에서 도전성 공정 부산물이 부착되어 단락현상이 일어날 수도 있다.

이를 해결하기 위해, 본 발명은 MTJ 소자의 측벽이 노출되지 않는 공정을 제안한다.

도2a 내지 도2c는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도이다.

도2a을 참조하여 살펴보면, 기판(20)상에 하부층(21)을 형성하고, 그 상부에 MTJ 소자(22)를 형성한다. 하부층(21)은 도전막으로 형성하며, 금속막을 포함할 수 있다.

MTJ 소자는 고정막/터널절연막/자유막을 포함할 수 있으며, 다양한 형태의 막이 적층되어 구현될 수 있다. 고정막은 자화방향이 고정되는 막이며, 자유막은 자화방향이 저장되는 데이터에 따라 변경되는 막을 말한다. 고정막은 피닝막과 핀드막을 포함할 수 있다. 또한, 제1 실시예에서 MTJ 소자(11)는 전극막까지 포함한 상태를 말한다.

피닝막은 핀드막의 자화방향을 고정시키는 역할을 수행하는 것으로, 반강자성(antiferromagnetic)을 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 반강자성을 갖는 물질로는 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2 또는 NiO 등을 사용할 수 있다. 피닝막은 상술한 반강자성 물질들 중 어느 하나로 이루어진 단일막으로 형성하거나, 또는 이들이 적층된 적층막으로 형성할 수 있다.

피닝막에 의하여 자화방향이 고정된 핀드막과, 자유막은 강자성(ferromagnetic)을 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 강자성을 갖는 물질로는 Fe, Co, Ni, Gd, Dy, NiFe, CoFe, MnAs, MnBi, MnSb,CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 또는 Y3Fe5O12 등을 사용할 수 있다. 이때, 핀드막 및 자유막은 상술한 강자성 물질들 중 어느 하나로 이루어진 단일막으로 형성하거나, 이들이 적층된 적층막으로 형성할 수 있다.

또한, 핀드막 및 자유막은 상술한 강자성 물질들 중 어느 하나와 루테늄막(Ru)이 적층된 적층막으로 형성할 수 있다(예컨대, CdFe/Ru/CoFe). 또한, 핀드막 및 자유막은 강자성막, 반강자성 커플링 스페이서막(anti-ferromagnetic coupling spacer layer) 및 강자성막이 순차적으로 적층된 합성 반강자성막(synthetic anti-ferromagnetic layer, SAF layer)으로 형성할 수도 있다. 터널절연막은 핀드막과 자유막 사이의 터널링장벽(tunneling barrier)으로 작용하며, 절연특성을 갖는 물질은 모두 사용할 수 있다. 예를 들어, 터널절연막은 마그네슘산화막(MgO)으로 형성할 수 있다.

계속해서 살펴보면, MTJ 소자(22) 상부에 금속막 패턴(24)을 형성한다. 금속막 패턴(24)은 MTJ 소자(22)를 패터닝하는 공정에서 하드마스크 역할을 한다.

이어서, MTJ 소자(22)와, 금속막 패턴(24)을 덮을 수 있도록 보호막(23)을 형성한다. 보호막(23)을 형성한다. 보호막(23)은 실리콘 질화막으로 형성할 수 있다.

이어서, MTJ 소자(22)와 금속막 패턴(24) 및 보호막(23)을 덮을 수 있도록 절연막(25)을 형성한다. 절연막(25) 상부에 식각정지막(26) 및 절연막(27)을 형성한다. 식각정지막(26)은 절연막(25,27)과 식각선택비가 다른 물질로 형성한다.

이어서, MTJ 소자(22)와 금속막 패턴(24)의 상단부에 위치한 절연막(27)을 선택적으로 제거하여 홀을 형성한다. 이 과정에서 식각정지막(26)이 식각공정의 멈춤막 역할을 한다. 이어서, 식각정지막(26)을 선택적으로 제거한다.

이어서, 도2b에 도시된 바와 같이, 스텝 커버리지(Step coverage) 특성이 좋지 않은 물질로 오버행(overhang) 패턴을 형성한다. 이 공정은 마스크 공정없이, 스텝 커버리지가 낮은 산화물 예를 들어, PECVD 산화막 또는 스퍼트링(sputtering)된 산화물, 질화물 또는 금속막을 오버행 패턴으로 형성하는 것이다. 오버행 패턴(28)을 만드는 물질은 홀의 하단부에도 일부 형성될 수 있다(X 참조).

이어서, 도2c에 도시된 바와 같이, 오버행 패턴(28)을 식각마스크로 하여, 절연막(25)을 선택적으로 제거하고, 보호막(23)을 선택적으로 제거하여, MTJ 소자 (22) 상부에 있는 금속막 패턴(24)을 노출시키도록 한다. 이 과정에서 절연막(25)과 보호막(23)을 선택적으로 제거하는 공정에서, 오버행 패턴(28)이 MTJ 소자(22)의 측벽에 있는 보호막(23)이 제거되는 것을 방지해준다. 다시 말하면, 오버행 패턴(28)이 MTJ 소자(22)의 상부에 배치된 금속막 패턴(24)만 선택적으로 노출될 수 있도록 해주는 것이다. 절연막(25)과 보호막(23)을 선택적으로 제거하는 공정에서, 오버행 패턴(28)도 상당부분 소실된다(29 참조).

이어서, 노출된 금속막 패턴(24)과 전기적으로 연결되는 도전막을 홀의 내부에 매립한다. 이때 도전막은 금속막일 수 있으며, 듀얼 다마신 공법으로 진행할 수 있다.

지금까지 살펴본 바와 같이, 본 실시예에 따른 반도체 장치의 제조방법은 MTJ 소자를 형성하고, 그 상부에 배치된 전극막과 연결되는 도전막을 형성하기 위해, 전극막을 노출하는 공정에서 최대한, MTJ 소자의 측벽에 배치된 보호막이 제거되지 않도록 하는 것이 특징이다. 이를 위해, 별도의 마스크 공정없이 스텝커버리지가 낮은 산화물 또는 스퍼트링된 산화물, 질화물 또는 금속 등을 증착하여, 오버행 패턴을 형성하고, 오버행 패턴이 식각마스크의 역할을 할 수 있도록 한다.

도3은 본 발명에 의한 반도체 장치의 제조방법을 설명하는데 참조가 되는 도면으로, 스텝커버리지가 좋지 않은 막을 형성한 이후의 전자현미경 사진이다. 도3과 같이, 스텝 커버리지가 낮은 물질을 이용하면, 오버행 패턴을 형성할 수 있는 것이다.

MTJ 소자는 높은 터널저항비(TMR)와 적은 저항면적곱(RA)이 요구된다. 하지만 MTJ 소자를 구성하는 터널절연막은 제조공정 중에 물리적 또는 화학적 손상이 일어나기 쉬운 약점을 가지고 있다. 물리적 또는 화학적 손상이 일어나면, MTJ 소자의 TMR특성이나 RA 특성이 나빠진다. 그러나, MTJ 소자를 구비하는 반도체 장치는 최대한 MTJ 소자를 작게 제조하여야 집적도를 높일 수 있다.

따라서, MTJ 소자 상부에 배치된 전극막과 연결되는 도전막을 형성하기 위해, 전극막을 노출하는 공정에서 MTJ 소자를 보호하는 보호막이 쉽게 제거될 수 있으며, 그로 인해 MTJ 소자가 쉽게 데미지를 받을 수 있는 것이다.

그러나 본 실시예에 따른 반도체 장치의 제조방법은 오버행 패턴으로 인해, MTJ 소자 상부에 배치된 전극막과 연결되는 도전막을 형성하기 위해, 전극막을 노출하는 공정에서 MTJ 소자의 측면에 배치되는 보호막이 제거되지 않는다. 따라서, MTJ 소자의 전극막과 연결되는 도전막을 제조하는 공정을 완료한 이후에도 MTJ 소자의 특성을 유지할 수 있다.

본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.

Claims (8)

1. 기판상에 MTJ 소자/전극막 패턴을 형성하는 단계;
   상기 MTJ 소자/전극막 패턴을 보호하기 위한 보호막을 형성하는 단계;
   상기 보호막 상에 절연막을 형성하는 단계;
   선택적으로 상기 절연막을 제거하여 상기 MTJ 소자/전극막 패턴의 상부영역에 형성된 상기 절연막을 예정된 두께까지 남기는 제1 홀을 형성하는 단계;
   홀의 하단부 소정의 외곽 영역을 가릴 수 있도록 상기 제1 홀의 측벽으로부터 돌출되어 생기는 오버행 패턴을 생성하는 단계;
   상기 오버행 패턴을 마스크로 하여 제1 홀의 하단부에 노출된 상기 절연막을 선택적으로 제거하여 상기 전극막 패턴이 노출되는 제2 홀을 형성하는 단계; 및
   상기 제2 홀에 의해 노출된 상기 전극막 패턴에 전기적으로 연결하는 도전막 패턴을 형성하는 단계
   를 포함하는 반도체 장치의 제조방법.
   
2. 제 1 항에 있어서,
   오버행 패턴은
   마스크 공정없이 PECVD 산화막을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
   
3. 제 1 항에 있어서,
   상기 오버행 패턴은
   마스크 공정없이 질화물 또는 금속막을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
   
4. 제 1 항에 있어서,
   상기 오버행 패턴은
   스퍼트링 공법을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
   
5. 제 1 항에 있어서,
   상기 전극막 패턴에 전기적으로 연결하는 도전막 패턴을 형성하는 단계는
   듀얼다마신 공법을 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
   
6. MTJ 소자;
   상기 MTJ 소자 상에 구비된 전극막 패턴;
   상기 MTJ 소자/전극막 패턴을 보호하기 위해 그 형태에 따라 구비되며, 상기 전극막 패턴의 일정영역을 노출시키도록 배치된 보호막;
   상기 보호막상에 구비되며, 상기 전극막 패턴의 일정영역을 노출시키도록 제제1 홀을 형성하며 배치된 제1 절연막;
   상기 제1 절연막상에 배치되며, 상기 제1 홀상에 더 넓은 폭을 가지는 제2 홀을 형성하며 배치된 제2 절연막; 및
   상기 제1 및 제2 홀에 매립되어 상기 전극막 패턴과 전기적으로 연결된 콘택플러그를 구비하는 반도체 장치.
   
7. 제 6 항에 있어서,
   상기 MTJ 소자는 고정막/터널절연막/자유막을 포함하는 것을 특징으로 하는 반도체 장치.
   
8. 제 6 항에 있어서,
   상기 보호막은 실리콘절연막을 포함하는 것을 특징으로 하는 반도체 장치.
   

Images