KR20060004977A - 반도체 디바이스 제조 방법, ｃｍｏｓ 트랜지스터 제조방법 및 반도체 디바이스 - Google Patents

반도체 디바이스 제조 방법, ｃｍｏｓ 트랜지스터 제조방법 및 반도체 디바이스 Download PDF

Info

Publication number
KR20060004977A
KR20060004977A KR1020057020986A KR20057020986A KR20060004977A KR 20060004977 A KR20060004977 A KR 20060004977A KR 1020057020986 A KR1020057020986 A KR 1020057020986A KR 20057020986 A KR20057020986 A KR 20057020986A KR 20060004977 A KR20060004977 A KR 20060004977A
Authority
KR
South Korea
Prior art keywords
gate electrode
metal layer
semiconductor device
metal
oxide
Prior art date
Application number
KR1020057020986A
Other languages
English (en)
Other versions
KR100738711B1 (ko
Inventor
로버트 차우
마크 도크지
마르쿠스 쿤
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20060004977A publication Critical patent/KR20060004977A/ko
Application granted granted Critical
Publication of KR100738711B1 publication Critical patent/KR100738711B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 디바이스 제조 방법에 관한 것이다. 이 방법은 기판 상에 유전체층을 형성하는 단계와, 유전체층 상에 불순물 함유 금속층을 형성하는 단계를 포함한다. 그 다음에, 불순물 함유 금속층으로부터 금속 게이트 전극이 형성된다. 또한 본 발명은 기판 상에 형성된 유전체층 상에 형성되는 금속 게이트 전극을 포함하는 반도체 디바이스에 관한 것이다. 금속 게이트 전극은 적어도 약 0.1 eV 만큼 금속 게이트 전극의 일함수를 이동시킬 수 있는 양의 불순물을 포함한다.

Description

반도체 디바이스 제조 방법, ＣＭＯＳ 트랜지스터 제조 방법 및 반도체 디바이스{A METHOD FOR MAKING A SEMICONDUCTOR DEVICE HAVING A METAL GATE ELECTRODE}
본 발명은 반도체 디바이스 제조 방법에 관한 것으로서, 금속 게이트 전극을 포함하는 반도체 디바이스에 관한 것이다.
실리콘 이산화물로 형성된 초박형 게이트 유전체를 갖는 MOS 전계 효과 트랜지스터는 게이트 누설 전류가 허용치를 초과할 수 있다. 실리콘 이산화물 대신에 하이-k 유전체 재료로 게이트 유전체를 형성하면 게이트 누설을 줄일 수 있다. 그러나, 이러한 유전체는 폴리실리콘과 함께 사용될 수 없을 수도 있다. 이러한 이유로, 폴리실리콘 기반의 게이트 전극을 하이-k 게이트 유전체를 포함하는 디바이스용 금속 게이트 전극으로 교체하는 것이 바람직할 수도 있다.
금속 게이트 전극에 대한 최적의 일함수는, 그것이 NMOS 트랜지스터를 형성하는데 사용되는 지 또는 PMOS 트랜지스터를 형성하는데 사용되는 지에 따라서 다를 것이다. 동일 재료가 NMOS 및 PMOS 트랜지스터용 금속 게이트 전극을 형성하는 데 사용되는 경우, 게이트 전극은 두 유형의 디바이스 모두에 대해 바람직한 일함수를 보여줄 수 없다. 만약 NMOS 트랜지스터의 게이트 전극에 대해 만족스러운 일함수를 보장하도록 재료가 선택되면, PMOS 트랜지스터의 게이트 전극에 대한 일함수는 만족스럽지 못할 것이다. 이와 유사하게, PMOS 트랜지스터의 게이트 전극에 대해 만족서러운 일함수를 보장하는 재료를 선택하면, NMOS 트랜지스터의 게이트 전극은 적절한 일함수를 가질 수 없게 될 것이다. 중간갭(midgap) 재료(즉, NMOS 및 PMOS 트랜지스터용 금속 게이트 전극에 중간 일함수를 제공하는 재료)를 선택하면 두 트랜지스터 모두에 대해 준최적의(suboptimal) 일함수를 얻을 것이다.
제 1 재료로 NMOS 트랜지스터의 금속 게이트 전극을 형성하고 제 2 재료로 PMOS 트랜지스터의 금속 게이트 전극을 형성함으로써 이 문제를 해결하는 것이 가능할 수도 있다. 제 1 재료는 NMOS 게이트 전극에 대한 만족스러운 일함수를 보장하는 반면에, 제 2 재료는 PMOS 게이트 전극에 대한 만족스러운 일함수를 보장할 수도 있다. 그러나, 이러한 이중 게이트 디바이스를 형성하는 공정은 복잡하고 비용이 많이 든다.
따라서, 금속 게이트 전극을 포함하는 반도체 디바이스를 제조한 개선된 공정이 요구된다. NMOS 및 PMOS 트랜지스터 모두에 대해 최적의 일함수를 나타내는 금속 게이트 전극을 갖는 디바이스를 제조하기 위한 비교적 저렴하고 복잡하지 않은 공정이 요구된다. 본 발명의 방법은 그러한 공정을 제공한다.
도 1a 내지 1d는 본 발명의 일실시예를 실시할 때 형성될 수 있는 구조물의 단면을 도시한 도면.
도 2는 얼마나 다양한 원소의 일함수가 그들의 전기음성도(electronegativity)에 의해 스케일링되는 지를 보여주는 도표.
도 3a 내지 3d는 본 발명의 방법의 제 2 실시예를 실시할 때 형성될 수 있는 구조물의 단면을 도시한 도면.
도면에 도시된 특징부들은 실제 축척으로 도시하지 않았다.
이하에서는 반도체 디바이스를 제조하는 방법을 설명한다. 이 방법은 기판 상에 유전체층을 형성하는 단계와, 유전체층 상에 금속을 함유하는 불순물층을 형성하는 단계를 포함한다. 그 다음에 금속을 함유하는 불순물층으로부터 금속 게이트 전극을 형성한다. 다음은 금속 게이트 전극을 포함하는 반도체 디바이스를 설명한다. 이 디바이스는 기판 상에 형성된 유전체층과, 유전체층 상에 형성되는 금속 게이트 전극을 포함한다. 금속 게이트 전극은 충분한 양의 불순물을 포함하여 적어도 약 0.1 eV 만큼 금속 게이트 전극의 일함수를 이동시킨다.
다음은 본 발명의 철저한 이해를 위해 다수의 세부사항을 설명한다. 그러나, 당업자라면, 본 발명이 본 명세서에 개시된 것과 다른 많은 방법으로 실시될 수도 있음을 알 수 있을 것이다. 따라서 본 발명은 후술하는 특정한 세부 사항에 한정되지 않는다.
도 1a 내지 1d는 본 발명의 방법의 일실시예를 실시할 때 형성될 수 있는 구조물을 도시한 것이다. 먼저, 기판(100) 상에 유전체층(101)을 형성하여 도 1a의 구조물을 생성한다. 기판(100)은 벌크 실리콘 또는 SOI(silicon on insulation) 기판을 포함할 수도 있다. 이와 달리, 기판(100)은 게르마늄, 인듐 안티모나이드, 레드 텔루라이드(lead telluride)P, 인듐 아스나이드, 인듐 포스파이드, 갈륨 아스나이드 또는 갈륨 안티모나이드와 같은 다른 재료(실리콘과 결합될 수도 있고 결합되지 않을 수도 있다)를 포함할 수도 있다. 기판(100)을 형성할 수 있는 재료의 몇몇 예가 본 명세서에 기술되어 있지만, 반도체 디바이스를 형성하는 바탕이 되는 어떠한 재료도 본 발명의 사상 및 범주 내에 포함될 수 있다.
유전체층(101)은 바람직하게는 하이-k 게이트 유전체층을 포함한다. 하이-k 게이트 유전체를 형성하는데 사용될 수 있는 재료로는 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 티타늄 산화물, 탄탈 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 레드 스칸듐 탄탈 산화물 및 레드 징크 니오브(lead zinc niobate)가 있다. 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 및 알루미늄 산화물이 특히 바람직하다. 유전체층(101)을 형성하는데 사용될 수 있는 재료의 몇몇 예가 본 명세서에 개시되어 있지만, 이 층은 게이트 누설을 줄이는 다른 재료로 형성될 수도 있다.
유전체층(101)은, 예를 들어 종래의 화학 기상 증착(CVD), 저압 CVD 또는 물 리적 기상 증착(PVD) 공정과 같은 종래의 증착 방법을 이용하여 기판(100) 상에 형성될 수도 있다. 바람직하게는, 종래의 원자층 CVD 공정이 이용된다. 이러한 공정에서, 금속 산화물 전구체(precursor)(예를 들면, 금속 염화물) 및 스팀을 선택된 유량(flow rate)으로 CVD 반응기에 공급할 수도 있는데, 이 반응기는 선택된 온도 및 압력에서 작동하여 기판(100)과 유전체층(101) 사이에 극도로 평탄한 계면을 생성한다. CVD 반응기는 원하는 두께를 갖는 층을 형성할 수 있도록 충분히 오랫동안 작동한다. 대부분의 애플리케이션에서, 유전체층(101)의 두께는 약 60 옹스트롬 미만이며, 보다 바람직하게는 약 5 옹스트롬 내지 약 40 옹스트롬이다.
유전체층(101)을 기판(100) 상에 형성한 후에, 금속 게이트 전극을 유전체층(101) 상에 형성한다. 바람직한 실시예에서는, 먼저 유전체층(101) 상에 금속층(102)을 형성함으로써 금속 게이트 전극을 형성하여 도 1b의 구조물을 생성한다. 금속층(102)은 금속 게이트 전극을 도출해 낼 수 있는 어떠한 도전성 재료도 포함할 수 있다. 바람직하게는, 금속층(102)은 반도체 디바이스용 금속 게이트 전극을 형성하는데 적합하게 하는 에칭 및 열적 안정성의 특징을 갖는다. 이 점에 있어서, 금속층(102)이 예를 들어 약 900℃가 넘는 비교적 높은 온도에 견디도록 하는 것이 바람직하다. 만약 금속층(102)이 이러한 비교적 높은 온도에 견딜 수 있으면, 반도체 디바이스를 형성하기 위한 전체 공정에 이 층을 통합시키는 것이 보다 쉬울 수도 있다.
금속층(102)을 형성하는 고온에 견디는 재료의 예로는 텅스텐, 백금, 루테늄, 팔라듐, 몰리브덴, 니오븀 및 이들 또는 다른 원소의 합금이 있다. 금속층 (102)은 다른 낮은 도전성의 금속 화합물을 포함할 수도 있다. 이러한 화합물은, 예를 들어 티타늄 탄화물, 지르코늄 탄화물, 탄탈 탄화물 및 텅스텐 탄화물과 같은 금속 탄화물과, 티타늄 질화물 및 탄탈 질화물과 같은 금속 질화물과, 루테늄 산화물과 같은 도전성 금속 산화물을 포함한다.
금속층(102)은 바람직하게는 고온 어닐 공정에 견딜 수 있는 재료를 포함하지만, 금속층(102)은 예를 들어 알루미늄, 티타늄 또는 탄탈과 같은 다른 재료를 포함할 수도 있다. 금속층(102)을 형성하는데 사용될 수 있는 재료의 몇몇 예가 본 명세서에 기술되어 있지만, 금속층(102)은 다른 재료로 형성될 수도 있다. 따라서, 본 명세서에서 사용되는 "금속층"이라는 용어는 금속 게이트 전극(즉, 의미있는 양의 실리콘 또는 폴리실리콘을 함유하지 않는 게이트 전극)을 도출할 수 있는 어떠한 도전성 재료도 포함한다.
금속층(102)은, 예를 들어 종래의 원자층 CVD 공정과 같은 종래의 CVD 또는 PVD 공정을 이용하여 유전체층(101) 상에 형성될 수도 있으며, 바람직한 두께 범위는 약 50 옹스트롬 내지 약 2,000 옹스트롬이다. 금속층(102)이 형성될 때, 도펀트가 금속층(102)에 투여될 수도 있다. 예를 들면, 층(102)을 형성하는데 CVD 공정을 이용하는 경우, 층(102)이 증착될 때 도펀트가 층(102)에 투여될 수도 있다. 층(102)에 투여되는 도펀트의 양은 증착 온도에 따라 변할 수 있으며, 온도를 변화시킴으로써 도펀트 레벨을 변화시킬 수도 있다. 일례로서, 증착 온도를 낮추면 금속층(102)에 부가되는 염소의 양을 증가시킬 수도 있다. 그 결과 도펀트 농도는 또한 CVD 반응기로 투입되는 공정 기체에 포함되는 원소의 유형 및 양에 의해 영향 을 받을 수도 있다.
증착될 때 도핑되는 금속층은 본 명세서에서 사용되는 "금속층"의 정의 내에 포함된다. 당업자들은 유전체층(101) 상에 금속층(102)을 형성하는데 사용되는 장비, 재료 및 절차에 대해 잘 알고 있으므로, 이 공정 단계에 대해 추가의 자세한 설명은 생략한다.
증착 시에, 금속층(102)은 만족할만한 일함수를 갖고 있지 않으면, 게이트 전극을 형성하는데 적합하지 않을 수도 있다. 본 발명의 이 실시예에서는, 금속층의 일함수를 이동시키기 위해 금속층(102)에 불순물을 첨가한다. 이들 불순물은 금속층에 첨가될 때, 금속층(102)의 일함수를 상승시키거나 하강시키는 하나 이상의 원소를 포함할 수도 있다. 바람직한 실시에에서는, 층의 일함수를 적어도 약 0.1 eV만큼 이동시키기 위해 충분한 양의 원소 또는 원소들을 층(102)에 첨가한다. 층(102)으로부터 NMOS 트랜지스터를 형성할 때, 예를 들어 약 1.7보다 낮은 전기음성도 값과 같은 비교적 낮은 전기음성도를 갖는 원소를 사용해야 한다. PMOS 트랜지스터를 형성하는 경우에는, 예를 들어 약 2.8보다 높은 전기 음성도 값과 같은 비교적 높은 전기음성도를 갖는 원소를 사용해야 한다.
도 2는 재료의 일함수가 전기음성도에 의해 어떻게 스케일링되는 지를 나타내는 도표이다. 금속층(102)에 비교적 높은 전기음성도를 갖는 상당한 양의 재료를 첨가시키면, 금속층(102)의 일함수가 상승하는 반면에, 금속층(102)에 비교적 낮은 전기음성도를 갖는 상당한 양의 재료를 첨가시키면 금속층(102)의 일함수가 낮아진다. 이 도표로부터 알 수 있듯이, 중간갭(midgap) 막(예를 들면, 약 4.3 eV 내지 약 4.9 eV의 일함수를 갖는 막)의 일함수를 감소시켜 금속층을 NMOS 게이트 전극을 형성하는데 적합하도록 할 수 있는 원소로는 란탄족 금속, 스칸듐, 지르코늄, 하프늄, 알루미늄, 티타늄, 탄탈, 니오븀 및 텅스텐이 있다. 다른 잠재적으로 유용한 원소들로는 알칼리 금속 및 알칼리 토금속(alkaline earth metal)이 있다. 금속층(102)의 일함수를 감소시키는데에는 알루미늄 및 세륨이 특히 바람직할 수 있다. PMOS 게이트 전극을 형성하는데 적합하도록 중간갭 막의 일함수를 증가시키는 원소로는 질소, 염소, 산소, 플루오르 및 브롬이 있다. 염소는 금속층(102)의 일함수를 상승시키는데 특히 바람직한 원소이다.
금속층(102)의 일함수를 원하는 레벨로 상승시키거나 또는 감소시키는 최선의 원소는 금속층(102)의 조성물 및 특성에 의존할 것이다. 전기음성도의 값이 2.2인 원소(예를 들면, 백금, 팔라듐, 루테늄 및 요오드)도 일부 금속층의 일함수를 상승시킬 수도 있다. 금속층(102)의 일함수를 이동시킬 수 있는 원소의 일부 예들이 본 명세서에 제시되어 있지만, 다른 원소들이 그 대신 사용될 수도 있다. 따라서, 본 발명의 공정은 금속층(102)의 일함수를 변경시킬 수 있는 어떠한 원소도 사용할 수 있는 것으로 이해해야 한다. 하나의 원소를 층(102)에 첨가하는 것이 최선인 지 아니면 복수의 원소를 첨가하는 것이 최선인 지는 그 응용에 달려있다.
전술한 일함수 이동 원소는 임의의 종래의 도핑 공정을 이용하여 금속층(102)에 첨가될 수도 있다. 그러한 공정의 예로는 이온 주입, 플라즈마 강화 이온 주입, 로 확산 및 플라즈마 증착이 있다. 그러한 원소는 또한 층(102)의 표면에 그들을 함유하는 막을 먼저 증착함으로써 금속층(102)에 첨가될 수도 있으며, 그러면 막으로부터 층(102)으로 재료의 확산이 일어난다. 도 1c는 이온 주입 공정을 이용하여 금속층(102)에 일함수 이동 원소를 투입하는 것을 도시하고 있다. 당업자들은 이러한 원소를 금속층(102)에 첨가하는데 사용될 수 있는 장비, 재료 및 단계들을 잘 알고 있을 것이므로, 이 공정에 대한 추가의 세부 사항에 대해서는 설명을 생략한다.
목적하는 레벨로 일함수를 이동시키기 위해 금속층(102)에 첨가하는 불순물 또는 불순물들의 최적의 농도는 층(102)(최초 일함수를 포함하는)의 조성물 및 특성과, 사용된 불순물의 유형 및 타겟 일함수에 달려있다. (예를 들면 NMOS 응용을 위해 층(102)을 조절하기 위해)금속층(102)의 일함수를 4.3 eV로부터 4.2 eV로 이동시키는데 필요한 제 1 불순물의 양은 (예를 들어 PMOS 응용을 위해 층(102)을 조절하기 위해) 일함수를 4.3 eV로부터 5.0 eV로 이동시키는데 필요한 제 2 불순물의 양보다 실질적으로 더 작을 가능성이 높다. 대부분의 응용예에서, 금속층(102)이 결과의 불순물 함유 금속층의 약 3 내지 약 50 원자 백분율을 포함할 때까지 금속층(102)에 적절한 원소를 첨가하면, 만족스러운 정도로 일함수를 이동시킬 수 있을 것이다. 많은 응용예에서, 결과의 층의 약 5 내지 20 원자 백분율을 포함할 때까지 불순물을 첨가하면 만족스러울 것이다.
불순물을 층(102)에 첨가한 후에, 종래의 기법을 이용하여 층(101) 및 층(102)을 에칭하여, 도 1d에 도시된 바와 같이 금속 게이트 전극(103)을 형성한다. 예를 들어 소스 및 드레인 영역과, 디바이스의 접촉 영역을 형성하는 것과 같이 트 랜지스터를 완성하기 위한 후속 단계들은 당업자에게 공지되어 있으므로, 여기서는 더 이상 상세하게 설명하지 않는다.
도 3a 내지 3d는 본 발명의 방법의 제 2 실시예를 실시할 때 형성될 수 있는 구조물의 단면도이다. 이 실시예에서는, 본 발명의 방법이 만족스러운 일함수를 갖는 NMOS 및 PMOS 트랜지스터를 구비하는 CMOS 디바이스를 형성하는데 이용된다.
(예를 들면, 전술한 재료 및 공정 단계를 이용하여) 유전체층(201) 상에 금속층(202)을 형성한 후에, 금속층(202)의 일부분(210)을 예를 들어 포토레지스트(215)로 마스킹하여 도 3a의 구조물을 형성한다. 바람직한 실시예에서는, 금속층(202)이 약 4.3 eV 내지 4.9 eV의 일함수를 갖는다. CMOS 디바이스용 PMOS 트랜지스터는 금속층(202)이 마스킹되는 경우에 생성되고, CMOS용 NMOS 트랜지스터는 금속층(202)이 노출된 채로 있는 경우에 형성된다. 부분(210)을 마스킹한 후에, 도 3b에 도시된 바와 같이 금속층(202)의 노출된 부분(211)에 불순물을 투입한다. 불순물은 하나 이상의 전술한 원소를 포함하며, 전술한 공정들 중 어느 한 공정을 이용하여 금속층(202)에 첨가될 수도 있다.
층(202)이 노출되는 장소에 NMOS 트랜지스터가 형성될 때, NMOS 트랜지스터용 금속 게이트 전극에 적합한 레벨로 금속층(202)의 일함수를 이동시키는 원소가 선택될 것이다. 바람직한 실시예에서는, 충분한 양의 제 1 원소를 금속층(202)의 노출된 부분(211)에 첨가하여, 그 층의 제 1 부분의 일함수를 약 4.0 eV 내지 약 4.2 eV로 낮춘다. NMOS 트랜지스터 제조에 적합한 원소는 위와 동일하다.
금속층(202)의 일부의 일함수를 NMOS 트랜지스터에 대해 유망한 레벨로 이동 시키는 원소로 노출된 부분(211)을 도핑한 후에, 부분(211)을 (포토레지스트(216)에 의해)마스킹하고, 부분(210)을 노출시킨다. 부분(211)을 마스킹한 후에, 도 3c에 도시된 바와 같이 노출된 부분(210)에 불순물을 투입한다. 금속층(202)이 노출되는 곳에 PMOS 트랜지스터가 형성되면, 금속층(202)의 일함수를 PMOS 트랜지스터용 금속 게이트 전극에 적합한 레벨로 이동시키는 원소가 선택되어야 한다. 바람직한 실시예에서는, 충분한 양의 제 2 원소가 금속층(202)의 노출된 부분(210)에 첨가되어 그 층의 제 2 부분의 일함수를 약 5.0 eV 내지 약 5.2 eV로 상승시킨다. PMOS 트랜지스터 제조에 적합한 원소는 위와 동일하다.
금속층(202)의 다른 부분을 도핑하는 순서는 중요하지 않다. 도시된 바와 같이, 금속층의 제 2 부분이 비교적 높은 전기음성도 값을 갖는 원소로 도핑되기 전에, 금속층(202)의 제 1 부분이 비교적 낮은 전기음성도 값을 갖는 원소로 도핑될 수도 있다. 그러나, 본 발명의 이 실시예는 또한 금속층(202)의 제 2 부분이 비교적 낮은 전기음성도 값을 갖는 원소로 도핑되기 전에 층(202)의 제 1 부분이 비교적 높은 전기 음성도 값을 갖는 원소로 도핑되는 프로세스를 고려할 수도 있다.
전술한 바와 같이, 금속층의 제 1 부분의 일함수를 적절히 감소시키고 그 층의 제 2 부분의 일함수를 증가시키기 위해 금속층(202)에 첨가되는 불순물의 최적의 농도는 층(202)의 조성 및 특성과, 사용된 불순물의 유형과, 타겟 일함수에 달려있다. 대부분의 애플리케이션에서는, 결과의 불순물 함유 금속층의 제 1 및 제 2 부분 각각의 약 3 내지 약 50 원자 백분율을 포함할 때까지 금속층에 불순물을 첨가하는 것이 바람직하다.
일함수가 약 4.5 eV인 티타늄 탄화물 금속층의 제 1 부분의 일함수는, 약 11 원자 백분율의 알루미늄을 포함하는 층을 생성할 정도의 양의 알루미늄을 첨가함으로써 약 4.2 eV의 값으로 이동될 수 있다. 이러한 금속층의 제 2 부분의 일함수는 약 12 원자 백분율 염소를 포함하는 층을 생성할 정도의 양의 염소를 첨가함으로써 약 5.1 eV의 값으로 이동될 수 있다.
만족스러운 전기 특성을 갖는 게이트 전극이 NMOS 및 PMOS 트랜지스터 모두를 위한 금속층(202)으로부터 도출될 수 있도록 금속층(202)의 다른 부분의 일함수를 이동시킨 후에, 금속층(202) 및 유전체층(201)을 에칭하여 도 3d의 구조물을 생성할 수도 있다. 이 구조물은 NMOS 트랜지스터에 적합한 일함수를 갖는 NMOS 게이트 전극(220) 및 PMOS 트랜지스터에 적합한 일함수를 갖는 PMOS 게이트 전극(230)을 포함한다. 당업자들은 NMOS 및 PMOS 트랜지스터를 완성하는 단계들을 잘 알고 있을 것이므로, 이에 대한 상세한 설명은 생략한다.
본 발명의 방법은 단일 금속층이 상이한 불순물(예를 들면, 비교적 높거나 비교적 낮은 전기음성도 값을 갖는 불순물)에 의해 수정될 수 있도록 하며, 금속층이 NMOS 또는 PMOS 게이트 전극을 형성하는 지에 관계없이, 게이트 전극이 최적의 일함수를 갖는 층으로부터 형성될 수 있게 한다. 따라서 전술한 방법은 이중 금속 게이트 전극 공정이 요구하는 복잡하고 비용이 많이 드는 공정을 수행할 필요없이 NMOS 및 PMOS 트랜지스터 모두에 대해 적절한 일함수를 갖는 금속 게이트 전극을 포함하는 CMOS의 제조를 가능하게 한다.
전술한 실시예는 만족스러운 일함수를 갖는 NMOS 및 PMOS 게이트 전극을 모두 형성하는데 사용될 수 있게 하는 금속층을 수정하는 공정의 예를 제공하지만, 본 발명은 이들 특정 실시예에 제한되지 않고, 대신에 이런 방법으로 사용될 수 있는 금속층 수정을 위한 다른 공정을 고려할 수도 있다.
전술한 방법 외에, 본 발명은 기판(100) 상에 형성되는 유전체층(101) 및 유전체층(101) 상에 형성되는 금속 게이트 전극(103)을 고려할 수 있다. 전술한 바와 같이, 금속 게이트 전극(103)은 적어도 약 0.1 eV 만큼 자신의 일함수를 이동시킬 수 있는 양의 불순물을 포함한다. 이 반도체 디바이스용의 금속 게이트 전극은 NMOS 트랜지스터용 게이트 전극으로서 작용할 수도 있다. 이 경우, 불순물은 약 1.7보다 작은 전기음성도의 값을 갖는 원소가 바람직하다. 금속 게이트 전극이 PMOS 트랜지스터용의 게이트 전극으로서 작용하는 경우, 불순물은 약 2.8보다 큰 전기음성도를 갖는 원소가 바람직하다. 또한, 전술한 바와 같이, 불순물 또는 불순물들은 약 3 내지 50 원자 백분율의 농도로 금속 게이트 전극에 존재하는 것이 바람직하다.
반도체 디바이스가 CMOS 트랜지스터를 포함하는 경우, 반도체 디바이스는 제 1 금속 게이트 전극 및 제 2 금속 게이트 전극을 포함할 것이다. 제 1 금속 게이트 전극은 적어도 약 0.1 eV 만큼 제 1 금속 게이트 전극의 일함수를 낮게 하기에 충분한 양의 제 1 원소를 포함하는 것이 바람직하고, 제 2 금속 게이트 전극은 적어도 약 0.1 eV 만큼 제 2 금속 게이트 전극의 일함수를 높게 하기에 충분한 양의 제 2 원소를 포함하는 것이 바람직하다. 제 1 금속 게이트 전극이 NMOS 트랜지스 터용의 게이트 전극으로 작용하는 경우, 제 1 원소가 약 1.7보다 작은 전기음성도 값을 갖는 것이 바람직하다. 제 2 금속 게이트 전극이 PMOS 트랜지스터용의 게이트 전극으로 작용하는 경우, 제 2 원소가 약 2.8보다 큰 전기음성도 값을 갖는 것이 바람직하다.
본 명세서에 기술되고 청구된 반도체 디바이스는 위에서 상세하게 설명한 공정들을 이용하여 형성될 수 있지만, 이와 달리 다른 유형의 공정들을 이용하여 형성될 수도 있다. 이 때문에, 본 발명의 반도체 디바이스는 전술한 공정을 이용하여 형성될 수 있는 디바이스에 한정되지는 않는다.
전술한 설명은 본 발명에서 이용될 수 있는 소정의 단계들 및 재료들을 열거하였지만, 당업자들은 많은 수정 및 대체가 이루어질 수도 있음을 알 수 있을 것이다. 따라서, 그러한 모든 수정, 변형 및 추가는 첨부한 청구범위에 정의된 바와 같이 본 발명의 사상 및 범주 내에 포함되는 것으로 간주되어야 한다.

Claims (30)

  1. 반도체 디바이스 제조 방법에 있어서,
    기판 상에 유전체층을 형성하는 단계와,
    상기 유전체층 상에 불순물을 함유하는 금속층을 형성하는 단계와,
    상기 불순물을 함유하는 금속층으로부터 금속 게이트 전극을 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 유전체층은 하이-k 게이트 유전체층을 포함하는
    반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 하이-k 게이트 유전체층은 원자층 화학 기상 증착에 의해 형성되고, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 티타늄 산화물, 탄탈 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 레드 스 칸듐 탄탈 산화물 및 레드 징크 니오브(lead zinc niobate)로 이루어진 그룹으로부터 선택된 재료를 포함하는
    반도체 디바이스 제조 방법.
  4. 제 1 항에 있어서,
    상기 불순물을 함유하는 금속층은 약 900℃를 넘는 온도에 견딜 수 있는
    반도체 디바이스 제조 방법.
  5. 제 2 항에 있어서,
    상기 불순물을 함유하는 금속층은 텅스텐, 백금, 루테늄, 팔라듐, 몰리브덴, 니오븀 및 이들의 합금, 금속 탄화물, 금속 질화물 및 도전성 금속 산화물로 이루어진 그룹으로부터 선택되는 재료를 포함하는
    반도체 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    상기 불순물을 함유하는 금속층은 티타늄 탄화물, 지르코늄 탄화물, 탄탈 탄화물 및 텅스텐 탄화물, 티타늄 질화물, 탄탈 질화물 및 루테늄 산화물로 이루어진 그룹으로부터 선택되는 재료를 포함하는
    반도체 디바이스 제조 방법.
  7. 제 1 항에 있어서,
    상기 불순물을 포함하는 금속층은
    약 4.3 eV 내지 약 4.9 eV의 일함수를 갖는 금속층을 형성하는 단계와,
    상기 금속층의 일함수를 적어도 약 0.1 eV 만큼 이동시킬 수 있는 양의 원소를 상기 금속층에 첨가하는 단계를 통해 형성되는
    반도체 디바이스 제조 방법.
  8. 제 7 항에 있어서,
    상기 금속 게이트 전극은 NMOS 트랜지스터용 게이트 전극으로 작용하고, 상기 원소는 약 1.7보다 작은 전기음성도 값을 갖는
    반도체 디바이스 제조 방법.
  9. 제 8 항에 있어서,
    상기 원소는 란탄족 금속, 알칼리 금속, 알칼리 토금속(alkaline earth metal), 스칸듐, 지르코늄, 하프늄, 알루미늄, 티타늄, 탄탈, 니오븀 및 텅스텐으로 이루어진 그룹으로부터 선택되는
    반도체 디바이스 제조 방법.
  10. 제 9 항에 있어서,
    상기 원소는 알루미늄인
    반도체 디바이스 제조 방법.
  11. 제 7 항에 있어서,
    상기 금속 게이트 전극은 PMOS 트랜지스터용 게이트 전극으로 작용하고, 상기 원소는 약 2.8보다 큰 전기음성도를 갖는
    반도체 디바이스 제조 방법.
  12. 제 11 항에 있어서,
    상기 원소는 질소, 염소, 산소, 플루오르 및 브롬으로 이루어진 그룹으로부터 선택되는
    반도체 디바이스 제조 방법.
  13. 제 12 항에 있어서,
    상기 원소는 염소인
    반도체 디바이스 제조 방법.
  14. 제 7 항에 있어서,
    상기 원소는, 상기 불순물을 함유하는 금속층의 약 3 내지 약 50 원자 백분율이 될 때까지 상기 금속층에 첨가되는
    반도체 디바이스 제조 방법.
  15. CMOS 트랜지스터 제조 방법에 있어서,
    기판 상에 하이-k 게이트 유전체층을 형성하는 단계와,
    상기 하이-k 게이트 유전체층 상에 불순물을 함유하는 금속층을 형성하는 단계를 포함하되,
    상기 불순물을 함유하는 금속층의 제 1 부분은 상기 금속층의 일함수를 낮추기 위한 충분한 양의 제 1 원소를 포함하고, 상기 불순물을 함유하는 금속층의 제 2 부분은 상기 금속층의 일함수를 높이기 위한 충분한 양의 제 2 원소를 포함하는
    CMOS 트랜지스터 제조 방법.
  16. 제 15 항에 있어서,
    상기 불순물을 함유하는 금속층의 제 1 부분으로부터 NMOS 트랜지스터용의 게이트 전극을 형성하는 단계와,
    상기 불순물을 함유하는 금속층의 상기 제 2 부분으로부터 PMOS 트랜지스터용의 게이트 전극을 형성하는 단계를 더 포함하고,
    상기 제 1 원소는 약 1.7보다 작은 전기음성도 값을 가지며, 상기 제 2 원소는 약 2.8보다 더 큰 전기음성도 값을 갖는
    CMOS 트랜지스터 제조 방법.
  17. 제 15 항에 있어서,
    상기 불순물을 함유하는 금속층은
    약 4.3 eV 내지 약 4.9 eV의 일함수를 갖는 금속층을 형성하는 단계와,
    상기 금속층의 제 1 부분에, 상기 금속층의 일함수를 약 4.0 eV 내지 약 4.2 eV로 낮출 수 있는 양의 제 1 원소를 첨가하는 단계와,
    상기 금속층의 제 2 부분에, 상기 금속층의 일함수를 약 5.0 eV 내지 약 5.2 eV로 높일 수 있는 양의 제 2 원소를 첨가하는 단계를 통해 형성되는
    CMOS 트랜지스터 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 1 원소는 상기 금속층의 제 2 부분이 마스킹되어 있는 동안에 상기 금속층의 제 1 부분에 첨가되고, 상기 제 2 원소는 상기 금속층의 제 1 부분이 마스킹되어 있는 동안에 상기 금속층의 제 2 부분에 첨가되는
    CMOS 트랜지스터 제조 방법.
  19. 제 18 항에 있어서,
    상기 제 1 원소는 란탄족 금속, 스칸듐, 지르코늄, 하프늄, 알루미늄, 티타늄, 탄탈, 니오븀 및 텅스텐으로 이루어지는 그룹으로부터 선택되고, 상기 제 2 원소는 질소, 염소, 산소, 플루오르 및 브롬으로 이루어지는 그룹으로부터 선택되는
    CMOS 트랜지스터 제조 방법.
  20. 제 19 항에 있어서,
    상기 제 1 원소는 상기 불순물을 함유하는 금속층의 상기 제 1 부분의 약 3 내지 약 50 원자 백분율이 될 때까지 상기 금속층에 첨가되고, 상기 제 2 원소는 상기 불순물을 함유하는 금속층의 상기 제 2 부분의 약 3 내지 약 50 원자 백분율이 될 때까지 상기 금속층에 첨가되는
    CMOS 트랜지스터 제조 방법.
  21. 반도체 디바이스에 있어서,
    기판 상에 형성된 유전체층과,
    상기 유전체층 상에 형성된 금속 게이트 전극을 포함하되,
    상기 금속 게이트 전극은 상기 금속 게이트 전극의 일함수를 적어도 약 0.1 eV 만큼 이동시킬 수 있는 양의 불순물을 포함하는
    반도체 디바이스.
  22. 제 21 항에 있어서,
    상기 유전체층은 하이-k 게이트 유전체층을 포함하는
    반도체 디바이스.
  23. 제 22 항에 있어서,
    상기 하이-k 게이트 유전체층은 원자층 화학 기상 증착에 의해 형성되고, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 티타늄 산화물, 탄탈 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티 타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 레드 스칸듐 탄탈 산화물 및 레드 징크 니오브(lead zinc niobate)로 이루어진 그룹으로부터 선택된 재료를 포함하는
    반도체 디바이스.
  24. 제 21 항에 있어서,
    상기 금속 게이트 전극은 NMOS 트랜지스터용 게이트 전극으로 작용하고, 상기 불순물은 약 1.7보다 작은 전기음성도 값을 갖는 원소인
    반도체 디바이스.
  25. 제 24 항에 있어서,
    상기 원소는 란탄족 금속, 알칼리 금속, 알칼리 토금속(alkaline earth metal), 스칸듐, 지르코늄, 하프늄, 알루미늄, 티타늄, 탄탈, 니오븀 및 텅스텐으로 이루어진 그룹으로부터 선택되는
    반도체 디바이스.
  26. 제 21 항에 있어서,
    상기 금속 게이트 전극은 PMOS 트랜지스터용 게이트 전극으로 작용하고, 상기 불순물은 약 2.8보다 큰 전기음성도를 갖는 원소인
    반도체 디바이스.
  27. 제 26 항에 있어서,
    상기 원소는 질소, 염소, 산소, 플루오르 및 브롬으로 이루어진 그룹으로부터 선택되는
    반도체 디바이스.
  28. 제 21 항에 있어서,
    상기 불순물은 금속층의 약 3 내지 약 50 원자 백분율의 농도로 상기 금속 게이트 전극에 존재하는
    반도체 디바이스.
  29. 제 21 항에 있어서,
    상기 금속 게이트 전극은 제 1 금속 게이트 전극이며, 제 2 금속 게이트 전극을 더 포함하고,
    상기 제 1 금속 게이트 전극은 상기 제 1 금속 게이트 전극의 일함수를 적어도 약 0.1 eV 만큼 낮출 수 있는 양의 제 1 원소를 포함하고, 상기 제 2 금속 게이트 전극은 상기 제 2 금속 게이트 전극의 일함수를 적어도 약 0.1 eV 만큼 높일 수 있는 양의 제 2 원소를 포함하는
    반도체 디바이스.
  30. 제 29 항에 있어서,
    상기 제 1 금속 게이트 전극은 NMOS 트랜지스터용 게이트 전극으로서 작용하고,
    상기 제 1 원소는 약 1.7보다 작은 전기음성도 값을 가지며, 란탄 계열 원소, 스칸듐, 지르코늄, 하프늄, 알루미늄, 티타늄, 탄탈, 니오븀 및 텅스텐으로 이루어지는 그룹으로부터 선택되고, 약 3 내지 약 50 원자 백분율의 농도로 상기 제 1 금속 게이트 전극 내에 존재하고,
    상기 제 2 금속 게이트 전극은 PMOS 트랜지스터용 게이트 전극으로서 작용하며,
    상기 제 2 원소는 약 2.8보다 더 큰 전기음성도 값을 가지며, 질소, 염소, 산소, 플루오르 및 브롬으로 이루어진 그룹으로부터 선택되고, 약 3 내지 약 50 원자 백분율의 농도로 상기 제 2 금속 게이트 전극 내에 존재하는
    반도체 디바이스.
KR1020057020986A 2003-05-06 2003-12-18 반도체 디바이스 제조 방법, ｃｍｏｓ 트랜지스터 제조방법 및 반도체 디바이스 KR100738711B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/431,166 US6890807B2 (en) 2003-05-06 2003-05-06 Method for making a semiconductor device having a metal gate electrode
US10/431,166 2003-05-06

Publications (2)

Publication Number Publication Date
KR20060004977A true KR20060004977A (ko) 2006-01-16
KR100738711B1 KR100738711B1 (ko) 2007-07-12

Family

ID=33416401

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057020986A KR100738711B1 (ko) 2003-05-06 2003-12-18 반도체 디바이스 제조 방법, ｃｍｏｓ 트랜지스터 제조방법 및 반도체 디바이스

Country Status (7)

Country Link
US (2) US6890807B2 (ko)
EP (1) EP1620898A1 (ko)
KR (1) KR100738711B1 (ko)
CN (1) CN1311527C (ko)
AU (1) AU2003304143A1 (ko)
TW (1) TWI234880B (ko)
WO (1) WO2004105138A1 (ko)

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7087480B1 (en) * 2002-04-18 2006-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Process to make high-k transistor dielectrics
US7952118B2 (en) * 2003-11-12 2011-05-31 Samsung Electronics Co., Ltd. Semiconductor device having different metal gate structures
US7153734B2 (en) 2003-12-29 2006-12-26 Intel Corporation CMOS device with metal and silicide gate electrodes and a method for making it
US20050145893A1 (en) * 2003-12-29 2005-07-07 Doczy Mark L. Methods for fabricating metal gate structures
US7226826B2 (en) * 2004-04-16 2007-06-05 Texas Instruments Incorporated Semiconductor device having multiple work functions and method of manufacture therefor
US8178902B2 (en) 2004-06-17 2012-05-15 Infineon Technologies Ag CMOS transistor with dual high-k gate dielectric and method of manufacture thereof
US8399934B2 (en) * 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US20050285208A1 (en) * 2004-06-25 2005-12-29 Chi Ren Metal gate electrode for semiconductor devices
US7157378B2 (en) * 2004-07-06 2007-01-02 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
US7902058B2 (en) * 2004-09-29 2011-03-08 Intel Corporation Inducing strain in the channels of metal gate transistors
US7611943B2 (en) * 2004-10-20 2009-11-03 Texas Instruments Incorporated Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation
US7514310B2 (en) * 2004-12-01 2009-04-07 Samsung Electronics Co., Ltd. Dual work function metal gate structure and related method of manufacture
KR101147868B1 (ko) * 2005-02-22 2012-05-24 삼성전자주식회사 이중 일함수 금속 게이트 전극들을 갖는 반도체 소자의 제조방법 및 그에 의하여 제조된 반도체 소자
US7667277B2 (en) * 2005-01-13 2010-02-23 International Business Machines Corporation TiC as a thermally stable p-metal carbide on high k SiO2 gate stacks
US7745887B2 (en) * 2005-02-22 2010-06-29 Samsung Electronics Co., Ltd. Dual work function metal gate structure and related method of manufacture
JP4764030B2 (ja) 2005-03-03 2011-08-31 株式会社東芝 半導体装置及びその製造方法
US7160781B2 (en) 2005-03-21 2007-01-09 Infineon Technologies Ag Transistor device and methods of manufacture thereof
US20060220090A1 (en) * 2005-03-23 2006-10-05 Intel Corporation Semiconductor device with a high-k gate dielectric and a metal gate electrode
US7241691B2 (en) * 2005-03-28 2007-07-10 Freescale Semiconductor, Inc. Conducting metal oxide with additive as p-MOS device electrode
US7361538B2 (en) * 2005-04-14 2008-04-22 Infineon Technologies Ag Transistors and methods of manufacture thereof
US7446380B2 (en) 2005-04-29 2008-11-04 International Business Machines Corporation Stabilization of flatband voltages and threshold voltages in hafnium oxide based silicon transistors for CMOS
US7538001B2 (en) * 2005-09-01 2009-05-26 Micron Technology, Inc. Transistor gate forming methods and integrated circuits
US20070052036A1 (en) * 2005-09-02 2007-03-08 Hongfa Luan Transistors and methods of manufacture thereof
JP2007080995A (ja) * 2005-09-13 2007-03-29 Toshiba Corp 半導体装置
US7332433B2 (en) * 2005-09-22 2008-02-19 Sematech Inc. Methods of modulating the work functions of film layers
US7510943B2 (en) * 2005-12-16 2009-03-31 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US20100237747A1 (en) * 2005-12-19 2010-09-23 Physical Logic Ag Piezoelectric Composite Material
US7728492B2 (en) 2005-12-19 2010-06-01 Physical Logic Ag Piezoelectric composite material
US7425497B2 (en) 2006-01-20 2008-09-16 International Business Machines Corporation Introduction of metal impurity to change workfunction of conductive electrodes
JP4749174B2 (ja) * 2006-02-13 2011-08-17 パナソニック株式会社 ドライエッチング方法、微細構造形成方法、モールド及びその製造方法
US7439105B2 (en) * 2006-03-02 2008-10-21 Freescale Semiconductor, Inc. Metal gate with zirconium
US7445976B2 (en) * 2006-05-26 2008-11-04 Freescale Semiconductor, Inc. Method of forming a semiconductor device having an interlayer and structure therefor
KR100775965B1 (ko) * 2006-08-17 2007-11-15 삼성전자주식회사 모스 트랜지스터 및 그 제조 방법
US20080050898A1 (en) * 2006-08-23 2008-02-28 Hongfa Luan Semiconductor devices and methods of manufacture thereof
US7582549B2 (en) 2006-08-25 2009-09-01 Micron Technology, Inc. Atomic layer deposited barium strontium titanium oxide films
US20080136030A1 (en) * 2006-10-23 2008-06-12 Interuniversitair Microelektronicacentrum (Imec) Semiconductor device comprising a doped metal comprising main electrode
US20080290416A1 (en) * 2007-05-21 2008-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. High-k metal gate devices and methods for making the same
US7585716B2 (en) * 2007-06-27 2009-09-08 International Business Machines Corporation High-k/metal gate MOSFET with reduced parasitic capacitance
CN101447421B (zh) * 2007-11-28 2010-09-22 中国科学院微电子研究所 一种制备金属栅电极的方法
US20090152651A1 (en) * 2007-12-18 2009-06-18 International Business Machines Corporation Gate stack structure with oxygen gettering layer
US7763943B2 (en) * 2007-12-26 2010-07-27 Intel Corporation Reducing external resistance of a multi-gate device by incorporation of a partial metallic fin
US8030163B2 (en) * 2007-12-26 2011-10-04 Intel Corporation Reducing external resistance of a multi-gate device using spacer processing techniques
US20090206404A1 (en) * 2008-02-15 2009-08-20 Ravi Pillarisetty Reducing external resistance of a multi-gate device by silicidation
US20090286387A1 (en) * 2008-05-16 2009-11-19 Gilmer David C Modulation of Tantalum-Based Electrode Workfunction
US7768006B2 (en) * 2008-05-29 2010-08-03 International Business Machines Corporation Field effect structure and method including spacer shaped metal gate with asymmetric source and drain regions
TWI413170B (zh) * 2008-07-30 2013-10-21 Nanya Technology Corp 半導體元件結構及其製程
US20130032886A1 (en) 2011-08-01 2013-02-07 International Business Machines Corporation Low Threshold Voltage And Inversion Oxide Thickness Scaling For A High-K Metal Gate P-Type MOSFET
TWI492334B (zh) * 2009-09-10 2015-07-11 United Microelectronics Corp 互補式金氧半導體的雙閘極結構及其製作方法
US8067806B2 (en) * 2009-09-11 2011-11-29 United Microelectronics Corp. Gate structures of CMOS device and method for manufacturing the same
KR101634748B1 (ko) 2009-12-08 2016-07-11 삼성전자주식회사 트랜지스터의 제조방법 및 그를 이용한 집적 회로의 형성방법
US8513773B2 (en) * 2011-02-02 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Capacitor and semiconductor device including dielectric and N-type semiconductor
US20120280288A1 (en) 2011-05-04 2012-11-08 International Business Machines Corporation Inversion thickness reduction in high-k gate stacks formed by replacement gate processes
US8912061B2 (en) 2011-06-28 2014-12-16 International Business Machines Corporation Floating gate device with oxygen scavenging element
US8541867B2 (en) 2011-06-28 2013-09-24 International Business Machines Corporation Metal insulator metal structure with remote oxygen scavenging
TW201324587A (zh) * 2011-12-15 2013-06-16 Univ Nat Chiao Tung 半導體元件及其製作方法
US8987080B2 (en) * 2012-04-26 2015-03-24 Applied Materials, Inc. Methods for manufacturing metal gates
US8716088B2 (en) 2012-06-27 2014-05-06 International Business Machines Corporation Scavenging metal stack for a high-K gate dielectric
US8859368B2 (en) * 2012-09-04 2014-10-14 Globalfoundries Inc. Semiconductor device incorporating a multi-function layer into gate stacks
CN103855014B (zh) * 2012-11-30 2017-10-20 中国科学院微电子研究所 P型mosfet及其制造方法
CN103855013A (zh) * 2012-11-30 2014-06-11 中国科学院微电子研究所 N型mosfet的制造方法
CN103855094A (zh) * 2012-11-30 2014-06-11 中国科学院微电子研究所 半导体器件及其制造方法
CN104916589A (zh) * 2014-03-12 2015-09-16 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
US11908893B2 (en) * 2021-08-30 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US197790A (en) * 1877-12-04 Improvement in grubber and stump-extractor
US45080A (en) * 1864-11-15 Combined portable sheep rack
SG43836A1 (en) * 1992-12-11 1997-11-14 Intel Corp A mos transistor having a composite gate electrode and method of fabrication
US5468666A (en) * 1993-04-29 1995-11-21 Texas Instruments Incorporated Using a change in doping of poly gate to permit placing both high voltage and low voltage transistors on the same chip
JPH08153804A (ja) * 1994-09-28 1996-06-11 Sony Corp ゲート電極の形成方法
US5753560A (en) * 1996-10-31 1998-05-19 Motorola, Inc. Method for fabricating a semiconductor device using lateral gettering
US6010929A (en) * 1996-12-11 2000-01-04 Texas Instruments Incorporated Method for forming high voltage and low voltage transistors on the same substrate
US5891798A (en) * 1996-12-20 1999-04-06 Intel Corporation Method for forming a High dielectric constant insulator in the fabrication of an integrated circuit
US6063698A (en) * 1997-06-30 2000-05-16 Motorola, Inc. Method for manufacturing a high dielectric constant gate oxide for use in semiconductor integrated circuits
US6087261A (en) * 1997-09-30 2000-07-11 Fujitsu Limited Method for production of semiconductor device
US20020197790A1 (en) * 1997-12-22 2002-12-26 Kizilyalli Isik C. Method of making a compound, high-K, gate and capacitor insulator layer
US6130123A (en) * 1998-06-30 2000-10-10 Intel Corporation Method for making a complementary metal gate electrode technology
US6121094A (en) * 1998-07-21 2000-09-19 Advanced Micro Devices, Inc. Method of making a semiconductor device with a multi-level gate structure
US20020008257A1 (en) * 1998-09-30 2002-01-24 John P. Barnak Mosfet gate electrodes having performance tuned work functions and methods of making same
US6291282B1 (en) * 1999-02-26 2001-09-18 Texas Instruments Incorporated Method of forming dual metal gate structures or CMOS devices
FR2797999B1 (fr) * 1999-08-31 2003-08-08 St Microelectronics Sa Procede de fabrication d'une capacite integree sur un substrat de silicium
US6303418B1 (en) * 2000-06-30 2001-10-16 Chartered Semiconductor Manufacturing Ltd. Method of fabricating CMOS devices featuring dual gate structures and a high dielectric constant gate insulator layer
JP2002134739A (ja) * 2000-10-19 2002-05-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6475874B2 (en) * 2000-12-07 2002-11-05 Advanced Micro Devices, Inc. Damascene NiSi metal gate high-k transistor
KR100387259B1 (ko) * 2000-12-29 2003-06-12 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100401655B1 (ko) * 2001-01-18 2003-10-17 주식회사 컴텍스 ALE를 이용한 알루미나(Al₂O₃) 유전체 층 형성에 의한 스마트 공정을 이용한 유니본드형 SOI 웨이퍼의 제조방법
US6514828B2 (en) * 2001-04-20 2003-02-04 Micron Technology, Inc. Method of fabricating a highly reliable gate oxide
US6797599B2 (en) * 2001-08-31 2004-09-28 Texas Instruments Incorporated Gate structure and method
US6617209B1 (en) * 2002-02-22 2003-09-09 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
US6617210B1 (en) * 2002-05-31 2003-09-09 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
US7045406B2 (en) * 2002-12-03 2006-05-16 Asm International, N.V. Method of forming an electrode with adjusted work function

Also Published As

Publication number Publication date
KR100738711B1 (ko) 2007-07-12
US6890807B2 (en) 2005-05-10
CN1311527C (zh) 2007-04-18
CN1551300A (zh) 2004-12-01
WO2004105138A1 (en) 2004-12-02
TW200425502A (en) 2004-11-16
TWI234880B (en) 2005-06-21
EP1620898A1 (en) 2006-02-01
AU2003304143A1 (en) 2004-12-13
US20040222474A1 (en) 2004-11-11
US7420254B2 (en) 2008-09-02
US20050158974A1 (en) 2005-07-21

Similar Documents

Publication Publication Date Title
KR100738711B1 (ko) 반도체 디바이스 제조 방법, ｃｍｏｓ 트랜지스터 제조방법 및 반도체 디바이스
US6815285B2 (en) Methods of forming dual gate semiconductor devices having a metal nitride layer
CN1812054B (zh) 双功函数金属栅极结构及其制造方法
CN100573851C (zh) 互补金属氧化物半导体装置及其制造方法
US7785958B2 (en) Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
CN100452357C (zh) 半导体装置及其制造方法
US9281373B2 (en) Semiconductor device having tungsten gate electrode and method for fabricating the same
US20070037343A1 (en) Process for manufacturing dual work function metal gates in a microelectronics device
WO2003103032A2 (en) A method for making a semiconductor device having a high-k gate dielectric
CN101840863A (zh) 半导体装置及半导体装置的制造方法
JP2007173796A (ja) ｐＦＥＴ材料としての金属酸窒化物を用いた半導体構造およびその製造方法
KR20060121725A (ko) 반도체 장치 및 그 제조 방법
JP2007073660A (ja) 半導体装置およびその製造方法
US20070200160A1 (en) Semiconductor device and method of fabricating the same
US7820538B2 (en) Method of fabricating a MOS device with non-SiO2 gate dielectric
JP2007073967A (ja) 多層ゲート電極及びその製造方法、ならびに多層ゲート電極が形成された半導体素子及びその製造方法
US7125762B2 (en) Compensating the workfunction of a metal gate transistor for abstraction by the gate dielectric layer
JP5197986B2 (ja) 半導体装置の製造装置
DE102012206405B4 (de) Verfahren zur Erzielung erhöhter Bauteilzuverlässigkeit eines Halbleiterbauelements durch Bereitstellen günstigerer Prozessbedingungen beim Aufwachsen einer Schicht mit großem ε
DE102009010846B4 (de) Verfahren zum Herstellen einer Gateelektrodenstruktur mit großem ε zum Erhöhen deren Integrität durch Einschluss einer Metalldeckschicht nach der Abscheidung
JP2007134650A (ja) 半導体装置及びその製造方法
CN109037046B (zh) 金属栅极、半导体器件及其制造方法
TWI413170B (zh) 半導體元件結構及其製程
JP2006245306A (ja) 半導体装置の製造方法
KR20060097605A (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140701

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150630

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170704

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180628

Year of fee payment: 12