KR20050114723A - 이면 조사형 광검출 장치의 제조 방법 - Google Patents
이면 조사형 광검출 장치의 제조 방법 Download PDFInfo
- Publication number
- KR20050114723A KR20050114723A KR1020057019523A KR20057019523A KR20050114723A KR 20050114723 A KR20050114723 A KR 20050114723A KR 1020057019523 A KR1020057019523 A KR 1020057019523A KR 20057019523 A KR20057019523 A KR 20057019523A KR 20050114723 A KR20050114723 A KR 20050114723A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor substrate
- package
- electrode pad
- substrate
- mounting
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 83
- 238000004519 manufacturing process Methods 0.000 title claims description 62
- 230000003287 optical effect Effects 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 204
- 239000004065 semiconductor Substances 0.000 claims abstract description 135
- 230000002093 peripheral effect Effects 0.000 claims abstract description 24
- 238000009825 accumulation Methods 0.000 claims abstract description 8
- 238000005520 cutting process Methods 0.000 claims abstract description 3
- 238000009429 electrical wiring Methods 0.000 claims description 38
- 230000001681 protective effect Effects 0.000 claims description 18
- 238000001514 detection method Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000003822 epoxy resin Substances 0.000 description 9
- 229920000647 polyepoxide Polymers 0.000 description 9
- 229920005989 resin Polymers 0.000 description 9
- 239000011347 resin Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 239000000919 ceramic Substances 0.000 description 5
- 239000000470 constituent Substances 0.000 description 5
- 238000005286 illumination Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000347 anisotropic wet etching Methods 0.000 description 1
- 235000014121 butter Nutrition 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000003032 molecular docking Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14618—Containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1464—Back illuminated imager structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14806—Structural or functional details thereof
- H01L27/14812—Special geometry or disposition of pixel-elements, address lines or gate-electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Dicing (AREA)
Abstract
반도체 기판(1)의 표면측에 CCD부(3)를 형성한다. 다음에, 반도체 기판(1)의 이면측에 있어서 CCD부(3)에 대응하는 영역을, 해당 영역의 주변 영역(1a)을 남겨서 박화하고, 반도체 기판(1)의 이면측에 어큐뮬레이션층(5)을 형성한다. 다음에, 반도체 기판(1)의 표면측에 있어서 주변 영역(1a)에 대응하는 영역(1b)에 CCD부(3)와 전기적으로 접속되는 전기 배선(7) 및 해당 전기 배선(7)에 전기적으로 접속되는 전극 패드(9)를 형성하고, 전극 패드(9)를 노출시키는 동시에 CCD부(3)을 덮도록 지지 기판(11)을 반도체 기판(1)의 표면측에 접착한다. 다음에, 전기 배선(7) 및 전극 패드(9)가 형성된 영역(1b)에 대응하는 주변 영역(1a)을 남기도록 반도체 기판(1) 및 지지 기판(11)을 반도체 기판(1)의 박화되어 있는 부분에서 절단한다.
Description
본 발명은 이면 조사형 광검출 장치의 제조 방법에 관한 것이다.
이면 조사형 광검출 장치의 제조 방법으로서, 반도체 기판의 한 쪽 측면에 전하 독출부를 형성하는 공정과, 반도체 기판의 한 쪽 측면에 보강 부재를 첩부(貼付)하는 공정과, 반도체 기판을 다른 쪽 측면으로부터 박화하는 공정과, 반도체 기판의 다른 쪽 측면에 어큐뮬레이션(accumulation)층을 형성하는 공정과, 전하 독출부의 형성 영역 및 해당 전하 독출부의 근접 영역을 제외하여 반도체 기판의 구성 재료를 제거하는 공정과, 전하 독출부에 전기적으로 접속되는 알루미늄 배선을 형성하는 공정을 구비한 것이 알려져 있다(예를 들면, 특허 문헌 1 참조).
상기 특허 문헌 1에서는 배선을 형성하는 공정에 있어서, 반도체 기판의 구성 재료를 제거하는 공정에서 노출된 필드 산화막에 컨택트 홀을 형성하고, 해당 컨택트 홀 가운데, 및 필드 산화막의 노출 영역상에 알루미늄 배선을 설치하고 있다.
[특허 문헌 1] 일본 특개평 10-116974호 공보
도 1a 내지 도 1f는 제1 실시형태에 관한 이면 조사형 광검출 장치의 제조 방법을 설명하기 위한 개략도.
도 2a 내지 도 2d는 제1 실시형태에 관한 이면 조사형 광검출 장치의 제조 방법을 설명하기 위한 개략도.
도 3은 제1 실시형태에 관한 이면 조사형 광검출 장치의 제조 방법을 설명하기 위한 개략도.
도 4a 및 도 4b는 제2 실시형태에 관한 이면 조사형 광검출 장치의 제조 방법을 설명하기 위한 개략도.
도 5는 제2 실시형태에 관한 이면 조사형 광검출 장치의 제조 방법을 설명하기 위한 개략도.
도 6a 내지 도 6c는 제3 실시형태에 관한 이면 조사형 광검출 장치의 제조 방법을 설명하기 위한 개략도.
도 7은 제3 실시형태에 관한 이면 조사형 광검출 장치의 제조 방법을 설명하기 위한 개략도.
도 8a 및 도 8b는 제4 실시형태에 관한 이면 조사형 광검출 장치의 제조 방법을 설명하기 위한 개략도.
도 9는 제4 실시형태에 관한 이면 조사형 광검출 장치의 제조 방법을 설명하기 위한 개략도.
그러나, 상술한 종래의 기술에 있어서는 반도체 기판의 구성 재료를 제거하는 공정, 및 컨택트 홀 형성을 필요로 하는 알루미늄 배선을 형성하는 공정이 필요하다. 이 때문에 제조 공정이 복잡하게 되며 제조 비용이 높아진다고 하는 문제점을 갖고 있다.
또, 상술한 종래의 기술에 있어서는 전하 독출부의 형성 영역 표면과 알루미늄 배선을 형성하는 표면(필드 산화막의 노출 표면)과의 사이에 단차(段差)가 생기기 때문에, 노광 기술에서 초점 심도(深度)의 문제로 컨택트 홀 및 알루미늄 배선의 미세화가 곤란하게 된다고 하는 문제점도 갖고 있다. 이와 같이, 알루미늄 배선의 미세화가 어려운 경우, 복수의 이면 조사형 광검출 장치를 인접 배치, 이른바 버터블(buttable) 배치했을 때에, 배선만을 위하여 사용되는 데드 에리어(광검출부 이외의 영역)가 커지게 된다.
본 발명은 상술한 점을 감안하여 이루어진 것으로, 그 목적은 제조 공정을 간략화하여 제조 비용을 감소시킬 수 있는 이면 조사형 광검출 장치의 제조 방법을 제공하는 것이다.
상술한 목적을 달성하기 위하여, 본 발명에 관한 이면 조사형 광검출 장치의 제조 방법은 반도체 기판의 한 쪽 측면에 전하 독출부를 형성하는 공정과, 반도체 기판의 다른 쪽 측면에 있어서 전하 독출부에 대응하는 영역을, 해당 영역의 주변 영역을 남겨서 박화하는 공정과, 반도체 기판의 다른 쪽 측면에 어큐뮬레이션층을 형성하는 공정과, 반도체 기판의 한 쪽 측면에 있어서 주변 영역에 대응하는 영역에, 전하 독출부와 전기적으로 접속되는 전기 배선 및 해당 전기 배선에 전기적으로 접속되는 전극 패드를 형성하는 공정과, 반도체 기판의 한 쪽 측면에, 전극 패드를 노출시킨 상태인 채로 전하 독출부를 덮도록 지지 기판을 접착하는 공정과, 반도체 기판 및 지지 기판을, 전기 배선 및 전극 패드가 형성된 영역에 대응하는 주변 영역을 남기도록, 반도체 기판의 박화되어 있는 부분에서 절단하는 공정을 구비하는 것을 특징으로 한다.
본 발명에 관한 이면 조사형 광검출 장치의 제조 방법에서는 반도체 기판의 다른 쪽 측면에 있어서 전하 독출부에 대응하는 영역을 박화하고, 해당 다른 쪽 측면에 어큐뮬레이션층을 형성한 후에, 반도체 기판의 한 쪽 측면에 있어서 주변 영역에 대응하는 영역에 전기 배선 및 전극 패드를 형성하고, 전극 패드를 노출시킨 상태인 채로 전하 독출부를 덮도록 지지 기판을 반도체 기판의 한 쪽 측면에 접착하고, 전기 배선 및 전극 패드가 형성된 영역에 대응하는 주변 영역을 남기도록 반도체 기판 및 지지 기판을 반도체 기판의 박화되어 있는 부분에서 절단하고 있다. 이로 인해, 종래의 기술이 필요로 하고 있던, 반도체 기판의 구성 재료를 제거하는 공정 및 컨택트 홀을 형성하는 공정이 불필요하게 된다. 그 결과, 제조 공정이 간략화되어서 제조 비용을 감소시킬 수 있다. 또, 반도체 기판의 한 쪽면에 전기 배선 및 전극 패드가 형성되므로, 초점 심도의 문제는 생기지 않는다. 따라서, 전기 배선 및 전극 패드의 미세화를 용이하게 행할 수 있다.
이상으로부터, 본 발명에 관한 이면 조사형 광검출 장치의 제조 방법에 의하면, 제조 공정을 간략화하여 제조 비용을 감소시킬 수 있는 이면 조사형 광검출 장치의 제조 방법을 제공할 수 있다.
또, 전극 패드를 갖는 패키지를 준비하고, 반도체 기판의 박화되어 있는 부분에서 절단된 반도체 기판 및 지지 기판을 패키지에 실장하는 공정을 추가로 구비하고 있고, 패키지에 실장하는 공정은 전기 배선 및 전극 패드가 형성된 영역에 대응하는 주변 영역을 패키지에 접착하는 공정과, 패키지의 전극 패드와 반도체 기판에 형성된 전극 패드를 본딩 와이어에 의해 전기적으로 접속하는 공정과, 양 전극 패드 및 본딩 와이어를 덮도록 지지 기판 및 패키지에 보호판을 접착하는 공정을 포함하고 있는 것이 바람직하다. 이 경우, 반도체 기판의 박화되어 있는 부분에서 절단된 반도체 기판 및 지지 기판을 패키지에 적절히 실장할 수 있다.
또, 전극 패드를 갖고, 해당 전극 패드에 대응하는 위치에 개구가 형성된 패키지를 준비하고, 반도체 기판의 박화되어 있는 부분에서 절단된 반도체 기판 및 지지 기판을 패키지에 실장하는 공정을 추가로 구비하고 있고, 패키지에 실장하는 공정은 지지 기판을 패키지에 접착하고, 해당 패키지에 반도체 기판의 박화되어 있는 부분에서 절단된 반도체 기판 및 지지 기판을 고정하는 공정과, 개구에서부터 패키지의 전극 패드와 반도체 기판에 형성된 전극 패드를 본딩 와이어에 의해 전기적으로 접속하는 공정과, 개구를 막도록 패키지에 보호판을 접착하는 공정을 포함하고 있는 것이 바람직하다. 이 경우, 반도체 기판의 박화되어 있는 부분에서 절단된 반도체 기판 및 지지 기판을 패키지에 적절히 실장할 수 있다.
또, 패키지에 실장하는 공정 이후에, 반도체 기판의 박화되어 있는 부분이 서로 인접하도록, 반도체 기판 및 지지 기판이 실장된 패키지를 복수 배치하는 공정을 추가로 구비하는 것이 바람직하다. 이 경우, 이면 조사형 광검출 장치에 있어서 광검출부(전하 독출부)를 용이하게 대면적화할 수 있다. 또한 상술한 바와 같이, 전기 배선 및 전극 패드의 미세화를 도모할 수 있으므로, 광검출에 기여하지 않는 데드 에리어가 커지게 되는 일은 없다.
또, 전극 패드를 갖는 패키지를 준비하고, 반도체 기판의 박화되어 있는 부분에서 절단된 반도체 기판 및 지지 기판을 패키지에 복수 실장하는 공정을 추가로 구비하고 있고, 패키지에 복수 실장하는 공정은 반도체 기판의 박화되어 있는 부분이 서로 인접하도록, 반도체 기판의 박화되어 있는 부분에서 절단된 반도체 기판 및 지지 기판을 복수 배치하고, 전기 배선 및 전극 패드가 형성된 영역에 대응하는 주변 영역을 패키지에 각각 접착하는 공정과, 패키지의 전극 패드와 반도체 기판에 형성된 전극 패드를 본딩 와이어에 의해 전기적으로 접속하는 공정과, 양 전극 패드 및 본딩 와이어를 덮도록 지지 기판 및 패키지에 보호판을 접착하는 공정을 포함하고 있는 것이 바람직하다. 이 경우, 반도체 기판의 박화되어 있는 부분에서 절단된 반도체 기판 및 지지 기판을 패키지에 적절히 복수 실장할 수 있다. 또, 이면 조사형 광검출 장치에 있어서 광검출부(전하 독출부)를 용이하게 대면적화할 수 있다. 또한 상술한 바와 같이, 전기 배선 및 전극 패드의 미세화를 도모할 수 있으므로, 광검출에 기여하지 않는 데드 에리어가 커지게 되는 일은 없다.
또, 전극 패드를 갖고, 해당 전극 패드에 대응하는 위치에 개구가 형성된 패키지를 준비하고, 반도체 기판의 박화되어 있는 부분에서 절단된 반도체 기판 및 지지 기판을 패키지에 복수 실장하는 공정을 추가로 구비하고 있고, 패키지에 복수 실장하는 공정은 반도체 기판의 박화되어 있는 부분이 서로 인접하도록, 반도체 기판의 박화되어 있는 부분에서 절단된 반도체 기판 및 지지 기판을 복수 배치하고, 지지 기판을 패키지에 각각 접착하는 공정과, 개구에서부터 패키지의 전극 패드와 반도체 기판에 형성된 전극 패드를 본딩 와이어에 의해 전기적으로 접속하는 공정과, 개구를 막도록 패키지에 보호판을 접착하는 공정을 포함하고 있는 것이 바람직하다. 이 경우, 반도체 기판의 박화되어 있는 부분에서 절단된 반도체 기판 및 지지 기판을 패키지에 적절히 복수 실장할 수 있다. 또, 이면 조사형 광검출 장치에 있어서 광검출부(전하 독출부)를 용이하게 대면적화할 수 있다. 또한 상술한 바와 같이, 전기 배선 및 전극 패드의 미세화를 도모할 수 있으므로, 광검출에 기여하지 않는 데드 에리어가 커지게 되는 일은 없다.
본 발명의 실시형태에 관한 이면 조사형 광검출 장치의 제조 방법에 대해 도면을 참조하여 설명한다. 또한 설명에 있어서, 동일 요소 또는 동일 기능을 갖는 요소에는 동일 부호를 이용하여 중복하는 설명은 생략한다.
(제1 실시형태)
도 1a 내지 도 1f 및 도 2a 내지 도 2d는 제1 실시형태에 관한 이면 조사형 광검출 장치의 제조 방법을 설명하기 위한 개략도이며, 이면 조사형 광검출 장치의 종단면 구성을 나타내고 있다. 도 3은 제1 실시형태에 관한 이면 조사형 광검출 장치의 제조 방법을 설명하기 위한 개략도이며, 이면 조사형 광검출 장치의 종단면을 포함한 사시도이다. 이하, 상세히 해설한다.
제1 실시형태의 제조 방법에서는 이하의 공정(1)~(10)을 차례로 실행한다.
공정(1)
우선, Si로 이루어지는 반도체 기판(1)을 준비한다. 다음에, 반도체 기판(1)의 표면측(한 쪽 측면)에 전하 독출부로서의 CCD부(3)를 형성한다(도 1a 참조). CCD부(3)는 반도체 기판의 광감응 영역에서 발생한 전하를 축적하는 포텐셜 웰의 형성, 및 해당 전하의 전송을 위한 전송 전극 등을 포함한다. 또한 CCD부(3)는 평면시에 있어서 4각 형상(예를 들면, 30mm×60mm 정도)을 나타내고 있다.
공정(2)
다음에, 반도체 기판(1)의 이면측(다른 쪽 측면)에 있어서 CCD부(3)에 대응하는 영역을 해당 영역의 주변 영역(1a)을 남겨서 박화한다(도 1b 참조). 반도체 기판(1)의 박화는 CCD부(3)에 대응하는 영역상에 개구를 갖는 마스크를 형성하고, 이러한 마스크를 이용하여 반도체 기판(1)의 이면을 에칭함으로써 행한다. 마스크의 형성은 포토리소그래피 기술을 이용할 수 있다. 에칭에는 등방성의 웨트 에칭을 이용할 수 있다. 에칭액으로서는 HF/HNO3 등을 이용할 수 있다. 상압(常壓) 플라즈마 에칭(ADP:Atmospheric Downstream Plasma) 등의 등방성의 드라이 에칭을 이용할 수도 있다. 또, 이방성의 웨트 에칭을 이용하는 것도 가능하고, 그 때의 에칭액으로서는 KOH, 에틸렌 디아민 등을 이용할 수 있다. 또, 에칭은 반도체 기판(1)의 박화 된 부분의 두께가 20~50㎛에 이를 때까지 행해진다. 또한 반도체 기판(1)에 있어서 에칭을 행하지 않는 부분(두께가 두꺼운 부분)은 박화된 부분의 기계적 강도를 확보하기 위한 틀부로서 기능한다.
여기서, 「이면」이란 최종적으로 제조되는 이면 조사형 광검출 장치에 있어서 광입사면으로서, 설명의 편의상 이용하는 말이며, 도면의 하측의 면은 아닌 점에 유의되어야 한다. 또한 「표면」이란 이면과는 반대인 면이다.
공정(3)
다음에, 반도체 기판(1)의 이면측에 어큐뮬레이션층(5)을 형성한다(도 1b 참조). 어큐뮬레이션층(5)의 형성은 CCD부(3)에 대응하는 영역이 박화된 반도체 기판(1)의 이면상에 열산화막을 형성한 후, 이면측으로부터 이온 주입을 행하여 활성화함으로써 행한다. 열산화막의 형성 및 활성화는 반도체 기판(1)을 고온 가열 처리(예를 들면, 900℃ 정도)함으로써 행할 수 있다.
공정(4)
다음에, 반도체 기판(1)의 표면측에 있어서 주변 영역(1a)에 대응하는 영역(1b)에, CCD부(3)와 전기적으로 접속되는 전기 배선(7) 및 해당 전기 배선(7)에 전기적으로 접속되는 전극 패드(9)를 형성한다(도 1c 참조). 전기 배선(7) 및 전극 패드(9)의 형성은 반도체 기판(1)의 표면측에 도전성 금속(예를 들면, 알루미늄, 금, 은 등)을 증착한 후, 소정 형상의 개구를 갖는 마스크를 이용하여 도전성 금속을 에칭 등에 의해 제거함으로써 행할 수 있다. 또, 전기 배선(7) 및 전극 패드(9)의 형성에는 도금법을 이용할 수 있다.
공정(5)
다음에, 반도체 기판(1)의 표면측에, 전극 패드(9)를 노출시킨 상태인 채로 CCD부(3)를 덮도록 지지 기판(11)을 접착한다(도 1d 참조). 지지 기판(11)의 접착은 수지(예를 들면, 에폭시 수지 등)(13)를 이용하여 반도체 기판(1)에 첩합함으로써 행한다. 지지 기판(11)의 재료로서는 Si, 사파이어, 세라믹 등을 이용할 수 있다. 또, 지지 기판(11)의 면적은 기계적 강도를 확보하는 관점에서, 그 단부가 반도체 기판(1)에 있어서 에칭이 행해지지 않은 부분에 걸리는 정도로 설정되는 것이 바람직하지만, 이것에 한정되는 것은 아니다.
공정(6)
다음에, 반도체 기판(1) 및 지지 기판(11)을 전기 배선(7) 및 전극 패드(9)가 형성된 영역(1b)에 대응하는 주변 영역(1a)을 남기도록, 반도체 기판(1)의 박화되어 있는 부분에서 절단한다(도 1e 및 도 1f 참조). 이로 인해, 반도체 기판(1)의 박화되어 있는 부분에서 절단된 반도체 기판(1) 및 지지 기판(11)을 포함하는 CCD 칩(15)이 완성된다. 반도체 기판(1) 및 지지 기판(11)의 절단에는 다이싱 기술을 이용할 수 있고, CCD부(3)의 4변 중 3변에 따른 다이싱 라인 DL(도 1e에서는 그 중 하나만을 표시)가 설정된다. 또한 본 실시형태에 있어서는 전기 배선(7) 및 전극 패드(9)가 형성된 영역(1b)(에칭이 행해지지 않는 부분)의 단부도 절단하고 있다.
공정(7)
우선, CCD 칩(15)을 실장하는 패키지(17)를 준비한다. 이 패키지(17)는 CCD 칩 재치부(載置部)(17a) 및 단부(17b)를 포함하고, 단부(17b)에 전극 패드(19)를 갖고 있다. 패키지(17)의 재료로서는 세라믹 등을 이용할 수 있다.
다음에, CCD 칩(15)을, 상하를 역전시켜서 반도체 기판(1)의 이면측이 CCD 칩 재치부(17a)측에 위치하도록 배치한다. 그리고, 전기 배선(7) 및 전극 패드(9)가 형성된 영역(1b)에 대응하는 주변 영역(1a)을 패키지(17)의 CCD 칩 재치부(17a)에 접착하고, CCD 칩(15)을 패키지(17)에 고정한다(도 2a 및 도 2b 참조). 반도체 기판(1)과 패키지(17)와의 접착은 수지(예를 들어, 에폭시계 수지 등)를 이용한 다이 본드에 의하여 행할 수 있다.
공정(8)
다음에, 패키지(17)의 전극 패드(19)와 반도체 기판(1)에 형성된 전극 패드(9)를 본딩 와이어(21)에 의해 전기적으로 접속한다(도 2c 참조). 본딩 와이어(21)로서는 Au 와이어 등을 이용할 수 있다.
공정(9)
다음에, 양 전극 패드(9, 19) 및 본딩 와이어(21)를 덮도록 지지 기판(11) 및 패키지(17)에 보호판(23)을 접착한다(도 2d 참조). 보호판(23)의 접착은 수지(예를 들면, 에폭시 수지 등)를 이용하여 지지 기판(11) 및 패키지(17)에 첩합함으로써 행한다. 이 때, 패키지(17)와 반대측(도 2d에서 우측)에서, 지지 기판(11)과 보호판(23)의 단면을 합하도록 접착한다. 이로 인해, CCD 칩(15)이 패키지(17)에 실장되게 된다.
공정(10)
다음에, 패키지(17)에 실장된 CCD 칩(15)을 버터블 배치한다(도 3). 버터블 배치는 반도체 기판(1)의 박화되어 있는 부분이 서로 인접하도록, 즉 반도체 기판(1) 및 지지 기판(11)의 절단면을 맞닿(突合)도록 하고, CCD 칩(15)이 실장된 패키지(17)를 복수 배치함으로써 행한다.
이상, 설명한 바와 같이, 상술한 제1 실시형태에 관한 제조 방법에서는 반도체 기판(1)의 이면측에 있어서 CCD부(3)에 대응하는 영역을 박화하고, 해당 이면측에 어큐뮬레이션층(5)을 형성한 후에, 반도체 기판(1)의 표면측에 있어서 주변 영역(1a)에 대응하는 영역(1b)에 전기 배선(7) 및 전극 패드(9)를 형성하고, 전극 패드(9)를 노출시킨 상태인 채로 CCD부(3)를 덮도록 지지 기판(11)을 반도체 기판(1)의 표면측에 접착하고, 전기 배선(7) 및 전극 패드(9)가 형성된 영역(1b)에 대응하는 주변 영역(1a)을 남기도록 반도체 기판(1) 및 지지 기판(11)을 반도체 기판(1)의 박화되어 있는 부분에서 절단하고 있다. 이로 인해, 종래의 기술이 필요로 했던, 반도체 기판의 구성 재료를 제거하는 공정 및 컨택트 홀을 형성하는 공정이 불필요하게 된다. 그 결과, 제조 공정이 간략화되어서 제조 비용을 감소시킬 수 있다. 또, 반도체 기판(1)의 표면에 전기 배선(7) 및 전극 패드(9)가 형성되므로, 초점 심도의 문제는 생기지 않는다. 따라서, 전기 배선(7) 및 전극 패드(9)의 미세화를 용이하게 행할 수 있다.
제1 실시형태에 관한 제조 방법에 있어서는 전극 패드(19)를 갖는 패키지(17)를 준비하고, CCD 칩(15)을 패키지(17)에 실장하는 공정을 추가로 구비하고 있고, 패키지(17)에 실장하는 공정은 전기 배선(7) 및 전극 패드(9)가 형성된 영역(1b)에 대응하는 주변 영역(1a)을 패키지(17)의 CCD 칩 재치부(17a)에 접착하는 공정과, 패키지(17)의 전극 패드(19)와 반도체 기판(1)에 형성된 전극 패드(9)를 본딩 와이어(21)에 의해 전기적으로 접속하는 공정과, 양 전극 패드(9, 19) 및 본딩 와이어(21)를 덮도록 지지 기판(11) 및 패키지(17)에 보호판(23)을 접착하는 공정을 포함하고 있다. 이로 인해, CCD 칩(15)을 패키지(17)에 적절히 실장할 수 있다.
또, 제1 실시형태에 관한 제조 방법에 있어서는 CCD 칩(15)을 패키지(17)에 실장하는 공정 이후에, 반도체 기판(1)의 박화되어 있는 부분이 서로 인접하도록, CCD 칩(15)이 실장된 패키지(17)를 복수 배치하는 공정을 추가로 구비하고 있다. 이로 인해, 이면 조사형 광검출 장치에 있어서 광검출부(CCD부(3))를 용이하게 대면적화할 수 있다. 또한 상술한 바와 같이, 전기 배선(7) 및 전극 패드(9)의 미세화를 도모할 수 있으므로, 광검출에 기여하지 않는 데드 에리어가 커지게 되는 일은 없다.
(제2 실시형태)
도 4a 및 도 4b는 제2 실시형태에 관한 이면 조사형 광검출 장치의 제조 방법을 설명하기 위한 개략도이며, 이면 조사형 광검출 장치의 종단면 구성을 나타내고 있다. 도 5는 제2 실시형태에 관한 이면 조사형 광검출 장치의 제조 방법을 설명하기 위한 개략도이며, 이면 조사형 광검출 장치의 종단면을 포함하는 사시도이다. 이하, 상세히 해설한다.
제2 실시형태의 제조 방법에서는 이하의 공정(1)~(10)을 차례로 실행한다. 단, 공정(1)~(6)에 대해서는 상술한 제1 실시형태에 있어서의 공정(1)~(6)과 동일하므로 설명을 생략한다.
공정(7)
우선, CCD 칩(15)을 실장하는 패키지(27)를 준비한다. 이 패키지(27)는 CCD 칩 재치부(27a) 및 CCD 칩 재치부(27a)에 대향하여 형성된 돌기(突)부(27b)를 포함하고, 돌기부(27b)의 CCD 칩 재치부(27a)와 대향하는 면측에 전극 패드(29)를 갖고 있다. CCD 칩 재치부(27a)에는 돌기부(27b)(전극 패드(19))와 대향하는 위치에, 개구(27c)가 형성되어 있다. 패키지(27)의 재료로서는 세라믹 등을 이용할 수 있다.
다음에, CCD 칩(15)을 반도체 기판(1)의 표면측, 즉 지지 기판(11)이 CCD 칩 재치부(27a)측에 위치하도록 배치한다. 그리고, 지지 기판(11)을 패키지(27)의 CCD 칩 재치부(27a)에 접착하고, CCD 칩(15)을 패키지(27)에 고정한다(도 4a 참조). 이 때, 패키지(27)와 반대측(도 4a에서 우측)에서, 지지 기판(11)과 CCD 칩 재치부(27a)의 단면을 합하도록 접착한다. 지지 기판(11)과 패키지(27)과의 접착은 수지(예를 들어, 에폭시계 수지 등)를 이용한 다이 본드에 의하여 행할 수 있다.
공정(8)
다음에, 개구(27c)에서부터, 패키지(27)의 전극 패드(29)와 반도체 기판(1)에 형성된 전극 패드(9)를 본딩 와이어(21)에 의해 전기적으로 접속한다(도 4a 참조).
공정(9)
다음에, 개구(27c)를 막도록, 패키지(27)의 CCD 칩 재치부(27a)에 보호판(31)을 접착한다(도 4b 참조). 보호판(31)의 접착은 수지(예를 들면, 에폭시 수지 등)를 이용하여 패키지(27)에 첩합함으로써 행한다. 이로 인해, CCD 칩(15)이 패키지(27)에 실장되게 된다.
공정(10)
다음에, 패키지(27)에 실장된 CCD 칩(15)을 버터블 배치한다(도 5). 버터블 배치는 반도체 기판(1)의 박화되어 있는 부분이 서로 인접하도록, 즉 반도체 기판(1) 및 지지 기판(11)의 절단면을 맞닿도록 하고, CCD 칩(15)이 실장된 패키지(27)를 복수 배치함으로써 행한다.
이상, 설명한 바와 같이, 상술한 제2 실시형태에 관한 제조 방법에서는 제1 실시형태에 관한 제조 방법과 동일하게, 제조 공정이 간략화되어서 제조 비용을 감소시킬 수 있다. 또, 전기 배선(7) 및 전극 패드(9)의 미세화를 용이하게 행할 수 있다.
제2 실시형태에 관한 제조 방법에 있어서는 전극 패드(29)를 갖고, 해당 전극 패드(29)에 대응하는 위치에 개구(27c)가 형성된 패키지(27)를 준비하고, CCD 칩(15)을 패키지(27)에 실장하는 공정을 추가로 구비하고 있고, 패키지(27)에 실장하는 공정은 지지 기판(11)을 패키지(27)에 접착하고, 해당 패키지(27)에 CCD 칩(15)을 고정하는 공정과, 개구(27c)를 통하여 패키지(27)의 전극 패드(29)와 반도체 기판(1)에 형성된 전극 패드(9)를 본딩 와이어(21)에 의해 전기적으로 접속하는 공정과, 개구(27c)를 막도록 패키지(27)에 보호판(31)을 접착하는 공정을 포함하고 있다. 이로 인해, CCD 칩(15)을 패키지(27)에 적절히 실장할 수 있다.
또, 제2 실시형태에 관한 제조 방법에 있어서는 CCD 칩(15)을 패키지(27)에 실장하는 공정 이후에, 반도체 기판(1)의 박화되어 있는 부분이 서로 인접하도록, CCD 칩(15)이 실장된 패키지(27)를 복수 배치하는 공정을 추가로 구비하고 있다. 이로 인해, 이면 조사형 광검출 장치에 있어서 광검출부(CCD부(3))를 용이하게 대면적화할 수 있다. 또한 상술한 바와 같이, 전기 배선(7) 및 전극 패드(9)의 미세화를 도모할 수 있으므로, 광검출에 기여하지 않는 데드 에리어가 커지게 되는 일은 없다.
(제3 실시형태)
도 6a 내지 도 6c는 제3 실시형태에 관한 이면 조사형 광검출 장치의 제조 방법을 설명하기 위한 개략도이며, 이면 조사형 광검출 장치의 종단면 구성을 나타내고 있다. 도 7은 제3 실시형태에 관한 이면 조사형 광검출 장치의 제조 방법을 설명하기 위한 개략도이며, 이면 조사형 광검출 장치의 종단면을 포함하는 사시도이다. 이하, 상세히 해설한다.
제3 실시형태의 제조 방법에서는 이하의 공정(1)~(9)를 차례로 실행한다. 단, 공정(1)~(6)에 대해서는 상술한 제1 실시형태에 있어서의 공정(1)~(6)과 동일하므로 설명을 생략한다.
공정(7)
우선, 복수의 CCD 칩(15)을 실장하는 패키지(37)를 준비한다. 이 패키지(37)는 사각형의 틀 형상으로 형성되어 있고, CCD 칩 재치부(37a) 및 단부(37b)를 포함하고, 단부(37b)에 전극 패드(39)를 갖고 있다. 패키지(37)의 재료로서는 세라믹 등을 이용할 수 있다.
다음에, CCD 칩(15)을 버터블 배치하고, 각각의 CCD 칩(15)에 있어서 전기 배선(7) 및 전극 패드(9)가 형성된 영역(1b)에 대응하는 주변 영역(1a)을 패키지(37)의 CCD 칩 재치부(37a)에 접착하고, CCD 칩(15)을 패키지(37)에 고정한다(도 6a 참조). 버터블 배치는 반도체 기판(1)의 박화되어 있는 부분이 서로 인접하도록, 즉 반도체 기판(1) 및 지지 기판(11)의 절단면을 맞닿도록 하고, CCD 칩(15)을 복수 배치함으로써 행한다. 또, 반도체 기판(1)과 패키지(37)와의 접착은 수지(예를 들어, 에폭시계 수지 등)를 이용한 다이 본드에 의하여 행할 수 있다.
공정(8)
다음에, 패키지(37)의 전극 패드(39)와 각각의 CCD 칩(15)에 있어서 반도체 기판(1)에 형성된 전극 패드(9)를 본딩 와이어(21)에 의해 전기적으로 접속한다(도 6b 참조).
공정(9)
다음에, 양 전극 패드(9, 39) 및 본딩 와이어(21)를 덮도록, 지지 기판(11) 및 패키지(37)에 보호판(41)을 접착한다(도 6c 참조). 보호판(41)의 접착은 수지(예를 들면, 에폭시 수지 등)를 이용하여 지지 기판(11) 및 패키지(37)에 첩합함으로써 행한다. 이로 인해, 복수의 CCD 칩(15)이 패키지(37)에 실장되게 된다(도 7).
이상, 설명한 바와 같이, 상술한 제3 실시형태에 관한 제조 방법에서는 제1및 제2 실시형태에 관한 제조 방법과 동일하게, 제조 공정이 간략화되어서 제조 비용을 감소시킬 수 있다. 또, 전기 배선(7) 및 전극 패드(9)의 미세화를 용이하게 행할 수 있다.
또, 제3 실시형태에 관한 제조 방법에 있어서는 전극 패드(39)를 갖는 패키지(37)를 준비하고, CCD 칩(15)을 패키지(37)에 복수 실장하는 공정을 추가로 구비하고 있고, 패키지(37)에 복수 실장하는 공정은 반도체 기판(1)의 박화되어 있는 부분이 서로 인접하도록 CCD 칩(15)을 복수 배치하고, 전기 배선(7) 및 전극 패드(9)가 형성된 영역(1b)에 대응하는 주변 영역(1a)을 패키지(37)에 각각 접착하는 공정과, 패키지(37)의 전극 패드(39)와 반도체 기판(1)에 형성된 전극 패드(9)를 본딩 와이어(21)에 의해 전기적으로 접속하는 공정과, 양 전극 패드(9, 39) 및 본딩 와이어(21)를 덮도록, 지지 기판(11) 및 패키지(37)에 보호판(41)을 접착하는 공정을 포함하고 있다. 이로 인해, CCD 칩(15)을 패키지(37)에 적절히 복수 실장할 수 있다. 또, 이면 조사형 광검출 장치에 있어서 광검출부(CCD부(3))를 용이하게 대면적화할 수 있다. 또한 상술한 바와 같이, 전기 배선(7) 및 전극 패드(9)의 미세화를 도모할 수 있으므로, 광검출에 기여하지 않는 데드 에리어가 커지게 되는 일은 없다.
(제4 실시형태)
도 8a 및 도 8b는 제4 실시형태에 관한 이면 조사형 광검출 장치의 제조 방법을 설명하기 위한 개략도이며, 이면 조사형 광검출 장치의 종단면 구성을 나타내고 있다. 도 9는 제4 실시형태에 관한 이면 조사형 광검출 장치의 제조 방법을 설명하기 위한 개략도이며, 이면 조사형 광검출 장치의 종단면을 포함하는 사시도이다. 이하, 상세히 해설한다.
제4 실시형태의 제조 방법에서는 이하의 공정(1)~(9)를 차례로 실행한다. 단, 공정(1)~(6)에 대해서는 상술한 제1 실시형태에 있어서의 공정(1)~(6)과 동일하여 설명을 생략한다.
공정(7)
우선, 복수의 CCD 칩(15)을 실장하는 패키지(47)를 준비한다. 이 패키지(47)은 CCD 칩 재치부(47a) 및 CCD 칩 재치부(47a)에 대향하여 형성된 돌기부(47b)를 포함하고, 돌기부(47b)의 CCD 칩 재치부(47a)와 대향하는 면측에 전극 패드(49)를 갖고 있다. CCD 칩 재치부(47a)에는 돌기부(47b)(전극 패드(49))와 대향하는 위치에 개구(47c)가 형성되어 있다. 패키지(47)의 재료로서는 세라믹 등을 이용할 수 있다.
다음에, CCD 칩(15)을 버터블 배치하고, 각각의 CCD 칩(15)에 있어서 지지 기판(11)을 패키지(47)의 CCD 칩 재치부(47a)에 접착하고, 각 CCD 칩(15)을 패키지(47)에 고정한다(도 8a 참조). 버터블 배치는 반도체 기판(1)의 박화되어 있는 부분이 서로 인접하도록, 즉 반도체 기판(1) 및 지지 기판(11)의 절단면을 맞닿도록 하고, CCD 칩(15)을 복수 배치함으로써 행한다. 또, 지지 기판(11)과 패키지(47)와의 접착은 수지(예를 들어, 에폭시계 수지 등)를 이용한 다이 본드에 의하여 행할 수 있다.
공정(8)
다음에, 개구(47c)에서부터, 패키지(47)의 전극 패드(49)와 반도체 기판(1)에 형성된 전극 패드(9)를 본딩 와이어(21)에 의해 전기적으로 접속한다(도 8a 참조).
공정(9)
다음에, 개구(47c)를 막도록, 패키지(47)의 CCD 칩 재치부(47a)에 보호판(51)을 접착한다(도 8b 참조). 보호판(51)의 접착은 수지(예를 들면, 에폭시 수지 등)를 이용하여 패키지(47)에 첩합함으로써 행한다. 이로 인해, 복수의 CCD 칩(15)이 패키지(47)에 실장되게 된다(도 9 참조).
이상, 설명한 바와 같이, 상술한 제4 실시형태에 관한 제조 방법에서는 제1 ~ 제3 실시형태에 관한 제조 방법과 동일하게, 제조 공정이 간략화되어서 제조 비용을 감소시킬 수 있다. 또, 전기 배선(7) 및 전극 패드(9)의 미세화를 용이하게 행할 수 있다.
또, 제4 실시형태에 관한 제조 방법에 있어서는 전극 패드(49)를 갖고, 해당 전극 패드(49)에 대응하는 위치에 개구(47c)가 형성된 패키지(47)를 준비하고, CCD 칩(15)을 패키지(47)에 복수 실장하는 공정을 추가로 구비하고 있고, 패키지(47)에 복수 실장하는 공정은 반도체 기판(1)의 박화되어 있는 부분이 서로 인접하도록 CCD 칩(15)을 복수 배치하고, 지지 기판(11)을 패키지(47)의 CCD 칩 재치부(47a)에 각각 접착하는 공정과, 개구(47c)를 통하여 패키지(47)의 전극 패드(49)와 반도체 기판(1)에 형성된 전극 패드(9)를 본딩 와이어(21)에 의해 전기적으로 접속하는 공정과, 개구(47c)를 막도록 패키지(47)에 보호판(51)을 접착하는 공정을 포함하고 있다. 이로 인해, CCD 칩(15)을 패키지(47)에 적절히 복수 실장할 수 있다. 또, 이면 조사형 광검출 장치에 있어서의 광검출부(CCD부(3))를 용이하게 대면적할 수 있다. 또한 상술한 바와 같이, 전기 배선(7) 및 전극 패드(9)의 미세화를 도모할 수 있으므로, 광검출에 기여하지 않는 데드 에리어가 커지게 되는 일은 없다.
본 발명은 이면 조사형 CCD 이미지 센서 등에 이용할 수 있다.
Claims (6)
- 이면 조사형 광검출 장치의 제조 방법에 있어서,반도체 기판의 한 쪽 측면에 전하 독출부를 형성하는 공정과,상기 반도체 기판의 다른 쪽 측면에 있어서 상기 전하 독출부에 대응하는 영역을, 해당 영역의 주변 영역을 남겨서 박화하는 공정과,상기 반도체 기판의 상기 다른 쪽 측면에 어큐뮬레이션(accumulation)층을 형성하는 공정과,상기 반도체 기판의 상기 한 쪽 측면에 있어서 상기 주변 영역에 대응하는 영역에, 상기 전하 독출부와 전기적으로 접속되는 전기 배선 및 해당 전기 배선에 전기적으로 접속되는 전극 패드를 형성하는 공정과,상기 반도체 기판의 상기 한 쪽 측면에, 상기 전극 패드를 노출시킨 상태인 채로 상기 전하 독출부를 덮도록 지지 기판을 접착하는 공정과,상기 반도체 기판 및 상기 지지 기판을 상기 전기 배선 및 상기 전극 패드가 형성된 영역에 대응하는 주변 영역을 남기도록, 상기 반도체 기판의 박화되어 있는 부분에서 절단하는 공정을 구비하는 것을 특징으로 하는 이면 조사형 광검출 장치의 제조 방법.
- 제1항에 있어서,전극 패드를 갖는 패키지를 준비하고,상기 반도체 기판의 박화되어 있는 부분에서 절단된 상기 반도체 기판 및 상기 지지 기판을 상기 패키지에 실장하는 공정을 추가로 구비하고 있고,상기 패키지에 실장하는 공정은상기 전기 배선 및 상기 전극 패드가 형성된 영역에 대응하는 상기 주변 영역을 상기 패키지에 접착하는 공정과,상기 패키지의 상기 전극 패드와 상기 반도체 기판에 형성된 상기 전극 패드를 본딩 와이어에 의해 전기적으로 접속하는 공정과,상기 양 전극 패드 및 상기 본딩 와이어를 덮도록 상기 지지 기판 및 상기 패키지에 보호판을 접착하는 공정을 포함하고 있는 것을 특징으로 하는 이면 조사형 광검출 장치의 제조 방법.
- 제1항에 있어서,전극 패드를 갖고, 해당 전극 패드에 대응하는 위치에 개구가 형성된 패키지를 준비하고,상기 반도체 기판의 박화되어 있는 부분에서 절단된 상기 반도체 기판 및 상기 지지 기판을 상기 패키지에 실장하는 공정을 추가로 구비하고 있고,상기 패키지에 실장하는 공정은상기 지지 기판을 상기 패키지에 접착하고, 해당 패키지에 상기 반도체 기판의 박화되어 있는 부분에서 절단된 상기 반도체 기판 및 상기 지지 기판을 고정하는 공정과,상기 개구에서부터 상기 패키지의 상기 전극 패드와 상기 반도체 기판에 형성된 상기 전극 패드를 본딩 와이어에 의해 전기적으로 접속하는 공정과,상기 개구를 막도록 상기 패키지에 보호판을 접착하는 공정을 포함하고 있는 것을 특징으로 하는 이면 조사형 광검출 장치의 제조 방법.
- 제2항 또는 제3항에 있어서,상기 패키지에 실장하는 공정 이후에, 상기 반도체 기판의 박화되어 있는 부분이 서로 인접하도록, 상기 반도체 기판 및 상기 지지 기판이 실장된 상기 패키지를 복수 배치하는 공정을 추가로 구비하는 것을 특징으로 하는 이면 조사형 광검출 장치의 제조 방법.
- 제1항에 있어서,전극 패드를 갖는 패키지를 준비하고,상기 반도체 기판의 박화되어 있는 부분에서 절단된 상기 반도체 기판 및 상기 지지 기판을 상기 패키지에 복수 실장하는 공정을 추가로 구비하고 있고,상기 패키지에 복수 실장하는 공정은상기 반도체 기판의 박화되어 있는 부분이 서로 인접하도록, 상기 반도체 기판의 박화되어 있는 부분에서 절단된 상기 반도체 기판 및 상기 지지 기판을 복수 배치하고, 상기 전기 배선 및 상기 전극 패드가 형성된 영역에 대응하는 상기 주변 영역을 상기 패키지에 각각 접착하는 공정과,상기 패키지의 상기 전극 패드와 상기 반도체 기판에 형성된 상기 전극 패드를 본딩 와이어에 의해 전기적으로 접속하는 공정과,상기 양 전극 패드 및 상기 본딩 와이어를 덮도록 상기 지지 기판 및 상기 패키지에 보호판을 접착하는 공정을 포함하고 있는 것을 특징으로 하는 이면 조사형 광검출 장치의 제조 방법.
- 제1항에 있어서,전극 패드를 갖고, 해당 전극 패드에 대응하는 위치에 개구가 형성된 패키지를 준비하고,상기 반도체 기판의 박화되어 있는 부분에서 절단된 상기 반도체 기판 및 상기 지지 기판을 상기 패키지에 복수 실장하는 공정을 추가로 구비하고 있고,상기 패키지에 복수 실장하는 공정은상기 반도체 기판의 박화되어 있는 부분이 서로 인접하도록, 상기 반도체 기판의 박화되어 있는 부분에서 절단된 상기 반도체 기판 및 상기 지지 기판을 복수 배치하고, 상기 지지 기판을 상기 패키지에 각각 접착하는 공정과,상기 개구에서부터 상기 패키지의 상기 전극 패드와 상기 반도체 기판에 형성된 상기 전극 패드를 본딩 와이어에 의해 전기적으로 접속하는 공정과,상기 개구를 막도록 상기 패키지에 보호판을 접착하는 공정을 포함하고 있는 것을 특징으로 하는 이면 조사형 광검출 장치의 제조 방법.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-2003-00112047 | 2003-04-16 | ||
JP2003112047A JP4373695B2 (ja) | 2003-04-16 | 2003-04-16 | 裏面照射型光検出装置の製造方法 |
PCT/JP2004/005333 WO2004093195A1 (ja) | 2003-04-16 | 2004-04-14 | 裏面照射型光検出装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20050114723A true KR20050114723A (ko) | 2005-12-06 |
KR101052670B1 KR101052670B1 (ko) | 2011-07-28 |
Family
ID=33296019
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020057019523A KR101052670B1 (ko) | 2003-04-16 | 2004-04-14 | 이면 조사형 광검출 장치의 제조 방법 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7556975B2 (ko) |
EP (1) | EP1619722B1 (ko) |
JP (1) | JP4373695B2 (ko) |
KR (1) | KR101052670B1 (ko) |
CN (1) | CN100459137C (ko) |
DE (1) | DE602004015764D1 (ko) |
WO (1) | WO2004093195A1 (ko) |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7973380B2 (en) | 2005-11-23 | 2011-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for providing metal extension in backside illuminated sensor for wafer level testing |
JP4421589B2 (ja) * | 2006-10-10 | 2010-02-24 | 浜松ホトニクス株式会社 | 光検出装置 |
US8513789B2 (en) | 2006-10-10 | 2013-08-20 | Tessera, Inc. | Edge connect wafer level stacking with leads extending along edges |
US7829438B2 (en) | 2006-10-10 | 2010-11-09 | Tessera, Inc. | Edge connect wafer level stacking |
JP4463793B2 (ja) | 2006-10-10 | 2010-05-19 | 浜松ホトニクス株式会社 | 光検出装置 |
US7901989B2 (en) | 2006-10-10 | 2011-03-08 | Tessera, Inc. | Reconstituted wafer level stacking |
JP4490406B2 (ja) * | 2006-10-11 | 2010-06-23 | 浜松ホトニクス株式会社 | 固体撮像装置 |
JP4908150B2 (ja) * | 2006-10-18 | 2012-04-04 | 浜松ホトニクス株式会社 | 撮像装置の保持構造及び撮像装置 |
US8569876B2 (en) | 2006-11-22 | 2013-10-29 | Tessera, Inc. | Packaged semiconductor chips with array |
US7791199B2 (en) | 2006-11-22 | 2010-09-07 | Tessera, Inc. | Packaged semiconductor chips |
US7952195B2 (en) | 2006-12-28 | 2011-05-31 | Tessera, Inc. | Stacked packages with bridging traces |
WO2008108970A2 (en) | 2007-03-05 | 2008-09-12 | Tessera, Inc. | Chips having rear contacts connected by through vias to front contacts |
KR101458538B1 (ko) | 2007-07-27 | 2014-11-07 | 테세라, 인코포레이티드 | 적층형 마이크로 전자 유닛, 및 이의 제조방법 |
KR101538648B1 (ko) | 2007-07-31 | 2015-07-22 | 인벤사스 코포레이션 | 실리콘 쓰루 비아를 사용하는 반도체 패키지 공정 |
CN101861646B (zh) | 2007-08-03 | 2015-03-18 | 泰塞拉公司 | 利用再生晶圆的堆叠封装 |
US8043895B2 (en) | 2007-08-09 | 2011-10-25 | Tessera, Inc. | Method of fabricating stacked assembly including plurality of stacked microelectronic elements |
CN102067310B (zh) | 2008-06-16 | 2013-08-21 | 泰塞拉公司 | 带有边缘触头的晶片级芯片规模封装的堆叠及其制造方法 |
JP5185207B2 (ja) | 2009-02-24 | 2013-04-17 | 浜松ホトニクス株式会社 | フォトダイオードアレイ |
JP5185205B2 (ja) * | 2009-02-24 | 2013-04-17 | 浜松ホトニクス株式会社 | 半導体光検出素子 |
JP5185208B2 (ja) | 2009-02-24 | 2013-04-17 | 浜松ホトニクス株式会社 | フォトダイオード及びフォトダイオードアレイ |
JP5185206B2 (ja) * | 2009-02-24 | 2013-04-17 | 浜松ホトニクス株式会社 | 半導体光検出素子 |
EP2406821A2 (en) | 2009-03-13 | 2012-01-18 | Tessera, Inc. | Stacked microelectronic assemblies having vias extending through bond pads |
US9640437B2 (en) | 2010-07-23 | 2017-05-02 | Tessera, Inc. | Methods of forming semiconductor elements using micro-abrasive particle stream |
US8791575B2 (en) | 2010-07-23 | 2014-07-29 | Tessera, Inc. | Microelectronic elements having metallic pads overlying vias |
US8796135B2 (en) | 2010-07-23 | 2014-08-05 | Tessera, Inc. | Microelectronic elements with rear contacts connected with via first or via middle structures |
US8610259B2 (en) | 2010-09-17 | 2013-12-17 | Tessera, Inc. | Multi-function and shielded 3D interconnects |
US8847380B2 (en) | 2010-09-17 | 2014-09-30 | Tessera, Inc. | Staged via formation from both sides of chip |
KR101059490B1 (ko) | 2010-11-15 | 2011-08-25 | 테세라 리써치 엘엘씨 | 임베드된 트레이스에 의해 구성된 전도성 패드 |
US8637968B2 (en) | 2010-12-02 | 2014-01-28 | Tessera, Inc. | Stacked microelectronic assembly having interposer connecting active chips |
US8587126B2 (en) | 2010-12-02 | 2013-11-19 | Tessera, Inc. | Stacked microelectronic assembly with TSVs formed in stages with plural active chips |
US8736066B2 (en) | 2010-12-02 | 2014-05-27 | Tessera, Inc. | Stacked microelectronic assemby with TSVS formed in stages and carrier above chip |
US8610264B2 (en) | 2010-12-08 | 2013-12-17 | Tessera, Inc. | Compliant interconnects in wafers |
JP6803137B2 (ja) * | 2015-09-30 | 2020-12-23 | 浜松ホトニクス株式会社 | 裏面入射型固体撮像素子 |
JP2020088066A (ja) * | 2018-11-20 | 2020-06-04 | キヤノン株式会社 | 電子部品および機器 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0748532B2 (ja) * | 1987-06-29 | 1995-05-24 | 日本電気株式会社 | 光センサパッケ−ジ |
JPS647561U (ko) | 1987-07-03 | 1989-01-17 | ||
US5134274A (en) * | 1991-03-18 | 1992-07-28 | Hughes Aircraft Company | Two-sided solid-state imaging device |
JP3441101B2 (ja) * | 1993-02-12 | 2003-08-25 | 浜松ホトニクス株式会社 | 電子管 |
JPH06268243A (ja) | 1993-03-12 | 1994-09-22 | Hamamatsu Photonics Kk | 半導体エネルギー検出器の製造方法 |
JP3315465B2 (ja) | 1993-05-07 | 2002-08-19 | 浜松ホトニクス株式会社 | 半導体エネルギー線検出器及びその製造方法 |
JP3315466B2 (ja) | 1993-05-07 | 2002-08-19 | 浜松ホトニクス株式会社 | 半導体エネルギー線検出器及びその製造方法 |
JP3317740B2 (ja) | 1993-05-07 | 2002-08-26 | 浜松ホトニクス株式会社 | 半導体エネルギー線検出器及びその製造方法 |
JP3310051B2 (ja) | 1993-05-21 | 2002-07-29 | 浜松ホトニクス株式会社 | 裏面照射型半導体素子およびその製造方法 |
JP3361378B2 (ja) * | 1994-03-02 | 2003-01-07 | 浜松ホトニクス株式会社 | 半導体デバイスの製造方法 |
JPH08241977A (ja) * | 1995-03-03 | 1996-09-17 | Hamamatsu Photonics Kk | 半導体装置の製造方法 |
JP3486267B2 (ja) | 1995-09-14 | 2004-01-13 | 浜松ホトニクス株式会社 | 裏面照射型半導体装置とその製造方法 |
LU88704A1 (fr) * | 1996-01-26 | 1997-07-26 | Euratom | Dispositif de détection de rayonnement thermique et appareil de détection de présence à base d'un tel dispositif |
JP3620936B2 (ja) * | 1996-10-11 | 2005-02-16 | 浜松ホトニクス株式会社 | 裏面照射型受光デバイスおよびその製造方法 |
JP3462026B2 (ja) * | 1997-01-10 | 2003-11-05 | 岩手東芝エレクトロニクス株式会社 | 半導体装置の製造方法 |
JP3924352B2 (ja) * | 1997-06-05 | 2007-06-06 | 浜松ホトニクス株式会社 | 裏面照射型受光デバイス |
JP3809012B2 (ja) * | 1998-05-14 | 2006-08-16 | 浜松ホトニクス株式会社 | 固体撮像装置 |
EP1152448B1 (en) | 1999-01-21 | 2009-07-15 | Hamamatsu Photonics K.K. | Electron tube |
US6369415B1 (en) * | 1999-12-22 | 2002-04-09 | Pixel Vision, Inc. | Back side thinned CCD with high speed channel stop |
JP4588837B2 (ja) * | 2000-04-11 | 2010-12-01 | 浜松ホトニクス株式会社 | 半導体受光装置 |
US6661084B1 (en) * | 2000-05-16 | 2003-12-09 | Sandia Corporation | Single level microelectronic device package with an integral window |
-
2003
- 2003-04-16 JP JP2003112047A patent/JP4373695B2/ja not_active Expired - Lifetime
-
2004
- 2004-04-14 KR KR1020057019523A patent/KR101052670B1/ko active IP Right Grant
- 2004-04-14 WO PCT/JP2004/005333 patent/WO2004093195A1/ja active IP Right Grant
- 2004-04-14 EP EP04727414A patent/EP1619722B1/en not_active Expired - Lifetime
- 2004-04-14 DE DE602004015764T patent/DE602004015764D1/de not_active Expired - Lifetime
- 2004-04-14 CN CNB2004800102599A patent/CN100459137C/zh not_active Expired - Lifetime
- 2004-04-14 US US10/553,231 patent/US7556975B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
WO2004093195A1 (ja) | 2004-10-28 |
EP1619722A1 (en) | 2006-01-25 |
US7556975B2 (en) | 2009-07-07 |
KR101052670B1 (ko) | 2011-07-28 |
JP2004319791A (ja) | 2004-11-11 |
EP1619722B1 (en) | 2008-08-13 |
DE602004015764D1 (de) | 2008-09-25 |
JP4373695B2 (ja) | 2009-11-25 |
CN1774810A (zh) | 2006-05-17 |
EP1619722A4 (en) | 2007-05-30 |
US20070275488A1 (en) | 2007-11-29 |
CN100459137C (zh) | 2009-02-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101052670B1 (ko) | 이면 조사형 광검출 장치의 제조 방법 | |
JP3880278B2 (ja) | 固体撮像装置及びその製造方法 | |
EP1247293B1 (en) | Methods for producing packaged integrated circuit devices & packaged integrated circuit devices produced thereby | |
US7083999B2 (en) | Optical device, method of manufacturing the same, optical module, circuit board and electronic instrument | |
EP1662564B1 (en) | Semiconductor package and manufacturing method thereof | |
US7495341B2 (en) | Methods and apparatus for packaging integrated circuit devices | |
US9231012B2 (en) | Image sensor package | |
US7923798B2 (en) | Optical device and method for fabricating the same, camera module using optical device, and electronic equipment mounting camera module | |
KR100712159B1 (ko) | 반도체 장치 및 그 제조 방법 | |
KR101420934B1 (ko) | Cmos 이미지 센서를 위한 와이어 본드 인터포저 패키지 및 그 제조 방법 | |
US7303400B2 (en) | Package of a semiconductor device with a flexible wiring substrate and method for the same | |
TWI382477B (zh) | 電子元件的晶圓級封裝及其製造方法 | |
US8659019B2 (en) | Semiconductor device | |
CN111009542B (zh) | 一种封装方法及封装结构 | |
EP0893861A2 (en) | Optical module | |
WO2023112409A1 (ja) | 光半導体パッケージ及び光半導体パッケージの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20140716 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20150619 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20160617 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20170616 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20180628 Year of fee payment: 8 |