KR20050062653A - 에지를 가지는 다중층 웨이퍼의 급속 열적 어닐링 방법 - Google Patents

에지를 가지는 다중층 웨이퍼의 급속 열적 어닐링 방법 Download PDF

Info

Publication number
KR20050062653A
KR20050062653A KR1020057008087A KR20057008087A KR20050062653A KR 20050062653 A KR20050062653 A KR 20050062653A KR 1020057008087 A KR1020057008087 A KR 1020057008087A KR 20057008087 A KR20057008087 A KR 20057008087A KR 20050062653 A KR20050062653 A KR 20050062653A
Authority
KR
South Korea
Prior art keywords
wafer
edge
annealing
edges
thermal continuity
Prior art date
Application number
KR1020057008087A
Other languages
English (en)
Other versions
KR100814998B1 (ko
Inventor
에리끄 니레
끄리스토프 말르빌
Original Assignee
에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 filed Critical 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지
Publication of KR20050062653A publication Critical patent/KR20050062653A/ko
Application granted granted Critical
Publication of KR100814998B1 publication Critical patent/KR100814998B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67103—Apparatus for thermal treatment mainly by conduction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Formation Of Insulating Films (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

본 발명은 반도체 재료들로부터 선택된 재료들로 제조되며, 에지를 가지는 다중층 웨이퍼(10)를 열 처리하는 방법을 제공하며, 상기 방법은, 어닐링 동안, 가열이 에지에 의한 열 흡수의 국부적 차이를 고려하여 에지에서 국부적으로 또한 선택적으로 조절되는 것을 특징으로 한다.

Description

에지를 가지는 다중층 웨이퍼의 급속 열적 어닐링 방법{A METHOD OF RAPIDLY THERMALLY ANNEALING MULTILAYER WAFERS WITH AN EDGE}
본 발명은, 에지를 가지며, 반도체 재료들로부터 선택된 재료들로 제조되는 다중층 웨이퍼에 열 처리를 적용하는 방법에 관한 것이다.
"에지를 가지는 다중층 웨이퍼(multilayer wafer with an edge)"라는 용어는 여기서, 다음의 2가지 특징들을 나타내는 반도체 재료의 웨이퍼를 의미하도록 사용된다.
ㆍ웨이퍼는 "다중층(multilayer)" 웨이퍼이며, 즉 적어도 2개의 층들의 어셈블리로 제조된다.
ㆍ다중층 웨이퍼는 "에지(edge)"를 가지며, 즉 두께의 계단(step in thickness)을 제공하는 주변 에지를 가지며(본 발명이 관련되는 웨이퍼의 종류는 일반적으로 원형 형상인 것으로 이해된다), 이것은 통상적으로, 웨이퍼의 적어도 하나의 상부층이 주변 에지에 존재하지 않고, 하부층(들) 만이 주변 에지에 존재하기 때문이다.
또한, 본 발명의 바람직한(그러나, 한정되지 않은) 적용은 다음과 같은 층들의 어셈블리를 포함하는 절연체 상 실리콘(silicon on insulator)(SOI) 형의 웨이퍼에 관한 것이다.
ㆍ 실리콘의 동작 정상층(top layer);
ㆍ 산화물로 구성된 절연 중간층; 및
ㆍ 바닥 지지층
이러한 웨이퍼를 획득하는 데 상당히 적합한 방법은, 약한 영역들(zone of weakness)이 생성되는 전달 방법이다. 이러한 환경에서, 실리콘의 동작층은, 이 약한 영역이 생성된 실리콘 기판으로부터 획득된다.
이러한 방법의 예는 Smartcut 형의 방법이 있다.
SOI의 웨이퍼가 이 약한 영역에서 그 기판으로부터 분리될 때, 실리콘층의 (위에서 보면, 훨씬 큰 부분을 구성하는)중앙부만이 기판으로부터 사실상 분리된다.
웨이퍼의 주변 영역에서, 분리는 사실상 발생하지 않아서, 결과적인 SOI는 하향 계단의 형태인 "에지"를 제공한다.
이것은 도 1에서 상당히 개략적인 방식으로 도시되어 있으며, 이 도 1에, 분리 후의 SOI의 웨이퍼(10)를 볼 수 있으며, 상기 웨이퍼는, 지지층(100), 절연층(101), 및 실리콘의 동작층(102)을 구비하며, 상기 층들(101, 102)은 수 밀리미터 너비인 주변 에지(1000)를 정의한다.
SOI는 본 발명의 적용들 중 하나 만을 구성한다는 것이 강조되며, 본 문서에서는 단지 예시로써 사용된다. 본 발명은 반도체 재료들로부터 선택된 재료들로 제조되는 에지를 가지는 임의 형태의 다중층 웨이퍼에 적용가능하다.
이러한 웨이퍼들은 일반적으로, 예컨대 웨이퍼의 하나 이상의 층들의 구성을 변형시키는 목적으로, 2개의 층들 간의 접합 계면을 안정화하는 목적으로, 구조적 결함들을 경화하는 목적으로, 및/또는 웨이퍼의 표면 상태를 향상시키는 등의 목적으로 열 처리를 받는다.
이러한 열 처리(또는 어닐링 동작)는 다양한 방식으로 실행될 수 있다.
따라서, 일부 어닐링 동작들은 본 발명의 적용에 대하여 "저(low)"로 칭하는 온도 범위에서 수행된다.
본 발명의 전후관계에서, "저" 온은 종래로부터, 약 500℃ 내지 600℃ 값보다 낮은 것으로 정의된다.
이 정의는 본 설명을 위하여만 제공된 것이며, 본 발명의 분야에 일반적으로 허용되는 정의에 반드시 대응하는 것은 아니라는 것이 이해되어야 한다.
어닐링은 또한, "고(high)" 온, 즉 약 500℃ 내지 600℃ 보다 높은 값에서 행해질 수도 있다.
고온 어닐링의 하나의 특정 모드는 급속 열 처리(rapid thermal processing)(RTP)로서 알려져 있다.
RTP 모드에서, 처리 온도는 일반적으로 상당히 높고(통상적으로 약 950℃ 이상), 어닐링 시간은 수 초 정도의 지속 시간으로 감소되어 유지된다.
따라서, SOI 형 웨이퍼에 온도가 약 1100℃ 내지 1250℃의 값에 달하는 급속 열적 어닐링(rapid thermal annealing)(RTA)이 행해지는 것이 알려져 있으며, 이 어닐링의 총 지속 시간은 단지 수 십초 정도이다.
이러한 어닐링의 효과는 웨이퍼의 표면을 평활화(smooth)하는 것이다.
이러한 웨이퍼에 대한 조도 명세(roughness specification)는 제곱 평균 제곱근(rms) 값으로 5 옴스트롱(Å)을 초과해서는 안되는 것으로 알려져 있는 것이 통상적이다.
웨이퍼(특히, SOI 웨이퍼)에는 또한, 다른 형태의 RTP 어닐링, 예컨대 급속 열 산화(Rapid Thermal Oxidation)(RTO) 형태의 어닐링이 행해질 수 있다. 산화 분위기 하에서 수행되는 이러한 어닐링은 웨이퍼의 표면을 산화시킨다.
따라서, 본 발명에 적용되는 웨이퍼에는 다양한 형태의 어닐링이 행해질 수 있다.
본 출원인은, 이러한 웨이퍼에 수행되는 어닐링 동작에 문제점들이 연관되어 있다는 것을 발견하였다.
보다 자세하게는, 출원인은, RTP 형태(RTA, RTO, ...를 포함하는)의 어닐링 동작이 웨이퍼에서 "슬립 라인(slip line)"으로 알려진 결함들을 생성한다는 것을 발견하였다.
이러한 슬립 라인은 특히 어닐링 노 내에서 3차원의 온도 불균일성(즉, 온도는 모든 지점에서 엄격하게 동일하지 않다)에 의하여 발생되며, 이들 슬립 라인은 상술된 상당한 고 레벨의 열적 응력(stress)의 결과 하에 발현된다.
또한, 이들 슬립 라인은 일반적으로 웨이퍼의 주변 영역에서 시작된다는 것을 발견하였다.
에지를 가지는 다중층 웨이퍼로, 웨이퍼의 주변에서의 이 슬립 라인 현상은 특히 심각하다.
따라서, RTP 형 어닐링은 슬립 라인을 발생시키는 경향이 있으며, 이 단점은 본 발명이 관계하는 웨이퍼(에지를 가지며, 반도체 재료들로부터 선택된 재료들로 제조되는 다중층 웨이퍼)에서 더욱 특히 심각하다.
이러한 열 처리는, 이 열처리가 유도하는 상당한 급속 온도 상승으로 인하여 상당한 고 레벨의 열적 응력을 웨이퍼가 받게 한다.
이 주요 단점은 하나 이상의 열원으로부터 열을 방사함으로써 수행되는 어닐링 시에 더욱 심각하다는 것이 관찰되어야 한다. 통상적인 예시는, 웨이퍼가 램프에 대면하여 위치되어, 적외선 램프 방열 방사를 사용하는 RTP 어닐링이다.
이 단점은, 어닐링이 열 전도에 의하여 수행될 때(웨이퍼를 둘러싸는 열-전도 가스로 채워진 어닐링 노에서 행해지는 바와 같이), 덜 심각하다.
RTP 모드를 포함하지 않는 어닐링(즉, 저온에서 수행되는 어닐링)에 대하여, 이 단점은 덜 심각하다.
그러나, 다른 단점이 존재한다. 저온 어닐링에서도, 웨이퍼 변형이 여전히 발견될 수 있다.
이러한 변형은 통상적으로, 관찰될 수 있는 바와 같이, 예컨대 웨이퍼의 뒤틀림에서의 변화에 의하여, 웨이퍼가 어느 정도 구부러지거나 트위스트되는 것과 연관된다.
뒤틀림은, 반드시 편평해야 하는 "이상적인" 웨이퍼에 대한 웨이퍼의 최대 변형을 나타낸다.
이러한 뒤틀림은 또한 RTP 모드에서 수행되는 어닐링에서 관찰될 수 있다.
따라서, 에지를 가지며, 반도체 재료들로부터 선택된 재료들로 제조되는 다중층 웨이퍼에 수행되는 어닐링에는 단점들이 연관되어 있다는 것을 나타낸다.
본 발명의 목적은 이들 단점들을 방지하는 것이다.
·도 2는 본 발명에 따라 어닐링이 수행되도록 하는 설치의 개략도이다.
·도 3a 내지 도 3c는 각각 종래의 열적 어닐링(3a), 및 본 발명의 어닐링 동작(3b 및 3c)에서 실행되는 열 연속성 구조를 도시하는 도면이다.
·도 4는 웨이퍼의 층들의 각 두께의 함수로서 다중층 웨이퍼들의 열 흡수 인자의 값들을 도시하는 챠트이다(Timans 외에 의한 "Handbook of semiconductor manufacturing technology, p.224. 2000"의 연구로부터 취한).
본 목적을 달성하기 위하여, 제1 태양에서, 본 발명은, 에지를 가지며, 반도체 재료들로부터 선택된 재료들로 제조되는 다중층 웨이퍼를 열 처리하는 방법을 제공하며, 상기 방법은, 어닐링 동안, 링(ring)에 의한 열 흡수의 국부적 차이를 고려하기 위하여, 가열이 에지에서 국부적이고 선택적으로 조절되는 것을 특징으로 한다.
이러한 방법은 특히, 에지를 가지는 다중층 웨이퍼의 문제점에 관한 것이다. 본 출원인에 의하여 드러난 이 문제점은 이러한 다중층 웨이퍼의 에지에서의 열 흡수 계수의 차이와 연관된다.
이 관점에서, 어떠한 문서는, 예컨대 웨이퍼의 상이한 영역들에 대면하여 위치된 적외선 램프에 전력을 선택적으로 공급함으로써, 웨이퍼의 가열을 국부적으로 조절하기 위한 해법을 제안한다.
그러나, 이들 문서는 상술된 특정 문제점을 해결하기 위한 어떠한 방법도 강구하지 않는다. 이들 문서의 교훈은 일반적으로, 본 발명이 기초가 되는 특정 문제점이 발생하지 않는, 에지를 가지지 않는 단순한 단일-층 웨이퍼를 처리하는 것에 제한된다.
또한, 다른 문서들은, 열 연속성 링(thermal continuity ring)을 사용함으로써, 웨이퍼의 주변에서 가열을 조절하는 해법을 제안하는 것이 특정되어 있다.
그러나, 이들 문서의 교훈은 상술된 특정 문제점에 대응하지 않는 에지 효과를 방지하기 위하여 열 연속성을 설정하는 것에 제한된다.
상술된 종래 기술에 관련된 문서들의 예는 특히 다음을 포함한다.
·WO 01/69656 (열을 흡수하여, 링이 둘러싸는 웨이퍼에 이 열을 반환하는 종래 방식으로 동작하는 링을 개시하며, 특히 본 발명이 기초로 하는 특정 문제점을 다루기 위하여 어떠한 방식으로든 링 또는 그 배치를 조절하지 않는다);
·다중층 웨이퍼가 아닌 웨이퍼에 대하여 가열을 국부적으로 조절하는 것을 제안하는 US 2001/036219 및 US 5 937 142;
·마찬가지로 다중층 웨이퍼가 아닌 웨이퍼에 결함들이 나타나는 조건들을 특정시키는 시스템으로서, 결함들이 나타나는 이들 조건의 함수로서 가열을 그 결과로서 조절하는 목적의 시스템을 제안하는 US 6 235 543 및 US 6 184 498; 및
·열 연속성 링들과 이들을 실행하는 방법을 제안하는 EP 399 662, EP 1 197 989, US 4 958 061 및 US 6 051 512.
이들 문서들 모두는 본 발명이 기초로 하는 문제점(다중층 웨이퍼의 에지에서의 열-흡수 계수의 차이로 인하여 발생된 슬립 라인들과 같은 결함의 발생을 방지하는 것)을 다루지 않는다.
또한, 이들 문서들은 특히 다중층 웨이퍼와 연관된 문제점을 언급조차 하지 않는다.
본 발명의 방법으로 돌아가, 본 방법의 바람직하나, 비제한적인 특징들은 다음과 같다.
·열 처리는 급속 열 처리이다;
·열 처리는 평활화(smoothing) 어닐링이다;
·열 처리는 산화 어닐링이다;
·가열을 조절하기 위하여, 웨이퍼의 중앙 영역과 에지의 각 열 흡수 계수를 고려한다;
·상기 열 흡수 계수들은, 웨이퍼의 층들을 구성하는 재료의 성질을 기초로, 또한 상기 층들의 각 두께를 기초로 결정된다;
·웨이퍼는 SOI 웨이퍼이며, 에지가 나타나지 않은 웨이퍼에 대한 소정의 가열 기준과 비교하여, 가열이 에지에서 선택적으로 감소된다;
·가열을 조절하기 위하여, 에지에 대면하여 위치된 적외선 램프로의 전력 공급이 선택적으로 제어된다;
·어닐링 동안, 웨이퍼는 열 연속성 구조 내에 위치된다;
·가열을 조절하기 위하여, 열 연속성 구조의 치수는 선택적으로 조절된다;
·웨이퍼는 SOI 웨이퍼이며, 에지가 나타나지 않는 웨이퍼의 어닐링과 비교하여, 열 연속성 구조의 두께가 감소된다;
·가열을 조절하기 위하여, 웨이퍼와 열 연속성 구조 사이의 거리가 선택적으로 조절된다;
·웨이퍼는 SOI 웨이퍼이며, 에지가 나타나지 않는 웨이퍼의 어닐링과 비교하여, 웨이퍼와 열 연속성 구조 사이의 거리가 증가된다;
·가열을 조절기 위하여, 열 연속성 구조의 형상이 선택적으로 조절된다;
·웨이퍼는 SOI 웨이퍼이며, 에지가 나타나지 않는 웨이퍼의 어닐링과 비교하여, 웨이퍼를 대면하는 에지가 하향으로 기울어진 열 연속성 구조가 채용된다;
·웨이퍼는 중앙 영역과 에지에서 실질적으로 동일한 열 흡수 계수를 나타내도록 선택된다; 및
·웨이퍼의 중앙 영역과 에지에서의 계수들의 실질적인 동일성은, 중앙 영역과 에지에서 웨이퍼의 층들을 구성하는 재료들의 성질, 및 상기 층들의 각 두께들을 고려하여 획득된다.
제2 태양에서, 본 발명은 또한 SOI 웨이퍼를 열적으로 처리할 때 상기 특징들 중 임의의 하나에 따른 방법의 사용을 제안한다.
최종적으로, 제3 태양에서, 본 발명은 :
·열 연속성 구조의 치수가, 에지의 열 흡수의 차이에도 불구하고, 웨이퍼의 표면의 나머지 부분의 온도와 실질적으로 동일한 에지 온도를 상기 웨이퍼 상에서 확립하는 데 기여하도록 조절되는 것을 특징으로 하는, 상기 특징들 중 임의의 하나에 따른 방법으로 사용을 위한 열 연속성 구조; 및
·열 연속성 구조의 형상은, 에지에 의한 열 흡수의 차이에도 불구하고, 웨이퍼의 표면의 나머지 부분의 온도와 실질적으로 동일한 에지 온도를 상기 웨이퍼 상에서 확립하는 데 기여하도록 조절되는 것을 특징으로 하는, 상기 특징들 중 임의의 하나에 따른 방법으로 사용을 위한 열 연속성 구조를 제공한다. 본 구조의 단면은, 특히 내부를 향하여 하향으로 기울어지는 에지를 제공한다.
본 발명의 다른 태양들, 목적들, 및 이점들은 상술된 도 1 외에, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 이해할 때, 보다 잘 나타난다.
먼저 도 2를 참조하여, 에지를 가지는 웨이퍼(10)에 어닐링을 수행하는 어닐링 설치(20)가 도시되어 있다.
이 설치는 RTP형 어닐링, 예컨대 평활화 목적으로 어닐링을 수행하는 데 적합하다.
이러한 형태의 설치는, 이러한 어닐링에 의하여 발생되는 단점들(슬립 라인, 및 다른 단점들)이 특히 심각하므로, 본 발명을 설명하기 위하여 선택되었다.
따라서, 본 발명의 특히 유리한 적용은 RTP 형 어닐링, 예컨대 RTO 어닐링, 또는 웨이퍼의 표면을 평활화하기 위한 RTA 형 마감 어닐링에 있다.
그럼에도 불구하고, 본 발명은 이 형태의 어닐링에 제한되는 것은 아니고, 본 문헌의 도입부에서 언급된 어닐링 모드들 모두에 적용된다는 것이 특정된다.
따라서, 설치(20)는, RTP 모드를 구성하지 않는 고온 어닐링, 또는 저온 어닐링도 수행하는 데 사용될 수 있다.
또한, RTP 형 어닐링(이 설치 또한 실행에 적합한)에서, 본 문헌의 도입부에서 언급한 단점들 중 일부(특히, 뒤틀림)가 고온에서의 드웰(dwell) 이전에 수행되는 온도 상승 동안 나타날 수 있다.
이 도면에서, 도 3a 내지 도 3c에 도시된 바와 같이, 2개의 층들만을 볼 수 있는 웨이퍼(10)가 도시되어 있다. 그러나, 이 웨이퍼는, 상술된 바와 같이, 임의 형태의 웨이퍼일 수도 있다.
본 발명의 바람직한 적용에서, 웨이퍼(10)는 SOI 웨이퍼이다.
이 웨이퍼는 동일하게, 반도체 재료들로부터 선택된 재료들로 제조되는, 에지를 가지는 임의의 다중충 웨이퍼일 수 있다.
특히, 이것은, 절연체 상 실리콘 게르마늄(SGOI)의 웨이퍼, 또는 지지 기판 상 SiGe의 미세층(임의 종류, 예컨대 Si일 수도 있는)을 가지는 웨이퍼일 수 있으며, 이 범주의 웨이퍼는 일반적으로, SOI 웨이퍼와 같이 에지에서 동일한 열적 응력과 연관되며, 이하 문단에서 예로써 사용된다.
이 관점에서, 이하에 SOI 웨이퍼에 참조한 설명은, 특히 상술된 범주의 웨이퍼에 직접 적용할 수 있다(transposable)는 것이 또한 특정된다.
웨이퍼는 또한 SOQ 형(석영 상 실리콘)(silicon on quartz)의 다중층 웨이퍼일 수도 있다.
어떤 경우에도, 본 발명이 적용되는 웨이퍼는 에지를 포함하는 다중층 웨이퍼로서, 본 발명은 에지에 의한 열 흡수의 임의의 차이에 관한 유리한 해법을 제공한다.
웨이퍼(10)는 웨이퍼에 대면하여 위치된 적외선 램프(L)에 의하여 가열된다.
유닛(200)은 램프로의 전력 공급을 제어한다.
이하에 설명된 바와 같이, 유닛(200)은 다양한 램프들로의 전력 공급을 선택적으로 또한 개별적으로 제어여, 각 램프에 의하여 개별적으로 방출되는 전력을 제어하는 데 적합하다.
그 결과, 각 램프에 의하여 방출된 전력을 개별적으로 제어할 수 있다.
이 기술에 대한 부가적인 설명에 대하여는, 예컨대 다양한 램프들이 개별적으로 제어되는 어닐링 장치(급속 열적 어닐링용)를 도시하는 문서 WO 01/69656를 참조할 수 있다.
도 2(장치의 단면을 도시하는)에, 웨이퍼(10)를 둘러싸며, 웨이퍼로부터 떨어져 있는 열 연속성 구조(21)를 또한 볼 수 있다.
따라서, 상기 구조(21)는 웨이퍼(10) 주위에 동심원적으로 위치된 폐쇄 링의 형태이다.
"에지 링(edge ring)"으로 통칭되는 이 구조는 웨이퍼(10)의 에지를 너머간 열 흡수의 연속성의 특정량을 확립한다.
이러한 구조의 부재시, 간섭(interfering) 에지 효과가 웨이퍼의 주변에서 관찰된다.
이러한 에지 링의 예는 문서 WO 01/69656(에지 링(17))에서 찾아볼 수 있다.
본 발명이 해결하고자 하는 단점들 중 일부는 웨이퍼의 주변 에지 영역에서 기원한다(이것은 특히 슬립 라인의 발생에 적용된다).
그러나, 웨이퍼 주위에 열적 연속성 구조를 배치한다는 단순한 사실 그 자체로는 이들 단점들을 해소하지 않는다는 것이 강조된다.
종래 기술에서, 에지 링의 기능은 웨이퍼의 경계를 너머간 흡수에서의 열 연속성 정도를 확립하는 데 제한된다.
이 목적을 위하여, 에지 링은 일반적으로, 직사각형 형상인 "기본(basic)" 단면을 가진다.
이하 설명된 바와 같이, 본 발명의 실시예에서, 에지 링의 중앙에 배치된 웨이퍼의 주변 에지에서의 가열의 국부적 또한 선택적 조절의 특정 기능을 수행하기 위하여, 이러한 에지 링에 대한 개선점이 제안된다.
또한, 공지된 에지 링에 대하여, 에지 링과 이 에지 링이 둘러싸는 웨이퍼 간의 거리는 일반적으로, 열 처리동안 단지 웨이퍼가 연장하도록 하는 치수이다.
본 발명에서, 이 간격은, 보다 큰 열량 또는 보다 작은 열량을 웨이퍼로 반환하기 위한 목적으로(에지 링과 웨이퍼 사이의 거리가 더 작으면, 더 많은 열을 반환함), 웨이퍼의 에지에서의 열 흡수 계수의 함수로서 선택적으로 조절될 수 있다.
이 국부적 흡수 계수를 이용함으로써 웨이퍼의 에지에서의 가열을 증가시키고자 하면, 이 거리는 감소된다. 반대로, 웨이퍼의 에지에서의 흡수 계수가 에지에서의 가열이 감소되는 것을 요하면, 이 거리는 증가된다.
웨이퍼의 주변 에지를 고려하기 위하여, 상기 링에 대면하는 램프들(L)에 선택적으로 전력 공급되어, 이 램프들이 방사하는 열 전력(heat power)이 상기 에지의 고유(intrinsic) 열 흡수 특성으로 조절된다.
따라서, SOI 웨이퍼로:
·SOI 다중층 구조를 가지는 중앙 영역은, SOI의 두께에 따라, 0.4 내지 0.8 범위에 있는 열 흡수 인자를 제공한다.
·반면, 주변 에지는 상이한 열 흡수 인자를 나타낸다. 예컨대, 이 인자는, 지지부가 실리콘으로 제조될 때, 약 0.7일 수도 있다.
따라서, 중앙 영역과 에지 영역은 동일한 방식으로 적외선 열 방사를 흡수하지도 반사하지도 않는다는 것이 이해될 것이다.
이들 차이는 이들 두 영역들의 표면상의 지역화된 온도 차이를 유발하여, 슬립 라인의 발현을 촉진한다.
에지에 의한 열 흡수에서의 이 차이를 고려하여 에지에서의 가열을 선택적으로 또한 국부적으로 조절함으로써, 웨이퍼의 이들 영역들 모두의 표면에 걸쳐 실질적으로 동일한 온도 확립이 촉진되어, 슬립 라인의 발현을 방지한다.
장치(20)는 가스 혼합물, 예컨대 수소와 아르곤의 혼합물로 채워지며, 순수 아르곤으로 채워질 수 있다.
웨이퍼는 램프(L)로부터의 직접 적외선 방사에 의하여 대부분이 가열되나, 이 가열의 미소 부분은 가스 혼합물을 통한 열 전도로부터이다.
이것은 상기 웨이퍼를 대면하는 다양한 램프들을 선택적으로 제어함으로써 웨이퍼의 온도에 대한 국부적 제어를 용이하게 한다.
다양한 램프에 적용된 선택적 명령을 정의하기 위하여, 웨이퍼의 중앙 영역과 에지의 각 열 흡수 계수를 주로 고려한다.
이들 열 흡수 계수들은 본질적으로, 웨이퍼의 이들 두 영역들의 층들을 구성하는 재료들의 성질과, 상기 층들의 각 두께에 기초하여 결정된다.
따라서, 도 4는 실리콘 기판 상 산화물층 상 실리콘층을 구비하는 웨이퍼의 단순한 경우를 나타낸다.
이 도면에서, 열 흡수 계수는 이들 두 층들의 각 두께의 함수로서 가변하는 것을 볼 수 있다.
물론, 다양한 층들의 성질의 함수로서, 임의 형태의 다중층 웨이퍼에 대하여 등가의 챠트를 형성할 수 있다.
복합 구성(즉, 상이한 층들의 스택으로서 구성된)인 SOI 웨이퍼에 대하여, SOI 자체에 대응하는 중앙 영역이, 실리콘의 주변 에지가 흡수하는 것보다 열을 덜 흡수한다는 것이 일반적으로 알려져 있다.
이러한 경우에서, 비-복합 구성에 적용될 것인 가열과 비교하여, 에지보다 웨이퍼의 중앙 영역을 가열하는 것이 적절하다.
에지를 가지며, 반도체 재료로부터 선택된 재료로 제조되는 다중층 웨이퍼에 대하여, 장치의 램프로의 전력 공급은, 이들 두 영역의 열 흡수 계수들의 함수로서 주변 영역보다 더 많은 정도로 또는 더 작은 정도로 중앙 영역을 선택적으로 가열하도록 조절된다.
·에지가 웨이퍼의 중앙 영역의 열 흡수 계수보다 낮은 열 흡수 계수를 가지면, 가열은 중앙 영역보다 에지에서 더 세다.
·반대의 상황이 적용되면, 가열은 중앙 영역에서 더 세다.
따라서, 다중층 웨이퍼의 층들의 열 흡수 계수들을 결정하는 것은, 다중층 웨이퍼의 다양한 영역에 적용되는 가열을 조절할 수 있도록 한다.
가열의 이러한 조절은, 상술된 바와 같이, 다양한 적외선 램프에 공급되는 전력을 선택적으로 조절함으로써 수행될 수 있다는 것이 이해되어야 한다.
그러나, 가열은, 대안물로서 또는 이 가열 수단으로의 선택적 전력 공급과 조합하여 다른 수단에 의하여 조절될 수 있다.
어떠한 경우에도, 열 흡수 계수들은 특히, 다중층 웨이퍼에 대하여, 웨이퍼들의 재료들의 성질의 함수로서 또한 이들 두께들의 함수로서 열 흡수 계수를 작성한 도 4에 도시된 형태의 챠트를 이용함으로써 결정될 수 있다.
따라서, 적외선 램프에 공급된 선택적 전력으로, 웨이퍼의 다양한 영역에 의하여 실제로 흡수된 열량을 보다 균일하게 하는 제1 수단이 사용가능하다.
이들 제1 수단은 본 발명의 제1 실행에 대응하며, 열 연속성 구조를 사용하지 않는다.
이 실행에서, 이 구조의 사용은 선택적이며, 생략가능하다.
그러나, 후술되는 바와 같이, 이러한 열 연속성 구조는 웨이퍼의 다양한 영역들에 의하여 실제로 흡수된 열량을 보다 균일하게 하기 위한 제2 수단을 통찰력있게(astutely) 구성하도록 조절되고 실행될 수 있다.
열 연속성 구조의 이러한 조절/실행은 본 발명의 제2 실행을 구성한다.
이 제2 실행은 선택적으로 제1 실행과 조합될 수 있다.
도 2에 도시된 열 연속성 구조(21)로 돌아가, 이 구조는 도 2에 도시된 바와 같이, 웨이퍼와 동일한 높이로 웨이퍼 주위에 위치될 수 있다.
사용된 어닐링 노와 연관된 제약에 따라, 이 열 연속성 구조는 대안적으로 웨이퍼 주위에, 그러나 그 밑에 위치될 수도 있어서, 웨이퍼가 다음의 수평 경로에 의하여 어닐링 위치로 이동될 수 있도록 한다.
도 3a 내지 도 3c는 세 가지 형태의 열 연속성 구조를 도시한다.
도 3a는, 일정한 두께의 직사각 단면을 가지는 이러한 구조에 대한 종래 구성을 도시한다.
본 발명의 제2 실시예에서, 상기 에지에 의한 열 흡수의 국부적 차이를 고려하여, 웨이퍼의 에지에서 국부적으로 온도를 조절하도록 그 치수를 선택적으로 조절함으로써, 이러한 열 연속성 구조를 사용할 수 있다.
보다 두꺼운 구조(21)(즉, 도 3a 내지 도 3c에 도시된 바와 같은 보다 큰 너비의 단면을 가지는)는 웨이퍼의 에지에서 온도를 증가시키는 경향이 있다.
따라서, 웨이퍼의 중앙 영역과 에지의 각 열 흡수 계수들의 함수로서 열 연속성 구조의 두께를 가변화할 수 있다.
에지가, 중앙 영역의 열 흡수 계수보다 큰 열 흡수 계수를 나타내는 SOI의 경우로 돌아가, 열 연속성 구조의 두께는, 에지를 가지지 않는 웨이퍼를 어닐링하기 위한 것보다 작다.
또한, 웨이퍼와 열 연속성 구조(21) 간의 거리(e)는 선택적으로 조절할 수 있다.
이 간격의 증가는 웨이퍼의 에지의 온도를 감소시키는 것에 기여한다.
상술된 SOI 경우에 대하여, 간격(e)은 에지를 가지지 않는 웨이퍼의 어닐링과 비교하여, 증가되어야 한다.
또한, 에지에서의 가열을 국부적으로 또한 선택적으로 조절하도록, 열 연속성 구조의 형상을 선택적으로 조절할 수 있다.
따라서, 도 3b 및 도 3c는 구조(21)의 단면에 대한 특정 형상을 도시한다.
·이 단면은 도 3b에 도시된 바와 같이, 내부를 향하여 하향하여 기울어지는 형상이 될 수도 있다.
·이 단면은 도 3c에 도시된 바와 같이, 마찬가지로 내부를 향하여 기울어지는 표면을 가지는 둥근 정상부를 가질 수도 있다.
특히, 단면이 웨이퍼를 대면하여 하향 기울기를 나타내는 열 연속성 구조(21)의 채용은, 상기 웨이퍼의 에지에서의 온도의 감소에 기여한다.
따라서, 이 해법은 SOI 웨이퍼의 상술된 경우에 잘 적용된다.
이 구조(21)의 크기, 간격(e)의 크기, 및 구조(21)의 형상에 관한 상술된 성질은 서로 조합하여 채용될 수 있다는 것이 강조된다.
이들 성질은 또한, 램프(L)로의 선택적 전력 공급과 조합하여(상술된 바와 같은 본 발명의 양쪽 실행들 모두를 조합하여) 취할 수 있다.
본 발명의 제3 실행에서, 에지를 가지며, 중앙 영역에서 및 에지에서 실질적으로 동일한 열 흡수 계수들을 제공하는 다중층 웨이퍼를 선택하기 위하여, 도 4에 도시된 종류의 챠트를 또한 사용할 수 있다.
이것은, 이들 두 영역들에서 웨이퍼의 층들을 구성하는 재료들의 성질, 및 이들 층들의 각 두께를 고려함으로써 달성될 수 있다.
특히, 소정 재료들로 제조된 층들을 가지는 웨이퍼가 처리되어야 하면, 층들의 두께들을 조절하여, 웨이퍼의 중앙 영역에서와 에지에서 실질적으로 동일한 열 흡수 계수들을 달성할 수 있다.
이 제3 실행에서, 또한, 웨이퍼의 열 흡수 계수를 변형하도록 하는 방식으로 층들 또는 층 부분들을 선택적으로 부가할 수 있다(전체 웨이퍼에 대하여 또는 국부적으로).
이것은 변형된 열 특성을 가지는 웨이퍼를 획득하기 위하여 행해질 수 있다.
특히, 이것은, 웨이퍼에 대한 희망하는 열 흡수 계수를 획득하기 위하여, 웨이퍼의 다양한 층들에 대하여 가능한 두께 범위를 증가시킬 수 있도록 한다.
선택된 열 특성을 가지는 층의 부가는, 또한 웨이퍼의 희망하는 열 흡수 계수를 획득하기 위하여, 웨이퍼의 다른 층들에 대하여 선택될 수 있는 두께에서 보다 큰 공차를 도출할 수 있다.
가능한 두께의 범위에서의 이러한 증가는 도 4의 챠트와 유사한 차트를 작성함으로써 문제의 웨이퍼(SOI 웨이퍼에 대응하는)에 대하여 특징적이 될 수 있다.
본 발명의 제3 실행은 또한 상술된 제1 및 제2 실행 중 하나 또는 이들 모두와 조합될 수 있다.
웨이퍼의 층들에 대한 두께들의 선택 및/또는 특정 층들의 삽입은 상술된 성질들 모두(램프(L)로의 선택적 전력 공급, 열 연속성 구조(21)의 특징을 채용)와 조합하여 실행될 수 있어서, 웨이퍼의 중앙 영역과 에지의 각 열 흡수 계수들 간의 차이를 최소화하도록 한다.

Claims (21)

  1. 에지를 가지며, 반도체 재료들로부터 선택된 재료들로 제조되는 다중층 웨이퍼(10)를 열 처리하는 방법으로서, 어닐링 동안, 에지에 의한 열 흡수의 국부적 차이를 고려하기 위하여, 가열이 에지에서 국부적이고 선택적으로 조절되는 것을 특징으로 하는 다중층 웨이퍼의 열 처리 방법.
  2. 제 1 항에 있어서, 상기 열 처리는 급속 열 처리인 것을 특징으로 하는 다중층 웨이퍼의 열 처리 방법.
  3. 제 2 항에 있어서, 상기 열 처리는 평활화(smoothing) 어닐링인 것을 특징으로 하는 다중층 웨이퍼의 열 처리 방법.
  4. 제 2 항에 있어서, 상기 열 처리는 산화 어닐링인 것을 특징으로 하는 다중층 웨이퍼의 열 처리 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 가열을 조절하기 위하여, 웨이퍼의 중앙 영역과 에지의 각 열 흡수 계수들을 고려하는 것을 특징으로 하는 다중층 웨이퍼의 열 처리 방법.
  6. 제 5 항에 있어서, 상기 열 흡수 계수들은, 웨이퍼의 층들을 구성하는 재료의 성질을 기초로, 또한 상기 층들의 각 두께를 기초로 결정되는 것을 특징으로 하는 다중층 웨이퍼의 열 처리 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 웨이퍼는 SOI 웨이퍼이며, 에지가 나타나지 않은 웨이퍼에 대한 소정의 가열 기준과 비교하여, 가열이 에지에서 선택적으로 감소되는 것을 특징으로 하는 다중층 웨이퍼의 열 처리 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 가열을 조절하기 위하여, 상기 에지에 대면하여 위치된 적외선 램프들(L)로의 전력 공급이 선택적으로 제어되는 것을 특징으로 하는 다중층 웨이퍼의 열 처리 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 어닐링 동안, 상기 웨이퍼는 열 연속성 구조(21) 내에 위치되는 것을 특징으로 하는 다중층 웨이퍼의 열 처리 방법.
  10. 제 9 항에 있어서, 상기 가열을 조절하기 위하여, 상기 열 연속성 구조의 치수는 선택적으로 조절되는 것을 특징으로 하는 다중층 웨이퍼의 열 처리 방법.
  11. 제 10 항에 있어서, 상기 웨이퍼는 SOI 웨이퍼이며, 에지가 나타나지 않는 웨이퍼의 어닐링과 비교하여, 상기 열 연속성 구조의 두께가 감소되는 것을 특징으로 하는 다중층 웨이퍼의 열 처리 방법.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 가열을 조절하기 위하여, 상기 웨이퍼와 상기 열 연속성 구조 사이의 거리(e)가 선택적으로 조절되는 것을 특징으로 하는 다중층 웨이퍼의 열 처리 방법.
  13. 제 12 항에 있어서, 상기 웨이퍼는 SOI 웨이퍼이며, 에지가 나타나지 않는 웨이퍼의 어닐링과 비교하여, 상기 웨이퍼와 상기 열 연속성 구조 사이의 상기 거리가 증가되는 것을 특징으로 하는 다중층 웨이퍼의 열 처리 방법.
  14. 제 9 항 내지 제 13 항 중 어느 한 항에 있어서, 상기 가열을 조절하기 위하여, 상기 열 연속성 구조의 형상이 선택적으로 조절되는 것을 특징으로 하는 다중층 웨이퍼의 열 처리 방법.
  15. 제 14 항에 있어서, 상기 웨이퍼는 SOI 웨이퍼이며, 에지가 나타나지 않는 웨이퍼의 어닐링과 비교하여, 상기 웨이퍼를 대면하는 경계가 하향으로 기울어진 열 연속성 구조가 채용되는 것을 특징으로 하는 다중층 웨이퍼의 열 처리 방법.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서, 상기 웨이퍼는, 그 중앙 영역과 에지에서 실질적으로 동일한 열 흡수 계수를 제공하도록 선택되는 것을 특징으로 하는 다중층 웨이퍼의 열 처리 방법.
  17. 제 16 항에 있어서, 상기 웨이퍼의 상기 중앙 영역과 상기 에지에서의 계수들의 실질적인 동일성은, 상기 중앙 영역과 그 에지에서 웨이퍼의 층들을 구성하는 재료들의 성질, 및 상기 층들의 각 두께를 고려함으로써 획득되는 것을 특징으로 하는 다중층 웨이퍼의 열 처리 방법.
  18. SOI 웨이퍼의 열 처리시에 제 1 항 내지 제 17 항 중 어느 한 항에 기재된 방법의 사용.
  19. 제 1 항 내지 제 16 항 중 어느 한 항에 기재된 방법에서의 사용을 위한 열 연속성 구조에 있어서, 상기 열 연속성 구조의 치수는, 에지에 의한 열 흡수의 차이에도 불구하고, 웨이퍼의 표면의 나머지 부분의 온도와 실질적으로 동일한 에지 온도를 상기 웨이퍼 상에서 확립하는 데 기여하도록 조절되는 것을 특징으로 하는 열 연속성 구조.
  20. 제 1 항 내지 제 16 항 중 어느 한 항에 기재된 방법에서의 사용을 위한 열 연속성 구조에 있어서, 상기 열 연속성 구조의 형상은, 에지에 의한 열 흡수의 차이에도 불구하고, 웨이퍼의 표면의 나머지 부분의 온도와 실질적으로 동일한 에지 온도를 상기 웨이퍼 상에서 확립하는 데 기여하도록 조절되는 것을 특징으로 하는 열 연속성 구조.
  21. 제 20 항에 있어서, 상기 구조의 단면은, 내부를 향하여 하향으로 기울어지는 표면을 제공하는 것을 특징으로 하는 열 연속성 구조.
KR1020057008087A 2002-11-05 2003-11-03 에지를 가지는 다중층 웨이퍼의 급속 열적 어닐링 방법 KR100814998B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
FR02/13810 2002-11-05
FR0213810A FR2846786B1 (fr) 2002-11-05 2002-11-05 Procede de recuit thermique rapide de tranches a couronne
FR03/00286 2003-01-13
FR0300286A FR2846787B1 (fr) 2002-11-05 2003-01-13 Procede de recuit thermique rapide de tranches a couronne

Publications (2)

Publication Number Publication Date
KR20050062653A true KR20050062653A (ko) 2005-06-23
KR100814998B1 KR100814998B1 (ko) 2008-03-18

Family

ID=32109208

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057008087A KR100814998B1 (ko) 2002-11-05 2003-11-03 에지를 가지는 다중층 웨이퍼의 급속 열적 어닐링 방법

Country Status (10)

Country Link
US (2) US6853802B2 (ko)
EP (2) EP1559136B1 (ko)
JP (1) JP4772501B2 (ko)
KR (1) KR100814998B1 (ko)
CN (1) CN100541739C (ko)
AT (1) ATE528790T1 (ko)
AU (1) AU2003280109A1 (ko)
FR (2) FR2846786B1 (ko)
TW (1) TWI278937B (ko)
WO (1) WO2004042802A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100978975B1 (ko) * 2007-01-15 2010-08-30 어플라이드 머티어리얼스, 인코포레이티드 열 처리 챔버에서 웨이퍼 지지부의 온도 측정 및 제어 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2846786B1 (fr) * 2002-11-05 2005-06-17 Procede de recuit thermique rapide de tranches a couronne
US8536492B2 (en) * 2003-10-27 2013-09-17 Applied Materials, Inc. Processing multilayer semiconductors with multiple heat sources
US20080090309A1 (en) * 2003-10-27 2008-04-17 Ranish Joseph M Controlled annealing method
US7127367B2 (en) * 2003-10-27 2006-10-24 Applied Materials, Inc. Tailored temperature uniformity
JP4826994B2 (ja) * 2004-09-13 2011-11-30 信越半導体株式会社 Ｓｏｉウェーハの製造方法
US7788589B2 (en) * 2004-09-30 2010-08-31 Microsoft Corporation Method and system for improved electronic task flagging and management
WO2006070220A1 (en) * 2004-12-28 2006-07-06 S.O.I.Tec Silicon On Insulator Technologies Method for obtaining a thin layer having a low density of holes
FR2880988B1 (fr) * 2005-01-19 2007-03-30 Soitec Silicon On Insulator TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE
JP4786925B2 (ja) 2005-04-04 2011-10-05 東京エレクトロン株式会社 基板処理方法および基板処理装置
US7700376B2 (en) * 2005-04-06 2010-04-20 Applied Materials, Inc. Edge temperature compensation in thermal processing particularly useful for SOI wafers
ATE405946T1 (de) * 2005-06-10 2008-09-15 Soitec Silicon On Insulator Kalibrierverfahren für apparaturen zur thermischen behandlung
FR2895563B1 (fr) * 2005-12-22 2008-04-04 Soitec Silicon On Insulator Procede de simplification d'une sequence de finition et structure obtenue par le procede
JP5168788B2 (ja) * 2006-01-23 2013-03-27 信越半導体株式会社 Ｓｏｉウエーハの製造方法
FR2899382B1 (fr) * 2006-03-29 2008-08-22 Soitec Silicon On Insulator Procede de fabrication de structures soi avec limitation des lignes de glissement
EP1918349A1 (en) * 2006-10-12 2008-05-07 SOLVAY (Société Anonyme) Light-emitting material
US8222574B2 (en) * 2007-01-15 2012-07-17 Applied Materials, Inc. Temperature measurement and control of wafer support in thermal processing chamber
US8111978B2 (en) * 2008-07-11 2012-02-07 Applied Materials, Inc. Rapid thermal processing chamber with shower head
FR2941324B1 (fr) * 2009-01-22 2011-04-29 Soitec Silicon On Insulator Procede de dissolution de la couche d'oxyde dans la couronne d'une structure de type semi-conducteur sur isolant.
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
CN102479690B (zh) * 2010-11-23 2013-12-11 中芯国际集成电路制造(上海)有限公司 提高晶圆上源漏极退火时工作电流均匀性的方法
US9814099B2 (en) * 2013-08-02 2017-11-07 Applied Materials, Inc. Substrate support with surface feature for reduced reflection and manufacturing techniques for producing same
CN108603290B (zh) * 2015-10-01 2021-09-10 环球晶圆股份有限公司 Cvd设备

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62128525A (ja) * 1985-11-29 1987-06-10 Matsushita Electric Ind Co Ltd 化合物半導体基板のアニ−ル方法
KR0155545B1 (ko) * 1988-06-27 1998-12-01 고다까 토시오 기판의 열처리 장치
US5011794A (en) * 1989-05-01 1991-04-30 At&T Bell Laboratories Procedure for rapid thermal annealing of implanted semiconductors
DE69132826T2 (de) * 1990-01-19 2002-08-22 Applied Materials Inc Heizgerät für Halbleiterwafers oder Substrate
JP3563224B2 (ja) * 1996-03-25 2004-09-08 住友電気工業株式会社 半導体ウエハの評価方法、熱処理方法、および熱処理装置
US5937142A (en) * 1996-07-11 1999-08-10 Cvc Products, Inc. Multi-zone illuminator for rapid thermal processing
US6051512A (en) * 1997-04-11 2000-04-18 Steag Rtp Systems Apparatus and method for rapid thermal processing (RTP) of a plurality of semiconductor wafers
US6303411B1 (en) * 1999-05-03 2001-10-16 Vortek Industries Ltd. Spatially resolved temperature measurement and irradiance control
DE19936081A1 (de) * 1999-07-30 2001-02-08 Siemens Ag Vorrichtung und Verfahren zum Temperieren eines Mehrschichtkörpers, sowie ein unter Anwendung des Verfahrens hergestellter Mehrschichtkörper
US7037797B1 (en) * 2000-03-17 2006-05-02 Mattson Technology, Inc. Localized heating and cooling of substrates
KR100789205B1 (ko) * 2000-03-29 2007-12-31 신에쯔 한도타이 가부시키가이샤 실리콘 웨이퍼 및 에스오아이 웨이퍼의 제조방법, 그리고그 에스오아이 웨이퍼
JP2002184961A (ja) * 2000-09-29 2002-06-28 Canon Inc Ｓｏｉ基板の熱処理方法およびｓｏｉ基板
JP2002118071A (ja) * 2000-10-10 2002-04-19 Ushio Inc 光照射式加熱処理装置及び方法
TW540121B (en) * 2000-10-10 2003-07-01 Ushio Electric Inc Heat treatment device and process with light irradiation
FR2846786B1 (fr) * 2002-11-05 2005-06-17 Procede de recuit thermique rapide de tranches a couronne

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100978975B1 (ko) * 2007-01-15 2010-08-30 어플라이드 머티어리얼스, 인코포레이티드 열 처리 챔버에서 웨이퍼 지지부의 온도 측정 및 제어 방법
US7860379B2 (en) 2007-01-15 2010-12-28 Applied Materials, Inc. Temperature measurement and control of wafer support in thermal processing chamber

Also Published As

Publication number Publication date
FR2846787A1 (fr) 2004-05-07
CN1711629A (zh) 2005-12-21
TW200416895A (en) 2004-09-01
EP2330616A2 (en) 2011-06-08
FR2846787B1 (fr) 2005-12-30
EP1559136A2 (en) 2005-08-03
EP2330616A3 (en) 2011-12-07
CN100541739C (zh) 2009-09-16
AU2003280109A1 (en) 2004-06-07
US20050094990A1 (en) 2005-05-05
US6853802B2 (en) 2005-02-08
US7049250B2 (en) 2006-05-23
FR2846786A1 (fr) 2004-05-07
JP4772501B2 (ja) 2011-09-14
WO2004042802A2 (en) 2004-05-21
KR100814998B1 (ko) 2008-03-18
US20040151483A1 (en) 2004-08-05
EP1559136B1 (en) 2011-10-12
JP2006505959A (ja) 2006-02-16
WO2004042802A3 (en) 2004-08-12
TWI278937B (en) 2007-04-11
ATE528790T1 (de) 2011-10-15
FR2846786B1 (fr) 2005-06-17
AU2003280109A8 (en) 2004-06-07

Similar Documents

Publication Publication Date Title
KR100814998B1 (ko) 에지를 가지는 다중층 웨이퍼의 급속 열적 어닐링 방법
US5336641A (en) Rapid thermal annealing using thermally conductive overcoat
US6977400B2 (en) Silicon germanium CMOS channel
JP5368996B2 (ja) 半導体オンインシュレータ構造体を製造する方法
JP2003031495A (ja) 半導体装置用基板の製造方法および半導体装置の製造方法
JPH1041242A (ja) 特に電子構成品を含む半導体材料薄膜の製法
JPH05308069A (ja) 埋設絶縁層の製作方法
US4578144A (en) Method for forming a single crystal silicon layer
JP6152827B2 (ja) 半導体基板の製造方法
JPH0556314B2 (ko)
JPH06132306A (ja) 半導体装置の製造方法
JP2675011B2 (ja) 熱処理装置及び熱処理方法
JPS6159820A (ja) 半導体装置の製造方法
JPS59139624A (ja) 試料の加熱方法
JPH05121540A (ja) 半導体装置の製造方法
JPH0424917A (ja) 半導体ウエハのアニール方法及びそれに用いられるアニール用治具
Bertrand et al. Large area recrystallization of thick polysilicon films for low cost partial SOI power devices
JPH07107894B2 (ja) 多結晶薄膜基板のアニ−ル方法
JPS5999714A (ja) 半導体熱処理装置
JPH02260526A (ja) 結晶性半導体膜及びその形成方法
JPH04277619A (ja) 半導体ウエハのアニール方法
GB2160355A (en) Annealing semiconductor devices
JPH0441488B2 (ko)
JPS62285412A (ja) 半導体基板の製造方法
JPH04271125A (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20130304

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140310

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150309

Year of fee payment: 8