KR20050010976A - 플렉시블 배선 기재 및 그 제조 방법 - Google Patents
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Abstract
주석-비스머스 합금 도금을 할 때의 솔더 레지스트 층의 박리를 방지하고 주석-비스머스 합금 도금의 석출 이상을 방지한 플렉시블 배선 기재 및 그 제조 방법을 제공한다. 절연 기재(11)와, 이 절연 기재(11)의 한쪽 면에 형성된 배선 패턴(12)와, 이 배선 패턴(12)의 적어도 단자부를 제외한 표면을 피복한 솔더 레지스트 층(17)을 구비하고,상기 솔더 레지스트 층(17)으로 덮혀 있지 않는 배선 패턴(12)의 적어도 일부의 최 표면에는 주석-비스머스 합금 도금 층(26)이 마련된 플렉시블 배선 기재(10)에 있어서 상기 배선 패턴(12)은, 도체로 된 베이스 층(21) 상에, 솔더 레지스트 층(17)으로 덮인 영역 및 덮이지 않는 영역에 걸쳐 제 1의 주석 도금 층(24)을 구비한다.
Description
일렉트로닉스 산업의 발달에 따라,IC(집적 회로),LSI(대규모 집적 회로) 등의 전자 부품을 실장한 프린트 배선판의 수요가 급격하게 증가하고 있지만, 전자 기기의 소형화,경량화,고기능화가 요망되고,이들 전자 부품의 실장 방법으로서, 최근에는 TAB 테이프,T-BGA 테이프 및 ASIC 테이프 등을 이용한 실장 방식이 채용되어 있다. 특히,전자 기기의 경박단소화에 따라,전자 부품을 보다 높은 밀도로 실장함과 동시에,전자 부품의 신뢰성을 향상시키기 위해, 실장하는 전자 부품의 크기에 거의 대응한 크기의 기판의 거의 전면에 외부 접속 단자를 배치한, CSP,BGA, μ-BGA 등의 사용 빈도가 높아지고 있다.
이 플렉시블 배선 기재는, 예를 들면,다음과 같이 제조되어 있다. 즉,먼저,예를 들면 폴리이미드 필름 등의 절연 기재 필름에 동박(銅箔)을 부착하고,이 동박 표면에 포토 레지스트를 도포하고,이 포토 레지스트 층을 형성하도록 하는 배선 패턴 이외의 부분을 노광하고, 노광된 포토 레지스트 층을 제거한다. 뒤이어,포토 레지스트 층이 제거된 부분의 동박을 에칭에 의해 제거하고, 또한 포토 레지스트 층을 제거하므로서 배선 패턴을 형성한다. 이렇게 배선 패턴을 형성한 전자 부품 실장용 필름 캐리어 테이프에, 이너 리드나 땜납 볼 단자 등의 접속 부분을 제외하고 회로의 보호층으로 된 솔더 레지스트를 도포한다. 이처럼 하여 솔더 레지스트를 도포한 후,노출하는 부분인 접속 단자 부분에 주석 도금 층을 형성하고, 또한,니켈-금 도금 층등을 형성한다. 또,전자 부품의 실장 방식에 의해서는, 니켈-금 도금 층 대신에 주석-납 합금이 사용되는 경우가 있지만, 이 경우,국제적인 무연화에 의해,근래,주석-납 합금 대신에 주석-비스머스 합금 등이 사용되어 있다.
예를 들면,일본 특개평 11-21673호 공보에는, 주석-비스머스 합금 등의 무연 주석 합금 도금 피막을 형성하는 도금욕(浴) 및 피막을 구비한 전자 부품이 개시되어 있다.
하지만,주석-비스머스 합금 도금을 행한 경우,솔더 레지스트 근방에 주석-비스머스 합금 도금이 석출 이상(異常)이라고 하는 문제가 있다. 이것은, 솔더 레지스트 층의 주연부가 도금전 또는 도금 중에 벗겨지고,벗겨진 영역에 주석-비스머스 합금 도금이 덮이도록 석출하는 것이 원인으로 밝혀졌다.
이와 같은 석출 이상은, 배선 패턴의 단자 끼리를 단락시키거나, 석출 이상층이 박락하여 다른 부분에 부착하고 단락되거나 하는 품질상의 중대한 문제의 원인으로 된다. 또,이 문제는 배선 패턴의 파인 피치화 및 무연화에 의해 주석-비스머스 합금 도금의 채용 증가에 따라,점점 큰 문제로 된다.
여기에서, 일본 특개평 6-342969호 공보에는, 도금 후, 특히,주석 도금 후에, 솔더 레지스트를 구비한 점이 개시되어 있다. 또,일본 특개2O00-36521호 공보에는, 패턴 전체에 동(銅)이 확산한 주석 도금 층을 형성하고,솔더-레지스트 층을 형성한 후,동을 함유하지 않는 주석 도금 층을 마련한다고 하는 구성이 개시되어 있다.
하지만,이들 공지 문헌에는, 주석-비스머스 합금 도금의 석출 이상에 대한문제, 및 그 해결에 관해서는 특히 언급되어 있지 않다.
본 발명은, IC 또는 LSI 등의 전자 부품을 실장(實裝)한 플렉시블 배선 기재 및 그 제조 방법에 관한 것이다. 또 플렉시블 배선 기재는, 전자 부품을 실장하기 전의 FPC 및 필름 캐리어 테이프 등 및 전자 부품을 실장하여 각각 절단한 개별의 필름을 말하고,예를 들면,전자 부품의 실장 형식 등에 의하여, TAB(Tape Automated Bonding), COF(Chip On Film), CSP(Chip Size Package), BGA(Ball Grid Array), μ-BGA(μ-Ball Grid Array), FC(Flip Chip), QFP(Quad Flat Package) 등을 들 수 있다.
도 1은, 본 발명의 실시 형태 1에 관련된 플렉시블 배선 기재의 개략 평면도이다.
도 2는, 도 1의 플렉시블 배선 기재에 전자 부품을 실장한 상태의 A-A' 단면도이다.
도 3은, 본 발명의 전해 주석계 합금 도금 방법을 실시하기 위한 도금 장치를 나타내는 개략 사시도이다.
도 4는, 본 발명의 전해 주석계 합금 도금 방법을 실시하고 있는 모양을 나타내는 개략도이다
본 발명은, 이와 같은 사정을 감안하여,솔더 레지스트 층의 박리를 방지하고 주석-비스머스 합금 도금의 석출 이상을 방지한 플렉시블 배선 기재 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하는 본 발명의 제 1의 태양은, 절연 기재와, 이 절연 기재의 한쪽 면에 형성된 배선 패턴과, 이 배선 패턴의 적어도 단자부를 제외한 표면을 피복하는 솔더 레지스트 층을 구비하고,상기 솔더 레지스트 층으로 덮이지 않는 배선 패턴의 적어도 일부의 최표면(最表面)에는 주석-비스머스 합금 도금 층이 마련된 플렉시블 배선 기재이어서,상기 배선 패턴은, 도체로 된 베이스 층 상에, 솔더 레지스트 층으로 덮인 영역 및 덮이지 않는 영역에 걸쳐 제 1의 주석 도금 층을 구비하는 것을 특징으로 하는 플렉시블 배선 기재이다.
이러한 제 1의 태양에서는, 솔더 레지스트 층의 주연부에 하층으로서 제 1의 주석 도금 층을 가지기 때문에, 솔더 레지스트 층의 박리가 방지되고,주석-비스머스 합금 도금의 석출 이상이 생기지 않는다.
본 발명의 제 2의 태양은 제 1의 태양에 있어서,상기 배선 패턴의 상기 솔더 레지스트 층으로 덮혀 있지 않는 영역에는, 상기 제1의 주석 도금 층 상에 제 2의 주석 도금 층이 마련되고,당해 제 2의 주석 도금 층 상의 적어도 일부의 영역에 상기 주석-비스머스 합금 도금 층을 가지는 것을 특징으로 하는 플렉시블 배선 기재이다.
이러한 제 2의 태양에서는, 솔더 레지스트 층으로 덮혀 있지 않는 제 1의 주석 도금 층 상에 제 2의 주석 도금 층을 마련한 때에 솔더 레지스트 층의 박리가 발생하지 않고,주석-비스머스 합금 도금의 석출 이상이 생기지 않는다.
본 발명의 제 3의 태양은, 제 1의 태양에 있어서,상기 제1의 주석 도금 층은, 0.001㎛∼O.6㎛의 두께를 가지는 것을 특징으로 하는 플렉시블 배선 기재이다.
이러한 제 3의 태양에서는, O.001㎛∼0.6㎛의 두께의 제 1의 주석 도금 층에 의해,주석-비스머스 합금 도금의 석출 이상이 방지된다.
본 발명의 제 4의 태양은, 제 2의 태양에 있어서,상기 제1의 주석 도금 층은, 0.001㎛∼0.6㎛의 두께를 가지는 것을 특징으로 하는 플렉시블 배선 기재이다.
이러한 제 4의 태양에서는, 0.001㎛∼0.6㎛의 두께의 제 1의 주석 도금 층에 의해,주석-비스머스 합금 도금의 석출 이상이 방지된다.
본 발명의 제 5의 태양은, 제 1의 태양에 있어서,상기 제1의 주석 도금 층은, 0.OO1㎛∼0.2㎛의 두께를 가지는 것을 특징으로 하는 플렉시블 배선 기재이다.
이러한 제 5의 태양에서는, 0.001㎛∼O.2㎛의 두께의 제 1의 주석 도금 층에 의해, 주석-비스머스 합금 도금의 석출 이상이 방지된다.
본 발명의 제 6의 태양은 제 2의 태양에 있어서, 상기 제1의 주석 도금 층은, 0.001㎛∼0.2㎛의 두께를 가지는 것을 특징으로 하는 플렉시블 배선 기재이다.
이러한 제 6의 태양에서는, 0.001㎛∼0.2㎛의 두께의 제 1의 주석 도금 층에 의해, 주석-비스머스 합금 도금의 석출 이상이 방지된다.
본 발명의 제 7의 태양은, 제 5 또는 6의 태양에 있어서, 상기 제1의 주석 도금 층은, 상기 솔더 레지스트 층의 성형전에는 가열 처리되어 있지 않은 것을 특징으로 하는 플렉시블 배선 기재이다.
이러한 제 7의 태양에서는, 제 1의 주석 도금 층이 0.0O1㎛∼O.2㎛로 얇기 때문에, 솔더 레지스트 층을 마련하기 전에 가열 처리를 하지 않아도, 휘스커를 발생한 염려가 없다.
본 발명의 제 8의 태양은, 제 1∼6의 어느 하나의 태양에 있어서, 상기 배선 패턴은, 패터닝된 동층 및 이 위에 형성된 제 1의 주석 도금 층을 가지는 것을 특징으로 하는 플렉시블 배선 기재이다.
이러한 제 8의 태양에서는, 패터닝된 동층 상에 마련된 제 1의 주석 도금 층에 의해, 주석-비스머스 합금 도금의 석출 이상이 방지된다.
본 발명의 제 9의 태양은, 제 7의 태양에 있어서, 상기 배선 패턴은, 패터닝된 동층 및 이 위에 형성된 제 1의 주석 도금 층을 가지는 것을 특징으로 하는 플렉시블 배선 기재이다.
이러한 제 9의 태양에서는, 패터닝된 동층 상에 마련된 제 1의 주석 도금 층에 의해, 주석-비스머스 합금 도금의 석출 이상이 방지된다.
본 발명의 제 10의 태양은, 절연 기재와, 이 절연 기재의 한쪽 면에 형성된 배선 패턴과, 이 배선 패턴의 단자부를 제외한 표면을 피복한 솔더 레지스트 층을 구비하고,상기 솔더 레지스트 층으로 덮혀 있지 않는 배선 패턴의 적어도 일부의 최 표면에는 주석-비스머스 합금 도금 층이 마련된 플렉시블 배선 기재를 제조하는 방법에 있어서,도체층을 패터닝하므로서 상기 배선 패턴의 베이스 층을 형성하는 공정과, 이 베이스층 상에 제 1의 주석 도금 층을 형성하는 공정과, 이 제 1의 주석 도금 층의 일부를 노출시키고 덮도록 솔더 레지스트 층을 형성하는 공정과, 상기 솔더 레지스트 층으로 덮혀 있지 않는 상기 제1의 주석 도금 층 상에 제 2의 주석 도금 층을 형성하는 공정과, 이 제 2의 주석 도금 층을 형성한 영역의 적어도 일부에 주석-비스머스 합금 도금 층을 마련한 공정을 구비하는 것을 특징으로 하는 플렉시블 배선 기재의 제조 방법이다.
이러한 제 10의 태양에서는, 솔더 레지스트 층의 바탕으로서 제 1의 주석 도금 층을 형성하고,솔더 레지스트 층을 마련한 후,제 2의 주석 도금층 및 주석-비스머스 합금 도금 층을 마련하기 때문에, 솔더 레지스트 층의 박리가 방지되고,주석-비스머스 합금 도금의 석출 이상이 방지된다.
본 발명의 제 11의 태양은, 제 10의 태양에 있어서, 상기 제1의 주석 도금 층을 0.OO1㎛∼0.6㎛의 두께로 형성하는 것을 특징으로 하는 플렉시블 배선 기재의 제조 방법이다.
이러한 제 11의 태양에서는, 0.001㎛∼0.6㎛의 두께의 제 1의 주석 도금 층에 의해 주석-비스머스 합금 도금의 석출 이상이 방지된다.
본 발명의 제 12의 태양은, 제 10의 태양에 있어서, 상기 제1의 주석 도금 층을 0.001㎛∼O.2㎛의 두께로 형성하는 공정 후,가열 처리하는 일 없이,상기 솔더 레지스트 층을 형성하는 공정을 하는 것을 특징으로 하는 플렉시블 배선 기재의 제조 방법이다.
이러한 제 12의 태양에서는, 제 1의 주석 도금 층이 0.O01㎛∼O.2㎛로 얇기 때문에, 솔더 레지스트 층을 마련하기 전에 가열 처리를 하지 않아도, 휘스커를 발생한 염려가 없다.
이상 설명한 바와같이,본 발명에 의하면,절연 기재와, 이 절연 기재의 한쪽 면에 형성된 배선 패턴과, 이 배선 패턴의 적어도 단자부를 제외한 표면을 피복한 솔더 레지스트 층을 구비하고,상기 솔더 레지스트 층으로 덮혀 있지 않는 배선 패턴의 적어도 일부의 최 표면에는 주석-비스머스 합금 도금 층이 마련된 플렉시블 배선 기재에 있어서,상기 배선 패턴이 도체로 된 베이스 층 상에 솔더 레지스트 층으로 덮인 영역 및 덮이지 않는 영역에 걸쳐 제 1의 주석 도금 층을 구비하도록했기 때문에, 주석-비스머스 합금 도금의 석출 이상을 방지한 플렉시블 배선 기재 및 그 제조 방법을 제공하는 것이 가능하다고 하는 효과를 나타낸다.
이하,본 발명의 일실시 형태에 관련된 플렉시블 배선 기재를 그 제조 방법 및 사용예와 함께 설명한다. 물론,본 발명은 이것에 한정되는 것은 아니다.
도 1에는 실시 형태 1에 관련된 플렉시블 배선 기재의 개략 평면,도 2에는 전자 부품을 실장한 상태의 A-A'의 단면을 나타낸다.
도 1 및 도 2에 도시하는 바와같이, 본 실시 형태의 플렉시블 배선 기재(10)는, TAB 테이프이고,테이프형상의 절연 필름(11)의 한쪽 면에, 복수의 배선 패턴 (12)이 연속적으로 형성되어 있다. 절연 필름(11)은, 폭 방향 양측에 이송용의 스프로켓 구멍(13)을 일정 간격으로 가지고,일반적으로는, 이송되면서 IC 등의 전자부품(30)이 실장되고,전자 부품(30) 실장 후,각 배선 패턴(12)마다 절단된다. 이와 같은 플렉시블 배선 기재(10)는, 전자 부품(30)이 실장 된 후,각 배선 패턴(12)마다 절단된 경우와, 각 배선 패턴(12)마다 절단된 후,전자 부품(30)이 실장 된 경우가 있다. 또한,테이프형상의 상태의 경우도, 각 배선 패턴(12)마다 절단한 경우도, 플렉시블 배선 기재(10)이고, 전자 부품(30)의 실장의 유무도 묻지 않는다.
또,절연 필름(11)의 폭 방향 양단부에는, 스프로켓 구멍(13)이 마련되어 있지만, 절연 필름(11)에 스프로켓 구멍(13)과 함께 위치 맞춤을 위한 관통 구멍,불량 패키지 표시,패키지 외형 등의 여러가지 목적에 맞춘 관통 구멍이 형성되고 있어도 좋다.
배선 패턴(12)은, 실장한 전자 부품(30)과 접속하는 디바이스측 접속 단자(14)와, 외부와 접속하는 입력측 외부 접속 단자(15) 및 출력측 외부 접속 단자(16)를 구비하고,이들을 제외한 영역이, 솔더 레지스트 층(17)에 의해 덮혀 있다.
여기에서, 절연 필름(11)으로서는, 가요성을 가짐과 함께 내약품성 및 내열성을 보유한 재료를 이용할 수 있다. 이러한 절연 필름(11)의 재료로서는, 폴리에스테르,폴리아미드,폴리이미드 등을 들수 있고,특히, 비페닐 골격을 가지는 전방향족 폴리이미드(예를 들면,상품명;유피렉스;우베 흥산(주))가 바람직하다. 또한,절연 필름(11)의 두께는, 일반적으로는, 25∼125㎛,바람직하게는,50∼75㎛ 이다.
이와 같은 절연 필름(11)은, 배선 패턴(12)의 소정의 영역에 디바이스 홀(18)이 펀칭에 의해 형성되어 있다. 배선 패턴(12)의 디바이스측 접속 단자(14)는, 디바이스 홀(18)의 가장자리부에서 디바이스 홀(18) 안으로 돌출하도록 마련되어 있고,이 디바이스측 접속 단자(14)에는, 예를 들면,금(Au)으로 된 범프(31)를 통하여 전자 부품(30)이 접속되어 있다. 상세하게는,전자 부품(30)은, 디바이스 홀(18)보다도 작은 외형을 가지고,전자 부품(30)의 전극(32)에 행해진 범프(31)를 통해 디바이스 홀(18) 안으로 돌출한 디바이스측 접속 단자(14)와 전기적으로 접속되어 있다.
배선 패턴(12)은, 절연 필름(11)에 형성된 디바이스 홀(18) 및 스프로켓 구멍(13) 등이 형성된 한편의 면에, 일반적으로는,동이나 알루미늄으로 된 도전체박등의 도체 층(20)을 패터닝한 베이스 층(21)을 구비한다. 이와 같은 베이스 층(21)으로 된 도체 층(20)은, 절연 필름(11) 위에 직접 적층해도, 접착제층을 통하고 열압착 등에 의해 형성해도 좋다. 도체 층(20)의 두께는, 예를 들면,6∼70㎛,바람직하게는,8∼35㎛이다. 도전체박으로 된 도체 층(20)로서는, 동박이 바람직하다.
또한,절연 필름(11) 위에 도전체박을 마련한 것은 아니고,도전체박에, 예를 들면,폴리이미드 전구체(前驅體)를 도포하고,소성(燒成)하여 폴리이미드 필름으로 된 절연 필름으로 할 수도 있다.
또,절연 필름(11) 위에 마련된 도체 층(20)은, 포토 리소그래피법에 의해,디바이스측 접속 단자(14),입력측 외부 접속 단자(15) 및 출력측 외부 접속단자(16)를 포함한 베이스 층(21)으로서 패터닝된다. 즉,포토 레지스트를 도포한 후,포토 레지스트 층을 포토 마스크를 통해 에칭 액으로 화학적으로 용해(에칭 처리)하여 제거하고, 또한 포토 레지스트 층을 알칼리 액등으로 용해 제거하므로서 도전체박을 패터닝 하여 베이스 층(21)으로 한 것이다.
또한,절연 필름(11) 위의 폭 방향 양측에는, 베이스 층(21)에 연속하여,입력측 외부 접속 단자(15) 및 출력측 외부 접속 단자(16)의 각각에 걸쳐 도금 리드(22) 및 이들을 서로 도통하는 도통부(23)가 패터닝 되어 있다. 이들은 후술하는 도금 시에 사용되는 것으로, 그 후,제거할 수 있는 영역에 형성되어 있다.
이어서,이처럼 에칭에 의해 패터닝된 베이스 층(21) 위에는, 전면에 걸쳐 제 1의 주석 도금 층(24)이 형성된다. 여기에서, 제 1의 주석 도금 층(24)은, 0.001㎛ 이상,바람직하게는 0.001㎛∼O.6㎛의 두께를 가지는 것으로 하면 되고,그 형성 방법 등은 한정되어 있지않다. 바람직하게는, 두께 0.001㎛∼0.2㎛,보다 바람직하게는 0.01㎛∼0.09㎛의, 이른바 플래시 주석 도금 층으로 하면 좋지만, 이것에 한정된 것은 아니다. 또한,플래시 주석 도금 층은, 무전해 도금 또는 전해 도금으로 형성된다.
여기에서, 제 1의 주석 도금 층(24)을, 0.001㎛∼0.2㎛로 얇은 도금 층으로 한 것에 의해,가열 처리를 하여 동을 확산시키지 않아도 휘스커의 발생의 염려가 없다. 또한,이 후의 솔더 레지스트 층을 형성한 때의 가열 처리에 의해, 제 1의 주석 도금 층(24)에는 최종적으로는 동이 확산하고 있다고 추정되지만, 솔더 레지스트 층을 마련하기 전에, 예를 들면,8O∼150℃로 가열 처리를 할 필요가 없다고하는 이점이 있다.
이어서,이처럼 패터닝된 베이스 층(21) 및 제 1의 주석 도금 층(24) 위에, 솔더 레지스트 재료 도포액이 도포되고,소정의 패터닝에 의해,솔더 레지스트 층(17)이 형성된다.
또한, 솔더 레지스트 층(17)에 의해 덮혀 있지 않는 제 1의 주석 도금 층(24) 위,즉,디바이스측 접속 단자(14),입력측 외부 접속 단자(15) 및 출력측 외부 접속 단자(16) 위에는, 제 2의 주석 도금 층(25)이 형성되고, 또한,주석-비스머스 합금 도금 층(26)이 형성된다. 구체적으로는,디바이스측 접속 단자(14) 및 출력측 외부 접속 단자(16) 위에는, 제 1의 주석 도금 층(24) 위에 제 2의 주석 도금 층(25)만이 마련되고,입력측 외부 접속 단자(15) 위에는, 제 1의 주석 도금 층(24) 위에 제 2의 주석 도금 층(25)이 마련되고, 또한 이 위에 주석-비스머스 합금 도금 층(26)이 마련된다.
본 실시 형태에서는, 제 2의 주석 도금 층(25)은 무전해 도금으로 형성했다. 예를 들면 이 도금은, 황산액,과황산 칼리액 등으로 도금전 처리한 후,붕불화 주석욕을 이용하여 행하면 된다. 또한, 무전해 도금은 아니고,후술하는 바와같은 전해 도금으로 형성해도 좋다.
이와같은 제 2의 주석 도금 층(25)을 형성한 후,폭 방향 한편 측의 입력측 외부 접속 단자(15)에 형성한 주석-비스머스 합금 도금 층(26)은, 전해 주석계 합금 도금 방법에 의해 형성했다. 이와 같은 주석-비스머스 합금 도금 층(26)을 형성하는 방법을 실시하기 위한 도금 장치의 일 예를 도 3 및 도 4를 참조하면서 설명한다.
도 3 및 도 4에 도시하는 바와같이,도금 장치(40)는, 도금 액(41)을 유지한 도금 조(42)와, 이 도금 조(42) 안에 마련되고 양극을 구성하는 전극(43)을 가지는 것이다.
또,도금 조(42)는, 본 실시 형태의 플렉시블 배선 기재(10)로 되는 연속하는 절연 필름(11),즉,표면에 베이스 층(21) 위에 제 1의 주석 도금 층(24) 및 제 2의 주석 도금 층(25)이 마련된 연속하는 절연 필름(11)이, 그 내부에서 기립한 상태에서 도금 액(41) 중에 침지되면서,도시하지 않는 반송 수단에 의해 연속적으로 반송되도록,대략 구형(矩形) 단면 형상으로 길이방향으로 뻗은 형상으로 통형상으로구성되어 있다. 즉,도금 조(42)의 길이방향 양측의 벽(42a)에, 각각 슬릿부(42b)가 마련되고 있고,절연 필름(11)은, 이 도금 조(42)의 길이방향 한편의 벽(42a)에 마련된 슬릿부(42b)로부터 도금 조(42) 안의 폭 방향 거의 중앙부를 길이방향으로 반송되고,한편의 벽(42a)에 마련된 슬릿부(42b)를 통하고 도금 조(42)의 바깥쪽으로 반송되게 되어 있다. 또한,이 도금 조(42)에는, 도시하지 않는 순환 장치에 의해 새로운 도금 액이 공급되게 되고 있고,액면의 높이는 언제나 일정한 위치로 유지되어 있다.
도금 장치(40)에서는, 음극(케소드)은, 플렉시블 배선 기재(10)의 배선 패턴(12)의 베이스 층(21)을 구성한 도체 층(20)이고,이 도체 층(20)은, 도금 리드(22)를 통하여,예를 들면,도금 조(42)의 바깥쪽에 마련된 롤형상의 접촉 부재(45)에 도통하고,접촉 부재(45)는 각각 전원(46)에 접속되어 있다.여기에서, 전원(46)은, 전극(43)과 접촉 부재(45)와의 사이에 펄스 전압 등의 전압을 인가한 것으로, 예를 들면,직류 전원(47)과 초퍼(48)를 구비한 것이다. 물론,전원(46)은 이것으로 한정되는 것이 아닌 것은 말할 것도 없다.
이와 같은 도금 장치(40)를 이용하므로서,플렉시블 배선 기재(10)의 폭 방향 한편 측만으로 주석-비스머스 합금 도금 층(26)을 용이하게 마련하는 것이 가능하지만, 물론,이것에 한정되지않고,예를 들면,도금 하지 않는 영역을 마스킹하고 도금을 행해도 좋다. 또,주석-비스머스 합금 도금 층(26)을 전면에 마련한 경우도 있다는 것은 말할 것도 없다.
또한,본 실시 형태에서는, 주석-비스머스 합금 도금 층(26)은, 주석-비스머스 합금(비스머스 농도가 5∼20%정도)에 의해 형성했다. 주석-비스머스 합금은, 무연의 땝납으로서 유망한 것이고, 비스머스 농도를 5∼20%와 고농도로 하므로서,연 땝납과 동등의 융점을 가지는 도금 층을 얻을 수 있다.
또,이와 같은 주석-비스머스 합금 도금을 행한 도금 장치(40)에서는, 도금 액(41)의 비스머스가 주석-비스머스 합금 도금 층(26)으로서 석출되기 때문에, 언제나 일정한 비스머스 농도의 주석-비스머스 합금 도금 층(26)을 형성하는데는 도금 액(41)에 비스머스 화합물을 보충할 필요가 있다. 이 비스머스 화합물로서는, 예를 들면,알칸 술폰산계 또는 알카놀 슬폰산계의 3가의 비스머스 화합물을 들수 있다. 이와 같은 비스머스 화합물을 도금 액(41) 중에 보충하므로서,일정한 비스머스 농도(약 5∼20%)의 조성인 주석-비스머스 합금 도금 층(26)을 용이하게 형성하는 것이 가능하다.
또한,이상 설명한 실시 형태에서는, 제 1의 주석 도금 층(24) 위에 제 2의 주석 도금 층(25)을 마련하고,일부에 주석-비스머스 합금 도금 층(26)을 마련했는데, 주석-비스머스 합금 도금 층(26)을 제 2의 주석 도금 층(25) 위의 전면에 설치해도 좋다.
또,제 2의 주석 도금 층(25)은 반드시 마련할 필요는 없고, 제1의 주석 도금 층(24)의 솔더 레지스트 층(17)으로 덮혀 있지 않는 영역의 전면 또는 일부의 영역에, 주석-비스머스 합금 도금 층(26)을 직접 설치해도 좋다.
어느 경우에도, 제 1의 주석 도금 층(24)이 솔더 레지스트 층(17)으로 덮인 영역 및 덮이지 않는 영역에 걸쳐 마련되어 있기 때문에, 주석-비스머스 합금 도금 층(26)을 마련한 때의 이상 석출이 방지된다.
또한,본 실시 형태에서는, 플렉시블 배선 기재(10)로서 TAB 테이프를 예시했지만, 물론,이것에 한정되지않고,본 발명을 T-BGA(Tape Ba1l Grid Array)테이프,테이프 CSP(Chip Size Package),ASIC(Application Specific Integrated Circuit)테이프 등의 각종 반도체 패키지 등에 적용할 수 있는 것은 말할 것도 없다.
또,상술한 바와같이,솔더 레지스트 층(17)을 마련하기 전에 형성된 바탕인 제 1의 주석 도금 층(24)은, 상술했던 것처럼 얇게 마련하기 때문에, 특히 무전해 도금으로 형성하면, 제조 공정상의 부담도 적다. 한편,예를 들면,제 1의 주석 도금 층(24)을 마련하는 대신에,솔더 레지스트 층(17)의 경계에 이상 석출하는 주석-비스머스 합금 도금 층(26)을 마련하는 것도 고려되지만, 전해 도금으로 형성할필요가 있기 때문에, 공정이 복잡화하고,또,주석-비스머스의 공정점(共晶点)이 139℃로 작기 때문에, 본딩시에 솔더 레지스트 층(17)이 빗나갈 염려가 있다.
(실시예1)
상술한 바와같이 TAB 테이프인 플렉시블 배선 기재(10)의 배선 패턴(12)을 동박으로 된 베이스 층(21) 위에, O.3㎛ 두께의 제 1의 주석 도금 층(24)을 마련하고,가열 처리 후,디바이스측 접속 단자(14),입력측 외부 접속 단자(15) 및 출력측 외부 접속 단자(16)상 이외의 부분에 솔더 레지스트 층(17)을 마련한 후에 큐어 하고, 그 후, 디바이스측 접속 단자(14),입력측 외부 접속 단자(15) 및 출력측 외부 접속 단자(16) 위에, 무전해 도금에 의해,O.50㎛ 두께의 제 2의 주석 도금 층(25)을 마련했다.
또한,제 2의 주석 도금 층(25)의 전면에 걸쳐 주석-비스머스 합금(비스머스 16 중량%)으로 된,6㎛ 두께의 주석-비스머스 합금 도금 층(26)을 형성했다.
이처럼 형성한 주석-비스머스 합금 도금 층(26)의 솔더 레지스트 층(17) 주연부 근방을 현미경으로 관찰한 결과,주석-비스머스 합금의 석출 이상은 관찰할 수 없었다. 또,여기에서는,솔더 레지스트 층(17)을 마련하기 전에 가열 처리했기 때문에, 휘스커의 발생은 없었다.
(실시예2)
베이스 층(21) 위에 0.05㎛ 두께의 제 1의 주석 도금 층(24)을 마련한 후,가열 처리하지 않는 이외는 실시예1과 같이 했다.
이처럼 형성한 주석-비스머스 합금 도금 층(26)의 솔더 레지스트 층(17) 주연부 근방을 현미경으로 관찰한 결과,주석-비스머스 합금의 석출 이상은 관찰할 수 없었다. 또,여기에서는,솔더 레지스트 층(17)을 마련하기 전에 가열 처리하지 않았지만, 제 1의 주석 도금 층(24)의 두께가 0.05㎛로 얇기 때문에 휘스커의 발생은 없었다.
(실시예3)
제 2의 주석 도금 층(25)를 마련하지 않고 제 1의 주석 도금 층(24) 위의 전면에 걸쳐 주석-비스머스 합금(비스머스 16 중량%)으로 된,6㎛ 두께의 주석-비주마스 합금 도금 층(26)을 형성한 이외는, 실시예2와 같이 했다.
이처럼 형성한 주석-비스머스 합금 도금 층(26)의 솔더 레지스트 층(17) 주연부 근방을 현미경으로 관찰한 결과,주석-비스머스 합금의 석출 이상은 관찰할 수 없었다. 또,실시예2과 같이,휘스커의 발생은 없었다.
(실시예4)
주석-비스머스 합금 도금 층(26)을, 상술한 도금 장치(40)를 이용하여,폭 방향 한쪽 측의 입력측 외부 접속 단자(15) 및 출력측 외부 접속 단자(16)만으로 형성한 이외는, 실시예2와 같이 했다.
이처럼 형성한 주석-비스머스 합금 도금 층(26)의 솔더 레지스트 층(17) 주연부 근방을 현미경으로 관찰한 결과,주석-비스머스 합금의 석출 이상은 관찰할 수 없었다. 또,실시예2과 같이,휘스커의 발생은 없었다.
(실시예5)
주석-비스머스 합금 도금 층(26)을, 상술한 도금 장치(40)를 이용하고,폭방향 한쪽 측의 입력측 외부 접속 단자(15) 및 출력측 외부 접속 단자(16)만으로 형성한 이외는, 실시예3과 같이 했다.
이처럼 형성한 주석-비스머스 합금 도금 층(26)의 솔더 레지스트 층(17) 주연부 근방을 현미경으로 관찰한 결과,주석-비스머스 합금의 석출 이상은 관찰할 수 없었다. 또,실시예3과 같이,휘스커의 발생은 없었다.
(비교예1)
실시예1에서, 베이스 층(21) 위에 제 1의 주석 도금 층(24)을 마련하지 않고,솔더 레지스트 층(17)을 마련한 이외는, 동일하게 했다.
이처럼 형성한 주석-비스머스 합금 도금 층(26)의 솔더 레지스트 층(17) 주연부 근방을 현미경으로 관찰한 결과,석출 이상이 관찰되고,단자 끼리의 쇼트가 관찰됐다.
(비교예2)
실시예2에서, 베이스 층(21) 위에 제 1의 주석 도금 층(24)을 마련하지 않고,솔더 레지스트 층(17)을 마련한 이외는, 동일하게 했다.
이처럼 형성한 주석-비스머스 합금 도금 층(26)의 솔더 레지스트 층(17) 주연부 근방을 현미경으로 관찰한 결과,석출 이상이 관찰되고, 단자 끼리의 쇼트가 관찰됐다.
Claims (12)
- 절연 기재와, 이 절연 기재의 한쪽 면에 형성된 배선 패턴과, 이 배선 패턴의 적어도 단자부를 제외한 표면을 피복한 솔더 레제스토 층을 구비하고,상기 솔더 레지스트 층으로 덮혀 있지 않는 배선 패턴의 적어도 일부의 최 표면에는 주석 -비스머스 합금 도금 층이 마련된 플렉시블 배선 기재에 있어서,상기 배선 패턴은, 도체로 된 베이스층 상에, 솔더 레지스트 층으로 덮인 영역 및 덮이지 않는 영역에 걸쳐 제 1의 주석 도금 층을 구비하는 것을 특징으로 하는 플렉시블 배선 기재.
- 제 1 항에 있어서,상기 배선 패턴의 상기 솔더 레지스트 층으로 덮혀 있지 않는 영역에는, 상기 제1의 주석 도금 층 상에 제 2의 주석 도금 층이 마련되고,당해 제 2의 주석 도금 층 상의 적어도 일부의 영역에 상기 주석-비스머스 합금 도금 층을 가지는 것을 특징으로 하는 플렉시블 배선 기재.
- 제 1 항에 있어서,상기 제 1의 주석 도금 층은, 0.001㎛∼0.6㎛의 두께를 가지는 것을 특징으로 하는 플렉시블 배선 기재.
- 제 2 항에 있어서,상기 제 1의 주석 도금 층은, 0.001㎛∼0.6㎛의 두께를 가지는 것을 특징으로 하는 플렉시블 배선 기재.
- 제 1 항에 있어서,상기 제 1의 주석 도금 층은, 0.O01㎛∼0.2㎛의 두께를 가지는 것을 특징으로 하는 플렉시블 배선 기재.
- 제 2 항에 있어서,상기 제1의 주석 도금 층은, 0.001㎛∼0.2㎛의 두께를 가지는 것을 특징으로 하는 플렉시블 배선 기재.
- 제 5 항 또는 제 6 항에 있어서,상기 제1의 주석 도금 층은, 상기 솔더 레지스트 층의 성형전에는 가열 처리되어 있지 않는 것을 특징으로 하는 플렉시블 배선 기재.
- 제 1 항 내지 제 6 항중 어느 한 항에 있어서,상기 배선 패턴은, 패터닝된 동층 및 이 위에 형성된 제 1의 주석 도금 층을 가지는 것을 특징으로 하는 플렉시블 배선 기재.
- 제 7 항에 있어서,상기 배선 패턴은, 패터닝된 동층 및 이 위에 형성된 제 1의 주석 도금 층을 가지는 것을 특징으로 하는 플렉시블 배선 기재.
- 절연 기재와, 이 절연 기재의 한쪽 면에 형성된 배선 패턴과, 이 배선 패턴의 단자부를 제외한 표면을 피복한 솔더 레지스트 층을 구비하고,상기 솔더 레지스트 층으로 덮혀 있지 않는 배선 패턴의 적어도 일부의 최 표면에는 주석-비스머스 합금 도금 층이 마련된 플렉시블 배선 기재를 제조하는 방법에 있어서,도체층을 패터닝하므로서 상기 배선 패턴의 베이스 층을 형성하는 공정과, 이 베이스 층 상에 제 1의 주석 도금 층을 형성하는 공정과, 이 제 1의 주석 도금 층의 일부를 노출시키고 덮도록 솔더 레지스트 층을 형성하는 공정과, 상기 솔더 레지스트 층으로 덮혀 있지 않는 상기 제1의 주석 도금 층 상에 제 2의 주석 도금 층을 형성하는 공정과, 이 제 2의 주석 도금 층을 형성한 영역의 적어도 일부에 주석-비스머스 합금 도금 층을 마련하는 공정을 구비하는 것을 특징으로 하는 플렉시블 배선 기재의 제조 방법.
- 제 10 항에 있어서,상기 제 1의 주석 도금 층을 0.001㎛∼0.6㎛의 두께로 형성하는 것을 특징으로 하는 플렉시블 배선 기재의 제조 방법.
- 제 10 항에 있어서,상기 제1의 주석 도금 층을 0.001㎛∼0.2㎛의 두께로 형성하는 공정 후,가열 처리하는 일 없이,상기 솔더 레지스트 층을 형성하는 공정을 행하는 것을 특징으로 하는 플렉시블 배선 기재의 제조 방법.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002195043 | 2002-07-03 | ||
JPJP-P-2002-00195043 | 2002-07-03 | ||
PCT/JP2003/008354 WO2004006325A1 (ja) | 2002-07-03 | 2003-07-01 | フレキシブル配線基材及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20050010976A true KR20050010976A (ko) | 2005-01-28 |
KR100705637B1 KR100705637B1 (ko) | 2007-04-10 |
Family
ID=30112326
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020047021223A KR100705637B1 (ko) | 2002-07-03 | 2003-07-01 | 플렉시블 배선 기재 및 그 제조 방법 |
Country Status (5)
Country | Link |
---|---|
US (2) | US7425683B2 (ko) |
KR (1) | KR100705637B1 (ko) |
CN (1) | CN100356535C (ko) |
TW (1) | TWI249233B (ko) |
WO (1) | WO2004006325A1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150017614A (ko) * | 2013-08-07 | 2015-02-17 | 삼성디스플레이 주식회사 | 폴더블 표시 장치 및 폴더블 표시 장치 제조 방법 |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100356535C (zh) * | 2002-07-03 | 2007-12-19 | 三井金属矿业株式会社 | 挠性配线基板及其制造方法 |
JP4828884B2 (ja) * | 2005-07-26 | 2011-11-30 | 株式会社東芝 | プリント回路配線基板、及び電子機器 |
WO2007086568A1 (ja) * | 2006-01-30 | 2007-08-02 | Kyocera Corporation | 樹脂フィルム、接着シート、配線基板および電子装置 |
US7462509B2 (en) * | 2006-05-16 | 2008-12-09 | International Business Machines Corporation | Dual-sided chip attached modules |
US7932470B2 (en) * | 2006-09-05 | 2011-04-26 | Mitsui Mining & Smelting Co., Ltd. | Printed wiring board |
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KR20090067744A (ko) * | 2007-12-21 | 2009-06-25 | 엘지전자 주식회사 | 연성 필름 |
KR100896439B1 (ko) * | 2007-12-26 | 2009-05-14 | 엘지전자 주식회사 | 연성 필름 |
KR100947607B1 (ko) * | 2007-12-27 | 2010-03-15 | 엘지전자 주식회사 | 연성 필름 |
KR100889002B1 (ko) * | 2007-12-27 | 2009-03-19 | 엘지전자 주식회사 | 연성 필름 |
KR100939550B1 (ko) * | 2007-12-27 | 2010-01-29 | 엘지전자 주식회사 | 연성 필름 |
KR100947608B1 (ko) * | 2007-12-28 | 2010-03-15 | 엘지전자 주식회사 | 연성 필름 |
JP2009283574A (ja) * | 2008-05-20 | 2009-12-03 | Nitto Denko Corp | 配線回路基板およびその製造方法 |
CN101853835B (zh) * | 2009-04-03 | 2012-10-03 | 南茂科技股份有限公司 | 倒装芯片封装的制造方法 |
KR102257253B1 (ko) | 2015-10-06 | 2021-05-28 | 엘지이노텍 주식회사 | 연성기판 |
CN109427698B (zh) | 2017-09-04 | 2023-08-29 | 恩智浦美国有限公司 | 组装qfp型半导体器件的方法 |
TW201919166A (zh) * | 2017-11-09 | 2019-05-16 | 瑞鼎科技股份有限公司 | 薄膜覆晶封裝結構 |
JP6962478B2 (ja) * | 2019-03-29 | 2021-11-05 | 株式会社村田製作所 | 伸縮性実装基板 |
WO2024192676A1 (zh) * | 2023-03-21 | 2024-09-26 | 京东方科技集团股份有限公司 | 电路板、显示装置和电路板的制作方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5320272A (en) * | 1993-04-02 | 1994-06-14 | Motorola, Inc. | Tin-bismuth solder connection having improved high temperature properties, and process for forming same |
JPH06342969A (ja) | 1993-06-02 | 1994-12-13 | Seiko Epson Corp | フレキシブル回路基板およびその製造方法 |
JPH1121673A (ja) * | 1997-07-07 | 1999-01-26 | Ishihara Chem Co Ltd | 鉛フリーの無電解スズ合金メッキ浴及びメッキ方法、並びに当該無電解メッキ浴で鉛を含まないスズ合金皮膜を形成した電子部品 |
JP3061613B2 (ja) * | 1998-05-11 | 2000-07-10 | 三井金属鉱業株式会社 | 電子部品実装用フィルムキャリアテ―プおよびその製造方法 |
US6150071A (en) * | 1998-10-15 | 2000-11-21 | 3M Innovative Properties Company | Fabrication process for flex circuit applications |
US6320135B1 (en) * | 1999-02-03 | 2001-11-20 | Casio Computer Co., Ltd. | Flexible wiring substrate and its manufacturing method |
JP3076342B1 (ja) * | 1999-11-11 | 2000-08-14 | 三井金属鉱業株式会社 | 電子部品実装用フィルムキャリアテ―プおよびその製造方法 |
CN100356535C (zh) * | 2002-07-03 | 2007-12-19 | 三井金属矿业株式会社 | 挠性配线基板及其制造方法 |
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-
2003
- 2003-07-01 CN CNB038156911A patent/CN100356535C/zh not_active Expired - Fee Related
- 2003-07-01 WO PCT/JP2003/008354 patent/WO2004006325A1/ja active Application Filing
- 2003-07-01 US US10/519,486 patent/US7425683B2/en not_active Expired - Fee Related
- 2003-07-01 KR KR1020047021223A patent/KR100705637B1/ko not_active IP Right Cessation
- 2003-07-03 TW TW092118183A patent/TWI249233B/zh not_active IP Right Cessation
-
2008
- 2008-02-28 US US12/039,073 patent/US7830667B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Also Published As
Publication number | Publication date |
---|---|
US7830667B2 (en) | 2010-11-09 |
CN100356535C (zh) | 2007-12-19 |
CN1666327A (zh) | 2005-09-07 |
TWI249233B (en) | 2006-02-11 |
US20060163718A1 (en) | 2006-07-27 |
US20080174975A1 (en) | 2008-07-24 |
WO2004006325A1 (ja) | 2004-01-15 |
KR100705637B1 (ko) | 2007-04-10 |
TW200402858A (en) | 2004-02-16 |
US7425683B2 (en) | 2008-09-16 |
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Legal Events
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FPAY | Annual fee payment |
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LAPS | Lapse due to unpaid annual fee |