KR20030082428A - 시프트 레지스터, 데이터선 구동 회로 및 주사선 구동 회로 - Google Patents

Abstract

본 발명은 클럭 신호의 구동 능력이 낮더라도 확실히 동작하는 시프트 레지스터를 제공한다.

데이터선 구동 회로(200)는, 각 시프트 레지스터 단위 회로 Ua1∼Uan+2를 종속 접속한 시프트 레지스터부(210)와, 각 제어 단위 회로 Uc1∼Ucn+2를 종속 접속한 클럭 신호 제어부(220)를 구비한다. 각 제어 단위 회로 Uc1∼Ucn+2는 전단과 후단의 접속점 A1, A2, ... 신호 전압 중, 어느 한쪽이 액티브로 되는 기간에 있어서, X 클럭 신호 XCK와 반전 X 클럭 신호 XCKB를 시프트 레지스터 단위 회로 Ua1∼Uan+2에 공급한다.

Description

시프트 레지스터, 데이터선 구동 회로 및 주사선 구동 회로{SHIFT REGISTER, DATA LINE DRIVING CIRCUIT AND SCANNING LINE DRIVING CIRCUIT}

본 발명은 복수의 주사선 및 복수의 데이터선과, 그들의 교차에 대응하여 매트릭스 형상으로 배치된 화소 전극 및 스위칭 소자를 갖는 전기 광학 패널을 구동하기 위해서 이용되는 시프트 레지스터, 이것을 이용한 데이터선 구동 회로 및 주사선 구동 회로에 관한 것이다.

종래의 전기 광학 장치, 예컨대, 액정 장치의 구동 회로는, 화상 표시 영역에 배선된 데이터선이나 주사선 등에, 데이터선 신호나 주사 신호 등을 소정 타이밍으로 공급하기 위한 데이터선 구동 회로나, 주사선 구동 회로 등으로 구성되어 있다.

데이터선 구동 회로의 기본 구성은, 입력되는 화상 신호가 아날로그 신호인지 디지털 신호인지에 따라 상이하다. 단, 어느쪽의 경우이더라도, 데이터선 구동 회로는, 수평 주사 기간의 최초에 공급되는 전송 신호를 클럭 신호에 따라 순차적으로 시프트하는 시프트 레지스터를 구비하고 있다.

이 시프트 레지스터로서, 일본 특허 공개 평성 제 10-199284 호 공보에는 도 13에 나타내는 회로가 개시되어 있다. 이 시프트 레지스터는, 기본 유닛이 다단 접속되고, 각 기본 유닛은 클럭 신호 HCK와 이것을 반전한 반전 클럭 신호 HCKX에 의해서 구동된다. 여기서, 제 n 단째의 기본 유닛 Un은, 인버터 INV1, INV2, INV3, 노어 회로 NOR, 및 제어 전압이 로우 레벨에서 온 상태로 되고 하이 레벨에서 오프 상태로 되는 스위치 SWa, SWb로 구성되어 있다. 인버터 INV1, INV2는, 제어 전압이 하이 레벨일 때에 각 입력 신호를 반전하여 출력하고, 제어 전압이 로우 레벨일 때에 출력 단자를 하이 임피던스 상태로 한다.

이러한 회로에 있어서, 인버터 INV1, INV2는 항상 동작할 필요는 없고, 신호 Dn이 액티브로 되어 있는 기간 또는 신호 Dn+1이 액티브로 되어 있는 기간만 동작하면 충분하다. 이 때문에, 노어 회로 NOR는, 신호 Dn과 신호 Dn+1의 반전 논리합을 산출하고, 산출 결과에 근거하여 스위치 SWa, SWb를 제어하고 있다. 이 결과, 클럭 신호 HCK 및 반전 클럭 신호 HCKX는, 소정 기간에 있어서만 인버터 INV1, INV2에 공급된다.

따라서, 시프트 레지스터를 구성하는 각 기본 유닛에 클럭 신호 HCK 및 반전 클럭 신호 HCKX를 공급하는 기간을 제한할 수 있다. 이 결과, 시프트 레지스터의 소비 전력을 저감하는 것이 가능해진다.

도 14는 종래의 시프트 레지스터의 타이밍차트이다. 이 시프트 레지스터에 있어서, 신호 Dn이 로우 레벨로부터 하이 레벨로 상승하면, 신호 Dn은 인버터 INV1과 인버터 INV3을 경유하여 전송되며, 신호 Dn+1로서 출력된다. 즉, 신호 Dn+1의 상승 에지 E1은, 인버터 INV1에 의한 지연과, 인버터 INV3을 구성하는 트랜지스터의 응답 특성의 영향을 받는다. 이 때문에, 동 도면에 도시하는 바와 같이 상승 에지 E1은, 본래의 상승 시각 t1보다도 늦고, 게다가 상승 시간이 길어진다.

한편, 신호 Dn+1의 하강 에지 E2는, 인버터 INV1에 의한 지연과, 인버터 INV2를 구성하는 트랜지스터의 응답 특성의 영향을 받는다. 이 때문에, 동 도면에 도시하는 바와 같이 상승 에지 E1은, 본래의 상승 시간 t1보다도 늦고, 게다가 하강 시간이 길어진다. 신호 Dn+2에 대해서도 마찬가지로 상승 에지와 하강 에지가 지연되고, 또한 그들의 경사가 완만하게 된다.

기본 유닛 Un+1의 노어 회로 NOR의 출력 신호는, 신호 Dn+1과 신호 Dn+2에 근거하여 생성되므로, 그 신호 파형은, 동 도면에 도시하는 바와 같이 클럭 신호 HCK 및 반전 클럭 신호 HCKX의 에지로부터 지연되어 버린다. 이 때문에, 인버터 INV1 및 INV2에 공급되는 클럭 신호 CKA 및 반전 클럭 신호 CKB는, 노어 회로 NOR에 의해서 게이트되어, 도시하는 바와 같이 일부가 결핍되게 된다.

즉, 종래의 시프트 레지스터에서는, 데이터 전송 방향이, 단방향 또는 단일 방향으로밖에 대응하고 있지 않고, 또한, 동작 마진이 저하되어, 오동작하기 쉽다고 하는 문제가 있었다.

본 발명은 상술한 사정을 감안한 것으로, 그 목적은, 시프트 레지스터의 동작 마진을 늘려, 이것을 안정되게 동작시키는 점에 있다.

도 1은 본 발명에 따른 액정 장치 AA의 전체 구성을 나타내는 블록도,

도 2는 동 장치의 데이터선 구동 회로(200)의 상세한 구성을 나타내는 회로도,

도 3(a)는 전송 방향 제어 신호 DIR이 하이 레벨인 경우에 있어서의 시프트 레지스터 단위 회로 Ua1∼Uan+2의 등가 회로도,

도 3(b)는 전송 방향 제어 신호 DIR이 로우 레벨인 경우에 있어서의 시프트 레지스터 단위 회로 Ua1∼an+2의 등가 회로도,

도 4는 데이터선 구동 회로(200)의 타이밍차트,

도 5는 부(負) 논리에 대응하는 데이터선 구동 회로(200')의 회로도,

도 6은 데이터선 구동 회로(200')의 타이밍차트,

도 7은 주사선 구동 회로(100)의 구성을 나타내는 블록도,

도 8은 동 액정 패널의 구조를 설명하기 위한 사시도,

도 9는 동 액정 패널의 구조를 설명하기 위한 일부 단면도,

도 10은 동 액정 장치를 적용한 전자 기기의 일례인 비디오 프로젝터의 단면도,

도 11은 동 액정 장치를 적용한 전자 기기의 일례인 퍼스널 컴퓨터의 구성을 나타내는 사시도,

도 12는 동 액정 장치를 적용한 전자 기기의 일례인 휴대 전화의 구성을 나타내는 사시도,

도 13은 종래의 시프트 레지스터의 구성을 나타내는 회로도,

도 14는 도 13에 나타내는 시프트 레지스터의 동작을 나타내는 타이밍차트.

도면의 주요 부분에 대한 부호의 설명

2 : 주사선3 : 데이터선

6 : 화소 전극5O : TFT(스위칭 소자)

SR1∼SRn : 샘플링 펄스1O0 : 주사선 구동 회로

200 : 데이터선 구동 회로

210 : 시프트 레지스터부(시프트 수단)

220 : 클럭 제어부(클럭 신호 공급 수단)

300 : 타이밍 발생 회로

Ua1∼Uan+2 : 시프트 레지스터 단위 회로(시프트 단위 회로)

Uc1∼Ucn+2 : 제어 단위 회로

상기 목적을 달성하기 위해서, 본 발명에 따른 시프트 레지스터는, 복수의 주사선과, 복수의 데이터선과, 상기 주사선과 상기 데이터선과의 교차에 대응하여 매트릭스 형상으로 배치된 화소 전극 및 스위칭 소자를 갖는 전기 광학 패널을 구동하는 구동 회로에 이용되고, 개시 펄스를 순차적으로 시프트함으로써, 상기 데이터선 또는 상기 주사선을 선택하기 위한 선택 신호를 순차적으로 생성하는 것으로서, 클럭 신호와 이것을 반전한 반전 클럭 신호에 동기하여 상기 개시 펄스를 순차적으로 시프트하여 출력 신호를 출력하고, 또한 전송 방향을 지시하는 전송 방향 신호에 근거하여 상기 개시 펄스의 전송 방향을 제어 가능한 복수의 시프트 단위 회로를 종속 접속한 시프트 수단과, 상기 각 시프트 단위 회로에 각각 대응하여 마련되며, 상기 클럭 신호 및 상기 반전 클럭 신호에 근거하여 제 1 제어 신호 및 제 2 제어 신호를 생성하는 복수의 제어 단위 회로를 갖는 클럭 신호 제어 수단을 구비하되, 상기 시프트 단위 회로는, 전단의 시프트 단위 회로와 한쪽 단자가 접속되고, 중간 접속점과 다른쪽 단자가 접속되는 제 1 논리 회로와, 상기 중간 접속점과 한쪽 단자가 접속되고, 후단의 시프트 단위 회로와 다른쪽 단자가 접속되는 제 2 논리 회로를 구비하고, 상기 전송 방향 신호가 전단으로부터 후단을 향하여 상기 개시 펄스를 전송하는 것을 지시하는 경우, 상기 제 1 논리 회로는 상기 제 1 제어 신호에 의해서 제어되는 샘플링 회로로서 기능하고, 또한 상기 제 2 논리 회로는 유지 회로로서 기능하며, 상기 전송 방향 신호가 후단으로부터 전단을 향하여 상기 개시 펄스를 전송하는 것을 지시하는 경우, 상기 제 1 논리 회로는 유지 회로로서 기능하고, 또한 상기 제 2 논리 회로는 상기 제 2 제어 신호에 의해서 제어되는 샘플링 회로로서 기능하며, 상기 제어 단위 회로는, 당해 제어 단위 회로와 대응하는 시프트 단위 회로에 대하여, 전단의 시프트 단위 회로의 상기 중간 접속점에 있어서의 신호 전압과 후단의 시프트 단위 회로의 상기 중간 접속점에 있어서의 신호전압 중, 어느 한쪽이 액티브로 되는 선택 기간에, 상기 클럭 신호 및 상기 반전 클럭 신호를 상기 제 1 제어 신호 또는 상기 제 2 제어 신호로서 출력하는 것을 특징으로 한다.

이 발명에 의하면, 제어 단위 회로는, 전단 및 후단의 시프트 단위 회로에 있어서의 중간 접속점의 신호 전압에 근거하여, 클럭 신호 및 반전 클럭 신호를 시프트 단위 회로에 공급할지의 여부를 제어하게 된다. 중간 접속점의 신호 전압의 변화는, 제 1 또는 제 2 논리 회로가 클럭된(clocked) 인버터로서 기능하여, 그 출력 신호가 액티브로부터 비액티브로 천이할 때, 또는 비액티브로부터 액티브로 천이할 때에 발생하며, 그 천이 타이밍은 클럭 신호와 반전 클럭 신호에 직접 동기하고 있다. 따라서, 제어 단위 회로는, 적은 지연 시간으로 클럭 신호 및 반전 클럭 신호를 시프트 단위 회로에 공급하는 것이 가능해진다. 부가하여, 클럭 신호 및 반전 클럭 신호의 공급에 있어서 다른 인버터의 응답 특성의 영향을 받지 않는다. 이 결과, 동작 마진을 확대시킬 수 있어, 시프트 레지스터의 신뢰성을 높일 수 있다. 더욱이, 클럭 제어 단위 회로는, 전단 및 후단의 시프트 단위 회로에 있어서의 중간 접속점의 신호 전압에 근거하여, 클럭 신호 및 반전 클럭 신호를 시프트 단위 회로에 공급할지의 여부를 제어하므로, 클럭 신호의 주파수가 높더라도 시프트 수단에 클럭 신호 및 반전 클럭 신호를 확실히 공급할 수 있다.

보다 구체적으로는, 전송 방향 제어 신호와 이것을 반전한 반전 전송 방향 제어 신호를 포함하고, 상기 시프트 단위 회로는, 중간 접속점을 거쳐서 서로 접속되어, 제어 입력 단자에 공급되는 신호가 액티브일 때 인버터로서 동작하는 한편,당해 신호가 비액티브일 때 출력 단자를 하이 임피던스 상태로 하는 제 1 내지 제 4 인버터를 구비하며, 상기 제 1 인버터는, 입력 단자가 전단의 시프트 단위 회로와 접속되고, 출력 단자가 중간 접속점과 접속되며, 상기 제어 단위 회로로부터 상기 제 1 제어 신호가 제어 입력 단자에 공급되고, 상기 제 2 인버터는, 입력 단자가 후단의 시프트 단위 회로와 접속되고, 출력 단자가 상기 중간 접속점과 접속되며, 상기 제어 단위 회로로부터 상기 제 2 제어 신호가 제어 입력 단자에 공급되고, 상기 제 3 인버터는, 입력 단자가 상기 중간 접속점과 접속되고, 출력 단자가 상기 제 1 인버터의 입력 단자와 접속되며, 상기 반전 전송 방향 제어 신호가 제어 입력 단자에 공급되고, 상기 제 4 인버터는, 입력 단자가 상기 중간 접속점과 접속되고, 출력 단자가 상기 제 2 인버터의 입력 단자에 접속되며, 상기 전송 방향 제어 신호가 제어 입력 단자에 공급되고, 상기 제 1 논리 회로는, 상기 제 1 인버터 및 상기 제 3 인버터를 구비하고, 상기 제 2 논리 회로는, 상기 제 2 인버터 및 상기 제 4 인버터를 구비하는 것이 바람직하다.

또한, 상기 클럭 신호 제어 수단을 구성하는 복수의 단위 제어 회로 중, 기수단의 단위 제어 회로는, 상기 선택 기간에, 상기 클럭 신호를 상기 제 1 제어 신호로서 출력하고, 또한 상기 반전 클럭 신호를 상기 제 2 제어 신호로서 출력하며, 우수단의 단위 제어 회로는, 상기 선택 기간에, 상기 반전 클럭 신호를 상기 제 1 제어 신호로서 출력하고, 또한 상기 클럭 신호를 상기 제 2 제어 신호로서 출력하는 것이 바람직하다. 이것에 의해, 개시 펄스가 순차적으로 전송되게 된다.

또한, 상기 시프트 수단에 포함되는 상기 시프트 단위 회로의 수 및 상기 클럭 신호 제어 수단에 포함되는 상기 단위 제어 회로의 수는 우수개인 것이 바람직하다. 이것에 의해, 시프트 수단 및 클럭 신호 제어 수단을, 초단측(初段側)으로부터 보나 종단측으로부터 보나 대칭으로 구성할 수 있어, 쌍방향으로 개시 펄스를 전송하는 것이 가능해진다.

또한, 상기 제어 단위 회로는, 당해 제어 단위 회로와 대응하는 시프트 단위 회로에 대하여, 전단의 시프트 단위 회로의 상기 중간 접속점에 있어서의 신호 전압과 후단의 시프트 단위 회로의 상기 중간 접속점에 있어서의 신호 전압에 근거하여, 각 신호 전압 중 어느 한쪽이 액티브로 되는 기간에 액티브로 되는 출력 신호를 출력하는 논리 회로와, 상기 논리 회로의 출력 신호에 근거하여, 상기 클럭 신호 또는 상기 반전 클럭 신호를, 상기 제 1 인버터에 공급하는 제 1 전송 게이트 및 상기 제 2 인버터에 공급하는 제 2 전송 게이트와, 상기 논리 회로의 출력 신호에 근거하여, 당해 출력 신호가 비액티브인 기간에 상기 제 1 인버터의 제어 입력 단자에 상기 반전 전송 방향 제어 신호를 공급하는 제 3 전송 게이트와, 상기 논리 회로의 출력 신호에 근거하여, 당해 출력 신호가 비액티브인 기간에 상기 제 2 인버터의 제어 입력 단자에 전송 방향 제어 신호를 공급하는 제 4 전송 게이트를 구비하는 것이 바람직하다.

더욱이, 상기 개시 펄스가 하이 레벨에서 액티브로 된다면, 상기 논리 회로는 낸드 회로(NAND)로 구성하는 것이 바람직하고, 한편, 상기 개시 펄스가 로우 레벨에서 액티브로 된다면, 상기 논리 회로는 노어 회로로 구성하는 것이 바람직하다.

다음에, 본 발명에 따른 데이터선 구동 회로는, 상술한 시프트 레지스터를 구비하고, 당해 시프트 레지스터로부터 출력되는 상기 선택 신호에 근거하여, 입력 화상 신호를 샘플링하며, 샘플링 결과에 근거하여 각 데이터선을 구동하는 것이다. 이것에 의해, 데이터선의 선택 동작에 마진을 갖게 할 수 있어, 높은 신뢰성하에 데이터선을 구동하는 것이 가능해진다.

다음에, 본 발명에 따른 주사선 구동 회로는, 상술한 시프트 레지스터를 구비하고, 당해 시프트 레지스터로부터 출력되는 상기 선택 신호에 근거하여, 상기 각 주사선을 구동하는 것이다. 이것에 의해, 데이터선의 선택 동작에 마진을 갖게 할 수 있어, 높은 신뢰성하에 데이터선을 구동하는 것이 가능해진다.

다음에, 본 발명에 따른 전기 광학 패널에 있어서는, 복수의 주사선과, 복수의 데이터선과, 상기 주사선과 상기 데이터선과의 교차에 대응하여 매트릭스 형상으로 배치된 화소 전극 및 스위칭 소자를 갖는 화소 영역과, 상술한 데이터선 구동 회로와 상기 주사선을 구동하기 위한 주사선 구동 회로를 구비하는 것을 특징으로 한다. 또한, 본 발명에 따른 전기 광학 패널에 있어서는, 복수의 주사선과, 복수의 데이터선과, 상기 주사선과 상기 데이터선과의 교차에 대응하여 매트릭스 형상으로 배치된 화소 전극 및 스위칭 소자를 갖는 화소 영역과, 상기 데이터선을 구동하기 위한 데이터선 구동 회로와, 상술한 주사선 구동 회로를 구비한 것을 특징으로 한다. 이들 전기 광학 패널에 의하면, 높은 신뢰성하에 화상을 표시시킬 수 있다. 또한, 이들 구성에 의하면, 전기 광학 패널상에 구동 회로가 내장되게 된다. 이 경우, 화소 영역에 구성되는 스위칭 소자는 박막 트랜지스터이며, 구동 회로도 박막 트랜지스터로 구성하는 것이 바람직하다.

다음에, 본 발명의 전자 기기는, 상술한 전기 광학 패널을 구비하는 것을 특징으로 하는 것이며, 예컨대, 비디오 카메라에 이용되는 뷰 파인더, 휴대 전화기, 노트북 컴퓨터, 비디오 프로젝터 등이 해당된다.

발명의 실시예

이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.

<1 : 액정 장치의 전체 구성>

우선, 본 발명에 따른 전기 광학 장치로서, 전기 광학 재료로서 액정을 이용한 액정 장치를 일례로서 설명한다. 액정 장치는, 주요부로서 액정 패널 AA를 구비한다. 액정 패널 AA는, 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor: 이하, 「TFT」라고 칭함)를 형성한 소자 기판과 대향 기판을 서로 전극 형성면을 대향시키고, 또한, 일정한 간극을 유지하여 접착하고, 이 간극에 액정이 사이에 유지되어 있다.

도 1은 실시예에 따른 액정 장치의 전체 구성을 나타내는 블럭도이다. 이 액정 장치는, 액정 패널 AA, 타이밍 발생 회로(300) 및 화상 처리 회로(400)를 그비한다. 액정 패널 AA는, 그 소자 기판상에 화상 표시 영역 A, 주사선 구동 회로(100), 데이터선 구동 회로(200), 샘플링 회로(240) 및 화상 신호 공급선 L1∼L3을 구비한다.

이 액정 장치에 공급되는 입력 화상 데이터 D는, 예컨대, 3 비트 패러랠의 형식이다. 타이밍 발생 회로(300)는, 입력 화상 데이터 D에 동기하여 Y 클럭 신호 YCK, 반전 Y 클럭 신호 YCKB, X 클럭 신호 XCK, 반전 X 클럭 신호 XCKB, Y 전송 개시 펄스 DY, X 전송 개시 펄스 DX, 전송 방향 제어 신호 DIR 및 반전 전송 방향 제어 신호 DIRB를 생성하여, 주사선 구동 회로(100) 및 데이터선 구동 회로(200)에 공급한다. 또한, 타이밍 발생 회로(300)는, 화상 처리 회로(400)를 제어하는 각종 타이밍 신호를 생성하여, 이것을 출력한다.

여기서, Y 클럭 신호 YCK는, 주사선(2)을 선택하는 기간을 특정하고, 반전 Y 클럭 신호 YCKB는 Y 클럭 신호 YCK의 논리 레벨을 반전한 것이다. X 클럭 신호 XCK는, 데이터선(3)을 선택하는 기간을 특정하고, 반전 X 클럭 신호 XCKB는 X 클럭 신호 XCK의 논리 레벨을 반전한 것이다. 또한, Y 전송 개시 펄스 DY는 주사선(2)의 선택 개시를 지시하는 펄스이고, 한편, X 전송 개시 펄스 DX는 데이터선(3)의 선택 개시를 지시하는 펄스이다. 더욱이, 전송 방향 제어 신호 DIR은, 주사선(2) 및 데이터선(3)의 선택 순서를 지시하는 신호이다. 그 논리 레벨이 하이 레벨일 때, 전송 방향 제어 신호 DIR은, 각 주사선(2)을 위로부터 아래로 순차적으로 선택하고, 또한 각 데이터선(3)을 왼쪽으로부터 오른쪽으로 선택할 것을 지시한다. 한편, 그 논리 레벨이 로우 레벨일 때, 전송 방향 제어 신호 DIR은, 각 주사선(2)을 아래로부터 위로 순차적으로 선택하고, 또한 각 데이터선(3)을 오른쪽으로부터 왼쪽으로 선택할 것을 지시한다.

이 예에서는, 주사선 구동 회로(100) 및 데이터선 구동 회로(200)에 대하여,공통의 전송 방향 제어 신호 DIR 및 반전 전송 방향 제어 신호 DIRB를 공급하고 있지만, 타이밍 발생 회로(300)에 있어서, 주사선 선택용의 신호와 데이터선 선택용의 신호를 개별적으로 생성하여, 이들을 주사선 구동 회로(100) 및 데이터선 구동 회로(200)에 공급하더라도 좋은 것은 물론이다.

화상 처리 회로(400)는, 입력 화상 데이터 D에, 액정 패널의 광투과 특성을 고려한 감마 보정 등을 실시한 후, RGB 각 색의 화상 데이터를 D/A 변환하여, 화상 신호(40R, 40G, 40B)를 생성해서 액정 패널 AA에 공급한다.

<1-2 : 화상 표시 영역>

다음에, 화상 표시 영역 A에는, 도 1에 도시된 바와 같이, m(m은 2 이상의 자연수) 개의 주사선(2)이, X 방향을 따라 평행하게 배열되어 형성되는 한편, n(n은 2 이상의 자연수) 개의 데이터선(3)이, Y 방향을 따라 평행하게 배열되어 형성되어 있다. 그리고, 주사선(2)과 데이터선(3)의 교차 부근에 있어서는, TFT(50)의 게이트가 주사선(2)에 접속되는 한편, TFT(50)의 소스가 데이터선(3)에 접속되며, 또한 TFT(50)의 드레인이 화소 전극(6)에 접속된다. 그리고, 각 화소는, 화소 전극(6)과, 대향 기판에 형성되는 대향 전극(후술함)과, 이들 양 전극 사이에 유지된 액정에 의해 구성된다. 그 결과, 주사선(2)과 데이터선(3)의 각 교차에 대응하여, 화소는 매트릭스 형상으로 배열되게 된다.

또한, TFT(50)의 게이트가 접속되는 각 주사선(2)에는, 주사 신호 Y1, Y2, ..., Ym이, 펄스적으로 선순차로 인가되도록 되어 있다. 이 때문에, 임의의 주사선(2)에 주사 신호가 공급되면, 당해 주사선에 접속되는 TFT(50)가 온되므로, 데이터선(3)으로부터 소정의 타이밍으로 공급되는 화상 신호 X1, X2, ..., Xn은, 대응하는 화소에 순번대로 기입된 후, 소정 기간 유지되게 된다.

각 화소에 인가되는 전압 레벨에 따라 액정 분자의 배향이나 질서가 변화되기 때문에, 광변조에 의한 계조 표시가 가능해진다. 예컨대, 액정을 통과하는 광량은, 노멀리 화이트 모드에 있으면, 인가 전압이 높아짐에 따라서 완화되기 때문에, 액정 장치 전체에서는, 화상 신호에 따른 콘트라스트를 갖는 광이 각 화소마다 출사된다. 이 때문에, 소정의 표시가 가능해진다.

또한, 유지된 화상 신호가 리크하는 것을 막기 위해서, 축적 용량(51)이, 화소 전극(6)과 대향 전극과의 사이에 형성되는 액정 용량과 병렬로 부가된다. 예컨대, 화소 전극(6)의 전압은, 소스 전압이 인가된 시간보다도 3자리수나 긴 시간만큼 축적 용량(51)에 의해 유지되기 때문에, 유지 특성이 개선되는 결과, 고콘트라스트가 실현되게 된다.

<1-3 : 데이터선 구동 회로 및 샘플링 회로>

다음에, 데이터선 구동 회로(200)는, X 클럭 신호 XCK에 동기하여 순차적으로 액티브로 되는 샘플링 신호 SR1∼SRn을 생성한다. 또한, 데이터선 구동 회로(200)는, 전송 방향 제어 신호 DIR 및 반전 전송 방향 제어 신호 DIRB에 의해 샘플링 신호 SR1∼SRn을 액티브로 하는 순번을 제어할 수 있다. 구체적으로는, 전송 방향 제어 신호 DIR이 하이 레벨이고 반전 전송 방향 제어 신호 DIRB가 로우 레벨인 경우, 샘플링 신호는 SR1→SR2→...SRn의 순서로 액티브로 되고, 전송 방향 제어 신호 DIR이 로우 레벨이고 반전 전송 방향 제어 신호 DIRB가 하이 레벨인 경우, 샘플링 신호는 SRn→SRn-1→...SR1의 순서로 액티브로 된다.

샘플링 회로(240)는, n 개의 스위치 SW1∼SWn을 구비한다. 각 스위치 SW1∼SWn은, TFT에 의해 구성되어 있다. 그리고, 게이트에 공급되는 각 샘플링 신호 SR1∼SRn이 순차적으로 액티브로 되면, 각 스위치 SW1∼SWn이 순차적으로 온 상태로 된다. 그렇게 하면, 화상 신호 공급선 L1∼L3을 거쳐서 공급되는 화상 신호(40R, 40G, 40B)가 샘플링되어, 각 데이터선(3)에 순차적으로 공급된다. 따라서, SR1→SR2→...SRn의 순서로 샘플링 신호가 액티브로 되면, 데이터선(3)은 왼쪽으로부터 오른쪽으로 순차적으로 선택되는 한편, SRn→SRn-1→...SR1의 순서로 샘플링 신호가 액티브로 되면, 데이터선(3)은 오른쪽으로부터 왼쪽으로 순차적으로 선택되게 된다. 또, 샘플링 회로(240)를 데이터선 구동 회로(200)에 포함시켜도 좋은 것은 물론이다.

다음에, 도 2는 데이터선 구동 회로(200)의 상세한 구성을 나타내는 회로도이다. 도면에 도시한 바와 같이 데이터선 구동 회로(200)는, 시프트 레지스터부(210)와 클럭 신호 제어부(220)를 포함하고 있다.

우선, 시프트 레지스터(210)는, 종속 접속된 시프트 레지스터 단위 회로 Ua1∼Uan+2와, 논리 연산 단위 회로 Ub1∼Ubn과, 인버터 Z1 및 Z2를 포함한다.

각 논리 연산 단위 회로 Ub1∼Ubn은, 시프트 레지스터 단위 회로 Ua2∼Uan+1에 대응하여 각각 마련되어 있고, 샘플링 신호 SR1∼SRn을 출력한다. 각 논리 연산 단위 회로 Ub1∼Ubn은, 낸드 회로(511)와 인버터(512)를 구비한다. 그리고, j(j는 1부터 n까지의 자연수) 번째의 논리 연산 단위 회로 Ubj에 있어서 낸드 회로(511)에는 시프트 레지스터 단위 회로 Uaj+1의 입력 신호와 출력 신호가 공급된다.

각 시프트 레지스터 단위 회로 Ua1∼Uan+2는, 클럭된 인버터(501∼504)를 구비한다. 또한, 시프트 레지스터부(210)는, 시프트 레지스터 단위 회로 Ua1의 전단에 인버터 Z1과 시프트 레지스터 단위 회로 Uan+2의 후단에 인버터 Z2를 구비한다.

클럭된 인버터(501∼504)는, 제어 단자 전압이 하이 레벨일 때에 각 입력 신호를 반전하여 출력하고, 제어 단자 전압이 로우 레벨일 때에 출력 단자를 하이 임피던스 상태로 한다. 클럭된 인버터(501 및 502)의 각 제어 단자에는, 소정 기간만 액티브로 되는 클럭 신호 XCK와 반전 X 클럭 신호 XCKB가 공급되도록 되어 있다. 또한, 클럭된 인버터(503)의 제어 단자에는 반전 전송 방향 제어 신호 DIRB가 공급되는 한편, 클럭된 인버터(504)의 제어 단자에는 전송 방향 제어 신호 DIR이 공급된다.

전송 방향 제어 신호 DIR이 하이 레벨이고 반전 전송 방향 제어 신호 DIRB가 로우 레벨인 경우를 상정하면, 클럭된 인버터(503)는 하이 임피던스 상태로 되는 한편, 클럭된 인버터(504)는 인버터로서 기능한다. 따라서, 전송 방향 제어 신호 DIR이 하이 레벨인 경우에는, 시프트 레지스터 단위 회로 Ua1∼Uan+2는, 도 3(a)에 나타내는 회로와 등가이다.

반대로, 전송 방향 제어 신호 DIR이 로우 레벨이고 반전 전송 방향 제어 신호 DIRB가 하이 레벨인 경우를 상정하면, 클럭된 인버터(504)는 하이 임피던스 상태로 되는 한편, 클럭된 인버터(503)는 인버터로서 기능한다. 따라서, 전송 방향 제어 신호 DIR이 로우 레벨인 경우에는, 시프트 레지스터 단위 회로 Ua1∼Uan+2는, 도 3(b)에 나타내는 회로와 등가이다.

여기서, 전송 방향 제어 신호 DIR의 논리 레벨이 하이 레벨인 경우를 상정한다(도 3(a)를 참조). 각 시프트 레지스터 단위 회로 Ua1∼Uan+2의 클럭된 인버터(501)에는 제 1 제어 신호 Q1, Q2, ..., Qn+2가 공급되는 한편, 클럭된 인버터(502)에는 제 1 제어 신호 Q1', Q2', ..., Qn+2'이 공급된다. 제 2 제어 신호의 논리 레벨은, 제 1 제어 신호의 논리 레벨을 반전한 것으로 되어 있다.

시프트 레지스터 단위 회로 Ua1에 있어서, 제 1 제어 신호 Q1이 하이 레벨일 때 클럭된 인버터(501)는 X 전송 개시 펄스 DX를 반전하여 출력한다. 이 때, 제 2 제어 신호 Q1'은 로우 레벨로 되기 때문에, 클럭된 인버터(502)의 출력 단자는 하이 임피던스 상태로 된다. 이 경우에는, X 전송 개시 펄스 DX가 클럭된 인버터(501)와 인버터(503)를 거쳐서 출력된다. 한편, 제 2 제어 신호 Q1'이 하이 레벨일 때 클럭된 인버터(502)는 X 전송 개시 펄스 DX를 반전하여 출력한다. 이 때, 제 1 제어 신호 Q1은 로우 레벨로 되어 있기 때문에, 클럭된 인버터(501)의 출력 단자는 하이 임피던스 상태로 되어 있다. 이 경우에는, 클럭된 인버터(502)와 인버터(504)에 의해서 래치 회로가 구성되게 된다.

즉, 시프트 레지스터 단위 회로 Ua1∼Uan+2는, 클럭된 인버터(501 및 503)로 구성되는 제 1 논리 회로와, 클럭된 인버터(502 및 504)로 구성되는 제 2 논리 회로를 구비하고 있다고 생각할 수 있다. 그리고, 전송 방향 제어 신호 DIR이 하이 레벨인 경우(전송 방향이 왼쪽으로부터 오른쪽), 제 1 논리 회로는 제 1 제어 신호에 의해서 제어되는 클럭된 인버터(501)로서 기능하고, 또한 제 2 논리 회로는 래치 회로로서 기능한다. 또한, 전송 방향 제어 신호 DIR이 로우 레벨인 경우(전송 방향이 오른쪽으로부터 왼쪽), 제 1 논리 회로는 래치 회로로서 기능하고, 또한 제 2 논리 회로는 제 2 제어 신호에 의해서 제어되는 클럭된 인버터로서 기능한다.

또한, 시프트 레지스터부(210)는 n+2 개의 시프트 레지스터 단위 회로에 의해서 구성되지만, 전체 수 n+2는 우수이다. 이것은, 도 3(a)에 도시하는 바와 같이 X 전송 개시 펄스 DX를 제 1 번째의 시프트 레지스터 단위 회로 Ua1에 공급하여, 오른쪽으로부터 왼쪽으로 전송하는 경우와, 도 3(b)에 도시하는 바와 같이 X 전송 개시 펄스 DX를 제 1 번째의 시프트 레지스터 단위 회로 Ua1에 공급하여, 오른쪽으로부터 왼쪽으로 전송하는 경우에 대응하기 때문이다. 또, 이 예에 있어서 데이터선(3)은 우수개로 이루어지지만, 가령 기수개인 경우에는, 시프트 레지스터 단위 회로 Ua1의 전단, 또는 시프트 레지스터 단위 회로 Uan+2의 후단에 시프트 레지스터 단위 회로를 1 개 추가하고, 추가한 시프트 레지스터 단위 회로에 맞추어 제어 단위 회로를 추가하면 된다.

다시 도 2를 설명한다. 클럭 신호 제어부(220)는, 각 시프트 레지스터 단위 회로 Ua1, Ua2, ..., Uan+2에 각각 대응하여 마련된 제어 단위 회로 Uc1∼Ucn+2를 종속 접속하여 구성된다. 제어 단위 회로 Uc1∼Ucn+2는 낸드 회로(521), 인버터(522), 및 전송 게이트(523∼526)를 구비한다.

여기서, 제 2 번째의 제어 단위 회로 Uc2에 주목하면, 낸드 회로(521)의 한쪽 입력 단자에는, 신호 P1이 공급되고, 다른쪽 입력 단자에는 신호 P3이 공급된다. 신호 P1 및 P3은, 클럭된 인버터(501 및 502)의 접속점 A1 및 A3의 신호 전압으로서 인가된다.

이와 같이 신호 P1과 신호 P3에 근거하여, 전송 게이트(523∼526)를 제어하는 클럭 제어 신호 N2를 생성하도록 한 것은, 인버터(503 또는 504)에 의한 파형 특성의 열화를 방지하기 위함이다.

설명을 간략화하기 위해서, 전송 방향 제어 신호 DIR이 하이 레벨인 것으로 한다. 도 13에 나타내는 종래의 시프트 레지스터에 있어서는, 인접하는 각 기본 유닛 사이의 출력 신호, 즉 인버터 INV3(본 실시예의 인버터(504)에 상당)의 출력 신호에 근거하여, 클럭 제어 신호를 생성하고 있었다. 이 때문에, 클럭 제어 신호의 상승 에지와 하강 에지는, 인버터INV3의 응답 특성의 영향을 받아, 그 경사가 완만하게 되어 있었다.

이것에 대하여, 접속점 A1, A2, ...의 전압은, 클럭된 인버터(501 또는 502)의 출력 전압에 의해서 정해진다. 후술하는 도 4에 도시하는 바와 같이 신호 P3은 신호 P2를 전송한 것이므로, 클럭 제어 신호 N2는, 신호 P1의 하강 에지와 신호 P3의 상승 에지에 동기하여 논리 레벨이 천이된다. 신호 P1과 신호 P3의 논리 레벨은, X 클럭 신호 XCK와 반전 X 클럭 신호 XCKB에 근거하여 정해지기 때문에, X 클럭 신호 XCK나 반전 X 클럭 신호 XCKB에 대한 클럭 제어 신호 N2의 지연 시간을 단축할 수 있고, 또한 인버터(504)에 의한 파형 열화를 방지하는 것이 가능해진다.

더욱이, 신호 P1은 전단의 시프트 레지스터 단위 회로 Ua1로부터 출력되고, 신호 P2는 후단의 시프트 레지스터 단위 회로 Ua3으로부터 출력된다. 따라서, 클럭 제어 신호 N2의 펄스폭을 넓게 할 수 있어, 여유가 있는 동작 마진을 확보할 수 있다.

다음에, 제어 단위 회로 Uc2에 있어서 전송 게이트(524 및 525)는, 반전 X 클럭 신호 XCKB를 클럭된 인버터(501)에 공급하기 위한 것이다. 이들에 의해서, 낸드 회로(521)의 출력 신호가 하이 레벨인 상태에 있어서, 클럭된 인버터(501)의 제어 입력 단자에 반전 X 클럭 신호 XCK가 공급되는 한편, 당해 출력 신호가 로우 레벨인 상태에 있어서, 전송 게이트(525)는 하이 임피던스 상태로 되어, 반전 X 클럭 신호 XCKB의 공급이 정지된다.

또한, 전송 게이트(523 및 526)는, X 클럭 신호 XCK를 클럭된 인버터(502)에 공급하기 위한 것이다. 이들에 의해서, 낸드 회로(521)의 출력 신호가 하이 레벨인 상태에 있어서, 클럭된 인버터(502)의 제어 입력 단자에 X 클럭 신호 XCK가 공급되는 한편, 당해 출력 신호가 로우 레벨인 상태에 있어서, 전송 게이트(526)는 하이 임피던스 상태로 되기 때문에, X 클럭 신호 XCK의 공급이 정지된다.

즉, 임의의 제어 단위 회로 Ucj는, 대응하는 시프트 레지스터 단위 회로 Uaj의 전단의 시프트 레지스터 단위 회로 Uaj-1에 있어서의 접속점 Aj-1의 신호 전압과, 후단의 시프트 레지스터 단위 회로 Uaj+1에 있어서의 접속점 Aj+1의 신호 전압 중 어느 한쪽이 활성화되는 기간(이 예에서는, 로우 레벨)에만, X 클럭 신호 XCK 및 반전 X 클럭 신호 XCKB를 시프트 레지스터 단위 회로 Uaj에 공급한다.

<1-5 : X 시프트 레지스터의 동작>

다음에, 데이터선 구동 회로(200)의 동작에 대하여 도 4를 참조하면서 설명한다. 도 4는 데이터선 구동 회로(200)의 동작을 나타내는 타이밍차트이다.

우선, 제 1 번째의 시프트 레지스터 단위 회로 Ua1 및 제어 단위 회로 Uc1의 동작에 대하여 설명한다. 또한, 전송 방향 제어 신호 DIR은 하이 레벨인 것으로 한다. 시각 T1에 있어서, X 전송 개시 펄스 DX가 로우 레벨(비액티브)로부터 하이 레벨(액티브)로 상승하면, 신호 P0이 로우 레벨로 천이되고, 클럭 제어 신호 N1은 하이 레벨로 된다. 전송 게이트(525 및 526)는, 클럭 제어 신호 N1이 하이 레벨일 때 온 상태로 되기 때문에, 시각 T1로부터 X 클럭 신호 XCK와 반전 X 클럭 신호 XCKB가, 제 1 번째의 클럭된 인버터(501 및502)에 각각 공급되게 된다.

시각 T2에 도달하면, X 클럭 신호 XCK가 하이 레벨로 되어, 클럭된 인버터(501)가 액티브로 된다. 이 때문에, 신호 P1은, 시각 T2에 있어서 하이 레벨로부터 로우 레벨로 하강한다.

다음에, 시각 T3에 도달하면, X 클럭 신호 XCK가 로우 레벨로 되는 한편, 반전 X 클럭 신호 XCKB가 하이 레벨로 되므로, 클럭된 인버터(501)가 비액티브로 되는 한편, 클럭된 인버터(502)가 액티브로 된다. 클럭된 인버터(502)와 인버터(504)는 래치 회로를 구성하고 있기 때문에, 신호 P1은 로우 레벨 그대로 유지된다.

이 다음, 시각 T4에 있어서 X 전송 개시 펄스 DX가 하이 레벨로부터 로우 레벨로 하강하면, 신호 PO이 로우 레벨로부터 하이 레벨로 천이되지만, 이 때 신호P1은 로우 레벨 그대로 이기 때문에, 클럭 제어 신호 N1은 하이 레벨을 유지한다.

그리고, 시각 T5에 도달하면, 신호 P2가 로우 레벨로부터 하이 레벨로 천이된다. 시각 T5에 있어서의 신호 P0은 하이 레벨이므로, 이 시점에서 클럭 제어 신호 N1이 하이 레벨로부터 로우 레벨로 천이된다. 그렇게 하면, 전송 게이트(525 및 526)는, 오프 상태로 되는 한편, 전송 게이트(523 및 525)가 온 상태로 된다.

이 예에서는, 전송 방향 제어 신호 DIR은 하이 레벨이므로, 시각 T5 이후, 클럭된 인버터(501)는 하이 임피던스 상태로 되는 한편, 클럭된 인버터(502)는 인버터로서 기능한다. 따라서, 신호 P0의 논리 레벨은, 인버터(502 및 504)로 이루어지는 래치 회로에 의해서, 로우 레벨이 유지되게 된다.

전송 게이트(523 및 524)를 이용하여, 전송 방향 제어 신호 DIR을 클럭된 인버터(502)에 공급하는 한편, 반전 전송 방향 제어 신호 DIRB를 클럭된 인버터(501)에 공급한 것은, 이하의 이유에 의한다.

전송 게이트(523 및 524)를 마련하지 않더라도, 이론적으로는 시프트 레지스터는 동작한다. 이 경우에는, 낸드 회로(521)의 출력 신호가 비액티브로 되면, 클럭된 인버터(501 및 502)의 제어 단자는 하이 임피던스로 된다. 따라서, 그들의 제어 단자에, 노이즈가 발생하기 쉬어, 오동작할 가능성이 있다. 그래서, 실제 회로에서는, 전송 게이트(523 및 524)를 마련하여, 클럭된 인버터(501 및 502)의 각 제어 단자에 소정의 전압을 공급한 것이다.

다음에, 제 2 번째의 시프트 레지스터 단위 회로 Ua2에 있어서는, 신호 P1과 신호 P3에 근거하여 클럭 제어 신호 N2가 생성되고, 다른 시프트 레지스터 단위 회로 Ua3∼Ucn+3에 대해서도 마찬가지로 클럭 제어 신호 N3, N4, ..., Nn+2가 생성된다.

본 실시예에 있어서는, 클럭 제어 신호 N1, N2, ...를 클럭된 인버터(501과 502)의 접속점 A1, A2, ...의 신호 전압 P1, P2, ...로부터 생성했기 때문에, X 클럭 신호 XCK 및 반전 X 클럭 신호 XCKB의 에지가 발생하고 나서 클럭 제어 신호의 에지가 발생하기 까지의 지연 시간을 단축할 수 있고, 또한, 그 파형의 상승 및 하강을 급격하게 할 수 있다.

더욱이, 클럭 제어 신호 N1, N2, ...를 전단의 시프트 레지스터 단위 회로의 신호와 후단의 시프트 레지스터 단위 회로의 신호에 근거하여 생성했기 때문에, 확실히 X 클럭 신호 CKX와 반전 X 클럭 신호 CKXB를 각 시프트 레지스터 단위 회로 Ua1∼Uan+2에 공급하는 것이 가능하다.

이들에 의해, 데이터선 구동 회로(200)의 동작 마진이 확대되므로, 온도 변화나 경년 변화가 있더라도 X 전송 개시 펄스 DX를 확실히 전송할 수 있다.

다음에, 액정 장치의 소비 전력에 대하여 검토한다. 액정 장치의 전원을 투입한 시점에 있어서, 접속점 A1, A2, ...의 논리 레벨이 하이 레벨로 되는지 로우 레벨로 되는지는 확률의 문제이다. 그러나, 1 수평 주사 기간이 경과되면, 접속점 A1, A2, ...의 논리 레벨은 정상 상태로 된다. 정상 상태에 있어서의 X 클럭 신호 XCK의 입력 단자로부터 클럭 신호 제어부(220)의 내부를 본 입력 용량 C를 검토한다. 여기서, 클럭된 인버터(501 또는 502)의 제어 단자로부터, 전송 게이트(525 또는 526)까지의 용량값을 Ca로 나타내는 것으로 하면, X 클럭 신호 XCK의 입력 단자로부터 클럭 신호 제어부(220)의 내부를 본 부하 용량 C는, 최대 4Ca로 된다. 예컨대, 액정 패널 AA가 1280 개의 데이터선을 갖는 SXGA 형식이었다고 하면, 클럭 신호 제어부(220)를 이용하지 않는 경우에는, 부하 용량 C는 1280Ca로 된다. 따라서, 클럭 신호 제어부(220)를 이용하는 것에 의해, 부하 용량을 1/320로 저감할 수 있다. 따라서, X 클럭 신호 XCK 및 반전 X 클럭 신호 XCKB를 공급하는 구동 회로(도시하지 않음)의 소비 전력을 대폭 삭감할 수 있다.

<1-6 : 데이터선 구동 회로의 다른 구성예>

상술한 데이터선 구동 회로(200)는, X 전송 개시 펄스 DX가 하이 레벨에서 액티브로 되는 정(正) 논리에 대응하는 것이었다. 이 변형예의 데이터선 구동 회로(200')는, X 전송 개시 펄스 DX'이 로우 레벨에서 액티브로 되는 부(負) 논리에 대응하는 것이다.

도 5는 데이터선 구동 회로(200')의 상세한 구성을 나타내는 회로도이며, 도 6은 그 타이밍차트이다. 데이터선 구동 회로(200')는, 논리 연산 단위 회로 Ub1∼Ubn에 있어서 낸드 회로(511)를 노어 회로(513)로 치환한 점 및 제어 단위 회로 Uc1∼Ucn+2에 있어서 낸드 회로(511)를 노어 회로(513)로 치환한 점을 제외하고, 상술한 데이터선 구동 회로(200)와 동일하다.

도 6에 도시하는 바와 같이 X 전송 개시 펄스 DX'은 로우 레벨에서 액티브로 되기 때문에, 신호 P0 및 접속점 A1, A2, ...의 신호 전압 P1, P2, ...는 하이 레벨에서 액티브로 된다. 부가하여, 클럭 제어 신호 N1, N2, ...는 로우 레벨에서액티브로 된다.

따라서, 이 예에 있어서도, 정 논리의 경우와 마찬가지로, 임의의 제어 단위 회로 Ucj는, 전단의 접속점 Aj-1의 신호 전압 Pj-1과 후단의 접속점 Aj+1의 신호 전압 Pj+1 중 어느 한쪽이 액티브로 되는 기간(이 예에서는, 하이 레벨)에만, X 클럭 신호 XCK 및 반전 X 클럭 신호 XCKB를 시프트 레지스터 단위 회로 Uaj에 공급하고 있다.

<1-7 : 주사선 구동 회로>

다음에, 주사선 구동 회로(100)에 대하여 설명한다. 도 6은 주사선 구동 회로(100)의 구성을 나타내는 블럭도이다. 이 도면에 도시하는 바와 같이 주사선 구동 회로(100)는, 클럭 제어 회로(101), Y 시프트 레지스터(102), 레벨 시프터(103) 및 버퍼(104)를 구비하고 있다.

클럭 제어 회로(1O1)는, X 클럭 신호 XCK 및 반전 X 클럭 신호 XCKB 대신에 Y 클럭 신호 YCK 및 반전 Y 클럭 신호 YCKB가 공급되는 점 및 m 개의 주사선에 대응하는 m 개의 제어 단위 회로를 구비하는 점을 제외하고, 상술한 데이터선 구동 회로(200)의 클럭 신호 제어부(220)와 마찬가지이다. 또한, Y 시프트 레지스터(102)는, X 전송 개시 펄스 DX 대신에 Y 전송 개시 펄스 DY가 공급되는 점 및 m+2 개의 시프트 레지스터 단위 회로 및 논리 연산 단위 회로를 구비하는 점을 제외하고, 상술한 데이터선 구동 회로(200)의 시프트 레지스터부(210)와 마찬가지이다.

따라서, 주사선 구동 회로(100)는, 상술한 데이터선 구동 회로(200)와 마찬가지로 동작 마진이 크기 때문에, 온도 변화나 경년 변화가 있더라도 Y 전송 개시 펄스 DY를 확실히 전송할 수 있다.

레벨 시프터(103)는, Y 시프트 레지스터(102)의 각 출력 신호의 레벨을 시프트하여 주사선(2)을 구동하는데 적합한 레벨로 변환하고 있다. 또한, 버퍼(104)는, 레벨 시프터(103)의 각 출력 신호를 로우 임피던스로 변환하여, 주사선 구동 신호 Y1, Y2, ..., Ym으로서 각 주사선(2)에 출력한다.

또, 이 주사선 구동 회로(100)에 있어서, 클럭 제어 회로(101) 및 Y 시프트 레지스터(102)로서 도 5에 도시하는 부 논리로 구성된 것을 적용하더라도 좋은 것은 물론이다.

<1-8 : 액정 패널의 구성예>

다음에, 상술한 전기적 구성에 따른 액정 패널의 전체 구성에 대하여 도 8 및 도 9를 참조하여 설명한다. 여기서, 도 8은 액정 패널 AA의 구성을 나타내는 사시도이며, 도 9는 도 8에 있어서의 Z-Z'선 단면도이다.

이들 도면에 도시된 바와 같이, 액정 패널 AA는, 화소 전극(6) 등이 형성된 유리나 반도체 등의 소자 기판(151)과, 공통 전극(158) 등이 형성된 유리 등의 투명한 대향 기판(152)을, 스페이서(153)가 혼입된 밀봉재(154)에 의해서 일정한 간극을 유지하여, 서로 전극 형성면이 대향하도록 접합하고, 또한 이 간극에 전기 광학 재료로서의 액정(155)을 봉입한 구조로 되어 있다. 또, 밀봉재(154)는, 대향기판(152)의 기판 주변을 따라 형성되지만, 액정(155)을 봉입하기 위해서 일부가 개구되어 있다. 이 때문에, 액정(155)의 봉입후에, 그 개구 부분이 봉지재(156)에 의해서 봉지되어 있다.

여기서, 소자 기판(151)의 대향면으로서, 밀봉재(154)의 외측 한 변에 있어서는, 상술한 데이터선 구동 회로(200)가 형성되고, Y 방향으로 연장되는 데이터선(3)을 구동하는 구성으로 되어 있다. 더욱이, 이 한 변에는 복수의 접속 전극(157)이 형성되어, 타이밍 발생 회로(300)로부터의 각종 신호나 화상 신호(40R, 40G, 40B)를 입력하는 구성으로 되어 있다. 또한, 이 한 변에 인접하는 한 변에는, 주사선 구동 회로(100)가 형성되어, X 방향으로 연장되는 주사선(2)을 각각 양측에서 구동하는 구성으로 되어 있다.

한편, 대향 기판(152)의 공통 전극(158)은, 소자 기판(151)과의 접합 부분에 있어서의 4 모서리 중, 적어도 1개소에 있어서 마련된 도통재에 의해서, 소자 기판(151)과의 전기적 도통이 도모되고 있다. 그 밖에, 대향 기판(152)에는, 액정 패널 AA의 용도에 따라서, 예컨대, 첫째로, 스트라이프 형상이나, 모자이크 형상, 트라이앵글 형상 등으로 배열된 컬러 필터가 마련되고, 둘째로, 예컨대, 크롬이나 니켈 등의 금속 재료나, 카본이나 티탄 등을 포토레지스트에 분산한 수지 블랙 등의 블랙 매트릭스가 마련되며, 셋째로, 액정 패널 AA에 광을 조사하는 백 라이트가 마련된다. 특히 색광 변조의 용도인 경우에는, 컬러 필터는 형성되지 않고서 블랙 매트릭스가 대향 기판(152)에 마련된다.

부가하여, 소자 기판(151) 및 대향 기판(152)의 대향면에는, 각각 소정의 방향으로 러빙 처리된 배향막 등이 마련되는 한편, 그 각 배면측에는 배향 방향을 따른 편광판(도시 생략)이 각각 마련된다. 단, 액정(155)으로서, 고분자중에 미소 입자로서 분산시킨 고분자 분산형 액정을 이용하면, 전술한 배향막, 편광판 등이 불필요해지는 결과, 광 이용 효율이 높아지기 때문에, 고휘도화나 저소비 전력화 등의 점에 있어서 유리하다.

또, 데이터선 구동 회로(200), 주사선 구동 회로(100) 등의 주변 회로의 일부 또는 전부를, 소자 기판(151)에 형성하는 대신에, 예컨대, TAB(Tape Automated Bonding) 기술을 이용하여 필름에 실장된 구동용 IC 칩을, 소자 기판(151)의 소정 위치에 마련되는 이방성 도전 필름을 거쳐서 전기적 및 기계적으로 접속하는 구성으로 하여도 되고, 구동용 IC 칩 자체를, COG(ChiP 0n Grass) 기술을 이용하여, 소자 기판(151)의 소정 위치에 이방성 도전 필름을 거쳐서 전기적 및 기계적으로 접속하는 구성으로 하여도 된다.

<3. 응용예>

<3-1 : 소자 기판의 구성 등>

상술한 각 실시예에 있어서는, 액정 패널의 소자 기판(151)을 유리 등의 투명한 절연성 기판에 의해 구성하고, 당해 기판상에 실리콘 박막을 형성하고, 또한 당해 박막상에 소스, 드레인, 채널이 형성된 TFT에 의해서, 화소의 스위칭 소자(TFT(50))나 데이터선 구동 회로(200), 및 주사선 구동 회로(100)의 소자를 구성하는 것으로 하여 설명했지만, 본 발명은 이것에 한정되는 것이 아니다.

예컨대, 소자 기판(151)을 반도체 기판에 의해 구성하고, 당해 반도체 기판의 표면에 소스, 드레인, 채널이 형성된 절연 게이트형 전계 효과 트랜지스터에 의해서, 화소의 스위칭 소자나 각종 회로의 소자를 구성하더라도 좋다. 이와 같이 소자 기판(151)을 반도체 기판에 의해 구성하는 경우에는, 투과형의 표시 패널로서 이용할 수 없기 때문에, 화소 전극(6)을 알루미늄 등으로 형성하여, 반사형으로서 이용되게 된다. 또한, 간단히, 소자 기판(151)을 투명 기판으로 하고, 화소 전극(6)을 반사형으로 하여도 된다.

더욱이, 상술한 실시예에 있어서는, 화소의 스위칭 소자를, TFT로 대표되는 3 단자 소자로서 설명했지만, 다이오드 등의 2 단자 소자로 구성하더라도 좋다. 단, 화소의 스위칭 소자로서 2 단자 소자를 이용하는 경우에는, 주사선(2)을 한쪽 기판에 형성하고, 데이터선(3)을 다른쪽 기판에 형성하고, 또한 2 단자 소자를, 주사선(2) 또는 데이터선(3) 중 어느 한쪽과, 화소 전극과의 사이에 형성할 필요가 있다. 이 경우, 화소는, 주사선(2)과 데이터선(3)과의 사이에 직렬 접속된 2 단자 소자와, 액정으로 구성되게 된다.

또한, 본 발명은, 액티브 매트릭스형 액정 표시 장치로서 설명했지만, 이것에 한정되지 않고, STN(Super Twisted Nematic) 액정 등을 이용한 패시브형에도 적용할 수 있다. 또한, 전기 광학 재료로서는, 액정 이외에, 일렉트로루미네슨스 소자 등을 이용하여, 그 전기 광학 효과에 의해 표시를 행하는 표시 장치에도 적용할 수 있다. 즉, 본 발명은, 상술한 액정 장치와 유사한 구성을 갖는 모든 전기 광학 장치에 적용할 수 있다.

<3-2 : 전자 기기>

다음에, 상술한 액정 장치를 각종 전자 기기에 적용하는 경우에 대하여 설명한다.

<3-2-1 : 프로젝터>

우선, 이 액정 장치를 광밸브로서 이용한 프로젝터에 대하여 설명한다. 도 10은 프로젝터의 구성예를 나타내는 평면도이다.

이 도면에 도시된 바와 같이, 프로젝터(1100) 내부에는, 할로겐 램프 등의 백색 광원으로 이루어지는 램프 유닛(1102)이 마련되어 있다. 이 램프 유닛(1102)으로부터 사출된 투사광은, 광 가이드(1104)내에 배치된 4 장의 미러(1106) 및 2 장의 다이클로익 미러(1108)에 의해서 RGB의 3 원색으로 분리되어, 각 원색에 대응하는 광밸브로서의 액정 패널(111OR, 111OB 및 111OG)에 입사된다.

액정 패널(111OR, 111OB 및 111OG)의 구성은, 상술한 액정 패널 AA와 동등하며, 화상 신호 처리 회로(도시 생략)로부터 공급되는 R, G, B의 원색 신호로 각각 구동되는 것이다. 그리고, 이들 액정 패널에 의해서 변조된 광은, 다이클로익 프리즘(1112)에 3 방향으로부터 입사된다. 이 다이클로익 프리즘(1112)에 있어서는, R 및 B의 광이 90°로 굴절되는 한편, G의 광이 직진한다. 따라서, 각 색의 화상이 합성되는 결과, 투사 렌즈(1114)를 거쳐서, 스크린 등에 컬러 화상이 투사되게 된다.

여기서, 각 액정 패널(111OR, 111OB 및 111OG)에 의한 표시 상(像)에 대하여주목하면, 액정 패널(111OG)에 의한 표시 상은, 액정 패널(111OR, 111OB)에 의한 표시 상에 대하여 좌우 반전될 필요가 있다.

또, 액정 패널(111OR, 111OB 및 111OG)에는, 다이클로익 미러(1108)에 의해서, R, G, B의 각 원색에 대응하는 광이 입사되기 때문에, 컬러 필터를 마련할 필요는 없다.

<3-2-2 : 모바일형 컴퓨터>

다음에, 이 액정 패널을, 모바일형의 퍼스널 컴퓨터에 적용한 예에 대하여 설명한다. 도 11은 이 퍼스널 컴퓨터의 구성을 나타내는 사시도이다. 도면에 있어, 컴퓨터(1200)는, 키보드(1202)를 구비한 본체부(1204)와, 액정 표시 유닛(1206)으로 구성되어 있다. 이 액정 표시 유닛(1206)은, 앞에서 설명한 액정 패널(1005)의 배면에 백 라이트를 부가하는 것에 의해 구성되어 있다.

<3-2-3 : 휴대 전화>

또한, 이 액정 패널을, 휴대 전화에 적용한 예에 대하여 설명한다. 도 12는 이 휴대 전화의 구성을 나타내는 사시도이다. 도면에 있어서, 휴대 전화(1300)는, 복수의 조작 버튼(1302)과 함께, 반사형의 액정 패널(1005)을 구비하는 것이다. 이 반사형의 액정 패널(1005)에 있어서는, 필요에 따라 그 전면에 프론트 라이트(front light)가 마련된다.

또, 도 10∼도 12를 참조하여 설명한 전자 기기 외에도, 액정 텔레비젼이나,뷰 파인더형, 모니터 직시형의 비디오 테이프 레코더, 카 네비게이션 장치, 페이저, 전자 수첩, 전자 계산기, 워드 프로세서, 워크스테이션, 텔레비젼 전화, POS 단말, 터치 패널을 구비한 장치 등을 들 수 있다. 그리고, 이들 각종 전자 기기에 적용 가능한 것은 말할 필요도 없다.

이상 설명한 바와 같이 본 발명에 의하면, 시프트 레지스터의 전송 방향을 쌍방향으로 전환할 수 있고, 또한, 동작 마진을 확대하여 안정되게 동작시킬 수 있다. 부가하여, 클럭 신호를 구동하는 회로의 소비 전력을 저감할 수 있다.

Claims (12)

1. 복수의 주사선과, 복수의 데이터선과, 상기 주사선과 상기 데이터선과의 교차에 대응하여 매트릭스 형상으로 배치된 화소 전극 및 스위칭 소자를 갖는 전기 광학 패널을 구동하는 구동 회로에 이용되고, 개시 펄스를 순차적으로 시프트함으로써, 상기 데이터선 또는 상기 주사선을 선택하기 위한 선택 신호를 순차적으로 생성하는 시프트 레지스터에 있어서,

   클럭 신호와 이것을 반전한 반전 클럭 신호에 동기하여 상기 개시 펄스를 순차적으로 시프트하여 출력 신호를 출력하고, 또한 전송 방향을 지시하는 전송 방향 신호에 근거하여 상기 개시 펄스의 전송 방향을 제어 가능한 복수의 시프트 단위 회로를 종속(縱續) 접속한 시프트 수단과,

   상기 각 시프트 단위 회로에 각각 대응하여 마련되며, 상기 클럭 신호 및 상기 반전 클럭 신호에 근거하여 제 1 제어 신호 및 제 2 제어 신호를 생성하는 복수의 제어 단위 회로를 갖는 클럭 신호 제어 수단을 구비하되,

   상기 시프트 단위 회로는, 전단의 시프트 단위 회로와 한쪽 단자가 접속되고, 중간 접속점과 다른쪽 단자가 접속되는 제 1 논리 회로와, 상기 중간 접속점과 한쪽 단자가 접속되고, 후단의 시프트 단위 회로와 다른쪽 단자가 접속되는 제 2 논리 회로를 구비하고, 상기 전송 방향 신호가 전단으로부터 후단을 향하여 상기 개시 펄스를 전송하는 것을 지시하는 경우, 상기 제 1 논리 회로는 상기 제 1 제어 신호에 의해서 제어되는 샘플링 회로로서 기능하고, 또한 상기 제 2 논리 회로는유지 회로로서 기능하며, 상기 전송 방향 신호가 후단으로부터 전단을 향하여 상기 개시 펄스를 전송하는 것을 지시하는 경우, 상기 제 1 논리 회로는 유지 회로로서 기능하고, 또한 상기 제 2 논리 회로는 상기 제 2 제어 신호에 의해서 제어되는 샘플링 회로로서 기능하며,

   상기 제어 단위 회로는, 당해 제어 단위 회로와 대응하는 시프트 단위 회로에 대하여, 전단의 시프트 단위 회로의 상기 중간 접속점에 있어서의 신호 전압과 후단의 시프트 단위 회로의 상기 중간 접속점에 있어서의 신호 전압 중, 어느 한쪽이 액티브로 되는 선택 기간에, 상기 클럭 신호 및 상기 반전 클럭 신호를 상기 제 1 제어 신호 또는 상기 제 2 제어 신호로서 출력하는 것을 특징으로 하는

   시프트 레지스터.
2. 제 1 항에 있어서,

   상기 전송 방향 신호는, 전송 방향 제어 신호와 이것을 반전한 반전 전송 방향 제어 신호를 포함하고,

   상기 시프트 단위 회로는, 중간 접속점을 거쳐서 서로 접속되어, 제어 입력 단자에 공급되는 신호가 액티브일 때 인버터로서 동작하는 한편, 당해 신호가 비액티브일 때 출력 단자를 하이 임피던스 상태로 하는 제 1 내지 제 4 인버터를 구비하며,

   상기 제 1 인버터는, 입력 단자가 전단의 시프트 단위 회로와 접속되고, 출력 단자가 중간 접속점과 접속되며, 상기 제어 단위 회로로부터 상기 제 1 제어 신호가 제어 입력 단자에 공급되고,

   상기 제 2 인버터는, 입력 단자가 후단의 시프트 단위 회로와 접속되고, 출력 단자가 상기 중간 접속점과 접속되며, 상기 제어 단위 회로로부터 상기 제 2 제어 신호가 제어 입력 단자에 공급되고,

   상기 제 3 인버터는, 입력 단자가 상기 중간 접속점과 접속되고, 출력 단자가 상기 제 1 인버터의 입력 단자와 접속되며, 상기 반전 전송 방향 제어 신호가 제어 입력 단자에 공급되고,

   상기 제 4 인버터는, 입력 단자가 상기 중간 접속점과 접속되고, 출력 단자가 상기 제 2 인버터의 입력 단자에 접속되며, 상기 전송 방향 제어 신호가 제어 입력 단자에 공급되고,

   상기 제 1 논리 회로는, 상기 제 1 인버터 및 상기 제 3 인버터를 구비하고,

   상기 제 2 논리 회로는, 상기 제 2 인버터 및 상기 제 4 인버터를 구비하는 것을 특징으로 하는 시프트 레지스터.
3. 제 1 항에 있어서,

   상기 클럭 신호 제어 수단을 구성하는 복수의 단위 제어 회로 중, 기수단의 단위 제어 회로는, 상기 선택 기간에, 상기 클럭 신호를 상기 제 1 제어 신호로서 출력하고, 또한 상기 반전 클럭 신호를 상기 제 2 제어 신호로서 출력하며, 우수단의 단위 제어 회로는, 상기 선택 기간에, 상기 반전 클럭 신호를 상기 제 1 제어 신호로서 출력하고, 또한 상기 클럭 신호를 상기 제 2 제어 신호로서 출력하는 것을 특징으로 하는 시프트 레지스터.
4. 제 1 항에 있어서,

   상기 시프트 수단에 포함되는 상기 시프트 단위 회로의 수 및 상기 클럭 신호 제어 수단에 포함되는 상기 단위 제어 회로의 수는 우수개인 것을 특징으로 하는 시프트 레지스터.
5. 제 2 항에 있어서,

   상기 제어 단위 회로는, 당해 제어 단위 회로와 대응하는 시프트 단위 회로에 대하여, 전단의 시프트 단위 회로의 상기 중간 접속점에 있어서의 신호 전압과 후단의 시프트 단위 회로의 상기 중간 접속점에 있어서의 신호 전압에 근거하여, 각 신호 전압 중 어느 한쪽이 액티브로 되는 기간에 액티브로 되는 출력 신호를 출력하는 논리 회로와,

   상기 논리 회로의 출력 신호에 근거하여, 상기 클럭 신호 또는 상기 반전 클럭 신호를, 상기 제 1 인버터에 공급하는 제 1 전송 게이트 및 상기 제 2 인버터에 공급하는 제 2 전송 게이트와,

   상기 논리 회로의 출력 신호에 근거하여, 당해 출력 신호가 비액티브인 기간에 상기 제 1 인버터의 제어 입력 단자에 상기 반전 전송 방향 제어 신호를 공급하는 제 3 전송 게이트와,

   상기 논리 회로의 출력 신호에 근거하여, 당해 출력 신호가 비액티브인 기간에 상기 제 2 인버터의 제어 입력 단자에 전송 방향 제어 신호를 공급하는 제 4 전송 게이트를 구비하는 것을 특징으로 하는 시프트 레지스터.
6. 제 5 항에 있어서,

   상기 개시 펄스는 하이 레벨에서 액티브로 되고, 상기 논리 회로는 NAND 회로로 구성되는 시프트 레지스터.
7. 제 5 항에 있어서,

   상기 개시 펄스는 로우 레벨에서 액티브로 되고, 상기 논리 회로는 NOR 회로로 구성되는 시프트 레지스터.
8. 청구항 1 내지 7 중 어느 한 항에 기재된 시프트 레지스터를 구비하고, 당해 시프트 레지스터로부터 출력되는 상기 선택 신호에 근거하여, 입력 화상 신호를 샘플링하며, 샘플링 결과에 근거하여 각 데이터선을 구동하는 데이터선 구동 회로.
9. 청구항 1 내지 7 중 어느 한 항에 기재된 시프트 레지스터를 구비하고, 당해 시프트 레지스터로부터 출력되는 상기 선택 신호에 근거하여, 상기 각 주사선을 구동하는 주사선 구동 회로.
10. 복수의 주사선과, 복수의 데이터선과, 상기 주사선과 상기 데이터선과의 교차에 대응하여 매트릭스 형상으로 배치된 화소 전극 및 스위칭 소자를 갖는 화소 영역과,

    청구항 8에 기재된 데이터선 구동 회로와,

    상기 주사선을 구동하기 위한 주사선 구동 회로를 구비한 것을 특징으로 하는

    전기 광학 패널.
11. 복수의 주사선과, 복수의 데이터선과, 상기 주사선과 상기 데이터선과의 교차에 대응하여 매트릭스 형상으로 배치된 화소 전극 및 스위칭 소자를 갖는 화소 영역과,

    상기 데이터선을 구동하기 위한 데이터선 구동 회로와,

    청구항 9에 기재된 주사선 구동 회로를 구비한 것을 특징으로 하는

    전기 광학 패널.
12. 청구항 10 또는 11에 기재된 전기 광학 패널을 구비한 것을 특징으로 하는 전자 기기.