KR20030057374A - 자기 스위칭 소자 및 자기 메모리 - Google Patents

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KR20030057374A
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Abstract

자화(M1) 방향이 실질적으로 고착된 강자성층(20)과, 상기 강자성층으로부터의 자계가 미치는 범위 내에 형성되고, 전압을 인가함으로써 상자성 상태로부터 강자성 상태로 천이하는 자성 반도체층(10)을 구비하며, 상기 자성 반도체층에 전압을 인가했을 때, 상기 강자성층의 상기 자화 방향에 따른 자화(M2)가 상기 자성 반도체층에 형성되는 것을 특징으로 한 자기 스위칭 소자 및 이것을 2개 형성함으로써 자기 저항 효과 소자의 기록층이 대한 기입을 행하는 자기 메모리를 제공한다.

Description

자기 스위칭 소자 및 자기 메모리{MAGNETIC SWITCHING DEVICE AND MAGNETIC MEMORY}
본 발명은, 자기 스위칭 소자 및 자기 메모리에 관한 것으로, 보다 상세하게는, 자성 반도체층에 유기되는 강자성의 자화 방향을 규정함으로써, 종래보다도 대폭적으로 저소비 전력으로 자화를 발생시킬 수 있는 자기 스위칭 소자 및 이를 이용한 자기 메모리에 관한 것이다.
자성체막을 이용한 자기 저항 효과 소자는, 자기 헤드, 자기 센서 등에 이용되고 있음과 함께, 고체 자기 메모리(자기 저항 효과 메모리: MRAM(Magnetic Random Access Memory))에 이용하는 것이 제안되어 있다.
최근, 2개의 자성 금속층 사이에 1층의 유전체를 삽입한 샌드위치 구조막에서, 막면에 대하여 수직으로 전류를 흘리고, 터널 전류를 이용한 자기 저항 효과 소자로서, 소위「강자성 터널 접합 소자(Tunneling Magneto-Resistance effect: TMR 소자)」가 제안되어 있다. 강자성 터널 접합 소자에서는, 20% 이상의 자기 저항 변화율이 얻어지도록 되어 있기 때문에(J. Appl. Phys.79,4724(1996)), MRAM에의 민생화 응용의 가능성이 높아지고 있다.
이 강자성 터널 접합 소자는, 강자성 전극 상에 0.6㎚∼2.0㎚ 두께의 얇은 Al (알루미늄)층을 성막한 후, 그 표면을 산소 글로 방전 또는 산소 가스에 노출시킴으로써, Al2O3으로 이루어지는 터널 배리어층을 형성함으로써, 실현할 수 있다.
또한, 이 강자성 1중 터널 접합의 편측 한쪽의 강자성층에 반강자성층을 부여하고, 한쪽을 자화 고정층으로 한 구조를 갖는 강자성 1중 터널 접합이 제안되어 있다(특개평10-4227호 공보).
또한, 유전체 중에 분산된 자성 입자를 통한 강자성 터널 접합이나, 강자성 2중 터널 접합(연속막)도 제안되어 있다(Phys.Rev. B56(10), R5747(1997), 응용 자기 학회지23,4-2,(1999), Appl.Phys.Lett.73(19), 2829(1998), Jpn.J.Appl. Phys.39, L1035(2001)).
이들에서도, 20∼50%의 자기 저항 변화율이 얻어지게 된 점, 및 원하는 출력 전압값을 얻기 위해서 강자성 터널 접합 소자에 인가하는 전압값을 증가시키더라도 자기 저항 변화율의 감소가 억제되기 때문에, MRAM에의 응용의 가능성이 있다.
이들 강자성 1중 터널 접합 혹은 강자성 2중 터널 접합을 이용한 자기 기록 소자는, 불휘발성이고, 기입 판독 시간도 10나노초 이하로 빨라, 재기입 횟수도 1015회 이상이라는 잠재력을 갖는다. 특히, 강자성 2중 터널 접합을 이용한 자기 기록 소자는, 상술한 바와 같이, 원하는 출력 전압값을 얻기 위해서 강자성 터널 접합 소자에 인가하는 전압값을 증가시키더라도 자기 저항 변화율의 감소가 억제되기 때문에, 큰 출력 전압이 얻어져서, 자기 기록 소자로서 바람직한 특성을 나타낸다.
그러나, 메모리의 셀 사이즈에 관해서는, 1Tr(트랜지스터) -1TMR 아키텍처(예를 들면, USP5,734,605호 공보에 개시되어 있음)를 이용한 경우, 반도체의 DRAM(Dynamic Random Access Memory) 이하로 사이즈를 작게 할 수 없다는 문제가 있다.
이러한 문제를 해결하기 위해, 비트(bit)선과 워드(word)선 사이에 TMR 셀과 다이오드를 직렬 접속한 다이오드형 아키텍처(USP5,640,343호 공보)나, 비트선과 워드선 사이에 TMR 셀을 배치한 단순 매트릭스형 아키텍처(DE 19744095, WO 9914760)가 제안되어 있다.
그러나, 어느 경우에도, 기록층에의 기입 시에는, 전류 펄스에 의한 전류 자장에 의한 자화 반전을 행하고 있다. 이 때문에, 메모리의 소비 전력이 크고, 집적화했을 때 배선의 허용 전류 밀도 한계가 있어 대용량화할 수 없다는 문제가 있다.
또한, 기입 전류의 절대값이 l㎃ 이하가 아니면 전류를 흘리기 위한 드라이버의 면적이 커지기 때문에, 다른 타입의 불휘발 고체 메모리(FeRAM: 강유전체 메모리, FLASH: 플래시 메모리) 등과 비교한 경우에 칩 사이즈가 커진다는 문제도 있다.
이상, 상술한 바와 같이, 자기 메모리의 초대용량화를 실현하기 위해서는, 소비 전력이 적은 아키텍처 및 새로운 기입 방법이 필요로 된다. 또한, 마찬가지의 요구는 자계를 스위칭할 필요가 있는 모든 용도에서 존재한다. 예를 들면, 자기 기록 헤드나 자기 구동형 액튜에이터 등에서도, 전류 자장에 의하지 않고 자계의 스위칭이 가능해지면, 종래의 구조로부터 비약적으로 진보한 성능을 갖는 각종의 자기 응용 장치를 실현할 수 있다.
도 1은 본 발명의 자기 스위칭 소자의 주요부 구성 및 그 동작을 설명하기 위한 개념도.
도 2는 자성 반도체층(10)과 강자성층(20)의 적층 순서를 반전시킨 구조를 도시한 모식도.
도 3은 게이트 절연막과 강자성층을 일체화한 자기 스위칭 소자를 도시한 모식도.
도 4는 본 발명의 자기 메모리의 단위 셀의 기입 원리를 설명하기 위한 개념도.
도 5는 본 발명의 자기 메모리의 단위 셀의 기입 원리를 설명하기 위한 개념도.
도 6은 본 발명의 자기 메모리의 단위 셀의 기입 원리를 설명하기 위한 개념도.
도 7은 본 발명의 자기 메모리의 단위 셀의 기입 원리를 설명하기 위한 개념도.
도 8은 도 5에 예시한 제1 타입의 메모리 소자에서의 기입을 설명하는 모식도.
도 9는 도 6에 예시한 제2 타입의 메모리 소자에서의 기입을 설명하는 모식도.
도 10은 본 발명의 자기 메모리의 매트릭스 구성을 예시하는 모식도.
도 11은 기록층(52)의 평면 형상 및 그 자화 방향을 예시하는 모식도.
도 12는 강자성 1중 터널 접합을 갖는 자기 저항 효과 소자의 단면 구조를 도시한 모식도.
도 13은 강자성 1중 터널 접합을 갖는 자기 저항 효과 소자의 단면 구조를 도시한 모식도.
도 14는 강자성 2중 터널 접합을 갖는 자기 저항 효과 소자의 단면 구조를 예시하는 모식도.
도 15는 강자성 2중 터널 접합을 갖는 자기 저항 효과 소자의 단면 구조를 예시하는 모식도.
도 16은 강자성 2중 터널 접합을 갖는 자기 저항 효과 소자의 단면 구조를 예시하는 모식도.
도 17은 본 발명의 자기 메모리에 채용할 수 있는 판독용 아키텍처의 제1 구체예를 도시한 모식도.
도 18은 도 5에 예시한 제1 타입의 메모리 셀을 이용한 단순 매트릭스형의 자기 메모리의 구체예를 도시한 도면.
도 19는 자기 저항 효과 소자(50)를 강자성 2중 터널 접합으로 한 구체예를도시한 도면.
도 20은 도 6에 예시한 제2 타입의 메모리 셀을 이용한 단순 매트릭스형의 자기 메모리의 구체예를 도시한 도면.
도 21은 자기 저항 효과 소자(50)를 강자성 2중 터널 접합으로 한 구체예를 도시한 도면.
도 22는 본 발명의 자기 메모리에 채용할 수 있는 판독용 아키텍처의 제2 구체예를 도시한 모식도.
도 23은 본 발명의 자기 메모리에 채용할 수 있는 판독용 아키텍처의 제2 구체예를 도시한 모식도.
도 24는 본 발명의 자기 메모리에 채용할 수 있는 판독용 아키텍처의 제3 구체예를 도시한 모식도.
도 25는 제1 타입의 메모리 셀을 이용한 경우의, 본 발명의 자기 메모리에 채용할 수 있는 판독용 아키텍처의 제3 구체예를 도시한 모식도.
도 26은 제2 타입의 메모리 셀을 이용한 경우의 본 발명의 자기 메모리에 채용할 수 있는 판독용 아키텍처의 제3 구체예를 도시한 모식도.
도 27은 판독용 아키텍처의 제4 구체예를 도시한 모식도.
도 28은 제1 타입의 메모리 셀을 이용한 경우의 판독용 아키텍처의 제4 구체예를 도시한 모식도.
도 29는 제2 타입의 메모리 셀을 이용한 경우의 판독용 아키텍처의 제4 구체예를 도시한 모식도.
도 30은 본 발명의 자기 프로브 및 자기 헤드의 기본 구성을 도시한 개념도.
도 31은 스위칭 소자에 반강자성층을 부가한 본 발명의 자기 프로브 및 자기 헤드의 기본 구성을 도시한 개념도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 자성 반도체층
20, 24, 52, 56 : 강자성층
22 : 비자성층
26, 58 : 반 강자성층
30 : 게이트 절연막
40 : 게이트 전극
54 : 터널 배리어
60 : 바이어스 인가용 자성층
100 : 작용 대상
본 발명의 제1 자기 스위칭 소자는, 자화 방향이 실질적으로 고착된 강자성층과, 상기 강자성층으로부터의 자계가 미치는 범위 내에 형성되고, 전압을 인가함으로써 상자성 상태로부터 강자성 상태로 천이하는 자성 반도체층을 구비하며, 상기 자성 반도체층에 전압을 인가했을 때, 상기 강자성층의 상기 자화 방향에 따른 자화가 상기 자성 반도체층에 형성되는 것을 특징으로 한다.
또 여기서,「자계가 및 범위 내」 란, 자성 반도체층과 강자성층 사이에 자기적인 상호 작용이 생기는 범위 내인 것을 의미하며, 자기적 상호 작용이 생기는 한, 자성 반도체층과 강자성층이 인접하여 형성된 경우 이외에도, 자성 반도체층과 강자성층이 이격하여 형성된 경우나, 이들 사이에 비자성층 등의 층이 개재된 경우 등도 포함한다.
또한, 본 발명의 제2 자기 스위칭 소자는, 게이트 전극과, 전압을 인가함으로써 상자성 상태로부터 강자성 상태로 천이하는 자성 반도체층과, 상기 게이트 전극과 상기 자성 반도체층 사이, 혹은 상기 자성 반도체층의 상기 게이트 전극과는 반대측에 형성되고, 자화 방향이 실질적으로 고착된 강자성층을 구비하며, 상기 게이트 전극을 개재하여 상기 자성 반도체층에 전압을 인가했을 때, 상기 강자성층의 상기 자화 방향에 따른 자화가 상기 자성 반도체층에 형성되는 것을 특징으로 한다.
한편, 본 발명의 자기 메모리는, 제1 자기 스위칭 소자로서, 자화 방향이 제1 방향으로 실질적으로 고착된 제1 강자성층과, 상기 제1 강자성층으로부터의 자계가 미치는 범위 내에 형성되고, 전압을 인가함으로써 상자성 상태로부터 강자성 상태로 천이하는 제1 자성 반도체층을 갖고, 상기 제1 자성 반도체층에 전압을 인가했을 때, 상기 제1 강자성층의 상기 자화 방향에 따른 자화가 상기 제1 자성 반도체층에 형성되는, 제1 자기 스위칭 소자와, 제2 자기 스위칭 소자로서, 자화 방향이 상기 제1 방향과는 다른 제2 방향으로 실질적으로 고착된 제2 강자성층과, 상기 제2 강자성층으로부터의 자계가 미치는 범위 내에 형성되고, 전압을 인가함으로써 상자성 상태로부터 강자성 상태로 천이하는 제2 자성 반도체층을 갖고, 상기 제2 자성 반도체층에 전압을 인가했을 때, 상기 제2 강자성층의 상기 자화 방향에 따른 자화가 상기 제2 자성 반도체층에 형성되는, 제2 자기 스위칭 소자와, 강자성체로 이루어지는 기록층을 갖는 자기 저항 효과 소자를 갖는 메모리 셀을 구비하며, 상기 제1 자기 스위칭 소자의 상기 제1 자성 반도체층에 상기 자화가 형성되면, 그 자화에 따른 자화가 상기 기록층에 형성되고, 상기 제2 자기 스위칭 소자의 상기 제2 자성 반도체층에 상기 자화가 형성되면, 그 자화에 따른 자화가 상기 기록층에 형성되는 것을 특징으로 한다.
또한, 본 발명의 제2 자기 메모리는, 제1 자기 스위칭 소자로서, 제1 게이트 전극과, 전압을 인가함으로써 상자성 상태로부터 강자성 상태로 천이하는 제1 자성 반도체층과, 상기 제1 게이트 전극과 상기 제1 자성 반도체층 사이, 혹은 상기 제1 자성 반도체층의 상기 제1 게이트 전극과는 반대측에 형성되고, 자화 방향이 제1 방향으로 실질적으로 고착된 제1 강자성층을 갖고, 상기 제1 게이트 전극을 개재하여 상기 제1 자성 반도체층에 전압을 인가했을 때, 상기 제1 강자성층의 상기 자화 방향에 따른 자화가 상기 제1 자성 반도체층에 형성되는 제1 자기 스위칭 소자와, 제2 자기 스위칭 소자로서, 제2 게이트 전극과, 전압을 인가함으로써 상자성 상태로부터 강자성 상태로 천이하는 제2 자성 반도체층과, 상기 제2 게이트 전극과 상기 제2 자성 반도체층 사이, 혹은 상기 제2 자성 반도체층의 상기 제2 게이트 전극과는 반대측에 형성되고, 자화 방향이 상기 제1 방향과는 다른 제2 방향으로 실질적으로 고착된 제2 강자성층을 갖고, 상기 제2 게이트 전극을 개재하여 상기 제2자성 반도체층에 전압을 인가했을 때, 상기 제2 강자성층의 상기 자화 방향에 따른 자화가 상기 제2 자성 반도체층에 형성되는 제2 자기 스위칭 소자와, 강자성체로 이루어지는 기록층을 갖는 자기 저항 효과 소자를 갖는 메모리 셀을 구비하며, 상기 제1 자기 스위칭 소자의 상기 제1 자성 반도체층에 상기 자화가 형성되면, 그 자화에 따른 자화가 상기 기록층에 형성되고, 상기 제2 자기 스위칭 소자의 상기 제2 자성 반도체층에 상기 자화가 형성되면, 그 자화에 따른 자화가 상기 기록층에 형성되는 것을 특징으로 한다.
본 발명에 따르면, 전압의 인가에 의해서 소정의 자화를 얻는 것이 가능해져서, 초소비 전력의 자기 스위칭 소자, 자기 메모리 혹은 자기 프로브, 자기 헤드 등을 실현할 수가 있어, 산업상의 장점은 많다.
이하, 도면을 참조하면서 본 발명의 실시예에 대하여 설명한다.
도 1은 본 발명의 자기 스위칭 소자의 주요부 구성 및 그 동작을 설명하기 위한 개념도이다.
즉, 도 1의 (a)에 도시한 바와 같이, 본 발명의 자기 스위칭 소자는, 자성 반도체층(10)과 강자성층(20)과 게이트 절연막(30)과 게이트 전극(40)이 적층된 구조를 갖는다.
자성 반도체층(10)은, 자성적인 성질과 반도체적인 성질을 갖고, 이들 2개의 성질이 강한 상관을 갖는 물질로 이루어지는 층이다. 구체적으로는, Ⅲ-Ⅴ족 화합물 반도체 혹은 Ⅱ-Ⅵ족 화합물 반도체 등의 반도체에, 망간(Mn)이나 크롬(Cr) 등의 원소를 첨가한 것을 예로 들 수 있다.
이러한 자성 반도체는, 전압을 인가하지 않은 상태에서는, 상자성적인 성질을 나타낸다. 이것은, 함유하는 망간(Mn)이나 크롬(Cr) 등의 자성 원소의 농도가 낮기 때문에, 이들 자성 원소 사이의 상호 작용이 희박하기 때문이다.
이것에 대하여, 이러한 자성 반도체에 전압을 인가하면, 강자성이 유기된다(Nature 408,944(2000).). 이것은, 전압을 인가함으로써, 자성 반도체 내의 전자 혹은 정공의 농도를 변화시켜, 첨가되어 있는 망간이나 크롬 등의 자성 원소끼리의 상호 작용을 현저하게 하는 것에 의한다고 생각된다.
자성 반도체층(10)의 재료로서는, 예를 들면, (InMn)As, (Ga, Mn)As, (Zn, Mn)Te, GaN, ZnO, TiO2등의 와이드갭 반도체에 천이 금속을 도핑한 재료계나, (Cd1-xMnx)GeP2, CrAs, (Ga, Cr)As 등을 이용할 수 있다.
와이드갭 반도체에 도핑하는 천이 금속의 종류, 농도에 의해, 자성 반도체는 반강자성, 상자성, 강자성의 다양한 자기 상태를 실현할 수 있어, 본 발명의 자성 반도체층(10)으로서 강자성을 유기하는 것을 얻을 수 있다.
예를 들면, (InMn)As 희박 자성 반도체에 전압을 인가함으로써, (1nMn)As 내의 정공(홀) 수를 제어하여, 망간(Mn) 스핀 간의 상호 작용을 발생시킴으로써 강자성을 유기할 수 있다.
본 발명에서는, 도 1에 도시한 바와 같이, 게이트 절연막(30)을 개재하여 게이트 전극(40)에 의해 전압을 인가할 수 있다. 이 구성에 따르면, 스위칭 소자에 전류가 흐르지 않기 때문에, 종래의 전류 자계를 발생시키는 소자에 비하여 소비전력을 대폭 저감시킬 수 있다.
단, 단순히 자성 반도체층(10)에 전압을 인가한 것만으로는, 거기에 유기되는 자화의 방향까지 제어할 수 없다. 이것에 대하여, 본 발명에서는, 강자성층(20)을 인접시킴에 의해, 자성 반도체층(10)에 유기되는 강자성의 자화 방향을 제어한다.
즉, 도 1의 (b)에 도시한 바와 같이, 본 발명의 자기 스위칭 소자에서는, 자성 반도체층(10)에 인접하여, 자화 M1를 갖는 강자성층(20)이 형성되어 있다. 이 상태에서, 게이트 절연막(30)을 개재하여 게이트 전극(40)에 전압을 인가하면, 자성 반도체층(10)에 전압이 인가되어, 강자성이 유기된다. 그리고, 여기에 발생되는 자화 M2는, 인접하는 강자성층(20)의 자화 M1의 작용에 의해서, 이것과 동일한 방향으로 형성된다. 이와 같이 하여 자성 반도체층(10)에 소정의 방법의 자화 M2를 유기하고, 이 자계를 작용 대상(100)에 작용시킬 수 있다.
여기서, 작용 대상(100)은, 예를 들면, 자기 메모리의 기록층이나 자기 기록 매체, 혹은 자화 M2를 자기 프로브로서 이용하는 경우의 대상물 등이다. 또한, 작용 대상(100)은, 자성 반도체층(10)에 유기된 자화 M2가 미치는 범위에 형성되어 있으면 된다. 따라서, 도 1의 (b)와 같이 자성 반도체층(10)의 단부면 근방에 배치하는 대신에, 예를 들면, 그 하면의 부근에 배치하여도 된다.
이와 같이, 본 발명에 따르면, 게이트 전극(40)에 전압을 인가함으로써, 자성 반도체층(10)에 소정 방향의 자화를 유기할 수가 있어, 저소비 전력으로 자화의 온·오프 상태를 제어할 수 있는 스위칭 소자를 실현할 수 있다.
또한, 도 1에 예시한 구성은, 본 발명의 스위칭 소자의 기본적인 개념을 도시한 것으로, 그 각 요소에 대해서는, 다양한 변형을 가할 수 있다. 예를 들면, 후에 상술하는 바와 같이, 강자성층(20)과 게이트 절연막(30) 사이에 다시 반강자성층과 강자성층을 적층시킴에 의해, 자화 방향을 반전시키거나, 또한 비자성층을 삽입하는 등의 각종의 변형이 가능하다.
또한, 각 요소의 적층 순서에 대해서도, 도 1에는 한정되지 않고, 예를 들면, 도 2에 예시한 바와 같이, 자성 반도체층(10)과 강자성층(20)의 적층 순서를 반전시켜도 된다. 이 경우에도, 게이트 절연막(30)을 개재하여 자성 반도체층(10)에 전압을 인가함으로써, 강자성이 유기되고, 그 자화 M2는, 인접하는 강자성층(20)의 자화 M1의 방향에 따라서 형성된다. 따라서, 자성 반도체층(10)의 근방에 형성한 작용 대상(100)에 대하여 자화 M2를 스위칭할 수 있다.
또한, 도 1에서, 게이트 절연막(30)과 강자성층(20)을 일체화하는 것도 가능하다.
도 3은, 게이트 절연막과 강자성층을 일체화한 자기 스위칭 소자를 도시한 모식도이다. 즉, 전기적으로 절연성이고 또한 강자성을 갖는 재료를 이용하면, 강자성층(20)과 게이트 절연막(30)을 일체화하여 형성할 수 있다. 이러한 재료로서는, 예를 들면, 페라이트 등의 산화철계의 자성 재료 등을 예로 들 수 있다.
이하, 본 발명의 자기 스위칭 소자의 응용예로서, 먼저, 본 발명의 자기 스위칭 소자를 이용하여 구성한 자기 메모리에 대하여 설명한다.
도 4 내지 도 7은, 본 발명의 자기 메모리의 단위 셀의 기입 원리를 설명하기 위한 개념도이다.
먼저, 도 4 및 도 5에 도시한 구조는, 본 발명에 따른 제1 타입의 소자 구성으로서, 본 발명의 스위칭 소자를 메모리 기록 소자의 기록층에 대하여 직접적으로 접하여 배치한 것이다. 즉, 본 발명의 스위칭 소자(1A, 1B)가, 강자성층(52)의 양측에 형성되며, 강자성층(52)의 중앙 부근에는, 절연성의 터널 배리어(54)와 강자성층(56)이 이 순서로 적층되어 자기 저항 효과 소자(50)를 구성하고 있다. 즉, 강자성층(52)은 기록층(프리층)으로서 작용하며, 강자성층(56)은 자화 고착층(핀층)으로서 작용한다.
그런데, 여기서, 한쌍의 자기 스위칭 소자(1A, 1B)에서, 강자성층(20)은, 각각 반대 방향의 자화 M1를 갖는다. 따라서, 게이트 전극(40)에 전압을 인가했을 때 이들 자성 반도체층(10, 10)에 생기는 자화 M2의 방향도 이들 강자성층(20, 20)의 자화 방향에 따라서 반대 방향으로 된다.
즉, 스위칭 소자(1A와 1B) 중 어느 쪽에 전압을 인가하느냐에 따라서, TMR 소자(50)의 기록층인 강자성층(52)에 대한 기입 자화 M2의 방향을 선택할 수 있어, 2치 정보의 기입이 가능해진다.
또한, 도 1에 관하여 상술한 바와 같이, 본 발명에 따르면, 전류를 흘리지 않고 자계를 발생시키기 때문에, 소비 전력을 비약적으로 저감시킬 수 있다.
여기서, 자기 저항 효과 소자(50)로서는, 적어도 2층의 강자성층(52, 56)과 적어도 1층의 터널 배리어 절연층(54)으로 이루어지는 강자성 터널 접합을 갖는 것을 이용할 수 있다. 강자성 터널 접합을 이용하면, 자성층의 스핀 편극율을 바꿈으로써 신호 출력을 컨트롤 할 수 있는 외에, 터널 배리어 절연층의 두께나 배리어 높이를 바꿈으로써 접합 저항을 컨트롤할 수 있는 점에서 유리하다.
또한, 이들 자기 저항 효과 소자(50)에서는, 강자성층(핀층)(56)에 근접하여 반강자성층(58)을 형성하는 것이 바람직하다. 반강자성층(58)에 의해 핀층(56)의 자화 방향을 확실하게 고착할 수 있기 때문이다.
이와 같이 반강자성층(58)이 부여되어 있는 핀층(56)의 자화 스핀의 방향과 기록층(52)의 자화 스핀의 방향이 평행한지 반평행한지에 의해서 접합 저항이 변하기 때문에, 신호 출력을 검출함으로써, 기록층(52)의 스핀 정보를 용이하게 판독할 수 있다.
또한, 본 발명의 스위칭 소자에 의해 기입을 행하기 때문에, 자기 저항 효과 소자(50)의 강자성 기록층(52)은, 일축 이방성을 갖는 것이 바람직하다. 기입 자화 스핀의 방향을 안정시킬 수 있기 때문이다.
다음에, 도 5에 도시한 구체예의 경우, 스위칭 소자(1C)는, 도 4에 도시한 바와 마찬가지의 구성을 갖지만, 스위칭 소자(1D)는 자성 반도체층(10)으로부터 순서대로, 강자성층(20), 비자성층(22), 강자성층(24), 반강자성층(26)이 적층된 구조를 갖는다. 이와 같이 비자성층(22)∼반강자성층(26)을 조합함으로써, 자성 반도체층(10)의 자화 방향을 제어하는 강자성층(20)의 자화 M1의 방향을 스위칭 소자(1C)에 대하여 반전시킬 수 있다. 따라서, 강자성층에 대한 자화 고착 프로세스를 고려한 경우에, 제조가 용이해진다는 이점이 얻어진다.
한편, 도 6 및 도 7에 도시한 구조는, 본 발명의 제2 타입의 소자 구성으로서, 스위칭 소자(1E∼1H)는, 자기 저항 효과 소자(50)의 기록층(52)에 대하여 바이어스 자계를 인가하기 위한 강자성층(60)을 갖는다.
도 6에 도시한 메모리 소자의 경우, 스위칭 소자(1E)의 주요부는, 도 4 및 도 5에 도시한 스위칭 소자(1A 및 1C)와 마찬가지의 층 구조를 갖는다. 또한, 스위칭 소자(1F)의 주요부는, 스위칭 소자(1D)와 마찬가지의 층 구조를 갖는다.
따라서, 이들 스위칭 소자(1E와 1F) 중 어느 하나에 전압을 인가함으로써, 각각의 자성 반도체층(10)에 반대 방향의 자화 M2 중 어느 하나를 형성하고, 이 자화를 강자성층(60)을 개재하여 TMR 소자의 기록층(52)에 작용시킴으로써, 2치 정보를 자유롭게 기입할 수 있다.
또한, 도 7에 도시한 메모리 소자의 경우, 바이어스 인가용의 강자성층(60)이 자성 반도체층(10)과 게이트 절연막(30) 사이에 형성되어 있다. 이 경우에도, 자성 반도체층(10)은, 전압의 인가에 의해서 강자성층(20)의 자화 M1의 방향에 자화 M2를 형성하고, 이 자화에 의해 강자성층(60)에 자화가 형성되고, 이 바이어스 자계에 의해, 기록층(52)에 2치 정보를 자유롭게 기입할 수 있다.
또한, 도 7에 예시한 구조에서, 게이트 절연막(30)과 바이어스 인가용의 강자성층(60)을 일체화하는 것도 가능하다. 즉, 전기적으로 절연성이며 또한 강자성을 갖는 재료를 이용하면, 이들 2개의 층을 일체화하여 형성할 수 있다. 이러한 재료로서는, 예를 들면, 페라이트 등의 산화철계의 자성 재료 등을 예로 들 수 있다.
이상, 도 4 내지 도 7에 예시한 바와 같이, 본 발명에 따르면, 메모리 기록층(52)에 본 발명의 스위칭 소자(1A∼1H)로부터의 자계를 작용시킴으로써, 전류 자계가 아니라 전압에 의해 스핀 반전을 가능하게 하고 있다. 그 결과로서, 소비 전력을 대폭 저감시킨 자기 메모리를 실현할 수 있다.
또, 도 4 내지 도 7에 도시한 구체예에서는, 메모리 기록 소자인 자기 저항 효과 소자로서, 강자성 터널 접합 TMR(강자성 1중 터널 접합)이 형성되어 있다. 단, 본 발명은 이것에 한정되는 것이 아니며, 기록층이 스위칭 가능한 강자성층으로 이루어지는 것이면, 다른 구조의 기억 소자를 이용하는 것도 가능하다.
도 8은, 도 5에 예시한 제1 타입의 메모리 소자에서의 기입을 설명하는 모식도이다. 즉, 도 8에 예시한 메모리 소자의 경우, TMR 소자(50)의 자화 고착층(56)에는, 지면에 대하여 평행 방향으로 배선된 비트선 BL1이 접속되고, 기록층(52)에는, 지면에 대하여 수직 방향으로 배선된 비트선 BL2이 접속되어 있다.
여기서, 도 8의 (a) 및 (b)는 2치 정보 내의 「0」을 기입하는 경우를 도시하며, 도 8의 (c) 및 (d)는「1」을 기입하는 경우를 도시한다.
메모리 셀의 스핀 정보를 재기록할 때에는, 스위칭 소자(1C 또는 1D)에 마이너스의 전압을 인가하거나, 또는, 비트선 BL1 또는 BL2에 플러스의 전압을 인가한다. 그렇게 하면, 자성 반도체층(10)에 정공(홀)이 주입되고, 자성 반도체층(10)이 상자성 상태로부터 강자성 상태로 자기 상전이를 한다. 그 때, 자성 반도체층(10)(강자성 상태)의 스핀의 방향은, 자성 반도체층(10)에 접하여 형성된 강자성층(20)과의 자기적인 상호 작용에 의해, 강자성체층(20)의 자화 M1의 방향으로 규정되게 된다.
제1 타입의 메모리 소자의 경우, 이 자성 반도체층(10)에 메모리 셀의 기록층(52)도 접하고 있기 때문에, 메모리 셀의 기록층(52)도, 기록층(52)과 자성 반도체층(10)과의 상호 작용에 의해 자성 반도체층(10)의 스핀 M2의 방향으로 규정되어 스핀 반전하게 된다.
또한, 도 9는, 도 6에 예시한 제2 타입의 메모리 소자에서의 기입을 설명하는 모식도이다. 도 9에 대해서는, 도 1 내지 도 8에 관하여 상술한 것과 마찬가지의 요소에는 동일한 부호를 붙여 상세한 설명은 생략한다.
도 9에 도시한 구체예의 경우, 기록층(52)에 바이어스 자계를 인가하기 위한 강자성층(60)이 자성 반도체층(10)에 인접하여 형성되어 있다. 그리고, 자성 반도체층(10)과 바이어스 인가용 강자성층(60)과의 상호 작용에 의해 바이어스 인가용강자성층(60)의 스핀의 방향이 규정되고, 바이어스 인가용 강자성층(60)으로부터의 누설 자계(stray field)에 의해 메모리 셀의 기록층(52)에 대하여 바이어스 자계가 인가되어 기록층(52)이 스핀 반전한다.
도 8 및 도 9에 예시한 구조의 경우, 스위칭 소자(1D, 1F)에서, 자성 반도체층(10)의 자화 스핀 M2의 방향을 규정하기 위해 형성된 강자성층(20)의 자화 스핀 M1의 방향을 규정하기 위해 반강자성층(26)이 부여되고, 강자성층(24)과 비자성층(22)을 개재하여 적층되어 있다. 이러한 구조로 하면, 강자성층(20)의 고착 스핀의 방향을, 대향하는 스위칭 소자(1C, 1E)의 강자성층(20)의 고착 스핀의 방향에 대하여, 용이하게 180°반전시킬 수 있다.
도 10은, 본 발명의 자기 메모리의 매트릭스 구성을 예시하는 모식도이다.즉, 스위칭 소자(1)와 자기 저항 효과 소자(50)로 구성되는 메모리 셀은, 도 10에 도시한 바와 같이, 매트릭스 형상으로 배선된 비트선 BL1, BL2과 워드선 WL1, WL2의 크로스 포인트의 위치에 배치되어 있다.
그리고, 이들 비트선 혹은 워드선에 적절하게 소정의 전압을 인가함으로써, 자기 저항 효과 소자(50)와 조합된 한쌍의 스위칭 소자 중 어느 하나의 자성 반도체층(10)에 강자성을 유기하여, 소정의 자화 스핀을 형성시킨다. 그리고, 이 자화 스핀에 의해, 인접하는 자기 저항 효과 소자(50)의 기록층의 자화를 반전시켜 기입을 실시할 수 있다.
또한, 자기 저항 효과 소자(50)의 기록 정보를 판독하기 위해서는, 비트선 BL1과 BL2을 선택하고, 이들에 접속되어 있는 자기 저항 효과 소자에 흐르는 감지를 검출한다. 판독을 위한 구체적인 아키텍처로서는, 후술하는 바와 같이, MOS 스위치나 다이오드 등을 이용하는 아키텍처, 매트릭스 형상으로 배치된 비트선과 워드선의 주변부에 선택용 트랜지스터를 갖는 아키텍처(단순 매트릭스 형상) 등을 이용할 수 있다.
본 발명의 자기 스위칭 소자를 이용하면, 게이트 절연막(30)을 개재하여 게이트 전압을 인가함으로써 자기 저항 효과 소자(50)의 기록층(52)의 자기 모멘트의 방향을 제어하는 것이 가능해진다. 그 결과로서, 전류 기입이 아니라, 전압으로 기입하는 것이 가능해지고, 소비 전력이 현저하고 작으며, 그것에 따라 주변 회로의 규모나 사이즈도 축소한 소형 고성능의 고체 자기 메모리를 실현할 수 있다.
또, 본 발명에서 이용하는 자기 저항 효과 소자(50)의 기록층(52)의 자화 방향은, 후술하는 바와 같이, 반드시 직선형일 필요는 없다.
도 11의 (a) 내지 (f)는 기록층(52)의 평면 형상 및 그 자화 방향을 예시하는 모식도이다.
자기 저항 효과 소자의 기록층(52)은, 도 11에 예시한 바와 같이 다양한 평면 형상을 갖는 것이 가능하며, 거기에 형성되는 자화 M3는, 그 형상에 따라서 다양한「엣지 도메인」을 형성한다. 즉, 자기 기록층(52)은, 예를 들면, 도 11의 (a)에 도시한 바와 같이, 직사각형의 한쪽의 대각 양단에 돌출부를 부가한 형상이나, (b)에 도시한 바와 같은 평행 사변형, (c)에 도시한 바와 같은 마름모형, (d)에 도시한 바와 같은 타원형, (e) 엣지 경사형, (f) 직사각형의 네 코너를 각도 45°로 절결한 북 형상(이 (f)의 형상으로 함으로써, 스위칭 자계를 현저하게 저감할 수 있음.) 등의 각종 형상으로 할 수 있다. 그리고, 도 11의 (a) 및 (b)와 같은 비대칭 형상의 경우, 자화 M3는 직선형이 아니라, 엣지 도메인의 형성에 의해 굴곡한다. 본 발명에서는, 이와 같이 굴곡한 자화 M3를 갖는 기록층을 이용하여도 된다. 이들 비대칭인 형상은, 포토리소그래피에서 이용하는 레티클의 패턴 형상을 비대칭 형상으로 함으로써 용이하게 제작할 수 있다.
또, 자기 기록층(52)을, 도 11의 (a) 내지 (c) 혹은 (e) 내지 (f)에 도시한 형상으로 패터닝하는 경우, 실제로는 각부가 둥글게 되는 경우가 많지만, 그와 같이 각부가 둥글게 되어 형성되어도 된다.
또한 여기서, 자기 저항 효과 소자의 자기 기록층(52)의 폭 W와 길이 L의 비 L/W는, 1.2보다도 큰 것이 바람직하며, 길이 L의 방향으로 일축 이방성이 부여되어있는 것이 바람직하다. 자화 M3의 방향을 상호 반대 방향의 2방향으로 확실하며 또한 용이하게 규정할 수 있기 때문이다.
다음에, 본 발명의 자기 메모리에 이용할 수 있는 자기 저항 효과 소자의 적층 구성의 구체예에 대하여 설명한다.
도 12 및 도 13은, 강자성 1중 터널 접합을 갖는 자기 저항 효과 소자의 단면 구조를 도시한 모식도이다.
즉, 도 12의 자기 저항 효과 소자의 경우, 기초층 BF 상에, 반강자성층 AF, 강자성층 FM1, 터널 배리어층 TB, 강자성층 FM2, 보호층 PB가 이 순서대로 적층되어 있다. 반 강자성층 AF에 인접하여 적층된 강자성층 FM1이 자화 고착층(핀층)으로서 작용하며, 터널 배리어층 TB 상에 적층된 강자성층 FM2이 기록층(프리층)으로서 작용한다.
도 13의 자기 저항 효과 소자의 경우, 터널 배리어층 TB의 상하에서, 강자성층 FM과 비자성층 NM과 강자성층 FM과가 적층된 적층막 SL이 각각 형성되어 있다. 이 경우도, 반강자성층 AF와 터널 배리어층 TB의 사이에 형성된 적층막 SL이 자화 고착층으로서 작용하며, 터널 배리어층 TB 상에 형성된 적층막 SL이 기록층으로서 작용한다.
도 14 내지 도 16는, 강자성 2중 터널 접합을 갖는 자기 저항 효과 소자의 단면 구조를 예시하는 모식도이다. 이들의 도면에 대해서는, 도 12 및 도 13에 관하여 상술한 것과 마찬가지의 요소에는 동일한 부호를 붙여 상세한 설명은 생략한다.
도 14 내지 도 16에 예시한 구조의 경우, 모두 2층의 터널 배리어층 TB가 형성되고, 그 상하에 강자성층 FM 혹은, 강자성층 FM과 비자성층 NM과의 적층막 SL이 형성되어 있다. 여기에 예시한 2중 터널 접합 소자의 경우에는, 상하의 반강자성층 AF에 인접하여 적층된 강자성층 FM 혹은 적층막이 자화 고착층으로서 작용하며, 2층의 터널 배리어층 TB의 사이에 형성된 강자성층 FM 혹은 적층막 SL이 기록층으로서 작용한다.
이러한 2중 터널 접합을 채용하면, 기록층의 자화 방향에 대한 전류 변화를 크게 할 수 있는 점에서 유리하다.
또, 본 발명의 자기 메모리에서 이용하는 자기 저항 효과 소자는, 도 12 내지 도 16에 예시한 것에 한정되지 않고, 이들 이외에도 예를 들면, 제1 강자성층과 비자성층과 제2 강자성층을 적층시킨 소위「스핀 밸브 구조」의 자기 저항 효과 소자 등을 이용하는 것도 가능하다.
자기 저항 효과 소자로서 어느 한 구조를 채용한 경우에도, 한쪽의 강자성층을, 자화 방향이 실질적으로 고정된「자화 고착층(「핀층」등이라 불리우는 경우도 있음)」으로서 작용시키고, 다른 쪽의 강자성층을, 외부로부터의 자계를 인가함으로써 자화 방향을 가변으로 한「자기 기록층(자기 기록층)」으로서 작용시킬 수 있다.
또한, 후술하는 바와 같이, 판독 방식에 따라서는, 반강자성층에 인접하여 형성된 강자성층을, 기록층으로서 이용하는 것도 가능하다.
이들 자기 저항 효과 소자에서, 자화 고착층으로서 이용할 수 있는 강자성체로서는, 예를 들면, Fe(철), Co(코발트), Ni(니켈) 또는 이들의 합금이나, 스핀 분극율이 큰 마그네타이트, CrO2, RXMnO3-y(여기서 R은 희토류, X는 Ca(칼슘), Ba(바륨), Sr(스트론튬) 중 어느 하나를 나타냄) 등의 산화물, 혹은, NiMnSb(니켈·망간·안티몬), PtMnSb(백금 망간·안티몬), Co2MnGe, Co2MnSi 등의 호이슬러 합금을 이용할 수 있다.
또한, 자기 고착층에, 자성 반도체로서, (InMn) As, (Ga, Mn) As, (Zn, Mn) Te, GaN, ZnO, TiO2등의 와이드갭 반도체에 천이 금속을 도핑한 재료계나, (Cd1-xMnx) GeP2, CrAs, (Ga, Cr)As 등을 이용할 수 있다.
와이드갭 반도체에 도핑하는 천이 금속의 종류, 농도에 의해, 자성 반도체는, 반강자성, 상자성, 강자성의 다양한 자기 상태를 실현할 수 있고, 도 12 내지 도 16에 예시한 자기 저항 효과 소자에서의 강자성층, 반강자성층, 비자성층에 자성 반도체를 이용하는 것도 가능하다.
또한, 자성 반도체에 대하여, 자성 원소를 희박한 농도로 도핑함으로써, 전압을 인가하여 전자 혹은 정공(홀)을 주입했을 때에만 자성을 나타내도록 한 것을 이용하는 것도 가능하다. Zn0을 예로 들면, 예를 들면, Zn0에 Mn을 도핑하면 반강자성이 얻어지고, V, Cr, Fe, Co 혹은 Ni을 도핑하면 강자성이 얻어지며, Ti 또는 Cu를 도핑하면 상자성이 얻어진다.
또한, GaN에 Mn을 도핑한 경우에는, Ga이 3가이고, Mn이 2가이기 때문에, 자동적으로 홀도 도핑되어 ZnO과 같이 정공을 도핑할 필요가 없다. 부연하면 GaN에Mn을 넣은 경우에는, 강자성으로 된다.
이들의 재료로 이루어지는 자화 고착층은, 일방향 이방성을 갖는 것이 바람직하다. 또한 그 두께는 1.1㎚ 내지 100㎚가 바람직하다. 또한, 이 강자성층의 막 두께는, 초상자성이 되지 않을 정도의 두께가 필요하며, 0.4㎚ 이상인 것이 보다 바람직하다.
또한, 자화 고착층으로서 이용하는 강자성층에는, 반강자성막을 부가하여 자화를 고착하는 것이 바람직하다. 그와 같은 반강자성막으로서는, Fe(철)-Mn(망간), Pt(백금)-Mn(망간), Pt(백금)-Cr(크롬)-Mn(망간), Ni(니켈)-Mn(망간), Ir(이리듐)-Mn(망간), NiO(산화니켈), Fe2O3(산화철), 또는 상술한 자성 반도체 등을 예로 들 수 있다.
또한, 이들 자성체에는, Ag(은), Cu(구리), Au(금), Al(알루미늄), Mg(마그네슘), Si(실리콘), Bi(비스무스), Ta(탄탈), B(붕소), C(탄소), O(산소), N(질소), Pd(팔라듐), Pt(백금), Zr(지르코늄), Ir(이리듐), W(텅스텐), Mo(몰리브덴), Nb(니오븀) H(수소) 등의 비자성 원소를 첨가하여, 자기 특성을 조절하거나, 그 밖에, 결정성, 기계적 특성, 화학적 특성 등의 각종 물성을 조절할 수 있다.
한편, 자화 고착층으로서, 강자성층과 비 자성층과의 적층막을 이용하여도 된다. 예를 들면, 도 13 등에 예시한 바와 같은 강자성층/비자성층/강자성층이라는 3층 구조를 이용할 수 있다. 이 경우, 비자성층을 개재하여 양측의 강자성층에 반강자성적인 층간의 상호 작용이 작용하고 있는 것이 바람직하다.
보다 구체적으로는, 자성층을 한 방향으로 고착하는 방법으로서, Co(Co-Fe)/Ru(루테늄)/Co(Co-Fe), Co(Co-Fe)/Ir(이리듐)/Co(Co-Fe), Co(Co-Fe)/Os(오스뮴)/Co(Co-Fe), 자성 반도체 강자성층/자성 반도체 비자성층/자성 반도체 강자성층 등의 3층 구조의 적층막을 자화 고착층으로 하고, 또한, 이것에 인접하여 반강자성막을 형성하는 것이 바람직하다.
이 경우의 반강자성막으로서도, 상술한 것과 마찬가지로, Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Ir-Mn, NiO, Fe2O3, 자성 반도체 등을 이용하는 것이 가능하게 된다. 이 구조를 이용하면, 자화 고착층의 자화가 확실히 자화가 고착되는 외에, 자화 고착층에서의 누설 자계(stray field)를 감소(혹은 조절)할 수 있고, 자화 고착층을 형성하는 2층의 강자성층의 막 두께를 바꿈으로써, 자기 기록층(자기 기록층)의 자화 시프트를 조정할 수 있다.
한편, 자기 기록층(프리층)의 재료로서도, 자화 고착층과 마찬가지로, 예를 들면, 예를 들면, Fe(철), Co(코발트), Ni(니켈) 또는 이들의 합금이나, 스핀 분극율이 큰 마그네타이트, CrO2, RXMnO3-y(여기서 R은 희토류, X는 Ca(칼슘), Ba(바륨), Sr(스트론튬) 중 어느 하나를 나타냄) 등의 산화물, 혹은, NiMnSb(니켈·망간·니오븀), PtMnSb(백금 망간·안티몬), Co2MnGe, Co2MnSi 등의 호이슬러 합금, 혹은 상술한 각종의 자성 반도체 등을 이용할 수 있다.
이들의 재료로 이루어지는 자기 기록층으로서의 강자성층은, 막면에 대하여 대략 평행한 방향의 일축 이방성을 갖는 것이 바람직하다. 또한 그 두께는 0.1㎚내지 100㎚가 바람직하다. 또한, 이 강자성층의 막 두께는, 초상자성이 되지 않을 정도의 두꺼움이 필요하며, 0.4㎚ 이상인 것이 보다 바람직하다.
또한, 자기 기록층으로서, 연자성층/강자성층이라는 2층 구조, 또는, 강자성층/연자성층/강자성층이라는 3층 구조를 이용하여도 된다. 자기 기록층으로서, 강자성층/비자성층/강자성층이라는 3층 구조 또는, 강자성층/비자성층/강자성층/비 자성층/강자성층이라는 5층 구조를 이용하여, 강자성층의 층간의 상호 작용의 강도를 제어함으로써, 메모리 셀인 자기 기록층의 셀 폭이 서브미크론 이하로 되어도, 전류 자계의 소비 전력을 증대시키지 않는다는 보다 바람직한 효과가 얻어진다. 5층 구조의 경우, 중간 강자성층은 연자성층, 또는, 비자성 원소로 분단된 강자성층을 이용하면 보다 바람직하다.
자화 기록층에서도, 이들 자성체에, Ag(은), Cu(구리), Au(금), Al(알루미늄), Mg(마그네슘), Si(실리콘), Bi(비스무스), Ta(탄탈), B(붕소), C(탄소), O(산소),N(질소), Pd(파라듐, Pt(백금), Zr(지르코늄), Ir(이리듐), W(텅스텐), Mo(몰리브덴), Nb(니오븀), H(수소) 등의 비자성 원소를 첨가하여, 자기 특성을 조절하거나, 그 밖에, 결정성, 기계적 특성, 화학적 특성 등의 각종 물성을 조절할 수 있다.
한편, 자기 저항 효과 소자로서 TMR 소자를 이용하는 경우에, 자화 고착층과 자화 기록층 사이에 형성되는 터널 배리어층 TB의 재료로서는, Al2O3(산화알루미늄), SiO2(산화실리콘), MgO(산화마그네슘), AlN(질화알루미늄),Bi2O3(산화비스무스), MgF2(불화마그네슘), CaF2(불화칼슘), SrTiO2(산화티탄·스트론튬), AlLaO3(산화란탄·알루미늄) (이 La은, Hf, Er 등의 다른 희토류 원소로 대신하여도 됨.), Al-N-O(산화질화알루미늄), 비자성 반도체(ZnO, InMn, GaN, GaAs, TiO2, Zn, Te, 또는 이들에 천이 금속이 도핑된 것) 등을 이용할 수 있다.
이들의 화합물은, 화학양론적으로 보아 완전히 정확한 조성일 필요가 없으며, 산소, 질소, 불소 등의 결손, 혹은 과부족이 존재하고 있어도 된다. 또한, 이 절연층(유전체층)의 두께는, 터널 전류가 흐르는 정도로 얇은 쪽이 바람직하며, 실제적으로는, 10㎚ 이하인 것이 바람직하다.
이러한 자기 저항 효과 소자는, 각종 스퍼터법, 증착법, 분자선 에피택셜법, CVD법 등의 통상의 박막 형성 수단을 이용하여, 소정의 기판 상에 형성할 수 있다. 이 경우의 기판으로서는, 예를 들면, Si(실리콘), SiO2(산화실리콘), Al2O3(산화알루미늄), 스피넬, AlN(질화알루미늄), GaAs, GaN 등 각종 기판을 이용할 수 있다.
또한, 기판 상에, 기초층이나 보호층 등으로 하여, Ta(탄탈), Ti(티탄), Pt(백금), Pd(팔라듐), Au(금), Ti(티탄)/Pt(백금), Ta (탄탈)/Pt(백금), Ti(티탄)/Pd(팔라듐), Ta(탄탈)/Pd(팔라듐), Cu(구리), Al(알루미늄)-Cu(구리), Ru(루테늄), Ir(이리듐), Os(오스뮴), GaAs, GaN, ZnO, TiO2등의 반도체 기초층 등으로 이루어지는 층을 형성하여도 된다.
또한, 바이어스용 자성층, 고착용 강자성층으로서는, Fe, Co, Ni 또는 이들합금에 Pt, Pd 등의 원소를 첨가한 세미하드막으로 하여도 상관없다.
이상, 본 발명의 자기 메모리에서의 자기 저항 효과 소자, 스위칭 소자의 배치 관계, 재료에 대하여 설명하였다.
다음에, 본 발명의 자기 메모리의 셀 구조에 대하여 구체예를 예로 들어 설명한다.
먼저, 본 발명의 자기 메모리에 채용할 수 있는 판독용 아키텍처의 제1 구체예에 대하여 설명한다.
도 17 내지 도 21은, 본 발명의 자기 메모리에 채용할 수 있는 판독용 아키텍처의 제1 구체예를 도시한 모식도이다. 즉, 도 17 내지 도 21은 메모리 어레이의 단면 구조를 도시한다. 이들 도면에 대해서는, 도 1 내지 도 16에 관하여 상술한 것과 마찬가지의 요소에는 동일한 부호를 붙여 상세한 설명은 생략한다.
이 아키텍쳐에서는, 매트릭스 형상으로 배선된 판독용 비트선 BL1, BL2에 복수의 자기 저항 효과 소자 C가 접속되어 있는, 소위「단순 매트릭스 형상」의 판독 아키텍처이다.
판독 시에는, 선택 트랜지스터 ST에 의해 비트선 BL1과 BL2을 선택함으로써, 목적의 자기 저항 효과 소자(50)에 감지 전류를 흘려 감지 증폭기 SA에 의해 검출 할 수 있다.
도 18은, 도 5에 예시한 제1 타입의 메모리 셀을 이용한 단순 매트릭스 형상의 자기 메모리의 구체예를 도시한다.
또한, 도 19는, 자기 저항 효과 소자(50)를 강자성 2중 터널 접합으로 한 구체예를 도시한다.
한편, 도 20은, 도 6에 예시한 제2 타입의 메모리 셀을 이용한 단순 매트릭스형의 자기 메모리의 구체예를 도시한다.
또한, 도 21은, 자기 저항 효과 소자(50)를 강자성 2중 터널 접합으로 한 구체예를 도시한다.
도 17 내지 도 21에 도시한 어느 한 구성에서도, 기록층(52)에의 기입은, 게이트 전극(40)에 전압을 인가하고, 자성 반도체층(10)에 전자 혹은 정공(홀)을 주입함으로써 행한다.
다음에, 도 22 및 도 23은, 본 발명의 자기 메모리에 채용할 수 있는 판독용 아키텍처의 제2 구체예를 도시한 모식도이다. 즉, 이 구체예는, 판독용 아키텍처로서 CMOS를 이용한 경우의 구조예이다.
CMOS를 이용한 경우, 판독은 하부 선택 트랜지스터 ST를 온 상태로 하고, 비트선 BL1을 개재하여 자기 저항 효과 소자(50)에 감지 전류를 흘려 행한다. 한편,기입은, 어느 하나의 스위칭 소자의 게이트 전극(40)에 전압을 인가하고, 자성 반도체층(10)에 홀을 주입함으로써 행한다. 여기서, 도 22는 제1 타입의 메모리 셀을 이용한 경우, 도 23은, 제2 타입의 메모리 셀을 이용한 경우를 각각 도시한다.
도 24 내지 도 26은, 본 발명의 자기 메모리에 채용할 수 있는 판독용 아키텍처의 제3 구체예를 도시한 모식도이다. 즉, 이 아키텍처에서는, 판독용 비트선 BL1에 대하여, 복수의 자기 저항 효과 소자(50)가 병렬로 접속되어 있다.
판독 시에는, 목적으로 하는 자기 저항 효과 소자(50)에 접속되어 있는 비트선 BL1 및 BL2을 각각 선택 트랜지스터 ST에 의해 선택하여 감지 증폭기 SA에 의해 전류를 검출한다. 다이오드 D는, 이들 판독 시에, 매트릭스형으로 배선되어 있는 다른 자기 저항 효과 소자 C를 개재하여 흐르는 우회 전류를 차단하는 역할을 갖는다.
기입은, 어느 하나의 스위칭 소자의 게이트 전극(40)에 전압을 인가하고, 자성 반도체에 전자 혹은 정공(홀)을 주입함으로써 행한다.
여기서, 도 25는 제1 타입의 메모리 셀을 이용한 경우, 도 26은 제2 타입의 메모리 셀을 이용한 경우를 각각 도시한다.
다음에, 본 발명의 자기 메모리에 채용할 수 있는 아키텍처의 제4 구체예에 대하여 설명한다.
도 27 내지 도 29는, 판독용 아키텍처의 제4 구체예를 도시한 모식도이다. 즉, 도 27 내지 도 29는 메모리 어레이의 단면 구조를 도시한다.
이 아키텍쳐에서는, 판독용 비트선 BL1과 판독용 비트선 BL2 사이에 복수의 자기 저항 효과 소자 C가 병렬로 접속된「사다리형」의 구성으로 되어 있다.
기입은, 자기 저항 효과 소자(50)와 조합된 어느 하나의 스위칭 소자의 게이트 전극(40)에 전압을 인가하고, 그 자성 반도체층(10)에 전자 혹은 정공(홀)을 주입함으로써 행한다. 여기서, 도 28은 제1 타입의 메모리 셀을 이용한 경우, 도 29는 제2 타입의 메모리 셀을 이용한 경우를 각각 도시한다.
한편, 판독 시에는, 비트선 BL1 및 BL2의 사이에 전압을 인가한다. 그렇게 하면, 이들 사이에서 병렬로 접속되어 있는 모든 자기 저항 효과 소자(50)에 전류가 흐른다. 이 전류의 합계를 감지 증폭기 SA에 의해 검출하면서, 목적의 자기 저항 효과 소자(50)에 대응한 스위칭 소자에 기입 전압을 인가하여, 목적의 자기 저항 효과 소자(50)의 자기 기록층(52)의 자화를 소정의 방향으로 재기입한다. 이 때의 전류 변화를 검출함으로써, 목적의 자기 저항 효과 소자의 기록층(52)에 기록되어 있던 2치 정보의 판독을 행할 수 있다.
즉, 재기입 전의 자기 기록층(52)의 자화 방향이 재기입 후의 자화 방향과 동일하면, 감지 증폭기 SA에 의해 검출되는 전류는 변화하지 않는다. 그러나, 재기입 전후에서 자기 기록층(52)의 자화 방향이 반전하는 경우에는, 감지 증폭기 SA에 의해 검출되는 전류가 자기 저항 효과에 의해 변화한다. 이와 같이 하여 재기입 전의 자기 기록층(52)의 자화 방향 즉, 저장 데이터를 판독할 수 있다.
단지, 이 방법은, 판독 시에 저장 데이터를 변화시키는, 소위「파괴 판독」에 대응한다.
이것에 대하여, 자기 저항 효과 소자의 구성을, 자화 자유층/절연층(비자성층)/자기 기록층이라는 구조로 한 경우에는, 소위「비파괴 판독」이 가능하다. 즉, 이 구조의 자기 저항 효과 소자를 이용하는 경우에는, 자기 기록층에 자화 방향을 기록하고, 판독 시에는, 자화 자유층의 자화 방향을 적절하게 변화시켜 감지 전류를 비교함으로써, 자기 기록층의 자화 방향을 판독할 수 있다. 단 이 경우에는, 자기 기록층의 자화 반전 자계보다도 자화 자유층의 자화 반전 자계의 쪽이 작아지도록 설계할 필요가 있다.
다음에, 본 발명의 스위칭 소자를 이용한 자기 프로브 및 자기 헤드에 대하여 설명한다.
도 30은, 본 발명의 자기 프로브 및 자기 헤드의 기본 구성을 도시한 개념도이다. 도 30에 대해서는, 도 1 내지 도 29에 관하여 상술한 것과 마찬가지의 요소에 대해서는 동일한 부호를 붙여 상세한 설명은 생략한다.
본 발명의 자기 프로브는, 자극(70)의 양측에 한쌍의 스위칭 소자가 형성되어 있다. 도 30에 도시한 구체예의 경우, 이들 스위칭 소자는, 도 1에 도시한 것에 상당한다. 그리고, 이들 스위칭 소자에서는, 강자성층(20)의 자화 M1가 상호 반대 방향으로 고착되어 있다. 따라서, 자성 반도체층(10)에 전압이 인가되어 강자성이 유기되었을 때, 각각의 자성 반도체층(10)에 형성되는 자화 M2의 방향도 이들에 대응하여, 반대 방향으로 된다. 이 자화 M2에 의해, 자극(70)에 자화가 형성되고, 그 누설 자계 M3가 작용 대상(100)에 인가된다.
본 발명의 자기 프로브의 동작에서는, V0-V1 사이 또는 V0-V2 사이 중 어느 하나에 소정의 전압을 인가한다. 그렇게 하면, 한쌍의 스위칭 소자 중 어느 한쪽의 자성 반도체층(10)이 자화 M2가 형성되고, 자극(70)으로부터 작용 대상(100)에 소정의 방향의 자계를 인가할 수 있다. 작용 대상(100)으로서, 예를 들면 자기 기록 매체를 이용하면, 이 자기 프로브는 기입용의 자기 헤드로서 이용할 수 있다. 이 경우에도, 기입 자계의 형성 시에 전류를 흘리지 않기 때문에, 소비 전력을 대폭 저감할 수 있어, 구동 회로의 용량이나 규모도 작게 하는 것이 가능해진다.
또한, 이 자기 프로브는, 자기 헤드뿐만 아니라, 자계를 인가하기 위한 모든 용도에 응용하여 마찬가지의 작용 효과를 발휘한다.
또한, 도 31에 예시한 것은 일례에 지나지 않고, 예를 들면, 도 31에 도시한바와 같이, 스위칭 소자에 반강자성층을 부가한 것이나, 그 밖에, 도 6 내지 도 30에 예시한 어느 하나의 구조를 변형한 것도, 본 발명의 범위에 포함된다.
이하, 실시예를 참조하면서 본 발명의 실시예에 대하여 더욱 상세히 설명한다.
[제1 실시예]
먼저, 본 발명의 제1 실시예로서, 도 18에 도시한 단순 매트릭스 구조의 메모리 어레이를 기본으로 하여, 1개의 메모리 셀을 제작하고, 제1 타입의 메모리 셀의 동작 원리를 확인한 예에 대하여 설명한다.
이 자기 메모리의 구조에 대하여, 그 제조 수순을 따라서 설명하면, 이하와 같다.
기판(도시 생략) 상에, 먼저, 하층의 비트선 BL1으로서, Cu로 이루어지는 두께 1㎛의 배선층을 다마신 기법에 의해 제작한다. 그러한 후에, 절연층을 CVD법으로 제작한 후, CMP(Chemical Mechanical Polishing)을 행하여, 평탄화를 행한다. 그 후, 강자성 1중 터널 접합 구조를 갖는 TMR의 적층 구조막을 스퍼터법에 의해 성막하였다. 그 각층의 재질 및 층 두께는, 하측으로부터 순서대로, Ta(10㎚)/Ru(3㎚)/Ir-Mn(8㎚)/CoFe(3㎚)/Ru(1㎚)/CoFe(3㎚)/AlOx(1㎚)/CoFeNi(2㎚)/Ru(5㎚)으로 하였다.
다음에, 최상층의 W층을 하드 마스크로 하여 이용하고, 에칭 가스를 이용한 RIE(Reactive Ion Etching)에 의해 하측의 Ta 기초층까지 적층 구조막을 에칭함으로써, TMR 소자의 고립 패턴을 제작하였다.
그 후, 절연체로서 SiOx를 저온 TEOS(Tetra Ethyl Ortho Silicate)법에 의해 퇴적하여 CMP에 의해 평탄화한 후, Ru을 약 1.5㎚ 남기고 강자성 기록층 CoFeNi(2㎚)/Ru(1.5㎚)/Ta(3㎚)을 성막, 패터닝에 의해 형성하였다. 이 때, 자기 기록층은, CoFeNi(2㎚)(면적: 소)/Ru(1.5㎚)/CoFeNi(2㎚)(면적: 대)로 이루어지며, Ru층을 개재하여 강자성적 상호 작용이 작용하고 있다.
그 후, 패터닝된 CoFeNi/Ru/Ta 상에, 저온 TEOS 프로세스를 이용하여 SiO2을 성막한 후, 도 18에 도시한 구조의 좌측 반면을 SiO2을 RIE하고, Ta까지 박리한 후, 스퍼터 장치, 저온 MBE(Molecular Beam Epitaxy)를 이용하여, 하측으로부터 순서대로, 자성 반도체(GaMn)N(20㎚)/CoFe(3㎚)/IrMn(8㎚)/Ta(3㎚)/SiO2(300㎚)/Ru(10㎚)라는 적층 구조를 형성하였다.
다음에, 마찬가지의 방법으로 Ru을 하드 마스크로 하여 이용하고 도 18에 도시한 구조의 좌측의 스위칭 소자를 제작하였다. 또한, 마찬가지의 방법으로 우측의 스위칭 소자인 자성 반도체(GaMn)N(20㎚)/CoFe(3㎚)/Ru(1㎚)/CoFe(3㎚)/IrMn(8㎚)/Ta(3㎚)/SiO2(300㎚)/Ru(10㎚)을 형성한 후, SiO2으로 커버를 하여 CMP로 평탄화를 행한 후 비아(via)를 형성하고, 게이트 전극 및 비트선 BL2을 형성하였다.
그 후, 자장을 인가할 수 있는 열 처리로(爐)에 도입하고, TMR 소자의 자기 기록층에 일축 이방성을, TMR 소자, 스위칭 소자의 자기 고착층에 일방향 이방성을 각각 도입하였다.
이와 같이 하여 제작한 본 발명의 자기 메모리에서, 스위칭 소자의 원리를 확인하기 위해서 게이트 전극(40)에 전압을 인가하여 TMR 소자의 신호 출력을 측정하였다. 그 결과, 2개의 스위칭 소자에 교대로 전압을 인가하면, MR비가 37% 변화하는 것을 확인할 수 있어, 본 발명의 자화 메모리의 효과를 실증할 수 있었다.
[제2 실시예]
다음에, 본 발명의 제2 실시예로서, 도 20에 도시한 단순 매트릭스 구조의 메모리 어레이를 기본으로 하여, 1개의 메모리 셀을 제작하여 제2 타입의 메모리 셀의 동작 원리를 확인한 예에 대하여 설명한다.
기판(도시 생략) 상에, 먼저, 하층의 비트선 BL1로서, Cu로 이루어지는 두께 1㎛의 배선층을 다마신 기법에 의해 제작한다. 그러한 후에, 절연층을 CVD법으로 제작한 후, CMP(Chemical Mechanical Polishing)을 행하여, 평탄화를 행한다. 그 후, 강자성 1중 터널 접합 구조를 갖는 TMR의 적층 구조막을 스퍼터법에 의해 성막하였다. 그 각층의 재질 및 층 두께는, 하측으로부터 순서대로, Ta(2㎚)/Ru(3㎚)/Pt-Mn(12㎚)/CoFe(2.5㎚)/Ru(1㎚)/CoFe(3㎚)/AlOx(1㎚)/CoFeNi(1.8㎚)/Ru(1.5㎚)/CoFeNi(1.8㎚)/Ta(9㎚)/Ru(30㎚)으로 하였다. 다음에, 최상층의 Ru층을 하드 마스크로 하여 이용하고, 염소계의 에칭 가스를 이용한 RIE (Reactive Ion Etching)에 의해 하측의 Ru/Ta/Cu 배선층 BL1까지 적층 구조막을 에칭함으로써, TMR 소자의 고립 패턴을 제작하였다.
그 후, 저온 TEOS 프로세스를 이용하여 SiO2을 성막한 후, 도 20의 좌측 반면을 SiO2을 RIE하고, Ta까지 박리한 후, 스퍼터 장치 및 저온 MBE를 이용하여, 하측으로부터 순서대로, CoFe(5㎚)/자성 반도체(GaMnA)N(20㎚)/CoFe(3㎚)/IrMn (8㎚)/Ta(3㎚)/SiO2(300㎚)/Ru(10㎚)되는 적층 구조를 형성하였다.
다음에, 마찬가지의 방법으로 Ru을 하드 마스크로 하여 이용하여 도 20에 도시한 구조의 좌측의 스위칭 소자를 제작하였다. 또한, 마찬가지의 방법으로 우측의 스위칭 소자인 CoFe(5㎚)/자성 반도체(GaMn)N(20㎚)/CoFe(3㎚)/Ru(1㎚)/CoFe(3㎚)/IrMn(8㎚)/Ta(3㎚)/SiO2(300㎚)/Ru(10㎚)를 형성한 후, SiO2으로 커버하여 CMP에서 평탄화를 행한 후 비아를 형성하고, 게이트 전극(40) 및 비트선 BL2을 형성하였다.
그 후, 자장을 인가할 수 있는 열 처리로에 도입하고, TMR 소자의 자기 기록층에 일축 이방성을, TMR 소자, 스위칭 소자의 자기 고착층에 일방향 이방성을 각각 도입하였다.
이와 같이 하여 제작한 본 발명의 자기 메모리에서, 스위칭 소자의 원리를 확인하기 위해 게이트 전극(40)에 전압을 인가하여 TMR 소자의 신호 출력을 측정하였다. 그 결과, 2개의 스위칭 소자에 교대로 전압을 인가하면, MR비가 42% 변화하는 것을 확인할 수 있어, 본 발명의 자기 메모리의 효과를 실증할 수 있었다.
이상, 구체예를 참조하면서, 본 발명의 실시예에 대하여 설명하였다. 그러나, 본 발명은, 이들의 구체예에 한정되는 것은 아니다. 예를 들면, 스위칭 소자나 자기 저항 효과 소자를 구성하는 자성 반도체층, 강자성체층, 절연막, 반강자성체층, 비자성 금속층, 전극 등의 구체적인 재료나, 막 두께, 형상, 치수 등에 관해서는, 당업자가 적절하게 선택함으로써 본 발명을 마찬가지로 실시하고, 마찬가지의 효과를 얻을 수 있는 것도 본 발명의 범위에 포함된다.
마찬가지로, 본 발명의 자기 메모리를 구성하는 각 요소의 구조, 재질, 형상, 치수에 대해서도, 당업자가 적절하게 선택함으로써 본 발명을 마찬가지로 실시하여, 마찬가지의 효과를 얻을 수 있는 것도 본 발명의 범위에 포함된다.
또한, 본 발명은, 길이 자기 기록 방식뿐만 아니라 수직 자기 기록 방식의 자기 헤드 혹은 자기 재생 장치에 대해서도 마찬가지로 적용하여 마찬가지의 효과를 얻을 수 있다.
그 밖에, 본 발명의 실시예로서 상술한 자기 메모리를 기초로 하여, 당업자가 적절하게 설계 변경하여 실시할 수 있는 모든 자기 메모리도 마찬가지로 본 발명의 범위에 속한다.
본 발명에 따르면, 초소비 전력의 자기 스위칭 소자, 자기 메모리 소자 혹은 자기 프로브, 자기 헤드 등을 실현할 수 있다.

Claims (21)

  1. 자화 방향이 실질적으로 고착된 강자성층과,
    상기 강자성층으로부터의 자계가 미치는 범위 내에 형성되고, 전압을 인가함으로써 상자성 상태로부터 강자성 상태로 천이하는 자성 반도체층
    을 구비하며,
    상기 자성 반도체층에 전압을 인가했을 때, 상기 강자성층의 상기 자화 방향에 따른 자화가 상기 자성 반도체층에 형성되는 것을 특징으로 하는 자기 스위칭 소자.
  2. 제1항에 있어서,
    상기 강자성층에 인접하여 반강자성층이 형성된 것을 특징으로 하는 자기 스위칭 소자.
  3. 제1항에 있어서,
    상기 강자성층에 인접하여, 비자성층과, 강자성막과, 반강자성층이 이 순서로 적층되며, 상기 강자성막과 상기 강자성층의 자화 방향이 상호 반대 방향인 것을 특징으로 하는 자기 스위칭 소자.
  4. 게이트 전극과,
    전압을 인가함으로써 상자성 상태로부터 강자성 상태로 천이하는 자성 반도체층과,
    상기 게이트 전극과 상기 자성 반도체층 사이, 혹은 상기 자성 반도체층의 상기 게이트 전극과는 반대측에 형성되고, 자화 방향이 실질적으로 고착된 강자성층
    을 구비하며,
    상기 게이트 전극을 개재하여 상기 자성 반도체층에 전압을 인가했을 때, 상기 강자성층의 상기 자화 방향에 따른 자화가 상기 자성 반도체층에 형성되는 것을 특징으로 하는 자기 스위칭 소자.
  5. 제4항에 있어서,
    상기 게이트 전극과 상기 자성 반도체층 사이에 형성된 게이트 절연막을 더 포함하는 것을 특징으로 하는 자기 스위칭 소자.
  6. 제4항에 있어서,
    상기 강자성층은, 상기 게이트 전극과 상기 자성 반도체층 사이에 형성되고, 전기적인 절연성을 갖는 것을 특징으로 하는 자기 스위칭 소자.
  7. 제4항에 있어서,
    상기 강자성층에 인접하여 반강자성층이 형성되는 것을 특징으로 하는 자기스위칭 소자.
  8. 제4항에 있어서,
    상기 강자성층에 인접하여, 비자성층과, 강자성막과, 반강자성층이 이 순서로 적층되며, 상기 강자성막과 상기 강자성층의 자화 방향이 상호 반대 방향인 것을 특징으로 하는 자기 스위칭 소자.
  9. 제1 자기 스위칭 소자로서,
    자화 방향이 제1 방향으로 실질적으로 고착된 제1 강자성층과,
    상기 제1 강자성층으로부터의 자계가 미치는 범위 내에 형성되고, 전압을 인가함으로써 상자성 상태로부터 강자성 상태로 천이하는 제1 자성 반도체층
    을 갖고,
    상기 제1 자성 반도체층에 전압을 인가했을 때, 상기 제1 강자성층의 상기 자화 방향에 따른 자화가 상기 제1 자성 반도체층에 형성되는, 제1 자기 스위칭 소자와,
    제2 자기 스위칭 소자로서,
    자화 방향이 상기 제1 방향과는 다른 제2 방향으로 실질적으로 고착된 제2 강자성층과,
    상기 제2 강자성층으로부터의 자계가 미치는 범위 내에 형성되고, 전압을 인가함으로써 상자성 상태로부터 강자성 상태로 천이하는 제2 자성 반도체층
    을 갖고,
    상기 제2 자성 반도체층에 전압을 인가했을 때, 상기 제2 강자성층의 상기 자화 방향에 따른 자화가 상기 제2 자성 반도체층에 형성되는, 제2 자기 스위칭 소자와,
    강자성체로 이루어지는 기록층을 갖는 자기 저항 효과 소자를 갖는 메모리 셀을 구비하고,
    상기 제1 자기 스위칭 소자의 상기 제1 자성 반도체층에 상기 자화가 형성되면, 그 자화에 따른 자화가 상기 기록층에 형성되며,
    상기 제2 자기 스위칭 소자의 상기 제2 자성 반도체층에 상기 자화가 형성되면, 그 자화에 따른 자화가 상기 기록층에 형성되는 것을 특징으로 하는 자기 메모리.
  10. 제9항에 있어서,
    상기 자기 저항 효과 소자는, 강자성체로 이루어지는 고착층과, 상기 기록층과 상기 고착층 사이에 형성된 터널 배리어층을 갖는 것을 특징으로 하는 자기 메모리.
  11. 제9항에 있어서,
    상기 제1 방향과 상기 제2 방향과는, 상호 대략 반대 방향인 것을 특징으로 하는 자기 메모리.
  12. 제11항에 있어서,
    상기 기록층은, 그 자화가 소정의 축을 따른 방향으로 용이해지는 일축 이방성을 갖고, 상기 자화가 용이해지는 방향이 상기 제1 및 제2 자성 반도체층에 형성되는 상기 자화의 방향과 대략 평행한 것을 특징으로 하는 자기 메모리.
  13. 제1 자기 스위칭 소자로서,
    제1 게이트 전극과,
    전압을 인가함으로써 상자성 상태로부터 강자성 상태로 천이하는 제1 자성 반도체층과,
    상기 제1 게이트 전극과 상기 제1 자성 반도체층 사이, 혹은 상기 제1 자성 반도체층의 상기 제1 게이트 전극과는 반대측에 형성되고, 자화 방향이 제1 방향으로 실질적으로 고착된 제1 강자성층
    을 갖고,
    상기 제1 게이트 전극을 개재하여 상기 제1 자성 반도체층에 전압을 인가했을 때, 상기 제1 강자성층의 상기 자화 방향에 따른 자화가 상기 제1 자성 반도체층에 형성되는, 제1 자기 스위칭 소자와,
    제2 자기 스위칭 소자로서,
    제2 게이트 전극과,
    전압을 인가함으로써 상자성 상태로부터 강자성 상태로 천이하는 제2 자성반도체층과,
    상기 제2 게이트 전극과 상기 제2 자성 반도체층 사이, 혹은 상기 제2 자성 반도체층의 상기 제2 게이트 전극과는 반대측에 형성되고, 자화 방향이 상기 제1 방향과는 다른 제2 방향으로 실질적으로 고착된 제2 강자성층
    을 갖고,
    상기 제2 게이트 전극을 개재하여 상기 제2 자성 반도체층에 전압을 인가했을 때, 상기 제2 강자성층의 상기 자화 방향에 따른 자화가 상기 제2 자성 반도체층에 형성되는, 제2 자기 스위칭 소자와,
    강자성체로 이루어지는 기록층을 갖는 자기 저항 효과 소자를 갖는 메모리 셀을 구비하며,
    상기 제1 자기 스위칭 소자의 상기 제1 자성 반도체층에 상기 자화가 형성되면, 그 자화에 따른 자화가 상기 기록층에 형성되고,
    상기 제2 자기 스위칭 소자의 상기 제2 자성 반도체층에 상기 자화가 형성되면, 그 자화에 따른 자화가 상기 기록층에 형성되는 것을 특징으로 하는 자기 메모리.
  14. 제13항에 있어서,
    상기 제1 게이트 전극과 상기 제1 자성 반도체층 사이에 형성된 제1 게이트 절연막과,
    상기 제2 게이트 전극과 상기 제2 자성 반도체층 사이에 형성된 제2 게이트절연막
    을 더 포함하는 것을 특징으로 하는 자기 메모리.
  15. 제13항에 있어서,
    상기 제1 강자성층은, 상기 제1 게이트 전극과 상기 제1 자성 반도체층 사이에 형성되며, 전기적인 절연성을 갖고,
    상기 제2 강자성층은, 상기 제2 게이트 전극과 상기 제2 자성 반도체층 사이에 형성되며, 전기적인 절연성을 갖는 것을 특징으로 하는 자기 메모리.
  16. 제13항에 있어서,
    상기 제1 강자성층에 인접하여 제1 반강자성층이 형성되고,
    상기 제2 강자성층에 인접하여 제2 반강자성층이 형성되는 것을 특징으로 하는 자기 메모리.
  17. 제13항에 있어서,
    상기 제1 및 제2 강자성층 중 어느 한쪽에 인접하여, 비자성층과, 강자성막과, 반강자성층이 이 순서로 적층되며,
    상기 제1 및 제2 강자성층 중 상기 어느 한쪽과 상기 강자성막의 자화 방향이 상호 반대 방향이며,
    상기 제1 및 제2 강자성층의 자화 방향이 상호 반대 방향인 것을 특징으로하는 자기 메모리.
  18. 제13항에 있어서,
    상기 자기 저항 효과 소자는, 강자성체로 이루어지는 고착층과, 상기 기록층과 상기 고착층 사이에 형성된 터널 배리어층을 갖는 것을 특징으로 하는 자기 메모리.
  19. 제13항에 있어서,
    상기 제1 방향과 상기 제2 방향은, 상호 대략 반대 방향인 것을 특징으로 하는 자기 메모리.
  20. 제19항에 있어서,
    상기 기록층은, 그 자화가 소정의 축을 따른 방향으로 용이해지는 일축 이방성을 갖고, 상기 자화가 용이해지는 방향이 상기 제1 및 제2 상기 자성 반도체층에 형성되는 상기 자화의 방향과 대략 평행한 것을 특징으로 하는 자기 메모리.
  21. 제1 자기 스위칭 소자로서,
    자화 방향이 제1 방향으로 실질적으로 고착된 제1 강자성층과,
    상기 제1 강자성층으로부터의 자계가 미치는 범위 내에 형성되고, 전압을 인가함으로써 상자성 상태로부터 강자성 상태로 천이하는 제1 자성 반도체층
    을 갖고,
    상기 제1 자성 반도체층에 전압을 인가했을 때, 상기 제1 강자성층의 상기 자화 방향에 따른 자화가 상기 제1 자성 반도체층에 형성되는, 제1 자기 스위칭 소자와,
    제2 자기 스위칭 소자로서,
    자화 방향이 상기 제1 방향과는 다른 제2 방향으로 실질적으로 고착된 제2 강자성층과,
    상기 제2 강자성층으로부터의 자계가 미치는 범위 내에 형성되고, 전압을 인가함으로써 상자성 상태로부터 강자성 상태로 천이하는 제2 자성 반도체층
    을 갖고,
    상기 제2 자성 반도체층에 전압을 인가했을 때, 상기 제2 강자성층의 상기 자화 방향에 따른 자화가 상기 제2 자성 반도체층에 형성되는, 제2 자기 스위칭 소자와,
    강자성체로 이루어지는 기록층을 갖는 자기 저항 효과 소자를 갖는 메모리 셀을 구비하며,
    상기 제1 자기 스위칭 소자의 상기 제1 자성 반도체층에 상기 자화가 형성되면, 그 자화에 따른 자화가 상기 기록층에 형성되고,
    상기 제2 자기 스위칭 소자의 상기 제2 자성 반도체층에 상기 자화가 형성되면, 그 자화에 따른 자화가 상기 기록층에 형성되도록 구성한 메모리 셀을 복수개이용하여 매트릭스 형상으로 구성하고,
    이들 메모리 셀 중 어느 하나를 선택하여, 그 메모리 셀의 상기 제1 및 제2 상기 자성 반도체층 중 어느 하나에 상기 전압을 인가함으로써, 그 메모리 셀의 상기 자기 저항 효과 소자의 상기 기록층에 2치 정보 중 어느 하나에 대응한 자화를 기입할 수 있도록 한 것을 특징으로 하는 자기 메모리.
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