KR20030055088A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

MOSFET의 미세화 시에 문제가 되는 펀치 스루 현상을 방지하고, 또한 디바이스의 특성을 희생시키지 않기 위한 델타 도핑의 기술을 염가로 제공하는 것이다. 반도체 기판에 주입한 인 원자를 표면에 편석시켜서, 이 표면층을 델타 도핑층으로서 이용함으로써 달성된다. 여기서 편석이란, 인 원자가 반도체 기판 내부보다도 높은 농도를 유지하여 표면 부근에 분포하는 것을 말한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND ITS PRODUCTION METHOD}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 반도체 집적 회로의 미세화에 필요한 불순물 박층을 반도체 장치의 기판 내에 매립한 형태로 작성하는 기술에 관한 것이다.
Si 집적 회로는 가공 치수의 미세화에 의해 고집적화와 고속화가 실현되고 있다. MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)의 미세화 시의 문제의 하나로, 미세화에 의해 소스와 드레인 간 단락 전류가 흐르게 되는, 펀치 스루라는 현상이 있다. 이것을 방지하기 위해 종래에는, 소스·드레인 사이에 소스·드레인과는 반대의 도전성을 갖게 하는 도핑을 행하고, 이 도핑 농도를 높임으로써, 미세화에 수반되는 펀치 스루 현상에 대응하여 왔다. 그러나, 미세화의 정도가, 게이트 길이 0.1㎛ 이하에 머물 때, 종래의 방법에서는 소스·드레인의 용량이 증대하여, 디바이스로서의 특성이 희생되기 때문에 바람직하지 못하다.
펀치 스루를 방지하고, 또한 디바이스의 특성을 희생시키지 않는 이상적인 방법으로서는, 예를 들면, 특개소53-95571, 특개소61-116875 등에 개시되어 있는 바와 같이 단락을 일으킬 것 같은 위치에 원자층 수층 정도의 두께로 도핑 농도가높은 층(델타 도핑층)을 작성하여 펀치 스루 스토퍼로서 이용하는 방법이 있다. 또한, 이 델타 도핑층을 형성하는 방법으로서는, 예를 들면, 특개평6-283432에 개시되어 있는 바와 같이 도핑 불순물을 표면에 흡착시킨다고 하는 방법이 있다. 그러나, 이 방법에서는 흡착량의 컨트롤이 어려운 점과, 흡착시키는 장소를 한정하는 데 복잡한 수순이 필요하게 되는 점, 장치가 복잡하게 되는 점 등 때문에 제조 비용이 든다고 하는 문제가 있어, 현재의 MOSFET의 생산에는 채용되고 있지 않다.
상기에 예를 든 바와 같이, MOSFET의 미세화 시에 문제가 되는 펀치 스루 현상을 방지하고, 또한 디바이스의 특성을 희생시키지 않기 위한 델타 도핑을 고정밀도로 또한 안정적으로 하여 더욱 염가로 제공하는 것을 목적으로 한다.
도 1은 본 발명에서 채용할 수 있는 실리콘 기판의 일례의 원자 구조를 나타내는 모식도.
도 2는 (100)면을 주면으로 하는 Si 기판의 표면으로부터 이온 주입에 의해 인 원자를 주입하고, 0.3㎛ 정도의 두께로 1017/㎤ 정도의 농도의 N형 도핑 영역(2)을 형성한 반도체 계면의 일례의 원자 구조를 나타내는 모식도.
도 3은 도 2에 도시한 Si 기판의(100)면에 수소 종단(終端)을 실시한 결과, 기판 내부에 있었던 인 원자가 기판 표면에 편석한 원자 구조를 나타내는 모식도.
도 4는 도 3에 도시한 Si 기판의(100)면의 수소 종단된 면 상에 Si 원자를 적층하고, 이 구조 상에서 저온으로 실리콘 결정을 성장시켰을 때의 원자 구조를 나타내는 모식도.
도 5a 내지 도 5e는 펀치 스루 스토퍼로서 이용 가능한 N 도전형의 델타 도핑층을 매립한, P 채널형 MOSFET(PMOS)을 작성하는 수순을 나타내는 도면.
도 6a 내지 도 6d는 PMOS에서 N형 델타 도핑층을 펀치 스루 스토퍼로서 이용함과 동시에, P형 델타 도핑층을 소스 및 드레인의 익스텐션으로서 이용하는 P 채널형 MOSFET(PMOS)을 작성하는 수순을 나타내는 도면.
도 7a 내지 도 7d는 N형 델타 도핑층에 의한 펀치 스루 스토퍼를 갖는 PMOS와, P형 델타 도핑층을 펀치 스루 스토퍼로서 갖는 NMOS의 조합으로 이루어지는 CMOS를 작성하는 수순을 나타내는 도면.
도 8a 내지 도 8c는 N형 델타 도핑층에 의한 펀치 스루 스토퍼를 갖는 PMOS를 반도체 기판의 표면과 이면의 양면에 형성하는 수순의 전반부를 나타내는 도면.
도 9는 도 8에 후속되는, N형 델타 도핑층에 의한 펀치 스루 스토퍼를 갖는 PMOS를 반도체 기판의 표리의 양면에 형성하는 수순을 나타내는 도면.
도 10은 Si 기판의 표면에, 종래의 방법을 이용하여, P 도전형의 소스, 드레인, 익스텐션 및 게이트 전극을 형성한 반도체 계면의 확대 모식도.
도 11은 도 10의 기판에 종래의 방법으로 에칭 마스크용의 실리콘 산화막을 적층시켜서, 표면을 평탄화하여 게이트 전극이 노출하도록 한 반도체 계면의 단면의 모식도.
도 12는 도 11의 기판으로부터 에칭에 의해 게이트 전극을 제거하고, 다시 Si 기판을 파내려 가, 소스 및 드레인의 익스텐션의 깊이와 동일한 정도의 깊이까지 홈을 판 반도체 계면의 단면의 모식도.
도 13은 도 12의 기판의 파내려 간 부분에 인 원자를 주입하여, 2개의 익스텐션 사이에서 약간 깊은 위치에 N형 도핑 영역(12)을 형성한 반도체 계면의 단면의 모식도.
도 14는 도 13의 기판에 실시예 1에서 설명한 것과 동일한 방법으로 수소 종단 처리를 행하고, N형 도핑 영역(12)으로부터 인 원자를 홈 내의 표면에 편석시켜서, 표면의 수소 원자층의 아래에 N형 델타 도핑층을 형성한 반도체 계면의 단면의 모식도.
도 15는 도 14의 기판의 홈의 부분을 불순물 농도가 낮은 실리콘 결정으로 매립하고, 그 위에 절연층과 게이트 전극을 형성한 PMOS의 구조를 나타내는 반도체 계면의 단면의 모식도.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : Si 결정
12 : N형 도핑 영역
13 : N형 델타 도핑층
14 : P 도전형의 소스
15 : P 도전형의 드레인
16 : 게이트 전극
17 : P 도전형의 익스텐션
22 : P형 도핑 영역
23 : P형 델타 도핑층
24 : N 도전형의 소스
25 : N 도전형의 드레인
27 : N 도전형의 익스텐션
28 : 에칭에 의해 깍여진 부분
31 : 도전선에 의한 배선
32 : 소자 분리용 산화막
41 : 에칭 마스크용의 실리콘 산화막
상기 목적은, 반도체 기판에 이온 주입 법에 의해 불순물 원자를 주입한 후, 그 불순물 원자를 표면에 편석시켜서, 이 표면층을 델타 도핑층으로서 이용함으로써 달성된다. 이온 주입에 의해 불순물 원자를 주입하기 때문에, 도핑하는 장소를 한정하는 것과 도핑량을 고정밀도로 컨트롤하는 것이 용이하게 되어, 장치도 현재의 제조 과정에서 사용되고 있는 것을 이용할 수 있기 때문에 염가로 할 수 있다. 여기서 편석이란, 불순물 원자가 반도체 기판 내부보다도 높은 농도를 유지하여 표면 부근에 분포하는 것을 말한다.
반도체 내에 고농도로 불순물 원자를 주입하면 불순물 원자가 표면에 석출하는 것은 잘 알려져 있으며, 도핑량을 될 수 있는 한 높게 하고자 하는 요구때문에,지금까지는 표면 편석은 될 수 있는 한 억제하여야 할 현상으로 되어 왔지만, 본 발명은 오히려 이 표면 편석을 적극적으로 이용하고자 하는 발상에 기초한 것이다.
표면 편석을 일으키게 하게 하기 위한 조건과 편석의 양은 제어해야만 하지만, 예를 들면, 실리콘 표면을 수소 종단(hydrogen termination)하는 방법을 이용하면 이들 제어가 가능하다. 제25회 반도체 물리 국제 회의 회보 437페이지(Proc. 25th Int. Conf. Phys. Semicond., Osaka 2000, P.437)에 개재된 바와 같이, 청정 표면이라면 표면 편석이 발생하지 않을 정도의 불순물 농도에서도 수소 종단에 의해 표면 편석이 발생하는 것은, STM(Scanning Tunneling Microscopy)에 의한 관찰 결과, 수소 종단 실리콘 표면에서 불순물 원자(이 경우, 인 원자)가 높은 밀도로 관측되는 것으로부터 알 수 있다. 이 것은, 또한, 양자 역학에 기초한 계산기 시뮬레이션 결과, 인 원자는 실리콘 내부보다도 표면에 편석한 쪽이 에너지가 낮게 안정되었다는 점으로부터도 확인되고 있다. 이와 같이 되는 원인은, 수소 종단되어 있지 않은 실리콘의 청정 표면에서는 표면 제1층의 Si 원자가 지그재그로 배열되어 변형된 구조로 되어 있어, 인 원자가 표면 부근에 와서 원자의 배열을 더욱 변형시킴으로써 전체 에너지의 상승이 큰 것에 비해, 수소 종단 표면에서는 수소와 표면 제1층(top layer)의 Si 원자가 결합한 결과로서, 제1층의 Si 원자가 변형이 없는 원자 배열로 되기 때문에, 인 원자에 의한 전체 에너지의 상승이 작은 점에 있다고 생각된다. 그 때문에, 표면 제1층의 Si 원자와는 결합하고 다른 결합은 하지 않는 원자라면 수소 이외에도 동일한 역할을 수행할 수 있어, Ⅰ족의 원자 Li, Na, K, Rb, Cs이나 Ⅶ족의 원자 F, Cl, Br, I 등에서도 마찬가지의 효과를 얻는 것이 가능하다. 또한, 기판으로서 실리콘 이외에 갈륨비소 등 다른 반도체를 이용한 경우에도, 인 원자의 표면 편석은 가능하기 때문에, 마찬가지의 방법을 적용할 수 있다.
또한, 델타 도핑층을 형성 후, 수소 종단 표면에 Si 원자를 흡착시키면, Si 원자가 수소의 아래로 들어가 피착하기 때문에, 수소 종단을 이용하지 않는 경우(800℃ 정도)에 비해 저온(200℃ 정도)에서 실리콘 결정을 성장시킬 수 있다. 실리콘 기판을 고온으로 하면 인 원자가 확산되기 때문에, 불순물을 작은 영역에 국부적으로 존재시켜 두어도 확산되지만, 저온으로 처리할 수 있기 때문에, 델타 도핑층의 불순물의 분포도 예리한 피크 그대로 유지할 수 있다. 저온에서의 실리콘 성장을 가능하게 하기 위해서는, 인 원자가 표면 편석하여 표면 제1층의 Si 원자와 치환되었을 때, 그 인 원자에 수소 원자가 부착되어 있는 것이 중요하다. 그렇지 않으면, 그 바로 위에 Si 원자를 적층했을 때, Si 원자의 배열이 흐트러지게 된다. 상기한 계산기 시뮬레이션에 의해 확인된 인 원자의 안정된 표면 구조는, 수소 원자가 약하게 결합하고 있는 상태이기 때문에, 이 구조 상에 저온으로 실리콘 결정을 성장시키는 것이 가능하다.
상기 인 원자의 편석이나, 이것에 의한 델타 도핑층을 형성한 후의 Si 원자의 피착에 대하여, 도 1 내지 도 4를 참조하여, 원자 레벨로 모식적으로 설명한다.
도 1은 본 발명에서 채용할 수 있는 실리콘 기판의 일례의 원자 구조를 나타내는 모식도이다. 도 1에서, 동그라미에 좌측 아래로 사선을 그어 나타내는 것이 실리콘 원자이다. (100)면을 주면으로 하는 실리콘 기판은 청정 표면으로 되어 있고, 청정 표면에서는, 제2층 이하와 비교하여 알 수 있는 바와 같이, 표면 제1층의 Si 원자가 지그재그로 배열되어 변형된 구조로 되어 있다.
도 2는 Si 기판의(100)면을 주면으로 하는 기판의 표면으로부터 이온 주입에 의해 인 원자를 주입하고, 0.3㎛ 정도의 두께로 1017/㎤ 정도의 농도의 N형 도핑 영역을 형성한 반도체 계면의 일례의 원자 구조를 나타내는 모식도이다. 도 2에서 백색 동그라미로 나타낸 것이 인 원자이다. 도 2에는, 전체 상(像)을 표시할 수 없지만, 인 원자가 랜덤하게 배치된 결과로 되어 있는 것을 알 수 있다. 또한, 도면에 도시한 바와 같이, 주입된 인 원자는, 실리콘 원자를 치환한 배치로 기판 내에 존재한다.
도 3은, 도 2에 도시한 Si 기판의(100)면에 수소 종단 처리를 실시한 결과, 기판 내부에 있었던 인 원자가 기판 표면에 편석한 원자 구조를 나타내는 모식도이다. 도면의 최상단에 작은 흑색 동그라미로 나타내는 것이 수소 원자이다. 도 3의 최상층에 주목하여 알 수 있는 바와 같이, Si 기판의(100)면과 인 원자의 조합에서는, 인 원자는 쌍(pair)으로 표면에 편석한다. (100)면 이외의 표면이나, 실리콘 이외의 표면에서는, 최적의 수소의 흡착량은 1 원자층으로 한정되지 않고, 0.5 원자층이거나, 2 원자층인 경우가 있다. 또한, 도 3과 도 2를 대비하여 알 수 있는 바와 같이, 수소 종단의 처리를 하는 환경에서 기판의 내부에 있는 인 원자는 랜덤하게 이동하고 있다.
도 4는, 도 3에 도시한 Si 기판의(100)면의 수소 종단된 면 상에 Si 원자를적층하고, 이 구조 상에 저온으로 실리콘 결정을 성장시켰을 때의 원자 구조를 나타내는 모식도이다. 도면에 도시한 바와 같이, 인 원자의 편석층으로부터 8층의 실리콘 결정층이 성장하고 있는 상태를 나타내고 있다. 인 원자가 인접하고 있음으로서, 도너로서의 활성이 충분히 얻어지지 않는 경우에는, 수 원자분의 거리를 확산하여 이동하는 정도의 저온의 열 처리를 실시하면 된다.
<실시예>
이하, 보다 구체적으로 MOSFET에 대한 본 발명의 적용 예를 설명한다.
[실시예 1]
본 실시예에서는, 펀치 스루 스토퍼로서 이용 가능한 N 도전형의 델타 도핑층을 매립한, P 채널형 MOSFET(PMOS)을 작성하는 예에 대하여 도 5a 내지 도 5e를 참조하여 설명한다.
먼저, Si 기판(11)의 (100)면을 주면으로 하는 Si 기판(11)의 표면으로부터 이온 주입에 의해 인 원자를 주입하고, 0.3㎛ 정도의 두께로 1017/㎤ 정도의 농도의 N형 도핑 영역(12)을 형성한 Si 기판을 작성한다. 도 5a는 이 상태를 나타내는 반도체 기판 단면의 확대 모식도이다.
계속해서, 이 Si 기판(11)의 표면에 수소 종단 처리를 실시함으로써, 인 원자를 표면에 편석시켜서, 표면의 수소 원자층 아래에, 1 원자층의 두께로 1018/㎤ 정도의 농도의 N형 델타 도핑층(13)을 형성한다. 도 5b는 이 상태를 나타내는 반도체 기판 단면의 확대 모식도이다.
수소 종단의 방법은, 예를 들면, Si 기판(11)을, W제(텅스텐) 필라멘트를 1500℃ 정도가 되도록 통전 가열한 상태에서 4×10-6Pa 정도의 압력이 되도록 수소 가스를 도입한 가열로(도시 생략)에 일정 시간 도입한다. 예를 들면, "Journal Of Vacuum Science And Technology", 제14권(1977년) 제397페이지 기재된 바와 같이, 수소 분자는 W 필라멘트에 의해 열 분해된다. 통상적으로, W 필라멘트는 일단을 개구한 가늘고 긴 원통 형상의 고융점 절연 재료에 의해 둘러싸이고, 개구한 선단을 Si 기판 표면을 향하도록 배치한다. 이렇게 함으로써, 원자 형상 수소를 효율적으로 Si 표면에 조사할 수 있다. 상기한 조건 하에서는 원자 형상 수소에 노출되는 시간은 10분 정도이면 충분하다. 이 시간은, 수소 가스압 및 W 필라멘트 온도에 의해 결정되는 단위 시간당 원자 형상 수소 생성 수에 의존하고, Si(100)면 상에 있는 원자(대개 6.78×1014개/㎠)를 수소화하는 데 충분한 양의 원자 형상 수소를 공급할 수 있으면 된다. 이 때, Si 기판의 온도는 300℃ 내지 400℃ 정도이다.
다음에, 상기한 방법으로 작성한 N형 델타 도핑층(13)을 실리콘 결정 내부에 매립한다. 이것을 작성하기 위해서는, 표면에 델타 도핑층이 형성된 기판(11)의 온도를 200℃ 정도로 유지하고, 수소 종단 구조를 유지한 상태에서, 표면에 Si 원자를 흡착시켜 실리콘 결정을 성장시킨다. 도 5c는 이 상태를 나타내는 반도체 기판 단면의 확대 모식도이다.
수소 종단 실리콘 표면에서는, 흡착한 Si 원자는 수소 아래로 들어가 퇴적하고, 섬 형상으로는 성장하기 어렵다. 그 때문에, 실리콘의 청정 표면에 Si 원자를 흡착시켜 실리콘 결정을 성장시키는 경우(800℃ 정도)와 비하여 저온(200℃ 정도)에서 실리콘 결정을 성장할 수 있다. 이 방법에서 실리콘 결정의 성장이 가능한 Si 기판 온도는 30℃ 내지 300℃의 정도 범위에서 선택할 수 있다. 표면의 수소 종단 구조를 안정적으로 유지하기 위해서, 수소 원자를 공급하면서 행하는 경우에는 Si 기판 온도는 450℃ 정도까지 올리는 것이 가능하다. 이 결정 성장에 소요되는 시간은 5분 내지 1시간 정도로, Si 기판의 온도에 의존하고, 고온의 경우일수록 단시간으로 된다.
도 5d는, 이 Si 기판에서의 인 원자의 농도 분포를 나타내는 모식도이다. N형 델타 도핑층(13)(1 원자층)의 부분에 예리한 피크가 있고, 그 상부의 인 농도가 매우 낮은 것이 특징이다. 이에 따라, 델타 도핑층에 의한 펀치 스루 스토퍼를 매립한, PMOS 작성용의 Si 기판이 작성되었다.
다음에, 상술한 매립 N형 델타 도핑층을 갖는 실리콘 기판에, 종래의 방법을 이용하여, 소정의 두께의 게이트 절연막(18)을 형성하여, 게이트 전극(16)을 형성한다. 계속해서, 이 게이트 전극(16)을 마스크로 하여, P도전형의 소스(14), 드레인(15), 익스텐션(17)을 형성한 것이다. 이 결과, N형 델타 도핑층에 의한 펀치 스루 스토퍼를 갖는 PMOS가 작성되었다. 도 5e는 이 상태를 나타내는 반도체 기판 단면의 확대 모식도이다. 이 PMOS는, 채널을 형성하는 부분의 Si층이 불순물을 갖지 않은 것으로 할 수 있으므로, 종래의 것보다도 저항치가 낮아 전기적 특성이 우수하다.
또한, 도 5에서는, N형 델타 도핑층(13)은 원자 1층의 두께이기 때문에, 극단적으로 얇은 층이지만, 도면에서는, 이것을 알기 쉽게 하기 위해서 어느 정도의 두께를 갖는 것으로 하여 나타내었다. 이러한 점은 이하의 실시예에서도 마찬가지이다.
[실시예 2]
본 실시예에서는, PMOS에서 N형 델타 도핑층을 펀치 스루 스토퍼로서 이용함과 함께, P형 델타 도핑층을 소스 및 드레인의 익스텐션으로서 이용하는 예에 대하여 도 6a 내지 도 6d를 참조하여 설명한다.
도 6a는, 실시예 1의 도 5c에 도시한 기판을 준비하고, 이 표면에 붕소 원자를 주입하고, 0.3㎛ 정도의 두께로 1017/㎤ 정도 농도의 P형 도핑 영역(22)을 형성한 상태를 나타내는 반도체 기판 단면의 확대 모식도이다.
도 6b는, 이 기판 표면에 실시예 1에서 설명한 것과 동일한 방법으로 수소 종단 처리를 행하고, 붕소 원자를 표면 편석시켜서, 표면의 수소 원자층 아래에 1 원자층의 두께로 1018/㎤ 정도의 농도의 P형 델타 도핑층(23)을 형성한 상태를 나타내는 반도체 기판 단면의 확대 모식도이다.
도 6c는, 이 기판 표면을 종래의 에칭 기술에 의해 가공하여, P형 델타 도핑층(23)의 일부(28)를 깎아낸 상태를 나타내는 반도체 기판 단면의 확대 모식도이다.
도 6d는 델타 도핑층(23)을 깎아낸 위치(28)에 종래의 방법으로 게이트전극(16)을 형성하고, 소스(14), 드레인(15)에 대응하는 위치에 종래의 방법으로 붕소 원자를 주입함으로써 P 도전형의 소스(14), 드레인(15)을 형성한 것이다. 이 때, 남은 P형 델타 도핑층(23)은 소스(14), 드레인(15)의 익스텐션(37)으로서 기능하는 것으로 된다.
[실시예 3]
본 실시예에서는, N형 델타 도핑층에 의한 펀치 스루 스토퍼를 갖는 PMOS와, P형 델타 도핑층을 펀치 스루 스토퍼로서 갖는 NMOS의 조합으로 이루어지는 CMOS를 작성하는 예를, 도 7a 내지 도 7d를 참조하여 설명한다.
도 7a는 실리콘 기판(11)에 종래의 방법을 이용하여 우선 소자 분리용 산화막(32)을 형성한 후, 실리콘의 청정 표면을 노출시켜서, 이것에 소자 분리용 산화막(32)의 우측의 표면에 인 원자를 주입하여 0.3㎛ 정도의 두께로 1017/㎤ 정도의 농도의 N형 도핑 영역(12)을 형성하고, 계속해서, 소자 분리용 산화막(32)의 좌측의 표면에 붕소 원자를 주입하여 0.3㎛ 정도의 두께로 1017/㎤ 정도의 농도의 P형 도핑 영역(22)을 형성한 반도체 기판 단면의 확대 모식도이다. 도면의 간략화를 위해 인접하는 2개의 PMOS 및 NMOS의 예에 대해서만 나타내지만, 실제의 반도체 장치에서는, 이것이 반복된 구조로 되어, 다수의 CMOS의 어레이가 구성된다.
도 7b는, 이 기판에 실시예 1에서 설명한 것과 동일한 방법으로 수소 종단 처리를 행하고, N형 도핑 영역(12)으로부터 인 원자를 표면 편석시켜 표면의 수소 원자층 아래에 1 원자층의 두께로 1018/㎤ 정도의 농도의 N형 델타 도핑층(13)을 형성하고, 동시에 P형 도핑 영역(22)으로부터 붕소 원자를 표면 편석시켜 표면의 수소 원자층 아래에 1 원자층의 두께로 1018/㎤ 정도 농도의 P형 델타 도핑층(23)을 형성한 반도체 기판 단면의 확대 모식도이다.
도 7c는 상기한 N형 델타 도핑층(13)과 P형 델타 도핑층(23) 위에 수소 종단을 남긴 상태에서, 실시예 1의 도 5c에서 설명한 것과 동일한 방법으로 Si 원자를 흡착시켜 실리콘 결정을 성장시켜서, N형 델타 도핑층(13)과 P형 델타 도핑층(23)을 실리콘 결정 내부에 매립한 구조를 나타내는 반도체 기판 단면의 확대 모식도이다.
도 7d는, 이 기판에 종래의 방법을 이용하여, 게이트 전극(16)과 MOS 사이를 연결하는 도전선에 의한 배선(31)을 작성하고, 우측 절반의 N형 델타 도핑층이 매립된 영역에는 P 도전형의 소스(14), 드레인(15), 익스텐션(17)을 형성하고, 좌측 절반의 P형 델타 도핑층이 매립된 영역에는 N 도전형의 소스(24), 드레인(25), 익스텐션(27)을 형성한 것이다. 이 결과, PMOS 부분에는 N형 델타 도핑층, NMOS 부분에는 P형 델타 도핑층을 각각 펀치 스루 스토퍼로 하는 CMOS가 작성되었다.
[실시예 4]
본 실시예에서는, N형 델타 도핑층(13)에 의한 펀치 스루 스토퍼를 갖는 PMOS를 반도체 기판의 표면과 이면의 양면에 형성하는 예를, 도 8a 내지 도 8c 및 도 9를 참조하여 설명한다. 본 실시예는, 도 5에서 설명한 실시예와 동일한 방법으로 반도체 기판의 표면과 이면의 양면에 형성하는 것으로, 도 8a 내지 도 8c가도 5a 내지 도 5c에 대응하고, 도 9가 도 5e에 대응한다.
도 8a는 실리콘 기판(11)의 표면과 이면의 양면을 평탄하게 조절하고, 양면에 인 원자를 주입하고 0.3㎛ 정도의 두께로 1017/㎤ 정도의 농도의 N형 도핑 영역(12)을 각각의 면에 형성한 반도체 기판 단면의 모식도이다.
도 8b는 이 기판의 양면에 실시예 1에서 설명한 것과 동일한 방법으로 수소 종단 처리를 행하고, N형 도핑 영역(12)으로부터 인 원자를 표면 편석시켜서 표면의 수소 원자층 아래에 1 원자층의 두께로 1018/㎤ 정도의 농도의 N형 델타 도핑층(13)을 표면과 이면의 양면에 형성한 반도체 기판 단면의 모식도이다.
도 8c는 상기한 N형 델타 도핑층(13)의 외측면의 수소 종단면에 실리콘을 흡착시켜 실리콘 결정을 형성하고, 이 결정 내부에 N형 델타 도핑층(13)을 매립한 구조의 반도체 기판 단면의 모식도이다. 이것을 작성하기 위해서는, 실시예 1에서 설명한 것과 마찬가지로, 기판의 온도를 200℃ 정도로 유지하고, 수소 종단 구조를 유지한 상태에서, 표면과 이면의 양면에 Si 원자를 흡착시켜 실리콘 결정을 성장시키면 된다.
도 9는 이 기판의 양면에, 도 5e에서 설명한 바와 같이, 종래의 방법을 이용하여, 소정의 두께의 게이트 절연막(18)을 형성하여, 게이트 전극(16)을 형성한다. 계속해서, 이 게이트 전극(16)을 마스크로 하여, P 도전형의 소스(14), 드레인(15) 및 익스텐션(17)을 형성한 것이다. 이 결과, N형 델타 도핑층에 의한 펀치 스루 스토퍼를 갖는 PMOS가 작성되었다. 이 결과, 실리콘 기판의 표면과 이면의 양면에N형 델타 도핑층(13)의 펀치 스루 스토퍼를 갖는 PMOS가 작성되었다. 기판의 양면에 PMOS를 형성함으로써, PMOS의 집적도가 2배로 된다.
[실시예 5]
본 실시예에서는, PMOS의 작성 방법으로서, 우선적으로, 종래의 방법에 의해서, P 도전형의 소스 및 드레인을 형성하고, 그 후에 N형 델타 도핑층(13)에 의한 펀치 스루 스토퍼를 형성하는 예를, 도 10 내지 도 15를 참조하여 설명한다.
도 10은 Si 기판(11)의 표면에 종래의 방법을 이용하여, P 도전형의 소스(14), 드레인(15), 익스텐션(17) 및 게이트 전극(16)을 형성한 반도체 계면의 확대 모식도이다.
도 11은 이 기판에 종래의 방법으로 에칭 마스크용의 실리콘 산화막(41)을 적층시켜서, 표면을 평탄화하여 게이트 전극(16)이 노출하도록 한 반도체 계면의 단면의 모식도이다.
도 12는 이 기판으로부터 에칭에 의해 게이트 전극(16)을 제거하고, Si 기판(11)을 더욱 파내려 가, 소스(14) 및 드레인(15)의 익스텐션(17)의 깊이와 동일 정도의 깊이까지 홈을 판 반도체 계면의 단면의 모식도이다.
도 13은 이 기판(11)이 파내려 간 부분에 인 원자를 주입하여, 2개의 익스텐션(17) 사이에서 약간 깊은 위치에 0.3㎛ 정도의 두께로 1017/㎤ 정도의 농도의 N형 도핑 영역(12)을 형성한 반도체 계면의 단면의 모식도이다. 인 원자는 Si 기판(11)에 형성한 홈의 바닥에만 주입할 필요가 있으며, 그 밖의 부분은 마스크용산화막(41)에 덮어져 있기 때문에, 소스(14) 및 드레인(15)의 부분에 인 원자가 주입될 걱정은 없다. 또한, 홈의 바로 아래뿐만 아니라, 거기에서 수평 가로 방향에도 도핑 영역(12)을 연장하고자 하는 경우에는, 인 원자를 주입하는 각도를 수직이 아니라 경사지게 함으로써 제어할 수 있다.
도 14는 이 기판에 실시예 1에서 설명한 바와 동일한 방법으로 수소 종단 처리를 행하고, N형 도핑 영역(12)으로부터 인 원자를 홈 내의 표면에 편석시켜서, 표면의 수소 원자층의 아래에 1 원자층의 두께로 1018/㎤ 정도의 농도의 N형 델타 도핑층(13)을 형성한 반도체 계면의 단면의 모식도이다. 이 위치에 놓여진 N형 델타 도핑층(13)은, 도 5에서 설명한 N형 델타 도핑층(13)과 마찬가지로, PMOS에서의 펀치 스루 스토퍼로서 기능하는 것으로 된다.
도 15는, 이 기판의 홈의 부분을 불순물 농도가 낮은 실리콘 결정으로 매립하고, 그 위에 절연층과 게이트 전극(16)을 형성한 PMOS의 구조를 나타내는 반도체 계면의 단면의 모식도이다. 이것을 작성하기 위해서는, 먼저, 실시예 1에서 설명한 것과 마찬가지로, 기판의 온도를 200℃ 정도로 유지하고, N형 델타 도핑층(13) 표면의 수소 종단 구조를 유지한 상태에서, Si 원자를 흡착시켜 홈을 매립하도록 실리콘 결정을 성장시킨다. 다음에 종래의 방법을 이용하여, 절연막을 사이에 두고 게이트 전극(16)의 형성과 마스크용 산화막(41)의 제거를 행하면 된다. 이 결과, N형 델타 도핑층(13)에 의한 펀치 스루 스토퍼를 갖는 PMOS가 작성되었다. 이 PMOS는 종래의 것보다도 저항값이 낮아 전기적 특성이 우수하다. 또한, 본 실시예에서는 소스 및 드레인의 작성 후에 델타 도핑층을 형성하기 때문에, 델타 도핑층의 인 원자 분포를 유지하기 위한 온도의 제어가 용이하다.
[기타]
상술한 각 실시예의 설명에서는, N형 델타 도핑층은 인 원자를, P형 델타 도핑층은 붕소 원자를 편석시키는 것으로서 설명하였지만, 이들은 인 원자 대신에 Ⅴ 족의 원자여도 되고, 붕소 원자 대신에 Ⅲ족의 원자로 하여도 된다. 또한, 수소 종단 처리를 위한 수소 원자는 남아 있어도 MOS로서의 기능의 장해로는 되지 않기 때문에, 이 제거에 대해서는 설명을 생략하였지만, 제거 과정을 마련하여도 되는 것은 물론이다. 또한, 실시예 5에서는, 마스크용 산화막(41)의 표면에도 수소 종단 처리를 위한 수소 원자가 흡착되지만, 이것은 산화막(41)의 제거에 맞춰 제거된다.
분자선 에피택셜법을 이용하여 불순물 원자를 직접, 1 원자층 퇴적시키는 방법에 비하여 수순이 간단하게 되어, 제조 비용을 저감시킬 수 있다.

Claims (8)

  1. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 내에 존재하는 불순물을 상기 반도체 기판의 표면에 편석시킴으로써, 상기 기판보다도 불순물 농도가 높은 불순물 박층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 장치의 제조 방법에 있어서,
    기판에 제1 불순물을 주입하는 공정과,
    상기 기판 내부에 주입된 제1 불순물과는 다른 원자를 표면에 첨가함과 함께 상기 기판 내부에 주입된 제1 불순물을 표면에 편석시키는 흡착 및 편석 공정과,
    상기 흡착 및 편석 공정에 의해 형성된 영역을 기판 내부에 매립하는 매립 공정과,
    상기 제1 불순물과는 반대의 도전형의 제2 불순물을 포함하는 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 편석 공정에서 얻어지는 불순물 박층으로서, 1 원자층부터 20 원자층까지의 두께로 석출하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 편석 공정에서의 상기 기판 표면에 주입된 제1 불순물과 다른 원자는, 수소 원자인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제2항에 있어서,
    상기 편석 공정으로서, 상기 기판 표면에 수소 원자를 0.5 원자층 이상, 2 원자층 이하의 밀도로 흡착시킴으로써 상기 편석을 행하게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제2항에 있어서,
    상기 불순물 박층을 반도체 기판 내에 매립하는 공정으로서, 상기 수소 원자를 표면에 유지한 상태에서, 상기 기판을 30℃ 이상, 400℃ 이하의 온도로 유지하여 상기 기판과 동일한 원자를 적층시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 내의 전면 또는 일부에 불순물을 주입하는 공정과,
    불순물 박층을 형성하는 공정과,
    상기 불순물 박층을 반도체 기판 내부에 매립하는 공정과,
    상기 반도체 기판에 상기 불순물과는 반대 도전형의 불순물을 주입하는 공정과,
    상기 반대 도전형 불순물 박층을 형성하는 공정과,
    에칭에 의해 상기 반대 도전형 불순물 박층을 연속하지 않은 2개의 영역으로 절단하는 공정과,
    절연층을 형성하는 공정과,
    게이트 전극을 형성하는 공정과,
    소스 및 드레인 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 기재된 제조 방법에 의해 제조된 반도체 장치에 있어서,
    반도체 기판 위에 상기 기판의 불순물 농도보다도 고농도인 한쌍의 불순물 영역을 갖고, 적어도 상기 한쌍의 불순물 영역 사이에 끼워지는 영역 위의, 상기 기판 위에, 상기 한쌍의 불순물 영역 사이에 흐르는 전류를 제어하는 제어성 전극을 포함하며,
    상기 기판의 불순물 농도보다도 고농도의 불순물 박층을 적어도 1층 구비하며, 상기 불순물 박층의 두께는 1 원자층 이상 20 원자층 이하로 형성되는 것을 특징으로 하는 반도체 장치.
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