TW546705B - Semiconductor device and its production method - Google Patents

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TW546705B
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impurity
layer
semiconductor device
atoms
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TW091113032A
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Yuji Suwa
Tomihiro Hashizume
Ken Yamaguchi
Masaaki Fujimori
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Hitachi Ltd
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Description

546705 A7 B7 五、發明説明（1 ) 發明所屬技術領域 本發明係關於半導體裝置及其製造方法，特別係關於半 導體積體電路的細微化所要求的，將雜質薄層以埋入半導 體裝置的基板中的形態形成的技術。 先前的技術
Si積體電路因加工尺寸的細微化而得以高集積化及高速 化。MOSFET (Metal-Oxide-Semiconductor Field Effect
Transistor、金屬氧化物場效半導體）的細微化時的一個 問題為·因細微化而使源極與沒極間短路而導致電流流通 之穿通（punch through)現象。為防止此一現象，習知技術 係在源極汲極間進行摻雜，以使之具有與源極及汲極相反 的導電性，並提高該摻雜濃度，以解決細微化所造成的穿 通（punch through)現象。但是細微化的程度若達到閘極長 0.1 以下，則習知的方法會增加源極、汲極的電容，而 犧牲元件的特性，為不佳者。 可防止穿通（punch through)且不犧牲元件的特性的理 想方法有例如日本專利公報特開昭53 — 95571、特開昭61 -116875等所揭示者，在容易產生短路的位置產生厚達數 原子層左右的摻雜濃度高的層（得塔（delta)摻雜層），做 為穿通（punch through)阻隔層而使用之方法。又，形成該 得塔摻雜層之方法可為例如特開平6— 283432所揭示，將摻 雜雜質吸附於表面之方法。但是此方法難以控制吸附量， 且要限定吸附位置時須要複雜的程序，且裝置複雜，故有 製造成本高的問題，在目前的M0SFET的生産中並未被採用。 -4 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 546705 A7 B7 五、發明説明（2 ) 發明所欲解決的問題 如上所述，本發明之目的在提供一種高精度、安定、且 便宜的得塔摻雜，其可防止M0SFET的細微化時所產生的穿 通（punch through)現象的問題，且不犧牲元件特性。 解決問題的手段 上述目的可藉由對半導體基板以離子植入法摻雜雜質原 子後，使其雜質原子偏析於表面，並將該表面層做為得塔 摻雜層使用而達成。由於係用離子植入摻雜雜質原子，故 容易限定摻雜的位置且高精度地控制摻雜量，且可利用目 前的製造過程所使用的裝置，故成本較低。此處所謂偏析 係指雜質原子以高於半導體基板内部的濃度分布在表面附 近而言。 在半導體中若摻雜高濃度的雜質原子則雜質原子會析出 於表面，此廣為人知，由於過去均要求儘量提高摻雜量， 故將表面偏析視為應儘量抑制的現象，而本發明反而是積 極地利用該表面偏析的技術思想而完成的。 發明的實施態樣 引起表面偏析的條件及偏析量必須加以控制，例如可利 用在梦表面形成氫終端（hydrogen termination)的方法加 以控制。如第25次半導體物理國際會議議程第437頁（Proc. 25th Int· Conf. Phys· Semicond· 、 Osaka 2000、 Ρ·437) 所示，若在乾淨的表面（clean surface)上，即使雜質的濃 度為不在表面偏析的程度，亦可藉由STM (掃描式隧道顯微 鏡，Scanning Tunneling Microscopy)觀察到氫終端石夕表 -5- ___________— 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 546705
面（hydrogen-terminated silicon surface)中有高密度的 雜質原子（在此情形下為碟原子），而得知氫終端造^表 面偏析。在上述事實及量子力學的計算機模擬下，可確認 磷原子偏析在表面時的能量低於在矽内部時的能量而較安 定。造成此現象的原因為：在未形成氫終端的矽的清淨表 面上，表面第1層的Si原子排成鋸齒狀，形成歪曲構造，而 鱗原子來到表面附近，使得原子的排列更為歪曲，造成總 能量的大幅上昇，而與之相較之下，氫終端表面上氫與表 面第1層的Si原子鍵結的結果，第1層的si原子形成無歪曲 的原子排列，故磷原子所造成的總能量上昇變小之故。因 此’只要是能與表面第1層的Si原子鍵結且不形成其他鍵結 的原子，即使是氫以外亦可違到相同的目的，I族的原子“ 、Na、K、Rb、Cs或VII族的原子F、Cl、Br、I等亦可得到 相同的功效。又，基板除了石夕以外，即使使用神化嫁等其 他半導體，亦可使磷原子偏析在表面，故可適用相同的方 再者，形成得塔摻雜層後，若在氫終端表面吸附51原子 ’則S i原子會潛到氫的下面而沉積，故與不用氫終端的情 形（800°C左右）相較下可在較低溫（2〇〇°C左右）形成矽 結晶。若提高矽基板的溫度則碟原子會擴散，故即使將摻 雜劑限制於小區域，亦會擴散開來，但因可低溫處理，故 得塔摻雜層的摻雜劑的分布亦可保持尖銳波峰。由於可在 此低溫下成長矽，磷原子在表面上偏析而與表面第i層的Si 原子置換時，必須使氩原子附著在磷原子上。若不如此， -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 546705 A7 B7 五、發明説明（4 ) 則在其正上方沉積Si原子時，Si原子的排列會亂掉。經由 上述電腦模擬而得以確認的填原子的安定表面構造是一種 風原子弱鍵結之狀態，故可在該構造之上在低溫下成長石夕 結晶。 以下茲參照圖1至圖4，以原子層級示意說明上述填原子 的偏析或其所造成的得塔換雜層形成後的§丨原子沉積情形。 圖1為說明採用本發明的石夕基板的一例的原子構造的示 意圖。圖1中，有斜線的圓圈所示者為石夕原子。以（100)面 為主面的石夕基板為清淨表面，在清淨表面中，若與第2層以 下比較即可瞭解，表面第1層的Si原子係為鋸齒狀排列的歪 曲構造。 圖2所示為半導體界面之一例之原子構造之示意圖，其係 在Si基板以（1〇〇)面為主面的基板表面藉由離子植入摻雜 鱗原子，形成厚0.3/zm左右、濃度l〇u/cm3左右的N型摻雜 區域。圖2中白色圓圈所示者為碟原子。圖2中雖無法顯示 整體，但仍可看出磷原子係隨機配置。又，如圖所示，所 摻雜的磷原子係以與矽原子置換的配置方式存在於基板 内〇 « 圖3所示為在圖2之Si基板（100)面上進行氫終端處理後 基板内部的磷原子偏析到基板表面的原子構造的示意圖。 圖的最上段中小的黑圓圈所不者為氮原子。若注意看圖2 的最上層即可得知：在Si基板的（100)面與磷原子的組合 下，磷原子成對地偏析於表面。（100)面以外的表面或石夕 以外的表面上最適當的氫吸附量不限於1原子層，亦可4 -7- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
裝 訂
線 546705 A7 B7 五、發明説明（5 ) 0· 5原子層或2原子層。又，若比較圖3及圖2即可知道，在 進行氫終端處理的環境中，基板内部的磷原子隨機移動。 圖4所示為圖3之Si基板的（1〇〇)面被氫終端處理的面上 沉積Si原子，並於該構造上於低溫下成長矽結晶時的原子 構造的示意圖。如圖所示，從磷原子的偏析層起成長了8 層的矽結晶層。藉由磷原子的隣接，當摻雜劑的活性不足 時’只要進行低溫的熱處理使之擴散數原子的距離即可。 以下更具體地說明本發明應用於MOSFET之實例。 (實施例1 ) 在本實施例中，茲參照圖5(幻至5(E)，說明將可做為穿 通（punch through)阻隔層使用的N導電型得塔摻雜層埋入 之後，作成P通道型MOSFET (PM0S)的例子。 首先，從以Si基板11的（1〇〇)面為主面的Si基板11的表 面，藉由離子植入摻雜爸原子，作成一 Si基板，其形成有 厚0.3/zm左右、濃度l〇17/cm3左右的N型摻雜區域12。圖5 (A)所示為該狀態下的半導體基板剖面的放大示意圖。 其次，藉由在該Si基板11的表面進行氫終端處理，使碟 原子偏析於表面，在表面的氫原子層下，形成厚1原子層、 濃度1018/cm3左右的N型得塔摻雜層13。圖5 (B)所示為該 狀態下的半導體基板剖面的放大示意圖。 形成氫终端的方法可為例如將Si基板11放入一加熱爐（未 圖示）一定時間，該加熱爐以鎢W製燈絲通電加熱到15〇〇°C 左右，並導入氫氣，使其壓力達到4x1 (T6Pa左右。例如， 如真空科技雜諸（Journal of Vacuum Science and 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 546705 A7 _‘ _B7 五、發明説明（6~"
Technology)第 14卷（ 1977年）第 397頁（J· Vac· Sci· Technol· 14 ( 1997 )、P397 )所揭示者，氫分子會被鎢燈 絲熱分解。通常，鎢燈絲係被其一端有開口的細長圓筒狀 的面融點絕緣材料所包圍，有開口的前先端朝向Si基板表 面而配置。藉此，可有效率地將原子狀氫照射於Si表面。 在上述條件照射原子狀氫的時間只要1 〇分左右即已足夠。 該時間與氫氣壓及鎢燈絲溫度所決定的每單位時間的原子 狀氫產生數有關，只要供應足以氫化Si (1〇〇)面上的原子 (大約6·78 X 1014個/(：〇12)的原子狀氫即可。此時Si基板 的溫度為30(TC至40(TC左右。 其次，將上述方法所製得的N型得塔摻雜層13埋入矽結晶 内部。為此目的，可將表面上形成得塔摻雜層的基板^的 溫度保持在200°C左右，並在保持氫終端構造的狀態下，在 表面上吸附S i原子而成長矽結晶〇圖5 ( C )所示為此狀態 下的半導體基板剖面的放大示意圖。 在氫終端矽表面上，所吸附的Si原子潛入氫的下面而沉 積，難以成長成島狀。因此，與在矽的清淨表面上吸附Si 原子而成長石夕結晶的情形（800 °C左右）相較之下，可在較 低溫（200°C左右）成長結晶。該方法可以在30°C到300°C 左右的範圍内選擇可以成長矽結晶的溫度。為了保持表面 的氫終端構造的安定，在同時供給氫原子的情形下可以將 Si基板溫度提面到450C左右。該結晶成長所須時間在5分 到1小時左右，視Si基板的溫度而定，越高則時間越短。 圖5(D)所示為Si基板中的礙原子的濃度分布的示意圖 • 9· I紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱) " " 一 546705 A7 __〜 _B7 五、發明説明（7 ) 。在N型得塔掺雜層13 (1原子層）的位置上有尖鋭波蜂， 其特徵為其上部的碌濃度非常低。藉此，可製得埋有得拔 摻雜層所形成之穿通（punch through)阻隔層之PM0S作成 用S i基板。 其次，在具有上述埋入N型得塔摻雜層之矽基板上，使用 習知的方法，形成特定厚度的閘極絶緣膜18，再形成閘極 16。其次，以該閘極16為遞罩，形成p導電型的源極丨4、汲 極15、延長部（extension)17。結果製得具有n型得塔摻雜 層所形成的穿通（punch through)阻隔層的PM0S。圖5(E) 所示為該狀態的半導體基板剖面的放大示意圖。該PM〇s在 形成通道的部分Si層並沒有雜質，故電阻低於習知者，電 氣特性優良。 又’於圖5中，N型得塔摻雜層13厚度為1原子層，故為極 薄的層，但圖中為便於瞭解將之畫成具有相當厚。以下之 實施例亦同。 (實施例2 ) 本實施例中，以圖6 ( A )至圖6 ( D )說明在pm〇S中將N 型得塔摻雜層做為穿通（punch through)阻隔層使用的同 時’將P型得塔摻雜層做為源極及汲極的延長部 (extension)使用的例子。 圖6(A)所示為一半導體基板剖面之放大示意圖，其係 準備實施例1的圖5(C)所示的基板，在其表面植入硼原子 ’形成厚0.3/zm左右、濃度l〇17/cm3左右的P型摻雜區域22 之狀態。 -10- 本纸張尺度適用巾s g家標準(CNS) A4規格(21G x 297公釐) 一 - 546705 A7 _____B7__ 五、發明説明（8 ) 圖6 (B)所示為一半導體基板剖面之放大示意圖，其係 於該基板表面上以與實施例1所述相同的方法進行氫终端 處理，使硼原子偏析於表面，而在表面的氫原子層下形成 厚1原子層、濃度l〇18/cm3左右的P型得塔摻雜層23之狀態。 圖6 (C)所示為一半導體基板剖面之放大示意圖，其係 將該基板表面以習知的#刻技術加工後，削除p型得塔摻雜 層23的一部分28的狀態。 圖6 (D)所示為在削除得塔摻雜層23的位置28上以習知 的方法形成閘極16後，再於對應於源極14、汲極15的位置 上以習知的方法植入硼原子而形成P導電型之源極14、汲極 15者。此時所留的P型得塔摻雜層23具有源極14、汲極15 的延長部（extension)37的功能。 (實施例3 ) 本實施例中，以圖7(A)至圖7(D)説明具有N型得塔摻 雜層所形成的穿通（punch through)阻隔層的PM0S與以P型 得塔摻雜層做為穿通（punch through)阻隔層的NM0S的組 合後形成CMOS的例子。 圖7(A)所示為一半導體基板剖面的放大示意圖，其係 在石夕基板11以習知的方法首先形成元件分雜用氧化膜32之 後’露出矽的清淨表面，並在元件分離用氧化膜32的右側 的表面植入磷原子，形成厚0.3jCZin左右、濃度1〇”/cm3左右 的N型摻雜區域12,其次在元件分離用氧化膜32的左側的表 面植入蝴原子，形成厚〇.3#m左右、濃度1〇”/cm3左右的p 型捧雜區域22。圖中為簡單起見係顯示相隣的二個PM〇s及 -11 - 本纸張尺度適用中國國家標準(CNS) A4規格(210x297公釐）- 546705 A7 B7 五、發明説明（9 ) NM0S的例，實際的半導體裝置中為重覆構造，由複數個CMOS 陣列所構成。 圖7 (B)所示為一半導體基板剖面的放大示意圖，其係 在基板以與實施例1所述相同的方法進行氫終端處理，從N 型摻雜區域12使罐原子偏析於表面，在表面的氫原子層下 形成厚1原子層、濃度為ltTVcm3左右的N型得塔摻雜層13， 同時從P型摻雜區域22使硼原子偏析於表面偏析，在表面的 氫原子層下形成厚1原子層、濃度1018/cm3左右的P型得塔摻 雜層23。 圖7 (C)所示一半導體基板剖面的放大示意圖，其係在 上述N型得塔摻雜層13及P型得塔摻雜層23上殘留氫終端， 在此狀態下以與實施例1之圖5 ( C )所説明之相同方法吸附 Si原子，成長出矽結晶，而形成將N型得塔摻雜層13及P型 得塔摻雜層23埋矽入結晶内部的構造。 圖7 (D)所示者係在該基板上以習知的方法形成配線31 做為連接閘極16及M0S間之導線，在右半部的埋入N型得塔 摻雜層的區域中形成P導電型的源極14、汲極15、延長部17 ，在左半部的埋入P型得塔摻雜層的區域中形成N導電型源 極24、汲極25、及延長部27。結果製得在PM0S部分以N型得 塔摻雜層做為穿通（punch through)阻隔層、在NM0S部分中 以P型得塔摻雜層做為穿通（punch through)阻隔層的CMOS。 4實施例4) 本實施例中以圖8(A)至圖8(C)及圖9在半導體基板的 正反兩面形成具有N型得塔摻雜層13所形成的穿通（punch -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 546705 A7 B7 五、發明説明（1〇 through)阻隔層的PM0S的例子。本實施例係以與圖5所説明 的實施例相同的方法在半導體基板的正反兩面形成者，圖 8(A)到圖8(C)對應於圖5(A)到圖5(C)，圖9對應於圖5(E)。 圖8(A)所示為一半導體基板剖面之示意圖，其將石夕基板 11的正反兩面平坦化，在兩面植入磷原子，在各面上形成 厚0·3βιπ左右、濃度l〇I7/cm3左右的N型摻雜區域12。 圖8(B)所示為一半導體基板剖面之示意圖，其在該基板 的兩面以與實施例1所述相同的方法進行氫終端處理，從N 型摻雜區域12使罐原子偏析於表面，在正反兩面於表面的 氫原子層下形成厚1原子層、濃度l〇18/cm3左右的N型得塔摻 雜層13。 圖8(C)所示為一半導體基板剖面之示意圖，其係在上述n 型得塔#雜層13的外面的氫終端面上吸附石夕，形成梦結晶 ，並於該結晶内部埋入N型得塔摻雜層13之構造。要製得該 構造’只要與實施例1所述者相同地，將基板的溫度保持在 200°C左右，在保持氫終端構造的狀態下，在正反兩面吸附 Si原子’使結晶成長即可。 圖9係在該基板的兩面如圖5(E)所説明者用習知的方法 形成特定厚度的閘極絶緣膜18，再形成閘極16。其次以該 閘極16做為罩幕，形成p導電型的源極14、汲極15及延長部 (extension)17。結果製得具有N型得塔摻雜層所形成的穿 通（punch through)阻隔層的PM0S。結果在矽基板的正反兩 面形成具有1^型得塔摻雜層13的穿通（01111(：111;11]：〇1^11)阻隔 層的PM0S。藉由在基板的兩面形成pm〇S，可將PM0S的集積 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱)
裝 訂
線 546705 A7 ~_ B7_ 五、發明説明（11 ) 度提高到2倍。 (實施例5 ) 在本實施例用圖10至圖15説明PM0S的製作方法一例，其 係首先以習知的方法形成P導電型的源極及汲極，其後形成 N型得塔摻雜層13所形成的穿通（punch through)阻隔層者。 圖10為一半導體界面的放大示意圖，其在Si基板11的表 面上以習知的方法形成P導電型的源極14、汲極15、延長部 (ex tens ion) 17及閘極 16。 圖11所示為一半導體界面的剖面的示意圖，其係在該基 板上以習知的方法沉積蝕刻罩幕用的矽氧化膜41，再使表 面平坦化而露出閘極16。 圖12所示為一半導體界面的剖面的示意圖，其係從該基 板以蝕刻法去除閘極16，再向下挖掘S i基板11，直到形成 與源極14及没極15的延長部（extension) 17—樣深度的溝 為止c 圖13所示為一半導體界面的剖面的示意圖，其係在基板1 挖下的部分植入磷原子，在2個延長部（extension) 17之間 略深的位置處形成厚〇.3ym左右、濃度l〇I7/cm3左右的 摻雜區域12。磷原子只必須植入Si基板11上所形成的溝的 底部，其他部分因被罩幕用氧化膜41所覆蓋，故不必擔心 礙原子會植入到源極14及沒極15的部分。又，若要將捧雜 區域12也延伸到水平方向而不限於溝的正下方，則可將鱗 原子植入的角度控制於斜方向而非垂直的角度即可。 圖14所示為一半導體界面的剖面的示意圖，其係在該基 -14- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 546705 A7 _ ~__B7_ 五、發明説明（12 ) 板上以與實施例1所述相同的方法進行氫終端處理，從N型 摻雜區域12使碌原子偏析在溝中的表面，而在表面的氫原 子層下形成厚1原子層、濃度l〇18/cm3左右的N型得塔摻雜層 13。位於該位置的N型得塔摻雜層13與圖5所説明的N型得塔 摻雜層13同様地具有在PM0S中做為穿通（punch through) 阻隔層的功能。 圖15所示為一半導體界面的剖面的示意圖，其在該基板 的溝中埋入雜質濃度低的矽結晶，於其上再形成具有絶緣 層及閘極16之PM0S構造。要製得此一構造，首先與實施例1 所述者同樣地將基板的溫度保持於2〇〇°C左右，在保持N型 得塔摻雜層13表面的氫終端構造的狀態下，吸附si原子， 成長出矽結晶而埋入。其次，以習知的方法形成包夹絶緣 膜的閘極16並除去罩幕用氧化膜41即可。結果製得具有n 型得塔摻雜層13所形成的穿通（pUnch through)阻隔層的 PM0S。該PM0S與習知者相較之下其電阻値較低，電氣特性 優良。又，在本實施例中由於在形成源極及汲極後又形成 得塔摻雜層，故容易控制溫度以保持得塔摻雜層的磷原子 分布。 (其他） 在上述各實施例的説明中，係說明了在N型得塔摻雜層中 使磷原子偏析而在P型得塔摻雜層中使硼原子偏析者，但鱗 原子可以被V族原子取代，硼原子可被ΙΠ族原子取代。又 ，即使氫終端處理用的氫原子殘留，亦不會對M〇s的機能造 成阻礙，故沒有對除去的過程做說明，但當然增設除去的 -15- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X297公釐) 546705 A7 —---- -B7 五、發明説明（13 ) 步帮亦可。又，實施例5中在罩幕用氧化膜41的表面亦吸附 有氫終端處理用的氫原子，但其在除去氧化膜41時同時被 除去。 tgg的功敔 與用分子線磊晶法直接沉積1原子層之摻雜劑原子的方 法相較之下，其程序較簡單，可降低製造成本。 圖面的簡單説明 圖1所示為本發明可使用的矽基板的原子構造的示意圖。 圖2所示為半導體界面之一例之原子構造之示意圖，其係 在Si基板以（1〇〇)面為主面的基板表面藉由離子植入摻雜 碟原子，形成厚0.3/zm左右、濃度l〇17/cm3左右的N型摻雜 區域2。 圖3所示為在圖2之Si基板（100)面上進行氫終端處理後 基板内部的磷原子偏析到基板表面的原子構造的示意圖。 圖4所示為圖3之Si基板的（100)面被氫終端處理的面上 沉積Si原子，並於該構造上於低溫下成長矽結晶時的原子 構造的示意圖。 圖5(A)至5(E)係說明將可做為穿通（punch through)阻 隔層使用的N導電型得塔摻雜層埋入之後，作成P通道型 MOSFET (PM0S)的順序。 圖6(A)至圖6(D)所示為在PM0S中將N型得塔摻雜層做 為穿通（punch through)阻隔層使用的同時，將P型得塔摻 雜層做為源極及>及極的延長部（extension)使用，作成P通 道型MOSFET (PM0S)的順序。 16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 546705 A7 ____ B7_ 五、發明説明（14 ) 圖7(A)至圖7(D)所示為具有N型得塔摻雜層所形成的 穿通（punch through)阻隔層的PM0S與以P型得塔摻雜層做 為穿通（punch through)阻隔層的NM0S的組合後形成CMOS 的順序。 圖8(A)至圖8(C)所示係在半導體基板的正反兩面形 成具有N型得塔摻雜層13所形成的穿通（punch through)阻 隔層的PM0S順序的前半部。 圖9所示係接著圖8在半導體基板的正反兩面形成具有n 型得塔摻雜層13所形成的穿通（punch through)阻隔層的 PM0S順序。 圖10所示為一半導體界面的放大示意圖，其在Si基板的 表面上以習知的方法形成P導電型的源極、汲極、延長部 (extension)及閘極。 圖11所示為一半導體界面的剖面的示意圖，其係在圖1〇 的基板上以習知的方法沉積蝕刻罩幕用的矽氧化膜，再使 表面平坦化而露出閘極。 圖12所示為一半導體界面的剖面的示意圖，其係從圖u 的基板以蝕刻法去除閘極，再向下挖掘Si基板，直到形成 與源極及汲極的延長部（extensi〇n) 一樣深度的溝。 圖1·3所示為一半導體界面的剖面的示意圖，其係在圖12 的基板挖下的部分植入磷原子，在2個延長部（extensi〇n) 之間略深的位置處形成N型摻雜區域12。 圖14所示為一半導體界面的剖面的示意圖，其係在圖η 的基板上以與實施例1所述相同的方法進行氫終端處理，從 •17- 本紙張尺度適用巾a @家標準(CNS) A4規格㈣x 297公爱) -- 546705 A7 B7 五、發明説明（15 ) ^ ~ ：- Μ摻雜區域则原子偏析在溝中的表面，而在表面的氫 原子層下形成Ν型得塔摻雜層13。 圖15所示為一半導體界面的剖面的示意圖，其在圖“的 基板的溝中埋入雜質？辰度低的發結晶，於其上再形成具有 絶緣層及閘極之PM0S構造。 符號説明 11…Si結晶、12··· Ν型摻雜區域、13··· Ν型得塔摻雜層 、14…P導電型源極、15…P導電型之汲極、16…閘極、17 •••P導電型之延長部（extension)、22··· P型摻雜區域、23 …P型得塔摻雜層、24…N導電型之源極、25…N導電型之汲 極、27…N導電型之延長部（extension)、28···以餘刻削除 的部分、31…導電線配線、32…元件分離用氧化膜、41… 姓刻罩幕用的石夕氧化膜。 -18 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. ABCD 546705 六、申請專利範圍 1· 一種半導體裝置之製造方法，其係藉由使存在於半導體 基板中之雜質偏析於該半導體基板的表面，以形成雜質 濃度高於該基板的雜質薄層者。 2· 一種半導體裝置之製造方法，其包含摻雜步驟，其於基 板中滲雜第1雜質；偏析步驟，其將與摻雜於前述基板 内部之第1雜質相異的原子添加於表面，並使摻雜於前 述基板内部的雜質偏析於表面而吸附之；埋入步驟，將 前述吸附及偏析步驟所偏析的區域埋入基板内部；及形 成包含導電型與前述第1雜質相反之第2雜質之區域之 步驟。 3·根據申請專利範圍第2項之半導體裝置之製造方法，其 中前述偏析步驟所得之雜質層係以1原子層到20原子層 之厚度析出。 4·根據申請專利範圍第2項之半導體裝置之製造方法，其 中前述偏析步驟中摻雜於前述基板表面中之與第1雜質 相異之原子為氫原子。 5·根據申請專利範圍第2項之半導體裝置之製造方法，其 中前述偏析步驟係在上述基板表面上以0.5原子層以上 及2原子層以下之密度吸附氫原子而進行上述偏析者。 6·根據申請專利範圍第2項之半導體裝置之製造方法，其 中在半導體基板内形成上述雜質薄層之步驟係在將上 述氫原子保持於表面之狀態下，將上述基板保持於30°c 以上、400°C以下之溫度而沉積與上述基板相同之原子 者。 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) A8 B8 C8 D8 546705 六、申請專利範圍 7· 一種半導體裝置之製造方法，其包含在半導體基板内的 全面或一部分摻雜雜質之步驟；形成雜質薄層之步驟； 將上述雜質薄層埋入半導體基板内部之步驟；在上述半 導體基板中摻雜導電型與上述雜質相反之雜質之步驟 ;形成上述相反導電型雜質薄層之步驟；藉由蝕刻將上 述相反導電型雜質薄層切斷成連續的2個區域之步驟； 形成絶緣層之步驟；形成閘極之步驟；及形成源極及沒 極之步驟。 8. 一種半導體裝置，其係由根據申請專利範圍第1項之製 造方法製得者’其在半導體基板上具有濃度高於該基板 的雜質濃度的一對雜質區域，且至少該一對雜質區域所 夾的區域上之上述基板上，具有可控制上述一對雜質區 域間流動的電流的控制性電極，且該半導體裝置具有至 少一層濃度高於上述基板的雜質濃度'的雜質薄層，上述 雜質薄層的厚度為1原子脣以上20原子層以下。 -20- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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