KR20030044838A - 반도체장치 - Google Patents

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Abstract

본 발명은 양산성 및 땜납실장성이 우수한 반도체장치를 제공한다.
반도체장치는, 기판(11)과, 이 기판(11)상에 배치된 반도체칩(14) 및, 기판 (11)내에 형성되고, 반도체칩(14)과 접속하는 전극(13)을 갖춘 리드리스 패키지 구조의 반도체장치에 있어서, 기판(11)의 측면에 형성되고, 기판의 이면에서부터 표면에 도달하지 않는 깊이까지 움푹 패이며, 전극(13)의 적어도 일부를 노출하는 凹부(16)와, 이 凹부(16)내의 전극(13)이 노출된 부분에 기판(11)의 측면에 도달하지 않는 두께로 형성된 금속(17)을 구비하고 있다.

Description

반도체장치 {SEMICONDUCTOR DEVICE}
본 발명은 수지밀봉식의 리드리스(leadless) 패키지구조의 반도체장치에 관한 것이다.
근래, 휴대단말의 소형화의 요구에 부응하기 위해, 반도체장치의 리드리스 패키지화가 진행되고 있다. 세라믹기판에서는 기판의 단면(端面)에 관통구멍이 형성된 단면 관통구멍구조를 채용하는 것이 땜납실장성의 관점에서도 일반적이다.
한편, 저비용화의 요구에 부응하기 위해, 칩이 수지밀봉된 플라스틱 패키지화의 검토도 진행되고 있다. 이 플라스틱 패키지중에서도, 특히 액상수지를 이용한 수지인쇄방식은 종래의 트랜스퍼 몰드방식과 비교하여 고가의 금형이 불필요하게 되기 때문에, 비용의 저감을 도모하는 방식으로서 유력하다.
그렇지만, 단면 관통구멍구조를 채용한 기판에 수지인쇄방식에 의한 밀봉을 적용하면, 도 12에 나타낸 바와 같이 관통구멍(51)의 개구부에 수지(18)가 들어가 단면전극(13)을 막아 버린다는 문제가 발생한다.
또, 도 13 내지 도 15에 나타낸 바와 같이 단면 관통구멍구조를 채용하지 않고, 통상의 비아홀(via hole; 61)을 채용한 LGA(Land Grid Array) 방식으로 하면, 상술한 문제는 발생하지 않기 때문에 수지밀봉 프로세스적으로는 가장 적합하다. 그러나, 이 구조의 경우, 마더보드 실장후의 땜납의 기어올라가는 정도가 눈으로 보는 것에 의해 확인할 수 없는 등의 실장성 문제가 발생한다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 그 목적으로 하는 바는 양산성 및 땜납실장성이 우수한 반도체장치를 제공함에 있다.
도 1a는 본 발명의 제1실시형태에 따른 수지밀봉후의 반도체장치를 나타낸 사시도이고,
도 1b는 본 발명의 제1실시형태에 따른 수지밀봉전의 반도체장치를 나타낸 사시도,
도 2는 본 발명의 제1실시형태에 따른 반도체장치를 나타낸 평면도,
도 3은 도 2의 화살표(Ⅲ)방향에서의 반도체장치를 나타낸 측면도,
도 4는 도 2의 화살표(Ⅳ)방향에서의 반도체장치를 나타낸 측면도,
도 5는 본 발명의 제1실시형태에 따른 반도체장치를 나타낸 일부 이면도,
도 6은 본 발명의 제2실시형태에 따른 반도체장치를 나타낸 사시도,
도 7은 도 6의 화살표(Ⅶ)방향에서의 반도체장치를 나타낸 측면도,
도 8은 도 6의 화살표(Ⅷ)방향에서의 반도체장치를 나타낸 측면도,
도 9는 본 발명의 제3실시형태에 따른 반도체장치를 나타낸 사시도,
도 10은 본 발명의 제4실시형태에 따른 반도체장치를 나타낸 사시도,
도 11은 본 발명의 각 실시형태에 따른 반도체장치의 凹부의 변형례를 나타낸 일부 이면도,
도 12는 종래기술에 따른 단면 관통구멍구조의 반도체장치를 나타낸 사시도,
도 13은 종래기술에 따른 LGA 방식의 반도체장치를 나타낸 평면도,
도 14는 도 12의 화살표(XⅣ)방향에서의 반도체장치를 나타낸 측면도,
도 15는 도 12의 화살표(XV)방향에서의 반도체장치를 나타낸 측면도이다.
<도면부호의 설명>
11 -- 시트기판, 12 -- 제1이면전극,
13 -- 제2이면전극,
14 -- 능동소자를 갖춘 반도체칩,
15 -- 본딩와이어, 16 -- 凹부,
17 -- 측면 금속(metallize), 18 -- 밀봉수지,
21 -- 하층기판, 22 -- 상층기판,
31 -- 능동소자 및 수동소자를 갖춘 반도체칩,
41 -- 자성체를 포함하는 밀봉수지.
본 발명은 상기 목적을 달성하기 위해 이하에 나타내는 수단을 이용하고 있다.
본 발명의 1시점에 따른 반도체장치는, 기판과, 상기 기판상에 배치된 반도체칩 및, 상기 기판내에 형성되고, 상기 반도체칩과 접속하는 전극을 갖춘 리드리스 패키지 구조의 반도체장치에 있어서, 상기 기판의 측면에 형성되고, 상기 기판의 이면에서부터 표면에 도달하지 않는 깊이까지 움푹 패이며, 상기 전극의 적어도 일부를 노출하는 凹부와, 상기 凹부내의 상기 전극이 노출된 부분에 상기 기판의 상기 측면에 도달하지 않는 두께로 형성된 금속을 구비하고 있다.
(발명의 실시형태)
본 발명의 실시형태를 이하에 도면을 참조하여 설명한다. 이 설명에 있어서, 전도면에 걸쳐 공통하는 부분에는 공통하는 참조부호를 붙인다.
제1실시형태
제1실시형태는 기판의 측면에 있어서 기판의 이면에서부터 표면에 도달하지 않는 깊이의 凹부를 형성하고, 이 凹부로부터 땜납실장성을 확인할 수 있는 것이다.
도 1a는 본 발명의 제1실시형태에 따른 수지밀봉후의 반도체장치의 사시도를 나타낸다. 도 1b는 본 발명의 제1실시형태에 따른 수지밀봉전의 반도체장치의 사시도를 나타낸다. 도 2는 본 발명의 제1실시형태에 따른 반도체장치의 평면도를 나타낸다. 도 3은 도 2의 화살표(Ⅲ)방향에서의 반도체장치의 측면도를 나타낸다. 도 4는 도 2의 화살표(Ⅳ)방향에서의 반도체장치의 측면도를 나타낸다. 도 5는 본 발명의 제1실시형태에 따른 반도체장치의 일부 이면도를 나타낸다. 이하에, 제1실시형태에 따른 반도체장치의 구조에 대해 설명한다.
도 1 내지 도 5에 나타낸 바와 같이, 시트기판(11)내에 제1이면전극(12)이 배치되고, 이 제1이면전극의 주위에서의 시트기판(11)내에 제2이면전극(13)이 복수개 배치되어 있다. 제1이면전극(12)상에는 능동소자를 갖춘 반도체칩(14)이 탑재되고, 이 반도체칩(14)과 제2이면전극(13)이 각각 본딩와이어(15)로 접속되어 있다. 이러한 반도체칩(14)은 밀봉수지(18)로 밀봉되어 있다.
그리고, 제1실시형태에 따른 반도체장치는, 시트기판(11)의 측면에 있어서 시트기판(11)의 이면에서부터 내부로 움푹 패인 예컨대 사각형상의 凹부(16)가 형성되어 있다. 이 凹부(16)는 시트기판(11)의 이면에서부터 표면에까지 도달하지 않는 깊이이고, 또한 제2이면전극(13)의 적어도 일부를 각각 노출하고 있다.
또, 凹부(16)에 의해 노출된 제2이면전극(12)의 측면에는 측면 금속(metalli ze; 17)이 형성되어 있다. 이 측면 금속(17)은 시트기판(11)의 측면에까지 도달하지 않도록 형성되어 있다.
상기 제1실시형태에 따른 반도체장치는, 다음과 같은 방법으로 제조된다. 먼저, 시트기판(11)을 제작한다. 이 때, 양산성을 고려하여 낱 조각(個片)의 시트기판(11)을 복수개 배치하고, 예컨대 5행 ×5열의 25개의 시트기판(11)으로 이루어진 레이아웃을 형성한다. 다음으로, 시트기판(11)의 측면에 이면에서부터 凹부(16)를 형성한다. 여기에서, 수지인쇄방식을 채용했을 때에 문제가 되는 수지누출을 회피하기 위해, 凹부(16)의 깊이는 시트기판(11)의 표면에 도달하지 않는 깊이로 한다. 다음으로, 凹부(16)내에 제2이면전극(13)과 접속하는 측면 금속(17)을 형성한다. 이 때, 수지밀봉후의 다이싱 공정에 지장이 없도록 하기 위해, 측면 금속(17)은 凹부(16)내에 머물고, 또한 절단후의 패키지 측면에 노출하지 않는 크기로 한다. 이렇게 하여 얻어진 시트기판(11)에 반도체칩(14)을 실장한다. 다음으로, 수지인쇄방식으로 반도체칩(14)을 수지(18)로 밀봉하고, 다이싱 방식으로 시트기판(11)을 낱 조각으로 분리하여 완성한다.
상기 제1실시형태에 의하면, 凹부(16)의 깊이는 시트기판(11)의 표면에 도달하지 않는 깊이로 한다. 이 때문에, 수지인쇄방식을 채용한 경우에도 凹부(16)내에 수지(18)가 들어가는 것을 방지할 수 있다. 따라서, 양산성이 우수한 반도체장치를 제공할 수 있다.
또, 시트기판(11)의 측면에서부터 제2이면전극(13)의 측면에 형성된 측면 금속(16)을 눈으로 보는 것이 가능하다. 이 때문에, 땜납실장성을 눈으로 보는 것에 의해 확인할 수 있다.
제2실시형태
제2실시형태는 제1실시형태에서의 기판을 다층으로 변형한 구조이다.
도 6은 본 발명의 제2실시형태에 따른 반도체장치의 사시도를 나타낸다. 도 7은 도 6의 화살표(Ⅶ)방향에서의 반도체장치의 측면도를 나타낸다. 도 8은 도 6의 화살표(Ⅷ)방향에서의 반도체장치의 측면도를 나타낸다. 이하에, 제2실시형태에 따른 반도체장치의 구조에 대해 설명한다. 한편, 제1실시형태와 다른 구조에 대해 주로 설명한다.
도 6 내지 도 8에 나타낸 바와 같이, 제2실시형태에 따른 반도체장치에서는 시트기판(11)이 다층으로 되어 있고, 예컨대 하층기판(21)과 상층기판(22) 2층으로 되어 있다. 그리고, 하층기판(21)의 측면에 있어서, 이 하층기판(21)의 표면에서부터 이면까지 돌파한 凹부(16)가 형성되어 있다. 이 凹부(16)는 제1실시형태와마찬가지로 제2이면전극(12)의 적어도 일부를 각각 노출하고 있다. 또, 凹부(16)에 의해 노출된 제2이면전극(12)의 측면에는 측면 금속(17)이 형성되어 있다. 이 측면 금속(17)은 제1실시형태와 마찬가지로 시트기판(11)의 측면에까지 도달하지 않도록 형성되어 있다.
한편, 시트기판(11)은 3개 이상의 층으로 되어도 좋다. 이 경우, 반도체칩 (14)이 탑재되는 최상층의 기판 또는 이 최상층의 기판을 포함하는 수개층의 기판에 凹부(16)를 형성하지 않으면 좋다. 그리고, 최하층의 기판 또는 이 최하층의 기판을 포함하는 수개층의 기판에만 凹부(16)를 형성하면 좋다.
상기 제2실시형태에 의하면, 제1실시형태와 마찬가지의 효과를 얻을 수 있다.
더욱이, 제2실시형태에서는 상층기판(22)에는 凹부(16)를 형성하지 않고, 하층기판(21)에는 관통하는 凹부(16)를 형성하며, 이들 상층기판(22) 및 하층기판 (21)을 합침으로써 시트기판(11)을 형성하고 있다. 따라서, 제1실시형태와 같이 凹부(16)를 시트기판(11)의 이면에서부터 표면에 도달하지 않는 깊이로 제어하여 형성할 필요가 없어진다. 이 때문에, 제1실시형태보다도 凹부(16)의 형성이 용이해진다.
제3실시형태
제3실시형태는 제1실시형태에 따른 반도체칩에 능동소자뿐만 아니라 수동소자도 탑재한 구조이다.
도 9는 본 발명의 제3실시형태에 따른 반도체장치의 사시도를 나타낸다. 이하에, 제3실시형태에 따른 반도체장치의 구조에 대해 설명한다. 한편, 제1실시형태와 마찬가지의 구조에 대해서는 설명을 생략한다.
도 9에 나타낸 바와 같이, 제3실시형태에 따른 반도체장치는 반도체칩(31)에 능동소자와 RLC 수동소자를 갖추고 있다. 예컨대, L과 C로 이루어진 임피던스 변환회로를 형성하여 정합회로 내장형의 전력증폭기를 구성해도 좋다. 또, 수동소자는 표면실장형 부품을 사용해도 좋고, 미리 기판(11)에 내장해 두어도 좋다.
상기 제3실시형태에 의하면, 제1실시형태와 마찬가지로 양산성 및 땜납실장성이 우수한 정합회로 내장형의 전력증폭기를 제공할 수 있다.
한편, 제3실시형태의 구조는 다층기판으로 이루어진 제2실시형태에 적용하는 것도 가능하다.
제4실시형태
제4실시형태는 제1실시형태에 따른 밀봉수지에 자성체를 포함시킨 구조이다.
도 10은 본 발명의 제4실시형태에 따른 반도체장치의 사시도를 나타낸다. 이하에, 제4실시형태에 따른 반도체장치의 구조에 대해 설명한다. 한편, 제1실시형태와 마찬가지의 구조에 대해서는 설명을 생략한다.
도 10에 나타낸 바와 같이, 제4실시형태에 따른 반도체장치에서는 자성체가 분산된 밀봉수지(41)가 이용된다. 그리고, 예컨대 수지내에 자성체를 포함시킨 밀봉수지(41)를 형성한 후, 이 밀봉수지(41)로 반도체칩(14)이 밀봉된다.
상기 제4실시형태에 의하면, 제1실시형태와 마찬가지의 효과를 얻을 수 있다.
더욱이, 제4실시형태에서는 전력증폭기를 마더보드에 실장했을 때에 문제가 될 수 있는 불필요한 복사 등에 대해서도 자성체를 포함하는 밀봉수지(41)가 반도체칩(14)을 실드하고 있기 때문에 노이즈의 저감을 도모할 수 있다.
한편, 제4실시형태의 구조는 다층기판으로 이루어진 제2실시형태나 수동소자를 탑재한 제3실시형태에 적용하는 것도 가능하다.
그 외, 본 발명은 상기 각 실시형태에 한정되는 것은 아니고, 실시단계에서는 그 요지를 이탈하지 않는 범위에서 여러 가지로 변형하는 것이 가능하다. 예컨대, 다음과 같은 구조로 변형하는 것이 가능하다.
凹부(16)의 형상은 사각형에 한정되지 않고, 예컨대 도 11에 나타낸 바와 같이 사각형의 각부분을 둥글게 한 반원형상으로 해도 좋다.
와이어본딩을 이용한 전형적인 페이스업 타입의 실장방식에 한정되지 않고, 플립칩 타입의 실장방식으로 해도 좋다.
더욱이, 상기 실시형태에는 여러 단계의 발명이 포함되어 있고, 개시되는 복수의 구성요건에서의 적당한 조합에 의해 여러 발명이 추출될 수 있다. 예컨대, 실시형태에 개시되는 전체 구성요건에서 몇개의 구성요건이 삭제되어도 발명이 해결하고자 하는 과제란에서 서술한 과제를 해결할 수 있고, 발명의 효과란에서 서술되는 효과가 얻어지는 경우에는 이 구성요건이 삭제된 구성이 발명으로서 추출될 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 양산성 및 땜납실장성이 우수한반도체장치를 제공할 수 있다.

Claims (9)

  1. 기판과,
    상기 기판상에 배치된 반도체칩 및,
    상기 기판내에 형성되고, 상기 반도체칩과 접속하는 전극을 갖춘 리드리스 패키지 구조의 반도체장치에 있어서,
    상기 기판의 측면에 형성되고, 상기 기판의 이면에서부터 표면에 도달하지 않는 깊이까지 움푹 패이며, 상기 전극의 적어도 일부를 노출하는 凹부와,
    상기 凹부내의 상기 전극이 노출된 부분에 상기 기판의 상기 측면에 도달하지 않는 두께로 형성된 금속을 구비한 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 기판은 적어도 2이상의 다층기판이고,
    상기 凹부는 상기 다층기판중 최상층의 기판 또는 이 최상층의 기판을 포함하는 다층기판 이외의 기판내에 형성되어 있는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 凹부는 상기 다층기판중 최하층의 기판 또는 이 최하층의 기판을 포함하는 다층기판내에 형성되어 있는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 반도체칩은 능동소자를 갖추고 있는 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 반도체칩은 수동소자를 더 갖추고 있는 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상기 기판, 상기 반도체칩 및 상기 전극상에 형성된 밀봉수지를 더 구비한 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서, 상기 밀봉수지는 자성체를 포함하는 것을 특징으로 하는 반도체장치.
  8. 제1항에 있어서, 상기 반도체칩과 상기 전극은 본딩와이어로 접속되어 있는 것을 특징으로 하는 반도체장치.
  9. 제1항에 있어서, 상기 凹부는 사각형상 또는 반원형상인 것을 특징으로 하는 반도체장치.
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