KR20030009177A - 반도체 기억장치 및 그 제조방법 - Google Patents

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KR20030009177A
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모리요시히로
츠즈미타니아키히코
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은 상부전극을 노출시키는 것에 의한 용량절연막의 특성의 열화를 피하기 위한 반도체 기억장치 및 그 제조방법을 제공하기 위한 것으로, 반도체 기억장치인 DRAM의 메모리셀에서, 제 1 층간절연막(18) 상에는 비트선 플러그(20b)에 접속되는 비트선(21a)과, 국소배선(21b)이 설치되어 있다. 그리고, 상부 배리어메탈(36)의 상면과 측면, Pt막(35) 및 BST막(34)의 측면에 걸쳐, TiAlN으로 이루어지는 접속용 도체막(37)이 설치되어 있다. 상부전극(35a)을 구성하는 Pt막(35) 상에 컨택트가 설치되어 있지 않고, 접속용 도체막(37), 더미하부전극(33b), 더미셀 플러그(30) 및 국소배선(21b)에 의해 상부전극(35a)이 상층배선(Cu 배선(42))에 접속되어 있다. Pt막(35)이 환원성 분위기에 노출되지 않으므로, 용량절연막(34a)의 특성열화를 방지할 수 있다.

Description

반도체 기억장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 기억장치 및 그 제조방법에 관한 것으로, 특히, 고유전체막이나 강유전체막을 이용하는 것의 메모리셀구조에 관한 것이다.
최근, 대용량의 메모리용량과 고속의 데이터 전송속도가 요구되는 멀티미디어 기기용으로 고성능 논리회로에 DRAM을 혼재한 DRAM 혼재 프로세스가 실용화되고 있다.
그러나, 종래의 DRAM 프로세스는 기억용량부가 되는 커패시터의 용량절연막의 형성에 고온의 열처리를 필요로 하기 때문에, 고성능 논리회로에서의 트랜지스터의 불순물확산층의 불순물농도 프로파일을 악화시키는 등의 결함이 있다. 또, DRAM이나 FeRAM 등의 메모리단체 프로세스에서도 메모리셀 트랜지스터의 미세화를 도모하는 데에는 가능한 한 고온의 열처리는 피하는 것이 바람직하다.
그래서, 기억용량부의 용량유전체막으로서, 저온에서의 형성이 가능하고 메모리셀 사이즈의 미세화가 가능한 고유전체막을 이용한 MIM(Metal-Insulator- Metal) 커패시터의 개발이 필수로 되어 있다. 이 고유전체막으로서는 BST막((BaSr) TiO3막) 등의 퍼로브스카이트(perovskite)구조를 갖는 유전체막이 있다. 한편, 이 MIM 커패시터의 메탈전극을 구성하는 재료로서는 내산화성이 강한 Pt가 일반적으로는 유망시되고 있다. 또, 강유전체막으로서도, SBT막(SrBi2Ta2O9막)이나 BTO막(Bi4Ti3O12막) 등의 퍼로브스카이트구조를 갖는 유전체막이 자주 이용된다.
그러나, 종래의 기억용량부가 되는 MIM 커패시터에서는 다음과 같은 결함이 있었다.
우선, 용량절연막 상에 설치된 Pt 전극(상부전극)에 직접 컨택트홀을 형성하면 컨택트 플러그를 형성할 때의 환원분위기 등이 커패시터의 특성에 악영향을 미칠 우려가 있다. 일반적으로, 유전체막은 산화물인 경우가 많으므로, 환원분위기에 의해 유전체막 중의 산소결손을 생기게 하는 일 등이 있기 때문이다. 특히, 용량절연막이 고유전체막이나 강유전체막인 경우에는, 산소결손을 생기게 할 우려가 많다. 특히, 퍼로브스카이트구조를 갖는 유전체막에서는 산소결손에 의한 특성의 열화가 현저히 나타난다.
또, 종래 Pt 전극을 사용하지 않은 DRAM 등의 디바이스에서는 신규재료인 Pt 전극으로의 컨택트형성 등의 공정에서는 기존의 설비와의 공용화가 어렵고, 전용설비에서의 운용이 필요하게 된다. 예를 들어, 층간절연막에 Pt 전극에 도달하는 컨택트홀을 개구하였을 때 등, Pt 전극이 노출하였을 때에는 Pt가 스퍼터링되므로, 챔버의 벽면이나 챔버 내의 부재 등에 Pt가 부착되어 있다. 이 챔버를 그대로 사용하면, 트랜지스터의 활성영역 등에 Pt가 침입하여 트랜지스터 동작에 악영향을 미칠 우려가 있기 때문이다.
본 발명의 목적은 용량절연막 상의 Pt 등으로 이루어지는 상부전극에 직접이 아니라 간접적으로 접속되는 배선층을 설치하는 수단을 강구함으로써, MIM 커패시터의 특성이 좋은 반도체 기억장치 및 그 제조방법을 제공하는 것에 있다.
또, 본 발명은 전용설비를 필요로 하지 않아 제조비용을 절감할 수 있는 반도체 기억장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
도 1의 (a), (b)는 각각 차례대로 본 발명의 제 1 실시예에서의 반도체 기억장치 중 메모리부의 일부 구조를 나타내는 단면도 및 상부전극 ·접속용 도체막을 나타내는 평면도.
도 2의 (a)∼(c)는 본 발명의 제 1 실시예에서의 반도체 기억장치의 제조공정을 나타내는 단면도.
도 3은 본 발명의 제 2 실시예에서의 반도체 기억장치 중 메모리부의 일부 구조를 나타내는 단면도.
도 4는 본 발명의 제 3 실시예에서의 반도체 기억장치 중 메모리부의 일부 구조를 나타내는 단면도.
도 5는 본 발명의 제 4 실시예에서의 반도체 기억장치 중 메모리부의 일부 구조를 나타내는 단면도.
도 6은 본 발명의 제 5 실시예에서의 반도체 기억장치 중 메모리부의 일부 구조를 나타내는 단면도.
도 7의 (a)∼(c)는 본 발명의 제 5 실시예에서의 반도체 기억장치의 제조공정을 나타내는 단면도.
도 8의 (a), (b)는 제 6 실시예에서의 반도체 기억장치 중 메모리부의 일부 구조를 나타내는 단면도 및 상부전극 ·접속용 도체막구조를 나타내는 평면도.
도 9의 (a)∼(c)는 제 6 실시예에서의 반도체 기억장치의 제조공정을 나타내는 단면도.
도 10의 (a), (b)는 제 7 실시예에서의 반도체 기억장치 중 메모리부의 일부 구조를 나타내는 단면도 및 상부전극 ·도체측벽구조를 나타내는 평면도.
도 11의 (a)∼(c)는 제 7 실시예에서의 반도체 기억장치의 제조공정을 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체기판 11 : 소자분리용 절연막
12, 15 : 게이트전극 13 : 소스영역
14 : 게이트절연막 16 : 절연성 측벽
18 : 제 1 층간절연막 20a : 하층 메모리셀 플러그
20b : 비트선 플러그 20c : 하부 더미셀 플러그
20d : 하층 배선플러그 21a : 비트선
21b, 23, 24, 25 : 국소배선 22 : 제 2 층간절연막
30a : 상층 메모리셀 플러그 30b : 더미셀 플러그
30c : 배선플러그 32a : 하부 배리어메탈
32b : 더미 배리어메탈 33a : 하부전극
33b : 더미 하부전극 34a : 용량절연막
34b : 용량절연막 연장부 35 : Pt막
35a : 상부전극 35b : 상부전극 연장부
36 : 상부 배리어메탈 37 : 접속용 도체막
38 : 마스크 40 : 도체측벽
41 : 제 3 층간절연막 42 : Cu 배선
43 : 하드마스크
본 발명의 반도체 기억장치는 반도체기판 상의 절연층 상에 설치되고, 하부전극, 상부전극 및 하부전극과 상부전극과의 사이에 개재하는 용량절연막으로 구성되는 기억용량부와, 상기 기억용량부의 상부전극, 용량절연막에 각각 연속하여 설치된 용량절연막 연장부 및 상부전극 연장부와, 상기 상부전극 연장부 및 상기 용량절연막 연장부의 하방에 위치하는 부분을 포함하도록 설치된 더미도체부재와, 상기 상부전극 연장부 및 용량절연막 연장부의 측면에 접하며, 상기 더미도체부재에 접속되는 도체부재와, 상기 더미도체부재에 전기적으로 접속되는 상층배선을 구비한다.
이에 따라, 상부배선을 상부전극에 직접 접속시킬 필요가 없어지므로, 상부전극을 Pt 등에 의해 구성했을 때에도 용량절연막이 환원분위기에 노출되는 것에기인하는 용량절연막의 특성 열화를 방지할 수 있다.
상기 도체부재는 상기 상부전극 연장부 및 용량절연막 연장부의 측면을 전체 둘레에 걸쳐 덮고 있음으로써, 보다 확실한 전기적 접속이 가능하게 된다.
상기 용량절연막은 고유전체막 또는 강유전체막이어도 된다.
상기 절연층을 끼워 상기 기억용량부의 하방에 형성된 비트선과, 상기 비트선과 동일한 도체막으로 형성된 국소배선과, 상기 절연층을 관통하여 더미하부전극과 상기 국소배선을 접속하는 도체플러그를 추가로 구비함으로써, 비트선용 도체막을 이용하여 비트선 하부설치형 메모리에 적합한 구조를 얻을 수 있다.
상기 절연층의 하방에서 반도체기판 상에 설치된 소자분리용 절연막과, 상기 반도체기판의 상기 소자분리용 절연막에 의해 둘러싸이는 영역에 설치되고, 게이트전극과 상기 반도체기판 내에서 상기 게이트전극의 양측에 설치된 불순물확산층을 갖는 메모리셀 트랜지스터와, 상기 소자분리용 절연막 상에 설치되고, 상기 게이트전극과 동일한 도체막으로 형성된 국소배선과, 상기 절연막을 관통하여 상기 국소배선에 접속되는 도체플러그를 추가로 구비함으로써, 게이트전극의 도체막(폴리실리콘막 등)을 이용하여 비트선 하부설치형 메모리와 비트선 상부설치형 메모리의 양쪽에 적응할 수 있는 구조를 얻을 수 있다.
상기 반도체기판에 설치되고, 게이트전극과 상기 반도체기판 내에서 상기 게이트전극의 양측에 설치된 불순물확산층을 갖는 메모리셀 트랜지스터와, 상기 반도체기판의 상기 불순물확산층은 간격을 두고 설치된 다른 하나의 불순물확산층으로 형성된 국소배선과, 상기 절연층을 관통하여 상기 국소배선에 접속되는 도체플러그를 추가로 구비함으로써, 소스 ·드레인영역을 형성하기 위한 프로세스를 이용하여 비트선 하부설치형 메모리와 비트선 상부설치형 메모리의 양쪽에 적응할 수 있는 구조를 얻을 수 있다.
상기 더미도체부재는 적어도 상기 절연층에 측방을 둘러싸는 영역에 설치되어 있고, 상기 도체부재는 상기 상부전극 연장부와 상기 더미도체부재에 접촉함으로써, 더미하부전극을 설치하지 않고 상부전극 연장부와 상층배선을 전기적으로 접속할 수 있으므로, 보다 점유면적이 작은 구조를 얻을 수 있다.
상기 더미도체부재는 국소배선이고, 상기 상층배선은 상기 국소배선에 접촉하고 있어도 된다.
상기 더미도체부재는 더미플러그이고, 상기 도체부재는 상기 더미플러그의 상면 중 적어도 일부와 접촉하고 있어도 된다.
상기 도체부재는 상기 상부전극 연장부 및 용량절연막 연장부의 측면에 걸쳐 설치되고, 상기 더미도체부재의 상면 중 적어도 일부와 접하는 도체측벽이어도 된다.
상기 기억용량부는 통형상의 하부전극, 용량절연막 및 상부전극을 갖고 있음으로써, 비교적 고밀도로 메모리셀을 배치한 반도체 기억장치를 얻을 수 있다.
본 발명의 반도체 기억장치의 제조방법은 하부전극, 상부전극 및 하부전극과 상부전극과의 사이에 개재하는 용량절연막으로 구성되는 기억용량부와, 상기 상부전극과 전기적으로 접속되는 더미도체부재와, 상기 더미도체부재와 전기적으로 접속되는 상층배선을 구비하고 있는 반도체 기억장치의 제조방법에 있어서, 반도체기판 상의 절연층 상에 제 1 도체막을 형성한 후, 제 1 도체막을 패터닝하여 하부전극을 형성하는 공정 (a)와, 상기 하부전극을 덮는 유전체막을 형성하는 공정 (b)와, 상기 유전체막을 덮는 제 2 도체막을 형성하는 공정 (c)와, 상기 제 2 도체막 상에 상기 하부전극의 전체의 일부를 덮는 에칭마스크를 형성하는 공정 (d)와, 상기 제 2 도체막, 상기 유전체막을 패터닝하여, 상기 유전체막으로부터 상기 용량절연막 및 용량절연막 연장부를 형성하고, 상기 제 2 도체막으로부터 상기 상부전극 및 상부전극 연장부를 형성하는 공정 (e)와, 상기 공정 (e) 이후에 기판 상에 제 3 도체막을 퇴적한 후, 상기 제 3 도체막을 패터닝하여, 상기 상부전극 연장부 및 상기 용량절연막 연장부의 측면에 접하면서 상기 더미도체부재와 전기적으로 접속되는 도체부재를 형성하는 공정 (f)를 포함하고 있다.
이 방법에 의해, 공정 (f)에서 도체부재에 의해 상부전극과 더미도체부재가 서로 전기적으로 접속되는 구조가 되어, 상부전극의 상방으로부터 컨택트를 형성할 필요가 없어지므로, 용량절연막의 특성 열화를 방지할 수 있다. 또, 공정 (a)로부터 (f)까지의 사이에서, 종래의 프로세스보다 포토리소그래피공정 등의 증대를 수반하는 경우도 없다.
상기 공정 (a)에서는 상기 제 1 도체막을 패터닝함으로써, 상기 하부전극과, 상기 하부전극과 서로 간격을 둔 영역에 위치하는 더미용 막을 형성하고, 상기 공정 (b)로부터 상기 공정 (e)까지의 사이에 상기 더미용 막을 패터닝함으로써, 상기 더미도체부재의 적어도 일부로서 더미하부전극을 형성하며, 상기 공정 (f)에서는 상기 상부전극 연장부, 상기 용량절연막 연장부 및 상기 더미하부전극의 측면에 접하고, 상기 상부전극 연장부의 상방 중 적어도 일부를 덮는 상기 도체부재를 형성함으로써, 도체부재, 더미하부전극에 의해 상부전극과 상층배선을 전기적으로 접속할 수 있다.
상기 공정 (a) 이전에, 상기 절연층에 측방을 둘러싸는 영역에 상기 더미도체부재의 적어도 일부를 형성하는 공정을 추가로 구비하며, 상기 공정 (f)에서는 상기 더미도체부재의 상면 중 적어도 일부와 접하도록 상기 도체부재를 형성함으로써, 도체부재, 더미도체부재에 의해 상부전극과 상층배선을 전기적으로 접속할 수 있다.
상기 공정 (f)에서는 상기 도체부재로서 상기 상부전극 연장부, 상기 용량절연막 연장부의 측면에 접하며, 상기 상부전극 연장부의 상방 중 적어도 일부를 덮는 도체막을 형성할 수 있다.
상기 공정 (f)에서는 상기 도체부재로서 상기 상부전극 연장부, 상기 용량절연막 연장부의 측면에 접하는 도체측벽을 형성할 수도 있다.
상기 유전체막은 고유전체막 또는 강유전체막이어도 된다.
(실시예)
(제 1 실시예)
본 실시예에서는 본 발명을 비트선이 기억용량부보다 하방에 설치되어 있는 소위 비트선 하부설치형 DRAM 메모리셀 구조에 적용한 예에 대하여 설명한다.
도 1의 (a), (b)는 각각 순서대로 본 발명의 제 1 실시예에서의 반도체 기억장치 중 메모리부의 일부 구조를 나타내는 단면도 및 상부전극 ·접속용 도체막을나타내는 평면도이다. 또, 도 2의 (a)∼(c)는 본 실시예에서의 반도체 기억장치의 제조공정을 나타내는 단면도이다. 이하, 본 실시예에서의 반도체 기억장치의 구조와 제조방법에 대하여 순서대로 설명한다. 여기서, 본 실시예의 각 도면에서는 메모리부의 구조만을 나타내지만, 본 실시예의 반도체 기억장치는 도시되어 있지 않은 논리회로부에서 논리회로소자가 설치되어 있는 혼재형 디바이스이다. 단, 논리회로소자의 구조 자체는 직접 본 발명의 본질과는 관계가 없으므로 도시를 생략한다.
- 메모리셀의 구조 -
도 1의 (a)에 나타내는 바와 같이, 본 실시예의 반도체 기억장치인 DRAM의 메모리셀에서, p형의 Si 기판(10)의 표면부에는 활성영역을 둘러싸는 소자분리용 절연막(11)과, n형 불순물을 도입하여 형성된 소스영역(12) 및 드레인영역(13)이 서로 간격을 두고 설치된다. 또, p형의 Si 기판(10) 중 소스영역(12)과 드레인영역 (13)과의 사이에 개재하는 부분이 채널영역으로서 기능한다. 또, Si 기판(10)의 활성영역 상에서, 소스영역(12)과 드레인영역(13)과의 사이에는 산화실리콘으로 이루어지는 게이트절연막(14)이 설치되고, 게이트절연막(14) 상에는 폴리실리콘으로 이루어지는 게이트전극(15)(워드선의 일부)이 설치되며, 게이트전극(15)의 측면 상에는 산화실리콘으로 이루어지는 절연성 측벽(16)이 설치되어 있다. 상기 소스영역 (12), 드레인영역(13), 채널영역, 게이트절연막(14) 및 게이트전극(15)에 의해 메모리셀 트랜지스터(TR)가 형성되어 있다. 또, 도 1의 (a)에 나타내는 단면에서는 메모리셀 트랜지스터(TR)의 게이트로서 기능하지 않는 게이트전극(15)이 나타나 있지만, 이들은 도 1의 (a)와는 다른 단면에서는 메모리셀 트랜지스터(TR)의 게이트로서 기능하고 있다. 그리고, 각 게이트전극(15)은 지면에 거의 직교하는 방향으로 연장되고, DRAM의 워드선으로 되어 있다.
또, Si 기판(10) 상에는 소자분리용 절연막(11), 게이트전극(15) 및 절연성 측벽(16)을 덮는 BPSG로 이루어지는 제 1 층간절연막(18)이 설치되어 있고, 제 1 층간절연막(18)을 관통하여 소스영역(12)에 도달하는 폴리실리콘으로 이루어지는 하층 메모리셀 플러그(20a)와, 제 1 층간절연막(18)을 관통하여 드레인영역(13)에 도달하는 비트선 플러그(20b)가 설치되어 있다. 또, 제 1 층간절연막(18) 상에는 비트선 플러그(20b)에 접속되는 W/Ti의 적층막으로 이루어지는 비트선(21a)과, 비트선(21a)과는 동일한 W/Ti의 적층막으로 이루어지는 국소배선(21b)이 설치되어 있다. 또, 제 1 층간절연막(18) 상에는 플라즈마 TEOS로 이루어지는 제 2 층간절연막 (22)이 설치되어 있다. 그리고, 제 2 층간절연막(22)을 관통하여 하층 메모리셀 플러그(20a)에 도달하는 상층 메모리셀 플러그(30a)와, 제 2 층간절연막(22)을 관통하여 국소배선(21b)에 도달하는 더미셀 플러그(30b)와, 제 2 층간절연막(22)을 관통하여 국소배선(21b)에 도달하는 배선플러그(30c)가 설치되어 있다.
또, 제 2 층간절연막(22) 상에는 TiAlN으로 이루어지는 하부 배리어메탈(32a)과, 그 위에 형성된 Pt로 이루어지는 하부전극(33a)과, TiAlN으로 이루어지는 더미하부 배리어메탈(32b)과, 그 위에 형성된 더미하부전극(33b)이 설치되어 있다. 또, 제 2 층간절연막(22) 및 하부전극(33a), 더미하부전극(33b)을 덮는 BST막((BaSr) TiO3막)(34)과, BST막(34)을 덮는 Pt막(35)과, Pt막(35)을 덮는 TiAlN으로 이루어지는 상부 배리어메탈(36)이 설치되어 있다.
BST막(34) 중 하부전극(33a)에 접하는 부분이 용량절연막(34a)이고, BST막(34) 중 더미하부전극(33b)에 접하는 부분이 용량절연막 연장부(34b)이다. 또, Pt막(35) 중 하부전극(33a)에 대향하는 부분이 상부전극(35a)이고, Pt막(35) 중 더미하부전극(33b)에 대향하는 부분이 상부전극 연장부(35b)이다. 상기 하부 배리어메탈(32a) 및 하부전극(33a)에 의해 DRAM 메모리셀의 기억노드(SN)가 구성되어 있다. 또한, 하부전극(33a), 용량절연막(34a) 및 상부전극(35a)에 의해 기억용량부(MC)가 구성되어 있다.
그리고, 상부 배리어메탈(36)의 상면 및 측면과, Pt막(35)의 측면 및 BST막(34)의 측면과 제 2 층간절연막(22)에 걸쳐 접속용 도전막(37)이 설치되어 있다. 이 접속용 도전막(37)은 상부 배리어메탈(36)의 전체 상면과, 상부 배리어메탈(36), Pt막(35) 및 BST막(34)의 전체 주위를 둘러싸고 있다. 특히, 더미셀영역(Rdc)에서는 도 1의 (b)에 나타내는 바와 같이, 접속용 도체막(37)은 상부 배리어메탈(36), 상부전극 연장부(35b), 용량절연막 연장부(34b), 더미하부전 극(33b) 및 더미하부 배리어메탈(32b)의 각 측면 상에 설치되어 있다. 이러한 구조에 의해, 접속용 도체막(37)은 상부전극 연장부(35b)와 더미하부전극(33b)(더미하부 배리어메탈(32b))을 서로 전기적으로 접속하고 있다. 또, 접속용 도체막(37)은 반드시 상부 배리어메탈(36)의 전체 상면을 덮고 있을 필요는 없다. 그러나, 접속용 도체막(37)이 상부 배리어메탈의 전체 상면을 덮음으로써 환원성 분위기의 침입을 억제할 수 있다.
또, 제 2 층간절연막(22) 및 접속용 도체막(37) 상에는 플라즈마 TEOS로 이루어지는 제 3 층간절연막(41)이 설치되어 있고, 제 3 층간절연막(41)에는 배선플러그(30c)에 접촉하는 Cu 배선(42)이 매설되어 있다.
즉, 도 1의 (a), (b)에 나타내는 구조에서, 기억용량부(MC), 기억노드(SN), 메모리셀 트랜지스터(TR) 등을 포함하는 유효 메모리셀영역(Rec)과, 더미하부전극 (33b), 용량절연막 연장부(34b), 상부전극 연장부(35b), 더미셀 플러그(30b) 등을 포함하는 더미셀영역(Rdc)이 존재하게 된다.
본 실시예의 특징은 상부전극(35a) 또는 상부전극 연장부(35b)(상부 배리어메탈(36))에 접촉하는 플러그가 설치되어 있지 않고, 접속용 도체막(37), 더미하부전극(33b), 더미셀 플러그(30b), 배선플러그(30c) 및 국소배선(21b)에 의해 상부전극(35a)이 상층의 배선(Cu 배선(42))에 접속되어 있는 점이다.
그리고, 도 1의 (b)에 나타내는 바와 같이, 상부전극(35a)을 구성하는 Pt막(35)(상부 배리어메탈(36))은 다수의 메모리셀에 의해 공유화되어 있고, Pt막(35)의 하방에는 다수의 하부전극(33a)(하부 배리어메탈(32a))과, 더미하부전극(33b)(더미하부 배리어메탈(32b))이 설치되어 있다. 더미하부전극(33b)(더미하부 배리어메탈(32b))은 Pt막(35)의 하방에 복수개 설치되어 있지만, 더미하부전극 (33b)(더미하부 배리어메탈(32b))은 Pt막(35) 중 어느 하나의 일부의 하방에 적어도 하나 설치되어 있으면, 상부전극(35a)과 더미하부전극(33b)이 전기적으로 접속된다.
본 실시예에 의하면, 상부전극을 구성하고 있는 Pt막(35)(상부 배리어메탈 (36))에 접촉하는 플러그가 존재하지 않으므로, 제 3 층간절연막(41) 및 접속용 도체막(37)에 플러그를 매설하기 위한 컨택트홀을 형성할 필요가 없다. 따라서, 종래의 구조와 같이, 상부전극에 컨택트홀을 형성하기 위한 건식 에칭(플라즈마 에칭)공정에서, 상부전극을 구성하는 Pt막이 노출되는 일이 없다. 즉, Pt막이 노출되어 있는 상태에서 환원성 분위기에 노출되면 BST 등으로 이루어지는 용량절연막(특히 고유전체막)에 산소결손을 생기게 할 우려가 있다. 여기서, 본 실시예와 같이 Pt막 상에 TiAlN으로 이루어지는 상부 배리어메탈이 설치되어 있어도, 상부 배리어메탈은 얇은 것, 컨택트홀의 에칭시에는 통상 오버에칭이 행해지므로, 컨택트홀이 Pt로 이루어지는 상부전극에 도달할 가능성이 큰 것 등을 고려하면, 상부 배리어메탈에 용량절연막의 산소결손의 방지기능을 기대할 수는 없다. 이에 대하여, 본 실시예에서는, Pt막(35)의 상방에 컨택트홀이 형성되지 않으므로, Pt막이 환원성 분위기에 노출되는 것에 기인하는 용량절연막(34a)의 산소결손을 확실히 피할 수 있다.
또, 층간절연막에 컨택트홀을 개구하는 공정에서, Pt막(35)이 노출되는 일이 없으므로, 컨택트홀을 형성하기 위한 에칭을 논리회로소자를 형성하기 위한 프로세스 등과 동일한 장치(챔버 등) 내에서 행할 수 있다. 또, Pt로 이루어지는 하부전극(33a), 더미하부전극(33b)이나, 상부전극(35a)의 형성 자체는 Pt막 형성용의 전용설비로 행하므로, 논리회로소자를 형성하기 위한 장치를 오염시킬 우려는 본래적으로 생기지 않는다.
- 메모리셀의 제조방법 -
이어서, 본 실시예에서의 반도체 기억장치의 메모리셀의 제조공정에 대하여 도 2의 (a)∼(c)를 참조하여 설명한다.
도 2의 (a)에 나타내는 공정에서 이하의 처리를 행한다. 우선, p형의 Si 기판(10)에 활성영역을 둘러싸는 소자분리용 절연막(11)을 형성하고, 활성영역에 소스영역(12) 및 드레인영역(13)과, 게이트절연막(14)과, 게이트전극(15)과, 절연성 측벽(16)으로 이루어지는 메모리셀 트랜지스터(TR)를 형성한다. 이 메모리셀 트랜지스터(TR)의 형성공정은 열산화, 폴리실리콘막의 형성 및 패터닝, 이온주입 등의 주지의 기술을 이용하여 주지의 순서에 의해 행해진다.
이어서, 메모리셀 트랜지스터(TR) 상에 BPSG막을 퇴적한 후, 어닐과 CMP(화학기계적 연마)에 의한 평탄화를 행하여 제 1 층간절연막(18)을 형성한다. 또, 제 1 층간절연막(18)을 관통하여 소스영역(12), 드레인영역(13)에 각각 도달하는 컨택트홀을 형성한다. 이어서, 컨택트홀 내 및 제 1 층간절연막(18) 상에 n형 폴리실리콘막을 형성한 후, CMP에 의해 평탄화를 행함으로써, 각 컨택트홀에 폴리실리콘막을 매설하여 하층 메모리셀 플러그(20a)와 비트선 플러그(20b)를 형성한다.
이어서, 제 1 층간절연막(18) 상에 W/Ti 적층막을 퇴적한 후, 에칭에 의해 W/Ti 적층막을 패터닝하여 비트선 플러그(20b)에 접속되는 비트선(21a)과, 이 단계에서는 다른 부재와 접속되지 않고 고립되어 있는 국소배선(21b)을 형성한다. 그 때, W막의 패터닝시에는 Ti막의 표면이 노출되었을 때를 검출하여 W막의 에칭종료시기를 판정하고, Ti막의 패터닝시에는 폴리실리콘으로 이루어지는 제 1 메모리셀플러그(20a)에 대하여 높은 선택비를 얻을 수 있는 조건에서 에칭한다.
이어서, 기판 상에 플라즈마 TE0S막을 퇴적한 후, CMP(화학기계적 연마)에 의한 평탄화를 행하여 제 2 층간절연막(22)을 형성한다. 또, 제 2 층간절연막(22)을 관통하여, 하층 메모리셀 플러그(20a)와 국소배선(21b)(2개소)에 각각 도달하는 컨택트홀을 형성한다. 이어서, 컨택트홀 내에 W막을 형성한 후, CMP에 의해 평탄화를 행함으로써, 각 컨택트홀에 W막을 매설하여 하층 메모리셀 플러그(20a)에 접속되는 상층 메모리셀 플러그(30a)와, 2개소에서 국소배선(21b)에 각각 접촉하는 더미셀 플러그(30b) 및 배선플러그(30c)를 형성한다.
이어서, 제 2 층간절연막(22) 상에 두께가 약 6nm인 TiAlN막과, 두께가 약 50nm인 Pt막을 차례로 퇴적한다. 그리고, TiAlN막과 Pt막을 패터닝함으로써, 제 2 층간절연막(22) 상에 상층 메모리셀 플러그(30a)에 접속되는 하부 배리어메탈(32a) 및 그 위의 Pt로 이루어지는 하부전극(33a)과, 더미셀 플러그(30b)에 접속되는 더미하부 배리어메탈(32b) 및 그 위의 더미하부전극(33b)을 형성한다. 여기서, Pt막을 패터닝할 때에는 하지(下地)인 TiAlN막에 대하여 높은 선택비를 얻을 수 있는 조건에서 에칭을 행하고, TiAlN막을 패터닝할 때에는 하지인 W로 이루어지는 상층 메모리셀 플러그(30a)가 파내려가지 않도록, 선택비가 높은 조건에서 에칭을 행한다.
이어서, 도 2의 (b)에 나타내는 공정에서, 제 2 층간절연막(22), 하부전극(33a) 및 더미하부전극(33b)을 덮는 두께가 약 30nm인 BST막((BaSr)TiO3막)과, 두께가 약 30nm인 Pt막과, 두께가 약 6nm인 TiAlN막과, NSG(도핑되지 않은 실리케이트 유리)막을 차례로 퇴적한다. 그리고, NSG막을 패터닝하여 하드마스크(38)를 형성한 후, 하드마스크(38)를 이용한 건식 에칭에 의해, TiAlN막과, Pt막과, BST막을 차례로 패터닝하여, 유효 메모리셀영역(Rec) 및 더미셀영역(Rdc)을 덮는 상부 배리어메탈(36)과, 상부전극(35a) 및 상부전극 연장부(35b)를 포함하는 Pt막(35)과, 용량절연막(34a) 및 용량절연막 연장부(34b)를 포함하는 BST막(34)을 형성한다. 그 후, 하드마스크(38)는 예를 들어, 희불산액을 이용하여 선택적으로 제거된다.
이어서, 도 2의 (c)에 나타내는 공정에서, 기판 상에 예를 들어, 두께가 약 30nm인 TiAlN막을 형성한 후, 레지스트 마스크를 마스크로 하여 TiAlN막을 패터닝하여 접속용 도체막(37)을 형성한다. 이 때, 접속용 도체막(37)은 기판 상의 유효 메모리셀영역(Rec)과 더미셀영역(Rdc)에서, 상부 배리어메탈(36)의 상면을 덮고, 또, 더미셀영역(Rdc)의 단면에서는 상부 배리어메탈(36), Pt막(35), BST막(34), 더미하부전극(33b), 더미하부 배리어메탈(32b)의 각 측면을 덮으면서 제 2 층간절연막(22)의 일부를 덮고 있다.
또, 제 3 층간절연막(41)의 퇴적과 평탄화, 제 3 층간절연막(41)으로의 배선플러그(30c)에 도달하는 트렌치의 형성, 트렌치로의 Cu 배선(42)의 매설(다마신(Damascene)법) 등을 행함으로써, 도 1의 (a)에 나타내는 메모리셀의 단면구조를 얻을 수 있다.
본 실시예에서의 제조방법에 의하면, 제 3 층간절연막(41) 및 접합용도체막(37)에 Pt막(35)(상부 배리어메탈(36)) 상에 도달하는 컨택트홀을 형성하는 공정을 피할 수 있다. 즉, 제 3 층간절연막(41)에 배선매설용 트렌치를 형성하는 경우 등, 일반적으로 Cu 배선의 형성공정에서는 환원분위기에서의 어닐이 자주 이용된다. 따라서, 상부 배리어메탈(36) 상에 컨택트홀이 형성되면 암모니아 등이 얇은 상부 배리어메탈(36)을 통해, 혹은 오버에칭에 의해 Pt막(35)이 노출된 경우에는 직접 Pt막(35)에 접촉하므로, 암모니아 등이 Pt막(35)을 통과하여 BST막(34)에 도달하는 경우가 있다. 그 경우, BST막(34) 중의 산소를 잃게 되어 산소결손을 생기게 하는 등, 용량절연막(34a)의 특성 열화를 초래할 우려가 있다. 이에 대하여, 본 실시예와 같이, Pt막(35) 상에 도달하는 컨택트홀을 형성하는 공정을 피함으로써, 이러한 원인에 의한 용량절연막(34a)의 특성 열화를 확실히 억제할 수 있다. 또, 상부 배리어메탈(36)의 상면 및 측면과, 상부전극 연장부(35b)의 측면, 더미하부전극(33b)의 측면, 더미하부 배리어메탈(32b)의 측면을 하나의 층인 접속용 도체막(37)으로 덮을 수 있기 때문에 확실한 접속형상을 얻을 수 있다. 또, 상부 배리어메탈(36)의 전체 상면을 접속용 도체막(37)으로 덮음으로써, 환원성 분위기의 침입을 억제할 수 있다.
또, Cu 배선(42)을 형성하는 공정은 종래의 상부전극에 플러그를 형성하는 공정에 대응하여, 국소배선(21b)이나 배선컨택트(30c)의 형성은 메모리셀을 형성하는 공정을 이용하여 실시할 수 있다.
또, 본 실시예에서는 상부전극(35a) 및 하부전극(33a)을 Pt에 의해 구성하고, 상부 배리어메탈(36) 및 접속용 도체막(37)을 TiAlN에 의해 구성하였지만, 이들 부재를 내산화성을 갖는 다른 도체재료로 구성해도 된다. 또, 용량절연막(34a)을 BST에 의해 구성하였지만, 다른 고유전체재료로 구성해도 된다. 특히, 구조식이 ABO3에 의해 나타나는 퍼로브스카이트구조를 갖는 유전체막의 경우에는 산소원자가 환원에 의해서 잃게 되기 쉬우므로, 본 발명을 적용함으로써 큰 실효를 얻을 수 있다.
또, 본 발명은 본 실시예와 같은 혼재 디바이스에 한정되지 않고, 범용의 DRAM 혹은 FeRAM 등의 금속전극을 이용하는 커패시터를 갖는 반도체 기억장치에도 적용할 수 있는 것은 말할 필요도 없다.
(제 2 실시예)
도 3은 제 2 실시예에서의 반도체 기억장치 중 메모리부의 일부 구조를 나타내는 단면도이다.
도 3에 나타내는 바와 같이, 본 실시예의 메모리부의 구조 중, 제 1 실시예와 다른 점은 제 1 실시예에서의 W/Ti막으로 이루어지는 국소배선(21b), 더미셀 플러그(30b), 더미하부 배리어메탈(32b) 및 더미하부전극(33b)이 설치되어 있지 않고, 제 2 층간절연막(22)에 형성된 트렌치를 채우는 W로 이루어지는 국소배선(23)이 설치되어 있는 점이다. 이 국소배선(23)은 상층 메모리셀 플러그(30a)와 동시에 형성되어 있다. 그 밖의 부재는 상기 도 1의 (a)에 나타내는 부재와 동일하며, 그들 부재에는 도 1의 (a)와 같은 부호가 부여되어 있다.
본 실시예에 의하면, W로 이루어지는 국소배선(23) 및 접속용 도체막(37)을통해 상부전극(35a)과 Cu 배선(42)이 전기적으로 접속된다. 그리고, 본 실시예에서도 제 3 층간절연막(41)에 상부전극(35a)을 구성하는 Pt막(35)(상부 배리어메탈 (36))에 도달하는 컨택트홀을 형성할 필요가 없다. 따라서, 본 실시예에 의해 상기 제 1 실시예와 마찬가지로, 용량절연막(34a)의 특성의 열화방지나, 메모리셀을 형성하기 위한 전용의 설비가 필요없는 등의 효과를 발휘할 수 있다.
또, 본 실시예에서는 더미하부전극을 설치할 필요가 없으므로, 제 1 실시예에 비하여 메모리부의 점유면적을 작게 할 수 있다는 이점이 있다.
(제 3 실시예)
도 4는 제 3 실시예에서의 반도체 기억장치 중 메모리부의 일부 구조를 나타내는 단면도이다.
도 4에 나타내는 바와 같이, 본 실시예의 메모리부의 구조가 제 1 실시예와 다른 점은 제 1 실시예에서의 W/Ti막으로 이루어지는 국소배선(21b) 대신에, 소자분리용 절연막(11) 상에 폴리실리콘으로 이루어지는 국소배선(24)이 설치되고, 또, 제 1 층간절연막(18)을 관통하여 국소배선(24)에 접촉하는 하층 더미셀 플러그(20c)와, 제 1 층간절연막(18)을 관통하여 국소배선(24)에 접촉하는 하층 배선플러그(20d)가 설치되어 있는 점이다. 그리고, 본 실시예에서는 더미셀 플러그(30b)는 하층 더미셀 플러그(20c)에 접속되고, 배선플러그(30c)는 하층배선플러그(20d)에 접속되어 있다. 국소배선(24)은 게이트전극(15)과 동시에 형성되어 있다. 그 밖의 부재는, 상기 도 1의 (a)에 나타내는 부재와 동일하며, 그들 부재에는 도 1의 (a)와 같은 부호가 부여되어 있다.
본 실시예에 의하면, 접속용 도체막(37), 더미하부전극(33b), 더미하부 배리어메탈(32b), 더미셀 플러그(30b), 하층 더미셀 플러그(20c), 국소배선(24), 하층배선플러그(20d) 및 배선플러그(30c)를 통해 상부전극(35a)과 Cu 배선(42)이 전기적으로 접속된다. 그리고, 본 실시예에서도 제 3 층간절연막(41)에 상부전극(35a)을 구성하는 Pt막(35)(상부 배리어메탈(36))에 도달하는 컨택트홀을 형성할 필요가 없다. 따라서, 본 실시예에 의해 상기 제 1 실시예와 마찬가지로, 용량절연막(34a)의 특성의 열화방지나, 메모리셀을 형성하기 위한 전용 설비가 필요 없는 등의 효과를 발휘할 수 있다.
(제 4 실시예)
도 5는 제 4 실시예에서의 반도체 기억장치 중 메모리부의 일부 구조를 나타내는 단면도이다.
도 5에 나타내는 바와 같이, 본 실시예의 메모리부의 구조가 제 1 실시예와 다른 점은, 제 1 실시예에서의 W/Ti막으로 이루어지는 국소배선(21b) 대신에, Si 기판(10) 중에 불순물 확산층으로 이루어지는 국소배선(25)이 설치되고, 또, 제 1 층간절연막(18)을 관통하여 국소배선(25)에 접촉하는 하층 더미셀 플러그(20c)와, 제 1 층간절연막(18)을 관통하여 국소배선(25)에 접촉하는 하층 배선플러그(20d)가 설치되어 있는 점이다. 그리고, 본 실시예에서는 더미셀 플러그(30b)는 하층 더미셀 플러그(20c)에 접속되고, 배선플러그(30c)는 하층 배선플러그(20d)에 접속되어 있다. 국소배선(25)은 소스 ·드레인영역(12, 13)과 동시에 형성되어 있다. 그 밖의 부재는 상기 도 1의 (a)에 나타내는 부재와 동일하며, 그들 부재에는 도 1의(a)와 같은 부호가 부여되어 있다.
본 실시예에 의하면, 접속용 도체막(37), 더미하부전극(33b), 더미하부 배리어메탈(32b), 더미셀 플러그(30b), 하층 더미셀 플러그(20c), 국소배선(25), 하층 배선플러그(20d) 및 배선플러그(30c)를 통해 상부전극(35a)과 Cu 배선(42)이 전기적으로 접속된다. 그리고, 본 실시예에서도 제 3 층간절연막(41)에 상부전극(35a)을 구성하는 Pt막(35)(상부 배리어메탈(36))에 도달하는 컨택트홀을 형성할 필요가 없다. 따라서, 본 실시예에 의해 상기 제 1 실시예와 마찬가지로, 용량절연막(34a)의 특성의 열화방지나, 메모리셀을 형성하기 위한 전용의 설비가 필요 없는 등의 효과를 발휘할 수 있다.
(제 5 실시예)
상기 제 1∼제 4 실시예에서는 본 발명을 비트선 하부설치형 DRAM 메모리셀구조에 적용한 예에 대하여 설명하였지만, 본 실시예에서는 본 발명을 비트선이 기억용량부보다 상방에 설치된 비트선 상부설치형 DRAM 메모리셀구조에 적용한 예에 대하여 설명한다. 도 6은 제 5 실시예에서의 반도체 기억장치 중 메모리부의 일부 구조를 나타내는 단면도이다. 도 7의 (a)∼(c)는 제 5 실시예에서의 반도체 기억장치의 제조공정을 나타내는 단면도이다. 이하, 본 실시예에서의 반도체 기억장치의 구조와 제조방법에 대하여 차례대로 설명한다. 여기서, 본 실시예의 각 도면에서는 메모리부의 구조만을 나타내지만, 본 실시예의 반도체 기억장치는 제 1 실시예와 마찬가지로, 도시되어 있지 않은 논리회로부에서 논리회로소자가 설치되어 있는 혼재형 디바이스이다. 단, 논리회로소자의 구조 자체는 직접 본 발명의 본질과는 관계가 없으므로 도시를 생략한다.
도 6에 나타내는 바와 같이, 본 실시예의 메모리부는 제 3 실시예와 마찬가지로, 제 1 실시예에서의 W/Ti막으로 이루어지는 국소배선(21b) 대신에, 소자분리용 절연막(11) 상에 폴리실리콘으로 이루어지는 국소배선(24)이 설치되고, 또, 제 1 층간절연막(18)을 관통하여 국소배선(24)에 접촉하는 하층 더미셀 플러그(20c)와, 제 1 층간절연막(18)을 관통하여 국소배선(24)에 접촉하는 하층 배선플러그(20d)가 설치되어 있다.
또, 본 실시예에서는 기억용량부(MC)나 더미셀이 제 1 층간절연막(18) 상에 설치되어 있고, 더미하부전극(33b)(더미하부 배리어메탈(32b))이 직접 하층 더미셀 플러그(20c)에 접속되고, 제 1 Cu 배선(42)은 직접 하층 배선플러그(20d)에 접속되어 있다. 국소배선(24)은 게이트전극(15)과 동일한 폴리실리콘막으로 형성되어 있다.
또, 비트선 플러그(20b) 상에는 제 2 층간절연막(22)을 관통하여 비트선 플러그(20b)에 도달하는 상층 비트선 플러그(51)와, 상층 비트선 플러그(51)의 측면을 덮는 절연체 측벽(52)과, 상부 배리어메탈(36)의 상면을 덮으면서 상부 배리어메탈(36)의 측면, Pt막(35)의 측면 및 BST막(34)의 측면 상을 덮는 TiAlN으로 이루어지는 접속용 도체막(37)과, 제 3 층간절연막(41)에 매설된 Cu막으로 이루어지는 비트선(53)이 설치되어 있다. 즉, 비트선이 기억용량부(MC)보다 상방에 설치된 비트선 상부설치형 DRAM 메모리셀의 구조를 구비하고 있다. 또, 접속용 도체막(37)은 상부 배리어메탈(36)의 측면, Pt막(35)의 측면 및 BST막(34)의 측면과 절연체측벽(52)과의 사이에 개재되어 있다.
도 6에서의 다른 부재는 상기 도 1의 (a)에 나타내는 부재와 동일하며, 그들 부재에는 도 1의 (a)와 동일한 부호가 부여되어 있다.
본 실시예에 의하면, 접속용 도체막(37), 더미하부전극(33b), 더미하부 배리어메탈(32b), 더미셀 플러그(30b), 하층 더미셀 플러그(20c), 국소배선(24) 및 하층 배선플러그(20d)를 통해 상부전극(35a)과 제 1 Cu 배선(42)이 전기적으로 접속된다. 그리고, 본 실시예에서도 제 3 층간절연막(41)에 상부전극(35a)을 구성하는 Pt막(35)(상부 배리어메탈(36))에 도달하는 컨택트홀을 형성할 필요가 없다. 따라서, 본 실시예에 의해, 비트선 상부설치형 구조를 채택하면서 상기 제 1 실시예와 마찬가지로, 용량절연막(34a)의 특성의 열화방지나, 메모리셀을 형성하기 위한 전용의 설비가 필요없는 등의 효과를 발휘할 수 있다.
이어서, 본 실시예에서의 반도체 기억장치의 메모리셀의 제조공정에 대하여 도 7의 (a)∼(c)를 참조하여 설명한다.
도 7의 (a)에 나타내는 공정에서, 이하의 처리를 행한다. 우선, p형의 Si 기판(10)에 활성영역을 둘러싸는 소자분리용 절연막(11)을 형성하고, 활성영역에 소스영역(12) 및 드레인영역(13)과, 게이트절연막(14)과, 게이트전극(15)과, 절연성 측벽(16)으로 이루어지는 메모리셀 트랜지스터(TR)를 형성한다. 이 메모리셀 트랜지스터(TR)의 형성공정은 열산화, 폴리실리콘막의 형성 및 패터닝, 이온주입 등의 주지의 기술을 이용하여 주지의 순서로 행해진다. 이 때, 게이트전극(15)을 형성할 때, 동시에 소자분리용 절연막(11) 상에 폴리실리콘으로 이루어지는 국소배선(24)을 형성해 둔다.
이어서, 메모리셀 트랜지스터(TR)가 형성된 기판 상에 BPSG막을 퇴적한 후, 어닐과 CMP(화학기계적 연마)에 의한 평탄화를 행하여 제 1 층간절연막(18)을 형성한다. 또, 제 1 층간절연막(18)을 관통하여 소스영역(12), 드레인영역(13) 및 국소배선(24)의 2개소에 각각 도달하는 컨택트홀을 형성한다. 이어서, 컨택트홀 내 및 제 1 층간절연막(18) 상에 n형 폴리실리콘막을 형성한 후, CMP에 의해 평탄화를 행함으로써 각 컨택트홀에 폴리실리콘층을 매설하여, 하층 메모리셀 플러그(20a), 비트선 플러그(20b), 하층 더미셀 플러그(20c) 및 하층 배선플러그(20d)를 형성한다.
이어서, 제 1 층간절연막(18) 상에 두께가 약 6nm인 TiAlN막과, 두께가 약 50nm인 Pt막을 차례로 퇴적한다. 그리고, TiAlN막과 Pt막을 패터닝함으로써, 제 1 층간절연막(18) 상에 하층 메모리셀 플러그(20a)에 접속되는 하부 배리어메탈(32a) 및 그 위의 Pt로 이루어지는 하부전극(33a)과, 하층 더미셀 플러그(20b)에 접속되는 더미하부 배리어메탈(32b) 및 그 위의 더미하부전극(33b)을 형성한다. 여기서, Pt막을 패터닝할 때에는 하지인 TiAlN막에 대하여 높은 선택비를 얻을 수 있는 조건에서 에칭을 행하고, TiAlN막을 패터닝할 때에는 하지인 폴리실리콘으로 이루어지는 하층 메모리셀 플러그(20a)가 파내려가지 않도록 선택비가 높은 조건에서 에칭을 행한다.
이어서, 제 2 층간절연막(22), 하부전극(33a) 및 더미하부전극(33b)을 덮는 두께가 약 30nm인 BST막((BaSr)TiO3막)과, 두께가 약 30nm인 Pt막과, 두께가 약 6nm인 TiAlN막과, NSG막을 차례로 퇴적한다. 그리고, NSG막을 패터닝하여 하드마스크 (도시생략)를 형성한 후, 하드마스크를 이용한 건식 에칭에 의해 TiAlN막과, Pt막과, BST막을 차례로 패터닝하여, 용량절연막(34a) 및 용량절연막 연장부(34b)를 포함하는 BST막(34)과, 상부전극(35a) 및 상부전극 연장부(35b)를 포함하는 Pt막(35)과, Pt막(35)의 상면을 덮는 상부 배리어메탈(36)을 형성한다. 이 때, BST막, Pt막, TiAlN막 및 NSG막 중 비트선 플러그(20b)의 상방에 위치하는 부분은 삭제되어 개구(59)가 형성되어 있다. 그 후, NSG막은 예를 들어, 희불산액을 이용하여 선택적으로 제거된다.
이어서, 기판 상에 예를 들어, 두께가 약 30nm인 TiAlN막을 형성한 후, 레지스트 마스크를 마스크로 하여 패터닝하여 접속용 도체막(37)을 형성한다. 이 때, 접속용 도체막(37)은 기판 상의 유효 메모리셀영역(Rec)과 더미셀영역(Rdc)에서 상부 배리어메탈(36)의 상면과, 개구(59)의 벽면과, 상부 배리어메탈(36), Pt막(35), BST막(34), 하부전극(33a) 및 더미하부전극(33b)의 각 측면을 덮으면서 제 1 층간절연막(18)의 일부를 덮고 있다. 이로 인하여, 상부전극 연장부(35b)의 측면과 더미하부전극(33b)의 측면에는 접속용 도체막(37)이 접하고 있기 때문에, 상부전극 연장부(35b)와 더미하부전극(33b)은 전기적으로 접속되어 있다.
이어서, 도 7의 (b)에 나타내는 공정에서, 제 2 층간절연막(22)을 퇴적한 후, CMP에 의해 제 2 층간절연막(22)을 평탄화한다. 그리고, 제 2 층간절연막(22)과 접속용 도체막(37)을 관통하여 비트선 플러그(20b)에 도달하는 컨택트홀(60)을 형성한다. 이 때, 컨택트홀(60)을 도 7의 (a)에 나타내는 공정에서 형성된개구(59)의 측면 상의 접속용 도체막의 내경보다 충분히 작게 해 둔다. 그 후, 기판 상에 얇은 절연체막을 퇴적한 후, 이 절연체막의 이방성 에칭을 행함으로써, 컨택트홀(60)의 측면 상에는 절연체 측벽(52)이 형성된다. 이어서, 제 2 층간절연막(22)을 관통하여 하층 배선플러그(20d)에 도달하는 트렌치를 형성한다. 그리고, Cu막의 퇴적과 CMP를 행하여, 컨택트홀(60), 하층 배선플러그(20d) 상의 트렌치에 Cu막을 매설함으로써 상층 비트선 플러그(51)와 Cu 배선(42)을 형성한다.
그 후, 제 3 층간절연막(41)의 퇴적 및 평탄화와, 제 3 층간절연막(41)으로의 상층 비트선 플러그(51)에 도달하는 컨택트홀 및 트렌치의 형성과, 컨택트홀 및 트렌치 내로의 Cu막의 매설에 의해 비트선(53)을 형성한다(듀얼다마신법). 이에 따라, 도 6에 나타내는 메모리셀의 구조를 얻을 수 있다.
본 실시예에서의 제조방법에 의하면, 제 2 층간절연막(22)에 상부전극(35a)을 구성하는 Pt막(35)(상부 배리어메탈(36)) 상에 도달하는 컨택트홀을 형성하는 공정을 피할 수 있으므로, 제 1 실시예에서의 제조방법과 마찬가지로, 환원성 분위기에 노출되는 것에 기인하는 용량절연막(34a)의 특성 열화를 확실하게 억제할 수 있다.
또, 본 실시예에서는 상부전극(35a) 및 하부전극(33a)을 Pt로 구성하고, 상부 배리어메탈(36) 및 접속용 도체막(37)을 TiAlN으로 구성하였지만, 이들 부재를 내산화성을 갖는 다른 도체재료로 구성해도 된다. 또, 용량절연막(34a)을 BST에 의해 구성하였지만, 다른 고유전체재료로 구성해도 된다. 특히, 구조식이 ABO3에 의해나타나는 퍼로브스카이트구조를 갖는 유전체막의 경우에는, 산소원자를 환원에 의해 잃기 쉬우므로, 본 발명을 적용함으로써 큰 실효를 얻을 수 있다.
또, 본 발명은 본 실시예와 같은 혼재 디바이스에 한정되지 않고, 범용의 DRAM 혹은 FeRAM 등의 금속전극을 이용하는 커패시터를 갖는 반도체 기억장치에도 적용할 수 있는 것은 말할 필요도 없다.
(제 6 실시예)
상술한 제 1 실시예에서는 더미하부 배리어메탈(32b) 및 더미하부전극(33b)을 형성하는 경우에 대하여 설명하였지만, 본 실시예에서는 이들을 설치하는 대신에, 접속용 도체막(37)을 더미셀 플러그(30b)와 접촉시킴으로써 상부전극(35a)과 더미셀 플러그(30b)를 전기적으로 접속하는 경우에 대하여 설명한다.
도 8의 (a), (b)는 제 6 실시예에서의 반도체 기억장치의 메모리부의 일부 구조를 나타내는 단면도 및 평면도이다. 여기서, 본 실시예의 각 도면에서는 메모리부의 구조만을 나타내지만, 본 실시예의 반도체 기억장치는 도시되어 있지 않은 논리회로부에서 논리회로소자가 설치되어 있는 혼재형 디바이스이다. 단, 논리회로소자의 구조 자체는 직접 본 발명의 본질과는 관계가 없으므로 도시를 생략한다.
도 8의 (a)에 나타내는 바와 같이, 본 실시예의 메모리부의 구조 중에서 제 1 실시예와 다른 것은 더미셀영역(Rdc)에서 더미하부 배리어메탈(32b)과 더미하부전극(33b)이 설치되어 있지 않은 점이다. 그리고, 유효 메모리셀영역(Rec)으로부터 더미셀영역(Rdc)쪽으로 신장되는 용량절연막 연장부(34b)와, 용량절연막 연장부(34b)를 덮는 상부전극 연장부(35b)와, 상부 배리어메탈(36)이 더미셀 플러그(30b) 상의 일부를 노출시키도록 설치되어 있다. 상부 배리어메탈(36)의 상면 상 및 측면 상과, 상부전극 연장부(35b)의 측면 상, 용량절연막 연장부(34b)의 측면 상으로부터 더미셀 플러그(30b) 중 적어도 일부 상에 걸쳐 접속용 도체막(37)이 설치되어 있다.
즉, 상부전극 연장부(35b)와 더미셀 플러그(30b)를 전기적으로 접속하기 위해 제 1 실시예에서는 접속용 도체막(37), 더미하부전극(33b) 및 더미하부 배리어메탈(32b)을 설치한 데 대하여, 본 실시예에서는 더미셀 플러그(30b)와 접속용 도체막(37)을 직접 접촉시키도록 설치하고 있다.
여기서, 용량절연막 연장부(34b)와, 용량절연막 연장부(34b)를 덮는 상부전극 연장부(35b)와, 상부 배리어메탈(36)은 더미셀 플러그(30b) 상 중의 일부를 노출시키도록 설치되어 있어도 되고, 완전히 노출시키도록 설치되어 있어도 된다. 완전히 노출시키도록 설치되어 있는 경우에는, 접속용 도체막(37)이 하부전극(33a) 및 하부 배리어메탈(32a)과 전기적으로 접속되지 않도록 설치되어 있고, 또 더미셀 플러그(30b) 상 중의 적어도 일부를 덮도록 설치되어 있으면 된다. 즉, 접속용 도체막(37)은 하부전극(32a)과 절연된 상태에서 더미셀 플러그(30b)와 전기적으로 접속되어 있으면 된다.
그리고, 도 8의 (b)에 나타내는 바와 같이, 상부전극(35a)을 구성하는 Pt막(35)(상부 배리어메탈(36))은 다수의 메모리셀에 의해서 공유화되어 있고, Pt막(35)의 하방에는 다수의 하부전극(33a)(하부 배리어메탈(32a))이 설치되어 있다. 또, 그 밖의 구조 및 효과는 제 1 실시예와 마찬가지이므로 설명을 생략한다.
이어서, 본 실시예에서의 반도체 기억장치의 메모리셀의 제조공정에 대하여 도 9의 (a)∼(c)를 참조하여 설명한다. 도 9의 (a)∼(c)는 제 6 실시예에서의 반도체 기억장치의 제조공정을 나타내는 단면도이다.
도 9의 (a)에 나타내는 공정에서, 이하의 처리를 행한다. 우선, p형의 Si 기판(10)에 활성영역을 둘러싸는 소자분리용 절연막(11)을 형성하고, 활성영역에 소스영역(12) 및 드레인영역(13)과, 게이트절연막(14)과, 게이트전극(15)과, 절연성 측벽(16)으로 이루어지는 메모리셀 트랜지스터(TR)를 형성한다. 이 메모리셀 트랜지스터(TR)의 형성공정은 열산화, 폴리실리콘막의 형성 및 패터닝, 이온주입 등의 주지의 기술을 이용하여 주지의 순서에 의해 행해진다.
이어서, 메모리셀 트랜지스터(TR)가 형성된 기판 상에 BPSG막을 퇴적한 후, 어닐과 CMP(화학기계적 연마)에 의한 평탄화를 행하여 제 1 층간절연막(18)을 형성한다. 또, 제 1 층간절연막(18)을 관통하여 소스영역(12), 드레인영역(13)에 각각 도달하는 컨택트홀을 형성한다. 이어서, 컨택트홀 내 및 제 1 층간절연막(18) 상에 n형 폴리실리콘막을 형성한 후, CMP에 의해 평탄화를 행함으로써, 각 컨택트홀에 폴리실리콘막을 매설하여 하층 메모리셀 플러그(20a)와 비트선 플러그(20b)를 형성한다.
이어서, 제 1 층간절연막(18) 상에 W/Ti 적층막을 퇴적한 후, 에칭에 의해 W/Ti 적층막을 패터닝하여 비트선 플러그(20b)에 접속되는 비트선(21a)과, 이 단계에서는 다른 부재와 접속되지 않고 고립되어 있는 국소배선(21b)을 형성한다. 그 때, W막의 패터닝시에는 Ti막의 표면이 노출되었을 때를 검출하여 W막의 에칭종료시기를 판정하고, Ti막의 패터닝 시에는 폴리실리콘으로 이루어지는 하층 메모리셀 플러그(20a)에 대하여 높은 선택비를 얻을 수 있는 조건에서 에칭을 행한다.
이어서, 기판 상에 플라즈마 TEOS막을 퇴적한 후, CMP(화학기계적 연마)에 의한 평탄화를 행하여 제 2 층간절연막(22)을 형성한다. 또, 제 2 층간절연막(22)을 관통하여, 하층 메모리셀 플러그(20a)와 국소배선(21b)(2개소)에 각각 도달하는 컨택트홀을 형성한다. 이어서, 컨택트홀 내에 W막을 형성한 후, CMP에 의해 평탄화를 행함으로써, 각 컨택트홀에 W막을 매설하여, 하층 메모리셀 플러그(20a)에 접속되는 상층 메모리셀 플러그(30a)와, 2개소에서 국소배선(21b)에 각각 접촉하는 더미셀 플러그(30b) 및 배선플러그(30c)를 형성한다.
이어서, 도 9의 (b)에 나타내는 공정에서 제 2 층간절연막(22) 상에 두께가 약 6nm인 TiAlN막과, 두께가 약 50nm인 Pt막을 차례로 퇴적한다. 그리고, TiAlN막과 Pt막을 패터닝함으로써, 제 2 층간절연막(22) 상에 상층 메모리셀 플러그(30a)에 접속되는 하부 배리어메탈(32a) 및 그 위의 Pt로 이루어지는 하부전극(33a)을 형성한다. 여기서, Pt막을 패터닝할 때에는 하지인 TiAlN막에 대하여 높은 선택비를 얻을 수 있는 조건에서 에칭을 행하고, TiAlN막을 패터닝할 때에는 하지인 W로 이루어지는 상층 메모리셀 플러그(30a)가 파내려가지 않도록, 선택비가 높은 조건에서 에칭을 행한다.
그 후, 제 2 층간절연막(22) 및 하부전극(33a)을 덮고, 두께가 약 30nm인 BST 막((BaSr)TiO3막)과, 두께가 약 30nm인 Pt막과, 두께가 약 6nm인 TiAlN막과,NSG막을 차례로 퇴적한다. 그리고, NSG막을 패터닝하여 하드마스크(38)를 형성한 후, 하드마스크(38)를 이용한 건식 에칭에 의해 TiAlN막과, Pt막과, BST막을 차례로 패터닝하여, 유효 메모리셀영역(Rec) 및 더미셀영역(Rdc)을 덮는 상부 배리어메탈(36)과, 상부전극(35a) 및 상부전극 연장부(35b)를 포함하는 Pt막(35)과, 용량절연막(34a) 및 용량절연막 연장부(34b)를 포함하는 BST막(34)을 형성한다. 이 때, 상부 배리어메탈(36), 상부전극(35a) 및 상부전극 연장부(35b)는 제 1 실시예에서는 더미셀 플러그(30b)의 상방을 거의 완전히 덮도록 패터닝되는데 대하여, 본 실시예에서는 더미셀 플러그(30b) 중 적어도 일부를 노출하도록 패터닝된다. 그 후, 하드마스크(38)는 예를 들어, 희불산액을 이용하여 선택적으로 제거된다.
이어서, 도 9의 (c)에 나타내는 공정에서, 기판 상에 예를 들어, 두께가 약 30nm인 TiAlN막을 형성한 후, 레지스트 마스크를 마스크로 하여 TiAlN막을 패터닝하여 접속용 도체막(37)을 형성하다. 이 때, 접속용 도체막(37)은 기판 상의 유효 메모리셀영역(Rec)과 더미셀영역(Rdc)에서, 상부 배리어메탈(36)의 상면을 덮고, 또, 더미셀영역(Rdc)의 단면에서는 상부 배리어메탈(36), 상부전극 연장부(35b) 및 용량절연막 연장부(34b)의 각 측면을 덮고, 또 더미셀 플러그(30b)의 상면 중 적어도 일부를 덮고 있다.
또, 제 3 층간절연막(41)의 퇴적과 평탄화, 제 3 층간절연막(41)으로의 배선플러그(30c)에 도달하는 트렌치의 형성, 트렌치로의 Cu 배선(42)의 매설(다마신법)등을 행함으로써 도 8의 (a)에 나타내는 메모리셀의 단면구조를 얻을 수 있다.
본 실시예에서의 제조방법에 의하면, 종래의 프로세스에 새로운 공정을 추가하지 않고, 제 3 층간절연막(41) 및 접속용 도체막(37)에 Pt막(35)(상부 배리어메탈(36)) 상에 도달하는 컨택트홀을 형성하는 공정을 피할 수 있다. 따라서, 제 1실시예에서의 제조방법과 마찬가지로, 공정수의 증가를 수반하지 않고, 환원분위기에 노출되는 것에 기인하는 용량절연막(34a)의 특성의 열화를 확실하게 억제할 수 있다.
또, 상부 배리어메탈(36)의 상면 및 측면과 상부전극 연장부(35b)의 측면을 하나의 층인 접속용 도체막(37)으로 덮을 수 있기 때문에 확실한 접속형상을 얻을 수 있다. 또한, 상부 배리어메탈(36)의 전체 상면을 접속용 도체막(37)으로 덮음으로써 환원성 분위기의 침입을 억제할 수 있다.
또, 본 실시예에서는 더미하부전극을 설치할 필요가 없으므로, 제 1 실시예에 비하여 메모리부의 점유면적을 작게 할 수 있다는 이점이 있다.
또, Cu 배선(42)을 형성하는 공정은 종래의 상부전극에 플러그를 형성하는 공정에 대응하고, 국소배선(21b)이나 배선컨택트(30c)의 형성은 메모리셀을 형성하는 공정을 이용하여 실시할 수 있다.
또, 본 실시예에서는 상부전극(35a) 및 하부전극(33a)을 Pt로 구성하고, 상부 배리어메탈(36) 및 접속용 도체막(37)을 TiAlN으로 구성하였지만, 이들 부재를 내산화성을 갖는 다른 도체재료로 구성해도 된다. 또, 용량절연막(34a)을 BST로 구성하였지만, 다른 고유전체재료로 구성해도 된다. 특히, 구조식이 ABO3에 의해 나타나는 퍼로브스카이트구조를 갖는 유전체막인 경우에는 산소원자를 환원에 의해 잃게 되기 쉬우므로, 본 발명을 적용함으로써 큰 실효를 얻을 수 있다.
또, 본 발명은 본 실시예와 같은 혼재 디바이스에 한정되지 않고, 범용의 DRAM 혹은 FeRAM 등의 금속전극을 이용하는 커패시터를 갖는 반도체 기억장치에도 적용할 수 있는 것은 말할 필요도 없다.
또, 본 실시예에서는, 더미하부전극(33b) 및 더미하부 배리어메탈(32b)을 설치하지 않고, 접속용 도체막(37)과 더미셀 플러그(30b)를 접촉시키는 방법에 대하여 설명하였으나, 본 발명에서는 더미하부전극(33b) 및 더미하부 배리어메탈(32b)을 설치하면서 접속용 도체막(37)과 더미셀 플러그(30b)를 접촉시켜도 되는 것은 말할 필요도 없다.
또, 본 실시예에서는 접속용 도체막(37)이 더미셀 플러그(30b), 국소배선(21b), 배선플러그(30c)에 의해 Cu 배선(42)에 접속되어 있고, 이것은 제 1 실시예의 접속방법을 적용한 예이다. 그러나, 본 발명에서는 제 3, 제 4 및 제 5 실시예에서의 접속방법을 적용해도 된다. 여기서 예를 들어, 제 5 실시예의 접속방법을 적용하는 경우에는 제 1 층간절연막(18) 상에 하층 더미셀 플러그(20c)의 상면의 적어도 일부와 접하는 접속용 도체막(37)을 형성하면 된다.
(제 7 실시예)
본 실시예에서는 제 6 본 실시예에서의 접속용 도체막(37)을 형성하는 대신에, 상부전극 연장부(35b) 및 용량절연막 연장부(34b)의 측면 상에 도체측벽을 형성하는 경우에 대하여 설명한다.
도 10의 (a), (b)는 각각 차례로 제 7 실시예에서의 반도체 기억장치 중 메모리부의 일부 구조를 나타내는 단면도 및 상부전극, 도체측벽구조를 나타내는 평면도이다. 여기서, 본 실시예의 각 도면에서는 메모리부의 구조만을 나타내지만, 본 실시예의 반도체 기억장치는 도시되어 있지 않은 논리회로부에서 논리회로소자가 설치되어 있는 혼재형 디바이스이다. 단, 논리회로소자의 구조 자체는 직접 본 발명의 본질과는 관계가 없으므로 도시를 생략한다.
도 10의 (a)에 나타내는 바와 같이, 본 실시예의 반도체 기억장치인 DRAM의 메모리셀에서, 제 6 실시예와 다른 것은 상부 배리어메탈(36) 상에 하드마스크(43)가 설치되어 있고, 하드마스크(43), 상부 배리어메탈(36), 상부전극 연장부(35b) 및 용량절연막 연장부(34b)의 측면 상으로부터 더미셀 플러그(30b)의 상면 중 적어도 일부에 접하도록 TiAlN으로 이루어지는 도체측벽(40)이 설치되어 있는 점이다. 이 도체측벽(40)은 도 10의 (b)에 나타내는 바와 같이, Pt막(35) 및 BST막(34)의 전체 둘레를 둘러싸고 있다. 즉, 도체측벽(40)은 상부전극 연장부(35b)와 더미셀 플러그(30b)를 서로 전기적으로 접속하고 있다. 그 밖의 구조 및 효과는 제 6 실시예와 마찬가지이므로 설명을 생략한다.
이어서, 본 실시예에서의 반도체 기억장치의 메모리셀의 제조공정에 대하여 도 11의 (a)∼(c)를 참조하여 설명한다. 도 11의 (a)∼(c)는 제 7 실시예에서의 반도체 기억장치의 제조공정을 나타내는 단면도이다.
도 11의 (a)에 나타내는 공정에서 이하의 처리를 행한다. 우선, p형의 Si 기판(10)에 활성영역을 둘러싸는 소자분리용 절연막(11)을 형성하고, 활성영역에 소스영역(12) 및 드레인영역(13)과, 게이트절연막(14)과, 게이트전극(15)과, 절연성측벽(16)으로 이루어지는 메모리셀 트랜지스터를 형성한다. 이 메모리셀 트랜지스터의 형성공정은 열산화, 폴리실리콘막의 형성 및 패터닝, 이온주입 등의 주지의 기술을 이용하여 주지의 순서로 행해진다.
이어서, 메모리셀 트랜지스터가 형성된 기판 상에 BPSG막을 퇴적한 후, 어닐과 CMP(화학기계적 연마)에 의한 평탄화를 행하여 제 1 층간절연막(18)을 형성한다. 또, 제 1 층간절연막(18)을 관통하여 소스영역(12), 드레인영역(13)에 각각 도달하는 컨택트홀을 형성한다. 이어서, 컨택트홀 내 및 제 1 층간절연막(18) 상에 n형 폴리실리콘막을 형성한 후, CMP에 의해 평탄화를 행함으로써, 각 컨택트홀에 폴리실리콘막을 매설하여 하층 메모리셀 플러그(20a)와 비트선 플러그(20b)를 형성한다.
이어서, 제 1 층간절연막(18) 상에 W/Ti 적층막을 퇴적한 후, 에칭에 의해 W/Ti 적층막을 패터닝하여, 비트선 플러그(20b)에 접속되는 비트선(21a)과, 이 단계에서는 다른 부재와 접속되지 않고 고립되어 있는 국소배선(21b)을 형성한다. 그 때, W막의 패터닝시에는 Ti막의 표면이 노출되었을 때를 검출하여 W막의 에칭종료시기를 판정하고, Ti막의 패터닝시에는 폴리실리콘으로 이루어지는 하층 메모리셀 플러그(20a)에 대하여 높은 선택비를 얻을 수 있는 조건에서 에칭을 행한다.
이어서, 기판 상에 플라즈마 TE0S막을 퇴적한 후, CMP(화학기계적 연마)에 의한 평탄화를 행하여 제 2 층간절연막(22)을 형성한다. 또, 제 2 층간절연막(22)을 관통하여 하층 메모리셀 플러그(20a)와 국소배선(21b)(2개소)에 각각 도달하는 컨택트홀을 형성한다. 이어서, 컨택트홀 내에 W/TiN/Ti막을 형성한 후, CMP에 의해평탄화를 행함으로써, 각 컨택트홀에 W/TiN/Ti막을 매설하여, 하층 메모리셀 플러그(20a)에 접속되는 상층 메모리셀 플러그(30a)와, 2개소에서 국소배선(21b)에 각각 접촉하는 더미셀 플러그(30b) 및 배선플러그(30c)를 형성한다.
이어서, 도 11의 (b)에 나타내는 공정에서 제 2 층간절연막(22) 상에 두께가 약 30nm인 TiAlN막과, 두께가 약 30nm인 Pt막을 차례로 퇴적한다. 그리고, TiAlN막과 Pt막을 패터닝함으로써, 제 2 층간절연막(22) 상에 상층 메모리셀 플러그(30a)에 접속되는 하부 배리어메탈(32a) 및 그 위의 Pt로 이루어지는 하부전극(33a)을 형성한다. 여기서, Pt막을 패터닝할 때에는 하지인 TiAlN막에 대하여 높은 선택비를 얻을 수 있는 조건에서 에칭을 행하고, TiAlN막을 패터닝할 때에는 하지인 W로 이루어지는 상층 메모리셀 플러그(30a)가 파내려가지 않도록 선택비가 높은 조건에서 에칭을 행한다.
이어서, 제 2 층간절연막(22) 및 하부전극(33a)을 덮고, 두께가 약 30nm인 BST막((BaSr)TiO3막)과, 두께가 약 30nm인 Pt막과, 두께가 약 30nm인 TiAlN막과, SiO2막을 차례로 퇴적한다. 그리고, SiO2막을 패터닝하여 하드마스크(43)를 형성한 후, 하드마스크(43)를 이용한 건식 에칭에 의해 TiAlN막과, Pt막과, BST막을 차례로 패터닝하여 유효 메모리셀영역(Rec) 및 더미셀영역(Rdc)을 덮는 상부 배리어메탈(36)과, 상부전극(35a) 및 상부전극 연장부(35b)를 포함하는 Pt막(35)과, 용량절연막(34a) 및 용량절연막 연장부(34b)를 포함하는 BST막(34)을 형성한다. 이 때, 상부 배리어메탈(36), 상부전극(35a) 및 상부전극 연장부(34b)는 제 1 실시예에서는 더미셀 플러그(30b)의 상방을 완전히 덮도록 패터닝되는데 대하여, 본 실시예에서는 더미셀 플러그(30b) 중 적어도 일부를 노출하도록 패터닝된다.
이어서, 도 11의 (c)에 나타내는 공정에서, 기판 상에 두께가 약 50nm의 도체막인 TiAlN막을 퇴적한 후, TiAlN막을 예를 들어, 이방성 건식 에칭에 의해 에치백하여, 도 11의 (c)에 나타내는 단면에서 하드마스크(43), 상부 배리어메탈(36), Pt막(35), BST막(34)의 각 측면에 걸쳐 도체측벽(40)을 형성한다.
또, 제 3 층간절연막(41)의 퇴적과 평탄화, 제 3 층간절연막(41)으로의 배선플러그(30c)에 도달하는 트렌치의 형성, 트렌치로의 Cu 배선(42)의 매설(다마신법)등을 행함으로써 도 10의 (a)에 나타내는 메모리셀의 단면구조를 얻을 수 있다.
본 실시예에서의 제조방법에 의하면, 종래의 프로세스에서의 포토리소그래피공정을 증가시키지 않고, 제 3 층간절연막(41) 및 하드마스크(43)에 Pt막(35)(상부 배리어메탈(36)) 상에 도달하는 컨택트홀을 형성하는 공정을 피할 수 있다. 따라서, 제 1 실시예에서의 제조방법과 마찬가지로, 공정수의 증가를 수반하지 않고, 환원분위기에 노출되는 것에 기인하는 용량절연막(34a)의 특성 열화를 확실하게 억제할 수 있다.
또, 본 실시예에서는 더미하부전극을 설치할 필요가 없으므로, 제 1 실시예에 비하여 메모리부의 점유면적을 작게 할 수 있다는 이점이 있다.
또, 본 실시예에서는 상부전극(35a) 및 하부전극(33a)을 Pt로 구성하고, 상부 배리어메탈(36)을 TiAlN으로 구성하였지만, 이들 부재를 내산화성을 갖는 다른 도체재료로 구성해도 된다. 또한, 용량절연막(34a)을 BST로 구성하였지만, 다른 고유전체재료로 구성해도 된다. 특히, 구조식이 ABO3에 의해 나타나는 퍼로브스카이트구조를 갖는 유전체막의 경우에는 산소원자를 환원에 의해 잃기 쉬우므로, 본 발명을 적용함으로써 큰 실효를 얻을 수 있다.
또, 본 발명은 본 실시예와 같은 혼재 디바이스에 한정되지 않고, 범용의 DRAM 또는 FeRAM 등의 금속전극을 이용하는 커패시터를 갖는 반도체 기억장치에도 적용할 수 있는 것은 말할 필요도 없다.
또, 본 실시예에서는 더미하부전극(33b) 및 더미하부 배리어메탈(32b)을 설치하지 않고 도체측벽(40)과 더미셀 플러그(30b)를 접촉시키는 방법에 대하여 설명하였지만, 본 발명에서는 더미하부전극(33b) 및 더미하부 배리어메탈(32b)을 설치하면서 도체측벽(40)과 더미셀 플러그(30b)를 접촉시켜도 되는 것은 말할 필요도 없다.
또, 본 실시예에서는 도체측벽(40)이 더미셀 플러그(31b), 국소배선(21b), 배선플러그(30c)에 의해 Cu 배선(42)에 접속되어 있고, 이것은 제 1 실시예의 접속방법을 적용한 예이다. 그러나, 본 발명에서는 제 3, 제 4 및 제 5 실시예에서의 접속방법을 적용해도 된다. 여기서, 제 5 실시예의 접속방법을 적용하는 경우에는 제 1 층간절연막(18) 상에 하층 더미셀 플러그(20c)의 상면의 적어도 일부와 접하는 도체측벽(40)을 형성하면 된다.
(그 밖의 실시예)
상기 제 5 실시예에서는 게이트배선이 되는 폴리실리콘막을 국소배선으로서이용하였지만, 제 5 실시예와 같은 비트선 상부설치형 구조를 갖는 DRAM 메모리셀에서도 제 2, 제 4 실시예와 동일한 구조를 채용할 수 있다. 즉, 비트선 상부설치형 구조를 갖는 DRAM 메모리셀에서, 도 3에 나타내는 매설 W막으로 이루어지는 국소배선(23)이나, 도 5에 나타내는 불순물 확산층으로 이루어지는 국소배선(25)을 설치해도 된다.
상기 각 실시예에서는 본 발명을 DRAM과 논리회로를 구비한 혼재형 반도체 기억장치에 적용한 예를 나타내었지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 범용 DRAM에 대해서도 적용할 수 있다.
또, 본 발명은 FeRAM 등의 강유전체막을 용량절연막로서 이용한 반도체 기억장치에 대해서도 적용할 수 있다. 그 경우에도 범용 메모리형 또는 메모리 ·논리혼재형의 어떤 것이어도 된다.
상기 제 1∼제 5 및 제 7 실시예에서, 접속용 도체막(37)은 도 1의 (b)에 나타내는 것과 마찬가지로, Pt막(35)의 전체 둘레에서 Pt막(35) 및 BST막(34)의 측면을 완전히 덮고 있다. 이에 따라, 용량절연막(34a)으로의 불순물의 혼입 등을 확실히 방지하는 배리어층으로서의 기능을 높게 발휘할 수 있다. 단, 본 발명에서는 반드시 접속용 도체막(37)이 Pt막(35)의 전체 둘레에서 Pt막(35) 및 BST막(34)의 측면을 완전히 덮고 있을 필요는 없다.
상기 제 2∼제 5 실시예에서도 접속용 도체막(37)은 도 1의 (b)에 나타내는 것과 마찬가지로, 상부 배리어메탈(36)의 전체 상면을 덮고 있다. 이에 따라, 용량절연막(34a)으로의 수소 등의 침입을 확실히 방지할 수 있다. 단, 본 발명에서는반드시 접속용 도체막(37)이 배리어메탈(36)의 전체 상면을 덮고 있을 필요는 없다.
또, 더미도체부재는 제 1, 제 3, 제 4 및 제 5 실시예에서는 적어도 더미하부전극(33b), 더미셀 플러그(30b)를 포함하고 있고, 제 2 실시예에서는 적어도 국소배선(23)을 포함하고 있으며, 제 6 및 제 7 실시예에서는 적어도 더미셀 플러그(30b)를 포함하고 있다.
본 발명에 의하면 상부전극을 노출시키지 않고 확실하게 상부전극과 상층배선을 전기적으로 접속할 수 있기 때문에, 용량절연막의 특성 열화가 작은 반도체 기억장치를 실현할 수 있다.

Claims (18)

  1. 반도체기판 상의 절연층 상에 설치되고, 하부전극, 상부전극 및 하부전극과 상부전극과의 사이에 개재하는 용량절연막으로 구성되는 기억용량부와,
    상기 기억용량부의 상부전극, 용량절연막에 각각 연속하여 설치된 용량절연막 연장부 및 상부전극 연장부와,
    상기 상부전극 연장부 및 상기 용량절연막 연장부의 하방에 위치하는 부분을 포함하도록 설치된 더미도체부재와,
    상기 상부전극 연장부 및 용량절연막 연장부의 측면에 접하며, 상기 더미도체부재에 접속되는 도체부재와,
    상기 더미도체부재에 전기적으로 접속되는 상층배선을 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
  2. 제 1항에 있어서,
    상기 도체부재는 상기 상부전극 연장부 및 용량절연막 연장부의 측면을 전체 둘레에 걸쳐 덮고 있는 것을 특징으로 하는 반도체 기억장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 더미도체부재는 상기 하부전극과 동일한 도체막으로 형성된 더미하부전극을 포함하고 있고,
    상기 도체부재는 상기 상부전극 연장부와 상기 더미하부전극을 서로 접속하고 있는 것을 특징으로 하는 반도체 기억장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 도체부재는 상기 상부전극 전체 및 상기 상부전극 연장부 전체의 상방을 덮고 있는 것을 특징으로 하는 반도체 기억장치.
  5. 제 3항에 있어서,
    상기 절연층을 끼워 상기 기억용량부의 하방에 형성된 비트선과,
    상기 비트선과 동일한 도체막으로 형성된 국소배선을 추가로 구비하며,
    상기 더미도체부재는 상기 절연층을 관통하여 더미하부전극과 상기 국소배선을 접속하는 도체플러그를 포함하는 것을 특징으로 하는 반도체 기억장치.
  6. 제 3항에 있어서,
    상기 절연층의 하방에서 반도체기판 상에 설치된 소자분리용 절연막과,
    상기 반도체기판의 상기 소자분리용 절연막에 의해 둘러싸이는 영역에 설치되고, 게이트전극과 상기 반도체기판 내에서 상기 게이트전극의 양측에 설치된 불순물확산층을 갖는 메모리셀 트랜지스터와,
    상기 소자분리용 절연막 상에 설치되고, 상기 게이트전극과 동일한 도체막으로 형성된 국소배선과,
    상기 절연막을 관통하여 상기 국소배선에 접속되는 도체플러그를 추가로 구비하는 것을 특징으로 하는 반도체 기억장치.
  7. 제 3항에 있어서,
    상기 반도체기판에 설치되고, 게이트전극과 상기 반도체기판 내에서 상기 게이트전극의 양측에 설치된 불순물확산층을 갖는 메모리셀 트랜지스터와,
    상기 반도체기판의 상기 불순물확산층과는 간격을 두고 설치된 다른 하나의 불순물확산층으로 형성된 국소배선과,
    상기 절연층을 관통하여 상기 국소배선에 접속되는 도체플러그를 추가로 구비하는 것을 특징으로 하는 반도체 기억장치.
  8. 제 1항 또는 제 2항에 있어서,
    상기 더미도체부재는 적어도 상기 절연층에 측방을 둘러싸는 영역에 설치되어 있고,
    상기 도체부재는 상기 상부전극 연장부와 상기 더미도체부재에 접촉하고 있는 것을 특징으로 하는 반도체 기억장치.
  9. 제 8항에 있어서,
    상기 더미도체부재는 국소배선이고, 상기 상층배선은 상기 국소배선에 접촉하고 있는 것을 특징으로 하는 반도체 기억장치.
  10. 제 8항에 있어서,
    상기 더미도체부재는 더미 플러그이고, 상기 도체부재는 상기 더미플러그의 상면 중 적어도 일부와 접촉하고 있는 것을 특징으로 하는 반도체 기억장치.
  11. 제 8항에 있어서,
    상기 도체부재는 상기 상부전극 연장부 및 용량절연막 연장부의 측면에 걸쳐 설치되며, 상기 더미도체부재의 상면 중 적어도 일부와 접하는 도체측벽인 것을 특징으로 하는 반도체 기억장치.
  12. 제 1항 또는 제 2항에 있어서,
    상기 용량절연막은 고유전체막 또는 강유전체막인 것을 특징으로 하는 반도체 기억장치.
  13. 하부전극, 상부전극 및 하부전극과 상부전극과의 사이에 개재하는 용량절연막으로 구성되는 기억용량부와, 상기 상부전극과 전기적으로 접속되는 더미도체부재와, 상기 더미도체부재와 전기적으로 접속되는 상층배선을 구비하고 있는 반도체 기억장치의 제조방법에 있어서,
    반도체기판 상의 절연층 상에 제 1 도체막을 형성한 후, 제 1 도체막을 패터닝하여 하부전극을 형성하는 공정 (a)와,
    상기 하부전극을 덮는 유전체막을 형성하는 공정 (b)와,
    상기 유전체막을 덮는 제 2 도체막을 형성하는 공정 (c)와,
    상기 제 2 도체막 상에 상기 하부전극의 전체의 일부를 덮는 에칭마스크를 형성하는 공정 (d)와,
    상기 제 2 도체막, 상기 유전체막을 패터닝하여, 상기 유전체막으로부터 상기 용량절연막 및 용량절연막 연장부를 형성하고, 상기 제 2 도체막으로부터 상기 상부전극 및 상부전극 연장부를 형성하는 공정 (e)와,
    상기 공정 (e) 이후에 기판 상에 제 3 도체막을 퇴적한 후, 상기 제 3 도체막을 패터닝하여, 상기 상부전극 연장부 및 상기 용량절연막 연장부의 측면에 접하면서 상기 더미도체부재와 전기적으로 접속되는 도체부재를 형성하는 공정 (f)를 포함하고 있는 반도체 기억장치의 제조방법.
  14. 제 13항에 있어서,
    상기 공정 (a)에서는 상기 제 1 도체막을 패터닝함으로써, 상기 하부전극과, 상기 하부전극과 서로 간격을 둔 영역에 위치하는 더미용 막을 형성하고,
    상기 공정 (b)로부터 상기 공정 (e)까지의 사이에 상기 더미용 막을 패터닝함으로써, 상기 더미도체부재의 적어도 일부로서 더미하부전극을 형성하며,
    상기 공정 (f)에서는 상기 상부전극 연장부, 상기 용량절연막 연장부 및 상기 더미하부전극의 측면에 접하고, 상기 상부전극 연장부의 상방 중 적어도 일부를 덮는 상기 도체부재를 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  15. 제 13항에 있어서,
    상기 공정 (a) 이전에 상기 절연층에 측방을 둘러싸는 영역에 상기 더미도체부재의 적어도 일부를 형성하는 공정을 추가로 구비하며,
    상기 공정 (f)에서는 상기 더미도체부재의 상면 중 적어도 일부와 접하도록 상기 도체부재를 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  16. 제 15항에 있어서,
    상기 공정 (f)에서는 상기 도체부재로서, 상기 상부전극 연장부, 상기 용량절연막 연장부의 측면에 접하며, 상기 상부전극 연장부의 상방 중 적어도 일부를 덮는 도체막을 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  17. 제 15항에 있어서,
    상기 공정 (f)에서는 상기 도체부재로서 상기 상부전극 연장부, 상기 용량절연막 연장부의 측면에 접하는 도체측벽을 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  18. 제 13항 내지 제 17항 중 어느 한 항에 있어서,
    상기 유전체막은 고유전체막 또는 강유전체막인 것을 특징으로 하는 반도체 기억장치의 제조방법.
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