KR20020069020A - 집적된 커패시터를 갖는 전자 패키지 - Google Patents

집적된 커패시터를 갖는 전자 패키지 Download PDF

Info

Publication number
KR20020069020A
KR20020069020A KR1020027009502A KR20027009502A KR20020069020A KR 20020069020 A KR20020069020 A KR 20020069020A KR 1020027009502 A KR1020027009502 A KR 1020027009502A KR 20027009502 A KR20027009502 A KR 20027009502A KR 20020069020 A KR20020069020 A KR 20020069020A
Authority
KR
South Korea
Prior art keywords
capacitor
interconnect
layer
conductive layer
conductive
Prior art date
Application number
KR1020027009502A
Other languages
English (en)
Other versions
KR100661937B1 (ko
Inventor
존 디. 게이신저
폴 엠. 하비
로버트 알. 키에츠케
Original Assignee
쓰리엠 이노베이티브 프로퍼티즈 캄파니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쓰리엠 이노베이티브 프로퍼티즈 캄파니 filed Critical 쓰리엠 이노베이티브 프로퍼티즈 캄파니
Publication of KR20020069020A publication Critical patent/KR20020069020A/ko
Application granted granted Critical
Publication of KR100661937B1 publication Critical patent/KR100661937B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0101—Neon [Ne]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01038—Strontium [Sr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0104—Zirconium [Zr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Adhesives Or Adhesive Processes (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Details Of Connecting Devices For Male And Female Coupling (AREA)

Abstract

본 발명은 제1 및 제2 측면을 갖는 도전성 트레이스층을 포함하는 전자 패키지에 관한 것이다. 도전성 트레이스층은 복수개의 상호 접속 패드를 형성하도록 패터닝된다. 플렉시블 유전체 기판이 도전성 트레이스층의 제1 측면 상에 장착된다. 제1 도전층, 제2 도전층 및 이들 사이에 배치된 유전체 재료층을 포함하는 플렉시블 커패시터에는 도전성 트레이스층의 제2 측면에 인접한 제1 도전층이 장착된다. 복수개의 상호 접속 영역이 커패시터의 제1 도전층 및 유전체 재료층을 통해 연장된다. 상호 접속 부재가 커패시터의 각각의 도전층과 대응 세트의 상호 접속 패드 사이에 접속된다. 커패시터의 제1 도전층은 제1 세트의 상호 접속 패드에 전기 접속되고, 커패시터의 제2 도전층은 제2 세트의 상호 접속 패드에 전기 접속된다. 제2 세트의 상호 접속 패드에 대응하는 상호 접속 부재는 1개의 상호 접속 영역을 통해 연장된다. 개구이 각각의 상호 접속 패드에 인접한 유전체 기판을 통해 연장된다. 보강 부재가 커패시터의 제2 도전층에 인접하게 장착된다. 소자 수용 영역이 유전체 기판, 도전성 트레이스층 및 커패시터를 통해 형성된다.

Description

집적된 커패시터를 갖는 전자 패키지{ELECTRONIC PACKAGE WITH INTEGRATED CAPACITOR}
전자 패키지는 마이크로프로세서, 비디오 콘트롤러 및 메모리 등의 전자 소자의 장착 및 취급을 용이하게 한다. 테이프 볼 그리드 어레이 패키지(tape ball grid array package)(이하, TBGA 패키지)는 플렉시블 회로 기술의 미세 라인 능력(fine line capability)을 이용하여 다수의 다른 형태의 전자 패키지 구조에 비해 우수한 배선 밀도(wiring density) 및 와이어 본딩 솔더 패드 밀도(wire bond solder pad density)를 제공한다. 그러나, 종래의 TBGA 패키지의 단일층 구조 때문에, 전력 및 접지 분배 능력이 다층 플라스틱 및 세라믹 볼 그리드 어레이 패키지(multi-layer plastic and ceramic ball grid array package)에 비해 제한된다.
커패시터는 전자 패키지의 개별 전기 소자로부터 시스템 수준의 전력 공급을 디커플링(decoupling)하는 데 사용된다. 전력 공급으로부터의 전자 소자의 디커플링은 전자 패키지의 전력 분배 네트웍 내의 전체 노이즈를 감소시킨다. 그러나, 고속 전자 소자와 관련된 속도 및 전류의 증가로 인해, 종래의 커패시터 구조는 충분한 성능을 제공하지 못하는데, 이는 이들 형태의 커패시터가 고속 동작을 방해하기 때문이다. 전자 패키지 내의 상호 접속 인덕턴스는 커패시터를 압박하여, 커패시터에 대한 전류의 고속 전달을 방해한다.
전자 패키지 내로 직접적으로 커패시터를 매립하는 것은 상당한 디커플링 커패시턴스에 매우 낮은 상호 접속 인덕턴스를 제공한다. 또한, 커패시터의 전극은 패키지 내에서의 우수한 전력 분배를 제공하도록 전자 패키지 내의 기준 전압 평면으로서 역할을 할 수도 있다. 이러한 접근 방식은 전자 패키지 내의 전자 소자의 초고속 동작을 용이하게 한다.
미국 특허 제4,945,399호는 집적형 분배 커패시터를 갖는 핀 그리드 어레이 패키지를 개시하고 있다. 이 패키지는 유전체층이 개재된 2개의 금속층을 갖는 회로를 포함한다. 제1 금속층은 신호 트레이스 및 전극을 포함하다. 제2 금속층은 제2 전극으로서 역할을 한다. 커패시터가 제1 및 제2 금속층의 전극이 중첩되는 영역 내에 형성된다. 핀은 회로의 다양한 층을 통해 연장되는 개구 내에 위치된다. 회로의 제1 금속층 영역은 신호 경로 설정 및 전극 영역들 사이에서 분할되어, 커패시터의 커패시턴스를 제한한다. 이러한 구조의 핀 그리드 어레이 패키지는 제조 비용이 비싸다. 또한, 전극층으로 관통되는 핀으로 인해, 이러한 형태의 구성은 소정 크기의 패키지에 대한 이용 가능한 커패시터를 감소시킨다.
로퍼(Lauffer) 등에게 허여된 미국 특허 제5,027,253호는 매립된 박막 커패시터를 갖는 다층 회로 패키지를 개시하고 있다. 이 패키지는 각각의 코어가 커패시터의 대응 전극에 상호 접속되는 적어도 2개의 신호 코어를 포함한다. 이러한방식으로, 신호 코어는 서로에 대해 용량성으로 결합된다. 이러한 참조 문헌에 개시된 커패시터 구조는 전자 패키지 내의 반도체 소자로부터의 전력 공급의 디커플링을 언급하지 않고 있다. 또한, 접지 코어가 커패시터와 반도체 소자 사이에 놓이기 때문에, 상당히 긴 도전성 리드 와이어와 전력 코어를 통해 연장되는 도전성 관통 개구가 반도체 소자를 전극에 접속시킬 필요가 있다. 이들 리드 와이어의 길이는 인덕턴스를 증가시켜, 커패시터에 의해 제공되는 전기 성능 개선을 감소시킨다.
전자 패키지의 전기 특성을 제어하는 요건은 전자 소자의 동작 속도가 증가함에 따라 점점 중요해진다. 전자 패키지가 전자 소자의 필요 전류 요구를 충족시키지 못하면 전자 패키지 내에서의 전압 강하와 관련된 노이즈가 유발된다. 전자 패키지 내에서 커패시터를 사용하는 것은 종래의 전자 패키지 구성 내의 전력 및 접지 분배를 개선하기 위한 것으로 당업계에 공지되어 있다. 그러나, 전자 패키지 내의 노이즈를 감소시키기 위해 커패시터를 사용하는 종래의 해결책과 종래의 커패시터 설계는 전자 패키지 내의 고속 전자 소자에 사용하는 데 있어서 단지 제한된 성공만을 제공하였다. 또한, 종래의 해결책들은 TBGA 캐비티-다운 와이어 본딩 전자 패키지(cavity-down wire bond electronic package) 내의 낮은 임피던스 전력 분배 구조를 비용 효과적으로 제공하는 능력에 있어서 제한된다.
따라서, 종래 해결책의 결점을 극복하는 전자 패키지의 고속 소자를 위한 경제적이고 다양한 노이즈 감소 해결책을 제공하는 회로 조립체 구조가 필요하다.
여기에 개시된 본 발명은 대체로 전자 패키지에 관한 것으로, 특히 집적된 커패시터를 갖는 전자 패키지에 관한 것이다.
도 1은 박막 평행판형 커패시터의 일 실시예를 개략적으로 도시하는 평면도.
도 2는 도 1의 선 2-2를 따라 취해진 단면도.
도 3은 상호 접속 회로의 도전성 트레이스층을 통해 박막 평행판 커패시터에 접속된 전자 소자를 포함하는 패키지의 일 실시예를 도시하는 단면도.
도 4는 커패시터의 상호 접속 영역에 대한 솔더볼 할당의 일 실시예를 개략적으로 도시하는 평면도.
도 5는 커패시터에 직접적으로 전기 접속된 전자 소자를 포함하는 전자 패키지의 일 실시예를 도시하는 단면도.
도 6은 커패시터 및 보강재에 직접적으로 전기 접속된 전자 소자를 포함하는 전자 패키지의 일 실시예를 도시하는 단면도.
본 발명은 대체로 전자 패키지 내의 임피던스를 제어하는 회로 조립체 구조를 제공한다. 대규모 평행판 커패시터는 유전체 재료에 의해 분리된 2개의 전극을 포함한다. 이들 전극은 전자 패키지를 위한 기준 전압 평면으로서 역할을 한다. 이들 전극 중 적어도 1개는 2개의 전극 모두가 커패시터의 공통 측면으로부터 접근 가능하도록 패터닝된다. 커패시터에는 전자 패키지의 상호 접속 회로부에 인접하게 장착되는 제1 전극이 위치된다. 전자 패키지의 전자 소자부가 커패시터의 전극들 중 1개 이상과 직접적으로 또는 간접적으로 전기 접속된다.
2개의 전극 중 단지 1개만 패터닝되는 것이 양호하다. 또한, 패터닝된 전극의 크기 및 구성은 커패시터의 유효 커패시턴스의 감소를 최소화하여 회로의 도전성 트레이스층과 2개의 전극 중 제2 전극 사이의 짧은 상호 접속 거리를 제공하는 것이 양호하다. 짧은 상호 접속 거리를 유지함으로써, 관련 인덕턴스는 감소된다.
커패시터는 바람직하게는 박막 평행판형 커패시터이다. 커패시터에 대한 양호한 유전체 재료는 바륨 티티네이트와, 스트론튬 티티네이트와, 바륨 티티네이트, 바륨 스트론튬 티티네이트, 티타늄 산화물, 납 지르코늄 티티네이트 및 탄탈륨 산화물 등의 고유전 상수의 입자들과 혼합된 폴리머를 포함한다. 전형적인 박막 평행판 커패시터의 커패시턴스는 약 1 ㎋/㎠ 내지 100 ㎋/㎠이다.
상호 접속 회로는 바람직하게는 플렉시블 유전체 기판층들을 갖는 볼 그리드 어레이 회로이다. 상호 접속 회로를 위한 양호한 유전체 기판은 폴리이미드 및 폴리에스테르막을 포함한다.
본 발명의 일 실시예에서, 전자 패키지는 제1 및 제2 측면을 갖는 도전성 트레이스층을 포함한다. 도전성 트레이스층은 복수개의 상호 접속 패드를 형성하도록 패터닝된다. 유전체 기판이 도전성 트레이스층의 제1 측면 상에 장착된다. 제1 도전층, 제2 도전층 및 이들 사이에 배치된 유전체 재료층을 포함하는 커패시터에는 도전성 트레이스층의 제2 측면에 인접한 제1 도전층이 장착된다. 복수개의 상호 접속 영역이 커패시터의 제1 도전층 및 유전체 재료층을 통해 연장된다. 상호 접속 부재가 커패시터의 각각의 도전층과 대응 세트의 상호 접속 패드 사이에 접속된다. 커패시터의 제1 도전층은 제1 세트의 상호 접속 패드에 전기 접속되고, 커패시터의 제2 도전층은 제2 세트의 상호 접속 패드에 전기 접속된다. 제2 세트의 상호 접속 패드에 대응하는 상호 접속 부재는 1개의 상호 접속 영역을 통해 연장된다.
본 발명의 또 다른 실시예는 제1 및 제2 측면을 갖는 도전성 트레이스층을 포함하는 전자 패키지를 제공한다. 도전성 트레이스층은 복수개의 상호 접속 패드를 형성하도록 패터닝된다. 플렉시블 유전체 기판이 도전성 트레이스층의 제1 측면 상에 장착된다. 제1 도전층, 제2 도전층 및 이들 사이에 배치된 유전체 재료층을 포함하는 플렉시블 커패시터에는 도전성 트레이스층의 제2 측면에 인접한 제1 도전층이 장착된다. 복수개의 상호 접속 영역이 커패시터의 제1 도전층 및 유전체 재료층을 통해 연장된다. 상호 접속 부재가 커패시터의 각각의 도전층과 대응 세트의 상호 접속 패드 사이에 접속된다. 커패시터의 제1 도전층은 제1 세트의 상호 접속 패드에 전기 접속되고, 커패시터의 제2 도전층은 제2 세트의 상호 접속 패드에 전기 접속된다. 제2 세트의 상호 접속 패드에 대응하는 상호 접속 부재는 1개의 상호 접속 영역을 통해 연장된다.
개구가 각각의 상호 접속 패드에 인접한 유전체 기판을 통해 연장된다. 보강 부재가 커패시터의 제2 도전층에 인접하게 장착된다. 소자 수용 영역이 유전체 기판, 도전성 트레이스층 및 커패시터를 통해 형성된다.
본 발명의 추가 실시예는 전자 패키지 내의 임피던스를 감소시키는 방법을 제공한다. 이 방법은 복수개의 상호 접속 패드를 형성하도록 패터닝되는 도전성 트레이스층과, 도전성 트레이스층의 제1 측면 상에 장착되는 유전체 기판을 갖는 상호 접속 회로를 형성하는 단계를 포함한다. 제1 도전층, 제2 도전층 및 이들 사이에 배치된 유전체 재료층을 포함하는 커패시터가 형성된다. 복수개의 개구가 복수개의 상호 접속 영역을 형성하도록 커패시터의 제1 도전층 및 유전체 재료층을 통해 형성된다. 커패시터는 커패시터의 제1 도전층이 도전성 트레이스층의 제2 측면에 인접한 상호 접속 회로 상에 접속된다. 커패시터의 제1 도전층은 제1 세트의 상호 접속 패드에 전기 접속되고, 커패시터의 제2 도전층은 제2 세트의 상호 접속 패드에 전기 접속된다.
다음의 용어는 여기에서 사용될 때 다음의 의미를 갖는다.
1. 용어 "대규모 커패시터"는 도전성 트레이스층 영역의 상당 부분을 형성하는 커패시터를 말한다.
2. 용어 "박막 커패시터"는 100 ㎛ 미만의 두께를 갖는 전극들과, 20 ㎛ 이하의 유전체층(20)을 포함하는 커패시터를 말한다.
3. 용어 "상호 접속 회로"는 전자 시스템 및 장치 내에 패키징되는 다음 레벨로 전자 소자의 전력, 접지 및/또는 정보 신호의 경로를 설정하는 회로를 말한다.
4. 용어 "상호 접속 인덕턴스"는 전자 패키지 내의 상호 접속 회로와 전자 소자 사이의 상호 접속 구조의 상호 접속 구조의 형태 및 길이와 관련된 인덕턴스를 말한다.
5. 용어 "상호 접속 영역"은 커패시터의 제1 도전층 및 유전체층을 통해 형성되는 개구를 말한다. 솔더볼 패드(solderball pad)와 커패시터의 제2 도전층 사이의 전기 접속 등의 복수개의 전기 상호 접속이 상호 접속 영역을 통해 이루어질 수 있다.
본 발명에 따른 대규모 커패시터(10)의 일 실시예가 도 1 및 도 2에 도시되어 있다. 위에서 정의된 바와 같이, 커패시터(10)는 바람직하게는 박막 평행판 커패시터이다. 커패시터(10)는 제1 도전층(11), 제2 도전층(12) 및 이들 사이에 배치된 유전체층(13)(도 2 참조)을 포함한다. 유전체층(13)은 0.5 ㎛ 내지 30 ㎛의 두께를 갖는다.
제1 도전층(11) 및 유전체층(13)은 복수개의 제1 전극을 형성하도록 패터닝된다. 제1 도전층(11) 및 유전체층(13)의 패터닝은 복수개의 제1 상호 접속 영역(17) 및 제2 상호 접속 영역(18)을 형성한다. 다른 실시예에서, 제1 도전층(11)은 각각의 제1 전극(14)이 인접한 전극(14)들 사이에 형성되는 도전성 스트립에 의해 각각의 인접한 제1 전극(14)에 전기 접속되도록 패터닝될 수도 있다. 제2 도전층(12)은 바람직하게는 패터닝되지 않고 제2 전극(16)을 형성한다. 소자 수용 영역(20)이 제1 도전층(11), 제2 도전층(12) 및 유전체층(13)을 통해 형성된다. 각각의 제1 상호 접속 영역(17)은 2 개의 인접한 제1 전극들 사이에 위치되고, 제2 상호 접속 영역(18)은 소자 수용 영역(20)의 주변부 주위에 연장된다.
제1 도전층(11) 및 유전체층(13)이 커패시터(10)의 공통 측면으로부터 제2 전극(16) 및 제1 전극(14)으로의 접근을 허용하도록 패터닝되는 것이 본 발명의 주요 태양이다. 제1 전극(14)의 패터닝된 부분의 크기를 제한하고 위치를 제어함으로써, 커패시터(10)의 유효 커패시턴스의 감소는 최소화될 수 있다. 제1 도전층(11) 및 유전체층(13)은 에칭 또는 레이저 제거 등의 공지된 공정을 사용하여 패터닝될 수도 있다. 소자 수용 영역(20)은 펀칭, 레이저 절단 등의 공지된 공정에 의해 형성될 수도 있다.
TBGA 캐비티-다운 와이어 본딩 패키지 등의 전자 패키지(21)의 일 실시예가 도 3에 도시되어 있다. 전자 패키지(21)는 제1 측면(24a) 상에 장착되는 유전체 기판(26)을 갖는 도전성 트레이스층(24)을 포함하는 플렉시블 상호 접속 회로(22)를 제공한다. 제1 접착제층(28)이 도전성 트레이스층(24)의 제2 측면(24b)에 상기 커패시터(10)를 부착하는 데 사용된다. 제1 접착제층(28)은 전기 절연성 접착제로 제조된다. 제2 접착제층(30)이 커패시터(10)에 보강 부재(32)를 부착하는 데 사용된다. 제3 접착제층(33)이 보강 부재(32)에 마이크로프로세서 등의 전자 소자(36)를 부착하는 데 사용된다. 동일한 전압으로 보강 부재(32) 및 제2 전극(16)을 유지하는 것이 바람직한 경우에, 제2 접착제층(30)은 전기 전도성 접착제 재료로 제조될 수도 있다. 상이한 전압으로 보강 부재(32) 및 제2 전극(16)을 유지하는 것이 바람직한 경우에, 제2 접착제층(30)은 비도전성 접착제 재료로 제조된다. 제3 접착제층(33)은 정전기 방전에 의한 전자 소자(36)의 손상을 방지하는 데 도움이 되도록 도전성 재료로 제조될 수도 있다.
플렉시블 상호 접속 회로(22)의 도전성 트레이스층(24)은 전형적으로 플렉시블 상호 접속 회로(22)를 통해 전력 및 신호의 경로를 설정하는 복수개의 트레이스(34)를 포함하도록 패터닝된다. 전자 소자(36)는 복수개의 와이어 본딩 패드(36a)를 포함한다. 각각의 트레이스(34)는 와이어 본딩 패드 등의 본딩 패드(34a)와 솔더볼 패드 등의 상호 접속 패드(34b)를 포함한다. 와이어(38)가 각각의 본딩 패드(34a)와 전자 소자(36)의 대응 본딩 패드(36a) 사이에 접속된다.
제1 전극(14) 및 제2 전극(16)은 각각 솔더 플러그(solder plug) 등의 각각의 상호 접속 부재(42)에 의해 대응 트레이스(34)에 접속된다. 각각의 상호 접속 부재(42)는 커패시터(10)의 각각의 트레이스(34)와 대응 전극(14, 16) 사이의 제1 접착제층(28)을 통해 연장된다. 제2 전극(16)과 대응 트레이스 사이에 접속되는 각각의 상호 접속 부재(42)는 제1 또는 제2 상호 접속 영역(17, 18) 내에 위치된다. 커패시터(10)의 패터닝된 구성은 제2 전극(16)과 대응 트레이스(34)(들) 사이의 짧은 전기 통로를 제공하여, 전자 패키지(21)에 의해 나타나는 임피던스를 감소시킨다. 각각의 상호 접속 부재(42)는 대략 90%의 주석과 대략 10%의 납으로 구성된 솔더 등의 고융점 솔더로 제조되는 것이 양호하다.
제1 접착제층(28) 및 제2 접착제층(30)을 위한 적당한 비도전성 접착제는 상표명 KJ로 듀퐁(DuPont)에 의해 판매되는 폴리이미드계 접착제 막인 것으로 밝혀졌다. 유전체 기판(26)을 위한 적당한 재료는 상표명 캡톤(KAPTONE)으로 듀퐁에 의해 판매되는 폴리이미드막 같은 것으로 밝혀졌다. 다양한 도전성 접착제가 상업적으로 입수 가능하다. 위에 열거된 재료는 적당하지만, 다양한 유전체 기판 및 접착층에 적당한 다수의 다른 재료가 상업적으로 입수 가능하다는 것이 고려되어야 한다.
이제 도 3 및 도 4를 참조하면, 제1 세트의 상호 접속 패드(34b)가 제1 상호 접속 영역(17)과 정렬된다. 제2 세트의 상호 접속 패드(34b)가 1개의 제1 전극(14)과 정렬된다. 대응 상호 접속 패드(34b)에 대한 제1 전극(14) 및 제2 전극(16)의 밀착은 비교적 짧은 상호 접속 길이를 제공하여 인덕턴스 감소에 기여하는 것이 양호하다. 제1 및 제2 세트의 상호 접속 패드(34b)는 전자 소자(36)에 대한 기준 전압의 경로를 설정하도록 설계된다. 전자 소자(36)에 대한 신호의 경로 설정을 위해 설계된 제3 세트의 상호 접속 패드(34b)가 커패시터(10)의 전극(14, 16) 또는 상호 접속 영역(17, 18)에 대한 위치에 제한되지 않는다.
커패시터(110)를 포함한 전자 패키지(121)의 또 다른 실시예가 도 5에 도시되어 있다. 커패시터(110)는 제1 전극(114) 및 제2 전극(116)을 포함한다. 전자 패키지(121)는 복수개의 와이어(138)에 의해 제1 전극(114) 및 제2 전극(116)에 직접 전기 접속되는 복수개의 본딩 패드(136a)를 갖는 전자 소자(136)를 포함한다. 제1 전극(114)은 제2 전극(116)과 상이한 전압으로 유지된다. 이러한 구성에서, 제1 및 제2 전극(114, 116)은 전자 소자(136)를 위한 기준 전압 평면으로서 역할을 한다.
커패시터(210)를 포함한 전자 패키지(221)의 추가 실시예가 도 6에 도시되어 있다. 커패시터(210)는 제1 전극(214) 및 제2 전극(216)을 포함한다. 이러한 실시예에서, 제2 전극(216)은 도전성 접착제층(230)에 의해 보강 부재(232)에 전기 접속된다. 전자 패키지(221)는 복수개의 와이어(238)에 의해 제1 전극(214) 및 보강 부재(232)에 직접 전기 접속되는 복수개의 본딩 패드(236a)를 갖는 전자 소자(236)를 포함한다. 제1 전극(214)은 제2 전극(216) 및 보강 부재(232)와 상이한 전압으로 유지된다. 이러한 구성에서, 제1 전극(214) 및 보강 부재(232)는 전자 소자(236)를 위한 기준 전압 평면으로서 역할을 한다.
커패시터의 커패시턴스는 커패시터에 부착된 전자 소자의 주파수, 전압 및 전류 사양에 정합될 필요가 있다. 또한, 본 발명에 따른 전자 패키지는 전자 소자로 충분한 전류를 공급하는 데 충분히 높은 커패시턴스를 갖는 커패시터를 포함하여야 한다. 커패시터의 커패시턴스는 전극의 중첩 면적, 유전체 재료의 두께 및 유전체 재료의 유전 상수 등의 변수에 의해 영향을 받는다. 이들 속성은 원하는 커패시턴스를 소정의 전자 소자 및 패키지 구조에 제공하도록 조정될 수 있다.
본 발명에 따라 구성된 전자 패키지는 고도로 제어되는 용량성 결합을 나타낸다. 고도로 제어되는 용량성 결합은 전력 및 접지 상호 접속의 할당이 단지 무시 가능할 정도의 전기 성능 손실을 갖는 다른 설계 요건이 아니라 제1 전극의 패터닝에 기초하게 한다.
본 발명에 따른 TBGA 캐비티-다운 전자 패키지에서, 커패시터는 상호 접속 회로와 보강재 사이에 위치된다. 이러한 구성에서, 커패시터의 전극 및 유전체 재료는 전자 소자로부터 보드 수준의 상호 접속 요소로 전기 상호 접속의 경로를 설정하는 데 필요한 관통 개구에 의해 관통되지 않는다. 전극 및 유전체층 내의 이들 형태의 불연속성의 제거는 커패시터의 유효 커패시턴스를 상당히 증가시킨다.
본 발명에 따른 전자 패키지는 최종 사용자의 사용에 있어서 여러 장점을 제공하는 여러 특징을 포함한다. 커패시터의 유효 면적은 단지 1개의 도전층을 패터닝함으로써 최대화된다. 커패시턴스는 커패시터의 유효 면적의 최대화가 커패시턴스의 최대화에 기여하도록 2개의 전극 모두의 공통 면적에 정비례한다. 전극들 사이의 고도로 제어되는 용량성 결합은 패키지 내의 전력 및 접지 분배의 임피던스를감소시킨다. 전자 소자에 대한 리턴 전류는 커패시터의 2개의 도전층 모두에서 이동될 수 있다. 전극은 기준 전압 평면으로서 역할을 함으로써 전자 패키지를 위한 전력 분배를 제공하는 데 사용될 수도 있다. 전자 소자의 전력 및 접지 입력은 상호 접속 회로의 트레이스층을 통하지 않고 커패시터의 대응 전극에 직접 상호 접속될 수도 있다. 여기에 개시된 구조를 갖고 여기에 개시된 방식으로 접속된 커패시터를 채용한 전자 패키지는 우수한 상호 접속 임피던스 특성을 나타내어, 패키지 내의 노이즈를 감소시킨다.
커패시터 제조 공정의 상세한 설명
유기 부식 방지제(예컨대, 벤조트리아졸 유도체)와 압연 공정으로부터의 잔류 오일 등의 표면 상에 존재하는 재료를 가질 수도 있는 구리박 또는 다른 도전성 기판은 바람직하게는 100 ㎛ 미만의 두께를 갖는다. 구리박에는, 예컨대 유전체층과 구리박층 사이의 양호한 부착을 보증하도록 표면 처리가 적용된다. 제거가, 예컨대 아르곤-산소 플라즈마로 구리박을 처리함으로써 수행되거나, 공기 코로나 또는 습식 약품 처리가 당업계에 주지된 바와 같이 사용될 수 있다. 구리박의 양면에 부착된 미립자는 예컨대 상표명 "울트라클리너(Ultracleaner)"로 웹 시스템즈 인크.(Web Systems Inc.,)로부터 상업적으로 입수 가능한 초음파/진공 웹 세척 장치를 사용하여 제거될 수 있다. 바람직하게는, 구리박은 이러한 표면 처리 중에 긁히거나, 움푹 들어가거나, 굽혀지지 않는데, 이는 이러한 표면 불규칙성이 코팅 문제 및/또는 결함을 일으킬 수도 있기 때문이다. 불균일 코팅은 커패시터의 커패시턴스에 역효과를 줄 수도 있고, 도전층들 사이에 단락 회로를 유발시킬 수도 있다.
유전체 재료의 혼합물은 에폭시 등의 수지를 제공함으로써, 선택적으로 바륨 티타네이트 등의 유전성 또는 절연성 입자를 포함함으로써, 그리고 선택적으로 에폭시를 위한 촉매를 포함함으로써 준비될 수도 있다. 제조 공정으로부터 유발되는 입자, 예컨대 카보네이트 상의 흡수된 물 또는 잔류 재료는 소정 시간 동안 특정 온도로 예컨대 15 시간 동안 350℃로 공기 중의 입자들을 가열함으로써 사용 전에 입자들의 표면으로부터 제거될 수 있다. 가열 후, 입자들은 혼합물 내에서 사용 전에 데시케이터(dessicator) 내에 저장될 수도 있다.
바륨 티타네이트 입자 및 에폭시의 혼합물은 바륨 티타네이트와, 에폭시의 용매 용액 예컨대 케톤과, 분산제를 혼합함으로써 준비될 수도 있다. 전형적으로, 물/얼음 조(bath)를 갖는 고전단 회전자-고정자 믹서(high shear rotor-stator mixer)(6000 rpm)가 사용된다. 종래의 볼-밀링(ball-milling)은 또 다른 대표적인 방법이다. 혼합물은 방해받지 않는 상태로 놓여 응집체가 용기의 저부에 침전되게 한다. 침전은 약 12 시간 이상 동안 일어나게 된다. 대신에, 혼합물은, 예컨대 최종 여과 단계에서 사용되는 메시 크기의 약 10배의 메시 크기를 갖는 거친 필터를 통해 여과될 수 있다. 다음에, 최종 여과 단계로서, 혼합물은 예컨대 스테인리스 스틸 메시 필터(mesh filter) 또는 2 ㎛ 내지 5 ㎛의 메시 크기를 갖는 필터를 통해 여과된다. 여과된 혼합물은 고체 백분율(percent solid) 및 바륨 티타네이트/에폭시 비율을 위해 분석된다. 원하는 조성은 필요에 따라 추가의 여과된 용매 및/또는 에폭시를 첨가함으로써 얻어진다. 혼합물은 용매 시스템으로코팅되거나, 유기 결합제가 코팅을 수행할 수 있을 정도로 충분히 낮은 점도를 갖는 액체라면 용매가 생략될 수도 있다.
혼합물은 분산제, 바람직하게는 전기 절연층이 요구될 때의 음이온 분산제 등의 첨가제와, 용매를 포함할 수도 있다. 분산제의 예로는 상표명 "하이퍼미어 PS3(Hypermeer PS3)"로 ICI 어메리카즈(ICI Americas)로부터 상업적으로 입수 가능한 폴리에스테르 및 폴리아민의 공중합체가 포함된다. 용매의 예로는 메틸 에틸 케톤 및 메틸 이소부틸 케톤이 포함되는데, 이들 2개는 모두 미국 위스콘신주 밀워키에 소재한 앨드리치 케미컬(Aldich Chemical)로부터 상업적으로 입수 가능하다. 양호한 시스템에서, 다른 첨가제가 필요하지 않지만, 점도를 변경시키거나 평탄한 코팅을 제조하기 위한 약품 등의 추가 성분이 사용될 수 있다.
촉매 또는 경화제가 혼합물에 추가될 수도 있다. 촉매 또는 경화제가 사용되면, 촉매 또는 경화제는 코팅 단계 전에 첨가될 수 있다. 바람직하게는, 촉매 또는 경화제는 코팅 단계 직전에 첨가된다.
유용한 촉매로는 아민 및 이미다졸이 포함된다. 염기성 표면, 즉 7을 초과하는 pH를 갖는 입자들이 존재하지 않으면, 대표적인 촉매로는 설포늄염 등의 산성종을 발생시키는, 즉 7 미만의 pH를 갖는 입자들이 포함된다. 상업적으로 입수 가능한 촉매가 미국 위스콘신주 밀워키에 소재한 앨드리치 케미컬로부터 상업적으로 입수 가능한 2, 4, 6-트리스(디메틸아미노메틸) 페놀이다. 전형적으로, 촉매는 바람직하게는 0.5% 내지 1%인 수지의 중량에 기초하여 0.5% 내지 8 % 중량, 바람직하게는 0.5% 내지 1.5 % 중량 범위의 양으로 사용된다.
대표적인 경화제로는 폴리아민, 폴리아미드, 폴리페놀 및 그 유도체가 포함된다. 상업적으로 입수 가능한 경화제는 미국 델라웨어주 윌밍턴에 소재한 이.아이.듀퐁 드 네모아즈 컴퍼니(E.I. DuPont de Nemours Company)로부터 상업적으로 입수 가능한 1,3-페닐렌디아민이다. 전형적으로, 경화제는 수지의 중량에 기초하여 10 % 중량 내지 100 % 중량, 바람직하게는 10 % 중량 내지 50 % 중량 범위의 양으로 사용된다.
세척된 구리박은 임의의 적당한 방법 예컨대 코팅된 기판을 형성하기 위한 그라비어 코터(gravure coater)를 사용하여 혼합물로 코팅된다. 바람직하게는, 코팅 단계는 오염을 최소화하도록 크린룸에서 수행된다. 건조 두께는 혼합물 내의 고체 백분율과, 그라비어 롤 및 코팅 기판의 상대 속도와, 사용된 그라비어의 셀 체적에 좌우된다. 전형적으로, 0.5 ㎛ 내지 2 ㎛ 범위의 건조 두께를 얻기 위해, 고체 백분율은 20 % 중량 내지 60 % 중량 범위에 있다. 코팅은 약 100℃ 미만의 평균 온도로 코터의 오븐 내에서 고정 수단이 없는 상태로 건조된다. 바람직하게는, 코팅은 약 30℃의 온도로 시작하여 약 100℃의 온도로 종료된 다음에 롤 상으로 권취되는 단계로 건조된다. 높은 최종 건조 온도 예컨대 약 200℃까지의 온도가 사용될 수 있지만, 반드시 필요한 것은 아니다. 일반적으로, 매우 적은 교차 결합이 건조 단계에서 일어난다. 즉, 목적은 주로 가능하면 많은 용매를 제거하는 것이다. 보유된 용매는 코팅이 롤 상에 보관될 때의 블록킹(즉 원하지 않는 층간 부착)과, 불량한 부착을 유발시킬 수도 있다. 혼합물이 건조되면, 코팅은 유전체층이 위에 형성된 도전성 기판을 포함한다.
결함을 회피하기 위한 기술로는 코팅 혼합물의 인-라인 여과 및 공기 제거(in-line filtration and deaeration)가 포함된다. 부가적으로, 경화를 필요로 하는 수지가 사용되면, 적어도 1개의 전기 절연층 또는 전기 전도층이 전기 절연층으로 코팅된 2개의 기판을 적층하기 전에 바람직하게는 공기 중에서 부분적으로 경화되는 것이 바람직하다. 구체적으로, 기판의 부착이 적층 전에 코팅을 열처리함으로써 개선될 수도 있다. 열처리 시간은 바람직하게는 짧고, 일반적으로 특히 고온에서 약 10분 미만이다.
적층은 바람직하게는 2개의 상기 코팅된 기판을 사용하여 수행된다. 1개의 코팅 기판이 예컨대 약 2분 내지 약 10분 동안 약 150℃ 내지 약 180℃ 범위의 온도로 적층기에 도달되기 전에 오븐을 통과할 수도 있다. 이러한 예열 단계는 1개 또는 2개 모두의 코팅된 기판 상에서 수행될 수 있다. 바람직하게는, 전기 절연층은 적층 중에 어느 것과도 접촉되지 말아야 하고, 적층은 크린룸에서 수행되어야 한다.
본 발명에 따른 커패시터를 제조하기 위해, 코팅된 기판은 약 150 ℃ 내지 200℃ 범위의 온도 바람직하게는 약 150℃까지 가열된 2개의 닙 롤러를 갖는 적층기를 사용하여 절연층 대 절연층으로 적층된다. 적당한 공기압이 34 ㎪ 내지 280 ㎪(5 내지 40 psi), 바람직하게는 100 ㎪(15 psi) 범위의 압력으로 적층기 롤로 공급된다. 롤러 속도는 임의의 적당한 값으로, 바람직하게는 0.5 ㎝/분 내지 1.5 ㎝/분(약 12 인치/분 내지 약 36 인치/분), 보다 바람직하게는 0.64 ㎝/분(15 인치/분)으로 설정될 수 있다. 이러한 공정은 배치 모드(batch mode)로도 수행될수 있다.
적층된 기판은 원하는 길이의 시트로 절단되거나 적당한 코어 상으로 권취될 수 있다. 적층이 완료되면, 양호한 클린룸 시설은 더 이상 필요하지 않다.
수지가 경화를 필요로 할 때, 적층된 재료는 경화된다. 대표적인 경화 온도로는 약 140℃ 내지 약 200℃, 바람직하게는 약 140℃ 내지 약 170℃ 범위의 온도가 포함되고, 대표적인 경화 시간으로는 약 60분 내지 약 150분, 바람직하게는 약 60분 내지 약 100분이 포함된다.
기판에 대한 유전체층의 부착은 도전성 기판을 코팅할 때 충분히 부드럽거나 적층 및/또는 경화 중에 부드러워지면 즉 구리박이 코팅 전에 어닐링되거나 차후의 처리 중에 어닐링되면 향상될 수도 있다. 어닐링은 코팅 단계 전에 도전성 기판을 가열함으로써 또는 경화나 건조 단계의 결과로서 기판 어닐링 온도가 수지의 경화 온도 이하이면 얻어질 수도 있다. 경화 또는 건조 및 적층이 일어나는 온도 미만의 어닐링 온도를 갖는 도전성 기판을 사용하는 것이 양호하다. 어닐링 조건은 사용되는 도전성 기판에 좌우된다. 바람직하게는, 구리의 경우에, 공정의 이들 단계의 2개 모두에서, 도전성 기판은 10 g의 부하를 사용하여 약 75 ㎏/㎟ 미만의 비커스 경도를 얻는다. 이러한 경도를 얻기 위한 구리의 양호한 온도 범위는 약 100℃ 내지 약 180℃, 보다 바람직하게는 약 120℃ 내지 약 160℃의 범위이다.
본 발명에 따른 커패시터는 펀칭 또는 레이저 절단 등의 임의의 적당한 공정을 사용하여 적층된 기판으로부터 제거된다. 선택적으로, 전도층 및/또는 유전체층 중 1개 또는 2개 모두는 불연속 전극 및 상호 접속 영역을 형성하도록 패터닝될수도 있다. 당업계에 공지된 임의의 적당한 패터닝 기술이 커패시터의 다양한 층을 패터닝하는 데 채용될 수도 있다. 예컨대, 도전층 및 유전체층의 패터닝은 당업계에 주지된 바와 같은 포토리소그래피 및/또는 레이저 제거에 의해 수행될 수도 있다.
포토리소그래피는 1개 또는 2개 모두의 도전층에 포토레지스트를 인가한 다음에, 대응 층들 상에 은폐 및 노출 영역의 패턴을 형성하도록 노광하고 현상함으로써 수행될 수도 있다. 다음에, 커패시터가 에칭액에 노출되면, 커패시터의 선택 영역 및 층이 제거될 수 있다. 포타슘 하이드록사이드 등의 스트리핑 약품이 포토레지스트의 잔여 영역을 제거하도록 채용된다. 이러한 공정은 원하지 않는 커패시터의 영역 및 층이 제거되게 한다.
레이저 제거는 커패시터로부터 유전체층 등의 재료를 선택적으로 열적으로 제거하도록 레이저를 사용하여 수행될 수도 있다. 포토리소그래피 및 레이저 제거는 조합하여 사용될 수도 있다.
본 발명에 따른 회로 조립체 및 전자 패키지에 의해 나타나는 전기 성능은 종래의 구조에 비해 크게 개선된다. 상호 접속 회로의 상호 접속 패드가 커패시터의 도전층과 전기 접속되게 하는 커패시터의 도전성 트레이스층 및 유전체층의 복잡한 패터닝이 필요하지 않다. 이들 패키지 내의 신호 트레이스는 신호 트레이스의 인덕턴스가 제어되도록 전극에 근접하게 유지된다. 또한, 본 발명은 비교적 커패시터의 인접 전극들 사이에 높은 커패시턴스와, 커패시터의 신호 트레이스와 인접 전극들 사이에 비교적 낮은 커패시턴스를 제공한다. 커패시턴스 및 인덕턴스특성은 비교적 낮은 임피던스를 유발시켜, 본 발명에 따른 전자 패키지 내의 리턴 전류가 커패시터의 2개 모두의 도전층 상에서 효과적으로 통과되게 한다.
따라서, 첨부된 청구의 범위는 넓게 그리고 본 명세서에 개시된 실시예 및 설명의 범주와 일관된 방식으로 해석되는 것이 적당하다.

Claims (12)

  1. 제1 및 제2 측면을 갖고, 복수개의 상호 접속 패드를 형성하도록 패터닝되는 는 도전성 트레이스층;
    상기 도전성 트레이스층의 상기 제1 측면 상에 장착되는 유전체 기판;
    제1 도전층, 제2 도전층 및 상기 제1 도전층과 상기 제2 도전층 사이에 배치된 유전체 재료층을 갖는 커패시터 - 상기 제1 도전층은 상기 도전성 트레이스층의 제2 측면에 인접하게 장착됨 -;
    상기 커패시터의 상기 제1 도전층 및 상기 유전체 재료층을 통해 연장되는 복수개의 상호 접속 영역; 및
    상기 커패시터의 각각의 도전층과 대응 세트의 상호 접속 패드 사이에 접속되는 상호 접속 부재 - 상기 커패시터의 상기 제1 도전층은 제1 세트의 상호 접속 패드에 전기 접속되며, 상기 커패시터의 상기 제2 도전층은 제2 세트의 상호 접속 패드에 전기 접속되고, 상기 상호 접속 부재는 상기 제2 세트의 상호 접속 패드에 대응하여 상기 상호 접속 영역들 중의 하나를 통해 연장됨 -
    를 포함하는 것을 특징으로 하는 전자 패키지.
  2. 제1항에 있어서,
    제1 전극은 제1 기준 전압으로 유지되고, 제2 전극은 상기 제1 기준 전압과 상이한 제2 기준 전압으로 유지되는 것을 특징으로 하는 전자 패키지.
  3. 제1항에 있어서,
    상기 커패시터의 상기 제2 도전층에 인접하게 장착되는 전기 전도성 보강 부재와, 상기 유전체 기판, 상기 도전성 트레이스층 및 상기 커패시터를 통해 연장되는 소자 수용 영역을 더 포함하며, 상기 보강 부재 상의 소자 수용 영역 내에 장착되는 전자 소자를 더 포함하는 것을 특징으로 하는 전자 패키지.
  4. 제3항에 있어서,
    상기 전자 소자는 복수개의 본딩 패드를 포함하고, 제1 본딩 패드와 상기 커패시터의 상기 제1 도전층 사이에 전기 접속되는 제1 와이어와, 제2 본딩 패드와 상기 커패시터의 상기 제2 도전층 및 상기 보강 부재 중 적어도 하나 사이에 전기 접속되는 제2 와이어를 더 포함하는 것을 특징으로 하는 전자 패키지.
  5. 제4항에 있어서,
    상기 커패시터의 상기 제2 도전층과 상기 보강 부재 사이에 배치된 전기 전도성 접착제를 더 포함하는 것을 특징으로 하는 전자 패키지.
  6. 제1항에 있어서,
    상기 커패시터의 상기 유전체 재료는 5 내지 30 ㎛의 두께를 갖는 것을 특징으로 하는 전자 패키지.
  7. 제1항에 있어서,
    상기 유전체 재료는 고 유전상수의 입자들과 혼합된 비도전성 폴리머로 제조되고, 고 유전상수의 입자들은 바륨 티티네이트, 바륨 스트론튬 티티네이트, 티타늄 산화물, 납 지르코늄 티티네이트 및 탄탈륨 산화물로 구성된 그룹으로부터 선택된 재료로 형성되는 것을 특징으로 하는 전자 패키지.
  8. 제1항에 있어서,
    상기 유전체 기판은 복수개의 개구를 포함하며, 각각의 개구는 상기 커패시터의 상기 상호 접속 영역들 중의 하나에 인접하게 위치되는 것을 특징으로 하는 전자 패키지.
  9. 제1항에 있어서,
    상기 유전체 기판은 폴리이미드막을 포함하는 것을 특징으로 하는 전자 패키지.
  10. 제1항에 있어서,
    상기 상호 접속 부재는 솔더 플러그인 것을 특징으로 하는 전자 패키지.
  11. 제1항에 있어서,
    상기 각각의 상호 접속 패드는 솔더볼 패드인 것을 특징으로 하는 전자 패키지.
  12. 제1 및 제2 측면을 갖고, 복수개의 상호 접속 패드를 형성하도록 패터닝되는 는 도전성 트레이스층;
    상기 도전성 트레이스층의 제1 측면 상에 장착되는 플렉시블 유전체 기판;
    제1 도전층, 제2 도전층 및 상기 제1 도전층과 상기 제2 도전층 사이에 배치된 유전체 재료층을 갖는 플렉시블 커패시터 - 상기 제1 도전층은 상기 도전성 트레이스층의 제2 측면에 인접하게 장착됨 -;
    상기 커패시터의 상기 제1 도전층 및 상기 유전체 재료층을 통해 연장되는 복수개의 상호 접속 영역;
    상기 커패시터의 각각의 도전층과 대응 세트의 상호 접속 패드 사이에 접속되는 상호 접속 부재 - 상기 커패시터의 상기 제1 도전층은 제1 세트의 상기 상호 접속 패드에 전기 접속되며, 상기 커패시터의 상기 제2 도전층은 제2 세트의 상기 상호 접속 패드에 전기 접속되고, 상기 상호 접속 부재는 제2 세트의 상기 상호 접속 패드에 대응하여 상기 상호 접속 영역들 중의 하나를 통해 연장됨 -;
    상기 각각의 상호 접속 패드에 인접한 유전체 기판을 통해 연장되는 개구;
    상기 커패시터의 상기 제2 도전층에 인접하게 장착되는 보강 부재; 및
    상기 유전체 기판, 상기 도전성 트레이스층 및 상기 커패시터를 통해 연장되는 소자 수용 영역
    을 포함하는 것을 특징으로 하는 전자 패키지.
KR1020027009502A 2000-01-25 2000-05-25 집적된 커패시터를 갖는 전자 패키지 KR100661937B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/491,302 2000-01-25
US09/491,302 US7064412B2 (en) 2000-01-25 2000-01-25 Electronic package with integrated capacitor

Publications (2)

Publication Number Publication Date
KR20020069020A true KR20020069020A (ko) 2002-08-28
KR100661937B1 KR100661937B1 (ko) 2006-12-28

Family

ID=23951623

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027009502A KR100661937B1 (ko) 2000-01-25 2000-05-25 집적된 커패시터를 갖는 전자 패키지

Country Status (9)

Country Link
US (2) US7064412B2 (ko)
EP (1) EP1250709B1 (ko)
JP (1) JP4878100B2 (ko)
KR (1) KR100661937B1 (ko)
AT (1) ATE345576T1 (ko)
AU (1) AU2000252898A1 (ko)
DE (1) DE60031887T2 (ko)
HK (1) HK1051087B (ko)
WO (1) WO2001056054A1 (ko)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7064412B2 (en) * 2000-01-25 2006-06-20 3M Innovative Properties Company Electronic package with integrated capacitor
US7356952B2 (en) * 2002-06-17 2008-04-15 Philip Morris Usa Inc. System for coupling package displays to remote power source
US7055119B2 (en) * 2003-07-31 2006-05-30 International Business Machines Corporation Customized mesh plane, method and computer program product for creating customized mesh planes within electronic packages
US7202563B2 (en) * 2004-03-25 2007-04-10 Kabushiki Kaisha Toshiba Semiconductor device package having a semiconductor element with resin
US20070177331A1 (en) * 2005-01-10 2007-08-02 Endicott Interconnect Technologies, Inc. Non-flaking capacitor material, capacitive substrate having an internal capacitor therein including said non-flaking capacitor material, and method of making a capacitor member for use in a capacitive substrate
US8607445B1 (en) 2005-01-10 2013-12-17 Endicott Interconnect Technologies, Inc. Substrate having internal capacitor and method of making same
US7772974B2 (en) * 2005-02-28 2010-08-10 Cypak Ab Tamper evident seal system and method
JP4659488B2 (ja) * 2005-03-02 2011-03-30 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP4621049B2 (ja) * 2005-03-25 2011-01-26 富士通株式会社 配線基板の製造方法
US20060213957A1 (en) * 2005-03-26 2006-09-28 Addington Cary G Conductive trace formation via wicking action
US20080006552A1 (en) * 2006-07-10 2008-01-10 The Procter & Gamble Company Pallet display assembly
US7731085B2 (en) * 2006-07-10 2010-06-08 The Procter + Gamble Company Product display
US9730078B2 (en) * 2007-08-31 2017-08-08 Fisher-Rosemount Systems, Inc. Configuring and optimizing a wireless mesh network
US9536815B2 (en) 2009-05-28 2017-01-03 Hsio Technologies, Llc Semiconductor socket with direct selective metalization
US9276336B2 (en) 2009-05-28 2016-03-01 Hsio Technologies, Llc Metalized pad to electrical contact interface
US8955215B2 (en) 2009-05-28 2015-02-17 Hsio Technologies, Llc High performance surface mount electrical interconnect
WO2011153298A1 (en) 2010-06-03 2011-12-08 Hsio Technologies, Llc Electrical connector insulator housing
WO2010147939A1 (en) * 2009-06-17 2010-12-23 Hsio Technologies, Llc Semiconductor socket
US9613841B2 (en) 2009-06-02 2017-04-04 Hsio Technologies, Llc Area array semiconductor device package interconnect structure with optional package-to-package or flexible circuit to package connection
US9318862B2 (en) 2009-06-02 2016-04-19 Hsio Technologies, Llc Method of making an electronic interconnect
WO2010141303A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Resilient conductive electrical interconnect
US9320133B2 (en) 2009-06-02 2016-04-19 Hsio Technologies, Llc Electrical interconnect IC device socket
WO2010141298A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Composite polymer-metal electrical contacts
WO2012061008A1 (en) 2010-10-25 2012-05-10 Hsio Technologies, Llc High performance electrical circuit structure
WO2010141295A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed flexible circuit
US8618649B2 (en) 2009-06-02 2013-12-31 Hsio Technologies, Llc Compliant printed circuit semiconductor package
WO2014011226A1 (en) 2012-07-10 2014-01-16 Hsio Technologies, Llc Hybrid printed circuit assembly with low density main core and embedded high density circuit regions
US8988093B2 (en) 2009-06-02 2015-03-24 Hsio Technologies, Llc Bumped semiconductor wafer or die level electrical interconnect
US9184145B2 (en) 2009-06-02 2015-11-10 Hsio Technologies, Llc Semiconductor device package adapter
US9136196B2 (en) 2009-06-02 2015-09-15 Hsio Technologies, Llc Compliant printed circuit wafer level semiconductor package
WO2010141266A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit peripheral lead semiconductor package
WO2010141311A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit area array semiconductor device package
WO2010141316A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit wafer probe diagnostic tool
US9276339B2 (en) 2009-06-02 2016-03-01 Hsio Technologies, Llc Electrical interconnect IC device socket
US8970031B2 (en) 2009-06-16 2015-03-03 Hsio Technologies, Llc Semiconductor die terminal
WO2012074963A1 (en) 2010-12-01 2012-06-07 Hsio Technologies, Llc High performance surface mount electrical interconnect
WO2013036565A1 (en) 2011-09-08 2013-03-14 Hsio Technologies, Llc Direct metalization of electrical circuit structures
WO2011002712A1 (en) 2009-06-29 2011-01-06 Hsio Technologies, Llc Singulated semiconductor device separable electrical interconnect
WO2011002709A1 (en) 2009-06-29 2011-01-06 Hsio Technologies, Llc Compliant printed circuit semiconductor tester interface
US9196980B2 (en) 2009-06-02 2015-11-24 Hsio Technologies, Llc High performance surface mount electrical interconnect with external biased normal force loading
US9930775B2 (en) 2009-06-02 2018-03-27 Hsio Technologies, Llc Copper pillar full metal via electrical circuit structure
WO2010141313A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit socket diagnostic tool
WO2010147782A1 (en) 2009-06-16 2010-12-23 Hsio Technologies, Llc Simulated wirebond semiconductor package
US10159154B2 (en) 2010-06-03 2018-12-18 Hsio Technologies, Llc Fusion bonded liquid crystal polymer circuit structure
US9689897B2 (en) 2010-06-03 2017-06-27 Hsio Technologies, Llc Performance enhanced semiconductor socket
US9350093B2 (en) 2010-06-03 2016-05-24 Hsio Technologies, Llc Selective metalization of electrical connector or socket housing
US8583850B2 (en) 2011-02-14 2013-11-12 Oracle America, Inc. Micro crossbar switch and on-die data network using the same
US9761520B2 (en) 2012-07-10 2017-09-12 Hsio Technologies, Llc Method of making an electrical connector having electrodeposited terminals
US9552977B2 (en) * 2012-12-10 2017-01-24 Intel Corporation Landside stiffening capacitors to enable ultrathin and other low-Z products
US10667410B2 (en) 2013-07-11 2020-05-26 Hsio Technologies, Llc Method of making a fusion bonded circuit structure
US10506722B2 (en) 2013-07-11 2019-12-10 Hsio Technologies, Llc Fusion bonded liquid crystal polymer electrical circuit structure
US10312731B2 (en) 2014-04-24 2019-06-04 Westrock Shared Services, Llc Powered shelf system for inductively powering electrical components of consumer product packages
US9755335B2 (en) 2015-03-18 2017-09-05 Hsio Technologies, Llc Low profile electrical interconnect with fusion bonded contact retention and solder wick reduction
KR20210045876A (ko) * 2019-10-17 2021-04-27 에스케이하이닉스 주식회사 반도체 패키지

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3780352A (en) 1968-06-25 1973-12-18 J Redwanz Semiconductor interconnecting system using conductive patterns bonded to thin flexible insulating films
US4945399A (en) 1986-09-30 1990-07-31 International Business Machines Corporation Electronic package with integrated distributed decoupling capacitors
FR2621173B1 (fr) 1987-09-29 1989-12-08 Bull Sa Boitier pour circuit integre de haute densite
JP2592308B2 (ja) 1988-09-30 1997-03-19 株式会社日立製作所 半導体パッケージ及びそれを用いたコンピュータ
US5027253A (en) 1990-04-09 1991-06-25 Ibm Corporation Printed circuit boards and cards having buried thin film capacitors and processing techniques for fabricating said boards and cards
JPH0470818A (ja) * 1990-07-12 1992-03-05 Fujitsu Ltd 高誘電性膜及びその形成方法並びにその高誘電性膜を用いた液晶表示パネル
US5212402A (en) 1992-02-14 1993-05-18 Motorola, Inc. Semiconductor device with integral decoupling capacitor
JP2962951B2 (ja) * 1992-11-19 1999-10-12 京セラ株式会社 半導体素子収納用パッケージ
US5455390A (en) * 1994-02-01 1995-10-03 Tessera, Inc. Microelectronics unit mounting with multiple lead bonding
US5639989A (en) * 1994-04-19 1997-06-17 Motorola Inc. Shielded electronic component assembly and method for making the same
US5633785A (en) * 1994-12-30 1997-05-27 University Of Southern California Integrated circuit component package with integral passive component
JP3245329B2 (ja) * 1995-06-19 2002-01-15 京セラ株式会社 半導体素子収納用パッケージ
US5844168A (en) * 1995-08-01 1998-12-01 Minnesota Mining And Manufacturing Company Multi-layer interconnect sutructure for ball grid arrays
JP3340003B2 (ja) * 1995-11-20 2002-10-28 京セラ株式会社 多層配線基板及び半導体素子収納用パッケージ
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
KR100277314B1 (ko) * 1996-11-08 2001-01-15 모기 쥰이찌 박막콘덴서 및 이를탑재한반도체장치
JP3199664B2 (ja) * 1997-06-30 2001-08-20 京セラ株式会社 多層配線基板の製造方法
US6068782A (en) * 1998-02-11 2000-05-30 Ormet Corporation Individual embedded capacitors for laminated printed circuit boards
ATE521087T1 (de) * 1998-10-02 2011-09-15 Raytheon Co Mehrchipmodule mit eingebetteten kondensatoren
US7064412B2 (en) * 2000-01-25 2006-06-20 3M Innovative Properties Company Electronic package with integrated capacitor

Also Published As

Publication number Publication date
US20060203458A1 (en) 2006-09-14
JP2003521119A (ja) 2003-07-08
HK1051087B (zh) 2007-06-29
US7064412B2 (en) 2006-06-20
EP1250709A1 (en) 2002-10-23
KR100661937B1 (ko) 2006-12-28
EP1250709B1 (en) 2006-11-15
JP4878100B2 (ja) 2012-02-15
DE60031887D1 (de) 2006-12-28
US7388275B2 (en) 2008-06-17
DE60031887T2 (de) 2007-07-05
US20030015787A1 (en) 2003-01-23
ATE345576T1 (de) 2006-12-15
AU2000252898A1 (en) 2001-08-07
HK1051087A1 (en) 2003-07-18
WO2001056054A1 (en) 2001-08-02

Similar Documents

Publication Publication Date Title
KR100661937B1 (ko) 집적된 커패시터를 갖는 전자 패키지
TWI295089B (en) Wiring substrate and the manufacturing method of the same
US7351915B2 (en) Printed circuit board including embedded capacitor having high dielectric constant and method of fabricating same
US7485411B2 (en) Method for manufacturing printed circuit board with thin film capacitor embedded therein
KR100755088B1 (ko) 다층 기판 및 그 제조방법
TWI544507B (zh) 嵌入式多層陶瓷電子組件及具有該電子組件的印刷電路板
US7444727B2 (en) Method for forming multi-layer embedded capacitors on a printed circuit board
WO2006016589A1 (ja) 誘電層構成材料の製造方法及びその製造方法で得られた誘電層構成材料、誘電層構成材料を用いてキャパシタ回路形成部材を製造する方法及びその製造方法で得られたキャパシタ回路形成部材及び、該誘電層構成材料又は／及びキャパシタ回路形成部材を用いて得られる多層プリント配線板。
JP2002536825A (ja) 受動電気物品、その回路物品、および受動電気物品を含む回路物品
JPH1056249A (ja) 埋込み減結合容量を有するプリント回路基板及びその作製方法
KR20080031298A (ko) 수동 전기 물품
US6261941B1 (en) Method for manufacturing a multilayer wiring substrate
US8391017B2 (en) Thin-film capacitor structures embedded in semiconductor packages and methods of making
JP2009135492A (ja) 多層プリント配線板及び多層プリント配線板の製造方法
WO2006016586A1 (ja) 多層プリント配線板の製造方法及びその製造方法で得られた多層プリント配線板
KR100861618B1 (ko) 내장형 캐패시터의 공차 향상을 위한 인쇄회로기판 및 그제조방법
JP2001118952A (ja) 多層回路基板およびその製造方法
US7244647B2 (en) Embedded capacitor structure in circuit board and method for fabricating the same
JP3795460B2 (ja) プリント配線板、半導体装置およびプリント配線板の製造方法
JP2000277922A (ja) 多層プリント配線板及びその製造方法
WO2010126966A1 (en) Thin-film capacitor structures embedded in semiconductor packages and methods of making
JP2004031813A (ja) 多層配線基板およびその製造方法
JP2002252457A (ja) 多層配線基板
JP2005183490A (ja) 多層配線板用基材、両面配線板およびそれらの製造方法
JP2000068773A (ja) チップフィルタとその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111207

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee