DE60031887T2 - Elektronikgehäuse mit kondensator - Google Patents

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M. Paul Austin HARVEY
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Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die hier offenbarte Erfindung betrifft in der Regel Elektronikgehäuse und insbesondere ein Elektronikgehäuse mit Kondensator.
  • Elektronikgehäuse erleichtern das Anbringen und Handhaben von Elektronikvorrichtungen wie Mikroprozessoren, Videosteuerungen und Speicher. Tape Ball Grad Array-Gehäuse (nachstehend als TBGA-Gehäuse bezeichnet) nutzen die Fein-Line-Fähigkeit der flexiblen Schaltungstechnologie und bieten im Vergleich zu zahlreichen sonstigen Gestaltungsarten von Elektronikgehäusen eine höhere Verdrahtungsdichte und Drahtbond-Lötpaddichte. Allerdings ist wegen der Einzelschichtarchitektur üblicher TGBA-Gehäuse, die Leistungs- und Erdungsverteilungsfähigkeit im Vergleich mit mehrschichtigen Ball Grid Array-Gehäusen aus Kunststoff- und Keramik begrenzt.
  • Kondensatoren werden zur Entkopplung der Leistungsversorgung der Systemebene von den individuellen elektrischen Vorrichtungen eines Elektronikgehäuses verwendet. Die Entkopplung einer Elektronikvorrichtung von der Leistungsversorgung vermindert das Gesamtrauschen im Leistungsverteilungsnetz des Elektronikgehäuses. Da jedoch in Elektronikgehäusen für Hochgeschwindigkeit die Geschwindigkeit und der elektrische Strom zunehmen, stellen herkömmliche Kondensatorstrukturen keine geeignete Leistung bereit, denn die Induktivität in Verbindung mit dieser Art von Kondensator hemmt deren Betrieb bei hohen Geschwindigkeiten. Interconnect-Induktivität in einem Elektronikgehäuse drosselt den Kondensator in einer Weise, dass die Hochgeschwindigkeitsübertragung von elektrischem Strom zum und vom Kondensator verhindert wird.
  • Durch direktes Einbetten der Kondensatoren in die Elektronikgehäuse wird eine signifikante Entkopplungskapazität mit sehr niedriger Interconnect-Induktivität geschaffen. Ferner können die Elektroden des Kondensators als Bezugsspannungsebenen im Elektronikgehäuse dienen, um innerhalb des Gehäuses eine ausgezeichnete Leistungsverteilung zu schaffen. Dieser Ansatz erleichtert den sehr hohen Geschwindigkeitsbetrieb von Elektronikvorrichtungen innerhalb eines Elektronikgehäuses.
  • Die US-Patentschrift 4,945,399 offenbart ein PGA(Pin Grid Array)-Gehäuse mit einem verteilten Kondensator. Das Gehäuse beinhaltet eine Schaltung, die zwei Metallschichten mit einer dazwischenliegenden dielektrischen Schicht aufweist. Eine erste Metallschicht weist Signalleiterbahnen und eine Elektrode auf. Eine zweite Metallschicht dient als zweite Elektrode. Ein Kondensator ist in Bereichen ausgebildet, wo sich die Elektroden der ersten und zweiten Metallschichten überlappen. Kontaktstifte befinden sich innerhalb von Öffnungen, die sich durch die verschiedenen Schichten der Schaltung, einschließlich der Elektroden erstrecken. Der Bereich der ersten Metallschicht der Schaltung ist zwischen Signalrouting- und Elektrodenbereichen aufgeteilt, was die Kapazität des Kondensators begrenzt. Die Herstellung eines PGA-Gehäuses mit dieser Gestaltung ist kostenaufwändig. Da außerdem die Kontaktstifte die Elektrodenschichten durchbrechen können, reduziert diese Art von Konfiguration die verfügbare Kapazität für eine gegebene Größe des Gehäuses.
  • Die US-Patentschrift 5,027,253 von Lauffer u. a. offenbart ein Schaltungsgehäuse aus mehreren Schichten, das einen eingebetteten Dünnfilmkondensator aufweist. Das Gehäuse hat mindestes zwei Signaladern, die jeweils mit einer entsprechende Elektrode des Kondensators verbunden sind. Somit sind die Signaladern kapazitätsmäßig miteinander verkoppelt. Die in diesem Bezugsdokument offenbarte Kondensatorstruktur adressiert nicht die Entkopplung der Leistungsversorgung von einer Halbleitervorrichtung im Elektronikgehäuse. Da des Weiteren zwischen dem Kondensator und der Halbleitervorrichtung eine Erdungsader liegt, sind im Wesentlichen lange leitende Bleidrähte und leitende Durchgangsbohrungen, die sich durch die Leistungsader erstrecken, erforderlich, um die Halbleitervorrichtung mit den Elektroden zu verbinden. Die Länge dieser Bleidrähte erhöht die Induktivität, was die vom Kondensator bereitgestellten Verbesserungen der elektrischen Leistungsfähigkeit reduziert.
  • Die Anforderung an die Kontrolle der elektrischen Charakteristika von Elektronikgehäusen wird in dem Maße kritischer wie die Betriebsgeschwindigkeit der Elektronikvorrichtungen zunimmt. Kann ein Elektronikgehäuse den erforderlichen Bedarfen an elektrischem Strom eines Elektronikgehäuses nicht gerecht werden, führt dies zu Rauschen in Verbindung mit Spannungsabfällen innerhalb des Elektronikgehäuses. Aus dem Stand der Technik ist bekannt, dass der Einsatz von Kondensatoren in Elektronikgehäusen die Rauschmerkmale der Leistungs- und Erdungsverteilung in herkömmlichen Elektronikgehäusekonfigurationen verbessert. Allerdings haben Lösungen nach dem Stand der Technik bei Kondensatoren, die zur Rauschverminderung in Elektronikgehäusen eingesetzt werden, und Kondensatortechniken nach dem Stand der Technik nur für einen begrenzten Erfolg beim Einsatz mit Elektronikvorrichtungen für Hochgeschwindigkeit in Elektronikgehäusen gesorgt. Lösungen nach dem Stand der Technik sind außerdem in ihrer Fähigkeit zur kosteneffektiven Schaffung einer Leistungsverteilungsstruktur mit Niedrigimpedanz in TBGA-Elektronikgehäusen mit Cavity Down-Drahtbond begrenzt.
  • Dementsprechend besteht ein Bedarf für die Ausführung von Schaltungsanordnungen, die eine wirtschaftliche und vielseitige Rauschverminderung bei Vorrichtungen für Hochgeschwindigkeit in Elektronikgehäusen bieten und welche die Ausführungsmängel vorheriger Lösungen überwinden.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Die vorliegende Erfindung stellt in der Regel eine Schaltungsanordnung zur Kontrolle der Impedanz in einem Elektronikgehäuse bereit. Ein großtechnischer Parallelkondensator weist zwei Elektroden auf, die durch ein dielektrisches Material getrennt sind. Die Elektroden dienen als Referenzspannungsebenen für das Elektronikgehäuse. Mindestens eine der Elektroden ist strukturiert, so dass beide Elektroden von einer gemeinsamen Seite des Kondensators aus zugänglich sind. Der Kondensator befindet sich mit einer ersten angebrachten Elektrode neben einem Interconnect-Schaltungsabschnitt des Elektronikgehäuses. Ein Elektronikvorrichtungsabschnitt des Elektronikgehäuses ist auf direkte oder indirekte Weise elektrisch mit einer oder mehr Elektroden des Kondensators verbunden.
  • Vorzugsweise ist nur eine der zwei Elektroden strukturiert. Ferner wird bevorzugt, dass die Größe und Konfiguration der strukturierten Elektrode die Reduzierung hinsichtlich der effektiven Kapazität des Kondensators minimieren und einen kurzen Interconnect-Abstand zwischen der leitenden Leiterbahnschicht der Schaltung und der zweiten der beiden Elektroden schaffen. Durch Aufrechterhaltung eines kurzen Interconnect-Abstands wird die assoziierte Induktivität reduziert.
  • Die Kondensatoren sind vorzugsweise Plattenkondensatoren in Dünnfilmtechnik. Bevorzugte dielektrische Materialien für Kondensatoren weisen Bariumtitanat, Strontiumtitanat und ein Polymer, das mit HDK-Partikeln vermischt ist, wie Bariumtitanat, Bariumstrontiumtitanat, Titanoxid, Bleizirconiumtitanat und Tantaloxid, auf. Die Kapazität eines typischen Plattenkondensators in Dünnfilmtechnik beträgt etwa 1 nF/cm2 bis etwa 100 nF/cm2.
  • Die Interconnect-Schaltungen sind vorzugsweise TBGA(Tape Ball Grid Array)-Schaltungen, die flexible dielektrische Substratschichten aufweisen. Bevorzugte dielektrische Substrate für die Interconnect-Schaltungen beinhalten Polyimid- und Polyesterfilme.
  • In einer Ausführungsform der vorliegenden Erfindung weist ein Elektronikgehäuse eine leitende Leiterbahnschicht mit einer ersten Seite und einer zweiten Seite auf. Die leitende Leiterbahnschicht ist derart strukturiert, dass mehrere Interconnect-Pads abgegrenzt werden. Eine dielektrische Schicht ist auf der ersten Seite der leitenden Schicht angebracht. Ein Kondensator mit einer ersten leitenden Schicht, einer zweiten leitenden Schicht und einer Schicht aus dielektrischem Material, die dazwischen angebracht ist, ist: mit der ersten leitenden Schicht auf der zweiten Seite der leitenden Leiterbahnschicht angebracht. Mehrere Interconnect-Bereiche erstrecken sich durch die erste leitende Schicht und die Schicht aus dielektrischem Material des Kondensators. Interconnect-Elemente sind zwischen jeder der leitenden Schichten des Kondensators und einer entsprechenden Menge von Interconnect-Pads verbunden. Die erste leitende Schicht des Kondensators ist elektrisch mit einer ersten Menge der Interconnect-Pads verbunden. Die Interconnect-Elemente, die der zweiten Menge an Interconnect-Pads entsprechen, erstrecken sich durch einen Interconnect-Bereich.
  • Eine weitere Ausführungsform der vorliegenden Erfindung stellt ein Elektronikgehäuse bereit, das eine leitende Leiterbahnschicht mit einer ersten Seite und einer zweiten Seite aufweist. Die leitende Schicht ist derart strukturiert, dass mehrere Interconnect-Pads abgegrenzt werden. Ein flexibles dielektrisches Substrat: ist auf der ersten Seite der leitenden Leiterbahnschicht ange bracht. Ein flexibler Kondensator mit einer ersten leitenden Schicht, einer zweiten leitenden Schicht und einer Schicht aus dielektrischem Material, die dazwischen angebracht ist, ist mit der ersten leitenden Schicht auf der zweiten Seite der leitenden Leiterbahnschicht angebracht. Mehrere Interconnect-Bereiche erstrecken sich durch die erste leitende Schicht und die Schicht aus dielektrischem Material des Kondensators. Interconnect-Elemente sind zwischen jeder der leitenden Schichten des Kondensators und einer entsprechenden Menge der Interconnect-Pads verbunden. Die erste leitende Schicht des Kondensators ist elektrisch mit einer ersten Menge der Interconnect-Pads verbunden, und die zweite leitende Schicht des Kondensators ist elektrisch mit einer zweiten Menge der Interconnect-Pads verbunden. Die Interconnect-Elemente, die der zweiten Menge an Interconnect-Pads entsprechen, erstrecken sich durch einen der Interconnect-Bereiche. Eine Öffnung erstreckt sich durch das dielektrische Substrat neben jedem der Interconnect-Pads. Ein Versteifungselement ist neben der zweiten leitenden Schicht des Kondensators angebracht. Ein Vorrichtungs-empfangender Bereich wird durch das dielektrische Substrat, die leitende Leiterbahnschicht und den Kondensator gebildet.
  • Folgende Begriffe, die hierin benutzt werden, haben folgende Bedeutung:
    • 1. Der Begriff "großtechnischer Kondensator" betrifft einen Kondensator, der einen signifikanten Abschnitt des Bereichs der leitenden Leiterbahnschicht begrenzt.
    • 2. Der Begriff "Dünnfilmkondensator" betrifft einen Kondensator mit Elektroden von weniger als 100 Mikrometern Dicke und eine dielektrische Schicht von 20 Mikrometern oder darunter.
    • 3. Der Begriff "Interconnect-Schaltung" betrifft eine Schaltung zum Routing von Leistung, Erdungs- und/oder Informationssignalen einer Elektronikvorrichtung zu einer nächsten Packungsebene in einem Elektroniksystem oder -gerät.
    • 4. Der Begriff "Interconnect-Induktivität" betrifft die Induktivität, die mit der Art der Interconnect-Struktur und -Länge der Interconnect-Struktur zwischen der Interconnect-Schaltung und einer Elektronikvorrichtung in einem Elektronikgehäuse assoziiert ist.
    • 5. Der Begriff "Interconnect-Bereich" betrifft eine Öffnung, die durch eine erste leitende Schicht und eine dielektrische Schicht eines Kondensators gebildet wird. Mehrere elektrische Interconnects, wie beispielsweise elektrische Verbindungen zwischen Lötkugel-Pads und einer zweiten leitenden Schicht des Kondensators, lassen sich durch einen Interconnect-Bereich herstellen.
  • KURZDARSTELLUNG DER ZEICHNUNGEN
  • 1 zeigt eine Draufsicht, die eine Ausführungsform eines parallelen Plattenkondensators in Dünnfilmtechnik diagrammatisch veranschaulicht.
  • 2 zeigt eine Querschnittsansicht entlang der Linie 2-2 in 1.
  • 3 zeigt eine Querschnittsansicht, die eine Ausführungsform eines Gehäuses mit einer Elektronikvorrichtung, die mit einem parallelen Plattenkondensator in Dünnfilmtechnik durch eine leitende Leiterbahnschicht einer Interconnect-Schaltung verbunden ist, veranschaulicht.
  • 4 zeigt eine Draufsicht, die eine Ausführungsform der Lötkugel-Zuordnungen in Bezug auf die Interconnect-Bereiche eines Kondensators diagrammatisch veranschau licht.
  • 5 zeigt eine Querschnittsansicht, die eine Ausführungsform eines Elektronikgehäuses mit einer Elektronikvorrichtung, die elektrisch direkt mit einem Kondensator verbunden ist, veranschaulicht.
  • 6 zeigt eine Querschnittsansicht, die eine Ausführungsform eines Elektronikgehäuses mit einer Elektronikvorrichtung, die elektrisch direkt mit einem Kondensator und einer Versteifung verbunden ist, veranschaulicht.
  • NÄHERE DARSTELLUNG DER ZEICHNUNGEN
  • Eine Ausführungsform eines großtechnischen Kondensators 10 gemäß der vorliegenden Erfindung ist in 1 und 2 veranschaulicht. So wie zuvor festgelegt, ist der Kondensator 10 vorzugsweise ein paralleler Plattenkondensator in Dünnfilmtechnik. Der Kondensator 10 weist eine erste leitende Schicht 11, eine zweite leitende Schicht 12 und eine dielektrische Schicht 13, 2, auf, die zwischen den ersten und den zweiten leitenden Schichten 11, 12 angebracht ist. Die dielektrische Schicht 13 hat eine Dicke von 0,5 μm bis 30 μm.
  • Die erste leitende Schicht 11 und die dielektrische Schicht 13 sind strukturiert, um mehrere erste Elektroden 14 abzugrenzen. Das Strukturieren der ersten leitenden Schicht 11 und der dielektrischen Schicht 13 grenzt mehrere Öffnungen für Interconnects, die nachstehenden ersten Interconnect-Bereiche 17 und einen zweiten Interconnect-Bereich 18, ab. In anderen Ausführungsformen kann die erste leitende Schicht 11 derart strukturiert sein, dass jede der ersten Elektroden 14 elektrisch mit jeder danebenliegenden ersten Elektrode 14 durch eine leitendes Band, das zwischen danebenliegenden Elektroden 14 gebildet wird, verbunden ist. Die zweite leitende Schicht 12 ist vorzugsweise nicht strukturiert und grenzt eine zweite Elektrode 16 ab. Ein Vorrichtungs-empfangender Bereich 20 wird durch die erste leitende Schicht 11, die zweite leitende Schicht 12 und die dielektrische Schicht 13 gebildet. Jeder der ersten Interconnect-Bereiche 17 ist zwischen zwei danebenliegenden ersten Elektroden 14 angebracht, und der zweite Interconnect-Bereich 18 erstreckt sich um einen Umkreis des Vorrichtungs-empfangenden Bereichs 20.
  • Es ist ein Schlüsselaspekt der vorliegenden Erfindung, dass die erste leitende Schicht 11 und die dielektrische Schicht 13 derart strukturiert sind, dass sie den Zugang zur zweiten Elektrode 16 und zu den ersten Elektroden 14 von einer gemeinsamen Seite des Kondensators 10 ermöglichen. Durch Begrenzung der Größe und Kontrolle der Stelle der strukturierten Abschnitte der ersten Elektroden 14, kann die Reduzierung der effektiven Kapazität des Kondensators 10 minimiert werden. Die erste leitende Schicht 11 und die dielektrische Schicht 13 lassen sich anhand eines bekannten Verfahrens wie Ätzen oder Laserablation strukturieren. Der Vorrichtungs-empfangende Bereich 20 kann durch ein anderes bekanntes Verfahren wie Stanzen, Laserschneiden oder dergleichen gebildet werden.
  • Eine Ausführungsform eines Elektronikgehäuses 21, wie ein TBGA-Elektronikgehäuse mit Cavity Down-Drahtbond, ist in 3 veranschaulicht. Das Elektronikgehäuse 21 stellt eine flexible Interconnect-Schaltung 22 bereit, die eine leitende Leiterbahnschicht 24 mit einer dielektrischen Schicht 26, die auf einer ersten Seite 24a der leitenden Leiterbahnschicht 24 angebracht ist, aufweist. Eine erste Haftmittelschicht 28 wird verwendet, um den zuvor angesprochenen Kondensator 10 an einer zweiten Seite 24b der leitenden Leiterbahnschicht 24 anzubringen. Die erste Haftmittelschicht 28 ist aus einem elektrisch isolierten Haftmittel hergestellt.
  • Eine zweite Haftmittelschicht 30 wird zum Anbringen eines Versteifungselements 32 am Kondensator 10 verwendet. Eine dritte Haftmittelschicht 33 wird zum Anbringen einer Elektronikvorrichtung 36, wie ein Mikroprozessor, an das Versteifungselement 32 verwendet. Falls es wünschenswert ist, das Versteifungselement 32 und die zweite Elektrode 16 auf derselben Spannung zu halten, kann die zweite Haftmittelschicht 30 aus einem elektrisch leitenden Haftmittelmaterial hergestellt sein. Falls es wünschenswert ist, das Versteifungselement 32 und die zweite Elektrode 16 auf verschiedenen Spannungen zu halten, ist die zweite Haftmittelschicht 30 aus einem nicht leitenden Haftmittelmaterial hergestellt. Die dritte Haftmittelschicht 33 kann aus einem leitenden Material hergestellt sein, das an der Verhinderung von Schaden an der Elektronikvorrichtung 36 durch elektrostatische Entladung mitwirkt.
  • Die leitende Leiterbahnschicht 24 der flexiblen Interconnect-Schaltung 22 ist typischerweise derart strukturiert, dass sie mehrere Leiterbahnen 34 zum Routing von Leistung und Signalen durch die flexible Interconnect-Schaltung 22 aufweist. Die Elektronikvorrichtung 36 weist mehrere Drahtbond-Pads 36a auf. Jede Leiterbahn 34 weist einen Bond-Pad 34a, wie einen Drahtbond-Pad, und einen Interconnect-Pad 34b, wie einen Lötkugel-Pad, auf. Ein Draht 38 ist zwischen jedem Bond-Pad 34a und einem entsprechenden der Bond-Pads 36a der Elektronikvorrichtung 36 verbunden.
  • Jede der ersten Elektroden 14 und der zweiten Elektroden 16 ist mit einer entsprechenden der Leiterbahnen 34 durch ein jeweiliges Interconnect-Element 42, beispielsweise einen Lötzapfen, verbunden. Jedes Interconnect-Element 42 erstreckt sich durch die erste Haftmittelschicht 28 zwischen einer jeweiligen Leiterbahn 34 und einer entsprechenden der Elektroden 14, 16 des Kondensators 10. Jedes Interconnect-Element 42, das zwischen der zweiten Elektrode 16 und der entsprechenden Leiterbahn verbunden ist, befindet sich in den ersten oder zweiten Interconnect-Bereichen 17, 18. Die strukturierte Konfiguration des Kondensators 10 stellt einen kurzen elektrischen Pfad zwischen der zweiten Elektrode 16 und der (den) entsprechenden Leiterbahn oder Leiterbahnen 34 bereit, wobei die vom Elektronikgehäuse 21 gebotene Impedanz reduziert wird. Vorzugsweise soll jedes Interconnect-Element 42 aus einem Lötmittel mit hoher Schmelztemperatur bestehen, wie zum Beispiel Lötmittel, die etwa 90% Zinn und etwa 10% Blei aufweisen.
  • Als geeignetes nicht leitendes Haftmittel für die erste Haftmittelschicht 28 und die zweite Haftmittelschicht 30 hat sich eine auf Polyimid basierende Folie, die von DuPont unter dem Handelsnamen KJ vertrieben wird, herausgestellt. Als geeignetes Material für die dielektrische Schicht 26 hat sich eine Polyimid-Folie, so wie sie von DuPont unter dem Handelsnahmen KAPTON E vertrieben wird, herausgestellt. Verschiedene leitende handelsübliche Klebemittel sind verfügbar. Obzwar die zuvor beschriebenen Materialien geeignet sind, lassen sich zahlreiche andere geeignete Materialien für die verschiedenen dielektrischen Substrate und Haftmittelschichten als handelsüblich in Erwägung ziehen.
  • In 3 und 4, auf die nun Bezug genommen wird, ist eine erste Menge von Interconnect-Pads 34b mit den ersten Interconnect-Bereichen 17 ausgerichtet. Eine zweite Menge von Interconnect-Pads 34b ist mit einer der ersten Elektroden 14 ausgerichtet. Die nahe Nachbarschaft der ersten Elektroden 14 und der zweiten Elektrode 16 in Bezug auf die entsprechenden Interconnect-Pads 34b ist vorzuziehen, um eine relativ kurze Interconnect-Länge zu schaffen, die zur reduzierten Induktivität beiträgt. Die ersten und zweiten Mengen der Interconnect-Pads 34b sind für das Routing von Referenzspannungen zum Elektronikgehäuse 36 be stimmt. Eine dritte Menge von Interconnect-Pads 34b, die für das Routing von Signalen zur und von der Elektronikvorrichtung bestimmt sind, ist nicht auf das Anordnen in Bezug auf die Elektroden 14, 16 oder die Interconnect-Bereiche 17, 18 des Kondensators 10 beschränkt.
  • Eine andere Ausführungsform eines Elektronikgehäuses 121, das einen Kondensator 110 aufweist, ist in 5 veranschaulicht. Der Kondensator 110 weist eine erste Elektrode 114 und eine zweite Elektrode 116 auf. Das Elektronikgehäuse 121 weist eine Elektronikvorrichtung 136 mit mehreren Bond-Pads 136a auf, die elektrisch direkt mit der ersten Elektrode 114 und mit der zweiten Elektrode 116 mittels mehrerer Drähte 138 verbunden sind. Die erste Elektrode 114 wird auf einer Spannung, die sich von der zweiten Elektrode 116 unterscheidet gehalten. In dieser Konfiguration dienen die ersten und zweiten Elektroden 114, 116 als Referenzspannungsebenen für die Elektronikvorrichtung 136.
  • Eine weitere Ausführungsform eines Elektronikgehäuses 221 mit einem Kondensator 210 ist in 6 veranschaulicht. Der Kondensator 210 weist eine erste Elektrode 214 und eine zweite Elektrode 216 auf. In dieser Ausführungsform ist die zweite Elektrode 216 elektrisch mit dem Versteifungselement 232 durch eine leitende Haftmittelschicht 230 verbunden. Das Elektronikgehäuse 221 weist eine Elektronikvorrichtung 236 mit mehreren Bond-Pads 236a auf, die elektrisch direkt mit der ersten Elektrode 214 und dem Versteifungselement 232 durch mehrere Drähte 238 verbunden sind. Die erste Elektrode 214 wird auf einer Spannung, die sich von der zweiten Elektrode 216 und dem Versteifungselement 232 unterscheidet, gehalten. In dieser Konfiguration dienen die erste Elektrode 214 und das Versteifungselement 232 als Referenzspannungsebenen für die Elektronikvorrichtung 236.
  • Die Kapazität des Kondensators muss an die Frequenz-, Spannungs- und Stromspezifikationen der Elektronikvorrichtung, die dem Kondensator zugeordnet ist, angepasst werden. Ferner muss ein Elektronikgehäuse gemäß der vorliegenden Erfindung einen Kondensator mit einer Kapazität, die hoch genug ist, dass der Elektronikvorrichtung ein ausreichender Strom geliefert wird, aufweisen. Die Kapazität eines Kondensators wird durch Variable beeinflusst, beispielsweise durch den Überlappungsbereich der Elektroden, die Dicke des dielektrischen Materials und die dielektrische Konstante des dielektrischen Materials. Diese Eigenschaften können maßgeschneidert werden, um eine gewünschte Kapazität für eine gegebene Elektronikvorrichtung und Gehäusegestaltung bereitzustellen.
  • Elektronikgehäuse, die gemäß der vorliegenden Erfindung gestaltet sind, weisen eine gut kontrollierte kapazitive Kopplung auf. Diese gut kontrollierte kapazitive Kopplung ermöglicht, dass die Zuordnung von Leistungs- und Erdungs-Interconnects eher auf dem Strukturieren der ersten Elektrode als sonstigen Konstruktionsanforderungen basieren kann, wobei der Verlust von elektrischer Leistung geringfügig ist.
  • In TBGA-Elektronikgehäusen mit Cavity Down-Anordnung gemäß der Erfindung liegt der Kondensator zwischen der Interconnect-Schaltung und der Versteifung. In dieser Konfiguration sind die Elektroden und das dielektrische Material des Kondensators nicht von den Durchgangsbohrungen durchbrochen, die für das Routing elektrischer Zusammenschaltungen von der Elektronikvorrichtung zu Interconnect-Komponenten auf Boardlevel erforderlich sind. Die Behebung dieser Arten von Diskontinuitäten in den Elektroden und der dielektrischen Schicht erhöht die effektive Kapazität des Kondensators auf signifikante Weise.
  • Elektronikgehäuse gemäß der vorliegenden Erfindung weisen mehrere Merkmale auf, die verschiedene Vorteile in Endanwendungen bereitstellen. Der effektive Bereich des Kondensators wird maximiert, indem nur eine der leitenden Schichten strukturiert wird. Die Kapazität ist direkt proportional zum gemeinsamen Bereich beider Elektroden in einer Weise, dass die Maximierung des effektiven Bereichs des Kondensators zur Maximierung der Kapazität beiträgt. Die gut kontrollierte kapazitive Kopplung zwischen den Elektroden reduziert die Impedanz der Leistungs- und Erdungsverteilung im Gehäuse. Rückströme zur und von der Elektronikvorrichtung können auf beiden leitenden Schichten des Kondensators fließen. Die Elektroden lassen sich zur Bereitstellung von Leistungsverteilung für das Elektronikgehäuse benutzen, indem sie als Bezugsspannungsebenen dienen. Die Leistungs- und Erdungseingänge der Elektronikvorrichtung können eher direkt mit den entsprechenden Elektroden des Kondensators als durch die Leiterbahnschicht der Interconnect-Schaltung verbunden werden. Ein Elektronikgehäuse, das einen Kondensator mit einer so wie hier offenbarten Gestaltung einsetzt und in einer so wie hier offenbarten Weise verbunden ist, weist bessere Interconnect-Impedanzcharakteristika auf, die das Rauschen im Gehäuse vermindern.
  • NÄHERE BESCHREIBUNG DES PROZESSES ZUR HERSTELLUNG DES KONDENSATORS
  • Eine Kupferfolie oder ein sonstiges leitendes Substrat, dessen Oberfläche mit einem Material wie einem organischen Korrosionsschutzmittel (beispielsweise Benzotriazolderivat) und Rückstandsölen aus dem Walzprozess versehen sein kann, hat vorzugsweise eine Dicke von weniger als 100 Mikrometern. Die Kupferfolie wird einer Oberflächenbehandlung unterzogen, beispielsweise zur Gewährleistung einer guten Haftung zwischen der dielektrischen Schicht und den Kupferfolienschichten. Das Entfernen kann beispielsweise durch Behandlung der Folie mit einem Argon-Sauerstoffplasma, einer Luft korona erfolgen oder es kann eine chemische Nassbehandlung, so wie aus dem Stand der Technik bekannt, eingesetzt werden. Partikel, die auf beiden Seiten der Folie haften, können beispielsweise anhand einer Ultraschall/Vakuum-Bahnreinigungsvorrichtung entfernt werden, die bei Web Systems Inc. unter dem Markennamen "Ultracleaner" handelsüblich verfügbar sind. Vorzugsweise soll die Kupferfolie während dieses Oberflächenbehandlungsschritts nicht verkratzt, verbeult oder verbogen werden, da solche Oberflächenabweichungen die Ursache von Beschichtungsproblemen und/oder -fehlern sein können. Ungleichmäßiges Beschichten kann die Kapazität des Kondensators nachteilig beeinflussen und zu Kurzschlüssen zwischen den leitenden Schichten führen.
  • Ein Gemisch aus dielektrischem Material lässt sich vorbereiten, indem ein Harz wie Epoxid bereitgestellt wird, das wahlweise dielelektrische oder isolierende Partikel wie Bariumtitanat und wahlweise einen Katalysator für das Epoxid aufweist. Absorbiertes Wasser oder Rückstandsmaterialien auf den Partikeln, beispielsweise aus dem Herstellungsverfahren resultierendes Carbonat, kann von der Oberfläche der Partikel vor der Verwendung entfernt werden, indem die Partikel in der Luft beispielsweise auf eine besondere Temperatur 15 Stunden lang bei 350°C erhitzt werden. Nach dem Erhitzen können die Partikel in einen Trockenapparat abgelegt werden, bevor sie im Gemisch zum Einsatz kommen.
  • Das Gemisch aus Bariumtitanatpartikeln und Epoxid kann vorbereit werden, indem Bariumtitanat, ein Lösungsmittel von Epoxiden, z. B. Ketone, und ein Dispergiermittel, miteinander vermischt werden. Typischerweise ist ein Rotor-Stator-Mischer für hohe Scherkräfte (6000 UPM) mit einem Wasser/Eisbad einzusetzen. Herkömmliche Kugelmühlen sind ein anderes Verfahrensbeispiel. Das Gemisch muss sich ungestört setzen können, damit sich Agglomerate am Boden des Behälters abscheiden können.
  • Das Abscheiden kann etwa 12 Stunden oder länger dauern. Alternativ lässt sich das Gemisch durch ein Grobfilter mit einer Maschenweite, die etwa zehn Mal der Maschenweite im Endfilterungsschritt entspricht, filtern. In einem Endfilterungsschritt wird das Gemisch dann beispielsweise durch ein Edelstahlfilter mit einer Maschenweite von 2 Mikrometern (μm) bis 5 μm gefiltert. Das gefilterte Gemisch wird auf den Prozentgehalt an Festkörpern und Bariumtitanat/Epoxidmengen analysiert. Die gewünschte Zusammensetzung wird erhalten, indem zusätzlich gefiltertes Lösungsmittel und/oder Epoxid bedarfsgerecht zugegeben wird. Das Gemisch kann in einem Lösungsmittelsystem aufgetragen oder das Lösungsmittel kann weggelassen werden, wenn das organische Bindemittel eine Flüssigkeit mit einer ausreichend niedrigen Viskosität, die das Beschichten ermöglicht, ist.
  • Das Gemisch kann Additive wie ein Dispergiermittel, vorzugsweise ein anionisches Dispergiermittel, wenn eine elektrische Isolierschicht gewünscht wird, enthalten sowie Lösungsmittel. Beispiele von Dispergiermitteln weisen Polyester- und Polyamin-Copolymer auf, das bei ICI Americas unter dem Handelsnamen "Hypermeer PS3" handelsüblich verfügbar ist. Beispiele von Lösungsmitteln weisen Methylethylketone und Methylisobutylketone auf, die beide bei Aldrich Chemical, Milwaukee, WI handelsüblich verfügbar sind. Im bevorzugten System, in welchem jedoch andere Additive nicht erforderlich sind, können zusätzliche Komponenten wie Mittel zur Änderung der Viskosität oder zur Erzeugung einer Beschichtung mit dem Namen Level-Coating zum Einsatz kommen.
  • Dem Gemisch kann ein Katalysator oder Härter zugegeben werden. Wenn ein Katalysator oder Härter zum Einsatz kommt, kann der Katalysator oder Härter vor dem Beschichtungsschritt zugegeben werden. Vorzugsweise soll der Katalysator oder Härter gerade noch vor dem Be schichtungsschritt zugegeben werden.
  • Dienliche Katalysatoren weisen Amine und Imidazole auf. Sind keine Partikel mit einer basischen Oberfläche, das heißt mit einem pH von über 7, vorhanden, dann kann der beispielhafte Katalysator diejenigen, die säurehaltige Arten erzeugen, das heißt mit einem pH von unter 7, wie beispielsweise Sulfoniumsalze, aufweisen. Ein handelsüblicher Katalysator ist 2,4,6-Tris(dimethylaminomethyl)-phenol, der handelsüblich bei Aldrich Chemical, Milwaukee, WI erhältlich ist. Typischerweise wird ein Katalysator in einer Menge von 0,5% bis 8% nach Gewicht, vorzugsweise 0,5% bis 1,5%, basierend auf dem Harzgewicht vorzugsweise in einer Menge von 0,5% bis 1% verwendet.
  • Beispielhafte Härter weisen Polyamine, Polyamide, Polyphenole und Derivate davon auf. Ein handelsüblicher Härter ist 1,3-Phenylendiamin, der handelsüblich bei der E.I. DuPont de Nemours Company, Wilmington, DE erhältlich ist. Typischerweise wird ein Härter in einer Menge von 10% bis 100% nach Gewicht, vorzugsweise von 10% bis 50% nach Gewicht, basierend auf dem Harzgewicht verwendet.
  • Die gereinigte Kupferfolie wird mit dem Gemisch anhand eines geeigneten Verfahrens beschichtet, beispielsweise eines Gravurwalzenauftrags, um ein beschichtetes Substrat zu bilden. Der Beschichtungsschritt ist vorzugsweise in einem Reinraum auszuführen, um Kontaminierung zu minimieren. Die trockene Dicke ist vom Prozentanteil an Feststoffen im Gemisch, den relativen Geschwindigkeiten der Gravurwalze und dem Beschichtungssubstrat abhängig sowie vom Zellvolumen der verwendeten Gravur. Typischerweise, um eine trockene Dicke im Bereich von 0,5 μm bis 2 μm zu erlangen, muss der Prozentanteil an Feststoffen im Bereich 20% bis 60% nach Gewicht liegen. Die Beschichtung wird bis zu einem klebfreien Zustand im Ofen des Gravurwalzenauftrags bei einer niedrigeren Durchschnittstemperatur als etwa 100°C getrocknet. Vorzugsweise wird die Beschichtung in Stufen getrocknet, indem die Starttemperatur bei etwa 30°C und die Endtemperatur bei etwa 100°C liegen soll, und wird anschließend auf eine Walze gewickelt. Höhere Endtrocknungstemperaturen, beispielsweise bis etwa 200°C, können eingesetzt werden, sind jedoch nicht erforderlich. Im Allgemeinen treten kaum Quervernetzungen während des Trocknungsschritts auf, der vornehmlich so viel Lösungsmittel wie möglich entfernen soll. Zurückbehaltenes Lösungsmittel kann zu Blockierung führen (d. h. ungewünschte Zwischenlagenhaftung), wenn die Beschichtung auf einer Walze verwahrt wird, und zu schwacher Haftung. Sobald das Gemisch getrocknet ist, weist die Beschichtung das leitende Substrat mit einer darauf gebildeten dielektrischen Schicht auf.
  • Techniken zur Vermeidung von Fehlern umfassen In-Line-Filterung und eine Entlüftung des Beschichtungsgemischs. Ferner soll vorzugsweise beim Einsatz eines Harzes, das eine Härtung erfordert, mindestens eine der elektrisch isolierten oder elektrisch leitenden Schichten teilweise gehärtet sein, vorzugsweise an der Luft, bevor zwei Substrate, die mit einer elektrisch isolierten Schicht beschichtet sind, laminiert werden. Insbesondere kann die Haftung des Substrates durch eine Wärmebehandlung der Beschichtung vor dem Laminieren verbessert werden. Die Wärmebehandlungszeit ist vorzugsweise kurz und dauert im Allgemeinen nicht länger als etwa 10 Minuten, insbesondere bei höheren Temperaturen.
  • Das Laminieren ist vorzugsweise anhand von zwei der zuvor beschriebenen beschichteten Substrate zu vollziehen. Eines der beschichteten Substrate kann einen Ofen durchlaufen, bevor es das Laminiergerät erreicht, beispielsweise bei einer Temperatur von etwa 150°C bis etwa 180°C während einer Dauer von etwa 2 Minuten bis etwa 10 Minuten. Dieser vorbereitende Heizschritt kann auf einem oder beiden der beschichteten Substrate erfolgen. Vorzugsweise sollte die elektrisch isolierte Schicht nichts während des Laminierens berühren, und das Laminieren sollte im Reinraum erfolgen.
  • Um einen Kondensator gemäß der vorliegenden Erfindung herzustellen, werden die beschichteten Substrate von einer dielektrischen Schicht zur anderen dielektrischen Schicht anhand eines Laminiergerätes mit zwei Andruckwalzen, die auf eine Temperatur von etwa 150°C bis etwa 200°C erhitzt werden, vorzugsweise 150°C, laminiert. Ein geeigneter Luftdruck ist den Laminiergerätwalzen vorzugsweise bei einem Druck von 34 kPa bis 280 kPa (5 psi bis 40 psi), vorzugsweise 100 kPa (15 psi) bereitzustellen. Die Walzengeschwindigkeit kann auf jeden geeigneten Wert eingestellt werden und reicht vorzugsweise von etwa 0,5 bis 1,5 cm/Sekunde (12 bis etwa 36 Zoll/Minute), vorzugsweise 0,64 cm/Sekunde (15 Zoll/Minute). Dieses Verfahren kann auch in einem Batch-Betrieb durchgeführt werden.
  • Das laminierte Substrat kann in Folienbahnen von gewünschter Länge oder auf einen geeigneten Spulenkern gewickelt werden. Sobald das Laminieren beendigt ist, sind die bevorzugten Reinraumanlagen nicht mehr erforderlich.
  • Falls das Harz eine Härtung erfordert, wird das laminierte Material außerdem gehärtet. Beispielhafte Härtungstemperaturen erstrecken sich von etwa 140°C bis etwa 200°C, vorzugsweise von etwa 140°C bis etwa 170°C und beispielhafte Härtungszeiten weisen einen Zeitraum von etwa 60 Minuten bis etwa 150 Minuten auf, vorzugsweise von etwa 60 Minuten bis etwa 100 Minuten.
  • Das Haften der dielektrischen Schicht am leitenden Substrat lässt sich verbessern, wenn das leitende Substrat im Augenblick des Auftrags ausreichend nach giebig ist oder während des Laminierens und/oder Härtens nachgiebig wird; das heißt, die Kupferfolie wird vor dem Beschichten geglüht oder wird während der nachfolgenden Verarbeitung geglüht. Das Glühen kann durch Erhitzen des leitenden Substrats vor dem Beschichtungsschritt oder als Ergebnis des Härtungs- oder Trocknungsschritts realisiert werden, wenn die Substratglühtemperatur so hoch wie oder niedriger als die Härtungstemperatur des Harzes ist. Vorzugsweise soll ein leitendes Substrat mit einer Glühtemperatur unterhalb der Temperatur bei welcher die Härtung oder Trocknung und die Laminierung stattfinden, verwendet werden. Die Glühbedingungen werden sich je nach verwendetem leitenden Substrat ändern. Im Fall von Kupfer erreicht das leitende Substrat vorzugsweise in jeder dieser Stufen im Verfahren eine Vickers-Härte anhand einer Charge von 10 g oder weniger als etwa 75 kg/mm2. Ein bevorzugter Temperaturbereich, der diese Härte beim Einsatz von Kupfer erreicht, erstreckt sich von etwa 100°C bis etwa 180°C, vorzugsweise von etwa 120°C bis etwa 160°C.
  • Kondensatoren gemäß der vorliegenden Erfindung werden aus dem laminierten Substrat anhand eines geeigneten Verfahrens wie Stanzen oder Laserscheiden geschnitten. Optional können eine oder beide der leitenden Schichten und/oder die dielektrische Schicht strukturiert werden, um diskrete Elektroden und Interconnect-Bereiche zu bilden. Es kann jede geeignete Strukturiertechnik nach dem Stand der Technik zum Einsatz kommen, um die verschiedenen Schichten des Kondensators zu strukturieren. Das Strukturieren der leitenden Schichten und der dielektrischen Schicht kann beispielsweise durch Fotolithografie und/oder Laserablation, so wie aus dem Stand der Technik bekannt, durchgeführt werden.
  • Die Fotolithografie kann durchgeführt werden, indem das Fotoresist auf einer oder beiden der leitenden Schichten aufgetragen und dann belichtet und entwickelt wird, um eine Struktur verborgener und belichteter Bereiche auf den entsprechenden Schichten zu bilden. Wird der Kondensator dann einer ätzenden Lösung ausgesetzt, können die ausgewählten Bereiche und Schichten des Kondensators entfernt werden. Anschließend wird ein Strippingmittel wie Kaliumhydroxid verwendet, um die verbleibenden Fotoresist-Bereiche zu entfernen. Anhand dieses Verfahrend können ungewünschte Bereiche und Schichten des Kondensators entfernt werden.
  • Die Laserablation lässt sich durchführen, indem ein Laser Material selektiv thermisch entfernt, wie beispielsweise die dielektrische Schicht vom Kondensator. Die Fotolithografie und Laserablation können kombiniert eingesetzt werden.
  • Die elektrische Leistungsfähigkeit, die vom Elektronikgehäuse gemäß der vorliegenden Erfindung geboten wird, ist hinsichtlich vorheriger Gestaltungen sehr verbessert. Es ist kein komplexes Strukturieren der leitenden Leiterbahnschichten und der dielektrischen Schicht des Kondensators erforderlich, damit die Interconnect-Pads der Interconnect-Schaltung elektrisch mit den leitenden Schichten des Kondensators verbunden werden können. Die Signalleiterbahnen in diesen Gehäusen werden nahe an den Elektroden gehalten, damit die Induktivität der Signalleiterbahnen kontrolliert werden kann. Des Weiteren stellt die vorliegende Erfindung eine relativ hohe Kapazität zwischen den Signalleiterbahnen und den danebenliegenden Elektroden des Kondensators bereit. Die Kapazitäts- und Induktivitätscharakteristika haben eine relativ niedrige Impedanz zur Folge und ermöglichen, dass der Rückstrom in Elektronikgehäusen gemäß der vorliegenden Erfindung effektiv auf jeder der Schichten des Kondensators weitergeleitet wird.

Claims (11)

  1. Elektronikgehäuse, mit – einer leitenden Leiterbahnschicht (24) mit einer ersten Seite (24a) und einer zweiten Seite (24b), wobei die leitende Leiterbahnschicht derart strukturiert ist, dass mehrere Interconnect-Pads (34b) abgegrenzt werden, – einer dielektrischen Schicht (26), die auf der ersten Seite der leitenden Leiterbahnschicht angebracht ist, – einem Kondensator (10) mit einer ersten leitenden Schicht (14), einer zweiten leitenden Schicht (16) und einer Schicht (13) aus dielektrischem Material, die zwischen der ersten und der zweiten leitenden Schicht angebracht ist, und wobei die erste leitende Schicht auf der zweiten Seite der leitenden Leiterbahnschicht angebracht ist, – mehreren Öffnungen (17, 18) für Interconnects, wobei sich die Öffnungen durch die erste leitende Schicht und die Schicht aus dielektrischem Material des Kondensators erstrecken, und – Interconnect-Elementen (42), die zwischen jeder der leitenden Schichten des Kondensators und einer entsprechenden Menge der Interconnect-Pads verbunden sind, wobei die erste leitende Schicht des Kondensators elektrisch mit einer ersten Menge der Interconnect-Pads verbunden ist und die zweite leitende Schicht des Kondensators elektrisch mit einer zweiten Menge der Interconnect-Pads verbunden ist, wobei die Interconnect-Elemente der zweiten Menge an Interconnect-Pads entsprechen, die sich durch eine der Öffnungen für Intercon nects erstrecken.
  2. Elektronikgehäuse nach Anspruch 1, ferner mit einem elektrisch leitenden Versteifungselement (32), das die zweite leitende Schicht des Kondensators unterstützt, und einem Vorrichtungs-empfangenden Bereich (20), der sich durch die dielektrische Schicht, die leitende Leiterbahnschicht und den Kondensator erstreckt, und ferner mit einer Elektronikvorrichtung (36), die in dem Vorrichtungs-empfangenden Bereich auf dem Versteifungselement angebracht ist.
  3. Elektronikgehäuse nach Anspruch 2, wobei die Elektronikvorrichtung mehrere Bond-Pads (36a) aufweist, und ferner einen ersten Draht (38), der elektrisch zwischen einem ersten der Bond-Pads und der ersten leitenden Schicht des Kondensators verbunden ist, und einen zweiten Draht (38), der elektrisch zwischen einem zweiten der Bond-Pads und mindestens einer der zweiten leitenden Schicht des Kondensators und dem Versteifungselement verbunden ist, aufweist.
  4. Elektronikgehäuse nach Anspruch 3, das ferner ein elektrisch leitendes Haftmittel, das zwischen der zweiten leitenden Schicht des Kondensators und dem Versteifungselement angebracht ist, aufweist.
  5. Elektronikgehäuse nach einem der Ansprüche 1 bis 4, wobei das dielektrische Material des Kondensators eine Dicke von 5 μm bis 30 μm aufweist.
  6. Elektronikgehäuse nach einem der Ansprüche 1 bis 5, wobei das dielektrische Material aus einem nicht leitfähigen Polymer besteht, das mit HDK-Partikeln vermischt ist, wobei die HDK-Partikel aus einem Material aus der Gruppe Bariumtitanat, Bariumstrontiumtitanat, Titanoxid, Bleizirconium titanat und Tantaloxid gebildet sind.
  7. Elektronikgehäuse nach einem der Ansprüche 1 bis 6, wobei die dielektrische Schicht mehrere Öffnungen aufweist, die sich jeweils neben einer der Interconnect-Bereiche des Kondensators befinden.
  8. Elektronikgehäuse nach einem der Ansprüche 1 bis 7, wobei die dielektrische Schicht eine Polyimidfolie aufweist.
  9. Elektronikgehäuse nach einem der Ansprüche 1 bis 8, wobei die Interconnect-Elemente Lötzapfen sind.
  10. Elektronikgehäuse nach einem der Ansprüche 1 bis 9, wobei jedes Interconnect-Pad ein Lötkugel-Pad ist.
  11. Elektronikgehäuse nach Anspruch 1, wobei die dielektrische Schicht eine flexible dielektrische Schicht ist, und wobei der Kondensator ein flexibler Kondensator ist, das Gehäuse ferner aufweisend – eine Öffnung, die sich durch die dielektrische Schicht neben jedem der Interconnect-Pads erstreckt, – ein Versteifungselement, das neben der zweiten leitenden Schicht des Kondensators angebracht ist, und – einen Vorrichtungs-empfangenden Bereich, der mittels der dielektrischen Schicht, der leitenden Leitschicht und dem Kondensator gebildet wird.
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HK (1) HK1051087B (de)
WO (1) WO2001056054A1 (de)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7064412B2 (en) * 2000-01-25 2006-06-20 3M Innovative Properties Company Electronic package with integrated capacitor
US7356952B2 (en) * 2002-06-17 2008-04-15 Philip Morris Usa Inc. System for coupling package displays to remote power source
US7055119B2 (en) * 2003-07-31 2006-05-30 International Business Machines Corporation Customized mesh plane, method and computer program product for creating customized mesh planes within electronic packages
CN100468612C (zh) * 2004-03-25 2009-03-11 株式会社东芝 半导体器件及其制造方法
US20070177331A1 (en) * 2005-01-10 2007-08-02 Endicott Interconnect Technologies, Inc. Non-flaking capacitor material, capacitive substrate having an internal capacitor therein including said non-flaking capacitor material, and method of making a capacitor member for use in a capacitive substrate
US8607445B1 (en) 2005-01-10 2013-12-17 Endicott Interconnect Technologies, Inc. Substrate having internal capacitor and method of making same
US7772974B2 (en) * 2005-02-28 2010-08-10 Cypak Ab Tamper evident seal system and method
JP4659488B2 (ja) * 2005-03-02 2011-03-30 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP4621049B2 (ja) * 2005-03-25 2011-01-26 富士通株式会社 配線基板の製造方法
US20060213957A1 (en) * 2005-03-26 2006-09-28 Addington Cary G Conductive trace formation via wicking action
US7731085B2 (en) * 2006-07-10 2010-06-08 The Procter + Gamble Company Product display
US20080006552A1 (en) * 2006-07-10 2008-01-10 The Procter & Gamble Company Pallet display assembly
US9730078B2 (en) * 2007-08-31 2017-08-08 Fisher-Rosemount Systems, Inc. Configuring and optimizing a wireless mesh network
US9276336B2 (en) 2009-05-28 2016-03-01 Hsio Technologies, Llc Metalized pad to electrical contact interface
WO2010138493A1 (en) 2009-05-28 2010-12-02 Hsio Technologies, Llc High performance surface mount electrical interconnect
WO2014011232A1 (en) 2012-07-12 2014-01-16 Hsio Technologies, Llc Semiconductor socket with direct selective metalization
US9054097B2 (en) 2009-06-02 2015-06-09 Hsio Technologies, Llc Compliant printed circuit area array semiconductor device package
WO2012074963A1 (en) 2010-12-01 2012-06-07 Hsio Technologies, Llc High performance surface mount electrical interconnect
US8988093B2 (en) 2009-06-02 2015-03-24 Hsio Technologies, Llc Bumped semiconductor wafer or die level electrical interconnect
US9930775B2 (en) 2009-06-02 2018-03-27 Hsio Technologies, Llc Copper pillar full metal via electrical circuit structure
WO2014011226A1 (en) 2012-07-10 2014-01-16 Hsio Technologies, Llc Hybrid printed circuit assembly with low density main core and embedded high density circuit regions
WO2012078493A1 (en) 2010-12-06 2012-06-14 Hsio Technologies, Llc Electrical interconnect ic device socket
US9136196B2 (en) 2009-06-02 2015-09-15 Hsio Technologies, Llc Compliant printed circuit wafer level semiconductor package
US9184145B2 (en) 2009-06-02 2015-11-10 Hsio Technologies, Llc Semiconductor device package adapter
US9276339B2 (en) 2009-06-02 2016-03-01 Hsio Technologies, Llc Electrical interconnect IC device socket
WO2011002709A1 (en) 2009-06-29 2011-01-06 Hsio Technologies, Llc Compliant printed circuit semiconductor tester interface
US9231328B2 (en) 2009-06-02 2016-01-05 Hsio Technologies, Llc Resilient conductive electrical interconnect
WO2010141298A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Composite polymer-metal electrical contacts
US9318862B2 (en) 2009-06-02 2016-04-19 Hsio Technologies, Llc Method of making an electronic interconnect
US8912812B2 (en) 2009-06-02 2014-12-16 Hsio Technologies, Llc Compliant printed circuit wafer probe diagnostic tool
WO2010141266A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit peripheral lead semiconductor package
US9196980B2 (en) 2009-06-02 2015-11-24 Hsio Technologies, Llc High performance surface mount electrical interconnect with external biased normal force loading
WO2010147934A1 (en) 2009-06-16 2010-12-23 Hsio Technologies, Llc Semiconductor die terminal
US9184527B2 (en) 2009-06-02 2015-11-10 Hsio Technologies, Llc Electrical connector insulator housing
WO2010141296A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit semiconductor package
WO2012061008A1 (en) 2010-10-25 2012-05-10 Hsio Technologies, Llc High performance electrical circuit structure
WO2013036565A1 (en) 2011-09-08 2013-03-14 Hsio Technologies, Llc Direct metalization of electrical circuit structures
US9414500B2 (en) 2009-06-02 2016-08-09 Hsio Technologies, Llc Compliant printed flexible circuit
US9613841B2 (en) 2009-06-02 2017-04-04 Hsio Technologies, Llc Area array semiconductor device package interconnect structure with optional package-to-package or flexible circuit to package connection
WO2010141313A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit socket diagnostic tool
WO2010147782A1 (en) 2009-06-16 2010-12-23 Hsio Technologies, Llc Simulated wirebond semiconductor package
US9320144B2 (en) * 2009-06-17 2016-04-19 Hsio Technologies, Llc Method of forming a semiconductor socket
US8984748B2 (en) 2009-06-29 2015-03-24 Hsio Technologies, Llc Singulated semiconductor device separable electrical interconnect
US9350093B2 (en) 2010-06-03 2016-05-24 Hsio Technologies, Llc Selective metalization of electrical connector or socket housing
US10159154B2 (en) 2010-06-03 2018-12-18 Hsio Technologies, Llc Fusion bonded liquid crystal polymer circuit structure
US9689897B2 (en) 2010-06-03 2017-06-27 Hsio Technologies, Llc Performance enhanced semiconductor socket
US8583850B2 (en) 2011-02-14 2013-11-12 Oracle America, Inc. Micro crossbar switch and on-die data network using the same
US9761520B2 (en) 2012-07-10 2017-09-12 Hsio Technologies, Llc Method of making an electrical connector having electrodeposited terminals
US9552977B2 (en) * 2012-12-10 2017-01-24 Intel Corporation Landside stiffening capacitors to enable ultrathin and other low-Z products
US10667410B2 (en) 2013-07-11 2020-05-26 Hsio Technologies, Llc Method of making a fusion bonded circuit structure
US10506722B2 (en) 2013-07-11 2019-12-10 Hsio Technologies, Llc Fusion bonded liquid crystal polymer electrical circuit structure
US10312731B2 (en) 2014-04-24 2019-06-04 Westrock Shared Services, Llc Powered shelf system for inductively powering electrical components of consumer product packages
US9755335B2 (en) 2015-03-18 2017-09-05 Hsio Technologies, Llc Low profile electrical interconnect with fusion bonded contact retention and solder wick reduction
KR20210045876A (ko) * 2019-10-17 2021-04-27 에스케이하이닉스 주식회사 반도체 패키지

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3780352A (en) 1968-06-25 1973-12-18 J Redwanz Semiconductor interconnecting system using conductive patterns bonded to thin flexible insulating films
US4945399A (en) 1986-09-30 1990-07-31 International Business Machines Corporation Electronic package with integrated distributed decoupling capacitors
FR2621173B1 (fr) 1987-09-29 1989-12-08 Bull Sa Boitier pour circuit integre de haute densite
JP2592308B2 (ja) 1988-09-30 1997-03-19 株式会社日立製作所 半導体パッケージ及びそれを用いたコンピュータ
US5027253A (en) 1990-04-09 1991-06-25 Ibm Corporation Printed circuit boards and cards having buried thin film capacitors and processing techniques for fabricating said boards and cards
JPH0470818A (ja) * 1990-07-12 1992-03-05 Fujitsu Ltd 高誘電性膜及びその形成方法並びにその高誘電性膜を用いた液晶表示パネル
US5212402A (en) 1992-02-14 1993-05-18 Motorola, Inc. Semiconductor device with integral decoupling capacitor
JP2962951B2 (ja) * 1992-11-19 1999-10-12 京セラ株式会社 半導体素子収納用パッケージ
US5455390A (en) * 1994-02-01 1995-10-03 Tessera, Inc. Microelectronics unit mounting with multiple lead bonding
US5639989A (en) * 1994-04-19 1997-06-17 Motorola Inc. Shielded electronic component assembly and method for making the same
US5633785A (en) * 1994-12-30 1997-05-27 University Of Southern California Integrated circuit component package with integral passive component
JP3245329B2 (ja) * 1995-06-19 2002-01-15 京セラ株式会社 半導体素子収納用パッケージ
US5844168A (en) * 1995-08-01 1998-12-01 Minnesota Mining And Manufacturing Company Multi-layer interconnect sutructure for ball grid arrays
JP3340003B2 (ja) * 1995-11-20 2002-10-28 京セラ株式会社 多層配線基板及び半導体素子収納用パッケージ
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
KR100277314B1 (ko) * 1996-11-08 2001-01-15 모기 쥰이찌 박막콘덴서 및 이를탑재한반도체장치
JP3199664B2 (ja) * 1997-06-30 2001-08-20 京セラ株式会社 多層配線基板の製造方法
US6068782A (en) * 1998-02-11 2000-05-30 Ormet Corporation Individual embedded capacitors for laminated printed circuit boards
WO2000021133A1 (en) * 1998-10-02 2000-04-13 Raytheon Company Embedded capacitor multi-chip modules
US7064412B2 (en) * 2000-01-25 2006-06-20 3M Innovative Properties Company Electronic package with integrated capacitor

Also Published As

Publication number Publication date
AU2000252898A1 (en) 2001-08-07
ATE345576T1 (de) 2006-12-15
KR20020069020A (ko) 2002-08-28
JP2003521119A (ja) 2003-07-08
US20060203458A1 (en) 2006-09-14
HK1051087A1 (en) 2003-07-18
EP1250709B1 (de) 2006-11-15
DE60031887D1 (de) 2006-12-28
EP1250709A1 (de) 2002-10-23
HK1051087B (zh) 2007-06-29
US20030015787A1 (en) 2003-01-23
KR100661937B1 (ko) 2006-12-28
WO2001056054A1 (en) 2001-08-02
US7388275B2 (en) 2008-06-17
US7064412B2 (en) 2006-06-20
JP4878100B2 (ja) 2012-02-15

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