KR20010085608A - 반도체 장치 - Google Patents

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KR20010085608A
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ceramic substrate
wiring
main surface
external electrode
semiconductor device
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KR1020010009690A
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고바야시도시유끼
구리하라야스또시
우에노다꾸미
마에지마노부요시
나까지마히로까즈
야마다도미오
엔도쯔네오
Original Assignee
가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
오기소 나쯔키
히타치 토부 세미콘덕터 가부시키가이샤
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Abstract

반도체 장치를 열팽창율이 다른 외부 배선 기판에 탑재한 경우에 열적 변화에 의해서 세라믹스 기판에 생기는 크랙 및 내층 배선의 단선을 방지할 수 있는 반도체 장치의 제공하는 것이다.
이를 위해, 제1 및 제2 주면을 갖는 세라믹스 기판, 상기 제1 주면에 형성되어 반도체 부품을 탑재하는 배선 패턴, 상기 제2 주면에 형성되어 외부 회로와 접속하는 외부 전극, 상기 세라믹스 기판의 내부에 형성되어 상기 배선 패턴과 상기 외부 전극을 관통 구멍 배선을 통해 접속하는 내층 배선, 상기 배선 패턴과 접속된 반도체 부품, 및 상기 제1 주면 및 상기 반도체 부품을 피복하는 수지층을 갖는 반도체 장치에 있어서, 상기 내층 배선은 상기 세라믹스 기판의 측면에서 0.05 ㎜ 이상 내측에 형성되는 것을 특징으로 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 세라믹스 기판 상에 탑재한 반도체 부품을 수지로 피복하여 이루어지는 반도체 장치에 관한 것이다.
종래, 반도체 장치에 있어서, 내층 배선을 기판의 내부에 형성하고, 외부 전극의 측면이 기판의 측면과 동일면이 되도록 형성한 것으로서는 특개평4-354355호 공보에 기재되어 있다.
또한, 내층 배선을 기판의 내부에 형성한 것으로서는 특개평11-163535호 공보, 특개평5-304351호 공보에 기재되어 있다.
또한, 외부 전극의 측면이 기판의 측면과 동일면이 되도록 형성한 것으로서는 특개평7-99260호 공보에 기재되어 있다.
내층 배선, 관통 구멍 배선, 배선 패턴이나 외부 전극 등의 배선 저항의 저감, 반도체 장치의 고속 응답성 등의 관점에서, 이들 배선용 도체로서 구리(Cu), 은(Ag), 금(Au) 등의 저저항 재료를 이용하고, 또한, 세라믹스 기판으로서, 상술의 배선용 도체와 동시 소성 가능한 저온 소성 세라믹스 기판을 이용하는 것이 주류로 되어 있다. 이러한 반도체 장치에서는 반도체 장치를 마더 보드 등의 외부 배선 기판에 탑재할 때의 온도 변화나 외부 배선 기판에 탑재 후의 반도체 장치의 가동, 중지에 의한 온도 변화의 반복에 의해서, 세라믹스 기판과 외부 배선 기판의 열팽창율차에 기인한 응력이 발생한다. 이 때문에, 반도체 장치의 내층 배선과 세라믹스 기판의 박리나 세라믹스 기판과 외부 전극의 접속부에 발생하는 세라믹스 기판의 크랙에 문제점이 있었다. 종래 기술에 있어서, 이 점에 관하여 배려된 것은 없다.
본 발명의 목적은 상기 문제점을 해결하여, 내층 배선과 세라믹스 기판의 박리를 방지한 반도체 장치를 제공하는 것에 있다. 또한, 세라믹스 기판과 외부 전극의 접속부에 발생하는 세라믹스 기판의 크랙을 방지한 반도체 장치를 제공하는 것에 있다.
상기 목적을 달성하는 본 발명의 반도체 장치는 제1 및 제2 주면을 갖는 세라믹스 기판, 상기 제1 주면에 형성되어 반도체 부품을 탑재하는 배선 패턴, 상기 제2 주면에 형성되어 외부 회로와 접속하는 외부 전극, 상기 세라믹스 기판의 내부에 형성되어 상기 배선 패턴과 상기 외부 전극을 관통 구멍 배선을 통해 전기적으로 접속하는 내층 배선, 상기 배선 패턴과 접속된 반도체 부품, 및 상기 제1 주면 및 상기 반도체 부품을 피복하는 수지층을 갖는 반도체 장치에 있어서, 상기 내층 배선은 상기세라믹스 기판 측면에서 0.05 ㎜ 이상 내측에 형성된다.
또한, 상기 외부 전극의 측면이 상기 세라믹스 기판의 측면과 실질적으로 동일면에 형성되는 것이 바람직하다.
여기서, 반도체 부품이란, 집적 회로 소자 기체(基體), 전계 효과 트랜지스터 소자(이하 FET 소자라 함) 기체 등의 반도체 소자 기체나 칩 저항, 컨덴서로 대표되는 수동 소자 등의 회로를 형성하는 칩 부품을 의미한다. 또한, 본 발명의 반도체 장치에 이용되는 배선 기판이란, 세라믹스 기판과 세라믹스 기판에 형성된 배선 패턴, 외부 전극, 관통 구멍 배선, 내층 배선을 갖는 기판을 말한다. 또한, 이 배선 기판이 여러개 형성되어 있는 기판을 배선 기판 복합체라고 한다.
도 1은 본 발명의 반도체 장치의 단면도.
도 2는 본 발명의 구조체의 단면도.
도 3은 본 발명의 구조체의 응력 시뮬레이션의 모델을 설명하는 단면도.
도 4는 본 발명의 구조체에 온도 변화를 제공한 경우에 세라믹스 기판의 측면에 발생하는 Z 방향 응력의 내층 배선의 위치 의존성을 나타내는 도면.
도 5는 본 발명의 구조체에 온도 변화를 제공한 경우에 세라믹스 기판의 측면에 발생하는 X 방향 응력을 나타내는 도면.
도 6은 본 발명의 구조체에 온도 사이클을 제공한 때의 L1의 영향에 의한 단선율을 나타내는 도면이다.
도 7은 본 발명의 구조체에 온도 변화를 제공한 경우에 세라믹스 기판의 제2 주면과 외부 전극의 외측 단부의 경계부에 발생하는 Z 방향 응력의 외부 전극의 위치 의존성을 나타내는 도면.
도 8은 본 발명의 구조체에 온도 사이클을 제공한 때의 L2의 영향에 의한 단선율을 나타내는 도면.
도 9는 본 실시예의 반도체 장치에 적용하는 배선 기판 복합체의 제작 공정을 설명하는 도면.
도 10은 본 실시예의 반도체 장치의 제작 공정을 나타내는 단면도.
도 11은 본 실시예의 반도체 장치의 분할부의 형상을 설명하는 단면 모식도.
도 12는 본 발명의 구조체의 온도 사이클 시험 결과를 나타내는 도면.
도 13은 본 발명의 구조체의 온도 사이클 시험 결과를 나타내는 도면.
도 14는 본 발명의 반도체 장치에 온도 사이클을 제공한 때의 L1의 영향에 의한 단선율을 나타내는 도면.
도 15는 본 발명의 반도체 장치 및 구조체의 온도 사이클 시험 결과를 나타내는 도면.
도 16은 본 발명의 전자 장치의 일례인 리튬 이온 2차 전지의 단면도.
도 17은 본 발명의 전자 장치의 일례인 리튬 이온 2차 전지에 삽입된 반도체 장치의 회로 블록도.
도 18은 본 발명의 구조체의 단면도.
도 19는 본 실시예의 반도체 장치로서의 전력 승산 회로 장치의 회로 블록도.
도 20은 본 실시예의 전력 승산 회로 장치의 자계 발생부의 구성도.
도 21은 본 실시예의 반도체 장치의 단면도.
도 22는 본 실시예의 반도체 장치로서의 전력 승산 회로 장치의 회로 블록도.
도 23은 본 실시예의 전자파 잡음 강도의 측정 결과를 도시하는 그래프.
도 24는 본 실시예의 구조체의 단면도.
도 25는본 실시예의 반도체 장치로서의 휴대 전화의 회로 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 세라믹스 기판
1A : 제1 주면
1B : 제2 주면
2 : 내층 배선
2A : 관통 구멍 배선
3 : 외부 전극
4 : 배선 패턴
5 : 배선 기판
5A : 배선 기판 복합체
6 : 땜납 층
7 : 반도체 소자 기체
7A : 집적 회로 소자 기체
7B : FET 소자 기체
8 : 금속 세선
9, 9A, 9B : 칩저항
10 : 컨덴서
11, 44 : 수지층
12 : 반도체 장치
이하, 본 발명의 내용을 실시예에 기인하여 설명한다. 단, 본 발명은 하기의 실시예에 의해서 하등 한정되는 것은 아니고, 본 발명의 주지를 변경하지 않는 범위에서 적절하게 변경이 가능하다.
(실시예1)
도 1에 본 실시예의 반도체 장치(12)(치수:10.5 ㎜(세로)×4 ㎜(가로)×1.2 ㎜(높이))의 단면도를 도시한다. 세라믹스 기판(1)(절연성 기판)으로서, 열팽창율:6.2 ppm/℃, 열전도율:2.5 W/m·K, 굽힘 강도:0.25 GPa, 영율:110 GPa, 유전률:5.6 (1MHz)의 성능을 갖는 유리 세라믹재(치수:10.5 ㎜(세로)×4 ㎜(가로)×0.5 ㎜(높이))를 이용했다. 이 세라믹스 기판(1)의 제1 주면(1A)에는 배선 패턴(4)(Ag-1 wt% Pt, 두께:0.015 ㎜)를 설치했다. 또한, 세라믹스 기판(1)의 제1 주면(1A)에 대하여, 반대측의 제2 주면(1B)에는 외부 전극(3)(Ag-1wt% Pt, 두께:0.015 ㎜)을 설치했다. 본 발명의 반도체 장치에 있어서의 외부 전극(3)의 단면 형상의 상세에 대해서는 도 11을 이용하여 후술한다. 또한, 세라믹스 기판(1)의 내부에는 내층 배선(2)(Ag-1wt% Pt, 두께:0.15 ㎜) 및 관통 구멍 배선(2A)(Ag-1wt% Pt, 직경:0.14 ㎜)을 설치했다. 관통 구멍 배선(2A)은 배선 패턴(4)과 내층 배선(2), 내층 배선(2)과 외부 전극(3)을 전기적으로 접속하고 있다.여기서, 내층 배선(2)은 세라믹스 기판(1)의 측면에서 0.5 ㎜ 내측에 형성된다. 이상의 구성에 의해, 배선 기판(5)이 형성되어 있다.
이 배선 기판(5)의 배선 패턴(4)에는 집적 회로 소자 기체(7A)(도시를 생략), FET 소자 기체(7B)(도시를 생략)를 포함하는 반도체 소자 기체(7)(Si, 3.5 ppm/℃), 칩 저항(9)(약7 ppm/℃, 2개 탑재), 컨덴서(10)(약11.5 ppm/℃)로 이루어지는 칩 부품을, 조성이 Pb-10 wt% Sn-5 wt% Sb-1 wt% Ag(융점:238℃)의 땜납 층(6)에 의해 도전적(전기적)으로 고착했다. 여기서, 반도체 소자 기체(7)는 반도체 소자 기체(7)의 저면에 땜납 층(6)을 형성하여, 배선 패턴과 도전적으로 고착했다. 또한, 칩 저항(9) 및 컨덴서(10)는 각각 기체의 양단에 땜납 층을 형성하여, 배선 패턴(4)과 도전적으로 고착했다. 또한, 반도체 소자 기체(7)와 배선 패턴(4)의 소정부 사이에, Au로 이루어지는 금속 세선(8)을 본딩(집적 회로 소자기체(7A):직경27 ㎛, FET 소자 기체(7B):직경50 ㎛)했다. 이들 칩 부품과 금속 세선(8)이나 제1 주면(1A)은 주성분이 에폭시재인 수지층(11)에 의해, 외기로부터 차단되도록 피복(밀봉)된다. 이와 같이 수지층(11)을 형성함으로써, 제1 주면(1A)에 형성된 배선 패턴(4)이나 배선 패턴(4)에 탑재된 칩 부품의 화학적인 오염 등을 방지할 수 있고, 내부 회로를 보호할 수가 있다. 또한, 화학적인 오염 등의 배려를 할 필요가 없어, 취급이 쉽다고 하는 이점이 있다. 또한, 일부분을 수지로 밀봉한 것과 비교하여, 수지 부분과 수지로 밀봉되어 있지 않은 주면 부분의 경계 부분에 생기는 국부 응력을 막는 것이 가능해진다.
도 2에, 본 실시예의 구조체(16)의 단면도를 도시한다. 본 발명의구조체(16)는 상술의 반도체 장치(12)의 외부 전극(3)과 외부 배선 기판15의 한쪽 면에 형성된 외부 배선(14)을, 외부 배선 접속층(13)을 통해 도전적으로 고착함으로써 얻어진다. 배선 기판(15)로서 열팽창율:14.0 ppm/℃, 영율:170 GPa의 특성을 갖는 30 ㎜×7 ㎜×0.6 ㎜ 사이즈의 유리 에폭시재, 외부 배선(14)로서 두께 25 ㎛의 Cu재, 외부 배선 접속층(13)으로서 Pb-60 wt% Sn 땜납재(융점:183 ℃)를 이용했다.
여기서, 중요한 제1 사항은 내층 배선(2)이 세라믹스 기판(1)의 내부에 형성되고, 세라믹스 기판(1)의 측면에서 0.05 ㎜ 이상 내측에 형성되어 있는 것이다. 환언하면, 내층 배선(2)이 세라믹스 기판(1)으로 완전히 포위되고, 세라믹스 기판(1)의 측면에 노출하지 않은 상태에서, 내층 배선의 단부에서 세라믹 기판의 측면까지의 거리를 0.05 ㎜ 이상으로 하는 것이다. 이에 따라, 내층 배선(2)과 세라믹스 기판(1)의 박리를 방지할 수가 있다.
또한, 중요한 제2 사항은 외부 전극(3)의 측면이 세라믹스 기판(1)의 측면과 실질적으로 동일면에 형성되어 있는 것이다. 환언하면, 외부 전극(3)은 그 주연부의 일부가 실질적으로 제2 주면(1B)의 주연부의 일부와 중복하도록 배치되어 있는 것이다. 이에 따라, 세라믹스 기판(1)과 외부 전극(3)의 접속부에서 발생하는 세라믹스 기판(1)의 크랙 파괴를 방지할 수가 있다.
상술한 반도체 장치(12) 및 구조체(16)에 있어서 제1 및 2 사항이 중요하게 되는 이유는 다음과 같다.
반도체 장치(12)는 외부 배선 기판(15) 상에 납땜으로 탑재된다. 이 때의가열 처리에 의해, 반도체 장치(12)에는 가혹한 열 응력이 인가된다. 상술한 제1에 중요한 점이 채워지고 있지 않은 경우에는 내층 배선(2)과 세라믹스 기판(1)의 계면에서 박리를 일으키고, 이 박리가 진행하는 과정에서 내층 배선(2) 자체의 단선을 일으킨다. 이 메카니즘을 다음에 설명한다.
도 3은 구조체의 응력 시뮬레이션의 모델을 설명하는 단면도이다. 또, 도면 중의 점선은 중심선을 나타낸다. 이 세라믹스 기판(1)(두께:0.5 ㎜) 상에 주성분이 에폭시재인 수지층(11)(두께:0.8 ㎜)을 형성한 반도체 장치(12)가 외부 배선 접속층(13)(폭:1.5 ㎜)에 의해 외부 배선 기판(15)(두께:0.6 ㎜)에 탑재되어 있다. 여기서, 세라믹스 기판(1)에는 유리 세라믹재, 외부 배선 기판(15)에는 유리 에폭시재를 이용했다. 세라믹스 기판(1)의 중간에는 Ag-Pt 내층 배선(2)(두께:0.015 ㎜) (2)이 실시되어 있다. 외부 배선 접속(납땜)부의 세라믹스 기판(1)측과 외부 배선 기판(15)측에는 각각 외부 전극(3)(Ag-Pt, 두께:0.015 ㎜)와 외부 배선(14)(Cu, 두께:0.015 ㎜)이 형성되어 있고, 양자는 외부 배선 접속층(13)(Pb-60 wt% Sn, 두께:0.1㎜)에 의해 고착되어 있다. 내층 배선(2)의 위치는 세라믹스 기판(1)의 측면에서 내층 배선(2)의 단부까지의 거리 Ll(단위:㎜)로 나타낸다. 도 3에서는 어떤 일단면에서만의 거리를 보이고 있지만, L1이란 내층 배선(2)과 세라믹스 기판(1)의 측면이 가장 근접하는 점의 거리로 한다. 외부 전극(3)의 위치는 세라믹스 기판(l)의 측면에서 외부 전극(3)의 외측의 단부까지의 거리 L2(단위:㎜)로 나타낸다. 이하에 기술하는 응력은 세라믹스 기판(1)의 측면부에서의 최대 응력 발생부 A 및 세라믹스 기판(1)과 Ag-Pt 외부 전극(3)의 외측의 경계부 B에서의 값으로 표시한다. 또한, 구조체(16)의 두께 방향을 Z 방향, 구조체(16)의 수평 방향을 X 방향으로 한다. 또한, 표1은 시뮬레이션에 이용한 재료의 물성치를 나타낸다.
영율(GPa) 포아송비 선팽창계수(ppm/℃)
밀봉 수지 25 0.30 9.0
글라스 세라믹 126 0.20 6.2
Ag 71 0.37 19.7
Pb-60wt%Sn 29 0.27 22.5
유리 에폭시 기판 167 0.35 14.0
도 4는 구조체(16)에 ΔT=80 deg의 온도 변화를 제공한 경우에 세라믹스 기판(1)의 측면에 발생하는 Z 방향 응력의 내층 배선의 위치 의존성을 도시한다. 여기서, ΔT란 어떤 온도 T1에서 온도T2까지 변화시켰을 때의 온도차(｜T1-T2｜)를 나타낸다. 본 발명의 실시예에서는 ΔT=80 deg일 때 70 ℃∼-10℃, ΔT=130 deg일 때 100℃∼-30 ℃, ΔT=205 deg일 때 150℃∼-55℃의 온도 변화를 제공하고 있다. 이하, ΔT는 마찬가지의 의미를 나타내는 것으로 한다. 이 그래프에 있어서는 L2는 0 ㎜에 고정하고, L1만을 변화시키고 있다. 그래프의 종축은 내층 배선(2)의 위치 변화에 따라 세라믹스 기판(1)의 측면부(도 3 기재의 A부)에 발생하는 최대응력으로, Z 방향의 인장 응력을 나타낸다. Z 방향 응력은 L1이 0 ㎜일 때 가장 큰 값을 취하고, L1을 0.05 ㎜까지 늘림에 따라서 급격히 저하하고, 0.05 ㎜ 이상의 영역에서는 거의 제로에 가까운 수준으로 추이하고 있다. 여기서 특징적인 점은 제1로, L1이 0∼0.05 ㎜의 범위에서는 발생 응력이 유리 세라믹재의 한계 파괴 강도인 0.25 GPa를 넘는 점이다. 제2로, L1이 0.05 ㎜ 이상의 경우에는 유리 세라믹재의 한계 파괴 강도를 넘지 않는 응력밖에 작용하지 않게 되는 점이다.
도 5는 구조체(16)에 ΔT=80 deg의 온도 변화를 제공한 경우에 세라믹스 기판(1)의 측면에 발생하는 X 방향 응력을 도시한다. 이 그래프에 있어서도 L2는 0 ㎜에 고정되어 있고, L1=0 ㎜의 경우에 관해서 도시한다. X 방향 응력이란 구조체(16)의 수평 방향의 전단 응력의 것이다. 또한, 그래프의 횡축은 세라믹스 기판(1)과 수지층(11)의 접합 경계(제1 주면(1A))으로부터, 세라믹스 기판(1)과 외부 전극(3)의 접합 경계(제2 주면(1B))에 이르는 사이의 거리를 나타낸다. 내층 배선(2)은 세라믹스 기판(1)의 측면부 표면에 노출한 상태에 있다. 이 때문에, X 방향 응력은 세라믹스 기판(1)과 내층 배선(2)의 경계(2 개소)에서 서로에 대략 같은 큰 값(거리가 짧은 측의 한쪽 경계에서 인장 응력, 거리가 긴 측의 다른쪽 경계에서 압축 응력)을 취하고 있다. 거리가 짧은 측의 한쪽 경계에서 인장 응력, 거리가 긴 측의 다른쪽 경계에서 압축 응력을 취하는 것은 고온에서 저온으로의 온도 변화를 제공하고 있기 때문이다. 저온에서 고온으로의 온도 변화를 제공하면, 거리가 짧은 측의 한쪽 경계에서 압축 응력, 거리가 긴 측의 다른쪽 경계에서 인장 응력을 취한다.
여기서, 중요한 점은 구조체(16)에 온도 변화가 주어진 경우에 다음의 메카니즘이 작용하는 것이다. 구조체(16)는 Z 방향에 반도체 장치(12)측이 볼록(고온에서 저온으로의 온도 변화가 주어진 때), 외부 배선 기판 기판(15)측이 볼록(저온에서 고온으로의 온도 변화가 주어진 때)으로 각각 휘어짐 변형을 일으킨다. 이 변형에 따라 특히 X 방향에는 세라믹스 기판(1)과 내층 배선(2)의 경계(2 개소)에서 인장 전단 응력과 압축 전단 응력이 교대로 작용한다(도 5). 세라믹스 기판(1)과 내층 배선(2)은 1000℃ 전후의 비교적 저온하에서 동시 소성되어 있기 때문에, 강고히는 접합되어 있지 않다. 따라서, 이 경계의 접합력이 상기 인장 전단 응력이나 압축 전단 응력에 견뎌내는 상태에 없는 경우에는 세라믹스 기판(1)의 측면의 경계 단부(도 3 기재의 A부)을 기점으로 하는 박리를 일으킨다. 여기서 생긴 박리부는 도 4에 나타내여지는 과대한 Z 방향 인장 응력에 의해서 순차 박리 영역을 확대한다. 이 과정에서 박리의 간격(박리한 세라믹스 기판(1)과 내층 배선(2)의 간격)을 늘림과 동시에, 내층 배선(2) 자체의 변형 피로가 중첩되고, 최종적으로 내층 배선(2)의 단선과 그것에 따르는 반도체 장치(12)의 회로 기능의 열화 또는 소실에 이른다.
L1이 0∼0.05 ㎜의 범위의 경우도 마찬가지로, 세라믹스 기판(1)의 파괴 한계 강도 이상의 응력이 발생하기 때문에, 상술의 메카니즘에 의해 내층 배선(2)의 단선을 야기한다.
다음에, L1이 0.05 ㎜ 이상의 경우에 관해서 설명한다. 이 경우에는 세라믹스 기판(1)의 측면부 표면에서의 X 방향 응력은 세라믹스 기판(1)과 내층 배선(2)의 경계(2 개소)에 대응하는 부분에서 0.01 GPa로 매우 작은 값으로 발생할 뿐이다. 고온에서 저온으로의 온도 변화를 제공한 경우, 거리가 짧은 측의 한쪽 경계에서 인장 응력, 거리가 긴 측의 다른쪽 경계에서 압축 응력을 취한다. 이 점은 도 5의 경우와 동일하다. 또한, 저온에서 고온으로의 온도 변화를 제공하면 거리가 짧은 측의 한쪽 경계에서 압축 응력, 거리가 긴 측의 다른쪽 경계에서 인장 응력을 취한다.
여기서, 중요한 점은 구조체(16)에 온도 변화가 주어진 경우에 다음의 메카니즘이 작용하는 것이다. 구조체(16)의 휘어짐 변형에 따라 특히 세라믹스 기판(1)의 측면부 표면에 발생하는 X 방향 인 장전단 응력이나 압축 전단 응력은 근소이고, 세라믹스 기판(1)의 파괴 한계 강도를 하회한다. 따라서, L1이 0∼0.05 ㎜의 경우와 같은 박리의 기점을 일으키지 않는다. 또한, 세라믹스 기판(1)의 측면 표면에 작용하는 Z 방향 인장 응력도 세라믹스 기판(1)의 파괴 한계 강도를 하회한다. 따라서, 새로운 박리 또는 크랙을 발생하는 일은 없고, 내층 배선(2) 자체의 변형 피로가 중첩되는 것이나, 최종적으로 내층 배선(2)의 단선과 그것에 따르는 반도체 장치(12)의 회로 기능의 열화 또는 소실에 이르는 것은 회피된다.
다음에, 본 발명의 반도체 장치(12)를 이용한 구조체(16)의 온도 사이클 시험 결과에 관해서 설명한다. 도 6은 구조체(16)에 ΔT=130 deg의 온도 사이클을 1000회 제공한 때의, L1의 영향에 의해 내층 배선(2) 혹은 관통 구멍 배선(2A)이 파괴하는 것에 기초하는 단선율을 도시한다. 이 단선은 A부의 응력에 의해서 발생한 세라믹스 기판(1)과 내층 배선(2)의 박리의 진행에 의한 것이다. 여기서, L2는0 ㎜에 고정하고 있다. 단선율은 L1이 0 ㎜일 때 100%이고, L1을 늘림에 따라서 저하하고 0.05 ㎜에서 0%로 되어 있다. 이 동안, 단선율은 Ll에 강하게 의존하여 급격한 변화를 나타내고 있다. 단선율을 높이고 있는 원인은 내층 배선에 따른 크랙 파괴가 진행하고 있기 때문이다. L1이 0.05 ㎜ 이상의 영역에서는 단선율 0%의 수준이 유지되어 있다. 여기서 특징적인 점을 도 4의 결과와 대응시켜 설명한다. 제1로, L1이 0∼0.05 ㎜에서 유리 세라믹 기판(1)의 한계 파괴 강도인 0.25 GPa를 넘는 범위에서는 단선율이 급격하게 변화함과 함께 높은 값을 나타내고, 제2로 L1이 0.05 ㎜ 이상에서 유리 세라믹재의 한계 파괴 강도 이하의 응력밖에 작용하지 않게 되는 영역에서는 단선율은 0%를 유지하고 있는 점이다. 이 결과로 부터, 우수한 신뢰성을 확보하기 위해서는 L1은 0.05 ㎜ 이상인 필요성을 이해할 수 있다.
이상이 제1로 중요한 점이 채워지고 있지 않은 경우에 내층 배선(2) 자체의 단선을 발생하는 메카니즘 및 제1로 중요한 점이 채워진 경우에 내층 배선(2) 자체의 단선을 발생하지 않는 이유이다.
다음에, 상술한 제2로 중요한 점이 채워지고 있지 않은 경우에는 외부 전극(3)의 외측의 단부와 세라믹스 기판(1)의 계면부(도 3 기재의 B부)를 기점으로 한 크랙 파괴를 발생하고, 이 박리가 진행하는 과정에서 내층 배선(2) 자체의 단선을 발생한다. 이 메카니즘을 다음에 설명한다.
도 7은 구조체에 ΔT=80 deg의 온도 변화를 제공한 경우에 세라믹스 기판(1)의 제2 주면과 외부 전극의 외측 단부의 경계부에 발생하는 Z 방향 응력의 외부 전극의 위치 의존성을 도시한다. 이 그래프에 있어서는 L1은 0.5 ㎜에 고정하고, L2만을 변화시키고 있다. B부의 Z 방향 응력은 L2가 0 ㎜일 때 가장 작은 값을 취하고, L2를 0.2 ㎜까지 늘림에 따라서 급격히 증가하고, 0.2 ㎜ 이상의 영역에서는 포화한 값으로 추이하고 있다. 여기서 특징적인 점은 세라믹스 기판(1)에 이용한 유리 세라믹재의 한계 파괴 강도(0.25 GPa)를 넘지 않도록 하기 위해서는 L2가 0.05 ㎜ 이하, 바람직하게는 0 ㎜로 조정되지 않으면 안되는 점이다. 이 경우에 B부의 Z 방향 응력은 유리 세라믹재의 한계 파괴 강도를 넘는 일은 없고, B부를 기점으로 한 새로운 크랙 파괴는 생기지 않는다. 따라서, 크랙이 세라믹스 기판(1)의 내부에 매설되어 있는 내층 배선(2)이나 관통 구멍 배선(2A)의 부분에 도달하여, 이들을 파괴하거나 단선시키거나 하는 일은 없다. 한편, L2가 0.05 ㎜를 넘는 경우에는 B부의 Z 방향 응력은 유리 세라믹재의 한계 파괴 강도를 넘는 것으로 되어, B부를 기점으로 한 새로운 크랙 파괴를 일으킨다. 이 파괴가 진행하는 과정에서, 크랙의 선단은 매설되어 있는 내층 배선(2)이나 관통 구멍 배선(2A)의 부분에 도달하여, 세라믹스 기판(1)과 내층 배선(2)의 간격을 늘림과 동시에, 내층 배선(2) 자체의 변형 피로가 중첩된다. 최종적으로 내층 배선(2)의 단선과 그것에 따르는 반도체 장치(12)의 회로 기능의 열화 또는 소실에 이른다.
도 8은 구조체(16)에 ΔT=130 deg의 온도 사이클을 1000회 제공한 때의 L2의 영향에 의해 내선 배선(2) 혹은 관통 구멍 배선(2A)가 파괴하는 것에 기초하는 단선율을 도시한다. 이 단선은 B부의 응력에 의해서 발생한 세라믹스 기판(1)의 외부 전극(3)과의 접속부의 크랙의 진행에 의한 것이다. 여기서, L1은 0.5 ㎜에 고정하고 있다. 단선율은 L2가 0 ㎜일 때 0%이고, L2를 늘림에 따라서 증가하고 0.2㎜에서 약90%로 되어 있다. 이 동안, 단선율은 L2에 강하게 의존하여 급격한 변화를 나타내고 있다. L2가 0.2 ㎜ 이상의 영역에서는 단선율은 점증하여 높은 값을 보이고 있다. 여기서, 단선율을 높이고 있는 요인은 외부 전극(3)의 외측의 단부, 즉 도 3에 도시한 B부를 기점으로 한 세라믹스 기판(1)의 크랙에 의한 것으로, 이 크랙이 진행함에 따라서 내선 배선(2)나 관통 구멍 배선(2A)의 손상을 일으키는 것에 의한다. 여기서 특징적인 점을 도 7의 결과와 대응시켜 설명한다. B부의 응력이 유리 세라믹재의 한계 파괴 강도를 넘지 않는 L2=0 ㎜의 경우에는 단선율은 0%로 유지되고 있다. 또한, 0.05 ㎜의 경우의 단선율은 약20% 이다. 이 경우의 시험 조건은 ΔT=130 deg이다. 이것을 고려하여 추정되는 구조체(16)의 신뢰성은 요구되는 신뢰성(ΔT=80 deg, 500회)는 충분히 클리어할 수가 있다. 즉, 유리 세라믹재의 한계 파괴 강도를 넘지 않도록 할 수 있다. L2가 0.05 ㎜ 이하의 범위에서는 반도체 장치(12) 및 구조체(16)에는 실용에 족한 충분한 신뢰성을 부여할 수 있다.
이상이 제2로 중요한 점이 채워지고 있지 않은 경우에 내층 배선(2) 자체의 단선을 일으키는 메카니즘 및 제2로 중요한 점이 채워진 경우에 내층 배선(2) 자체의 단선을 일으키지 않는 이유이다.
본 실시예의 반도체 장치(12)는 상술한 제1로 중요한 점을 만족하고 있기 때문에, 도 4에 도시한 바와 같이, 내층 배선(2)의 근방에서의 크랙 파괴에 대한 내력(도 3에 있어서의 A부의 응력이 낮음)이 부여되어 있다. 따라서, 도 6에 도시한 바와 같이, 내층 배선(2)이나 관통 구멍 배선(2A)의 단선에 대한 우수한 내력이 부여되어 있다.
또한, 본 실시예의 반도체 장치(12)는 상술한 제2로 중요한 점을 만족하고 있기 때문에, 도 6에 도시한 바와 같이, 외부 전극(3)의 근방에서의 크랙 파괴에 대한 내력(도 3에 있어서의 B부의 응력이 낮음)이 부여되어 있다. 따라서, 도 8에 도시한 바와 같이, 세라믹스 기판(1)의 크랙 파괴 내력이 부여되어, 결과로서 내층 배선(2)이나 관통 구멍 배선(2A)의 단선에 대한 우수한 내력도 부여되어 있다.
다음에, 본 실시예의 구조체의 제조 공정에 관해서 설명한다. 도 9는 본 실시예의 반도체 장치에 적용하는 배선 기판 복합체(5A)의 제조 공정을 설명하는 도면이다. 도 9의 (a) 및 (b)에 세라믹스 기판의 단면도를 도시한다. 우선, (a)에 제1그린 시트의 단면도를 도시한다. 제1그린 시트(63)는 유리 세라믹의 소재와 유기물의 혼합물로 이루어지고, 소성후의 면적이 78.8 ㎜×75 ㎜, 두께가 0.25 ㎜가 되도록 조정되어 있다. 이 제1그린 시트(63)의 소정부에 관통구멍을 형성한다. 이 관통구멍에, 소성후의 조성이 Ag-1wt% Pt가 되도록 조정된 페이스트(19B)를 충전한다. 배선 패턴(4)을 형성하기 위해 페이스트층(19A)을 스크린 인쇄법에 의해 형성한다.
다음에, (b)에 제2그린 시트의 단면도를 도시한다. 제2그린 시트(64)도, 제1그린 시트(63)와 마찬가지의 부재 구성으로 이루어지고, 소정부에 관통구멍이 형성된다. 이 관통 구멍에, 마찬가지로 페이스트(19B)를 충전한다. 여기서, 관통구멍의 위치는 배선의 관계로 부터 제1그린 시트(63)의 관통 구멍의 위치와는 다르다. 또한, 제2그린 시트(64)의 이면에는 미리 브레이크 라인(홈)(17)이 설치되어있다. 이 브레이크 라인(17)은 후속 공정에서 배선 기판 복합체(5A)를 분할하기 위해서 설치되고, 반도체 장치(12)의 사이즈(또는 구획)을 결정하는 것이다. 이 구획은 유효 영역 102개가 얻어지도록 되어 있다. (c)의 평면도에 도시한 바와 같이, 그린 시트(64)에는 제1 주면(1A) 측의 면에 내층 배선(2)을 형성하기 위해서 페이스트층(19C)이 스크린 인쇄법에 의해 패터닝된다. 내층 배선(2)은 반대측의 면(세라믹스 기판(1)의 제2 주면(1B)에 대응)에 설치된 브레이크 라인(17)으로 구성되는 구획내에 들어가도록 하고, 기판 분할후에, 내층 배선(2)의 단부에서 기판의 측면까지의 거리가 0.05 ㎜ 이상이 되도록 패터닝되는 것이 바람직하다. 본 실시예에서는 0.5 ㎜가 되도록 패터닝되어 있다.
다음에, 상기 제1 및 제2그린 시트(63, 64)를 적층하여 1000 ℃를 기초로 가열하여, 유리 세라믹재의 소재와 페이스트(19A, 19B, 19C)를 동시에 소결시킨다. 이 공정을 거친 그린 시트(63, 64)는 서로 접합됨과 동시에, 강성이 높은 소결체가 된다. 다음에, (d)의 평면도에 도시한 바와 같이, 반대측의 면(제2 주면(1B))에, 소결후의 조성이 Ag-1 wt% Pt가 되도록 조정된 페이스트(19D)를 스크린 인쇄법에 의해 패터닝하여, 850 ℃를 기초로 공기중에서 소성하여, 외부 전극(3)을 형성한다. 이 때, (d)에 도시한 바와 같이, 2개의 홈의 교점을 덮도록 외부 전극(3)을 형성한다. 이와 같이 형성함으로써, 배선 기판 복합체(5A)를 분할한 후의 외부 전극의 측면은 세라믹스 기판의 측면과 실질적으로 동일면이 된다. 이에 따라, 세라믹 기판의 외부 전극과의 접속부에 생기는 크랙을 방지하는 것이 가능해진다. 이 공정을 거쳐 배선 기판 복합체(5A)가 얻어진다. 얻어진 배선 기판 복합체(5A)의단면도를 (e)에 도시한다. 제2 주면(1B)에 형성된 홈(17)에 의해 구획화된 세라믹스 기판의 복수의 구획내에, 제1 주면(1A)에 형성된 배선 패턴(4), 제2 주면(1B)에 형성된 외부 전극(3), 세라믹스 기판(1)의 내부에 형성된 내층 배선(2), 및 관통 구멍 배선(2A)이 설치된다. 이들 소정부 사이는 전기적으로 접속되어 있다. 이 때, 외부 전극(3)은 홈의 일부분을 덮도록 형성되어 있다. 소성후의 세라믹스 기판(1)은 면적이 78.8 ㎜×75 ㎜, 두께가 0.5 ㎜가 되도록 조정되어 있다. 또한, 이상의 공정을 거쳐 얻어진 배선 기판 복합체(5A)는 열팽창 계수:6.2 ppm/℃, 열전도율:2.5 W/m·k, 굽힘 강도:0.25 GPa, 영율:110 GPa, 유전률:5.6 (1MHz)의 성능을 갖고 있다.
도 10은 이후의 반도체 장치의 제작 공정을 나타내는 단면도이다. 배선 기판 복합체(5A)의 배선 패턴(4) 상에 집적 회로 소자 기체(7A)나 FET 소자 기체(7B)를 포함하는 반도체 소자 기체(7), 칩 저항(9), 컨덴서(10)로 이루어지는 칩 부품이 조성 Pb-10 wt% Sn-5 wt% Sb-1 wt% Ag의 땜납 층(6)에 의해 도전적으로 고착된다. 이 공정에서는 납땜후의 조성이 Pb-10 wt% Sn-5 wt% Sb-1 wt% Ag가 되도록 조정된 페이스트를, 배선 패턴(4)의 소정부에 인쇄한다. 다음에, 페이스트 상에 칩 부품을 세트하고, 공기중에서 265℃로 가열하는 순서를 밟는다. 이 공정을 거쳐, (a)에 도시한 바와 같이, 칩 부품이 배선 기판 복합체(5A)의 배선 패턴(4)에 도전적으로 고착된다. 다음에, (b)에 도시한 바와 같이, 반도체 소자 기체(7)와 배선 패턴(4)의 소정부 사이에는 Au로 이루어지는 금속 세선(8)이 200 ℃를 기초로 열압착 본딩(집적 회로 소자 기체(7A):직경27 ㎛, FET 소자 기체(7B):직경50 ㎛)된다.여기까지의 공정을 거친 후, 칩 부품과 금속 세선(8)이나 제1 주면(1A)이 완전히 피복되는 바와 같이, 배선 기판 복합체(5A)의 구획된 유효 영역의 모두에, 주성분이 에폭시재인 수지층(11)을 인쇄한다. 인쇄된 에폭시재를, 공기중에서 110 ℃×1.5 h, 150℃ ×1.5 h의 가열 처리를 순차 실시하여 경화시켜, 수지층(11)을 형성한다. 수지층(11)에는 경화후의 물성이 열팽창율: 9.0 ppm/℃, 영율:24.5 GPa, 유리 전이점:150 ℃, 충전재 첨가량:85 wt%를 이용했다. 이상의 처리에 의해서, (c)에 도시하는 단면 구조에 보이는 바와 같이, 수지층(11)에 의해 칩 부품과 금속 세선(8)이나 제1 주면(1A)이 외기로 부터 완전히 차단된 상태로 밀봉된다. 다음에, 수지 몰드된 배선 기판 복합체(5A)는 외력을 인가함으로써 브레이크 라인(17)을 따라서 분할된다. 이 때, 세라믹스 기판(1)과 수지층(11)은 각각의 파괴면이 실질적으로 동일 평면에 속하는 형태로 파단된다. 또한, 외부 전극(3)도 이 파단에 의해, 세라믹스 기판(1)과 수지층(11)의 파괴면과 실질적으로 동일 평면에 속하는 형태가 된다.
이상까지의 공정에 의해, 도 1에 도시한 반도체 장치(12)가 얻어진다. 상기 공정에 따르면, 개별화 분할에 이르는 프로세스에서는 다수개 취함의 배선 기판 복합체(5A) 단위로, 칩 부품 탑재, 수지 몰드를 실시할 수 있다. 이 때문에, 반도체 장치(12)의 양산성이 높아져, 경제적인 장점도 는다. 또한, 본 실시예에서는 내층 배선이 1층의 경우에 관해서 설명했지만, 내층 배선을 2층 이상으로 하는 것으로 더욱 고밀도 실장할 수 있다.
상기한 개별화 분할 공정에서는 세라믹스 기판(1), 수지층(11), 외부전극(3)은 이상적으로는 각각의 파괴면이 동일 평면에 속하는 형태로 파단되는 것이 바람직하다. 그러나, 외력 인가에 의한 파단에서는 예를 들면 회전 블레이드에의한 절단의 경우만큼 우수한 파단면 평면도를 얻는 것은 곤란하다. 그러나, 다음과 같은 형태의 파단 상태이면, 도 6과 동등한 내크랙 파괴 혹은 내단선 성능을 얻을 수 있다.
또한, 반도체 장치(12)는 상술한 제1로 중요한 점을 만족하고 있기 때문에, 도 4에 도시한 바와 같이, 내층 배선(2) 근방에서의 크랙 파괴에 대한 내력이 부여되어 있다. 따라서, 도 6에 도시한 바와 같이, 세라믹스 기판의 크랙 파괴 내력이 부여되어, 결과로서 내층 배선(2)이나 관통 구멍 배선(2A)의 단선에 대한 우수한 내력이 부여되어 있다.
도 11은 본 실시예의 반도체 장치의 분할부의 형상을 설명하는 단면 모식도이다. 단면도에서는 칩 부품, 내층 배선, 관통 구멍 배선, 배선 패턴, 땜납 층에 관해서의 기재는 생략하고 있다. 외부 전극(3)은 세라믹스 기판(1)의 브레이크 라인(17)의 일부를 덮도록 페이스트 인쇄, 소성을 거쳐 형성되어 있다. 이 때문에, 페이스트가 약간 적게 인쇄된 경우에는 분할후에 있어서의 외부 전극(3)의 분할 코너부에는 통상 브레이크 라인(17)과 마찬가지의 형상(홈의 흔적)이 남는다. 또한, 페이스트가 좀 많게 인쇄된 경우에는 브레이크 라인(17)의 홈은 매립되고, 분할후 에 있어서의 외부 전극(3)의 분할 코너부에는 브레이크 라인(17)과 마찬가지의 형상(홈의 흔적)은 남지 않는다. 본 발명의 반도체 장치(12)의 이상적인 분할 수단은 외력을 제공하여 브레이크 라인(17)에 따라서 파단하는 것이다. 이 때, 이상적인 분할이 이루어진 경우에는 (a) 또는 (b)에 도시한 바와 같이, 외부 전극(3)의 파단면은 세라믹스 기판(1) 및 수지층(11)의 파단면과 동일 평면에 속하는 형태를 갖는다. 분할할 때에 외력이 이상적으로 작용하지 않던 경우에는 (c)∼(p)에 도시하는 각종 형태의 파단면이 형성된다. (c)는 외부 전극(3)의 파단 선단부가 세라믹스 기판(1) 및 수지층(11)의 분할면보다 돌출하고 있는 경우, (d)는 반대로 외부 전극(3)의 파단 선단부가 세라믹스 기판(1) 및 수지층(11)의 분할면보다 퇴피하고 있는 경우의 형상이다. 본 발명에서는 외부 전극(3)의 형상이 (a)∼(d)에 도시한 형상의 그 외에도 여러가지 형상으로 될 가능성이 있다. 이 경우, 외부 전극(3)의 파단 선단부가 세라믹스 기판(1) 및 수지층(11)의 분할면보다 돌출 혹은 퇴피하고 있더라도, 돌출 혹은 퇴피 거리가 0.2 ㎜ 이하이면, 세라믹스 기판(1) 및 수지층(11)의 파단면과 실질적으로 동일 평면에 속하는 형태를 갖는 것으로 간주 된다.
이 이유에 관해서, 도면을 이용하여 설명한다. 도 12에 외부 전극(3)의 파단 선단부의 설계 위치에 대한 거리와 외부 배선 접속층의 단선율이 관계를 나타낸다. 전극 선단 돌출 거리가 0.2 ㎜까지는 단선율 0%이지만, 0.2 ㎜보다 커지면, 단선율은 증가한다. 이것은 외부 전극(3)과 외부 배선(14)의 배치의 정합이 얻어지지 않게 되어, 외부 배선 접속층(13)(땜납)이 크랙이 발생하기 쉬운 형상으로 되기 때문이라고 생각된다. 외부 전극(3)의 측면이 세라믹스 기판(1)의 측면과 실질적으로 동일면에 형성된 경우의 외부 전극(3)의 형상은 도 11에 도시한 바와 같이, 외부 전극(3)은 세라믹스 기판(1)과 접하는 면의 외측의 단부가 도 1에 도시한 제1주면(1A) 방향으로 돌출한 형상으로 된다. 또한, 세라믹스 기판(1)은 도 1에 도시한 제2 주면(1B)의 단부에 테이퍼를 갖고, 외부 전극(3)이 상술의 테이퍼의 일부분 및 도 1에 도시한 제2 주면(1B)의 일부분을 덮는 형상이 된다. 또, 이들 외부 전극(3), 세라믹스 기판(1) 및 수지층(11)의 파단면 형상은 배율 70배 정도의 현미경관찰에 의해 확인할 수 있다.
도 11의 (e)∼(p)에서는 홈(17)의 도시를 생략한다. 도 11의 (e)∼(h)는 세라믹스 기판(1)이 비스듬히 파단됨과 동시에, 수지층(11)이 직선형으로 파단된 형태이다. 이 형태에는 수지층(11)의 파단면에 대하여 세라믹스 기판(1)의 파단면이 비스듬히 퇴피하고 있는 경우(e)나 비스듬히 돌출하고 있는 경우(g), 수지층(11)의 파단면에 대하여 세라믹스 기판(1)의 파단면이 계단형으로 돌출하고 있는 경우(f)나 계단형으로 퇴피하고 있는 경우(h)가 포함된다.
도 11의 (i)∼(l)은 세라믹스 기판(1)이 직선형으로 파단됨과 동시에, 수지층(11)이 비스듬히 파단된 형태이다. 이 형태에는 세라믹스 기판(1)의 파단면에 대하여 수지층(11)의 파단면이 비스듬히 돌출하고 있는 경우(i)나 비스듬히 퇴피하고 있는 경우(k), 세라믹스 기판(1)의 파단면에 대하여 수지층(11)의 파단면이 계단형으로 퇴피하고 있는 경우(j)나 계단형으로 돌출하고 있는 경우(l)가 포함된다.
도 11의 (m)∼(p)는 세라믹스 기판(1)과 수지층(11)이 함께 비스듬히 파단된 형태이다. 이 형태에서, (m)은 세라믹스 기판(1)과 수지층(11)의 접합부 측면이 볼록형이 되도록 파단된 경우, (n)은 세라믹스 기판(1)과 수지층(11)의 접합부 측면이 오목형이 되도록 파단된 경우, (o)는 세라믹스 기판(1)과 수지층(11)의 파단측면이 함께, 이상적 분할로 이루어진 경우[(a), (b)〕보다 퇴피하고 있는 경우, 그리고, (p)는 세라믹스 기판(1)과 수지층(11)의 파단 측면이 함께, 이상적 분할이 이루어진 경우[(a), (b)〕보다 돌출하고 있는 경우가 포함된다.
도 13에, 이상적인 분할면에서 세라믹스 기판(1) 또는 수지층(11)의 파단면이 돌출한 경우의 돌출 거리의 영향에 의한 내층 배선의 단선율을 조사한 결과를 도시한다. 여기서, 돌출 거리 또는 퇴피 거리란, 이상적인 분할면에서 실제의 파 단면까지의 거리로 한다. 돌출 거리가 ±0.2 ㎜ 이내의 범위내에서, 단선율은 0%로 되었다.
이상으로 설명한 파단면〔(e)∼(p)〕에 있어서, 세라믹스 기판(1)과 수지층(11)의 파단면이 이상적으로 분할이 이루어진 경우〔(a), (b)〕보다 돌출 또는 퇴피하고 있더라도, 도 13에 도시한 바와 같이그 돌출 거리 또는 퇴피 거리가 0.2 ㎜이하이면 실질적으로 본 발명의 효과가 얻어진다. 수지층(11)의 파단면의 돌출 거리 또는 퇴피 거리가 0.2 ㎜ 이하에서는 단선율은 0%였다. 이 이유는 외부 전극(3)의 근방에서의 세라믹스 기판(1)의 크랙 파괴 내력이나, 내층 배선(2)의 근방의 크랙 파괴에 대한 내력은 파단면의 돌출 거리 또는 퇴피 거리가 0.2 ㎜이하 이면, (a) 및 (b)와 같은 이상적 형태의 경우와 동등하기 때문이다.
도 14에, 본 반도체 장치(12)의 L1의 거리를 바꾸었을 때의 단선율에 관해서, ΔT=205 deg의 온도 사이클을 2000회 행한 결과를 도시한다. 이 단선은 도 3에 도시한 A부의 응력에 의해서 발생한 세라믹스 기판(1)과 내층 배선(2)의 박리의 진행에 의한 것이다. 여기서, L2가 0 ㎜와 0.5 ㎜의 경우에 관해서 도시한다. L2가 0.5 ㎜의 경우에 단선율은 L1이 0 ㎜일 때 가장 높고, L1을 늘림에 따라서 저하하며, 0.05 ㎜에서 0%로 되고, 0.05 ㎜ 이상의 영역에서는 단선율은 0%였다. 또한, L2를 0 ㎜으로 한 경우에는 L2가 0.5 ㎜의 경우보다도 단선율이 낮게 되고, L1이 0.05 ㎜이하의 점에서 단선율을 0%로 할 수 있었다. 따라서, 본 발명의 반도체 장치에 있어서, L1을 0.05 ㎜이상, L2를 0 ㎜로 하는 것이 바람직하고, 제l 및 제2로 중요한 점을 만족하는 것으로, 단선 방지의 효과를 더욱 향상시킬 수 있다. 이 결과로 부터, 본 반도체 장치(12)에 있어서, 온도 사이클이 주어진 경우에 있어서도, L1이 본 발명의 범위내이면 단선율은 0%이고, 높은 신뢰성을 갖는 것을 알 수 있다.
이상의 공정을 거쳐 얻은 반도체 장치(12)는 외부 배선 기판(15) 상에 탑재되고, 도 2에 도시한 본 발명의 구조체(16)에 적용된다. 본 발명의 구조체(16)는 외부 배선 기판(15)의 한쪽 면에 설치한 두께 25 ㎛의 Cu재로 이루어지는 외부 배선(14)과 반도체 장치(12)의 외부 전극(3)을, 외부 배선 접속층(13)을 통해 도전적으로 고착함으로써 얻어진다. 외부 배선 접속층(13)으로서, Pb-60 wt% Sn 땜납 재(융점:183℃)을 이용하여 고착했다. 외부 배선 기판(15)은 사이즈가 30 ㎜×7 ㎜×0.6 ㎜의 유리 에폭시재(유리 섬유 크로스에 에폭시 수지를 함침시킨 형태의 복합재, 열팽창율:9.0 ppm/℃, 영율:35 GPa)을 이용했다. 이 외부 배선 기판(15)의 이면에는 외부 회로에 접속하기 위한 배선 패턴이 더 설치되어 있는 것이 바람직하다. 이 때, 이면의 배선 패턴과 반도체 장치(12)를 탑재하기 위한 배선 패턴은 전기적으로 접속되어 있다. 또한, 외부 배선 기판(15)의 한쪽 면에 외부배선(14)을 설치하고 있지만, 이 외부 배선(14)은 관통 구멍 배선을 경유하여 반대의 주면측에 전기적으로 연락하는 것이 가능하다. 또한, 외부 배선 기판(15) 내에 1층 이상의 내층 배선을 설치하는 것에 의해, 더욱 고밀도의 배선을 실시할 수 있다.
본 구조체(16)는 제1 및 제2로 중요한 점을 만족하고 있다. 따라서, 도 6,도 8에 도시한 바와 같이, 단선율은 0%이고, 반도체 장치를 외부 배선 기판에 탑재할 때나, 반도체 장치의 가동·중지에 의한 온도 변화의 반복에 의해서, 세라믹 기판의 크랙 파괴를 일으키는 일이 없고, 높은 신뢰성을 갖는다.
본 발명의 구조체(16)에는 본 실시예에서 사용한 재료이외로도, 이하와 같은 재료를 사용하는 것이 가능하다.
내층 배선(2), 관통 구멍 배선(2A), 외부 전극(3) 그리고 배선 패턴(4)의 모재로서의 두께막 재료는 Ag-Pt계 이외의 재료로서 이하와 같은 재료를 이용할 수 있다. Ag(저항율:162Ω·cm, 융점:962 ℃), Pt(저항율:1060Ω·cm, 융점:1772 ℃), Cu(저항율:172Ω·cm, 융점:1084 ℃), Pd (저항율:1080Ω·cm, 융점:1554 ℃), Au(저항율:240Ω·cm, 융점:1064 ℃)의 군으로부터 선택된 적어도 1종의 금속으로 이루어지는 재료로 치환할 수 있다. 예를 들면, 조성:Cu(약10Owt%)재, Ag-15 wt% Pd재의 두꺼운 막 재료도 적합한 배선재가 될 수 있다. 이러한 경우에, 예를 들면 외부 전극(3)이나 배선 패턴(4)의 배선층으로서 형성된 Ag, Pt, Cu, Pd, Au의 군으로부터 선택된 적어도 1종의 금속으로 이루어지는 두꺼운 막 재료 표면에, Ni층이나, Au층을 도금법 등으로 형성하여 두는 것은 두꺼운 막 재료 표면의 품질 유지, 땜납 습윤성의 확보, 땜납재에 의한 침식 방지, 납땜 계면에서의 금속간 화합물의 생성 방지를 위해 바람직한 것이다. 또한, Ag(열팽창율:20.5 ppm/℃), Pt(열팽창율:8.9 ppm/℃), Cu(열팽창율:16.7 ppm/℃), Pd(열팽창율:11.0 ppm/℃), Au(열팽창율:14.0 ppm/℃)의 군으로부터 선택된 적어도 1종의 금속으로 이루어지는 두꺼운 막 재료에 Fe-36 wt% Ni계 합금(열팽창율:1.5 ppm/℃)과 같은 열팽창율이 작은 금속의 분말을 분산시켜 두는 것도 바람직하다. Fe-Ni계 합금의 대체재로서, Fe-31 wt% Ni-15 wt% Co계 합금(열팽창율:5.0 ppm/℃)이나 W, Mo와 같은 금속을 들 수있다.
또한, 두꺼운 막 재료는 배선 저항이 낮은 점, 소성이 용이한 점, 땜납재에의한 침식에 견디는 점 등을 고려하여 선택되는 것이 바람직하다. 특히, Ag-0.2∼1.5 wt% Pt재는 배선 저항(시트 저항)이 약3 mΩ/℃로 낮고, 1000 ℃정도에 있어서의 유리 세라믹재와의 동시 소성이 용이하다. 또한, Ag-0.2∼1.5 wt% Pt재를 사용한 경우에는 예를 들면, Sn-3.5 wt% Ag재(융점:221 ℃)와 같이 Sn을 압도적 다량으로 포함하는 용융 땜납재로 칩 부품을 고착한 경우라도, 용융 땜납재에 의한 침식을 거의 받지 않는다. 따라서, Sn의 첨가량이 이것보다 적은 땜납재를 이용하는 경우에는 침식에 의한 문제는 거의 회피할 수 있다.
세라믹스 기판(1)에 사용되는 재료로서는 예를 들면, 열팽창 계수:12.2 ppm/℃, 열전도율:2.0 w/m·k, 굽힘 강도:2.0 GPa, 영율:110 GPa, 유전률:5.4(1MHz)의 특성을 갖는 유리 세라믹재를 이용할 수 있다. 또한, 유리 세라믹재에 한정되는 것은 아니고, 일례로서 Cu로 이루어지는 배선을 갖는 열팽창율:7.0 ppm/℃, 열전도율:15.2 W/m·K, 굽힘 강도:0.4 Gpa, 영율:300 Gpa, 배선 저항(시트 저항):4 mΩ/℃의 알루미나 기판을 이용하여도 좋다. 또한, 열팽창 계수:12.2 ppm/℃, 열전도율:2.0 w/m·k, 굽힘 강도:2.0 GPa, 영율:110 GPa, 유전률:5.4(1MHz)의 특성을 갖는 알루미나 기판을 이용하여도 좋다. 상기 Cu로 이루어지는 배선은 Ag, Pt, Cu, Pd, Au의 군으로부터 선택된 적어도 1종의 금속으로 이루어지는 두꺼운 막 재료로 대체하더라도 좋다. 또한, 질화 붕소(열팽창율:0.59 ppm/℃, 열전도율:315 W/m·K), 질화 알루미늄(열팽창율:4.3 ppm/℃, 열전도율:140 W/m·K), NaO-ZnO-B2O3-SiO2유리(열팽창율:21 ppm/℃, 열전도율:1.5 W/m·K)로 대체하더라도 좋다. 또, 이들 열팽창율이 0.59∼21 ppm/℃의 모재를 사용함으로써, Ag, Pt, Cu, Pd, Au의 군으로부터 선택된 금속으로 이루어지는 두꺼운 막 재료와의 열팽창율의 차가 작기 때문에, 소결시에 발생하는 응력을 저감할 수 있다.
유리 세라믹재로서는 예를 들면,
(1) Al2O3-2MgO·SiO2- (B2O3-SiO2)계〔조성:Al2O3(35 wt%), 2MgO·SiO2(25 wt%), B2O3-SiO2유리(4Owt%)〕,
(2) Al2O3-(CaO-Al2O3-SiO2-B2O3)계〔조성:Al2O3(40 wt%), CaO-Al2O3-SiO2-B2O3유리(60 wt%)〕,
(3) Al2O3-(PbO-SiO2-B2O3)계〔조성:Al2O3(55 wt%) PbO-SiO2-B2O3유리(45 wt%)],
(4) BaO-Al2O3-SiO2-CaO-B2O3계〔조성:유리상에 BaAl2SiO6이 석출〕,
(5) Al2O3-(B2O3-SiO2)계〔조성:Al2O3(50 wt%), B2O3-SiO2유리(50 wt%)〕를 이용할 수 있다. 이들 유리 세라믹재를 이용하여 얻어지는 세라믹스 기판(1)은 예를 들면,
(a) Cu 배선을 실시한 열팽창율:5.9 ppm/℃, 열전도율:2.2 W/m·K, 굽힘 강도:0.2 GPa, 영율:110 GPa, 배선 저항(시트 저항)3 mΩ/?,
(b) Cu 배선을 실시한 열팽창율:6.2 ppm/℃, 열전도율:1.3 W/m·K, 굽힘 강도:0.2 GPa, 영율:100 GPa, 배선 저항(시트 저항) 3 mΩ/□,
(c) Cu 배선을 실시한 열팽창율:l2.2 ppm/℃, 열전도율:2.0 W/m·K, 굽힘 강도:0.2 GPa, 영율:75 GPa, 배선 저항(시트 저항):3 mΩ/□,
(d) Ag 또는 Ag-Pt 배선을 실시한 열팽창율:6.3 ppm/℃, 열전도율:2.5 W/m·K, 굽힘 강도:0.25 GPa, 영율:75 GPa, 배선 저항(시트 저항):3 mΩ/□,
(e) Ag 또는 Ag-Pt 배선을 실시한 열팽창율:l0.4 ppm/℃, 열전도율:4.7 W/m·K, 굽힘 강도:0.21 GPa, 영율:75 GPa, 배선 저항(시트 저항):3 mΩ/□
와 같은 특성을 갖는다.
집적 회로 소자 기체(7A)나 FET 소자 기체(7B)를 포함하는 반도체 소자 기체(7), 칩 저항(9), 컨덴서(10) 등의 칩 부품을 탑재하는 데 바람직한 땜납 층(6)으로서, 조성 Pb-10 wt% Sn-5 wt% Sb-1 wt% Ag(융점:238 ℃)이 선택되어 있다. 이 주된 이유의 제1은 칩 부품을 탑재한 반도체 장치(12)가 후속의 외부 배선기판(15)과의 전기적 접속(납땜) 처리에 있어서 가열되는 과정에서, 땜납 층(6)이 재용융하여 유출하여 배선 패턴(4)의 상호간을 단락하는 것을 방지하는 점에 있다. 이유의 제2는, 액상 상태의 땜납재는 고상 상태에서의 체적보다 15% 정도 크게 팽창하므로, 밀봉재로서의 수지층(11)과의 사이에 0.8 GPa 정도의 큰 내압을 일으키고, 수지층(11)과 세라믹스 기판(1)과의 박리를 야기하는 것을 방지하는 점에 있다. 따라서, 땜납 층(6)은 후속의 납땜 열 처리에 있어서 재용융하지 않는 것이 필요하다.
그러나, 후속의 납땜 열 처리에서 땜납 층(6)의 재용융을 일으키는 일이 없는 프로세스의 확립여하에 의해서는 땜납층(6)으로서 Pb-10 wt% Sn-5 wt% Sb-1 wt% Ag재 이외의 재료를 이용할 수 있다. 예를 들면, Pb-5 wt% Sn, Pb-3.5 wt% Sn-1.5 wt% Ag, Pb-60 wt% Sn로 대표되는 것 같은 Pb-Sn계 합금을 이용할 수 있다. 또한, 최근에는 환경 보전의 관점에서 Pb를 이용하지 않는 땜납재의 적용이 기대되고 있다. 이러한 목적으로 적합하는 땜납재로서, Sn으로 이루어지는 땜납재, Sn-3.5 wt% Ag, Sn-3 wt% Ag-0.8 wt% Cu로 대표되는 것 같은 Sn-Ag계 땜납재, Sn-5 wt% Sb, Sn-5 wt% Sb-0.6 wt% Ni 0.05 wt% P로 대표되는 것 같은 Sn-Sb계 땜납재, Sn-58 wt% Bi로 대표되는 것 같은 Sn-Bi계 땜납재, Sn-0.7 wt% Cu로 대표되는 것 같은 Sn-Cu계 땜납재, Sn-52 wt% In으로 대표되는 것 같은 Sn-In계 땜납재, Sn-9 wt% Zn으로 대표되는 것 같은 Sn-Zn계 땜납재, In-10 wt% Ag로 대표되는 것 같은 In-Ag계 땜납재, 그리고 Au-20 wt% Sn로 대표되는 것 같은 Au-Sn계 땜납재로 치환하더라도 좋다. 또한, Sn-8.5 wt% Zn-1.5 wt% In, Sn-4 wt% Ag-2 wt% Zn-2 wt% Bi와 같이,상술의 Sn계, Sn-Ag계, Sn-Sb계, Sn-Bi계, Sn-Cu계, Sn-In계, Sn-Zn계, In-Ag계, 그리고 Au-Sn계 땜납재를 임의로 조합한 합금재를 적용하는 것도 가능하다.
수지층(11)로서의 에폭시재는 경화후의 물성이 열팽창율:9.0 ppm/℃, 영율:24.5 GPa, 유리 전이점:150 ℃, 충전재 첨가량:85 wt%의 것이 이용된다. 또한, 이 밖에도, 예를 들면 경화후의 물성이 열팽창율:14 ppm/℃, 영율:8.8 GPa, 유리 전이점:136 ℃, 충전재 첨가량: 74 wt%와 같은 에폭시 수지 조성물을 사용할 수 있다. 이들 에폭시 수지 조성물은 경화후의 열팽창율이 6∼30 ppm/℃의 범위로 조정되어 있는 것이 바람직하다. 경화후의 열팽창율은 충전재의 증감에 의해 6∼30 ppm/℃의 범위로 할 수 있다. 단, 열팽창율을 낮게 하기 위해서 충전재의 함유율을 높게 하면, 점도가 높게 되어, 작업성이 나쁘게 된다. 반대로, 열팽창율을 높게 하기 위해서 충전재의 함유율을 낮게 하면, 점도가 낮게 되어, 충전재가 침강하기 쉽게 된다. 따라서, 보다 바람직한 에폭시 수지 조성물의 경화후의 열팽창율은 9∼20 ppm/℃이다. 이들 에폭시 수지 조성물은 인쇄, 디스펜서에 의한 포팅, 주형, 고형 에폭시 수지에 대해서는 트랜스퍼 몰드 등의 공지 방법으로 성형할 수 있다. 에폭시 수지로서는 비스페놀 A형 에폭시 수지, 테트라브롬비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 A/F형 에폭시 수지, 비스페놀 AD형 에폭시 수지, 페놀노볼락형 에폭시 수지, 크레졸노볼락형 에폭시 수지, 비페닐 골격, 나프타랜 골격을 갖는 에폭시 수지 등을 사용할 수 있다. 또한, 내열성 향상을 위해 지환식 에폭시 수지를 단독 혹은 병용할 수도 있다. 지환식 에폭시 수지로서 예를 들면, 3, 4-에폭시시클로헥실메틸-(3, 4- 에폭시)시클로헥산칼복시레이트, 4-(1, 2 - 에폭시프로필)-1, 2 - 에폭시시클로헥산, 2-(3, 4- 에폭시)시클로헥실-5, 5-스피로(3, 4- 에폭시)시클로헥산-m-디옥산 등을 들 수 있다. 또한, 에폭시 수지의 경화제로서는 아민계 경화제, 산무수물계 경화제, 페놀 수지 등을 사용할 수 있다. 아민계 경화제로서는 디에틸렌트리아민, 비스(아미노메틸)시클로헥산, 디아미노디페닐메탄, 디아미노디페닐술폰 등을 들 수 있다. 산무수물계 경화제로서는 메틸테트라히드로무수프탈산, 메틸헥사히드로무수프탈산, 무수메칠하이믹산, 나직산무수물 등을 들 수 있다. 페놀 수지로서는 페놀노볼락 수지, 페놀알킬 수지 등을 들 수 있다.
충전제로서는 용융실리카, 결정실리카, 알루미나, 산화마그네슘, 탄산마그네슘, 탄산칼슘, 드로마이트, 수산화 알루미늄, 수산화마그네슘, 불화칼슘, 불화마그네슘, 불화 알루미늄, 타르크, 크레이, 마이카 등을 사용할 수 있고, 형상은 파쇄형이나 구형, 섬유형 어느것이나 사용할 수 있다. 이들 충전제의 평균 입경은 0.1∼30 ㎛의 범위가 바람직하다. 0.1 ㎛보다 작으면 점도가 높아 작업성이 나쁘게 되고, 30 ㎛보다 크면 좁은부로의 충전을 할 수 않게 되기 때문이다. 이 충전제의 첨가량을 조절함으로써, 수지층(11)의 경화후의 선팽창 계수를 원하는 범위로 조절할 수 있다. 충전제의 첨가량을 증가하면 선팽창 계수를 저감할 수 있고, 충전제의 첨가량을 감소하면 선팽창 계수를 증가할 수 있다. 이들의 그 외에도 가열개 화제, 난연제, 착색제, 표면 처리제 등을 필요에 따라서 첨가할 수가 있다.
반도체 소자 기체(6)로서의 Si재는 GaAs재(6.0 ppm/℃), SiC(3.7 ppm/℃)와 같은 화합물 반도체재를 대표로 하는 Ga, As, Al, P, In, Sb, C의 군으로부터 선택된 적어도 1종을 주성분으로서 포함하는 화합물 반도체 혹은 Ge재(6.0 ppm/℃)로 치환하더라도 좋다. 또한, Si재를 포함하는 이들 재료를 조합하여 얻어지는 것이어도 좋다.
금속 세선(7)은 Au재, Al 또는 Si, Ni를 첨가한 Al재를 모재로서 이용할 수 있다. 이들 재료를 이용한 금속 세선(7)은 필요에 따라서 10∼1OO ㎛의 직경을 선택할 수 있다.
외부 배선 접속층(13)으로서의 Pb-60 wt% Sn 땜납재는 고착을 위한 열처리로 외부 배선 접속층(납땜부)(13)의 재용융을 야기하는 일이 없는 한, 다른 합금재를 이용할 수 있다. 예를 들면, Pb-85 wt% Sn으로 대표되는 것 같은 Pb-Sn계 합금을 이용할 수 있다. 또한, 최근에는 환경 보전의 관점에서 Pb를 이용하지 않는 땜납 재의 적용이 기대되고 있다. 이러한 목적에 적합한 땜납재로서, 상술의 땜납 층(6)에 있어서 설명한 땜납재를 이용하는 것이 가능하다.
외부 배선 기판(15)은 물성이 예를 들면 열팽창율:14 ppm/℃, 영율:7O GPa의 유리 에폭시재로 치환하는 것이 가능하다. 또한, 유리 에폭시재이외로도, 기재로서 종이를 이용하고, 함침 수지로서 페놀 수지를 이용한 종이 페놀재, 기재에 유리천이나 유리 부직포나 종이, 함침 수지로서 에폭시 수지를 이용한 콤포지트재, 기재에 유리천, 함침 수지로서 폴리이미드를 이용한 유리 폴리이미드재 등을 들 수 있다. 또한, 폴리에스테르, 폴리이미드, 폴리이미드아미드 등의 필름에 배선 패턴을 형성한 플렉시블 프린트 기판을 사용할 수 있다. 그 외에도 유기 절연층을 설치한 알루미늄 기판 상에 배선 패턴을 형성한 형태의 절연 기판을 사용할 수가 있다.
(실시예2)
실시예1의 반도체 장치(12)와 마찬가지 구성으로, 수지층(11)의 열팽창율을 여러가지로 바꾼 반도체 장치(12)를 얻었다. 여기서, L1을 0.5 ㎜에 고정하고, L2가 0 ㎜와 1.0 ㎜의 것을 제작했다. 열팽창율의 조정은 충전제 함유량의 증감에 의해 행하였다. 도 15의 (a), (b)는 본 실시예의 반도체 장치(12)의 온도 사이클 시험에 의한 단선율을 도시하는 그래프이다. 이 단선은 세라믹스 기판(1)과 수지층(11)의 계면에 발생한 박리의 진행에의한 것이다. (a)에 O㎜, (b)에 l.O㎜의 데이터를 도시한다. 그래프의 횡축은 수지층(11)의 열팽창율이고, 종축은 ΔT=205 deg의 온도 사이클을 2000회 제공한 때의 단선율을 나타낸다. (a), (b) 모두, 본 실시예의 열팽창율의 범위(6∼30 ppm/℃)에서는 단선율은 0% 였다. 이것에서 벗어난 열팽창율 범위의 수지층을 설치한 경우에는 단선율은 대폭 증대하였다. 이것은 열팽창율이 6 ppm/℃보다 작은 경우나 30 ppm/℃를 넘는 경우에는, 수지층(11)과 세라믹스 기판(1)의 계면 단부에 과대한 응력이 작용하여, 이 계면의 박리 파괴와 이것에 따르는 배선 단선을 새롭게 일으키기 때문이다. 그러나, 본 실시예의 범위의 열팽창율로 조정되어 있으면, 수지층(11)과 세라믹스 기판(1)의 계면 단부에 작용하는 응력은 근소하게 억제되기 때문에, 단선율의 증대는 회피되었다.
이 반도체 장치(12)를 유리 에폭시재에 탑재하고, 수지층(11)의 열팽창율이 다른 구조체(16)를 작성했다. 도 15의 (c), (d)는 본 실시예의 구조체(16)의 온도 사이클 시험에 의한 단선율을 도시하는 그래프이다. (c)에 O㎜, (d)에 1.O㎜의 데이터를 도시한다. 그래프의 횡축은 수지층(11)의 열팽창율이고, 종축은 ΔT=130 deg의 온도 사이클을 1000회 제공한 때의 단선율을 나타낸다. 구조체(16)에서는 세라믹스 기판(1) 및 수지층(11)과 외부 배선 기판(15)의 열팽창율차에 의해, 반도체 장치(12) 단체의 경우보다도 세라믹스 기판(1)에 발생하는 응력이 매우 커져, 단선율도 매우 높게 된다. 도 15의 (c), (d)에 도시한 바와 같이, 범위밖의 열팽창율에서는 단선율이 (a), (b)의 경우와 비교하여, 각각 대폭 증대했다. 그러나, 본 실시예의 열팽창율의 범위이면 단선율은 0%로 할 수 있었다. 여기서, L2가 0 ㎜의 경우와 1.0 ㎜의 경우를 비교한다. 반도체 장치(12) 및 구조체(16)에서의 단선율은 L2가 1.0 ㎜의 경우와 비교하여, L2를 0 ㎜으로 한 경우쪽이 단선율을 대폭적으로 낮게 할 수가 있었다. 따라서, 수지층(11)의 열팽창율을 6∼30 ppm/℃의 범위로 조정하여, L1 및 L2의 거리를 본 발명의 범위내로 하는 것이 바람직하다.
또한, 본 실시예의 열팽창율의 범위이면, 도 3 기재의 A, B 부에 발생하는 응력도 저감된다. 본 발명의 구조체에 있어서, 수지층의 열팽창율을 6∼30 ppm/℃로 함으로써, 세라믹스 기판(1)의 크랙 파괴를 방지할 수 있고, 내층 배선의 단선을 방지할 수가 있다.
(실시예3)
실시예1의 구조체(16)를 도 16에 도시하는 전자 장치(100)로서의 리튬 이온 2차 전지에 적용했다. 전자 장치(2차 전지, 외형 사이즈:60 ㎜×30 ㎜×8 ㎜)(100)는 다음의 구성을 갖고 있다. 스테인레스강으로 되는 바닥이 있는 각주형의 금속 케이스(사이즈:55 ㎜×29 ㎜×7 ㎜)(20) 중에 정극 활물질, 부극 활물질,정극 집전체, 부극 집전체, 세퍼레이터, 유기 전해액 등의 2차 전지 요소가 수납되어 있다. 이 전지에서는 정극 활물질로서 LiCoO2, 부극 활물질로서 그라파이트 구조를 갖는 카본이 이용되고 있다. 정극 활물질이 Al로 이루어지는 정극 집전체에 유지되고, 부극 활물질이 Cu로 이루어지는 부극 집전체에 유지되어 있다. 정극 활물질과 부극 활물질 사이에는 세퍼레이터가 배치되고, 유기 전해액이 충전되어 있다. 2차 전지의 마이너스 전극이 되는 금속 케이스(20)의 개구부에는 단면이 오목형의 금속 덮개(21)가 끼워 맞추어져 있다. 금속 덮개(21)의 중앙부에는 유리재로 이루어지는 절연층(22)을 통해 플러스 전극(23)이 설치된다. 또한, 금속 덮개(21)의 소정부의 구멍에 안전 밸브(24)가 부착되어 있다. 금속 덮개(21)와 금속 케이스(20)로 구성되는 공간에는 폴리이미드로 이루어지고 Cu 배선(도시 생략)이 실시된 플렉시블 프린트 기판(25)과 반도체 장치(12)가 배선 기판(15)에 탑재된 구조체(16)가 장착되어 있다. 플렉시블 프린트 기판(25)과 구조체(16)는 접속부(32)에서 단자(33)와 접속되어 있다. 반도체 장치(12)에는 후술하는 바와 같이, 과방전, 과충전, 과전류를 방지하여, 2차 전지 요소의 과열을 방지하기 위한 보호 회로가 구성되어 있다.
2차 전지의 과충전이나 과방전을 억제하는 이유는 이하와 같다. 예를 들면, 리튬 이온 2차 전지를 소정의 전지 전압이상으로 과방전하면, 부극상에서의 리튬 금속의 석출, 정극 활물질의 분해, 유기 전해액의 분해 등을 일으키고, 정부극의 단락, 전지 성능 열화 등의 원인으로 된다. 이 때문에, 2차 전지의 과충전은 피하지 않으면 안된다. 반대로, 리튬 이온 전지를 소정의 전지 전압 이하에 과방전하면, 부극 집전체의 금속이 이온화하여 유기 전해액 중에 용출하여, 집전 기능의 열화 및 부극 활물질의 탈락을 일으켜 용량 저하를 야기한다. 이 점이 과방전을 억제해야만 하는 이유이다.
플렉시블 프린트 기판(25)에는 정극 외부 단자(35), 부극 외부 단자(36) 및 접지 단자(37)가 설치되어 있다. 정극 외부 단자(35)는 접속부(30, 31), 구조체(16) 및 플렉시블 프린트 기판(25) 상의 배선(도시 생략)을 통해 금속 케이스(20)와 각각 연결되어 있다. 플렉시블 프린트 기판(25) 및 구조체(16)의 외부 배선 기판(15)에는 안전 밸브(24)에 대응하는 위치에 구멍(34, 38)이 각각 형성되어 있다. 플렉시블 프린트 기판(25)의 상에는 외부 단자(35, 36, 37)에 대응하는 위치에 구멍(26)을 설치한 절연판(27)이 배치되어 있다. 또한, 금속 케이스(20)의 저면측에도 절연판(28)이 배치되어 있다. 절연판(27), 금속 케이스(20) 및 절연판(28)의 외측면은 열수축 튜브(29)로 피복되어 있다. 정극 외부 단자(35) 및 부극 외부 단자(36) 사이에는 충전기 또는 전자 기기(예를 들면, 휴대 전화, 퍼스널 컴퓨터 등에 급전)가 접속되어 실용으로 제공된다.
상기 구성의 본 실시예 전자 장치(100)로서의 리튬 이온 2차 전지는 도 17에 도시한 반도체 장치(12)의 회로를 내장하고 있다. 반도체 장치(12)에는 집적 회로 소자(7A), FET 소자(7B), 칩 저항(9), 칩 컨덴서(10)가 탑재되어 있다. 2차 전지 요소를 수납하고 있는 금속 케이스(마이너스 전극을 겸한다)(20)와 부극 외부 단자(36) 사이에, 과방전 방지용 FET 소자(61)와 과전압 방지용 FET 소자(62)로 이루어지는 FET 소자(7B)가 접속되어 있다. 집적 회로 소자(7A)는 플러스 전극(23)과 금속 케이스(20) 사이에 과전압이 인가되면, FET 소자(62)를 오프로 한다. 이에 따라 과충전이 방지된다. 또한, 집적 회로 소자(6A)는 과방전에 의해 플러스 전극(23)과 금속 케이스(20) 사이의 전압이 소정 전압보다 저하하면, FET 소자(61)를 오프로 한다. 이에 따라 과전류가 방지된다.
종래, 리튬 이온 2차 전지 등의 2차 전지에 탑재되어 있는 보호 회로의 소자에는 디스크리트형의 소자가 이용되고 있었기 때문에, 보호 회로의 컴팩트화에는 한계가 있었다. 본 발명의 전자 장치의 일례인 리튬 이온 2차 전지에는 보호 회로로서, 배선 기판에 회로 소자로서의 칩 부품을 탑재하고, 탑재 칩 부품을 수지 밀봉하여 이루어지는 반도체 장치를 이용하고 있다. 이 때문에, 같은 사이즈의 리튬 이온 2차 전지에 있어서, 종래의 금속 케이스(20)의 사이즈는 50 ㎜×29 ㎜×7 ㎜ 이던데 대하여, 본 실시예의 금속 케이스(20)의 사이즈는 55 ㎜×29 ㎜×7 ㎜로 되었다. 따라서, 2차 전지내의 보호 회로의 점유 용적이 작아져, 전지 요소의 점유 용량을 증대할 수가 있었다. 이에 따라, 2차 전지의 고용량화를 달성할 수 있고, 리튬 이온 2차 전지의 가동가능 시간이 1.1배로 되었다.
또한, 이 반도체 장치가 열팽창율이 다른 외부 배선 기판에 탑재된 경우에 열적 변화에 의해서, 세라믹스 기판에 생기는 크랙 및 내층 배선의 단선을 방지할 수 있는 구조로 되어 있는 구조체를 이용하고 있기 때문에, 이 전자 장치는 신뢰성이 높고, 성능이 우수하고, 용적 효율이 높고, 고밀도 실장되어 있다.
본 실시예에 있어서의 전자 장치(100)로서의 리튬 이온 2차 전지는 초소형패키지에 고정밀도 전압 검출 회로와 지연 회로를 내장하여, 외부 부착 부품도 없기 때문에, 휴대 전화용 전지팩에 적합하다. 이 특징 혹은 이점은 이하와 같다.
(1) 고정밀도 전압 검출 회로 내장
·과충전 검출 전압:3.9∼4.4 V±25 mV
·과충전 해제 전압:3.8∼4.4 V±50 mV
·과방전 검출 전압:2.0∼3.0 V±80 mV
·과방전 해제 전압:2.0∼3.4 V±100 mV
·과전류 A 검출 전압:0.05∼0.3 V±30 mV
·과전류 B 검출 전압:0.5 V±100 mV
(2) 충전기 접속 단자에 고내압 디바이스를 적용(최대 정격 전압 26 V)
(3) 각종 검출 지연 시간
·과충전:1 s
·과방전:l25 ms
·과전류 A:8 ms
·과전류 B:2 ms
·상기 검출 기능은 내장 회로에서 부여(외부 부착 컨덴서는 불요)
·부품 점수 삭감에 의한 소형, 경량화
(4) 3단계의 과전류 검출 회로 내장
·과전류 A, 과전류 B, 부하 단락
·부하의 소프트쇼트에 대한 안전성이 향상
(5) 0 V 전지에의 충전 기능 유무를 선택가능
(6) 충전기 접속 검출 기능과 이상 충전 전류 검출 기능을 내장
·과대 충전기 전압(24 V)의 인가에 대한 안전성을 확보
(7) 저소비 전류
·동작 시:3.0 μA
·파워 다운 시:0.1 μA
(8) 동작 온도 폭이 넓음
·-40∼85 ℃
전자 기기의 일례로서는 카폰기 휴대용 무선 전화 장치, 휴대용 퍼스널 컴퓨터, 휴대용 비디오 카메라 등을 들 수 있다. 이들 전자 기기에, 본 발명의 반도체 장치 또는 구조체를 탑재한 전자 장치에 있어서도, 소형화, 고신뢰화, 고성능화 등의 효과가 얻어진다.
(실시예4)
내층 배선(2), 관통 구멍 배선(2A), 외부 전극(3), 배선 패턴(4)에, Cu에 Fe-Ni 합금 가루를 분산시킨 도체를 이용하고, 세라믹스 기판(1)에, 열팽창율:7.0 ppm/℃, 열전도율:15.2 W/m·K, 굽힘 강도:0.4 GPa, 영율:30.0 GPa, 배선 저항(시트 저항):4 mΩ/□의 특성을 갖는 알루미나재를 이용한 반도체 장치(12)를 제작했다. 세라믹스 기판(1), 내층 배선(2), 관통 구멍 배선(2A), 외부 전극(3) 및 배선 패턴(4) 이외의 부재 구성 및 제작 프로세스는 상기 실시예1과 마찬가지이고, L1=0.05 ㎜, L2=0 ㎜를 제작했다. 또한, 이 반도체 장치(12)를 실시예1과 마찬가지로 외부 배선 기판(15)에 탑재하여 구조체(16)를 얻었다. 이들 본 실시예의 구조체(16)를, ΔT=130 deg의 온도 사이클을 2000회 제공하여 단선율을 조사했다. 그 결과, 이들 구조체(16)의 단선율은 0%이고, 실시예1보다 우수한 단선 내량이 얻어졌다. 이것은 알루미나 기판의 굽힘 강도가 0.4 GPa이고, 실시예1에서 이용한 유리 세라믹재의 0.25 GPa에 비교하여 높기 때문에 내층 배선(2) 근방의 크랙이나 외부 전극(3) 근방의 크랙 파괴 내력이 높게 되었기 때문이다.
(실시예5)
상기 실시예4의 구조체(16)를 이용한 전자 장치(10O)로서의 리튬 이온 2차 전지를 얻었다. 이 경우도 세라믹스 기판(1) 이외의 부재 구성은 상기 실시예3과 마찬가지이다. 그 결과, 상기 실시예3과 마찬가지로 종래의 금속 케이스(20)의 사이즈는 50 ㎜×29 ㎜×7 ㎜이던데 대하여, 본 실시예의 금속 케이스(20)의 사이즈는 55 ㎜×29 ㎜×7 ㎜로 되고, 리튬 이온 2차 전지의 가동가능 시간이 1.1배로 되었다.
(실시예6)
상기 실시예4에서 얻은 반도체 장치(12)를 직접 플렉시블 프린트 기판(25)에 탑재하여 전자 장치(100)로서의 리튬 이온 2차 전지를 얻었다. 이 경우도 외부 배선 기판(14)이 없는 것 및 세라믹스 기판(1) 이외의 부재 구성에 대해서는 상기 실시예3과 마찬가지이다. 그 결과, 상기 실시예3과 마찬가지로 종래의 금속 케이스(20)의 사이즈는 50 ㎜×29 ㎜×7 ㎜ 이던데 대하여, 본 실시예의 금속 케이스(20)의 사이즈는 55 ㎜×29 ㎜×7 ㎜로 되고, 리튬 이온 2차 전지의 가동가능 시간이 1.1배로 되었다.
실시예3, 5 및 본 실시예에서 설명한 바와 같이, 전력을 공급하는 2차 전지와 2차 전지의 과충전 및 과방전을 제어하는 제어 장치를 갖는 전자 장치의 제어 장치에 본 발명의 반도체 장치 또는 구조체를 적용할 수가 있다.
(실시예7)
구조체(16)는 이하에 도시하는 구조로 하면 단선에 대한 내력은 한층 향상한다. 도 18의 (a)에 실시예1의 반도체 장치(12)의 L1과 L2를 함께 0.5 ㎜로 한 반도체 장치(12)를 탑재한 구조체(16)의 단면도를 도시한다. 여기서 특징적인 점은 반도체 장치(12)의 측면과 배선 기판(15)이 구성하는 L형부에 새로운 주변 피복용 에폭시 수지(18)를 설치함과 동시에, 외부 전극(3)의 내측에 생기는 공간에 공간 충전용 에폭시 수지(99)를 설치한 것이다. 이에 따라 도 3에 도시한 B부의 응력을 예를 들면, 유리 세라믹재의 경우에 0.25 GPa이하(ΔT=80 deg)로 할 수 있다. 본 실시예의 구조체(16)는 ΔT=130 deg의 온도 사이클을 2000회 제공한 때의 단선율은 0%이고, 실시예1의 구조체(16)보다 단선율을 저감할 수 있었다. 또한, 도 18의 (b)에 도시하는 L형부와 수지층(11)을 새로운 에폭시 수지(18)로 피복한 구조체(16)에 있어서도 마찬가지로 단선율을 저하할 수가 있다. 또한, (a), (b)에 도시한 구조체(16)는 외부 전극(3)의 내측에 생기는 공간에 공간 충전용 에폭시 수지(99)를 설치하고 있지만, 이 공간에 수지를 충전하지 않는 경우에 있어서도, 단선율을 저감하는 것이 가능하다. 이러한 경우라도, 도 7에 도시한 B부의 응력을 예를 들면, 유리 세라믹재의 경우에 0.25 GPa이하(ΔT=80 deg)로 할 수 있기 때문에, ΔT=130 deg의 온도 사이클을 2000회 제공한 때의 단선율은 0%이고, 실시예1의 구조체(16)보다 단선율을 저감할 수 있었다. 이와 같이 주변 피복에 의해 온도 사이클 시험에 의한 신뢰성이 더욱 높게 되었다. 또, 이상의 도 18의 (a) 및 (b)에 도시된 어떠한 경우에도, 이미 개시한 모든 수지를 새로운 에폭시 수지(18)나 공간 충전용 에폭시 수지(99)로서 이용할 수 있다.
(실시예8)
본 실시예에서는 전력 승산 회로를 구성한 반도체 장치(12)를 얻었다. 도 19는 본 실시예의 반도체 장치(12)로서의 전력 승산 회로 장치의 회로 블록도를 도시한다. 반도체 장치(12)는 홀 효과 소자(70), 전압 변환 회로(75), 전압-전류 변환 회로(76)로 구성되어 있다. 이들 회로를 구성하는 칩 부품을, 실시예1의 유리세라믹스 대신 Cu에 Fe-Ni 합금 가루를 분산시킨 배선을 갖는 열팽창율:7.0 ppm/℃, 열전도율:15.2 W/m·K, 굽힘 강도:0.4 GPa, 영율:300 GPa, 배선 저항(시트 저항):4 mΩ/□의 알루미나로 이루어지는 배선 기판 복합체(5A)에 상기 실시예1과 마찬가지로 납땜 탑재했다. 이하, 상기 실시예1과 마찬가지로 와이어 본딩, 수지 몰드, 개별화 분할 공정을 거쳤다. 반도체 장치(12)의 사이즈는 15 ㎜×10 ㎜×1.2 ㎜로 소형화되어 있고, L1은 0.5 ㎜, L2는 0 ㎜이다. 여기서, 배선 기판(1)은 상술한 제1로 중요한 점 및 제2로 중요한 점이 만족하고 있다. 따라서, 이 반도체 장치(12)에 있어서도 상기 실시예1과 마찬가지로 소형, 경량, 박형, 또한 양산이나 표면 실장에 적합함과 동시에, 열적 변화에 의해서 세라믹스 기판(1)에 생기는 크랙 및 내층 배선(2)의 단선을 방지할 수 있다. 특히, 세라믹스 기판(1)의 기계적강도가 높기 때문에, 내층 배선(2) 근방의 크랙이나 외부 전극(3) 근방의 크랙 파괴 내력이 높고, 우수한 단선 내량이 얻어졌다.
도 20은 자계 발생부의 구성도를 도시한다. 자계 발생부는 자성체의 코어(84), 코어(84)에 감긴 전류 코일(85), 자계 갭(86), 자계 갭(86)에 홀 효과 소자(70)가 배치되는 반도체 장치(12)로 구성되어 있다.
이하, 반도체 장치(12)의 기능에 관해서 도 19 및 도 20을 이용하여 설명한다. 입력 단자(73, 74)에 입력된 피측정계의 전원 전압은 저항기(71, 72)로 이루어지는 전압 변환 회로(75)를 지나서 전압-전류 변환 회로(76)에 입력된다. 전압-전류 변환 회로(76)는 입력 전압에 비례한 전류를 홀 효과 소자(70)의 제어 전류 단자(77)에 출력한다. 한편, 피측정계의 전류는 전류 코일(85)에 입력되고, 입력 전류에 비례하는 자계가 갭(86)에 생겨, 갭(86)의 자계와 홀 효과 소자(70)의 제어 전류의 유동 방향에 직교하도록 놓여 있는 홀 효과 소자(70)의 전압 출력 단자(79, 80)에 홀 기전력이 생긴다. 가변 저항기(81)는 홀 효과 소자(70)의 특성의 비대칭성에 의해서 발생하는 오프셋 전압을 보상하기 위한 것으로, 전압 출력 단자(79)와 (80) 사이에 접속되고, 가동 단자(78)가 그라운드에 접지되어 있다. 출력은 출력 단자(82, 83)에서 외부로 출력된다.
이상의 구성으로 이루어지는 자계 발생부는 전력계나 전력량계에 전력 승산 회로용으로서 이용되었다. 이들 전력계나 전력량계는 소형화, 경량화됨과 동시에, 구조가 간소화되어 있다.
(실시예9)
본 실시예에서는 혼성 집적 회로 장치로서, 특히 셀룰러 전화기 등의 송신부에 이용하는 고주파 전력 증폭 장치(고주파 파워 모듈)로서의 반도체 장치 L2를 얻었다.
도 21의 (a)는 본 실시예의 반도체 장치(치수:8 ㎜×12.3 ㎜×2.5 ㎜)로서의 고주파 파워 모듈의 단면도를 도시한다. 세라믹스 기판(1)으로서 열팽창율:6.2 ppm/℃, 열전도율:2.5 W/m·K, 굽힘 강도:0.25 GPa, 영율:110 GPa, 유전률:5.6 (1MHz)의 성능을 갖는 유리 세라믹재를 이용했다. 이 세라믹스 기판(1)의 내부에 내층 배선(2)(Ag-lwt% Pt, 두께:0.015 ㎜)를 2층 설치하고, L1을 0.5 ㎜로 배치했다. 또한, 그라인드형 비어(40)(Ag-1 wt% Pt, 직경:0.14 ㎜), 서멀 비어(41)(Ag-lwt% Pt, 직경:0.14 ㎜), 관통형 비어(42)(Ag-lwt% Pt, 직경:0.l4 ㎜)를 설치했다. 세라믹스 기판(1)의 제1 주면(1A)에는 배선 패턴(4)(Ag-1 wt% Pt, 두께:0.015 ㎜)를 설치했다. 이 배선 패턴(4)에는 칩 저항(약7 ppm/℃)(9), 칩 콘덴서(약11.5 ppm/℃)(10)로 이루어지는 칩 부품을 조성 Pb-10 wt% Sn-5 wt% Sb-1 wt% Ag (융점:238 ℃)로 이루어지는 땜납 층(6)에 의해 도전적으로 고착했다. 집적 회로 소자 기체(7A)(도시를 생략), FET 소자 기체(7B)(도시를 생략)을 포함하는 반도체 소자 기체(Si, 3.5 ppm/t)(7)는 제1 주면(1A)에 설치한 구형의 오목부(43)의 바닥에 상술의 땜납 층(6)에 의해 도전적으로 고착했다. 또한, 반도체 소자 기체(7)와 배선 패턴(4)의 소정부 사이에, Au로 이루어지는 금속 세선(8)을 본딩(집적 회로 소자 기체(7A):직경27 ㎛, FET 소자 기체(7B):직경50 ㎛)했다. 세라믹스 기판(1)의 제2 주면(1B)에는 외부 전극(3)(Ag-lwt% Pt, 두께:0.015 ㎜)를 L2=0 ㎜가 되도록 설치했다. 외부 전극(3)은 세라믹스 기판(1)의 내부에 설치된 내층 배선(2)이나 관통 구멍 배선(2A)(도시를 생략)을 중계하고 배선 패턴(4)과 전기적으로 접속되어 있다. 제1 주면(1A)의 수지층(44)은 전자적 차폐 기능을 갖게 하기 위해서, 실시예1의 수지층(11)으로 이용한 필러를 산화철 분말로 바꿔 40 vol% 첨가하고 있다.
전자적 차폐 기능을 갖게 하기 위해서는 산화철 분말이외에도 금속 자성체 분말 또는 페라이트 분말을 사용할 수 있다. 그와 같은 금속 자성체 분말 또는 페라이트 분말로서는 규소강(Fe-4wt% Si), 방향성 규소강(Fe-3wt% Si), 아루팜(Fe-16wt% Al), 센더스트(Fe-5wt% Al-10wt% Si),78퍼멀로이(Fe-78.5wt% Ni), 슈퍼멀로이(Fe-5wt% Mo-79wt% Ni-0.3wt% Mn), 뮤메탈(Fe-5wt% Cu-2wt% Cr-77wt% Ni), 퍼멘더(Fe-50wt% Co), 45-25파밍바(Fe-45wt% Ni-25wt% Co)를 들 수 있다.
또한, 도 21의 (b)에 도시한 바와 같이 실시예1에서 이용한 수지층(11)으로 밀봉한 후, 또한 전자적 차폐 기능을 갖게 하기 위한 수지층(44)을 설치할 수도 있다. 여기서, 세라믹스 기판(1)은 상술한 제1로 중요한 점 및 제2로 중요한 점이 만족되고 있다. 따라서, 이 반도체 장치(12)에 있어서도 상기 실시예1과 마찬가지로 소형, 경량, 박형, 또한 양산이나 표면 실장에 적합함과 동시에, 열적 변화에 의해서 세라믹스 기판(1)에 생기는 크랙 및 내층 배선(2)의 단선을 방지할 수 있다.
도 22는 본 실시예의 반도체 장치(12)로서의 고주파 파워 모듈의 회로 블록도를 도시한다. 반도체 장치(12)에는 FET 소자(7B), 칩 저항(9), 칩 콘덴서(10)로구성되어 있다.
도 23은 도 21의 (a)의 반도체 장치(12)의 전자파 잡음 강도를 측정한 결과를 도시하는 그래프이다. 곡선 A는 동작 상태에 있는 반도체 장치(12) 주위에서 측정한 강도이고, 산화철 분말 등의 금속 자성 분말이나 페라이트 분말을 첨가하지 않고, 실시예1의 수지층(11)을 적용한 비교 시료에 의한 반도체 장치(회로 구성, 치수 등은 본 실시예의 반도체 장치와 동일, 이하 단순히 비교예 반도체 장치라고 함)의 잡음 강도를 기준으로 하여 도시한다. 곡선 A에서, 본 실시예의 반도체 장치(12)로부터 방출되는 잡음의 강도는 비교예 반도체 장치의 경우보다 대폭적으로 낮은 것을 알 수 있다. 또한, 곡선 B는 반도체 장치(12) 주위의 근방에서 전자파 잡음을 발생시킨 경우에 반도체 장치(12)의 내부에 침입하는 전자파 잡음의 강도를 도시한다. 이 경우도 상기 비교예 반도체 장치의 경우를 기준으로 한 값으로 도시한다. 곡선 B에서 본 실시예의 반도체 장치(12)에 침입하는 잡음 강도는 비교예 반도체 장치의 경우보다 대폭적으로 낮은 것을 알 수 있다. 이상과 같이 본 실시예의 반도체 장치(12)에는 우수한 전자파 차폐 성능이 부여되어 있는 것이 확인된다.
도 24는 휴대 전화의 외부 배선 기판(15)에 실장한 구조체(16)의 예이다. 외부 배선 기판(15)으로서 열팽창율:14.0 ppm/℃, 영율:170 GPa의 특성을 갖는 15 ㎜×20 ㎜×1.2 ㎜ 사이즈의 유리 에폭시재, 외부 배선(14)으로서 두께 25 ㎛의 Cu재, 외부 배선 접속층(13)으로서 Pb-60wt% Sn 땜납재(융점:183 ℃)를 이용하여 탑재했다. 이 구조체(16)에 있어서도 열적 변화에 의해서 세라믹스 기판(1)에 생기는 크랙 및 내층 배선(2)의 단선을 방지할 수 있고, 신뢰성이 우수했다.
도 25는 본 실시예의 반도체 장치(12)를 적용한 휴대 전화의 회로 블록도이다. 입력 음성 신호는 혼합기(50)에서 발신기(51)로부터의 고주파 신호로 변환되고, 전력 증폭기인 본 실시예의 반도체 장치(12), 안테나 공용기(52)를 통해서 안테나로부터 전파로서 발사된다. 송신 전력은 결합기에 의해서 모니터되어, 전력 증폭기인 본 실시예의 반도체 장치(12)에의 제어 신호에 의해서 일정하게 유지되고 있다. 여기서, 안테나 공용기(52)나 안테나는 본 발명에서 말하는 부하이다.
이상의 구성으로 이루어지는 휴대 전화는 소형화, 경량화됨과 동시에, 구조가 간소화되어 있다.
이상으로 설명한 바와 같이, 본 발명에 따르면 배선 기판의 내층 배선과 세라믹스 기판과의 박리를 방지한 반도체 장치를 제공할 수 있다. 또한, 배선 기판의 세라믹스 기판과 외부 전극과의 접속부에 발생하는 세라믹스 기판의 크랙을 방지한 반도체 장치를 제공할 수 있다.

Claims (14)

  1. 제1 및 제2 주면을 갖는 세라믹스 기판, 상기 제1 주면에 형성되어 반도체 부품을 탑재하는 배선 패턴, 상기 제2 주면에 형성되어 외부 회로와 접속하는 외부 전극, 및 상기 세라믹스 기판의 내부에 형성되어 상기 배선 패턴과 상기 외부 전극을 관통 구멍 배선을 통해 전기적으로 접속하는 내층 배선을 갖는 배선 기판에 있어서,
    상기 내층 배선은 상기 세라믹스 기판의 측면에서 0.05 ㎜이상 내측에 형성되는 것을 특징으로 하는 배선 기판.
  2. 제1 및 제2 주면을 갖는 세라믹스 기판, 상기 제1 주면에 형성되어 반도체 부품을 탑재하는 배선 패턴, 상기 제2 주면에 형성되어 외부 회로와 접속하는 외부 전극, 상기 세라믹스 기판의 내부에 형성되어 상기 배선 패턴과 상기 외부 전극을 관통 구멍 배선을 통해 접속하는 내층 배선, 상기 배선 패턴과 접속된 반도체 부품, 및 상기 제1 주면 및 상기 반도체 부품을 피복하는 수지층을 갖는 반도체 장치에 있어서,
    상기 내층 배선은 상기 세라믹스 기판의 측면에서 0.05 ㎜이상 내측에 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 외부 전극의 측면이 상기 세라믹스 기판의 측면과 실질적으로 동일면에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항 또는 제3항에 있어서, 상기 세라믹스 기판을 형성하는 세라믹스의 열팽창율이 0.59∼21 ppm/℃이고, 상기 수지층을 형성하는 수지의 열팽창율이 6∼30 ppm/℃인 것을 특징으로 하는 반도체 장치.
  5. 제1 및 제2 주면을 갖는 세라믹스 기판, 상기 제1 주면에 형성되어 반도체 부품을 탑재하는 배선 패턴, 상기 제2 주면에 형성되어 외부 회로와 접속하는 외부 전극, 상기 세라믹스 기판의 내부에 형성되어 상기 배선 패턴과 상기 외부 전극을 접속하는 내층 배선, 상기 배선 패턴과 접속된 반도체 부품, 상기 제1 주면 및 상기 반도체 부품을 피복하는 수지층, 및 상기 전극과 접속된 외부 배선 기판을 갖는 구조체에 있어서,
    상기 내층 배선은 상기 내층 배선의 단부에서 상기 세라믹스 기판의 측면까지의 거리가 0.05 ㎜ 이상인 것을 특징으로 하는 구조체.
  6. 제5항에 있어서, 상기 외부 전극의 측면이 상기 세라믹스 기판의 측면과 실질적으로 동일면에 형성되어 있는 것을 특징으로 하는 구조체.
  7. 제5항 또는 제6항에 있어서, 상기 세라믹스 기판을 형성하는 세라믹스의 열팽창율이 0.59∼21 ppm/℃이고, 상기 수지층을 형성하는 수지의 열팽창율이 6∼30ppm/℃인 것을 특징으로 하는 구조체.
  8. 전력을 공급하는 2차 전지, 및 상기 2차 전지의 과충전 및 과방전을 제어하는 제어 장치를 갖는 전자 장치에 있어서,
    상기 제어 장치는 제5항∼7중 어느 한 항 기재의 구조체를 갖는 것을 특징으로 하는 전자 장치.
  9. 제1 및 제2 주면을 갖고, 상기 제2 주면에 형성된 홈에 의해 구획화된 세라믹스 기판에, 상기 제2 주면에 형성되어 외부 회로와 접속하는 외부 전극을 갖는 배선 기판 복합체에 있어서,
    상기 외부 전극이 상기 홈의 일부분을 덮도록 형성된 것을 특징으로 하는 배선 기판 복합체.
  10. 제1 및 제2 주면을 갖고, 상기 제2 주면에 형성된 복수의 상호 교차하는 홈에 의해 구획화된 세라믹스 기판에, 상기 제2 주면에 형성된 외부 전극을 갖는 배선 기판 복합체에 있어서,
    상기 외부 전극이 상기 홈의 교점을 덮도록 형성된 것을 특징으로 하는 배선 기판 복합체.
  11. 제1 및 제2 주면을 갖는 세라믹스 기판, 상기 제1 주면에 형성되어 반도체부품을 탑재하는 배선 패턴, 상기 제2 주면에 형성되어 외부 회로와 접속하는 외부 전극, 상기 배선 패턴과 상기 외부 전극을 접속하는 내층 배선, 상기 배선 패턴과 접속된 반도체 부품, 및 상기 반도체 부품을 피복하는 수지층을 갖는 반도체 장치에 있어서,
    상기 외부 전극은 상기 세라믹스 기판과 접하는 면의 외측의 단부가 상기 제1 주면 방향으로 돌출하고 있는 것을 특징으로 하는 반도체 장치.
  12. 제1 및 제2 주면을 갖는 세라믹스 기판, 상기 제1 주면에 형성되어 반도체 부품을 탑재하는 배선 패턴, 상기 제2 주면에 형성되어 외부 회로와 접속하는 외부 전극, 상기 배선 패턴과 상기 외부 전극을 접속하는 내층 배선, 상기 배선 패턴과 접속된 반도체 부품, 및 상기 제1 주면 및 상기 반도체 부품을 피복하는 수지층을 갖는 반도체 장치에 있어서,
    상기 제2 주면의 단부에 테이퍼를 갖고, 상기 외부 전극은 상기 테이퍼의 일부분 및 상기 제2 주면의 일부분을 덮도록 형성되는 것을 특징으로 하는 반도체 장치.
  13. 전력을 공급하는 2차 전지, 및 상기 2차 전지의 과충전 및 과방전을 제어하는 제어 장치를 갖는 전자 장치에 있어서,
    상기 제어 장치는 제2항 내지 제4항 및 제11항, 제12항 중 어느 한 항 기재의 반도체 장치를 갖는 것을 특징으로 하는 전자 장치.
  14. 제1 및 제2 주면을 갖고, 상기 제2 주면에 형성된 홈에 의해 구획화된 세라믹스 기판에, 상기 제2 주면에 형성되어 외부 회로와 접속하는 외부 전극을 갖는 배선 기판 복합체의 제조 방법에 있어서,
    상기 홈의 일부분을 덮도록 상기 외부 전극을 형성하는 공정을 갖는 것을 특징으로 하는 배선 기판 복합체의 제조 방법.
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