WO2011122407A1 - 金属ベース基板 - Google Patents

金属ベース基板 Download PDF

Info

Publication number
WO2011122407A1
WO2011122407A1 PCT/JP2011/056914 JP2011056914W WO2011122407A1 WO 2011122407 A1 WO2011122407 A1 WO 2011122407A1 JP 2011056914 W JP2011056914 W JP 2011056914W WO 2011122407 A1 WO2011122407 A1 WO 2011122407A1
Authority
WO
WIPO (PCT)
Prior art keywords
low
sintered ceramic
temperature sintered
ceramic layer
layer
Prior art date
Application number
PCT/JP2011/056914
Other languages
English (en)
French (fr)
Inventor
要一 守屋
毅 勝部
祐貴 武森
安隆 杉本
高田 隆裕
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Priority to JP2012508231A priority Critical patent/JP5648682B2/ja
Publication of WO2011122407A1 publication Critical patent/WO2011122407A1/ja
Priority to US13/630,044 priority patent/US20130266782A1/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B7/00Layered products characterised by the relation between layers; Layered products characterised by the relative orientation of features between layers, or by the relative values of a measurable parameter between layers, i.e. products comprising layers having different physical, chemical or physicochemical properties; Layered products characterised by the interconnection of layers
    • B32B7/02Physical, chemical or physicochemical properties
    • B32B7/027Thermal properties
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142Metallic substrates having insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15Ceramic or glass substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894Materials of the insulating layers or coatings
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0058Laminating printed circuit boards onto other substrates, e.g. metallic substrates
    • H05K3/0061Laminating printed circuit boards onto other substrates, e.g. metallic substrates onto a metallic substrate, e.g. a heat sink
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15192Resurf arrangement of the internal vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0183Dielectric layers
    • H05K2201/0195Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06Thermal details
    • H05K2201/068Thermal details wherein the coefficient of thermal expansion is important
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04Soldering or other types of metallurgic bonding
    • H05K2203/049Wire bonding
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24942Structurally defined web or sheet [e.g., overall dimension, etc.] including components having same physical characteristic in differing degree
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24942Structurally defined web or sheet [e.g., overall dimension, etc.] including components having same physical characteristic in differing degree
    • Y10T428/2495Thickness [relative or absolute]

Definitions

  • the present invention relates to a metal base substrate that also provides a heat dissipation function while mounting a semiconductor element or the like, and more particularly, to a metal base substrate that combines a ceramic layer and a metal plate formed using a low-temperature sintered ceramic material. It is.
  • the metal base substrate has a relatively high heat dissipation function, and is advantageously used for mounting electronic parts that require heat dissipation, such as semiconductor elements.
  • a ceramic material is used as a material constituting the substrate layer combined with the metal plate.
  • a low-temperature sintered ceramic material is a ceramic material that can be sintered at a temperature of 1050 ° C. or lower. Therefore, if the metal base substrate has a ceramic layer formed of a low-temperature sintered ceramic material formed on the metal plate, raw low-temperature sintering can be performed without using a metal plate made of a metal having a very high melting point. The ceramic layer and the metal plate can be obtained by batch firing.
  • thermal expansion between the low-temperature sintered ceramic layer and the metal plate is a means for solving the problem of peeling between the low-temperature sintered ceramic layer and the metal plate and cracking in the low-temperature sintered ceramic layer.
  • the coefficients are matched.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 11-511719 (Patent Document 1) and Japanese Patent Application Laid-Open No. 11-514627 (Patent Document 2)
  • Patent Document 2 Japanese Patent Application Laid-Open No. 11-514627
  • the ceramic layer The thermal expansion coefficient of the metal plate and the thermal expansion coefficient of the low-temperature sintered ceramic layer must be matched, more specifically, the low-temperature sintering so as to match the thermal expansion coefficient of the metal plate. It has been proposed to improve the composition of the ceramic layer.
  • Patent Documents 1 and 2 have a problem in that only a metal having a low thermal expansion coefficient can be used as the material of the metal plate because there is a limit to the composition improvement of the low-temperature sintered ceramic layer. is there.
  • an alloy having a low thermal expansion coefficient is used for the metal plate, and the thermal expansion coefficient of the low-temperature sintered ceramic layer is approximated to solve the above problems of peeling and cracking. Yes.
  • alloys with a low coefficient of thermal expansion have a low thermal conductivity. Therefore, compared with the case where a metal with a high thermal conductivity such as copper is used for the metal plate, there arises a problem that the heat dissipation characteristics of the metal base substrate are inferior.
  • an object of the present invention is to provide a metal base substrate that can solve the above-described problems.
  • This invention finds a new requirement that can prevent peeling and cracking of the ceramic layer while allowing the difference in thermal expansion coefficient between the metal plate and the low-temperature sintered ceramic layer, while allowing this.
  • the above-described problem is to be solved.
  • the metal base substrate according to the present invention comprises a metal plate and a low-temperature sintered ceramic layer formed on the metal plate, and the thermal expansion coefficient of the metal plate is the thermal expansion coefficient of the low-temperature sintered ceramic layer.
  • the difference in average thermal expansion coefficient between the metal plate and the low-temperature sintered ceramic layer at 25 to 400 ° C. is 9 ppm / ° C. or less, the Young's modulus of the low-temperature sintered ceramic layer is less than 120 GPa, and The folding strength is 200 MPa or more.
  • the metal base substrate of the present invention in order to obtain this, even if a metal plate having a difference in thermal expansion coefficient and a low-temperature sintered ceramic layer are simultaneously fired, it is possible to suppress peeling and cracking of the ceramic layer. it can. For this reason, the range of materials that can be used as the metal plate and the low-temperature sintered ceramic layer is widened, so that the cost of the metal base substrate can be reduced. Moreover, since it becomes possible to use a metal with high heat conductivity like copper, for example as a material of a metal plate, the heat dissipation of a metal base substrate can be improved.
  • a compression stress of a predetermined level or more is applied from the metal plate to the low-temperature sintered ceramic layer.
  • High peel strength can be imparted to the formed conductor.
  • the electronic component device 11 shown in FIG. 1 includes a metal base substrate 12 and a semiconductor element 13 mounted thereon.
  • the metal base substrate 12 includes a metal plate 14, a low-temperature sintered ceramic layer 15 and a constraining layer 16 disposed on the metal plate 14.
  • the metal plate 14 is in contact with the low-temperature sintered ceramic layer 15.
  • the low-temperature sintered ceramic layers 15 and the constraining layers 16 are alternately stacked, and the uppermost layer is provided by the constraining layers 16. Note that the uppermost layer may be provided by the low-temperature sintered ceramic layer 15.
  • the low-temperature sintered ceramic layer 15 is thicker than the constraining layer 16.
  • the low-temperature sintered ceramic layer 15 is made of a sintered body of a low-temperature sintered ceramic material.
  • the constraining layer 16 includes a hardly sinterable ceramic material that does not sinter at the sintering temperature of the low temperature sintered ceramic material, but the low temperature sintered ceramic contained in the low temperature sintered ceramic layer 15 at the time of firing. When a part of the material flows into the constraining layer 16, the hardly sinterable ceramic material is solidified and densified.
  • a circuit pattern is formed on the laminate portion 17 constituted by the low-temperature sintered ceramic layer 15 and the constraining layer 16 in the metal base substrate 12.
  • some circuit patterns are not shown, but in connection with the semiconductor element 13, for example, some surface conductors 18, some interlayer connection conductors 19, and some in-plane wirings
  • a conductor 20 is formed. Further, a specific one of the surface conductors 18 and the semiconductor element 13 are electrically connected by a bonding wire 21.
  • the metal plate 14 preferably contains, for example, copper or silver as a main component in order to exert its function effectively.
  • the metal base substrate 12 used in such an electronic component device 11 is manufactured as follows.
  • the metal plate 14 is prepared, and the low-sintered ceramic slurry containing the low-temperature sintered ceramic material and the hard-sintered material containing the hardly-sinterable ceramic material that does not sinter at the sintering temperature of the low-temperature sintered ceramic material Each of the ceramic ceramic slurry is prepared.
  • a low-temperature sintered ceramic green layer made of a low-temperature sintered ceramic slurry and a hardly-sinterable ceramic green layer made of a hardly-sinterable ceramic slurry are placed on the metal plate 14.
  • the low-temperature sintered ceramic green layer is to be the low-temperature sintered ceramic layer
  • the hardly sinterable ceramic green layer is to be the constraining layer 16.
  • the surface conductor 18, the interlayer connection conductor 19, and the in-plane wiring conductor 20 described above are provided in a specific ceramic green layer as necessary.
  • low-temperature sintering is performed by forming a hardly-sinterable ceramic slurry into a sheet on a ceramic green sheet obtained by forming the low-temperature-sintered ceramic slurry into a sheet.
  • a ceramic green sheet obtained by forming the low-temperature-sintered ceramic slurry into a sheet.
  • a low-temperature sintered ceramic green sheet obtained by forming a low-temperature sintered ceramic slurry, and a hardly-sinterable ceramic green sheet obtained by forming a hardly-sinterable ceramic slurry may be alternately stacked.
  • the formation of the hardly sinterable ceramic green layer and the formation of the low temperature sintered ceramic green layer may be repeated on the low temperature sintered ceramic green sheet.
  • a step of simultaneously firing the metal plate 14 and the low-temperature sintered ceramic green layer and the hardly sinterable ceramic green layer is performed.
  • the low-temperature sintered ceramic material contained in the low-temperature sintered ceramic green layer is sintered to form the low-temperature sintered ceramic layer 15.
  • a part of this low-temperature sintered ceramic material flows into the hardly sinterable ceramic green layer, solidifies the hardly sinterable ceramic material contained in the hardly sinterable ceramic green layer, and The green layer is densified to form the constraining layer 16.
  • the hardly sinterable ceramic green layer does not substantially shrink in the planar direction in the firing step, it acts to suppress shrinkage in the planar direction of the low-temperature sintered ceramic green layer. Therefore, the shrinkage
  • the thermal expansion coefficient of the metal plate 14 is larger than the thermal expansion coefficient of the low-temperature sintered ceramic layer 15, and 25 to 400 ° C. between the metal plate 14 and the low-temperature sintered ceramic layer 15.
  • the difference in average thermal expansion coefficient is 9 ppm / ° C. or less
  • the Young's modulus of the low-temperature sintered ceramic layer 15 is less than 120 GPa
  • the bending strength is 200 MPa or more.
  • the Young's modulus of the low-temperature sintered ceramic layer 15 is specified while defining the upper limit value. Further, it has been found that by adding new requirements such as bending strength, peeling between the low-temperature sintered ceramic layer 15 and the metal plate 14 and cracks in the low-temperature sintered ceramic layer 15 can be suppressed. .
  • the Young's modulus when the Young's modulus is constant, the higher the bending strength, even if a compressive stress occurs due to the difference in thermal expansion coefficient between the metal plate 14 and the low-temperature sintered ceramic layer 15, the low-temperature sintered ceramic layer 15. Cracks are less likely to occur.
  • the Young's modulus of the low-temperature sintered ceramic layer 15 as low as less than 120 GPa and the bending strength as high as 200 MPa or more, the occurrence of cracks in the low-temperature sintered ceramic layer 15 due to the compressive stress is effectively prevented. It becomes possible.
  • the difference in average thermal expansion coefficient at 25 to 400 ° C. between the metal plate 14 and the low-temperature sintered ceramic layer 15 is 4 ppm / ° C. or more, a conductor formed on the surface of the metal base substrate 4, for example, a surface conductor
  • the peel strength of 18 can be greatly improved. This is because a predetermined or higher compressive stress is applied from the metal plate 14 to the low-temperature sintered ceramic layer 15.
  • the Young's modulus of the low-temperature sintered ceramic layer 15 is less than 120 GPa and the bending strength is 200 MPa or more, but the lower limit value of these Young's modulus and the upper limit value of the bending strength.
  • the lower limit value of the Young's modulus is set to 40 GPa, while the low-temperature sintered ceramic layer 15 having a bending strength higher than 600 MPa is used. Since it is difficult to produce, it is preferable that the upper limit of the bending strength is 600 MPa.
  • the low-temperature sintered ceramic layer 15 formed on the metal plate 14 includes a part of the laminated body portion 17 in which the plurality of low-temperature sintered ceramic layers 15 and the constraining layers 16 are alternately stacked.
  • the present invention can also be applied to a metal base substrate having a structure in which only a low-temperature sintered ceramic layer is formed on a metal plate. Further, a bonding glass layer may be formed between the metal plate and the low-temperature sintered ceramic layer.
  • the raw material powder 1, the raw material powder 2, the MnCO 3 powder, the Mg (OH) 2 powder, the TiO 2 powder, and the Al 2 O 3 (corundum) powder are weighed at the weighing ratios shown in Table 1, and the dispersant was mixed in an organic solvent to which was added, and then a resin and a plasticizer were added and further mixed to obtain a low-temperature sintered ceramic slurry containing a low-temperature sintered ceramic material.
  • a ceramic green sheet to be a low-temperature sintered ceramic green layer having a thickness of 40 ⁇ m was prepared by a doctor blade method.
  • the raw material powder 2 was used for lowering the thermal expansion coefficient. This is because the amorphous contained in the raw material powder 2 has a lower coefficient of thermal expansion than the quartz contained in the raw material powder 1 with respect to SiO 2 contained in the raw material powders 1 and 2. Further, MnCO 3 functions as a sintering aid. As the amount of MnCO 3 increases, the bending strength decreases. Further, quartz added separately from the raw material powder 1 is used for increasing the thermal expansion coefficient. Further, Al 2 O 3 added separately from the raw material powder 1 or 2 is used for increasing the Young's modulus.
  • glass powder composed of BaO, Al 2 O 3 , SiO 2 , MgO, B 2 O 3 , and Li 2 O and Al 2 O 3 powder are mixed at a ratio of 40 parts by weight to 60 parts by weight. It mixed in the added organic solvent, resin and a plasticizer were added later, and it further mixed, and the hardly-sinterable ceramic slurry containing a hardly-sinterable ceramic material was obtained.
  • the non-sinterable ceramic slurry was defoamed, it was formed into a sheet shape with a thickness of 3.0 ⁇ m by the doctor blade method on the ceramic green sheet described above. In this way, a composite green sheet was obtained in which the low temperature sintered ceramic green layer provided by the ceramic green sheet and the hardly sintered ceramic green layer formed from the hardly sintered ceramic slurry were superimposed.
  • the ceramic molded body obtained by molding the hardly sinterable ceramic slurry alone is not sintered even when fired under the firing conditions described later.
  • This first sample for evaluation has the same configuration as that of the laminate portion composed of the low-temperature sintered ceramic layer and the constraining layer in the metal base substrate after firing. Samples for evaluation of thermal expansion coefficient, Young's modulus and bending strength were used.
  • a copper plate having a thickness of 0.8 mm is prepared as a metal plate, and 10 composite green sheets are laminated on the copper plate, pressed under conditions of a temperature of 80 ° C. and a pressure of 150 MPa, and fired with a plane size of 30 mm ⁇ .
  • An unfired second evaluation sample having the same configuration as that of the previous metal base substrate was produced.
  • the composite green sheet was disposed so that the low-temperature sintered ceramic green layer was in contact with the copper plate.
  • This second sample for evaluation was used as a sample for crack evaluation described later.
  • a copper paste is used on the main surface on the hardly sinterable ceramic green layer side.
  • the third evaluation sample that was not fired was subjected to the same operation as that of the second evaluation sample except that 20 surface conductors having a plane dimension of 2 mm ⁇ were used. Produced.
  • This third sample for evaluation was used as a sample for measuring the surface conductor adhesion strength described later.
  • firing shrinkage ratio a value obtained by subtracting the length of one side of the first evaluation sample after firing from the length of 100 mm on one side of the unfired first evaluation sample having a plane dimension of 30 mm ⁇ A value obtained by dividing by 100 mm and multiplying by 100 was defined as a firing shrinkage ratio [%].
  • thermo expansion coefficient the average thermal expansion coefficient at 25 to 400 ° C. of the first evaluation sample after firing was determined.
  • thermal expansion coefficient the difference from 17 ppm / ° C., which is the thermal expansion coefficient of copper, was determined, and this is shown in the column of “Thermal expansion coefficient difference with copper plate” in Table 3.
  • the evaluation of the above-mentioned “firing shrinkage ratio”, “thermal expansion coefficient”, “Young's modulus”, and “bending strength” is the first evaluation sample, that is, a laminate of a low-temperature sintered ceramic layer and a constraining layer. Although it was performed on the body, since the low-temperature sintered ceramic material permeates into the constraining layer, it can be regarded as substantially equivalent to the evaluation of the low-temperature sintered ceramic layer alone.
  • the third evaluation sample did not have a copper plate, that is, when the surface conductor fixing strength in a state where no compressive stress was applied from the copper plate was determined, it was 35 N.
  • the “difference in thermal expansion coefficient with the copper plate” is 9 ppm / ° C. or less, and as shown in Table 2, the Young's modulus is less than 120 GPa and the bending strength is 200 MPa or more.
  • the “crack” is “ ⁇ ”, and the “surface conductor adhesion strength” is higher than “35N” when there is no copper plate. . Therefore, according to Samples 2 to 9, 11 and 12, peeling between the low-temperature sintered ceramic layer and the copper plate and cracks in the low-temperature sintered ceramic layer can be suppressed, and the surface conductor It can be seen that a high peel strength can be achieved.
  • the “difference in thermal expansion coefficient from the copper plate” shown in Table 3 is “4.0 ppm / ° C.” in the sample 6, and “3.7 ppm in the sample 7”. / ° C.
  • the “surface conductor adhesion strength” shown in Table 3 is compared, it is “43N” for sample 6 and “36N” for sample 7. From this, it can be seen that by setting the “difference in thermal expansion coefficient with the copper plate” to 4 ppm / ° C. or more, the peel strength of the surface conductor can be greatly improved.
  • the “bending strength” shown in Table 2 is “182 MPa” less than 200 MPa, and as shown in Table 3, “Crack” is “x”.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thermal Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)
  • Laminated Bodies (AREA)

Abstract

 金属板上に低温焼結セラミック層を形成した、金属ベース基板において、金属板を銅から構成することを可能にしながら、金属板との界面において低温焼結セラミック層にクラックや剥離が生じにくく、表面導体の耐剥離強度を向上させる。 金属板(14)と、その上に形成された低温焼結セラミック層(15)とを備える、金属ベース基板(12)において、金属板(14)の熱膨張係数は低温焼結セラミック層(15)の熱膨張係数より大きく、金属板(14)と低温焼結セラミック層(15)との25~400℃での平均熱膨張係数差が4~9ppm/℃以下であり、かつ、低温焼結セラミック層(15)のヤング率が120GPa未満であり、かつ抗折強度が200MPa以上である。

Description

金属ベース基板
 この発明は、半導体素子などを実装しながら放熱機能をも与える金属ベース基板に関するもので、特に、低温焼結セラミック材料を用いて構成されたセラミック層と金属板とを組み合わせた金属ベース基板に関するものである。
 金属ベース基板は、比較的高い放熱機能を有しており、たとえば半導体素子のような放熱を必要とする電子部品を実装するために有利に用いられている。このような金属ベース基板において、金属板と組み合わせる基板層を構成する材料として、セラミック材料が用いられている。
 たとえば低温焼結セラミック材料は、1050℃以下の温度で焼結可能なセラミック材料である。したがって、低温焼結セラミック材料を用いて構成されたセラミック層を金属板上に形成した金属ベース基板であれば、それほど高い融点を有する金属からなる金属板を用いなくても、生の低温焼結セラミック層と金属板とを一括焼成して得ることができる。
 しかし、低温焼結セラミック層と金属板とを一括焼成すると、一括焼成後の冷却過程で、その熱膨張係数差から、低温焼結セラミック層と金属板との界面で剥離が生じたり、低温焼結セラミック層にクラックが生じたりすることがある。
 よって、このような低温焼結セラミック層と金属板との間での剥離や低温焼結セラミック層でのクラックの課題を解決するための手段として、低温焼結セラミック層と金属板との熱膨張係数を合わせることが行なわれている。
 たとえば、特表平11-511719号公報(特許文献1)および特表平11-514627号公報(特許文献2)では、金属板と生の低温焼結セラミック層とを同時焼成するにあたって、セラミック層の剥離やクラックを防止するため、金属板の熱膨張係数と低温焼結セラミック層の熱膨張係数を一致させること、より具体的には、金属板の熱膨張係数に一致するように低温焼結セラミック層の組成を改良することが提案されている。
 しかし、これら特許文献1および2に記載の技術では、低温焼結セラミック層の組成改良にも限界があるため、金属板の材料として、熱膨張係数の低い金属しか用いることができない、という問題がある。実際、特許文献1および2に記載の技術では、金属板に熱膨張係数の低い合金を用い、低温焼結セラミック層の熱膨張係数と近くすることで、上記剥離やクラックの問題を解決している。
 しかし、熱膨張係数の低い合金は熱伝導率が低い。よって、金属板にたとえば銅のような熱伝導率が高い金属を用いた場合と比較して、金属ベース基板の放熱特性に劣るという問題を招く。
特表平11-511719号公報 特表平11-514627号公報
 そこで、この発明の目的は、上述したような問題を解決し得る金属ベース基板を提供しようとすることである。
 この発明は、金属板と低温焼結セラミック層との間で熱膨張係数に差があるとしても、これを許容しながら、セラミック層の剥離やクラックを防止することができる新たな要件を見出すことによって、上述の課題を解決しようとするものである。
 すなわち、この発明に係る金属ベース基板は、金属板と、金属板の上に形成された低温焼結セラミック層とを備えるもので、金属板の熱膨張係数は低温焼結セラミック層の熱膨張係数より大きく、金属板と低温焼結セラミック層との25~400℃での平均熱膨張係数差が9ppm/℃以下であり、かつ、低温焼結セラミック層のヤング率が120GPa未満であり、かつ抗折強度が200MPa以上であることを特徴としている。
 この発明に係る金属ベース基板によれば、これを得るために、熱膨張係数差がある金属板と低温焼結セラミック層とを同時焼成しても、セラミック層の剥離やクラックを抑制することができる。そのため、金属板や低温焼結セラミック層として使用できる材料の選択範囲が広がるため、金属ベース基板の低コスト化が可能となる。また、金属板の材料として、たとえば銅のような熱伝導率の高い金属を用いることが可能となるため、金属ベース基板の放熱性を高めることができる。
 この発明において、上記平均熱膨張係数差が4ppm/℃以上とされると、金属板から低温焼結セラミック層に所定以上の圧縮応力が付与されている状態となるため、金属ベース基板の表面に形成される導体に対して、高い耐剥離強度を与えることができる。
この発明の一実施形態による金属ベース基板を備える電子部品装置を示す断面図である。
 図1を参照して、まず、この発明の一実施形態による金属ベース基板を備える電子部品装置について説明する。
 図1に示した電子部品装置11は、金属ベース基板12と、その上に実装される半導体素子13とを備えている。
 金属ベース基板12は、金属板14と、金属板14の上に配置される低温焼結セラミック層15および拘束層16とを備えている。ここで、金属板14は低温焼結セラミック層15に接している。また、低温焼結セラミック層15と拘束層16とは交互に積層され、最上層は拘束層16によって与えられている。なお、最上層は低温焼結セラミック層15によって与えられてもよい。
 低温焼結セラミック層15は、拘束層16より厚い。後述する製造方法の説明から明らかになるように、低温焼結セラミック層15は低温焼結セラミック材料の焼結体からなる。他方、拘束層16は、上記低温焼結セラミック材料の焼結温度では焼結しない難焼結性セラミック材料を含むが、焼成時において、低温焼結セラミック層15に含まれていた低温焼結セラミック材料の一部が拘束層16へと流動することによって、難焼結性セラミック材料が固化され、緻密化されている。
 金属ベース基板12における低温焼結セラミック層15および拘束層16によって構成される積層体部分17には、回路パターンが形成される。図1では、いくつかの回路パターンの図示を省略しているが、半導体素子13に関連して、たとえば、いくつかの表面導体18、いくつかの層間接続導体19、およびいくつかの面内配線導体20が形成されている。また、表面導体18の特定のものと半導体素子13とは、ボンディングワイヤ21によって電気的に接続されている。
 使用状態において、半導体素子13において発生した熱は、積層体部分17を介して金属板14に伝導され、金属板14から放熱される。金属板14は、その機能を効果的に発揮させるため、たとえば銅または銀を主成分とすることが好ましい。
 このような電子部品装置11において用いられる、金属ベース基板12は、次のようにして製造される。
 まず、金属板14が用意されるとともに、低温焼結セラミック材料を含む低温焼結セラミックスラリーと、この低温焼結セラミック材料の焼結温度では焼結しない難焼結性セラミック材料を含む難焼結性セラミックスラリーとがそれぞれ用意される。
 次に、金属板14の上に、低温焼結セラミックスラリーからなる低温焼結セラミックグリーン層および難焼結性セラミックスラリーからなる難焼結性セラミックグリーン層が配置される。ここで、低温焼結セラミックグリーン層は低温焼結セラミック層15となるべきものであり、難焼結性セラミックグリーン層は拘束層16となるべきものである。また、前述した表面導体18、層間接続導体19および面内配線導体20が、必要に応じて、特定のセラミックグリーン層に設けられる。
 上述の工程を実施するにあたり、好ましくは、低温焼結セラミックスラリーをシート状に成形して得られたセラミックグリーンシート上で、難焼結性セラミックスラリーをシート状に成形することによって、低温焼結セラミックグリーン層と難焼結性セラミックグリーン層とが重ね合わされた複合グリーンシートを得た上で、この複合グリーンシートを金属板14上に必要枚数積層し、圧着することが行なわれる。
 なお、上記方法に代えて、低温焼結セラミックスラリーを成形して得られた低温焼結セラミックグリーンシートと、難焼結性セラミックスラリーを形成して得られた難焼結性セラミックグリーンシートとを、金属板14上で、交互に積層してもよい。あるいは、低温焼結セラミックグリーンシート上で、難焼結性セラミックグリーン層の成形と低温焼結セラミックグリーン層の成形とを繰り返してもよい。
 次に、金属板14ならびに低温焼結セラミックグリーン層および難焼結性セラミックグリーン層を同時焼成する工程が実施される。この同時焼成する工程において、低温焼結セラミックグリーン層に含まれている低温焼結セラミック材料は焼結し、低温焼結セラミック層15となる。また、この低温焼結セラミック材料の一部は、難焼結性セラミックグリーン層へと流動し、難焼結性セラミックグリーン層に含まれる難焼結性セラミック材料を固化し、難焼結性セラミックグリーン層を緻密化させ、拘束層16となる。
 上記難焼結性セラミックグリーン層は、焼成工程において、平面方向へは実質的に収縮しないため、低温焼結セラミックグリーン層の平面方向での収縮を抑制するように作用する。したがって、金属板14の上の低温焼結セラミックグリーン層および難焼結性セラミックグリーン層からなる積層体部分全体の平面方向での収縮が有利に抑制される。
 このようにして得られた金属ベース基板12において、金属板14の熱膨張係数は低温焼結セラミック層15の熱膨張係数より大きく、金属板14と低温焼結セラミック層15との25~400℃での平均熱膨張係数差が9ppm/℃以下とされ、かつ、低温焼結セラミック層15のヤング率が120GPa未満とされ、かつ抗折強度が200MPa以上とされる。
 上記のように、この発明では、金属板14と低温焼結セラミック層15との間で熱膨張係数に差があるとしても、その上限値を規定しながら、低温焼結セラミック層15のヤング率および抗折強度といった新たな要件を加えることにより、低温焼結セラミック層15と金属板14との間での剥離や低温焼結セラミック層15でのクラックを抑制できることを見出したことに意義がある。
 低温焼結セラミック層15と比較して金属板14の熱膨張係数が大きいと、一括焼成後の降温過程で、熱膨張係数差による圧縮応力が低温焼結セラミック層15に発生する。そして、降温過程で温度が下がるにつれ、その圧縮応力は大きくなる。ヤング率が低いということは、ある一定の応力に対して変形しやすいということである。抗折強度が一定の場合、ヤング率が低い方が、金属板14と低温焼結セラミック層15との間の熱膨張係数差により圧縮応力が生じても、低温焼結セラミック層15にクラックが生じにくい。一方、ヤング率が一定の場合は、抗折強度が高い方が、金属板14と低温焼結セラミック層15との間の熱膨張係数差により圧縮応力が生じても、低温焼結セラミック層15にクラックが生じにくい。つまり、低温焼結セラミック層15のヤング率を120GPa未満と低く、かつ抗折強度を200MPa以上と高くすることにより、上記圧縮応力による低温焼結セラミック層15でのクラック発生を効果的に防止することが可能となる。
 なお、金属板14と低温焼結セラミック層15との25~400℃での平均熱膨張係数差が9ppm/℃を超えると、ヤング率および抗折強度が上記のような範囲内であっても、熱膨張係数差による応力で、金属板14との界面で低温焼結セラミック層15にクラックが発生する。
 上述の金属板14と低温焼結セラミック層15との25~400℃での平均熱膨張係数差が4ppm/℃以上とされると、金属ベース基板4の表面に形成される導体、たとえば表面導体18についての耐剥離強度を大きく向上させることができる。これは、金属板14から低温焼結セラミック層15に所定以上の圧縮応力が付与されているからである。
 上述したように、この発明では、低温焼結セラミック層15のヤング率は120GPa未満とされ、かつ抗折強度は200MPa以上とされるが、これらヤング率の下限値および抗折強度の上限値については、金属ベース基板12の製造技術上の観点から規定され得る。すなわち、ヤング率が40GPa未満の低温焼結セラミック層15を作製することは困難であるため、ヤング率の下限値は40GPaとされ、他方、抗折強度が600MPaより高い低温焼結セラミック層15を作製することは困難であるため、抗折強度の上限値は600MPaとされることが好ましい。
 以上説明した実施形態では、金属板14の上に形成される低温焼結セラミック層15が、複数の低温焼結セラミック層15と拘束層16とを交互に積層した積層体部分17の一部を構成するものであったが、金属板の上に低温焼結セラミック層のみが形成された構造を有する金属ベース基板に対しても、この発明を適用することができる。また、金属板と低温焼結セラミック層との間に接合ガラス層を形成していてもよい。
 次に、この発明に基づいて実施した実験例について説明する。
 [複合グリーンシートの作製]
 BaCO、Al(コランダム)、およびSiO(クオーツ)の各粉末を用意し、これらを混合した混合粉末を840℃の温度で120分間仮焼することによって、BaO:37.0重量%、Al:11.0重量%、およびSiO:52.0重量%の含有比率となる原料粉末1を作製した。
 他方、BaCO、Al(コランダム)、およびSiO(アモルファス)の各粉末を用意し、これらを混合した混合粉末を840℃の温度で120分間仮焼することによって、BaO:37.0重量%、Al:11.0重量%、およびSiO:52.0重量%の含有比率となる原料粉末2を作製した。
 次に、上記原料粉末1、原料粉末2、MnCO粉末、Mg(OH)粉末、TiO粉末、およびAl(コランダム)粉末を、表1に示す秤量比率をもって秤量し、分散剤が添加された有機溶剤中で混合し、後に樹脂および可塑剤を添加してさらに混合して、低温焼結セラミック材料を含む低温焼結セラミックスラリーを得た。
 次に、低温焼結セラミックスラリーを脱泡した後、ドクターブレード法により、厚み40μmの低温焼結セラミックグリーン層となるべきセラミックグリーンシートを作製した。
 なお、表1に示した種々の成分のうち、原料粉末2は、熱膨張係数を下げるために用いられたものである。上記原料粉末1および2にそれぞれ含まれるSiOに関して、原料粉末2に含まれるアモルファスは、原料粉末1に含まれるクオーツより低い熱膨張係数を有しているためである。また、MnCOは、焼結助剤として機能するものである。MnCOが多くなると抗折強度は低下する。また、原料粉末1とは別に加えられるクオーツは、熱膨張係数を上げるために用いられたものである。また、原料粉末1または2とは別に加えられるAlは、ヤング率を上げるために用いられたものである。
 他方、BaO、Al、SiO、MgO、B、およびLiOからなるガラス粉末とAl粉末とを、40重量部:60重量部の比率で、分散剤が添加された有機溶剤中で混合し、後に樹脂および可塑剤を添加してさらに混合して、難焼結性セラミック材料を含む難焼結性セラミックスラリーを得た。
 次に、難焼結性セラミックスラリーを脱泡した後、前述したセラミックグリーンシート上で、ドクターブレード法により、厚み3.0μmをもってシート状に成形した。このようにして、上記セラミックグリーンシートによって与えられた低温焼結セラミックグリーン層と、難焼結性セラミックスラリーから成形された難焼結性セラミックグリーン層とが重ね合わされた複合グリーンシートを得た。
 なお、上記難焼結性セラミックスラリーを単独で成形して得られたセラミック成形体は、後述する焼成条件で焼成しても、焼結しないことが確認されている。
Figure JPOXMLDOC01-appb-T000001
 [未焼成の評価用試料の作製]
 上記複合グリーンシートを10枚積層し、温度80℃、圧力150MPaの条件でプレスし、平面寸法30mm□の未焼成の第1の評価用試料を作製した。
 この第1の評価用試料は、焼成後において、金属ベース基板における低温焼結セラミック層および拘束層からなる積層体部分と同様の構成を有するものであるが、これ単独で、後述する焼成収縮率、熱膨張係数、ヤング率および抗折強度評価のための試料として供した。
 また、金属板として、厚み0.8mmの銅板を用意し、この銅板上に、上記複合グリーンシートを、10枚積層し、温度80℃、圧力150MPaの条件でプレスし、平面寸法30mm□の焼成前の金属ベース基板と同様の構成を有する未焼成の第2の評価用試料を作製した。ここで、複合グリーンシートは、低温焼結セラミックグリーン層が銅板に接するように配置した。
 この第2の評価用試料は、後述するクラック評価のための試料として供した。
 また、上記第2の評価用試料の作製途中の複合グリーンシートの積層工程において最上層に位置すべき複合グリーンシートとして、その難焼結性セラミックグリーン層側の主面に、銅ペーストを用いて、平面寸法2mm□の表面導体を20個分布させて形成したものを用いたことを除いて、第2の評価用試料の場合と同様の操作を経て、未焼成の第3の評価用試料を作製した。
 この第3の評価用試料は、後述する表面導体固着強度測定のための試料として供した。
 [焼成]
 上記第1、第2および第3の評価用試料を、還元性雰囲気中、表2の「焼成温度」の欄に示す温度で180分間焼成した。
 [評価]
 表2に示すように、「焼成収縮率」、「熱膨張係数」、「ヤング率」および「抗折強度」を、第1の評価用試料によって評価した。
 特に、「焼成収縮率」については、平面寸法30mm□の未焼成の第1の評価用試料の一辺の長さ100mmから焼成後の第1の評価用試料の一辺の長さを引いた値を100mmで除し、100倍した値を焼成収縮率[%]とした。
 また、「熱膨張係数」については、焼成後の第1の評価用試料の25~400℃での平均熱膨張係数を求めた。この「熱膨張係数」については、銅の熱膨張係数である17ppm/℃との差を求め、これを表3の「銅板との熱膨張係数差」の欄に示した。
 なお、上記の「焼成収縮率」、「熱膨張係数」、「ヤング率」および「抗折強度」の評価は、第1の評価用試料、すなわち、低温焼結セラミック層と拘束層との積層体について行なったものであるが、拘束層にも低温焼結セラミック材料が浸透しているので、低温焼結セラミック層単独で評価したものと実質的に同等と見なすことができる。
Figure JPOXMLDOC01-appb-T000002
 また、表3に示すように、「クラック」および「表面導体固着強度」を評価した。
 特に、「クラック」については、焼成後の第2の評価用試料の相対向する各端面から1mm内方の各位置での断面を走査型電子顕微鏡(SEM)により倍率1000倍で観察した。観察箇所は、1個の評価用試料の各端面につき30箇所、すなわち、両端面で合計60箇所とした。1観察視野でも、クラックまたは銅板と積層体部分との界面での剥離が確認されれば、「クラックあり:×」と判断し、他方、クラックまたは剥離クが1観察視野も確認されなければ、「クラックなし:○」と判断した。
 また、「表面導体固着強度」については、焼成後の第3の評価用試料の表面導体に、直径1mmのSnめっき被覆銅線をM705はんだで取付け、引張速度:2mm/分の条件でピール強度を測定した。そして、試料数20個について測定し、その平均値を表面導体固着強度とした。この「表面導体固着強度」は、「クラック」が「○」の試料についてのみ評価した。
 参考のため、第3の評価用試料に銅板がない場合、すなわち、銅板からの圧縮応力が付与されていない状態での表面導体固着強度を求めたところ、35Nであった。
Figure JPOXMLDOC01-appb-T000003
 表3に示すように、「銅板との熱膨張係数差」が9ppm/℃以下であり、かつ、表2に示すように、ヤング率が120GPa未満であり、かつ抗折強度が200MPa以上である、試料2~9、11および12では、表3に示すように、「クラック」が「○」であり、また、「表面導体固着強度」が、銅板がない場合の「35N」を上回っている。これらのことから、試料2~9、11および12によれば、低温焼結セラミック層と銅板との間での剥離や低温焼結セラミック層でのクラックを抑制することができ、また、表面導体について高い耐剥離強度を実現し得ることがわかる。
 また、特に試料6と試料7とを比較すれば、表3に示した「銅板との熱膨張係数差」は、試料6では「4.0ppm/℃」であり、試料7では「3.7ppm/℃」である。そして、表3に示した「表面導体固着強度」を比較すると、試料6では「43N」であり、試料7では「36N」である。このことから、「銅板との熱膨張係数差」が4ppm/℃以上とされることにより、表面導体についての耐剥離強度を大きく向上させ得ることがわかる。
 これらに対して、試料1では、表3に示すように、「銅板との熱膨張係数差」が9ppm/℃を超える「9.2ppm/℃」であり、「クラック」が「×」となっている。
 また、試料10では、表2に示す「ヤング率」が120GPaを超える「136GPa」であり、表3に示すように、「クラック」が「×」となっている。
 また、試料13では、表2に示す「抗折強度」が200MPa未満の「182MPa」であり、表3に示すように、「クラック」が「×」となっている。
 以上の実験例では、金属板として銅板を用いたが、銅板以外の金属板を用いた場合であっても同様の結果が得られることが確認されている。
11 電子部品装置
12 金属ベース基板
14 金属板
15 低温焼結セラミック層
16 拘束層

Claims (2)

  1.  金属板と、
     前記金属板の上に形成された低温焼結セラミック層と
    を備え、
     前記金属板の熱膨張係数は前記低温焼結セラミック層の熱膨張係数より大きく、前記金属板と前記低温焼結セラミック層との25~400℃での平均熱膨張係数差が9ppm/℃以下であり、かつ、
     前記低温焼結セラミック層のヤング率が120GPa未満であり、かつ抗折強度が200MPa以上である、
    金属ベース基板。
  2.  前記平均熱膨張係数差は4ppm/℃以上である、請求項1に記載の金属ベース基板。
PCT/JP2011/056914 2010-03-30 2011-03-23 金属ベース基板 WO2011122407A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012508231A JP5648682B2 (ja) 2010-03-30 2011-03-23 金属ベース基板
US13/630,044 US20130266782A1 (en) 2010-03-30 2012-09-28 Metal base substrate

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010076686 2010-03-30
JP2010-076686 2010-03-30

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/630,044 Continuation US20130266782A1 (en) 2010-03-30 2012-09-28 Metal base substrate

Publications (1)

Publication Number Publication Date
WO2011122407A1 true WO2011122407A1 (ja) 2011-10-06

Family

ID=44712117

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/056914 WO2011122407A1 (ja) 2010-03-30 2011-03-23 金属ベース基板

Country Status (3)

Country Link
US (1) US20130266782A1 (ja)
JP (1) JP5648682B2 (ja)
WO (1) WO2011122407A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160054191A1 (en) * 2013-03-25 2016-02-25 Endress+Hauser Gmbh+Co. Kg Sintered body comprising a plurality of materials and pressure measuring instrument comprising such a sintered body

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847286B2 (en) * 2014-04-18 2017-12-19 Halliburton Energy Services, Inc. High-temperature cycling BGA packaging

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10139560A (ja) * 1996-11-14 1998-05-26 Nippon Chemicon Corp セラミック基板
JP2000082774A (ja) * 1998-06-30 2000-03-21 Sumitomo Electric Ind Ltd パワ―モジュ―ル用基板およびその基板を用いたパワ―モジュ―ル
JP2001244376A (ja) * 2000-02-28 2001-09-07 Hitachi Ltd 半導体装置
JP2004256347A (ja) * 2003-02-25 2004-09-16 Kyocera Corp ガラスセラミック組成物、ガラスセラミック焼結体とその製造方法、並びにそれを用いた配線基板とその実装構造
JP2006284541A (ja) * 2005-04-05 2006-10-19 Kyocera Corp 測定用配線基板、プローブカード及び評価装置
JP2009203087A (ja) * 2008-02-26 2009-09-10 Kyocera Corp ガラスセラミックスおよびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5256469A (en) * 1991-12-18 1993-10-26 General Electric Company Multi-layered, co-fired, ceramic-on-metal circuit board for microelectronic packaging
US6709749B1 (en) * 1995-06-06 2004-03-23 Lamina Ceramics, Inc. Method for the reduction of lateral shrinkage in multilayer circuit boards on a substrate
US6143432A (en) * 1998-01-09 2000-11-07 L. Pierre deRochemont Ceramic composites with improved interfacial properties and methods to make such composites
JP2001015930A (ja) * 1999-06-30 2001-01-19 Kyocera Corp 多層配線基板およびその製造方法
JP3666321B2 (ja) * 1999-10-21 2005-06-29 株式会社村田製作所 多層セラミック基板およびその製造方法
JP2002368422A (ja) * 2001-04-04 2002-12-20 Murata Mfg Co Ltd 多層セラミック基板及びその製造方法
JP4029163B2 (ja) * 2002-07-18 2008-01-09 株式会社村田製作所 積層型セラミック電子部品およびその製造方法
US7186461B2 (en) * 2004-05-27 2007-03-06 Delaware Capital Formation, Inc. Glass-ceramic materials and electronic packages including same
JP2006237268A (ja) * 2005-01-28 2006-09-07 Kyocera Corp 配線基板
US7547369B2 (en) * 2006-08-31 2009-06-16 Ferro Corporation Method of making multilayer structures using tapes on non-densifying substrates
KR100825766B1 (ko) * 2007-04-26 2008-04-29 한국전자통신연구원 Ltcc 패키지 및 그 제조방법
WO2009025156A1 (ja) * 2007-08-17 2009-02-26 Murata Manufacturing Co., Ltd. セラミック組成物およびその製造方法、セラミック基板、ならびにセラミックグリーン層の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10139560A (ja) * 1996-11-14 1998-05-26 Nippon Chemicon Corp セラミック基板
JP2000082774A (ja) * 1998-06-30 2000-03-21 Sumitomo Electric Ind Ltd パワ―モジュ―ル用基板およびその基板を用いたパワ―モジュ―ル
JP2001244376A (ja) * 2000-02-28 2001-09-07 Hitachi Ltd 半導体装置
JP2004256347A (ja) * 2003-02-25 2004-09-16 Kyocera Corp ガラスセラミック組成物、ガラスセラミック焼結体とその製造方法、並びにそれを用いた配線基板とその実装構造
JP2006284541A (ja) * 2005-04-05 2006-10-19 Kyocera Corp 測定用配線基板、プローブカード及び評価装置
JP2009203087A (ja) * 2008-02-26 2009-09-10 Kyocera Corp ガラスセラミックスおよびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160054191A1 (en) * 2013-03-25 2016-02-25 Endress+Hauser Gmbh+Co. Kg Sintered body comprising a plurality of materials and pressure measuring instrument comprising such a sintered body
US9863831B2 (en) * 2013-03-25 2018-01-09 Endress + Hauser Gmbh + Co. Kg Sintered body comprising a plurality of materials and pressure measuring instrument comprising such a sintered body

Also Published As

Publication number Publication date
JPWO2011122407A1 (ja) 2013-07-08
US20130266782A1 (en) 2013-10-10
JP5648682B2 (ja) 2015-01-07

Similar Documents

Publication Publication Date Title
KR100451955B1 (ko) 세라믹 다층 기판의 제조방법 및 미소성의 복합 적층체
US20090004438A1 (en) Dielectric ceramic composition, ceramic substrate, and method for producing the same
JP5263226B2 (ja) 多層セラミック基板およびその製造方法
WO2007032167A1 (ja) セラミック多層基板およびその製造方法
JP6609622B2 (ja) 配線基板
WO2009139272A1 (ja) 多層セラミック基板およびその製造方法
JP2011040604A (ja) 積層型セラミック電子部品およびその製造方法
CN111096090B (zh) 陶瓷基板的制造方法、陶瓷基板以及模块
JP5880780B2 (ja) 絶縁性セラミックペースト、セラミック電子部品およびその製造方法
JP6077353B2 (ja) アルミナ質セラミックス、およびそれを用いた配線基板
KR101188770B1 (ko) 저온 소결 세라믹 재료, 저온 소결 세라믹 소결체 및 다층 세라믹 기판
JP5648682B2 (ja) 金属ベース基板
US20190295911A1 (en) Multilayer ceramic substrate and electronic device
JP5585649B2 (ja) 金属ベース基板およびその製造方法
CN108293302B (zh) 多层陶瓷基板及电子部件
JP4782397B2 (ja) 導体ペーストおよびそれを用いた配線基板の製造方法
JP5402776B2 (ja) 金属ベース基板の製造方法
JP2008037675A (ja) 低温焼結セラミック組成物、セラミック基板およびその製造方法、ならびに電子部品
US10457608B2 (en) Multilayer ceramic substrate and electronic device
JP2012156314A (ja) 多層配線基板
JP3688919B2 (ja) セラミック多層配線基板
JP2005191129A (ja) セラミック多層複合基板
JP5209563B2 (ja) 多層セラミック基板の製造方法
JP5533120B2 (ja) 多層セラミック基板の製造方法
JP2006228777A (ja) 導体ペースト及び配線基板の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11762639

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2012508231

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11762639

Country of ref document: EP

Kind code of ref document: A1