KR20010070347A

KR20010070347A - 테스트시 결함 셀들을 대체하기 위한 리던던시 회로를가지는 반도체 기억 장치

Info

Publication number: KR20010070347A
Application number: KR1020000081094A
Authority: KR
Inventors: 고시까와야스지
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1999-12-24
Filing date: 2000-12-23
Publication date: 2001-07-25
Also published as: TW594722B; JP2001243795A; US6452844B2; US20020122343A1; US20010005014A1; US6515921B2

Abstract

DRAM과 같은 반도체 기억 장치는 기존의 메모리 테스터(200)에 의하여 메모리 셀의 결함을 테스트하는 것이 가능하도록 설계되는데, 이는 결함 셀들을 찾아서 리던던시 회로에 의해 리던던시 셀들로 대체한다. 여기서, 기입 회로(40)는 다중-비트 데이터를 테스트 중인 메모리 셀 어레이의 메모리 셀들에 기입한다. 따라서, 다중-비트 데이터(DQ0-DQ15)는 판독 회로(50)에 의하여 메모리 셀 어레이로부터 판독되며 메모리 테스터(200)에 의해 원래의 데이터와 비교하여 메모리 셀 어레이에 대하여 "통과" 또는 "실패" 판정을 한다. 특히, 판독 회로는 동시에 대체가 되는 소정의 메모리 셀에 대응하는 소정의 비트(DQ0-DQ3) 수로 각각 구성된 다수의 소정의 데이터 세트에 대한 데이터 출력 회로(53) 및 데이터 압축 회로(54, 55, 55a)의 다수의 쌍으로 구성된다. 데이터 압축 회로는 어떤 유형의 소정의 데이터를 특정 논리값을 가지는 특정 데이터로 압축하는 배타적 OR 회로로 구성된다. 또는, 데이터 압축 회로는 다른 유형의 소정의 데이터를 특정 데이터로 압축하는 2개의 배타적 OR 회로(56, 57)를 사용하여 구성된다. 특정 데이터는 단일-비트 데이터로서 전달되는데, 이에 기초하여 메모리 테스터는 판독되는 소정의 데이터 비트에 대응하는 메모리 셀에 대한 "통과" 또는 "실패" 판정을 한다.

Description

테스트시 결함 셀들을 대체하기 위한 리던던시 회로를 가지는 반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE HAVING REDUNDANCY CIRCUIT FOR REPLACEMENT OF DEFECT CELLS UNDER TESTS}

본 발명은 결함 제거를 위한 리던던시 회로를 가지는 DRAM과 같은 반도체 기억 장치에 대한 것으로, 특히 결함 셀들이 메모리 테스터에 의한 테스트시 리던던시 셀들로 대체되는 반도체 기억 장치에 대한 것이다.

종래로부터, DRAM과 같은 큰 기억 용량을 가지는 반도체 기억 장치는 결함 셀의 제거를 위해 리던던시 회로를 구비하는데, 결함 셀들은 제조 수율을 높이기 위해 리던던시 셀들로 대체된다. 리던던시 셀들에 의해 결함 셀들을 제거하기 위해, 반도체 기억 장치들은 메모리 테스터에 의해 테스터되어 불량 어드레스를 사전에 검출하고, 불량 어드레스를 리던던시 회로 내의 퓨즈 회로에 프로그래밍 시킨다. 반도체 기억 장치의 통상적인 판독/기입 동작에 있어서, 외부로부터 주어진 어드레스가 사전 프로그래밍된 불량 어드레스와 일치하면, 반도체 기억 장치는 불량 어드레스에 의해 특정되는 정규 셀들(예컨데 결함 셀들)을 선택하지 못하도록 되며 리던던시 셀들이 대신 선택된다. 따라서, 결함 셀들을 리던던시 셀들로 대체함으로써 결함을 제거시킬 수 있다.

멀티-비트 구성(16비트 구성)을 가지는 반도체 기억 장치의 메모리 셀 어레이에 있어서, 결함 셀들은 리던던시 셀들로 대체되는데, 여러 I/O 포트에 대응하는 데이터를 저장하는 다수의 메모리 셀들이 일시에 대체된다. 16비트 데이터(DQ0 내지 DQ15)를 저장하도록 구성된 반도체 기억 장치에 있어서, 연속되는 4개의 데이터가 동시에 대체된다. 즉, 4개의 데이터(4비트)인 DQ0-DQ3, DQ4-DQ7, DQ8-DQ11 및 DQ12-DQ15에 대해 각각 동시에 대체가 이루어진다.

일반적으로, 메모리 테스터는 이하에서 설명하는 바와 같이 소정의 동작에 의해 반도체 메모리 셀들의 기능을 테스트하는데 사용된다.

각 어드레스에 대해 데이터가 반도체 기억 장치에 기입 및 판독된다. 판독된 데이터가 기대치와 일치하는지 여부를 판정한다. 모든 어드레스에 대해 판정 결과가 얻어진 후, 판정 결과들은 메모리 테스터의 페일(fail) 메모리에 저장된다. 메모리 테스터의 페일 메모리에 저장된 판정 결과 데이터를 사용하여, 정상적인 판독/기입 동작을 수행하는데 실패한 불량 어드레스들을 특정할 수 있다.

도 8 및 도 9를 참조하여 설명되는 바와 같이, 메모리 테스터의 페일 메모리 내에 판정 결과 데이터를 저장하기 위한 2종류의 방법이 있다.

즉, 도 8은 메모리 테스터(400)내에 제공된 데이터 판정부(401)가 테스트 대상인 반도체 기억 장치(300)로부터의 16비트 데이터(DQ0-DQ15)가 기대치들과 일치하는지 여부에 대한 판정을 수행하는 제1 방법을 도시한다. 따라서, 데이터 판정부(401)는 모든 비트들에 대해 판정 결과를 발생시키며, 판정 결과는 메모리 테스터(400)내의 페일 메모리(402)에 테스트 결과로서 저장된다.

도 9는 메모리 테스터(410)내에 제공된 데이터 판정부(411)가 반도체 기억 장치(300)로부터의 16비트 데이터(DQ0-DQ15)에 대해 판정을 수행하여, 판정 결과를 모든 비트에 대해 생성시키는, 제1 방법과 유사한 제2 방법을 도시한다. 판정 결과는 데이터 압축부(412)에 의해 압축되어 메모리 테스터(400)내의 페일 메모리(413)에 저장된다. 상기한 바와 같이, 다수의 결함 셀들의 다수의 리던던시 셀들로의 동시 대체가 리던던시 회로에 의해 다수의 데이터, 즉 DQ0-DQ3과 같은 4비트에 대해 수행된다. 여기서 소정의 4비트 내에서 어떤 비트가 실제로 불량인가를 인식할 필요는 없다. 즉, 소정의 4비트들 중 어느 것에 대해 결함이 발생했음을 인식하는 것으로 충분하다. 이 때문에, 데이터 압축부(412)는 리던던시 회로에 의해 동시에 대체되는 다수의 비트들 단위로 압축을 수행한다. 이에 의해, 결함 셀들을 제거하기 위한 필요 충분한 정보가 얻어진다. 도 8에 도시된 제1 방법에 비해, 도 9에 도시된 제2 방법은 페일 메모리의 용량이 감소될 수 있다는 장점을 가진다.

종래 기술에 의하면, 상기 반도체 기억 장치는 리던던시 회로에 의해 대체되는 비트 수에 상관없이 다중-비트 데이터(예컨데, DQ0-DQ15)를 직접 출력한다. 이는 반도체 기억 장치(300)의 용량 증가에 따라 페일 메모리(402)의 용량을 증가시킬 것을 요한다. 도 9의 경우에, 메모리 테스터(410)는 반도체 기억 장치(300)로부터 출력된 모든 비트(DQ0-DQ15)에 대해 데이터 판정부(411)가 생성시킨 판정 결과들을 압축하도록 설계된다. 따라서, 메모리 테스터(410)에 데이터 압축 기능(즉, 데이터 압축부(412))을 제공할 필요가 있다.

본 발명의 목적은, 메모리 테스터의 기능을 개발하고 향상시키기 위한 자본 투자 없이도 리던던시 셀들에 의해 대체되는 결함 셀들을 특정하기 위해 결함을 판정하는데 사용되는 데이터를 생성할 수 있는 반도체 기억 장치를 제공하는 것이다.

본 발명은 리던던시 회로에 의해 리던던시 셀들로 대체되어야 하는 결함 셀들을 찾아내는 기존 메모리 테스터에 의해서도 메모리 셀의 결함에 대한 테스트를 가능하게 하도록 구성된 DRAM과 같은 반도체 기억 장치를 제공한다. 여기서, 기입 회로는 테스트 중인 메모리 셀 어레이의 메모리 셀들에 다중-비트 데이터를 기입한다. 그리고 나서, 판독 회로가 메모리 셀 어레이로부터 다중-비트 데이터를 판독하며, 메로리 테스터가 이를 원래 데이터와 비교하여 메모리 셀들에 대한 '통과' 또는 '실패' 판정을 내린다. 특히, 판독 회로는 메모리 셀 어레이로부터 판독된 다중-비트 데이터를 구성하는 복수의 소정의 데이터 세트들에 대해 복수 쌍의 데이터 출력 회로 및 데이터 압축 회로를 가지도록 구성된다. 예컨데, 다중-비트 데이터는 16비트(DQ0-DQ15)로 구성되며 각 소정의 데이터는 동시에 대체되는 소정의 메모리 셀들에 대응하는 4비트(예컨데, DQ0-DQ3)로 구성된다.

데이터 압축 회로는, 소정의 데이터가 소정의 데이터 패턴을 가지는 경우, 소정의 데이터가 특정 논리값을 가지는 특정 데이터로 압축되는 배타적 OR 회로에 의해 구성된다. 또는, 데이터 압축 회로는 다른 종류의 소정 데이터를 특정 데이터로 압축시키는 2개의 배타적 OR 회로를 사용하여 구성된다. 즉, 제1 배타적 OR 회로는 모든 비트가 동일한 논리값으로 설정된 제1 종류의 소정 데이터를 특정 데이터로 압축시키며, 제2 배타적 OR 회로는 다른 논리값들의 조합에 해당하는 비트들로 이루어진 제2 종류의 소정 데이터를 특정 데이터로 압축시킨다.

특정 데이터는 메모리 셀 어레이로부터 판독된 소정 데이터 내의 단일-비트 데이터(예컨데, DQ0)로서 전달된다. 특정 데이터를 사용하여, 기존 메모리 테스터는 판독된 소정 데이터의 비트들에 대응하는 메모리 셀들에 대한 '통과' 또는 '실패' 판정을 용이하게 내릴 수 있다.

도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치에 있어서 메모리 셀 어레이의 레이아웃(layout)을 도시하는 도면;

도 2는 각 뱅크에 대한 반도체 기억 장치의 회로 구성을 도시하는 블록도;

도 3은 제1 실시예의 반도체 기억 장치에 있어서 메모리 셀 어레이 및 그 주변 회로의 구체적인 구성을 도시하는 블록도;

도 4는 메모리 테스터와 연결된 반도체 기억 장치의 주요 부분들을 도시하는 블록도;

도 5는 본 발명의 제2 실시예에 따른 메모리 테스터가 접속된 반도체 기억 장치의 내부 구성을 도시하는 블록도;

도 6은 도 5에 도시된 반도체 기억 장치에 사용되는 데이터 압축 회로의 구체적인 회로 구성의 일 예를 도시하는 회로도;

도 7은 본 발명의 제3 실시예에 따른 메모리 테스터가 접속된 반도체 기억 장치의 내부 구성을 도시하는 블록도;

도 8은 반도체 기억 장치의 다중-비트 출력을 판정하는 메모리 테스터의 일예를 도시하는 블록도; 및

도 9는 반도체 기억 장치의 다중-비트 출력을 판정하는 메모리 테스터의 다른 예를 도시하는 블록도.

< 도면의 주요 부분에 대한 부호의 설명 >

10 : 제어 회로

20 : 어드레스 생성 회로

21 : 내부 어드레스 생성 회로

22 : 행 디코더

23 : 행 어드레스 판정 회로

24 : 리던던시 행 디코더

25 : 열 디코더

26 : 열 어드레스 판정 회로

27 : 리던던시 열 디코더

30 : 메모리 셀 어레이

40 : 기입 회로

50 : 판독 회로

본 발명은 첨부한 도면을 참조하여 실시예들에 의해 더욱 상세히 설명된다.

제1 실시예

도 1은 본 발명의 제1 실시예에 의한 메모리 셀 어레이를 가진 반도체 기억 장치(100)의 개략 구성을 도시한다. 반도체 기억 장치(100)는 결함 셀들의 제거를 위한 리던던시 회로를 가진 DRAM으로서 구성된다. 기본적으로, 반도체 기억 장치(100)는 4개의 뱅크 즉 뱅크 A 내지 뱅크 D로 구성된다. 각 뱅크는 16 비트 데이터(DQ0-DQ15)를 저장하도록 설계되며, MA0 내지 MA3의 4개의 메모리 셀 어레이를 포함한다. 각 메모리 셀 어레이는 메모리 셀들을, 16진수 표현으로 "0" 내지 "1FF" 범위를 가지는 CAS(column address strobe) 및 16진수로 "0" 내지 "1FF"의 범위를 가지는 RAS(row address strobe)에 의해 정의되는 행렬 형태로 배열하여 구성된다.

각 뱅크에서, 16개의 데이터(DQ0 내지 DQ15)는 4개의 단위로 나누어져 각각 메모리 셀 어레이(MA0 내지 MA3)에 저장된다. 도 1에서, 제1 4비트 세트(즉, 데이터 DQ0 내지 DQ3)는 메모리 셀 어레이(MA0)에 저장되며, 제2 4비트 세트(즉, 데이터 DQ4 내지 DQ7)는 메모리 셀 어레이(MA1)에 저장되며, 제3 4비트 세트(즉, 데이터 DQ8 내지 DQ11)는 메모리 셀 어레이(MA2)에 저장되며, 그리고 제4 4비트 세트(즉, 데이터 DQ12 내지 DQ15)는 메모리 셀 어레이(MA3)에 저장된다.

총 64개의 리던던시 행들이 4개의 메모리 셀 어레이(MA0 내지 MA3)에 제공된다. 또한, 16개의 리던던시 열들이 각 메모리 셀 어레이에 제공된다.

도 2는 각 뱅크에 대한 반도체 기억 장치(100)의 회로 구성을 도시한다. 여기서, 제어 회로(10)는 판독/기입 동작을 제어하기 위해 제공된다. 특히, 제어 회로(10)는 외부(도 1에 도시되지 않음)로부터의 제어 신호(CNT)에 기초하여 동작 모드에 따라 내부 제어 신호들(참고 번호에 의해 표현되지 않음)을 생성시킨다.

어드레스 생성 시스템(20)은 외부로부터의 어드레스에 기초하여 메모리 셀 어레이(30)내의 메모리 셀들을 선택한다. 즉, 어드레스 생성 시스템(20)은 내부 어드레스 생성 회로(21), 행 디코더(22), 행 어드레스 판정 회로(23), 리던던시 행 디코더(24), 열 디코더(25), 열 어드레스 판정 회로(26) 및 리던던시 열 디코더(27)를 포함한다.

외부로부터 공급되는 어드레스 신호(ADD)에 응답하여, 내부 어드레스 생성 회로(21)는 행 어드레스(XA) 및 열 어드레스(YA)를 생성시킨다. 행 디코더(22)는 행 어드레스(XA)를 복호하여 메모리 셀 어레이(30)의 행을 선택하는데, 상세한 설명은 후술된다. 행 어드레스 판정 회로(23)는 외부로부터 지정된 행 어드레스가 불량 어드레스들에 해당하는 행 어드레스와 일치하는지 여부를 판정한다.

행 어드레스 판정 회로(23)의 판정 결과에 응답하여, 리던던시 행 디코더(24)는 메모리 셀 어레이(30)내의 리던던시 행들을 선택한다. 열 디코더(25)는 열 어드레스(YA)를 복호하여 메모리 셀 어레이(30)의 열을 선택한다. 열 어드레스 판정 회로(26)는 외부로부터 지정된 열 어드레스가 불량 어드레스에 해당하는 열 어드레스와 일치하는지 여부를 판정한다. 열 어드레스 판정 회로(26)의 판정 결과에 응답하여, 리던던시 열 디코더(27)는 메모리 셀 어레이(30)내의 리던던시 열들을 선택하는데, 그 상세한 설명은 후술한다.

행 어드레스 판정 회로(23)는 메모리 셀 어레이(30)내의 결함 셀들을 지정하는 불량 어드레스에 해당하는 행 어드레스를 저장하기 위한 퓨즈 회로를 구비한다. 또한, 열 어드레스 판정 회로(26)는 메모리 셀 어레이(30)내의 결함 셀들을 지정하는 불량 어드레스에 해당하는 열 어드레스를 저장하기 위한 퓨즈 회로를 구비한다. 이들 회로들은 불량 어드레스들을 퓨즈 회로들로 프로그래밍할 때 동작한다. 어떤 불량 어드레스도 퓨즈 회로들에 프로그래밍되지 않은 초기 상태에서는, 행 어드레스 판정 회로(23) 및 열 어드레스 판정 회로(26) 모두는 불활성 상태로 고정되며, 따라서, 결함 셀들의 리던던시 셀들로의 대체가 리던던시 행들 및 리던던시 열들에 의해 수행되지 않는다.

메모리 셀 어레이(30)는 도 1에 도시된 뱅크 A 내지 뱅크 D의 상기 메모리 셀 어레이들을 일반화시킨다. 즉, 메모리 셀 어레이(30)는 4개의 메모리 셀 어레이 세트(MA0 내지 MA3)로 구성된다. 메모리 셀 어레이(30)에서, 각 메모리 셀은 행 디코더(22), 리던던시 행 디코더(24), 열 디코더(25) 및 리던던시 열 디코더(27)의 동작에 의해 선택적으로 활성화된다. 기입 회로(40)는 외부(도시되지 않음)로부터 주어진 16비트 데이터(DQ0-DQ15)를 메모리 셀 어레이(30)에 기입한다. 판독 회로(50)는 메모리 셀 어레이(30)로부터 16비터 데이터(DQ0-DQ15)를 판독해낸다.

도 3은 메모리 셀 어레이(30) 및 그 주변 회로의 구체적 구성을 도시한다. 특히, 도 3은 4비트 데이터(DQ0-DQ3)를 저장하는데 사용되는 메모리 셀 어레이(30)의 일부를 도시한다. 여기서, 메모리 셀 어레이(30)의 행과 열들은 서로 규칙적으로 교차되도록 배선된 비트 라인과 워드 라인에 의해 정의된다. 열의 경우,4비트(DQ0-DQ3)에 각각 접속되는, 4개의 비트라인 쌍(BL0-BL3) 및 4개의 리던던시 비트 라인 쌍들(RBL0-RBL3)이 제공된다. 행이 경우, 비트 라인 쌍(BL0-BL3) 및 리던던시 비트 라인 쌍(RBL0-RBL3)과 수평으로 교차하도록 배선된 워드 라인(WL) 및 리던던시 워드 라인(RWL)이 제공된다. 또한, 메모리 셀들(31)(검은 점 표시 참조)은 워드 라인과 비트 라인의 교차점에 소정의 패턴으로 배열된다.

메모리 셀 어레이(30)는 정규 열들과 리던던시 열들을 포함한다. 여기서, 정규 열들은 비트 라인 쌍(BL0-BL3)의 배선의 반복에 의해 정의되며 열 디코더(YDEC)(25)에 의해 선택된다. 한편, 리던던시 열들은 리던던시 비트 라인 쌍(RBL0-RBL3)에 의해 정의되며 리던던시 열 디코더(YLDEC)(27)에 의해 선택된다. 또한, 메모리 셀 어레이(30)는 정규 행들과 리던던시 행들을 역시 포함한다. 여기서, 정규 행들은 워드 라인(WL)들에 의해 정의되며 행 디코더(XDEC)(22)에 의해 선택된다. 한편, 리던던시 행들은 리던던시 워드 라인(RWL)에 의해 정의되며 리던던시 행 디코더(RXDEC)(24)에 의해 선택된다.

"열"은 동일한 열 어드레스에 해당하는 메모리 셀들을 표시하며 계층 비트 라인 및 비트 라인 쌍이 아닌 단일 비트 라인과 같은 비트 라인의 임의의 공지된 구성에 의해 정의된다.

센스 증폭기(SA)는 각 비트 라인 쌍들의 단부에 접속된다. 상기한 바와 같이, 메모리 셀 어레이(30)는 4개의 센스 증폭기(SA)에 각기 접속된 4개의 비트 라인 쌍들의 각 세트에 대해 배선을 반복함으로써 실현된다. 4개의 센스 증폭기(SA)의 출력은 IO 버스들(35)을 통해 각각 4개의 데이터 증폭기들(51)에 공급된다. 데이터 증폭기(51)는 이들을 증폭시켜 4개의 출력 회로(52)를 통해 각각 4개의 데이터(DQ0-DQ3)를 제공한다. 데이터 증폭기(51) 및 출력 회로(52)는 도 2에 도시된 상기 판독 회로(50)의 주요 부분을 구성한다.

도 3은 4개의 데이터(DQ0-DQ3)를 저장하기 위한 상기 메모리 셀 어레이 MA0(도 1 참조)을 구현하는 메모리 셀 어레이(30)의 부분적인 회로 구성을 도시한다. 마찬가지로, 메모리 셀 어레이(30)는 데이터 DQ4-DQ7, 데이터 DQ8-DQ11, 및 데이터 DQ12-DQ15를 각각 저장하기 위한 상기 메모리 셀 어레이들(MA2, MA3, 및 MA1)을 각기 구현시키는 다른 회로 구성을 또한 포함한다.

도 3에 도시된 메모리 셀 어레이(30)는 서로 인접하게 배선된 4개의 비트 라인 쌍(BL0-BL3)이 서로 다른 소정의 I/O 포트에 속하는 4비트 데이터(DQ0-DQ3)에 각각 연관되도록 구성된다. 따라서, 4개의 데이터(DQ0-DQ3)에 대응하는 4 비트 라인 쌍들은 각기 결함 셀들이 리던던시 열들 또는 리던던시 행들에 의해 대체될 때 동시에 대체된다.

도 4는 판독 회로(50)의 내부 구성 및 테스트를 위해 반도체 기억 장치에 접속된 메모리 테스터(200)의 개략 구성을 도시한다.

도 4에서, 판독 회로(50)는 메모리 셀 어레이(30)로부터 판독된 4비트 데이터(DQ0-DQ3)를 출력하기 위한 데이터 출력 회로(53) 및 4비트 데이터를 소정의 데이터로 압축시키기 위한 4-입력 배타적 OR 회로에 해당하는 데이터 압축 회로(54)를 포함한다. 데이터 압축 회로(54)의 출력은 데이터(DQ0)의 터미널로 전달된다. 데이터 출력 회로(53)는 도 3에 도시된 상기 데이터 증폭기(51) 및 출력 회로(52)에 해당한다.

마찬가지로, 데이터 출력 회로 및 데이터 압축 회로 쌍이 각 4비트 데이터(DQ4-DQ7, DQ8-DQ11, 및 DQ12-DQ15)에 대해 제공된다. 3개의 4비트 데이터(DQ4-DQ7, DQ8-DQ11, 및 DQ12-DQ15) 각각에 제공된 3개의 데이터 압축 회로들의 출력은 데이터(DQ4, DQ8, 및 DQ12)의 터미널로 전달되며, 출력들은 여기로부터 메모리 테스터(200)에 제공된다.

테스트 회로(60)는 일련의 제어를 수행하여 테스트의 대상인 반도체 기억 장치(100)를 테스트 모드로 설정한다. 테스트 모드에서, 테스트 회로(60)는 데이터 출력 회로(53)를 불활성 시키는 동안에 데이터 압축 회로(54)를 활성화시킨다. 데이터 출력 회로(53) 및 데이터 압축 회로(54)의 각각은 테스트 회로(60)의 제어 하에서 불활성인 경우에 높아지는 출력 임피던스를 가진다. 구체적으로, 데이터 압축 회로(54)가 활성화되면, 불활성화 되는 데이터 출력 회로(53)의 출력 임피던스는 테스트 회로(60)의 제어 하에서 높아진다. 따라서, 데이터 압축 회로(54)의 출력은 데이터 출력 회로(53)의 출력에 의해 방해받지 않고 데이터(DQ0)의 터미널에 직접 가해진다.

도 4에 도시된 메모리 테스터(200)는 데이터 판정부(201) 및 페일 메모리(202)를 포함한다. 데이터 판정부(201)는 반도체 기억 장치(100)의 출력 데이터가 기대치와 일치하는지 여부를 판정한다. 페일 메모리(202)는 데이터 판정부(201)에 의해 생성된 판정 결과를 저장한다. 기본적으로, 메모리 테스터(200)는 도 8에 도시된 종래의 반도체 기억 장치에 사용되는 상기 메모리 테스터(400)와 유사하게 작동한다. 도 4에는 데이터와 함께 어드레스들을 발생시키기 위한 메모리 테스터(200)의 소정의 동작에 관한 구체적인 도시가 생략되어 있다. 즉, 메모리 테스터(200)는 테스트의 내용에 따라서 반도체 기억 장치(100)에 어드레스들 및 데이터를 생성시키고 출력한다.

다음으로, 본 실시예의 반도체 기억 장치(100)의 작동에 관하여 도 4를 참조하여 설명한다. 여기서는, 판독 회로(50)의 작동의 관점에서 결함 셀을 나타내는 불량 어드레스를 획득하기 위해 메모리 테스터(200)에 의해 수행되는 테스트의 일예에 관하여 설명한다.

특정한 타이밍에 반도체 기억 장치(100)의 소정의 터미널에 외부(도시되지 않음)로부터 신호가 가해지면, 테스터 회로(60)의 제어 하에서 데이터 출력 회로(53)는 불활성되는 반면에 데이터 압축 회로(54)는 활성화된다.

그 다음, 메모리 테스터(200)는 데이터를 반도체 기억 장치(100)에 기입한다. 구체적으로, 메모리 테스터(200)는 어드레스들을 지정하며, 같은 논리값으로 설정된 비트들(DQ0-DQ15)로 구성된 16비트 데이터는 반도체 기억 장치(100)의 기입 회로(40)에 의해 메모리 셀 어레이(30)에 기입된다. 여기서, 16비트 데이터(DQ0-DQ15)의 모든 비트가 같은 논리값(예컨데, 논리값 "1" 또는 "0")으로 설정될 필요는 없는데, 다시 말하면, 본 발명의 시스템은 단지, 동시에 대체되는, 적어도 4개의 연속적인 비트들만 같은 논리값으로 설정되는 것을 요구한다. 예를 들면, 4비트 데이터(DQ0-DQ3)의 모든 비트들 및 4비트 데이터(DQ8-DQ11)의 모든 비트들은 같은 논리값인 "1"로 설정되고, 반면에 4비트 데이터(DQ4-DQ7)의 모든 비트들 및 4비트 데이터(DQ12-DQ15)의 모든 비트들은 같은 논리값인 "0"으로 설정된다. 간단히 말하면, 임의적으로 논리값을 설정하는 것은 가능한데, 그 논리값들은 테스트의 내용에 따라 데이터의 연속적인 비트에 설정된다.

메모리 셀 어레이(30)에 16비트 데이터(DQ0-DQ15)를 기입하는 기입 동작을 끝내고 나면, 메모리 테스터(200)는 반도체 기억 장치(100)에 대하여 판독 동작을 수행한다. 구체적으로, 어드레스 생성 시스템(20)(도 2 참조)은 메모리 셀 어레이(30)의 메모리 셀들을 선택적으로 지정하며, 지정된 메모리 셀은 활성화되어 데이터를 판독해낸다. 이 때, 어떤 불량 어드레스도 행 어드레스 판정 회로(23) 및 열 어드레스 판정 회로(26)에 프로그램되지 않는다. 즉, 이들 회로들은 불활성 상태로 놓여지며, 메모리 셀 어레이(30)의 "정규" 메모리 셀들로부터 데이터를 판독한다.

도 4에 도시된 반도체 기억 장치(100)에 있어서, 4비트 데이터(DQ0-DQ3)는 메모리 셀 어레이(30)로부터 판독되어 판독 회로(50)의 데이터 압축 회로(54)에 제공되며, 여기서 4비트 데이터는 1비트 데이터로 압축된다. 즉, 동시에 대체가 되는 4비트 데이터가 1비트로 압축된다.

데이터 압축 회로(54)는 단지 소정의 데이터(예컨데, 4비트 데이터(DQ0-DQ3) 또는 메모리 셀 어레이(30)로부터 판독되는 소정의 비트 수의 데이터)를 특정 데이터로 압축하는 기능을 한다. 구체적으로, 데이터 압축 회로(54)는 메모리 셀 어레이(30)로부터 판독된 4비트 데이터에 대하여 배타적 OR 동작을 수행하며, 여기에서 4비트 데이터의 모든 비트가 같은 논리값을 가지면 논리값 "0"의 1비트 데이터를생성시키거나 4비트 데이터 중 적어도 하나의 비트가 논리값이 다르면 논리값 "1"의 1비트 데이터를 생성시킨다. 1비트 데이터는 데이터(DQ0)의 터미널에 전달된다.

마찬가지로, 다른 데이터 압축 회로들(도 4에 특정적으로 도시되지 않음)도 4비트 데이터(DQ4-DQ7), 4비트 데이터(DQ8-DQ11), 및 4비트 데이터(DQ12-DQ15)를 각각 압축하여, 3개의 1비트 데이터가 생성되어 데이터(DQ4, DQ8, 및 DQ12)의 3개의 터미널에 각각 전달된다. 결과적으로, 데이터 압축 회로(54)는 4개의 압축 데이터를 생성하며, 이들 데이터는 메모리 테스터(200)에 데이터(DQ0, DQ4, DQ8, 및 DQ12)로서 각각 제공된다.

따라서, 메모리 테스터(200)는 반도체 기억 장치(100)로부터 압축된 데이터를 데이터(DQ0, DQ4, DQ8, 및 DQ12)로서 입력하며, 이들 데이터는 데이터 판정부(201)로 전달된다. 데이터 판정부(201)는 각 데이터가 기대치와 일치하는지 여부를 판정한다. 여기서, 각 데이터는 동시에 대체되는 원래의 4비트 데이터의 압축 결과에 해당한다. 따라서, 데이터 판정부(201)는 동시에 대체되는 4비트 데이터의 각 단위로 통과/실패 데이터 판정을 수행한다.

메모리 테스터(200)가 비트들이 모두 같은 논리값 "1"로 설정된 16비트 데이터(DQ0-DQ15)를 반도체 기억 장치(100)의 메모리 셀 어레이(30)에 기입한다고 하자. 이 경우에, 판독 회로(50)의 모든 데이터 압축 회로(54)가 논리값 "0"으로 설정된 같은 1비트 데이터를 출력할 것으로 예상된다. 메모리 어레이 셀(30)이 결함을 포함하지 않으면, 데이터 판정부(201)는 반도체 기억 장치(100)로부터 출력된모든 데이터(DQ0, DQ4, DQ8, 및 DQ12)가 기대치 "0"과 일치하는지 여부를 판정한다. 따라서, 데이터 판정부(201)는 반도체 기억 장치(100)로부터 출력된 모든 데이터에 대하여 "통과" 판정을 한다.

예를 들어, 메모리 셀 어레이(30)가 메모리 셀 어레이(30)로부터 판독된 데이터(DQ3)에 대해 결함 셀을 포함하고 있다고 하자. 이 경우에, 4비트 데이터(DQ0-DQ3)를 압축하기 위한 데이터 압축 회로(54)는 논리값 "1"로 설정되어 데이터(DQ0)에 가해지는 1비트 데이터를 생성시킨다. 메모리 테스터(200)가 반도체 기억 장치(100)로부터 입력하는 4개의 데이터(DQ0, DQ4, DQ8, 및 DQ12) 중에서, 단지 데이터(DQ0)만 논리값 "1"을 가지며, 이는 기대치 "0"과 일치하지 않는다. 따라서, 데이터 판정부는 데이터(DQ0)에 대하여 "실패" 판정을 한다.

배타적 OR 회로의 공지된 성질에 의하면, 데이터 압축부(54)는 4비트 데이터(DQ0-DQ3)의 비트들 중에서 적어도 하나가 메모리 셀 어레이(30)의 결함 셀로부터 판독되면 논리값 "1"의 1비트 데이터를 생성시킨다. 이런 이유로, 데이터 압축 회로(54)의 출력에 기초하여, 4비트 데이터(DQ0-DQ3)의 비트들 중에서 어떤 것에 결함이 위치하는지에 대하여 판정을 내리는 것은 불가능하다.

결함 셀이 리던던시 셀로 대체되는 메모리 셀 어레이에서 동시에 대체가 되는 다수의 비트들 중에서 어디에 결함이 위치하는지에 대하여 정보를 얻을 필요는 없다. 다시 말하면, 메모리 셀 어레이에서 동시에 대체가 되는 다수의 비트들 중에서 어떤 비트에 결함이 있다는 것에 대한 정보를 얻는 것으로 충분하다. 결함 셀이 데이터(DQ3)에 해당하는 상기예에서, 결함이 있는 데이터(DQ3)를 특정할 필요는 없는데, 다시 말하면, 대체의 단위에 해당하는 4비트 데이터(DQ0-DQ3)의 비트들 중의 어느 하나에 결함이 있는 것을 검출하는 것으로 충분하다. 따라서, 본 실시예는 데이터 압축 회로(54)로부터 출력된 압축된 데이터에 기초하여 불량 어드레스를 효과적으로 특정할 수 있으며, 이는 결함 셀들의 제거를 위해 필요하다.

상기 본 실시예에 의하면, 데이터 압축 회로(54)에 입력되는 4비트 데이터의 비트들 사이에서 불일치를 일으키는 결함 모드을 검출하는 것이 가능하다. 이러한 불일치는 메모리 셀 단위로 데이터의 퇴화가 생기는 비트 결함에 의해 야기되거나, 또는, 예를 들면, 비트 라인 단위로 데이터의 퇴화가 생기는 열 결함에 의해 야기된다. 본 실시예는 비트들이 동시에 대체되는 4비트 데이터가 1비트 데이터로 압축되도록 설계되었기 때문에, 메모리 테스터(200)의 페일 메모리(202) 용량을 감소시키는 것이 가능하다.

제2 실시예

다음으로, 본 발명의 제2 실시예가 도 5 및 도 6을 참조하여 설명된다.

도 5는 본 발명의 제2 실시예에 따라 메모리 테스터에 접속된 반도체 기억 장치(101)의 내부 구성을 도시하는데, 여기에서 도 4에 도시된 것과 같은 부분은 같은 참조 번호로 표시된다. 도 4에 도시된 제1 실시예의 반도체 기억 장치(100)와 비교하여, 도 5에 도시된 제2 실시예의 반도체 기억 장치(101)는 데이터 압축 회로(54)를 데이터 압축 회로(55)로 대체한다. 도 5에는 상세한 도시가 생략되었지만, 4비트 데이터와 각각 접속된 4개의 데이터 압축 회로(55) 세트가 제공된다. 데이터 압축 회로(55)는 2개의 배타적 OR 회로(56, 57) 및 선택 회로(58)로 구성된다. 2개의 배타적 OR 회로 각각은 1개의 출력 및 4비트 데이터(DQ0-DQ3)의 4비트를 입력하기 위한 4개의 입력을 각각 가지는데, 이러한 회로들은 서로 다르게 동작한다. 즉, 배타적 OR 회로(56)는, 예컨데 10진법 표기로 "0,0,0,0" 및 "1,1,1,1"과 같이, 비트들이 모두 같은 논리값으로 설정된 4비트 데이터를 논리값 "0"을 가지는 특정 1비트 데이터로 압축한다. 부정 연산이 실행된 2개의 입력를 가지는 배타적 OR 회로(57)는, 예컨데 10진법 표기로 "1,0,1,0" 및 "0,1,0,1"과 같이, 비트들이 동일한 논리값으로 설정되지 않은 4비트 데이터를 특정 1비트 데이터로 압축한다. 선택 회로(58)는 배타적 OR 회로(56)의 출력 또는 배타적 OR 회로(57)의 출력 중의 하나를 선택한다.

특히, 배타적 OR 회로(56)는 메모리 셀 어레이(30)로부터 판독된 4비트 데이터(DQ0-DQ3)의 4개의 비트를 입력하는 4개의 포지티브 로직 입력을 가진다. 배타적 OR 회로(57)는 메모리 셀 어레이(30)로부터 판독된 4비트 데이터(DQ0-DQ3)내에 DQ1 과 DQ3을 입력하기 위한 2개의 포지티브 로직 입력 및 DQ0 과 DQ2를 입력하기 위한 2개의 네가티브 로직 입력을 가진다. 테스트 회로(60)의 제어하에서, 배타적 OR 회로(56) 또는 배타적 OR 회로(57)가 선택적으로 작동하여 4비트 데이터(DQ0-DQ3)에 대하여 배타적 OR 동작을 수행한다.

테스트 회로(60)의 제어하에서, 선택 회로(58)는 현재 작동중인 배타적 OR 회로(56)의 출력 또는 배타적 OR 회로(57)의 출력을 선택한다. 따라서, 데이터 압축 회로(55)는 배타적 OR 회로(56, 57)의 출력들 중의 하나를 데이터(DQ0)의 터미널에 출력한다.

마찬가지로, 3개의 데이터 압축 회로가 메모리 셀 어레이(30)로부터 판독된 3개의 4비트 데이터, 즉, 4비트 데이터(DQ4-DQ7), 4비트 데이터(DQ8-DQ11), 및 4비트 데이터(DQ12-DQ15)를 압축하기 위하여 제공된다. 4비트 데이터(DQ0-DQ3)를 압축하는 데이터 압축 회로(55)와 마찬가지로, 4비트 데이터(DQ4-DQ7)를 압축하는 데이터 압축 회로는 1비트 데이터를 생성시켜 이를 데이터(DQ4)의 터미널로 전달하며, 4비트 데이터(DQ8-DQ11)를 압축하는 데이터 압축 회로는 1비트 데이터를 생성시켜 이를 데이터(DQ8)의 터미널로 전달하며, 그리고 4비트 데이터(DQ12-DQ15)를 압축하는 데이터 압축 회로는 1비트 데이터를 생성시켜 이를 데이터(DQ12)의 터미널로 전달한다. 따라서, 반도체 기억 장치(100)의 4개의 데이터 압축 회로(55)는 4개의 데이터 DQ0, DQ4, DQ8, 및 DQ12를 메모리 테스터(200)에 출력한다.

데이터 출력 회로(53)가 활성화되는 통상 모드에서, 테스트 회로(60)의 제어하에서 선택 회로(58)의 출력 임피던스는 높아진다. 따라서, 통상적인 메모리 셀에 제공되는 데이터 출력 회로(53)의 출력들은 데이터 압축 회로(55)의 출력에 의해 방해받지 않는다. 테스트 모드에서, 테스트 회로(60)의 제어하에서 데이터 출력 회로(53)의 출력 임피던스는 높아지며, 데이터 압축 회로(55)의 출력은 데이터 출력 회로(53)의 출력에 의해 방해받지 않는다.

도 6은 데이터 압축 회로(55)의 동작을 실현하는 구체적인 회로 구성의 일예를 도시한다. 도 6에서, 참조 기호 RWBS0 내지 RWBS3은 메모리 셀 어레이(30)와 데이터 압축 회로(55)의 접속을 위한 판독/기입 버스의 라인들을 나타내며, 참조 기호 OCRST는 데이터 패턴을 구별시키는 제어 신호를 나타내며, 참조 번호 5801 내지 5811은 인버터들을 나타내며, 참조 번호 5821 내지 5824는 각각이 p형 MOS 트랜지스터의 쌍 및 n형 MOS 트랜지스터의 쌍으로 구성된 전달(transfer) 게이트들을 나타내며, 그리고 참조 번호 5831 내지 5833은 NAND 회로들을 나타낸다. 또한, 참조 문자 TOCIO는 테스트 모드에서 활성화되고 논리값 "1"로 설정되는 신호를 나타내며, 그리고 참조 문자 TOUT는 데이터 압축 회로(55)의 출력 신호, 즉 선택 회로(58)의 선택된 출력 신호를 나타낸다.

도 6의 회로 구성에서, 제어 신호(OCRST)가 논리값 "1"에 설정되면, 전달 게이트(5821, 5823)는 ON이 되는 반면에 전달 게이트(5822, 5824)는 OFF가 된다. 따라서, 판독/기입 버스의 라인들(RWBS0-RWBS3)에 각각 가해지는 4비트의 데이터는 NAND 회로(5831)의 4개의 입력에 직접 전달되며, 반면에 이들은 또한 인버터(5804, 5806, 5809 및 5811)를 거쳐서 NAND 회로(5832)의 4개의 입력에 전달된다. 즉, NAND 회로(5831)는 4비트 데이터를 포지티브 로직에 의해 입력하며, 반면 NAND 회로(5832)는 4비트 데이터를 네가티브 로직에 의해 입력한다. 그 결과, 도 6의 회로 구성의 상기 요소들은 배타적 OR 회로(56)의 역할을 한다.

제어 신호(OCRST)가 논리값 "0"에 설정이 되면, 전달 게이트(5821, 5823)는 OFF가 되며 반면 전달 게이트(5822, 5824)는 ON이 된다. 따라서, 판독/기입 버스의 라인들(RWBS0-RWBS3)에 각각 가해지는 4비트의 데이터는 네가티브 로직에 의해 NAND 회로(5831)의 4개의 입력에 전달되며, 반면 이들은 또한 포지티브 로직에 의해 NAND 회로(5832)의 4개의 입력에 전달된다. 그 결과, 도 6의 회로 구성의 상기 요소들은 배타적 OR 회로(57)의 역할을 한다.

다음으로, 제2 실시예의 작동이 보다 상세하게 설명된다.

편의상, 4비트 데이터(DQ0-DQ3)의 논리값의 각 조합은 데이터 패턴이라 불린다. 제2 실시예는 4개의 데이터 패턴, 즉 10진법으로 "0,0,0,0", "1,1,1,1", "0,1,0,1" 및 "1,0,1,0",을 사용하여 테스트를 수행한다.

처음에는, 2개의 데이터 패턴, 즉 "0,0,0,0" 및 "1,1,1,1"을 사용하여 테스트가 행해진다. 여기서, 테스트 회로(60)는 데이터 압축 회로(55)를 제어하여 배타적 OR 회로(57)를 불활성시키는 반면에 배타적 OR 회로(56)를 활성화시키며, 활성화된 배타적 OR 회로(56)의 출력이 선택 회로(58)에 의해 선택된다.

상기 조건하에, 데이터 패턴 "0,0,0,0"이 메모리 셀 어레이(30)에 기입되며 그리고 이로부터 판독된다. 메모리 셀 어레이(30)로부터 판독되는 4비트 데이터(DQ0-DQ3)의 모든 비트들이 같은 논리값 "0"에 설정되면, 배타적 OR 회로의 4개의 입력 모두는 논리값이 서로 일치하며, 배타적 OR 회로(56)는 논리값 "0"을 가지는 특정 1비트 데이터를 발생시킨다. 따라서, 메모리 테스터는 논리값 "0"을 데이터(DQ0)로서 수신하여 "통과" 판정을 한다.

4비트 데이터(DQ0-DQ3)의 비트들 중의 어느 하나가 논리값 "1"에 설정되면, 배타적 OR 회로(56)의 4개의 입력들의 논리값에 있어서 불일치가 생기며, 배타적 OR 회로(56)는 논리값 "1"을 가진 1비트 데이터를 발생시킨다. 따라서, 메모리 테스터(200)는 데이터(DQ0)로서 논리값 "1"을 수신하여 "실패" 판정을 한다.

상기한 바와 같이, 메모리 테스터(200)는 데이터 패턴 "0,0,0,0"을 사용하여 테스트를 완료한다.

마찬가지로, 메모리 테스트(200)는 다른 데이터 패턴 "1,1,1,1"을 사용하여 테스트를 수행한다. 메모리 셀 어레이(30)로부터 판독된 4비트 데이터(DQ0-DQ3)의 모든 비트들이 같은 논리값 "1"에 설정되면, 배타적 OR 회로는 논리값 "0"을 가진 특정 1비트 데이터를 발생시킨다. 메모리 셀 어레이(30)에 결함 셀이 존재하기 때문에 4비트 데이터(DQ0-DQ3)의 비트들 중의 어느 하나가 논리값 "0"에 설정되면, 배타적 OR 회로는 논리값 "1"을 가진 1비트 데이터를 발생시킨다.

데이터 패턴 "0,0,0,0" 및 "1,1,1,1"을 사용하는 상기 테스트 모두에서, 메모리 셀 어레이(30)로부터 판독된 4비트 데이터(DQ0-DQ3)의 모든 비트가 논리값이 서로 일치할 경우에만, 데이터 압축 회로(55)는 논리값 "0"을 가진 특정 1비트 데이터를 출력하며, 그렇지 않으면, 논리값 "1"을 가진 1비트 데이터를 출력한다. 결과적으로, 모든 비트들의 논리값이 서로 일치하는 소정의 데이터 패턴을 메모리 셀 어레이(30)에 저장하는데 있어서 불량을 야기하는 결함의 존재를 검출하는 것이 가능하다.

다음으로, 메모리 테스터(200)는 데이터 패턴 "0,1,0,1"을 사용하여 테스트를 수행한다. 이 경우에, 테스트 회로(60)는 데이터 압축 회로(55)를 제어하여 배타적 OR 회로(56)를 불활성화 시키는 반면에 배타적 OR 회로(57)를 활성화시키며, 활성화된 배타적 OR 회로(57)의 출력이 선택 회로(58)에 의해 선택된다.

상기 조건하에서, 데이터 패턴 "0,1,0,1"은 메모리 셀 어레이(30)에 기입되며 그다음 이들로부터 판독된다. 메모리 셀 어레이(30)로부터 판독된 4비트 데이터(DQ0-DQ3)가 "0,1,0,1"의 데이터 패턴을 가지면, 네가티브 로직에 의해 논리값 "0"이 배타적 OR 회로(57)에 대한 입력이 되는 반면에 포지티브 로직에 의해 논리값 "1"이 배타적 OR 회로(57)에 대한 입력이 된다. 그러므로, 배타적 OR 회로(57)의 4개의 입력 모두가 논리값이 서로 일치하면, 배타적 OR 회로(57)는 논리값 "0"을 가지는 특정 1비트 데이터를 발생시킨다. 따라서, 메모리 테스터(200)는 데이터(DQ0)로서 논리값 "0"을 수신하여 "통과" 판정을 한다.

메모리 셀 어레이(30)로부터 판독된 4비트 데이터(DQ0-DQ3)가 데이터 패턴 "0,1,0,1"을 가지지 않으면, 논리값에 있어서 배타적 OR 회로(57)의 4개의 입력에 불일치가 생기며, 배타적 OR 회로(57)는 논리값 "1"을 가진 1비트 데이터를 발생시킨다. 따라서, 메모리 테스터(200)는 데이터(DQ0)로서 논리값 "1"을 수신하여 "실패" 판정을 한다.

마찬가지로, 메모리 테스터(200)는 다른 데이터 패턴 "1,0,1,0"을 사용하여 테스터를 수행하는데, 이는 메모리 셀 어레이(30)에 기입되며 이들로부터 판독된다. 메모리 셀 어레이(30)로부터 판독된 4비트 데이터(DQ0-DQ3)가 데이터 패턴 "1,0,1,0"을 가지면, 네가티브 로직에 의해 논리값 "1"이 배타적 OR 회로(57)에 대한 입력이 되는 반면에 포지티브 로직에 의해 논리값 "0"이 배타적 OR 회로(57)에 대한 입력이 된다. 따라서, 배타적 OR 회로(57)의 4개의 입력 모두가 논리값이 서로 일치하면, 배타적 OR 회로(57)는 논리값 "0"을 가지는 특정 1비트 데이터를 발생시키며, 메모리 테스터(200)는 데이터(DQ0)에 대하여 "통과" 판정을 한다. 논리값에 있어서 배타적 OR 회로(57)의 4개의 입력에 대하여 불일치가 생기면, 배타적 OR 회로(57)는 논리값 "1"을 가진 1비트 데이터를 발생시키며, 메모리 테스터(200)는 데이터(DQ0)에 대하여 "실패" 판정을 한다.

데이터 패턴 "0,1,0,1" 및 "1,0,1,0"을 사용하는 상기 테스트 모두에서, 메모리 셀 어레이(30)로부터 판독된 데이터의 인접한 비트들의 논리값이 서로 다른 경우에만, 데이터 압축 회로(55)는 논리값 "0"을 가진 특정 1비트 데이터를 출력한다. 따라서, 인접한 비트 라인에서 같은 논리값으로 퇴화되는 비트들의 데이터 퇴화를 야기하는 결함의 존재를 검출하는 것이 가능하다. 예를 들면, 결함이 인접한 비트 라인들 사이의 단락에 의해 야기되거나, 또는 4비트 데이터(DQ0-DQ3) 단위에 대응하는 4비트 라인 쌍들(BL0-BL3)의 각 단위에 결함이 생긴다.

제2 실시예에 따르면, 서로 인접하게 배열되고 리던던시 셀로 동시에 대체가 되는 인접한 메모리 셀들에 기입되는 다중 비트의 데이터에 다른 논리값이 포함된 경우에만 데이터 압축 회로(55)는 특정 1비트 데이터를 출력한다. 따라서, 동시에 대체가 일어나는 다중 셀의 각 유닛 단위로 퇴화를 검출하는 것이 가능하다.

도 5에서, 선택 회로(58)가 배타적 OR 회로(56, 57)의 출력들중의 어느 하나를 선택하는 제2 실시예가 설명된다. 데이터 압축 회로(55)를 수정하여 선택 회로(58)를 제외하는 것도 가능한데, 여기서 배타적 OR 회로(56, 57)의 출력 모두가 메모리 테스터(200)에 제공된다. 즉, 예를 들면, 배타적 OR 회로(56)의 출력은 데이터(DQ0)로서 전달되는 반면에 배타적 OR 회로(57)의 출력은 데이터(DQ1)로서 전달된다. 이 경우에, 테스트 중인 반도체 기억 장치(101)에 가해지는 데이터 패턴에 따라 데이터(DQ0 또는 DQ1) 중의 어느 하나가 선택된다는 점에서 메모리 테스터(200)에 수정이 필요하다.

상기 수정이 보다 구체적으로 서술된다. 같은 논리값으로 모두 설정된 다중 비트의 테스트 데이터가 반도체 기억 장치(101)에 가해지면, 메모리 테스터(200)는, 배타적 OR 회로(56)의 출력을 반영하는, 데이터(DQ0)를 선택하여, "통과" 또는 "실패" 판정을 한다. 다른 논리값들의 조합에 해당하는 다중 비트의 테스트 데이터가 반도체 기억 장치(101)에 가해지면, 메모리 테스터(200)는, 배타적 OR 회로(57)의 출력을 반영하는, 데이터(DQ1)를 선택하여, "통과" 또는 "실패" 판정을 한다. 그런데, 어떤 데이터가 선택될 것인지에 대한 결정은 메모리 테스터(200)에 소정의 테스트 프로그램을 구비함으로써 쉽게 구현될 수 있다.

배타적 OR 회로(56, 57)의 출력 모두가 메모리 테스터(200)에 제공되는 상기 수정에서, 데이터 압축 회로(55)로부터 선택 회로(58)를 제외하는 것이 가능하고 데이터 압축 회로(55)에서 선택 회로(58)를 제어하기 위한 신호를 제거하는 것도 가능하다. 따라서, 데이터 압축 회로(55)의 회로 구성을 단순화시키는 것이 가능하다.

제3 실시예

다음으로, 본 발명의 제3 실시예가 도 7을 참조하여 상세히 설명된다.

도 5에 도시된 제2 실시예에서, 선택 회로(58)는 배타적 OR 회로(56)의 출력 또는 배타적 OR 회로(57)의 출력 중의 하나를 선택하여 메모리 테스터(200)에 데이터(DQ0)를 제공한다. 제3 실시예는 2개의 배타적 OR 회로의 출력들이 데이터의 다른 터미널로 전달되도록 설계된다.

도 7은 본 발명의 제3 실시예에 따라 메모리 테스터(200)에 접속된 반도체기억 장치(102)를 도시하는데, 여기에서 도 4에 도시된 제1 실시예와 동일한 부분들은 같은 참조 번호에 의해 표시된다. 도 4에 도시된 제1 실시예의 반도체 기억 장치(100)와 비교하여, 도 7에 도시된 제3 실시예의 반도체 기억 장치(102)는 데이터 압축 회로(54) 대신에 2개의 배타적 OR 회로(56a, 57a)로 구성된 데이터 압축 회로(55a)가 제공되는 것을 특징으로 한다. 배타적 OR 회로(56a, 57a)는 기본적으로 도 5에 도시된 제2 실시예에 사용되는 상기 배타적 OR 회로(56, 57)에 해당한다. 다시 말하면, 테스트 회로(60)의 제어하에서, 배타적 OR 회로(56a, 57a)는 1비트 데이터를 각각 발생시켜 이를 다른 터미널에 전달한다. 즉, 배타적 OR 회로(56a)의 출력은 데이터(DQ0)의 터미널에 전달되며, 반면에 배타적 OR 회로(57a)의 출력은 데이터(DQ1)의 터미널에 전달된다.

상기 실시예들과는 달리, 제3 실시예는, 데이터 출력 회로(53)가 활성화되는 정규 모드에서, 테스트 회로(60)의 제어하에서 배타적 OR 회로(56a, 57a)의 출력 임피던스 모두가 높아져서, 데이터 출력 회로(53)의 출력들이 데이터 압축 회로(55a)의 출력들에 의해 방해받지 않도록 설계된다. 테스트 모드에서, 테스트 회로(60)의 제어하에서 데이터 출력 회로(53)의 출력 임피던스는 높아져서 데이터 압축 회로(55a)의 출력들이 데이터 출력 회로(53)의 출력들에 의해 방해받지 않는다. 제3 실시예의 다른 요소들은 제2 실시예의 요소들과 기본적으로 유사하다.

게다가, 제2 실시예는 테스트 회로(60)의 제어하에서 배타적 OR 회로(56) 또는 배타적 OR 회로(57) 중의 하나를 작동하도록 설계된다. 반대로, 제3 실시예는 테스트 회로(60)의 제어하에서 배타적 OR 회로(56a, 57a) 모두 작동되도록 설계된다. 제3 실시예는 배타적 OR 회로(56a, 57a)들 중의 하나를 선택적으로 작동시키도록 수정될 수 있다. 그러나, 배타적 OR 회로(56a, 57a)의 출력들이 다른 터미널로 전달되기 때문에, 필요에 따라 메모리 테스터(200)에 의해 출력들 중의 하나를 선택하는 것이 실행될 수 있다. 다시 말하면, 반도체 기억 장치(102)가 배타적 OR 회로(56a, 57a)들 중의 하나를 선택적으로 작동시켜야 할 실제적인 이유가 없다.

다음으로, 제3 실시예의 작동에 대해 상세히 설명한다.

기본적으로, 제3 실시예는 제2 실시예와 유사하게 작동한다. 따라서, 배타적 OR 회로(56a, 57a)의 각각은 소정의 데이터 패턴을 입력하여 특정 데이터를 발생시키며, 데이터 압축 회로(55a)는 메모리 셀 어레이(30)로부터 판독된 4비트 데이터를 전체로서 1비트 데이터로 압축한다. 특히, 데이터 패턴 "0,0,0,0" 또는 "1,1,1,1"을 사용하여 테스트하는 경우, 메모리 셀 어레이(30)로부터 판독된 4비트 데이터(DQ0-DQ3)의 모든 비트들의 논리값이 서로 일치할 경우에만, 배타적 OR 회로(56a)는 논리값 "1"을 가진 특정 1비트 데이터를 발생하여 데이터(DQ0)의 터미널에 출력한다.

데이터 패턴 "0,1,0,1" 또는 "1,0,1,0"을 사용하여 테스트 함에 있어, 메모리 셀 어레이(30)로부터 판독된 4비트 데이터(DQ0-DQ3)가 그러한 데이터 패턴을 가질 경우에, 배타적 OR 회로(57a)는 논리값 "0"을 가진 특정 1비트 데이터를 발생하여 데이터(DQ1)의 터미널에 출력한다. 따라서, 제2 실시예와 마찬가지로, 제3 실시예는 배타적 OR 회로(56a, 57a)의 출력에 기초하여 결함의 존재를 검출할 수 있다. 그리하여, 동시에 대체가 되는 다중 셀들의 단위로 생기는 데이터의 퇴화에해당하는 결함을 검출하는 것이 가능하다.

제2 실시예에서 서술한 바와 같이, 선택 회로(58)가 배타적 OR 회로(56, 57)의 출력들 중의 어느 하나를 메모리 테스터(200)에 제공한다. 반대로, 제3 실시예에서는 선택 회로(58)가 필요 없으므로, 예를 들면, 배타적 OR 회로(56a)의 출력은 데이터(DQ0)로서 전달되며 반면에 배타적 OR 회로(57a)의 출력은 데이터(DQ1)로서 전달된다. 즉, 제3 실시예에서는 배타적 OR 회로(56a, 57a)의 출력 모두를 다른 터미널을 거쳐 메모리 테스터(200)에 제공한다.

테스트 시 반도체 기억 장치(102)에 가해지는 데이터 패턴에 따라, 메모리 테스터(200)는 데이터 DQ0 또는 DQ1을 선택한다. 구체적으로, 비트들이 모두 같은 논리값으로 설정되는 4비트 데이터가 테스트 중인 반도체 기억 장치(102)에 가해지면, 메모리 테스터(200)는, 배타적 OR 회로(56a)의 출력을 반영하는, 데이터(DQ0)를 선택하여 "통과" 또는 "실패" 판정을 한다.

다른 논리값들의 조합에 해당하는 4비트 데이터가 테스트 중인 반도체 기억 장치(102)에 가해지면, 메모리 테스터(200)는, 배타적 OR 회로(57a)의 출력을 반영하는, 데이터(DQ1)를 선택하여 "통과" 또는 "실패" 판정을 한다. 데이터(DQ0, DQ1) 중의 하나를 선택하는 것은 메모리 테스터(200)에 테스트 프로그램을 구비함으로써 쉽게 실행될 수 있다.

상기한 바와 같이, 제3 실시예는 배타적 OR 회로(56a, 57a)의 출력 모두를 데이터(DQ0, DQ1)의 다른 터미널을 거쳐 메모리 테스터(200)에 제공하도록 설계된다. 이는 제2 실시예의 데이터 압축 회로(55)로부터 선택 회로(58) 및 제어 신호를 제거한다. 따라서, 제2 실시예와 비교하여 제3 실시예에서는 회로 구성을 단순화하는 것이 가능하다.

지금까지 서술한 바와 같이, 본 발명의 제1 내지 제3 실시예가 첨부되는 도면과 관련하여 순서대로 서술되었다. 본 발명은 상기 실시예에 반드시 한정될 필요가 없으며, 따라서, 본 발명의 기본적인 내용으로부터 이탈함이 없이 본 발명의 범위내에서 어떠한 변화나 수정도 포함될 수 있다. 수정들의 예들을 아래에 서술한다.

(1) 예를 들어, 상기 실시예는 데이터 압축 회로(50, 55, 및 55a)를 사용하여 4비트 데이터(DQ0-DQ3)의 각 단위에 대하여 메모리 셀들의 동시 대체를 수행한다. 본 발명에서 사용된 데이터 압축 방법은 반드시 상기 실시예들에 한정될 필요가 없다. 따라서, 데이터 압축이 동시에 대체가 되는 데이터의 각 단위에 대하여 실행되는 한 데이터의 어떠한 조합에 대하여 어떠한 형태의 데이터 압축을 사용하는 것도 가능하다.

(2) 테스트에 대하여, 각각 소정의 비트 수를 가진 2가지 형태의 데이터 패턴, 즉 비트들이 모두 같은 논리값으로 설정되는 제1 데이터 패턴 및 다른 논리값들의 조합에 해당하는 제2 데이터 패턴이 제공되는데, 제2 실시예에서는 이들 데이터 패턴의 각각을 특정 데이터로 압축한다. 항상 상기한 2가지 형태의 데이터 패턴을 제공할 필요가 있는 것은 아니다. 즉, 다른 논리값의 조합에 해당하는 다중 비트로 구성된 오직 하나의 데이터 패턴을 사용하는 것도 가능하며, 이는 특정 데이터로 유일하게 압축된다. 게다가, 상기 실시예에서는 메모리 셀 어레이로부터판독된 4비트 데이터를 특정 1비트 데이터로 압축한다. 그러나, 이런 실시예와는 무관하게, 원래의 데이터가 감소된 비트 수를 가지는 데이터로 압축되는 한 어떤 방법으로 데이터 압축을 수행하는 것도 가능하다.

(3) 제2 실시예에서는 배타적 OR 회로(56)의 출력 또는 배타적 OR 회로(57)의 출력 중의 하나를 선택하는 선택 회로(58)를 제공한다. 여기서, 배타적 OR 회로(56, 57)가 3개의 가능한 출력 상태, "1", "0", 및 "높은 임피던스"를 제공하는 3중상태 로직(tristate logic)을 가지면 선택 회로(58)를 생략하는 것도 가능하다. 즉, 배타적 OR 회로(56, 57)의 어느 하나가 작동하면, 다른 하나는 입력에서 높은-임피던스 상태에 놓이며, 배타적 OR 회로(56, 57)의 출력들은 서로 경쟁하지 않으며 "작동하는" 배타적 OR 회로의 하나의 출력이 반도체 기억 장치(101)의 소정의 터미널에 전달된다. 마찬가지로, 배타적 OR 회로(56a, 57a)에 대하여 3중상태 로직을 사용하여 제3 실시예도 수정될 수 있다.

(4) 제2 실시예에서는 배타적 OR 회로(56 또는 57)의 하나를 활성화시켜 메모리 셀 어레이(30)로부터 판독된 4비트 데이터에 대하여 배타적 OR 동작을 수행한다. 여기서, 제2 실시예는 제3 실시예와 마찬가지로 배타적 OR 회로(56, 57) 모두를 동시에 활성화시키도록 수정될 수 있다. 제2 실시예에서는 선택 회로(58)를 사용하여 "의미 있는" 압축된 데이터를 선택하기 때문에, 데이터 압축 회로(55)는 배타적 OR 회로(56, 57)의 하나로부터 출력되는 "의미 없는" 데이터를 선택하지 않는다. 이런 이유로, 비록 제2 실시예가 배타적 OR 회로(56, 57) 모두를 동시에 활성화시키도록 수정되어도 아무 문제가 없다.

(5) 제2 실시예에서는 배타적 OR 회로(56, 57)의 출력들 중의 하나를 선택하는 선택 회로를 가진다. 테스트 모드에서만, 출력들을 선택적으로 제공하기 위하여 배타적 OR 회로(56, 57)에 삼중상태 로직이 제공되도록 제2 실시예를 수정하는 것이 가능하다. 즉, 테스트 회로(60)의 제어하에서, 데이터 압축 회로(55)는 삼중상태 로직에 의해 선택적으로 작동하는 배타적 OR 회로(56, 57)의 출력들 중의 하나를 제공한다.

(6) 상기 모든 실시예에서는 1비트 데이터로 압축되는 4비트 데이터에 대하여 배타적 OR 동작을 수행함으로써 데이터 압축이 구현되는 것에 대하여 서술하고 있다. 데이터 압축은 기대치에 해당하는 기입 데이터를 판독 데이터와 비교하여 "통과" 또는 "실패" 판정을 하는 여러 가지 방법으로 구현될 수 있다.

(7) 상기 실시예들에서는 반도체 기억 장치의 예로서 배타적으로 DRAM에 관한 것이다. 본 발명은 반드시 DRAM에 한정될 필요가 없다. 즉, 본 발명은 반도체 기억 장치가 데이터의 다중 비트들에 대하여 동시에 메모리 셀들이 대체되는 것이 허용되는 범위까지 SRAM들 및 플레쉬 메모리들과 같은 어떠한 형태의 반도체 기억 장치에 대하여도 적용이 가능하다.

(8) 상기 실시예들에서는, 메모리 셀 어레이(30)에 어떤 결함도 없으면, 반도체 기억 장치 내에서 메모리 셀 어레이(30)에 기입된 기입 데이터는 메모리 셀 어레이(30)로부터 판독된 판독 데이터와 논리값이 일치해야만 한다는, 사전 조건하에서 서술되었다. 반도체 기억 장치 내에서 기입 데이터와 판독 데이터의 완전한 일치가 반드시 요구되는 것은 아니다. 즉, 본 발명은 외부 관점에서 볼 때 실질적으로 기입 데이터가 판독 데이터와 일치할 것을 요구한다. 그래서, 기입 데이터와 판독 데이터의 논리값의 일치 여부를 검출하는데 있어서의 기준을 반도체 기억 장치에 실제로 사용되는 회로 구성의 특성에 따라 포지티브 로직 또는 네가티브 로직에 의하여 적절하게 설정하는 것이 가능하다.

(9) 제2 및 제3 실시예에서는 테스트를 위하여 4가지 형태의 패턴을 사용한다. 본 발명은 이들 데이터 패턴을 사용하는 것에 한정되지 않는다. 즉, 임의로 설정된 데이터 패턴(또는 데이터 패턴들)을 사용하여 테스트를 수행하는 것도 가능하다. 이 경우에, 데이터 패턴(들)에 따라 포지티브 로직 및 네가티브 로직의 조합에 대하여 배타적 OR 회로(56, 56a, 57, 57a)를 수정하는 것이 필요할 수도 있다. 물론, 다른 데이터 패턴들을 검출하는 것을 가능하게 하기 위하여 상기 배타적 OR 회로외에 다른 배타적 OR 회로를 추가하는 것도 가능하다.

지금까지 서술한 바와 같이, 본 발명은 여러 가지 효과 및 기술적인 특성을 가지고 있는데, 이를 서술한다.

(1) 기본적으로, 본 발명은 결함 제거를 위한 리던던시 회로를 가지는 반도체 기억 장치를 제공하는데, 여기에서 메모리 셀 어레이 상에 있는 결함 셀들이 리던던시 셀들로 대체된다. 즉, 본 발명의 반도체 기억 장치는 외부로부터 주어진 다수 비트의 데이터를 메모리 셀 어레이의 메모리 셀들에 기입하는 데이터 기입 회로(예컨데, 기입 회로(40)) 및 메모리 셀 어레이로부터 판독되는 다수 비트의 데이터 내에서, 리던던시 회로에 의하여 동시에 대체되는, 소정의 비트(예컨데, 4비트) 수의 데이터 각 단위에 대하여 데이터 압축을 수행하는 데이터 압축 회로(예컨데,데이터 압축 회로(54, 55))를 포함한다. 데이터 압축 회로에 의해 발생된 압축된 데이터에 기초하여, 반도체 기억 장치에 접속된 메모리 테스터는 리던던시 회로에 의해 동시에 대체가 되는 메모리 셀 어레이 내에 결함이 존재하는지 여부를 판정한다. 따라서, 본 발명의 반도체 기억 장치는 기존의 메모리 테스터를 수정하지 않고 소정의 비트 수의 데이터 각 단위에 대하여, 리던던시 셀로 대체되어야 하는, 결함 셀을 표시하는 데이터를 제공할 수 있다. 그러므로, 본 발명에서는 DRAM과 같은 반도체 기억 장치를 테스트하기 위한 메모리 테스터를 개발하거나 개선시키기 위하여 자본을 투자할 필요가 없다.

(2) 기입 모드에서, 데이터 기입 회로는 다수 비트의 데이터를 압축하지 않고 메모리 셀 어레이에 직접 제공한다. 다시 말하면, 데이터 기입 회로는 테스트를 위하여 여러 가지 종류의 데이터를 메모리 셀 어레이에 기입할 수 있다. 따라서, 저장된 데이터에 상당히 의존하는 성질을 가진 결함 셀들을 메모리 셀 어레이로부터 아주 정확하게 검출하는 것이 가능하다.

(3) 데이터 압축 회로는 비트들이 모두 같은 논리값으로 설정된 제1 형태의 데이터를 압축하도록 설계된다. 이런 데이터를 메모리 셀 어레이에 기입하면, 메모리 셀 어레이로부터 판독된 데이터의 모든 비트가 같은 논리값으로 설정된 경우에만 데이터 압축 회로는 특정 데이터를 발생시킨다. 이 경우에, 리던던시 회로에 의하여 동시에 대체가 되는, 데이터의 비트들이 같은 논리값으로 설정되는 것을 방지하는 제1 형태의 결함 셀을 검출하는 것이 가능하다.

(4) 데이터 압축 회로는 비트들이 다른 논리값들의 소정의 조합에 해당하는제2 형태의 데이터를 압축하도록 설계된다. 이런 데이터를 메모리 셀 어레이에 기입하면, 메모리 셀 어레이로부터 판독된 데이터가 다른 논리값들의 소정의 조합에 해당하는 비트들을 가지는 경우에만 데이터 압축 회로는 특정 데이터를 발생시킨다. 이 경우에, 동시에 대체가 되는 데이터의 비트들이 같은 논리값으로 퇴화되는 것을 야기하는 제2 형태의 결함 셀을 검출하는 것이 가능하다.

(5) 데이터 압축 회로는 여러 가지 형태의 데이터들을 각각 입력하기 위한 다수의 논리 회로들(즉, 배타적 OR 회로(56, 57)) 및 메모리 셀 어레이에 기입되는 데이터에 기초하여 다수의 논리 회로들의 출력들 중의 하나를 선택하기 위한 선택 회로(즉, 선택 회로(58))로 구성된다. 여기서, 소정의 다른 데이터를 입력하면 논리 회로들은 특정 데이터를 각각 발생시킨다. 즉, 하나의 논리 회로에 의하여 수신된 입력 데이터는 다른 논리 회로에 의하여 수신된 입력 데이터와는 다르다. 메모리 셀 어레이에 기입되는 데이터에 따라 논리 회로들의 출력들 중의 하나를 적절하게 선택하면, 소정의 다른 데이터 각각을 특정 데이터로 압축하는 것이 가능하다. 메모리 셀 어레이상의 논리 회로들에 의하여 수신된 소정의 여러 데이터를 기입 및 판독하면, 기입 데이터가 판독 데이터와 일치하는지 여부를 검출할 수 있는지에 기초하여, 논리 회로들은 특정 데이터를 각각 발생시킨다. 즉, 상기 데이터로 인해 결함을 초래하는 결함 셀들을 검출하는 것이 가능하다.

(6) 데이터 압축 회로는 소정의 다른 데이터를 입력하여 반도체 기억 장치로부터 출력되는 다른 데이터에 대해서는 특정 데이터를 발생시키고 다른 터미널에 전달하는 다수의 논리 회로들(즉, 배타적 OR 회로(56a, 57a))을 포함한다. 여기서, 소정의 다른 데이터들을 각각 입력하면 논리 회로들은 특정 데이터를 발생시키며, 따라서 논리 회로들의 출력들은 다른 터미널에 각각 전달된다. 메모리 셀 어레이에 기입되는 데이터에 따라 다른 터미널에 각각 출력되는 데이터들 중의 하나를 선택하면, 소정의 다른 데이터를 특정 데이터로 압축하는 것이 가능하다. 메모리 셀 어레이에 소정의 다른 데이터를 기입 및 판독하면, 기입 데이터가 판독 데이터와 일치하는지 여부를 검출할 수 있는지에 기초하여, 논리 회로들은 특정 데이터를 발생시키고 다른 터미널에 전달한다. 따라서, 상기 데이터로 인해 결함을 초래하는 결함 셀들을 검출하는 것이 가능하다.

(7) 리던던시 회로에 의하여 리던던시 셀로 동시에 대체되는 인접한 메모리 셀에 기입되는 데이터의 비트들에 대해 다른 논리값의 조합이 사용될 경우에만 특정 데이터를 발생시키도록 논리 회로들 중의 하나가 설계된다. 이 경우에, 인접한 메모리 셀들로부터 판독된 데이터의 비트들이 같은 논리값에 설정되면, 논리 회로는 특정 데이터를 발생시키지 않는다. 즉, 인접한 메모리 셀들로부터 판독된 데이터의 비트들이 같은 논리값에 설정되는 결함을 가진 결함 셀을 검출하는 것이 가능하다.

(8) 결론적으로, 본 발명은 한번에 리던던시 셀들로 동시에 대체되는 메모리 셀들에 저장된 다수의 비트에 대하여 기입 데이터 및 판독 데이터를 비교함으로써 "통과" 및/또는 "실패" 판정을 한다. 여기서, 예를 들면, 다수의 비트들 모두에 대하여 "통과" 판정이 내려지며, 또는 다수의 비트들 중의 하나 이상에 대하여 "실패" 판정이 내려진다. 기입 데이터와 판독 데이터를 비교하기 위하여, 모두가 "통과" 판정을 내리도록 설정된 다수의 비트들을 각각 가진 2가지 이상의 형태의 데이터가 제공되며, 메모리 셀 어레이에 기입된 데이터에 따라 테스트를 하기 위해 그것들 중의 하나가 선택된다.

본 발명은 메모리 테스터의 기능을 개발하고 향상시키기 위한 자본 투자 없이도 리던던시 셀들에 의해 대체되는 결함 셀들을 특정하기 위해 결함을 판정하는데 사용되는 데이터를 생성할 수 있는 이점을 갖는다,

본 발명의 기본적인 사상을 벗어나지 않고도 여러 가지 방법으로 본 발명이 실시될 수 있기 때문에, 상기한 본 발명의 실시예들은 예시적이며 제한적인 것이 아니다. 그러므로, 본 발명의 범위는 발명의 상세한 설명보다는 오히려 첨부된 특허 청구 범위에 의해 한정되며, 특허 청구 범위의 한계 내에 해당하는 변화, 또는 이런 한계와 동등한 변화는 모두 특허 청구 범위에 포함된다.

Claims

메모리 셀 어레이(30)상의 결함 셀들을 리던던시 셀들로 대체하기 위한 리던던시 회로를 가진 반도체 기억 장치에 있어서,

외부로부터 주어진 다중-비트 데이터(DQ0-DQ15)를 상기 메모리 셀 어레이의 메모리 셀들에 기입하기 위한 기입 회로(40); 및

상기 메모리 셀 어레이의 상기 메모리 셀들로부터 판독된 상기 다중-비트 데이터 중에서, 상기 리던던시 회로에 의하여 동시에 대체되는 메모리 셀들에 저장된 소정의 수의 비트들로 구성된 소정의 데이터(DQ0-DQ3)의 각 단위에 대하여 압축을 수행하는 데이터 압축 회로(50, 55, 55A)

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 데이터 압축 회로(54, 56, 56A)는 비트들이 모두 같은 논리값으로 설정된 제1 형태의 상기 소정의 데이터만을 상기 소정의 데이터와 비교하여 비트 수가 감소된 특정 데이터로 압축하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 데이터 압축 회로(57, 57A)가 여러 논리값들의 조합에 해당하는 소정의 수의 비트들로 구성된 제2 형태의 상기 소정의 데이터만을 상기 소정의 데이터와 비교하여 비트 수가 감소된 비트 수의 특정 데이터로 압축하는 것을 특징으로하는 반도체 기억 장치.
제1항에 있어서, 상기 다중-비트 데이터는 16비트로 구성되며, 상기 소정의 데이터는 상기 다중-비트 데이터의 상기 16비트 중에서 선택된 4비트로 구성된 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 데이터 압축 회로가 상기 제1 형태의 상기 소정의 데이터를 특정 논리값을 가지는 특정 데이터로 압축하는 배타적 OR 회로(54, 56, 56A)에 의해 구성된 것을 특징으로 하는 반도체 기억 장치.
제3항에 있어서, 상기 데이터 압축 회로가 상기 제2 형태의 상기 소정의 데이터를 특정 논리값을 가지는 특정 데이터로 압축하는 배타적 OR 회로(57, 57A)에 의해 구성된 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 데이터 압축 회로가 여러 형태의 상기 소정의 데이터를 상기 소정의 데이터와 비교하여 비트 수가 감소된 특정 데이터로 각각 압축하기 위한 다수의 논리 회로들(56, 57), 및 상기 기입 회로에 의하여 상기 메모리 셀 어레이에 기입되는 상기 다중-비트 데이터에 따라 상기 다수의 논리 회로들의 출력들 중의 하나를 선택하기 위한 선택 회로로 구성된 것을 특징으로 하는 반도체 기억 장치.
제7항에 있어서, 상기 다수의 논리 회로들이 한 쌍의 제1 배타적 OR 회로(56) 및 제2 배타적 OR 회로(57)에 해당하며, 상기 제1 배타적 OR 회로는 비트들이 모두 같은 논리값으로 설정된 제1 형태의 상기 소정의 데이터를 상기 특정 데이터로 압축하고, 상기 제2 배타적 OR 회로는 여러 논리값들의 조합에 상당하는 비트들로 구성된 제2 형태의 상기 소정의 데이터를 상기 특정 데이터로 압축하는 것을 특징으로 하는 반도체 기억 장치
제1항에 있어서, 상기 데이터 압축 회로는 여러 유형의 상기 소정의 데이터를, 상기 소정의 데이터(DQ0-DQ4) 내의 여러 단일-비트 데이터(DQ0, DQ1)의 여러 터미널에 전달되는 특정 데이터로 각각 압축하는 다수의 논리 회로들(56a, 57a)로 구성된 것을 특징으로 하는 반도체 기억 장치.
제7항 또는 제9항에 있어서, 상기 소정의 데이터가 여러 논리값들의 조합에 해당하고 상기 리던던시 회로에 의해 동시에 대체가 되는 인접한 메모리 셀들에 각각 기입되는 비트들로 구성될 경우에만, 상기 다수의 논리 회로들중 하나가 상기 특정 데이터를 발생시키도록 구성된 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서,

다수의 메모리 셀들로 구성된 메모리 셀 어레이(30);

테스트시 다중-비트 데이터(DQ0-DQ15)를 상기 메모리 셀 어레이에 기입하기 위한 기입 회로(40);

상기 메모리 셀 어레이로부터 판독된 상기 다중-비트 데이터 내의 소정의 수의 비트들로 구성된 각 소정의 데이터(DQ0-DQ3) 단위를 각각 출력하는 다수의 데이터 출력 회로들(53); 및

상기 소정의 데이터를 각각 압축하여 상기 데이터 출력 회로로부터 출력되는 상기 소정의 데이터내의 단일-비트 데이터(DQ0)로서 출력을 전달하는 다수의 데이터 압축 회로들을 포함하며,

상기 데이터 압축 회로는 상기 소정의 데이터를 특정 논리값을 가진 특정 데이터로 압축하기 위한 배타적 OR 회로를

포함하는 것을 특징으로 하는 반도체 기억 장치.
제11항에 있어서, 상기 데이터 압축 회로는 여러 유형의 상기 소정의 데이터를 상기 특정 데이터로 각각 압축하는 2개의 배타적 OR 회로(56, 57)로 구성되며, 상기 특정 데이터 중의 하나는 상기 데이터 출력 회로로부터 출력되는 상기 소정의 데이터(DQ0-DQ3)내의 상기 단일-비트 데이터(DQ0)로서 선택적으로 전달되는 것을 특징으로 하는 반도체 기억 장치.
제11항에 있어서, 상기 데이터 압축 회로는 여러 유형의 상기 소정의 데이터를 상기 특정 데이터로 각각 압축하는 2개의 배타적 OR 회로(56A, 57A)로 구성되며, 상기 특정 데이터는 상기 데이터 출력 회로로부터 출력되는 상기 소정의 데이터(DQ0-DQ3)내의 상기 단일-비트 데이터(DQ0, DQ1)로서 각각 전달되는 것을 특징으로 하는 반도체 기억 장치.
제11항에 있어서, 상기 다중-비트 데이터는 16비트(DQ0-DQ15)로 구성되며, 상기 소정의 데이터는 상기 메모리 셀 어레이로부터 판독된 상기 다중-비트 데이터 중에서 선택된 4비트(DQ0-DQ3)로 구성된 것을 특징으로 하는 반도체 기억 장치.
제12항 또는 제13항에 있어서, 상기 2개의 배타적 OR 회로는 비트들이 모두 동일한 논리값으로 설정된 제1 형태의 상기 소정의 데이터를 상기 특정 데이터로 압축하기 위한 제1 배타적 OR 회로(56, 56A) 및 여러 논리값의 조합에 상당하는 상기 소정의 수의 비트들로 구성된 제2 형태의 상기 소정의 데이터를 상기 특정 데이터로 압축하기 위한 제2 배타적 OR 회로(57, 57A)에 해당하는 것을 특징으로 하는 반도체 기억 장치.
다수의 메모리 셀들로 구성된 메모리 셀 어레이(30)를 포함하는 반도체 기억 장치에 대한 테스트 방법에 있어서,

테스트시 다중-비트 데이터(DQ0-DQ15)를 상기 메모리 셀 어레이에 기입하는 단계;

상기 메모리 셀 어레이로부터 상기 다중-비트 데이트를 판독하는 단계;

상기 메모리 셀 어레이로부터 판독된 상기 다중-비트 데이트 중에서 선택된 소정의 수의 비트들로 구성된 소정의 데이터(DQ0-DQ3)의 각 단위에 대하여 압축을 수행하는 단계;

상기 소정의 데이터가 특정 논리값을 가지는 특정 데이터로 압축되었는지 여부를 판정하는 단계; 및

검출된 상기 특정 데이터에 따라, 상기 소정의 데이터가 판독되는 소정의 수의 메모리 셀들이 리던던시 셀들로 동시에 대체되어야 하는 지를 판정하는 단계

를 포함하는 것을 특징으로 하는 반도체 기억 장치에 대한 테스트 방법.
제16항에 있어서, 상기 메모리 셀 어레이 내의 상기 소정의 수의 메모리 셀들을 나타내는 어드레스들을 불량 어드레스들로서 저장하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기억 장치에 대한 테스트 방법.
제16항에 있어서, 상기 다중-비트 데이터는 16비트(DQ0-DQ15)로 구성되며, 상기 소정의 데이터는 상기 메모리 셀 어레이로부터 판독된 상기 다중-비트 데이터의 상기 16비트들 중에서 선택된 4비트(DQ0-DQ3)로 구성된 것을 특징으로 하는 반도체 기억 장치에 대한 테스트 방법.
제16항에 있어서, 상기 데이터 압축이 소정의 데이터 패턴을 가지는 상기 소정의 데이터를 상기 특정 데이터로 압축하기 위한 배타적 OR 동작에 해당하는 것을특징으로 하는 반도체 기억 장치에 대한 테스트 방법.