KR20010038931A - Ｓｉｐｏｓ를 이용한 고전압 반도체소자 및 그 제조방법 - Google Patents

Ｓｉｐｏｓ를 이용한 고전압 반도체소자 및 그 제조방법 Download PDF

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Abstract

본 발명의 고전압 반도체 소자는 필드 영역에서의 전계 집중을 완화시키기 위하여 반도체 기판 위에 반절연 폴리실리콘막이 형성되고, 그 위에 보호막으로서 열적 산화막이 형성된다. 이 열적 산화막은 습식 산화막 또는 CVD 산화막에 비하여 반절연 폴리실리콘막과의 계면 상태를 양호하게 하여 누설 전류량을 감소시킬 수 있으며, 2차 반절연 폴리실리콘막에 비하여 높은 표면 보호 효과아 절연 내압 효과를 나나태며, 공정 시간을 크게 단축시킬 수 있다. 특히 상기 반절연 폴리실리콘막을 액티브 영역내에서 제거시킴으로써 소자의 DC 전류 이득이 반절연 폴리실리콘막에 의해 기인되는 낮은 컬렉터 전류 범위에서 낮아지는 현상을 예방할 수 있다.

Description

ＳＩＰＯＳ를 이용한 고전압 반도체 소자 및 그 제조 방법{High voltage semiconductor device using SIPOS and method for fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 반절연 폴리실리콘(SIPOS: semi-insulating polycrystalline silicon)을 이용한 고전압 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 응용 기기의 대형화 및 대용량화 추세에 따라, 높은 브레이크다운 전압, 높은 전류 및 고속 스위칭 특성을 갖는 고전압 반도체 소자의 필요성이 대두되고 있는 실정이다. 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위해서, 고전압 반도체 소자의 포화 전압(saturation voltage)은 낮아야 한다. 또한 오프 상태 또는 스위치가 오프되는 순간 고전압 반도체 소자의 양단에 인가되는 역방향 고전압에 견딜 수 있는 특성, 즉 높은 브레이크다운 전압을 가지는 것이 기본적으로 요구된다. 전력용 반도체 장치의 브레이크다운 전압은 수 십 볼트에서 수 천 볼트에 이르기까지 다양하게 요구된다.
일반적으로 반도체 소자의 브레이크다운 전압은 pn 접합으로부터 확장되는 디플리션 영역에 의해 크게 좌우되며, 특히 디플리션 영역의 곡률(curvature)에 크게 영향을 받는다. 특히 플래너(planar) 접합에 있어서, 곡률이 큰 에지 부분에 전계가 집중되며, 따라서 전체 브레이크다운 전압은 감소된다. 따라서 접합부의 에지에 전계가 집중되는 현상을 방지하여 높은 브레이크다운 전압을 구현하기 위한 여러 가지 기술들이 제안되고 있다. 예를 들면, 필드 플레이트(field plate)를 사용하는 방법, 필드 리미트 링(field limit ring)을 사용하는 방법 및 양자를 복합하여 사용하는 방법 등이 있다. 또한 이와 같은 방법들과 함께, 플래너 접합이 형성된 반도체 기판 위에 반절연 폴리실리콘막을 형성하는 방법이 지속적으로 연구 개발되고 있다.
도 1은 종래의 고전압 반도체 소자의 일 예를 나타내 보인 단면도이다.
도 1을 참조하면, 제1 도전형, 예컨대 n형으로 불순물 도핑된 반도체 기판(10)이 컬렉터 영역으로 사용된다. 반도체 기판(10)의 일부 영역에는 제2 도전형, 예컨대 p형의 베이스 영역(11)이 형성되어 있으며, 베이스 영역(11)의 상부 일정 영역에는 n형의 에미터 영역(12)이 형성되어 있다. 반도체 기판(10)에서 상기 베이스 영역(11)의 에지와 일정 간격 이격된 곳에는 필드 리미트 링(13)이 배치되며, 상기 필드 리미트 링(13)과 일정 간격으로 이격된 필드 영역에는 n형으로 불순물 도핑된 채널 스타퍼(14)가 형성되어 있다. 상기 필드 리미트 링(13)은 반도체 기판(10)과 베이스 영역(11)에 의한 pn 접합부의 에지에 전계가 집중되는 것을 억제시킨다. 상기 반도체 기판(10) 위에는 반절연 폴리실리콘막(15)과 CVD(Chemical Vapor Deposition)에 의해 적층된 산화막(16)이 형성되어 있다. 상기 산화막(16)은 보호막으로서 산화막 대신에 질화막을 사용할 수도 있다. 에미터 전극(17), 베이스 전극(18), 등전위 전극(19) 및 컬렉터 전극(20)은 각각 에미터 영역(12), 베이스 영역(11), 채널 스타퍼(14) 및 반도체 기판(10)과 전기적으로 연결되도록 형성되어 있다.
이와 같은 구조의 고전압 반도체 소자는 높은 브레이크다운 전압을 구현할 수 있으며, 필드 영역의 면적을 줄일 수 있는 등의 다양한 이점이 있다. 그러나 반절연 폴리실리콘막(15)이 반도체 기판(10)의 표면에 직접 접하므로 누설 전류가 증가한다. 그리고 액티브 영역의 베이스 영역(11)과 에미터 영역(12) 사이의 반도체 기판(10) 위에도 반절연 폴리실리콘막(15)이 존재하므로 낮은 컬렉터 전류 범위에서 DC 전류 이득(hFE)이 감소되어 소자의 전기적 특성이 열화된다. 또한 보호막인 산화막(또는 질화막)(16)이 CVD에 의해 형성되므로, 반도체 기판(10)과 반절연 폴리실리콘막(15)의 계면 및 반절연 폴리실리콘막(15)과 CVD 산화막(또는 질화막)(16) 사이의 계면이 불안정하며, 이에 따라 절연 브레이크다운(dielectric breakdown)이 발생할 가능성이 크다는 단점이 있다.
도 2는 종래의 고전압 반도체 소자의 다른 예를 나타내 보인 단면도로서, 상기 도 1에 나타내 보인 고전압 반도체 소자에 비하여 적은 누설 전류 특성을 갖는 고전압 반도체 소자를 나타내었다. 도 2에서 도 1과 동일한 참조 부호는 동일한 영역 또는 부재를 나타내므로 중복되는 설명은 생략하기로 한다.
도 2를 참조하면, 컬렉터 영역으로 사용되며, 그 안에 베이스 영역(11), 에미터 영역(12) 및 채널 스타퍼(14)를 갖는 반도체 기판(10)의 표면 위에는 산화막(21), 제1 반절연 폴리실리콘막(22) 및 제2 반절연 폴리실리콘막(23)이 순차적으로 적층되어 있다. 상기 산화막(21)은 상기 제1 반절연 폴리실리콘막(22)과 반도체 기판(10) 사이, 즉 반도체 기판(10) 표면으로 흐르는 누설 전류를 억제한다. 상기 제1 반절연 폴리실리콘막(22)은 대략 9%의 산소 농도를 가지며, 상기 제2 반절연 폴리실리콘막(23)은 대략 20-50%의 산소 농도를 가진다. 따라서 제2 반절연 폴리실리콘막(23)은 CVD 산화막을 사용하는 경우에서와 같은 보호막 역할을 하면서, 제1 반절연 폴리실리콘막(23)과의 계면 상태를 양호하게 하여 절연 브레이크다운이 억제되도록 한다. 베이스 영역(11)과 컨택을 통하여 연결되어 있는 베이스 전극(18)은 제2 반절연 폴리실리콘막(23)의 상부에서 필드 영역까지 확장하면서 형성되어 있다. 따라서 상기 베이스 전극(18)은 금속 필드 플레이트의 역할도 함께 수행한다.
그런데 이와 같은 구조의 고전압 반도체 소자는 액티브 영역의 베이스 영역(11)과 에미터 영역(12) 사이의 반도체 기판(10) 위에도 반절연 폴리실리콘막(15)이 존재하므로 낮은 컬렉터 전류 범위에서 DC 전류 이득(hFE)이 감소되어 소자의 전기적 특성이 열화된다는 문제가 여전히 남아 있다. 그리고 제1 및 제2 반절연 폴리실리콘막(22)(23)의 적층 상태를 공정 진행중에 파악하기가 어렵다. 또한 산소 농도가 높은 제2 반절연 폴리실리콘막(23)을 적층하는데 많은 시간이 소요되며, 상기 제2 반절연 폴리실리콘막(23)을 패터닝하기 위해서는 비용이 높고 시간이 오래 소요되는 건식 식각을 사용하여야 된다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 반절연 폴리실리콘막을 사용하여 향상된 전기적 특성과 높은 브레이크다운 전압을 가질 수 있는 고전압 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 적은 비용 및 적은 공정 소요 시간으로 상기 고전압 반도체 소자를 제조하는 방법을 제공하는 것이다.
도 1은 종래의 SIPOS를 이용한 고전압 반도체 소자를 나타내 보인 단면도이다.
도 2는 종래의 SIPOS를 이용한 고전압 반도체 소자의 다른 예를 나타내 보인 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 SIPOS를 이용한 고전압 반도체 소자를 나타내 보인 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 SIPOS를 이용한 고전압 반도체 소자를 나타내 보인 단면도이다.
도 5 내지 도 8은 본 발명의 제1 실시예에 따른 SIPOS를 이용한 고전압 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 9 내지 도 12는 본 발명의 제2 실시예에 따른 SIPOS를 이용한 고전압 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
＜도면의 주요 부분에 대한 부호의 설명＞
100...반도체 기판 110...베이스 영역
120...에미터 영역 130...채널 스타퍼(channel stopper)
140...절연막 150...반절연 폴리실리콘막
160...열적 산화막 170...에미터 전극
180...베이스 전극 190...등전위 전극
200...컬렉터 전극
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 고전압 반도체 소자는, 컬렉터 영역으로 사용되며, 액티브 영역 및 필드 영역을 갖는 제1 도전형의 반도체 기판과, 상기 반도체 기판의 상기 액티브 영역내에 형성된 제2 도전형의 베이스 영역과, 상기 베이스 영역내에 형성된 제1 도전형의 에미터 영역과, 상기 반도체 기판의 필드 영역에서 상기 베이스 영역과 일정 간격으로 이격되어 형성된 채널 스타퍼와, 상기 반도체 기판 위에서 상기 에미터 영역, 상기 베이스 영역 및 상기 채널 스타퍼의 일부 표면이 노출되도록 패터닝된 산화막과, 상기 산화막 위에 형성된 반절연 폴리실리콘막과, 상기 반절연 폴리실리콘막 위에 형성된 열적 산화막, 및 상기 에미터 영역, 상기 베이스 영역 및 상기 반도체 기판과 각각 전기적으로 연결되도록 형성된 에미터 전극, 베이스 전극 및 컬렉터 전극을 구비하는 것을 특징으로 한다.
상기 열적 산화막의 두께는 300Å 내지 3000Å이며, 상기 반도체 기판의 액티브 영역에는 형성하지 않고 상기 필드 영역에만 형성된 것이 바람직하다.
상기 베이스 전극은 상기 열적 산화막의 일부와 중첩되도록 상기 필드 영역으로 확장되어 형성될 수 있다.
또한 상기 채널 스타퍼와 전기적으로 연결되는 등전위 전극을 더 구비할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 고전압 반도체 소자는, 캐소드 영역으로 사용되며, 액티브 영역 및 필드 영역을 갖는 제1 도전형의 반도체 기판과, 상기 반도체 기판의 상기 액티브 영역내에 형성된 제2 도전형의 애노드 영역과, 상기 반도체 기판의 필드 영역에서 상기 애노드 영역과 일정 간격으로 이격되어 형성된 채널 스타퍼와, 상기 반도체 기판 위에서 상기 애노드 영역 및 상기 채널 스타퍼의 일부 표면이 노출되도록 패터닝된 절연막과, 상기 절연막 위에 형성된 반절연 폴리실리콘막과, 상기 반절연 폴리실리콘막 위에 형성된 열적 산화막, 및 상기 애노드 영역 및 반도체 기판에 각각 전기적으로 연결되도록 형성된 애노드 전극 및 캐소드 전극을 구비하는 것을 특징으로 한다.
상기 열적 산화막의 두께는 300Å 내지 3000Å이며, 상기 반도체 기판의 액티브 영역에는 형성하지 않고 상기 필드 영역에만 형성된 것이 바람직하다.
상기 베이스 전극은 상기 열적 산화막의 일부와 중첩되도록 상기 필드 영역으로 확장되어 형성될 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 고전압 반도체 소자의 제조 방법은, 제1 도전형의 컬렉터 영역으로 사용되며 액티브 영역 및 필드 영역을 갖는 반도체 기판 위에 상기 반도체 기판의 일부 표면을 노출시키는 산화막을 형성하는 단계와, 상기 산화막을 이온 주입 마스크로 하여 제2 도전형의 베이스 영역을 형성하는 단계와, 상기 산화막을 이온 주입 마스크로 하여, 상기 베이스 영역내에 제1 도전형의 에미터 영역을 형성하고 상기 베이스 영역과 일정 간격으로 이격된 필드 영역에는 제1 도전형의 채널 스타퍼를 형성하는 단계와, 상기 산화막 위에 반절연 폴리실리콘막 및 열적 산화막을 순차적으로 형성하는 단계와, 상기 열적 산화막, 반절연 폴리실리콘막 및 산화막을 패터닝하여 상기 에미터 영역, 베이스 영역 및 채널 스타퍼의 일부 표면을 노출시키는 단계, 및 상기 에미터 영역, 베이스 영역, 채널 스타퍼 및 반도체 기판과 각각 전기적으로 연결되도록 에미터 전극, 베이스 전극, 등전위 전극 및 컬렉터 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 반절연 폴리실리콘막은 저압 화학 기상 증착법을 사용하여 형성하되, 상기 반절연 폴리실리콘막의 두께가 5000Å 이내가 되도록 하는 것이 바람직하다.
상기 열적 산화막은 열적 산화 방법을 사용하여 형성하되, 상기 열적 산화막의 두께가 300Å 내지 3000Å이 되도록 하는 것이 바람직하다. 이 경우에 상기 열적 산화 방법은 대략 500℃ 내지 대략 1100℃의 저온을 갖는 튜브내에 산소 가스만을 공급하여 상기 열적 산화막을 형성하는 방법이다.
그리고 상기 열적 산화막, 반절연 폴리실리콘막 및 산화막을 패터닝시에 상기 열적 산화막은 습식 식각법을 사용하여 패터닝하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 고전압 반도체 소자의 제조 방법은, 제1 도전형의 컬렉터 영역으로 사용되며 액티브 영역 및 필드 영역을 갖는 반도체 기판 위에 상기 반도체 기판의 일부 표면을 노출시키는 산화막을 형성하는 단계와, 상기 산화막을 이온 주입 마스크로 하여 제2 도전형의 베이스 영역을 형성하는 단계와, 상기 산화막을 이온 주입 마스크로 하여, 상기 베이스 영역내에 제1 도전형의 에미터 영역을 형성하고 상기 베이스 영역과 일정 간격으로 이격된 필드 영역에는 제1 도전형의 채널 스타퍼를 형성하는 단계와, 상기 산화막 위에 반절연 폴리실리콘막을 형성하되, 상기 액티브 영역에서는 상기 반절연 폴리실리콘막을 제거시키는 단계와, 상기 반절연 폴리실리콘막 위에 열적 산화막을 형성하는 단계와, 상기 열적 산화막, 반절연 폴리실리콘막 및 산화막을 패터닝하여 상기 에미터 영역, 베이스 영역 및 채널 스타퍼의 일부 표면을 노출시키는 단계, 및 상기 에미터 영역, 베이스 영역, 채널 스타퍼 및 반도체 기판과 각각 전기적으로 연결되도록 에미터 전극, 베이스 전극, 등전위 전극 및 컬렉터 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 반절연 폴리실리콘막은 저압 화학 기상 증착법을 사용하여 형성하되, 상기 반절연 폴리실리콘막의 두께가 5000Å 이내가 되도록 하는 것이 바람직하다.
상기 열적 산화막은 열적 산화 방법을 사용하여 형성하되, 상기 열적 산화막의 두께가 300Å 내지 3000Å이 되도록 하는 것이 바람직하다. 이 경우에 상기 열적 산화 방법은 대략 500℃ 내지 대략 1100℃의 온도를 갖는 튜브내에 산소 가스만을 공급하여 상기 열적 산화막을 형성하는 방법이다.
그리고 상기 열적 산화막, 반절연 폴리실리콘막 및 산화막을 패터닝시에 상기 열적 산화막은 습식 식각법을 사용하여 패터닝하는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.
다음에서 설명되는 실시예들은 여러 가지 다른 형태들로 변형될 수 있다. 따라서 본 발명의 범위는 아래에서 상술되는 실시예들에 한정되지 않는다. 본 발명의 실시예들을 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 과장되어질 수도 있다. 예를 들면 단차가 존재하는 막에 있어서, 그 단차가 소자의 특성에 영향을 주지 않는 경우에는 그 단차를 나타내지 않았다.
도 3은 본 발명의 제1 실시예에 따른 고전압 반도체 소자를 나타내 보인 단면도이다.
도 3을 참조하면, 제1 도전형, 예컨대 n형으로 불순물 도핑된 반도체 기판(100)이 컬렉터 영역으로 사용된다. 상기 반도체 기판(100)은 액티브 영역(A)과 필드 영역(F)을 갖는다. 반도체 기판(10)의 액티브 영역(A) 내에는 제2 도전형, 예컨대 p형의 베이스 영역(110)이 형성되며, 베이스 영역(110)의 상부 일정 영역에는 n형의 에미터 영역(120)이 형성된다. 반도체 기판(10)의 필드 영역(F)에서 상기 베이스 영역(110)의 에지와 일정 간격 이격된 곳에는 n형으로 불순물 도핑된 채널 스타퍼(channel stopper)(130)가 형성된다.
반도체 기판(100) 표면 위에는 산화막(140)이 형성되는데, 상기 산화막(140)은 베이스 영역(110), 에미터 영역(120) 및 채널 스타퍼(130)의 표면 일부를 각각 노출시키는 개구부들을 갖는다. 반절연 폴리실리콘막(150)은 상기 산화막(140) 위에 형성된다.
상기 반절연 폴리실리콘막(150) 위에는 보호막으로서의 열적 산화막(160)이 형성된다. 상기 열적 산화막(160)은 열적 산화 공정에 의해 반절연 폴리실리콘막(150) 위에 성장된 산화막(160)이다. 따라서 CVD 산화막보다는 높은 밀집도를 가지면서 효과적인 표면 보호막으로서의 기능을 수행한다. 또한 열적 산화막(160)과 반절연 폴리실리콘막(150)의 계면 상태가 양호하므로, 절연 브레이크다운이 억제되는 한편, 계면에서의 누설 전류량도 감소하게 된다.
한편 에미터 전극(170), 베이스 전극(180), 등전위 전극(190) 및 컬렉터 전극(200)은 에미터 영역(120), 베이스 영역(120), 채널 스타퍼(130) 및 반도체 기판(100)에 각각 전기적으로 연결되도록 형성된다. 특히 베이스 전극(180)은 베이스 영역(110)과 반도체 기판(100) 사이의 접합면을 넘어서 필드 영역(F)까지 연장되어 금속 필드 플레이트로서의 기능도 함께 수행한다.
도 4는 본 발명의 제2 실시예에 따른 고전압 반도체 소자를 나타내 보인 단면도이다. 도 4에서 도 3과 동일한 참조 부호는 동일한 영역 또는 부재를 나타내므로 중복되는 설명은 생략하기로 한다.
도 4를 참조하면, 반절연 폴리실리콘막(150) 및 열적 산화막(160)이 액티브 영역에는 존재하지 않으며 필드 영역에만 존재한다. 이와 같이 액티브 영역(A), 특히 베이스 영역(110)과 에미터 영역(120)의 접합면 위에 반절연 폴리실리콘막(150)이 존재하지 않으므로, 소자의 전기적인 특성면에서, 낮은 컬렉터 전류 범위에서도 DC 전류 이득이 거의 감소하지 않는다.
지금까지는 고전압 반도체 소자로서 전력용 npn 트랜지스터를 예를 들어 설명하였지만, pn 접합을 갖는 다른 전력용 반도체 소자들에 대해서도 본 발명이 동일하게 적용될 수 있다는 것은 그 기술의 알려진 분야에 있는 사람들에 있어서는 당연한 일일 것이다. 예를 들면 도 4 또는 도 5에서 에미터 영역(120)을 형성하지 않으면, n형 캐소드 영역으로서의 반도체 기판(100)과 p형 애노드 영역으로서의 베이스 영역(110)이 pn 접합을 이루는 전력용 pn 다이오드가 구성된다. 이와 같은 전력용 pn 다이오드에 대해서도 제1 및 제2 실시예에서 설명한 바와 같은 동일한 효과가 나타날 수 있다는 것을 잘 알 수 있다.
도 5 내지 도 8은 본 발명의 제1 실시예에 따른 고전압 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 5를 참조하면, 제1 도전형, 예컨대 n형으로 불순물 도핑되어 컬렉터 영역으로 사용되는 반도체 기판(100) 위에 산화막(140)을 형성한다. 상기 산화막(140)은 열산화 방법을 사용하여 형성할 수 있다. 산화막(140)을 형성한 후에는 통상의 포토리소그라피법을 사용한 현상 및 노광을 수행하여 산화막(140)을 패터닝한다. 패터닝된 산화막(140)은 반도체 기판(100) 내의 베이스 영역(110)이 형성될 표면을 노출시키는 개구부를 갖는다. 이어서 패터닝된 상기 산화막(140)을 이온 주입 마스크로 하여 제2 도전형, 예컨대 p형 불순물 이온들을 주입한다. 그리고 1200℃ 내지 1300℃의 온도에서 주입된 p형 불순물 이온들을 드라이브 인 확산시켜 베이스 영역(110)을 형성한다. 이 드라이브 인 확산 공정에 의해 반도체 기판(100)의 표면 위에는 열산화막이 성장하므로, 베이스 영역(110)을 형성하기 위한 이온 주입 마스크로 사용된 산화막(140)의 두께는 더 두꺼워지며, 베이스 영역(110)의 표면 위에도 산화막(140)에 의해 노출되지 않게 된다.
다음에 도 6을 참조하면, 다시 통상의 포토리소그라피법을 사용한 현상 및 노광을 수행하여 산화막(140)을 패터닝한다. 패터닝된 산화막(140)은 반도체 기판(100) 내의 에미터 영역(120) 및 채널 스타퍼(130)가 형성될 표면을 노출시키는 개구부를 갖는다. 이어서 패터닝된 상기 산화막(140)을 이온 주입 마스크로 하여 n형 불순물 이온들을 주입한다. 그리고 1000℃ 내지 1200℃의 온도에서 주입된 n형 불순물 이온들을 드라이브 인 확산시켜 에미터 영역(120) 및 채널 스타퍼(130)를 형성한다. 이 드라이브 인 확산 공정에 의해 반도체 기판(100)의 표면 위에는 열산화막이 성장하므로, 에미터 영역(120) 및 채널 스타퍼(130)를 형성하기 위한 이온 주입 마스크로 사용된 산화막(140)의 두께는 더 두꺼워지며, 에미터 영역(120) 및 채널 스타퍼(130)의 표면 위에도 산화막(140)에 의해 노출되지 않게 된다.
다음에 도 7을 참조하면, 산화막(140) 위에 반절연 폴리실리콘막(150)을 증착시킨다. 상기 반절연 폴리실리콘막(150)은 저압 화학 기상 증착(LP-CVD: Low Pressure CVD)법을 사용하여 증착 시킬 수 있다. 이때 반절연 폴리실리콘막(150)의 두께는 대략 5000Å이 되도록 한다. 이어서 반절연 폴리실리콘막(150) 위에 열산화 방법을 사용하여 열적 산화막(160)을 형성한다. 즉 반절연 폴리실리콘막(150)이 형성된 결과물을 튜브내에 로딩시키고 고온, 예컨대 대략 500℃ 내지 대략 1100℃의 온도에서 튜브내에 산소(O2) 가스만을 주입시켜 열적 산화막(160)을 형성한다. 이때 열적 산화막(160)의 두께는 300Å 내지 3000Å이 되도록 한다.
다음에 도 8을 참조하면, 열적 산화막(160) 위에 포토레지스트막(미도시)을 도포한다. 그리고 통상의 포토리소그라피 공정을 사용한 노광 및 현상을 수행하여 포토레지스트막 패턴(미도시)을 형성한다. 이 포토레지스트막 패턴(미도시)은 상기 열적 산화막(160)의 일부 표면들을 노출시키는 개구부들을 갖는다. 다음에 포토레지스트막 패턴(미도시)을 식각 마스크로 하여 상기 열적 산화막(160), 반절연 폴리실리콘막(150) 및 산화막(140)을 순차적으로 식각하여, 반도체 기판(100)의 베이스 영역(110), 에미터 영역(120) 및 채널 스타퍼(130)의 일부 표면이 노출되도록 한다. 상기 열적 산화막(160) 및 산화막(140)은 습식 식각법을 사용하여 식각할 수 있으므로, 종래의 건식 식각 방법을 사용하여야 하는 다른 종류의 막질에 비하여 식각 시간을 크게 단축시킬 수 있다. 상기 반절연 폴리실리콘막(150)은 건식 식각 방법을 사용하여 식각한다. 이와 같은 식각 공정이 종료되면, 포토레지스트막 패턴(미도시)을 제거한다.
다음에 도 3에 도시된 바와 같이, 베이스 영역(110), 에미터 영역(120) 및 채널 스타퍼(130)의 노출 표면들 위에 각각 베이스 전극(170), 에미터 전극(180), 및 등전위 전극(190)을 형성하고, 이어서 반도체 기판(100)의 배면에는 컬렉터 전극(200)을 형성한다.
도 9 내지 도 12는 본 발명의 제2 실시예에 따른 고전압 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 9를 참조하면, 도 5 및 도 6을 참조하여 앞서 설명한 공정을 동일하게 수행한 후에, 산화막(140) 위에 반절연 폴리실리콘막(150)을 증착시킨다. 상기 반절연 폴리실리콘막(150)은 저압 화학 기상 증착(LP-CVD: Low Pressure CVD)법을 사용하여 증착시킬 수 있다. 이때 반절연 폴리실리콘막(150)의 두께는 대략 5000Å이 되도록 한다.
다음에 도 10을 참조하면, 상기 반절연 폴리실리콘막(150) 위에 포토레지스트막(미도시)을 도포한다. 그리고 통상의 포토리소그라피 공정을 사용한 노광 및 현상을 수행하여 포토레지스트막 패턴(미도시)을 형성한다. 이 포토레지스트막 패턴(미도시)은 상기 반절연 폴리실리콘막(150)의 일부 표면들을 노출시키는 개구부를 갖는다. 다음에 포토레지스트막 패턴(미도시)을 식각 마스크로 하여 상기 반절연 폴리실리콘막(150)을 식각하여, 산화막(140)의 일부 표면이 노출되도록 한다. 그러면 상기 반절연 폴리실리콘막(150)은 필드 영역에는 남아 있지만, 액티브 영역에서는 베이스 영역(110)의 가장자리 부분에만 약간 중첩되고 나머지 액티브 영역에서는 남아 있지 않게 된다.
다음에 도 11을 참조하면, 상기 반절연 폴리실리콘막(150) 위에 열산화 방법을 사용하여 열적 산화막(160)을 형성한다. 즉 반절연 폴리실리콘막(150)이 형성된 결과물을 튜브내에 로딩시키고 고온, 예컨대 대략 500℃ 내지 대략 1100℃의 저온에서 튜브내에 산소(O2) 가스만을 주입시켜 열적 산화막(160)을 형성한다. 이때 열적 산화막(160)의 두께는 300Å 내지 3000Å이 되도록 한다.
다음에 도 12를 참조하면, 전면에 포토레지스트막(미도시)을 도포한다. 그리고 통상의 포토리소그라피 공정을 사용한 노광 및 현상을 수행하여 포토레지스트막 패턴(미도시)을 형성한다. 이 포토레지스트막 패턴(미도시)은 상기 산화막(140)과 열적 산화막(160)의 일부 표면들을 노출시키는 개구부들을 갖는다. 다음에 포토레지스트막 패턴(미도시)을 식각 마스크로 하여 식각 공정을 수행한다. 그러면 액티브 영역에서는 산화막(140)의 일부가 제거되어 베이스 영역(110) 및 에미터 영역(120)의 일부 표면이 노출된다. 그리고 필드 영역에서는 열적 산화막(160), 반절연 폴리실리콘막(150) 및 산화막(140)의 일부가 제거되어 채널 스타퍼(130)의 일부 표면이 노출된다. 상기 산화막(140) 및 열적 산화막(160)의 제거는 습식 식각법을 사용하여 수행할 수 있으며, 상기 반절연 폴리실리콘막(150)의 제거는 건식 식각법을 사용하여 수행할 수 있다. 따라서 건식 식각을 수행하여 제거하여야 하는 다른 보호막을 열적 산화막(160) 대신에 사용하는 경우보다 식각 시간을 단축시킬 수 있다.
다음에 도 4에 도시된 바와 같이, 베이스 영역(110), 에미터 영역(120) 및 채널 스타퍼(130)의 노출 표면들 위에 각각 베이스 전극(170), 에미터 전극(180), 및 등전위 전극(190)을 형성하고, 이어서 반도체 기판(100)의 배면에는 컬렉터 전극(200)을 형성한다.
이상의 설명에서와 같이, 본 발명에 따른 고전압 반도체 소자 및 그 제조 방법에 의하면, 보호막으로서 막질의 밀집도가 높은 열적 산화막을 사용함으로써 높은 표면 보호막 역할을 수행하면서 동시에 반절연 폴리실리콘막과 다른 막들 사이의 계면 상태를 양호하게 할 수 있으므로, 절연 파괴 전압 및 누설 전류량을 감소시킬 수 있다. 그리고 습식 식각법을 사용하여 용이하게 식각 공정을 수행할 수 있으므로 공정이 간단해지고 공정 시간도 단축시킬 수 있다. 또한 액티브 영역에는 반절연 폴리실리콘막을 존재시키지 않으므로 낮은 컬렉터 전류 범위에서도 DC 전류 이득이 감소되지 않아서 소자의 전기적인 특성을 향상시킬 수 있다.

Claims (20)

  1. 컬렉터 영역으로 사용되며, 액티브 영역 및 필드 영역을 갖는 제1 도전형의 반도체 기판;
    상기 반도체 기판의 상기 액티브 영역내에 형성된 제2 도전형의 베이스 영역;
    상기 베이스 영역내에 형성된 제1 도전형의 에미터 영역;
    상기 반도체 기판의 필드 영역에서 상기 베이스 영역과 일정 간격으로 이격되어 형성된 채널 스타퍼;
    상기 반도체 기판 위에서 상기 에미터 영역, 상기 베이스 영역 및 상기 채널 스타퍼의 일부 표면이 노출되도록 패터닝된 산화막;
    상기 산화막 위에 형성된 반절연 폴리실리콘막;
    상기 반절연 폴리실리콘막 위에 형성된 열적 산화막; 및
    상기 에미터 영역, 상기 베이스 영역 및 상기 반도체 기판과 각각 전기적으로 연결되도록 형성된 에미터 전극, 베이스 전극 및 컬렉터 전극을 구비하는 것을 특징으로 하는 고전압 반도체 소자.
  2. 제1항에 있어서,
    상기 열적 산화막의 두께는 300Å 내지 3000Å인 것을 특징으로 하는 고전압 반도체 소자.
  3. 제1항에 있어서,
    상기 열적 산화막은 상기 반도체 기판의 액티브 영역에는 형성하지 않고 상기 필드 영역에만 형성된 것을 특징으로 하는 고전압 반도체 소자.
  4. 상기 베이스 전극은 상기 열적 산화막의 일부와 중첩되도록 상기 필드 영역으로 확장되어 형성된 것을 특징으로 하는 고전압 반도체 소자.
  5. 제1항에 있어서,
    상기 채널 스타퍼와 전기적으로 연결되는 등전위 전극을 더 구비하는 것을 특징으로 하는 고전압 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 도전형은 n형이고 상기 제2 도전형은 p형인 것을 특징으로 하는 고전압 반도체 소자.
  7. 캐소드 영역으로 사용되며, 액티브 영역 및 필드 영역을 갖는 제1 도전형의 반도체 기판;
    상기 반도체 기판의 상기 액티브 영역내에 형성된 제2 도전형의 애노드 영역;
    상기 반도체 기판의 필드 영역에서 상기 애노드 영역과 일정 간격으로 이격되어 형성된 채널 스타퍼;
    상기 반도체 기판 위에서 상기 애노드 영역 및 상기 채널 스타퍼의 일부 표면이 노출되도록 패터닝된 절연막;
    상기 절연막 위에 형성된 반절연 폴리실리콘막;
    상기 반절연 폴리실리콘막 위에 형성된 열적 산화막; 및
    상기 애노드 영역 및 반도체 기판에 각각 전기적으로 연결되도록 형성된 애노드 전극 및 캐소드 전극을 구비하는 것을 특징으로 하는 고전압 반도체 소자.
  8. 제7항에 있어서,
    상기 열적 산화막의 두께는 300Å 내지 3000Å인 것을 특징으로 하는 고전압 반도체 소자.
  9. 제7항에 있어서,
    상기 열적 산화막은 상기 반도체 기판의 액티브 영역에는 형성하지 않고 상기 필드 영역에만 형성된 것을 특징으로 하는 고전압 반도체 소자.
  10. 제1 도전형의 컬렉터 영역으로 사용되며 액티브 영역 및 필드 영역을 갖는 반도체 기판 위에 상기 반도체 기판의 일부 표면을 노출시키는 산화막을 형성하는 단계;
    상기 산화막을 이온 주입 마스크로 하여 제2 도전형의 베이스 영역을 형성하는 단계;
    상기 산화막을 이온 주입 마스크로 하여, 상기 베이스 영역내에 제1 도전형의 에미터 영역을 형성하고 상기 베이스 영역과 일정 간격으로 이격된 필드 영역에는 제1 도전형의 채널 스타퍼를 형성하는 단계:
    상기 산화막 위에 반절연 폴리실리콘막 및 열적 산화막을 순차적으로 형성하는 단계;
    상기 열적 산화막, 반절연 폴리실리콘막 및 산화막을 패터닝하여 상기 에미터 영역, 베이스 영역 및 채널 스타퍼의 일부 표면을 노출시키는 단계; 및
    상기 에미터 영역, 베이스 영역, 채널 스타퍼 및 반도체 기판과 각각 전기적으로 연결되도록 에미터 전극, 베이스 전극, 등전위 전극 및 컬렉터 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 반절연 폴리실리콘막은 저압 화학 기상 증착법을 사용하여 형성하되, 상기 반절연 폴리실리콘막의 두께가 대략 5000Å이 되도록 하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 열적 산화막은 열적 산화 방법을 사용하여 형성하되, 상기 열적 산화막의 두께가 300Å 내지 3000Å이 되도록 하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 열적 산화 방법은 대략 500℃ 내지 대략 1100℃의 온도를 갖는 튜브내에 산소 가스만을 공급하여 상기 열적 산화막을 형성하는 방법인 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  14. 제10항에 있어서,
    상기 열적 산화막, 반절연 폴리실리콘막 및 산화막을 패터닝시에 상기 열적 산화막은 습식 식각법을 사용하여 패터닝하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  15. 제10항에 있어서,
    상기 제1 도전형은 n형이고 상기 제2 도전형은 p형인 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  16. 제1 도전형의 컬렉터 영역으로 사용되며 액티브 영역 및 필드 영역을 갖는 반도체 기판 위에 상기 반도체 기판의 일부 표면을 노출시키는 산화막을 형성하는 단계;
    상기 산화막을 이온 주입 마스크로 하여 제2 도전형의 베이스 영역을 형성하는 단계;
    상기 산화막을 이온 주입 마스크로 하여, 상기 베이스 영역내에 제1 도전형의 에미터 영역을 형성하고 상기 베이스 영역과 일정 간격으로 이격된 필드 영역에는 제1 도전형의 채널 스타퍼를 형성하는 단계:
    상기 산화막 위에 반절연 폴리실리콘막을 형성하되, 상기 액티브 영역에서는 상기 반절연 폴리실리콘막을 제거시키는 단계;
    상기 반절연 폴리실리콘막 위에 열적 산화막을 형성하는 단계;
    상기 열적 산화막, 반절연 폴리실리콘막 및 산화막을 패터닝하여 상기 에미터 영역, 베이스 영역 및 채널 스타퍼의 일부 표면을 노출시키는 단계; 및
    상기 에미터 영역, 베이스 영역, 채널 스타퍼 및 반도체 기판과 각각 전기적으로 연결되도록 에미터 전극, 베이스 전극, 등전위 전극 및 컬렉터 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 반절연 폴리실리콘막은 저압 화학 기상 증착법을 사용하여 형성하되, 상기 반절연 폴리실리콘막의 두께가 대략 5000Å이 되도록 하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 열적 산화막은 열적 산화 방법을 사용하여 형성하되, 상기 열적 산화막의 두께가 300Å 내지 3000Å이 되도록 하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 열적 산화 방법은 대략 500℃ 내지 대략 1100℃의 온도를 갖는 튜브내에 산소 가스만을 공급하여 상기 열적 산화막을 형성하는 방법인 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
  20. 제16항에 있어서,
    상기 열적 산화막, 반절연 폴리실리콘막 및 산화막을 패터닝시에 상기 열적 산화막은 습식 식각법을 사용하여 패터닝하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.
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