KR20000048363A - 반도체 장치 및 제조 방법 - Google Patents
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Abstract
본 발명은 게이트 절연층 및 게이트 절연층상에 위치하는 게이트 금속화층을 포함하는 반도체 기판을 제공하는 단계를 포함하는 전계효과 트랜지스터의 제조방법에 관한 것으로, 이러한 게이트 금속화층은 산화가능 재료를 포함한다. 마스크가 게이트 금속화층 상부에 제공되고, 이러한 마스크는 내부에 개구부를 가지며 게이트 금속화층을 마스킹한다. 마스크는 개구부에 의해 노출된 게이트 금속화층의 일부는 선택적으로 제거하는 반면 게이트 금속화층의 마스킹되지 않은 영역은 에칭되지 않은 상태로 남도록 플라즈마 에칭되어 트랜지스터용 게이트를 형성한다. 산화저항층이 형성된 게이트상에 형성된다. 산화저항층을 가진 반도체 기판이 가열된다. 게이트를 마스크로서 사용함으로써, 트랜지스터용 소스 및 드레인 영역이 형성된다. 가열하는 단계는 기판을 1050℃의 온도로 어닐링하는 것을 포함한다. 전계효과 트랜지스터는 실리콘 기판, 기판상에 위치하는 게이트 실리콘 이산화물, 게이트 절연층상에 위치하며 산화가능 재료를 가진 게이트 및 게이트의 산화가능 재료의 측벽상에 위치하는 산화저항층을 포함한다. 산화가능 재료는 도전성 재료를 포함한다.
Description
본 발명은 반도체 장치와 그 제조 방법 특히, 전계효과 트랜지스터 반도체 장치 및 그 제조 방법에 관한 것이다.
공지된 바와 같이, 반도체 장치는 넓은 응용 범위를 가진다. 이러한 장치중 하나는 전계효과 트랜지스터(FET) 장치이다. 금속 산화물 반도체(MOS) FET에서, 게이트는 전형적으로 예를 들어, 다결정 실리콘층, 텅스텐 실리사이드층 및 실리콘 질화물층인 금속 마스크 스택 상부에 마스크를 제공함으로써 얻어진다. 게이트 금속 스택은 전형적으로 예를 들어 대략 20Å 두께의 박막 게이트 실리콘 이산화물층 상부에 위치한다. 이러한 마스크로 게이트가 형성될 게이트 금속 스택의 일부를 마스킹하여, 마스킹된 구조물의 표면이 플라즈마 에칭 챔버에 위치하게 된다. 플라즈마는 게이트 금속 스택의 노출된 일부를 에칭한다. 마스크의 마스킹부의 길이는 형성된 게이트의 길이로서 유지된다. 마스크의 노출된 부분 하부의 실리콘 기판의 일부에 대한 플라즈마 에칭으로 인한 손상 때문에, 구조물은 손상된 실리콘 기판을 치유하기 위해 고온(예를 들면, 대략 1050℃)에서 빠른 열적 산화(RTO)를 위해 노(furnace)내에 놓인다. 빠른 열적 산화 처리동안 실리콘 이산화물층이 게이트 실리콘 이산화물층의 얇은 노출부 상부와 게이트 스택내 실리콘 재료 상부 즉, 다결정 및 텅스텐 실리콘의 노출된 측벽상에서 성장된다. 빠른 열적 산화 처리동안, 도 1a에 도시된 바와 같은 재료를 밀집시키기 위해 텅스텐 실리사이드내에서 응집이 발생된다는 것을 알 수 있고, 여기서 실리콘 기판은 참조부호 10으로, RTO 동안 성장된 실리콘 이산화물층은 참조부호 12로, 도핑된 다결정 실리콘 또는 비결정 실리콘은 참조부호 14로, 응집된 텅스텐 실리사이드는 참조부호 16으로, 그리고 실리콘 질화물은 참조부호 18로 표시된다. 빠른 열적 산화 동안, 다결정 실리콘(14) 상부에 성장된 실리콘 이산화물(12)은 다결정 실리콘(14)의 표면부를 소실시켜 도 1a에 도시된 바와 같이 게이트 채널을 길이 L'로 감소시킨다. 게다가, 원하지 않는 버즈 비크(bird's beak)(21)가 도 1a에 도시된 바와 같이 다결정층(14)의 기저 에지부에 형성된다. 도 1a에 도시된 게이트를 형성한 이후에, 저도핑 영역(LDD)가 주입에 의해 형성된다. 저도핑 영역 다음으로, 실리콘 질화물층(22)이 웨이퍼 상부에 증착되어 도 1b에 도시된 바와 같이 실리콘 질화물층(22)을 제공하도록 가공된다. 실리콘 질화물 스페이서가 형성된 이후, 구조물의 표면이 도시된 바와 같이 소스(S) 및 드레인(O)의 이온 주입에 노출된다.
도 1a와 도 1b는 종래기술에 따른 전계효과 트랜지스터의 여러 제조 단계의 개략 단면도.
도 2a 내지 도 2f는 본 발명에 따른 전계효과 트랜지스터의 여러 제조 단계의 개략 단면도.
*도면의 주요부분에 대한 부호의 설명*
10 : 반도체 기판 11 : 게이트 절연층
13 : 게이트 금속화층 14 : 도핑된 실리콘층
16 : 실리사이드 30 : 마스크
31 : 개구부 32 : 산화저항층
따라서, 본 발명은 상기한 문제점을 해결하는 것을 목적으로 한다.
본 발명에 따르면, 전계효과 트랜지스터를 형성하는 방법이 제공된다. 이러한 방법은 트랜지스터용 게이트를 형성하는 단계를 포함하고, 이러한 게이트는 산화가능한 재료를 구비한다. 산화저항층이 형성된 게이트 상부에 형성된다. 산화저항층을 가진 게이트는 산화 분위기에 놓인다.
이러한 방법으로, 산화저항층은 게이트내의 산화가능 재료의 산화를 방지한다. 더욱이, 이러한 방법으로, 게이트는 기판을 치유하는데 사용되는 빠른 열적 산화 단계 이전에 산화저항 재료내에 캡슐화된다. 이는 마스크를 설명된 게이트 길이 L로 유지하고, 버즈 비크 형성을 방지한다.
일 실시예에서, 게이트는 트랜지스터를 위한 소스 및 드레인 영역을 형성하는데 마스크로서 사용된다.
다른 실시예에 따르면, 전계효과 트랜지스터를 형성하는 방법이 제공된다. 이러한 방법은 게이트 절연층 및 게이트 절연층상에 위치하는 금속화층을 구비하는 반도체 기판을 제공하는 단계를 포함하고, 이러한 게이트 금속화층은 산화가능 재료를 갖는다. 마스크가 게이트 금속화층 상부에 제공되고, 이러한 마스크는 내부에 개구부를 가지며 게이트 금속화층의 영역을 마스킹한다. 마스크는 개구부에 의해 노출된 게이트 금속화층의 일부를 선택적으로 제거하고 게이트 금속화층의 마스킹된 영역을 에칭되지 않은 상태로 남겨두도록 플라즈마 에칭되어 트랜지스터용 게이트를 형성한다. 산화저항층은 형성된 게이트 상부에 형성된다. 산화저항층을 가진 반도체 기판이 가열된다. 마스크로서 게이트를 사용하면, 트랜지스터용 소스 및 드레인 영역이 형성된다.
다른 실시예에 따르면, 가열하는 단계는 대략 1050℃의 온도로 가열하는 단계를 포함한다.
다른 실시예에 따르면, 가열하는 단계는 이러한 기판을 어닐링하는 단계를 포함한다.
다른 실시예에 따르면, 전계효과 트랜지스터를 형성하는 방법이 제공된다. 이러한 방법은 게이트 절연층 및 게이트 절연층 상부에 위치하는 게이트 금속화층을 구비하는 반도체 기판을 제공하는 단계를 포함한다. 게이트 금속화층은 산화가능 재료를 구비한다. 마스크가 게이트 금속화층 상부에 제공된다. 마스크는 내부에 개구부를 가지고, 게이트 금속화층의 영역을 마스킹한다. 마스크는 개구부에 의해 노출된 게이트 금속화층의 일부는 선택적으로 제거하는 반면 게이트 금속화층의 마스킹된 영역는 남도록 플라즈마 에칭되어 트랜지스터용 게이트를 형성한다. 산화저항층이 형성된 게이트 상부에 형성된다. 절연층 및 산화저항층을 가진 반도체 기판이 산화 분위기에 놓인다. 마스크로서 게이트를 사용함으로써, 트랜지스터용 소스 및 드레인 영역이 형성된다.
다른 실시예에 따르면, 전계효과 트랜지스터가 제공된다. 트랜지스터는 실리콘 기판 및 실리콘 기판상에 위치하는 게이트 실리콘 이산화물층을 포함하고, 이러한 게이트는 산화가능 재료 및 게이트의 산화가능 재료의 측벽상에 위치하는 산화저항층을 가진다.
일 실시예에서, 산화가능 재료는 도전성 재료를 포함한다.
일 실시예에서, 산화가능 재료는 실리콘을 포함한다.
일 실시예에서, 산화가능 재료는 도핑된 실리콘층과 도핑된 실리콘층상에 위치하는 실리사이드층을 포함한다.
본 발명의 이러한 및 다른 특징이 첨부된 도면을 참조로 한 상세한 설명을 통해 쉽게 이해될 수 있다.
도 2a를 참조하면, 게이트 절연층(11) 및 대략 20Å 두께의 여기서는 열적으로 성장된 실리콘 이산화물층 및 게이트 절연층(11)상에 위치하는 게이트 금속화층(13)을 포함하는 반도체, 여기서는 실리콘인 기판(10)이 제공된다. 여기서, 게이트 금속화층(13)은 도핑된 실리콘층(14) 및 도핑된 실리콘층(14)상에 위치하는 실리사이드층(16)을 구비한다. 특히, 여기서 게이트 금속화층(13)은 도핑된 다결정 실리콘 또는 비결정 실리콘으로 구성된 하부층(14)을 가진다. 이러한 예에서, 실리사이드층(16)은 도핑된 다결정층(14)상에 위치하는 텅스텐 실리사이드이고, 층(18)은 텅스텐 실리사이드층(16)상에 위치하는 실리콘 질화물 하드 마스크이다. (층(18)은 선택적이고 금속화층의 일부는 아니라는 점을 주목한다. 층(18)은 TEOS 또는 생략될 수 있다.) 따라서, 층(14, 16)은 게이트 금속화층 또는 스택(13)을 제공한다. 게이트 금속화 스택(13)은 구리, 알루미늄, 텅스텐과 같은 다른 도전성 재료 또는 이러한 재료들의 조합일 수 있다.
다음으로, 마스크(30)는 게이트 금속화층(13) 및 하드 마스크(18) 상부에 형성된다. 마스크(30)는 내부에 개구부(31)를 가진다. 마스크(30)는 금속화층(13, 18)의 영역(33)을 마스킹하고, 이곳에 전계효과 트랜지스터의 게이트가 형성된다. 마스크(30)는 개구부(31)에 의해 노출된 게이트 금속화층(13, 18)의 일부는 선택적으로 제거하는 반면 게이트 금속화층(13, 18)의 에칭되지 않은 마스킹된 영역은 남기도록 플라즈마 에칭되어 트랜지스터용 게이트(G)를 형성한다(도 2b 참조). 마스크(30)는 도 2b에 도시된 구조물을 제공한다.
다음으로, 도 2c를 참조하면, 산화저항층(32)이 형성된 게이트(G)와 게이트 금속화층(13)의 제거된 일부에 의해 노출된 게이트 실리콘 이산화물층(11)의 일부 상부에 형성된다(도 2b 참조). 여기서, 산화저항층(32)은 화학 기상 증착에 의해 15나노미터 이하의 두께로 컨포멀(conformal)하게 증착된 실리콘 질화물층이다. 선택적으로, 산화저항층(32)은 실리콘 옥시니트리드(SiONx)일 수 있다. 웨이퍼 후면상의 산화저항층(32)의 일부를 제거한 이후, 도시되지는 않았지만 웨이퍼의 정면이 이온주입되어 도 2c에 도시된 바와 같은 저도핑된 영역을 형성한다. 산화저항층(32)이 이온 주입동안 산란 매질과 불순물 필터로서의 역할을 한다는 점을 주목한다.
다음으로, 산화저항층(32)의 노출된 표면 일부(32T)를 제거하여 도 2e에 도시된 구조물을 제공하는데 플라즈마 에칭(즉, 반응성 이온 에칭, RIE)이 사용된다. 따라서, RIE는 게이트(G)의 일부로부터 금속화층(13)의 제거된 일부에 의해 노출된 게이트 실리콘 이산화물의 일부 상부에서 산화저항층(32)의 일부(32T)를 선택적으로 제거하는 반면 게이트(G)의 측벽으로부터 산화저항층(32)의 일부는 유지하도록 한다.
다음으로, 도 2e에 도시된 구조물은 빠른 열적 산화(RTO)된다. 여기서, RTO는 대략 1050℃의 온도 정도이다. RTO는 게이트 실리콘 이산화물층(11)을 가진 실리콘 기판(10)을 어닐링한다. 산화는 층(11')을 위해 실리콘 이산화물층(11)을 도 2f에 도시된 두꼐로 증가시킨다. 게이트(G)의 측벽 상부의 산화저항층(32)은 다결정 실리콘층(14)의 산화를 방지하고, 이러한 어닐링동안 텅스텐 실리사이드층(16)의 산화 및 응집을 방지한다.
다음으로, 마스크로서 자신의 측벽상에 산화저항층(32)을 가진 게이트(G)를 사용하여, 트랜지스터용 소스 및 드레인(S, D) 영역이 형성된다.
다른 실시예는 첨부된 청구항의 정신 및 범위내에 속한다.
본 발명에 따르면, 게이트 채널의 길이를 감소시키지 않으며 버즈 비크를 형성함없이 전계효과 트랜지스터를 제조할 수 있다.
Claims (20)
- 전계효과 트랜지스터를 제조하는 방법에 있어서,산화가능 재료를 구비하는 트랜지스터용 게이트를 형성하는 단계;상기 게이트 상부에 산화저항층을 형성하는 단계;상기 산화저항층을 가진 게이트를 산화 분위기에 놓는 단계; 및상기 트랜지스터용 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 소스 및 드레인 영역을 형성하는 단계는 상기 트랜지스터용 소스 및 드레인 영역을 형성할 때 상기 게이트를 마스크로서 사용하는 것을 특징으로 하는 방법.
- 전계효과 트랜지스터를 제조하는 방법에 있어서,게이트 절연층 및 상기 게이트 절연층상에 위치하는 게이트 금속화층을 구비하는 반도체 기판을 제공하는 단계를 포함하는데, 상기 게이트 금속화층은 산화가능 재료를 구비하며;상기 게이트 금속화층 상부에 마스크를 제공하는 단계를 포함하는데, 상기 마스크는 내부에 개구부를 가지고 상기 게이트 금속화층의 영역을 마스킹하며;상기 개구부에 의해 노출된 상기 게이트 금속화층의 일부는 선택적으로 제거하는 반면 상기 게이트 금속화층의 마스킹된 영역은 에칭되지 않은 상태로 남도록 상기 마스크를 플라즈마 에칭하여 상기 트랜지스용 게이트를 형성하는 단계;상기 형성된 게이트 상부에 산화저항층을 형성하는 단계;상기 산화저항층을 가진 상기 반도체 기판을 가열하는 단계; 및상기 트랜지스터용 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 3 항에 있어서, 상기 소스 및 드레인 영역을 형성하는 단계는 상기 트랜지스터용 소스 및 드레인 영역을 형성할 때 상기 게이트를 마스크로서 사용하는 것을 특징으로 하는 방법.
- 제 4 항에 있어서, 상기 가열 단계는 1050℃ 온도로 가열하는 것을 특징으로 하는 방법.
- 제 4 항에 있어서, 상기 가열 단계는 상기 기판을 어닐링하는 것을 특징으로 하는 방법.
- 전계효과 트랜지스터를 제조하는 방법에 있어서,게이트 절연층 및 상기 게이트 절연층상에 위치하는 게이트 금속화층을 구비하는 반도체 기판을 제공하는 단계를 포함하는데, 상기 게이트 금속화층은 산화가능 재료를 구비하며;상기 게이트 금속화층 상부에 마스크를 제공하는 단계를 포함하는데, 상기 마스크는 내부에 개구부를 가지고 상기 게이트 금속화층의 영역을 마스킹하며;상기 개구부에 의해 노출된 상기 게이트 금속화층의 일부는 선택적으로 제거하는 반면 상기 게이트 금속화층의 마스킹된 영역은 에칭되지 않은 상태로 남도록 상기 마스크를 플라즈마 에칭하여 상기 트랜지스용 게이트를 형성하는 단계;상기 형성된 게이트 상부에 산화저항층을 형성하는 단계;상기 절연층 및 상기 산화저항층을 가진 상기 반도체 기판을 산화 분위기에 놓는 단계; 및상기 트랜지스터용 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 7 항에 있어서, 상기 소스 및 드레인 영역을 형성하는 단계는 상기 트랜지스터용 소스 및 드레인 영역을 형성할 때 상기 게이트를 마스크로서 사용하는 것을 특징으로 하는 방법.
- 전계효과 트랜지스터를 제조하는 방법에 있어서,게이트 절연층 및 상기 게이트 절연층상에 위치하는 게이트 금속화층을 구비하는 반도체 기판을 제공하는 단계를 포함하는데, 상기 게이트 금속화층은 산화가능 재료로 구성되며;상기 게이트 금속화층 상부에 마스크를 제공하는 단계를 포함하는데, 상기 마스크는 내부에 개구부를 가지고 상기 게이트 금속화층의 영역을 마스킹하며;상기 개구부에 의해 노출된 상기 게이트 금속화층의 일부를 선택적으로 제거하는 반면 상기 게이트 금속화층의 마스킹된 영역은 에칭되지 않은 상태로 유지하도록 상기 마스크를 플라즈마 에칭하여 상기 트랜지스용 게이트를 형성하는 단계;상기 형성된 게이트 상부 및 상기 금속화층의 제거된 부분에 의해 노출된 상기 절연층의 일부 상부에 산화저항층을 형성하는 단계;상기 게이트의 최상부로부터 및 상기 게이트 금속화층의 상기 제거된 일부에 의해 노출된 상기 절연층의 일부 상부에서 상기 산화저항층의 일부는 선택적으로 제거하는 반면 상기 게이트의 측벽으로부터 상기 산화저항층의 일부는 에칭되지 않은 상태로 남기는 단계;상기 절연층 및 상기 산화저항층을 가진 상기 반도체 기판을 산화 분위기에 놓는 단계; 및상기 트랜지스터용 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 9 항에 있어서, 상기 소스 및 드레인 영역을 형성하는 단계는 상기 트랜지스터용 소스 및 드레인 영역을 형성할 때 자신의 측벽상에 상기 산화저항층을 가진 상기 게이트를 마스크로서 사용하는 것을 특징으로 하는 방법.
- 전계효과 트랜지스터를 제조하는 방법에 있어서,게이트 실리콘 이산화물층 및 상기 게이트 절연층상에 위치하는 게이트 금속화층을 구비하는 반도체 기판을 제공하는 단계를 포함하는데, 상기 게이트 금속화층은 산화가능 재료를 구비하며;상기 게이트 금속화층 상부에 마스크를 제공하는 단계를 포함하는데, 상기 마스크는 내부에 개구부를 가지고 상기 게이트 금속화층의 영역을 마스킹하며;상기 개구부에 의해 노출된 상기 게이트 금속화층의 일부는 선택적으로 제거하는 반면 상기 게이트 금속화층의 마스킹된 영역은 에칭되지 않은 상태로 남도록 상기 마스크를 플라즈마 에칭하여 상기 트랜지스용 게이트를 형성하는 단계;상기 형성된 게이트 상부 및 상기 금속화층의 제거된 부분에 의해 노출된 상기 게이트 실리콘 이산화물층의 일부 상부에 산화저항층을 형성하는 단계;상기 게이트의 최상부로부터 및 상기 게이트 실리콘 이산화물층의 상기 제거된 일부에 의해 노출된 상기 게이트 실리콘 이산화물층의 일부 상부에서 상기 산화저항층의 일부는 선택적으로 제거하는 반면 상기 게이트의 측벽으로부터 상기 산화저항층의 일부는 남도록 하는 단계;상기 게이트 실리콘 이산화물층을 가진 상기 실리콘 기판과 상기 게이트의 측벽 상부에 위치하는 상기 산화저항층을 산화 분위기에서 1050℃의 온도로 가열하는 단계를 포함하는데, 상기 산화저항층은 상기 도핑된 실리콘 및 상기 게이트의 실리사이드 재료가 상기 가열동안 산화되는 것을 방지하고; 및상기 트랜지스터용 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 11 항에 있어서, 상기 가열하는 단계는 1050℃의 온도로 가열하는 것을 특징으로 하는 방법.
- 제 12 항에 있어서, 상기 가열하는 단계는 상기 기판을 어닐링하는 것을 특징으로 하는 방법.
- 전계효과 트랜지스터를 제조하는 방법에 있어서,게이트 실리콘 이산화물층 및 상기 게이트 절연층상에 위치하는 게이트 금속화층을 구비하는 반도체 기판을 제공하는 단계를 포함하는데, 상기 게이트 금속화층은 산화가능 재료를 구비하며;상기 게이트 금속화층 상부에 마스크를 제공하는 단계를 포함하는데, 상기 마스크는 내부에 개구부를 가지고 상기 게이트 금속화층의 영역을 마스킹하며;상기 개구부에 의해 노출된 상기 게이트 금속화층의 일부는 선택적으로 제거하는 반면 상기 게이트 금속화층의 마스킹된 영역은 에칭되지 않은 상태로 남도록 상기 마스크를 플라즈마 에칭하여 상기 트랜지스용 게이트를 형성하는 단계;상기 형성된 게이트 상부 및 상기 금속화층의 제거된 부분에 의해 노출된 상기 게이트 실리콘 이산화물층의 일부 상부에 산화저항층을 형성하는 단계;상기 게이트의 최상부로부터 및 상기 게이트 실리콘 이산화물층의 상기 제거된 일부에 의해 노출된 상기 절연층의 일부 상부에서 상기 산화저항층의 일부는 선택적으로 제거하는 반면 상기 게이트의 측벽으로부터 상기 산화저항층의 일부는 남도록 하는 단계;상기 게이트 실리콘 이산화물층을 가진 상기 실리콘 기판과 상기 게이트의 측벽 상부에 위치하는 상기 산화저항층을 산화 분위기에서 1050℃의 온도로 가열하는 단계를 포함하는데, 상기 산화저항층은 상기 도핑된 실리콘 및 상기 게이트의 실리사이드 재료가 상기 가열동안 산화되는 것을 방지하고; 및상기 트랜지스터용 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 14 항에 있어서, 상기 어닐링 단계는 1050℃의 온도로 상기 기판을 가열하는 것을 특징으로 하는 방법.
- 실리콘 기판;상기 기판상에 위치하는 게이트 실리콘 이산화물층;게이트 절연층상에 위치하며 산화가능 재료를 구비하는 게이트;상기 게이트의 상기 산화가능 재료의 측벽상에 위치하는 산화저항층을 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
- 제 16 항에 있어서, 상기 산화가능 재료는 도전성 재료를 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
- 제 17 항에 있어서, 상기 산화가능 재료는 실리콘을 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
- 제 18 항에 있어서, 상기 산화가능 재료는 도핑된 실리콘층과 상기 도핑된 실리콘층상에 위치하는 실리사이드층을 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
- 제 19 항에 있어서, 상기 게이트는 알루미늄, 구리, 텅스텐 혹은 이들의 조합 또는 유사 도전성 재료의 조합을 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
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