KR100246098B1 - 전계효과 트랜지스터의 형성방법 - Google Patents

전계효과 트랜지스터의 형성방법 Download PDF

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Abstract

본 발명은 전계효과 트랜지스터의 형성방법에 관한 것으로서, 본 발명의 목적은 반도체장치의 트랜지스터의 게이트와 접합영역에 사용하는 타이타늄 실리사이드의 제조방법을 달리함으로써 저항이 낮고 열적 안정성이 높은 타이타늄 실리사이드를 형성하여 게이트 전극 및 접합 저항을 낮추도록 한 전계효과 트랜지스터의 형성방법을 제공함에 있다. 상기와 같은 목적을 실현하기 위한 본 발명은 게이트와 접합영역에 타이타늄 실리사이드를 형성하여 전계효과 트랜지스터를 형성하는 전계효과 트랜지스터의 형성방법에 있어서, 상기에서 형성된 타이타늄 실리사이드에 이온을 주입하고 다시 열처리하는 공정을 더 포함하여 타이타늄 실리사이드를 형성함으로서 저항이 낮고 열안정성 높아 게이트와 접합전극의 저항을 낮출수 있으며 공정의 안정화를 이룰 수 있다는 이점이 있다.

Description

전계효과 트랜지스터의 형성방법
본 발명은 전계효과 트랜지스터의 형성방법에 관한 것으로서, 보다 상세하게는 반도체장치의 트랜지스터의 게이트와 접합영역에 사용하는 타이타늄 실리사이드의 제조방법을 달리함으로써 저항이 낮고 열적 안정성이 높은 타이타늄 실리사이드를 형성하여 게이트 전극 및 접합 저항을 낮추도록 한 전계효과 트랜지스터의 형성방법에 관한 것이다.
전계효과 트랜지스터(Field-Effect Transistor; FET)라 함은 다수 캐리어가 반도체 표면을 따라서 드리프트 하는 것을 게이트 전계에 의해 제어하는 방식의 트랜지스터를 말하는 것으로서 소수캐리어의 주입이 없으므로 축적효과에 의한 응답 속도의 저하가 없고, 잡음이 적은 장점이 있다. 전계효과 트랜지스터에는 게이트의 구조에 의해 접합형 전계효과 트랜지스터(Junction Field-Effect Transistor ; JFET)와 쇼트키 장벽 게이트형 및 절연 게이트형 전계효과 트랜지스터(Insulator Gate Field Effect Transistor ; IGFET)가 있다.
상기 절연 게이트형 전계효과 트랜지스터는 절연막을 삽입하고 게이트 전극을 설치한 구조의 전계효과 트랜지스터로 절연물 층에는 SiO2, Al2O3, Si3N4가 사용된다. 특히 절연막으로 SiO2막을 쓴 것을 MOSFET(Metal Oxide Semiconductor FET)라 부른다. 이러한 형태의 전계효과 트랜지스터는 접합형에 비해 게이트 입력임피던스가 훨씬 더 크고, 확산공정이 1회로 간단하고, 소자간의 분리가 필요없다는 등의 장점을 갖고 있기 때문에 고밀도 집적화에 적합한 특징을 갖고 있다.
요즈음의 반도체 소자의 집적도 증가는 소자의 크기를 지속적으로 감소시키고 이에 상응하는 게이트 폭의 감소로 게이트 전극의 저항은 계속적으로 증가하고 있다. 이러한 게이트 전극 저항의 증가는 소자의 동작속도를 느리게 하는 원인이 된다.
따라서, 게이트 전극 폭의 감속에 의한 게이트 전극 저항의 증가를 해결하기 위한 일반적인 기술로는 게이트 전극이 다결정 실리콘을 일차로 증착한 후 텅스텐 실리사이드를 형성하는 기술이 일반적이다.
그런데, WF6가스에 의한 반응으로 텅스텐을 증착한 다음 산화시켜 텅스텐 실리사이드을 형성시킬 때 불소(F)의 침투로 게이트 산화막의 전기적 두께가 증가하여 임계전압이 증가하여 트랜지스터의 작동전압을 증가시킨다는 문제점이 있다.
그레서 상기와 같은 문제점을 해결하기 위해 이중 게이트 형성시 주로 타이타늄 실리사이드(TiSi2)를 형성하는 기술을 사용하게 되는데 타이타늄의 고온 열처리 공정에서 응집되는 현상이 발생하여 저항을 높이게 되며 또한 0.3㎛ 이하의 게이트 회로선 폭에서는 타이타늄 실리사이드의 결정 크기가 회로선 폭의 길이보다 크게 되어 타이타늄 실리사이드의 상 변화가 제대로 이루어지지 않아 단선이 발생한다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 타이타늄을 증착하여 일차 열처리하는 동안에 형성된 C49상의 타이타늄 실리사이드 막에 실리콘을 이온주입함으로써 이후의 열처리 공정에서 저항이 낮은 안정한 상이면서 고온에서도 응집이 발생하지 않는 입자크기가 작은 C54상의 타이타늄 실리사이드를 형성하여 게이트 및 접합전극의 저항을 낮추도록 하는 전계효과 트랜지스터의 형성방법을 제공함에 있다.
도1 내지 도4는 본 발명에 의한 방법으로 전계효과 트랜지스터를 형성하는 공정을 단계적으로 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 기판 20 : 필드산화막
30 : 게이트산화막 40 : 폴리실리콘
50 : 스페이서 60 : 타이타늄막
70 : 소오스 70' : 드레인
100 : 마스크
상기와 같은 목적을 실현하기 위한 본 발명은 게이트와 접합영역에 타이타늄 실리사이드를 형성하여 전계효과 트랜지스터를 형성하는 전계효과 트랜지스터의 형성방법에 있어서, 상기에서 형성된 타이타늄 실리사이드에 이온을 주입하고 다시 열처리하는 공정을 더 포함하여 형성하는 전계효과 트랜지스터의 형성방법을 제공한다.
상기와 같은 방법에 의해 타이타늄 실리사이드를 형성하면 박막 전체에 균일한 행생성이 일어나기 때문에 열안정성이 우수하고 고온에서 응집이 일어나지 않고 저항이 낮은 작은 입자 크기의 안정한 타이타늄 실리사이드가 형성된다. 따라서 전계효과 트랜지스터를 형성하면 게이트와 접합전극의 저항이 낮아지게 된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도1 내지 도4는 본 발명에 의한 실시예로서 본 발명에 의한 방법으로 타이타늄 실리사이드를 형성하고 전계효과 트랜지스터를 형성하는 공정을 단계적으로 나타낸 단면도이다.
도1은 실리콘 기판(10)위에 필드산화막(20)을 형성하고, 케이트산화막을 형성한 다음 폴리실리콘(40)으로 게이트를 형성한 후, LDD(Lightly Doped Drain) 이온을 주입하여 소오스(70)와 드레인(70')을 형성하고 산화막을 형성한 후 부분 식각하여 스페이서(50)를 형성한 다음 다시 도핑하여 소오스(70)와 드레인(70')을 형성한다. 그런다음 타이타늄막(60)을 다층구조로 형성한 상태를 나타낸 단면도이다.
도2는 도1의 결과물을 열처리하여 C49상의 타이타늄 실리사이드(90)를 형성하고 타이타늄막(60)인 타이타늄과 열처리 과정중 생성된 타이타늄나이트라이드를 식각하여 제거한 상태를 나타낸 단면도이다.
도3은 도2에서 형성된 타이타늄 실리사이드(90)에 이온을 주입하기 위해 마스크(100)를 입힌후 실리콘이온(110)을 주입하는 상태를 나타낸 단면도이다.
여기서 주입되는 이온은 4가이온인 게르마늄이나 불활성 물질은 아르곤을 주입할 수 있다.
도4는 도3에서 입힌 마스크(100)를 식각하고 이차 열처리로 400∼900℃로 가열하여 C54상의 타이타늄 실리사이드(120)가 형성된 상태를 나타낸 단면도이다.
위와 같은 방법으로 타이타늄 실리사이드(120)를 형성한 후 절연막을 형성하고 콘택을 형성하여 전계효과 트랜지스터를 형성하게 된다.
상기한 바와 같이 본 발명은 게이트와 접합영역에 타이타늄을 증착하여 일차 열처리하는 동안에 형성된 C49상의 타이타늄 실리사이드 막에 실리콘을 이온주입함으로써 이후의 열처리 하여 입자크기가 작은 C54상의 타이타늄 실리사이드를 형성함으로서
저항이 낮고 열안정성이 높은 타이타늄 실리사이드 막을 형성하여 게이트와 접합전극의 저항을 낮추고 공정의 안정화를 이룰 수 있다는 이점이 있다.
또한, 0.3㎛ 이하의 회로선폭을 갖는 트랜지스터에도 타이타늄 실리사이드 공정이 쉽게 적용될 수 있다는 이점이 있다.

Claims (5)

  1. 게이트와 접합영역에 타이타늄 실리사이드를 형성하여 전계효과 트랜지스터를 형성하는 전계효과 트랜지스터의 형성방법에 있어서,
    상기에서 형성된 타이타늄 실리사이드에 이온을 주입하고 이차 열처리하는 공정을 더 포함하여 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 형성방법.
  2. 제1항에 있어서, 주입되는 이온은
    실리콘이나 게르마늄 등의 4가 이온인 것을 특징으로 하는 전계효과 트랜지스터의 형성방법.
  3. 제1항에 있어서, 주입되는 이온은
    아르곤 등의 불활성 물질인 것을 특징으로 하는 전계효과 트랜지스터의 형성방법.
  4. 제1항에 있어서, 상기 이차 열처리 온도는 400∼900℃인 것을 특징으로 하는 전계효과 트랜지스터의 형성방법.
  5. 제1항에 있어서, 최종적으로 형성된 타이타늄 실리사이드의 상은 C54상인 것을 특징으로 하는 전계효과 트랜지스터의 형성방법.
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