KR19990088416A - 마스터-슬레이브형플립플롭 - Google Patents
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Abstract
하나의 실시예에 따르면, 마스터 슬레이브 플립 플롭(MS-FF; 100)은 마스터 래치부(102)의 입력에 접속된 마스터 입력 전송 게이트(108)와 슬레이브 래치부(104)의 입력에 접속된 슬레이브 입력 전송 게이트(110)를 포함한다. 클럭 생성 회로(112)는 반전된 클럭 신호 CB1을 제공하는 제1 인버터(114-0)와 비반전된 클럭 신호 C1을 제공하는 제2 인버터(114-1)를 포함한다. 클럭 신호 C1 및 CB1은 슬레이브 입력 전송 게이트(104)에 제공된다. 클럭 신호 C1 및 CB1은 기생 저항 R1 및 R2를 갖는 클럭 라인(116-0, 116-1)을 통해 마스터 입력 전송 게이트(108)에 또한 제공된다. 기생 저항 R1 및 R2는 C1 및 CB1 신호를 지연시킴으로써 지연 반전된 클럭 신호 CB2 및 지연 비반전된 클럭 신호 C2를 마스터 입력 전송 게이트(108)에 제공한다. 2개의 인버터(114-0, 114-1)로부터 형성된 클럭 생성 회로를 이용함으로써, MS-FF(100)의 면적이 감소될 수 있고, 따라서 더 작은 사이즈의 MS-FF 회로를 구현할 수 있다.
Description
본 발명은 일반적으로 플립 플롭 논리 회로에 관한 것으로, 특히 마스터 슬레이브형 플립 플롭에 관한 것이다.
마스터 슬레이브 플립 플롭(MS-FF)은 이미 주지되어 있는 기술이다. 종래 MS-FF는 전형적으로 서로 직렬로 접속된 마스터 래치와 슬레이브 래치를 포함한다. 데이타 신호(D)가 데이타 입력에 인가되고, 마스터 래치는 인가된 클럭 신호에 동기하여 데이타를 읽어 들이고 래치한다. 마스터 래치가 동작(즉, 데이타를 래치함)한 후, 슬레이브 래치가 마스터 래치로부터 출력된 값을 래치한다. 슬레이브 래치의 출력이 출력 신호 Q로서 제공된다.
각각의 래칭 동작을 실행하기 위해, 마스터 래치와 슬레이브 래치는 특정 클럭 신호에 응답하여 기능하는 입력 트랜스퍼 게이트를 구비하고 있다. 클럭 신호를 생성하는 하나의 방법은 클럭 신호를 제1 인버터 회로에 인가하여 반전된 클럭 신호를 생성하는 것이다. 그리고나서, 반전된 클럭 신호는 제2 인버터에 인가되어 비반전된 클럭 신호를 생성한다. 반전된 및 비반전된 클럭 신호는 MS-FF내의 전송 게이트를 활성하는데 이용되고, 그럼으로써 값들이 마스터와 슬레이브 래치에서 래치되는 것을 가능하게 한다.
이상적으로는, MS-FF는 논리값을 저장하는 마스터 래치와 논리값을 제공하는 슬레이브 래치에 의해 동작한다. 마스터와 슬레이브 래치의 논리값은 클럭 신호의 타이밍에 따라 동일하거나 다를 수도 있다. 마스터 래치내의 값은, 새로운 논리값을 마스터 래치에 인가한 후, 새로운 값을 마스터 래치로 클럭킹함으로써 변화될 수 있다. 그리고 나서, 마스터 래치는 새로운 값을 저장하는 한편, 슬레이브 래치는 이상적으로는 계속적으로 논리값을 출력으로서 제공한다. 연이어서, 마스터 래치값은 슬레이브 래치로 클럭드될 수 있다.
상기 클럭킹 동작을 수행하는 하나의 방법은 마스터 래치의 입력측에 마스터 입력 전송 게이트를, 슬레이브 래치의 입력측에 슬레이브 입력 전송 게이트를 제공하는 것이다. 마스터 입력 전송 게이트가 비반전된 클럭 신호에 응답하여 활성화되고, 반면에 슬레이브 입력 전송 게이트는 반전된 클럭 신호에 응답하여 활성화될 수 있다.
상기 기술한 구성의 단점은 반전된 및 비반전된 클럭 신호를 생성하는데 이용되는 인버터에 의해 유입되는 지연으로부터 기인한다. 그러한 지연으로 인해, 마스터 입력 전송 게이트가 턴온 되기 전에 슬레이브 입력 전송 게이트가 충분하게 턴 오프되지 못할 수 있다. 결과적으로, 마스터 래치의 입력측에 인가된 데이타 값은 마스터 래치를 통해 슬레이브 래치로 흐른다. 새롭게 인가된 데이타값이 마스터 래치에 의해 래치된 이전 값과 다른 경우에, 새롭게 인가된 데이타값의 "관통 현상(through phenomenon)"으로 인해 잘못된 논리값이 슬레이브 래치에 래치될 수 있다.
MS-FF에서 관통 현상을 방지하기 위한 하나의 접근법은, 마스터 래치로부터 슬레이브 래치로의 데이타 클럭이 새로운 데이타보다 이른 시점에서 마스터 래치로 클럭드되는 클럭 신호를 생성하는 것이다. 그러한 접근법은 일본 특개평3-1608호 공보에 기재되어 있다. 이 기술에 있어서, 새롭게 인가된 데이타가 마스터 래치를 관통하더라도, 슬레이브 입력 전송 게이트가 이미 충분하게 턴오프될 것이고, 슬레이브 래치는 새롭게 인가된 데이타를 수취하지 않을 것이다. 그러므로, 상기 기술한 것과 같은 오동작을 방지할 수 있다.
일본 특개평3-1608호 공보에 기재된 접근법은 슬레이브 래치의 입력측에서 전송 게이트에 인가되는 반전된 및 비반전된 클럭 신호의 제1 세트를 이용한다. 뿐만 아니라, 반전된 및 비반전된 클럭 신호의 제2 세트를 생성하는 제3 및 제4 인버터 회로가 제공된다. 반전된 및 비반전된 클럭 신호의 제2 세트는 마스터 래치의 입력측에서 전송 게이트에 공급된다. 제3 및 제4 인버터 회로에 의해 발생되는 지연은, 새로운 데이타가 마스터 래치에 저장되기 전에 슬레이브 래치에 데이타를 안전하게 저장하는 것을 가능하게 한다.
상기 접근법의 단점은, 클럭 신호쌍간의 지연을 얻기 위해 부가적인 인버터 회로(제3 및 제4 인버터 회로)가 이용된다는 점이다. 인버터를 형성하는데 이용되는 회로 소자(예를 들면 트랜지스터)는 통상 집적 회로의 기판에 제조되므로, 인버터 회로의 부가는 결과적으로 전체 MS-FF 회로에 대해 면적을 증가시키게 한다. 원하는 클럭 신호를 생성하는데 단지 하나의 인버터 회로(예를 들면, 단지 제3 인버터 회로)를 사용하는 것이 가능하기도 하지만, 그러한 구성은 여전히 MS-FF에 대해 부가적인 영역이 필요하게 된다. 더 작은 사이즈의 집적 회로가 계속적으로 요구되므로, 작은 사이즈의 MS-FF가 바람직하다.
지연된 클럭 신호를 포함하는 종래 MS-FF는, 더 큰 영역을 필요로 할 뿐만 아니라, 회로내의 기생 저항으로 인해 더 높은 주파수에서 단점을 더 가지고 있다. 기생 저항은 MS-FF에 포함되는 물리적 구조에 기인한 저항이다. 단지 몇가지 예로서, 도전선, 접촉 구조, 및 액티브 디바이스는 기생 저항을 초래한다. 도전선은 "언더패스(underpass)"와 같은 기판의 일부 뿐만 아니라 기판에 걸쳐 패터닝된 것들을 포함할 수 있다. 접촉 구조는 도전층으로부터 기판으로 연장된 콘택트, 또는 2개의 도전층을 접속하는 "바이어스(vias)"를 포함한다. 전계 효과 트랜지스터의 소스 드레인 경로 또는 바이폴러 트랜지스터의 콜렉터 에미터 경로와 같은 액티브 디바이스도, 트랜지스터가 턴온되는 경우 기생 저항을 포함할 수 있다.
MS-FF가 클럭 신호의 타이밍을 특정 지연 시간만큼 지연하도록 디자인되는 경우에서도, 전송 게이트의 동작은 기생 저항으로 인해 타이밍 에러가 유발될 수 있다. 마스터 입력 전송 게이트는 새로운 데이타를 마스터 래치에 입력하는데 비교적 긴 셋팅 시간을 필요로 한다. 그러므로, 더 높은 주파수에서 안정된 동작을 실현하기가 어렵다.
부가 인버터 회로를 이용하는 것을 피하고, MS-FF내의 래치에 안정된 동작을 제공할 수 있는 MS-FF를 제공하는 것이 바람직하다. 고주파에서 동작할 수 있는 MS-FF를 제공하는 것도 바람직하다.
본 발명은 마스터 래치의 입력에 결합된 마스터 입력 전송 게이트와 슬레이브 래치에 결합된 슬레이브 입력 전송 게이트를 구비한 마스터 슬레이브 플립 플롭(MS-FF)을 포함한다. 마스터 입력 전송 게이트와 슬레이브 입력 전송 게이트에 클럭 신호를 제공하는 클럭 발생 회로를 더 포함한다. 클럭 신호는 기생 저항을 갖는 클럭 라인에 의해 마스터 입력 전송 게이트에 결합된다.
하나의 실시예에 따르면, 클럭 생성 회로는 클럭 신호를 비반전된 클럭 신호로서 수신하고, 반전된 클럭 신호를 생성하는 제1 인버터를 포함한다. 비반전된 및 반전된 클럭 신호는 슬레이브 입력 전송 게이트에 제공된다. 비반전된 및 반전된 클럭 신호는 기생 저항을 포함하는 클럭 라인을 통해 마스터 입력 전송 게이트에 더 제공된다.
또 하나의 실시예에 따르면, 클럭 공급 회로는 반전된 클럭 신호를 생성하는 제1 인버터와, 비반전된 클럭 신호를 생성하는 제2 인버터를 포함한다. 비반전된 및 반전된 클럭 신호는 슬레이브 입력 전송 게이트에 제공된다. 비반전된 및 반전된 클럭 신호는 기생 저항을 포함하는 클럭 라인을 통해 마스터 입력 전송 게이트에 더 제공된다.
실시예에 따르면, 클럭 신호가 MS-FF에 입력된 경우, 클럭 신호 라인내의 기생 저항으로 인해 발생한 지연으로 인해, 슬레이브 입력 전송 게이트가 더 일찍 턴 오프 또는 온될 수 있고, 마스터 입력 전송 게이트는 더 늦게 턴 오프 또는 온 될 수 있다. 이러한 방식으로, 마스터 래치에서 데이타가 래치되는 것보다 슬레이브 래치에서 데이타가 더 일찍 래치될 수 있으므로, "관통 현상"이 방지될 수 있다.
실시예의 또 다른 측면은, 클럭 신호의 변이와 MS-FF로부터의 값의 출력간 시간을 단축시킬 수 있는 MS-FF가 제공된다는 점이다. 또한, 새롭게 인가된 데이타 값을 입력하는데 필요한 셋팅 시간도 또한 단축될 수 있다. 이것은 MS-FF가 비교적 높은 주파수에서 동작하는 것을 가능하게 한다.
실시예의 또 다른 측면에 따르면, MS-FF의 클럭 공급 회로가 2개의 인버터 회로, 또는 선택적으로 하나의 인버터 회로를 포함할 수 있으므로, MS-FF가 더 감소된 면적을 차지하는 것을 가능하게 한다.
도 1은 제1 실시예의 회로 다이어그램.
도 2는 도 1의 회로의 동작을 도시하는 타이밍 다이어그램.
도 3은 제2 실시예의 회로 다이어그램.
도 4는 도 3의 회로의 동작을 도시하는 타이밍 다이어그램.
<도면의 주요 부분에 대한 부호의 설명>
100 : 마스터 슬레이브 플립 플롭 회로
102 : 마스터 래치부
104 : 슬레이브 래치부
108 : 마스터 입력 전송 게이트
110 : 슬레이브 입력 전송 게이트
112 : 클럭 생성 회로
114-0, 114-1, 106-0, 106-1, 106-2 : 인버터
116-0, 116-1 : 클럭 라인
다수의 도면을 참조하여 다양한 실시예를 기술한다. 도 1은 제1 실시예의 회로 다이어그램이다. 제1 실시예는 마스터-슬레이브 플립 플롭이고, 일반적인 참조 부호 100으로 표시된다. 마스터 래치부(102)와 슬레이브 래치부(104)를 포함하는 MS-FF(100)를 도시하고 있다. 마스터 래치부(102)는 인버터(106-0, 106-1)를 포함한다. 인버터(106-0)의 입력 및 출력은 인버터(106-1)의 출력 및 입력에 접속된다. 인버터(106-2)를 포함하는 슬레이브 래치부(104)가 도시되어 있다. 마스터 래치부(102)와 슬레이브 래치부(104)는 서로 직렬로 배열되어 있다. 주목할 점은 슬레이브 래치부(104)가 하나의 인버터를 포함되도록 도시되지만, 그러한 구조는 쉽게 변할 수 있다는 점이다. 그러한 한 예로서, 또 하나의 인버터가 인버터(106-2)와 교차 결합할 수도 있다.
마스터 래치부(102)의 입력에 접속된 마스터 입력 전송 게이트(108)도 도 1에 도시된다. 슬레이브 입력 전송 게이트(110)는 마스터 래치부(102)의 출력과 슬레이브 래치부(104)의 입력과의 사이에 접속된다. 마스터 및 슬레이브 입력 전송 게이트(108, 110)의 각각은 n 채널 절연 게이트 전계 효과 트랜지스터(IGFET)와 소스 드레인 경로를 가지는 p 채널 IGFET가 직렬로 배열되는 것을 포함하도록 도시되어 있다. 그러므로, 마스터 및 슬레이브 입력 전송 게이트(108, 110)는 각 IGFET의 게이트에 인가되는 상보 신호에 의해 턴온 또는 턴오프될 수 있다.
도 1의 MS-FF(100)는 마스터 입력 전송 게이트(108)에서 입력값 "D"를 수신할 수 있고, 슬레이브 래치부(104)에서 출력값 "Q"를 제공할 수 있다.
제1 실시예(100)는 클럭 생성 회로(112)를 더 포함한다. 도 1의 특정 클럭 생성 회로(112)는 인버터(114-0, 114-1)를 포함하도록 도시된다. 인버터(114-0)는 입력으로서 클럭 신호 CLK를 수신하고, 출력으로서 반전된 클럭 신호 CB1을 제공한다. 인버터(114-1)은 입력으로서 반전된 클럭 신호 CB1을 수신하고, 출력으로서 비반전된 클럭 신호 C1을 제공한다.
반전된 클럭 신호 CB1은 슬레이브 입력 전송 게이트(110)내의 p 채널 IGFET의 게이트에 접속되는 한편, 비반전된 클럭 신호 C1은 슬레이브 입력 전송 게이트(110)내의 n 채널 IGFET의 게이트에 접속된다.
도 1의 구조에 있어서, 클럭 라인(116-0)은 슬레이브 입력 전송 게이트(110)내의 p 채널 IGFET의 게이트를 마스터 입력 전송 게이트(108)내의 n 채널 IGFET의 게이트에 접속시킨다. 동일한 형태로, 클럭 라인(116-1)은 슬레이브 입력 전송 게이트(110)내의 n 채널 IGFET의 게이트를 마스터 입력 전송 게이트(108)내의 p 채널 IGFET의 게이트에 접속시킨다. 클럭 라인(116-0, 116-1)은 각각 R1, R2로 도시된 저항을 포함한다. 제1 실시예(100)에 있어서, 저항 R1, R2는 기생 저항이고, 동일 재료, 및 통상 동일 길이로 만들어진 배선 재료에 의해 제작될 수 있다. 이러한 구조로 인해, 슬레이브 입력 전송 게이트(110)와 마스터 입력 전송 게이트(108)와의 사이에 통상 동일한 저항을 가진 신호 라인(116-0, 116-1)이 가능하게 된다.
따라서, 제1 실시예(100)에 있어서, 반전된 클럭 신호 CB1은 지연 반전된 클럭 신호 CB2로서 마스터 입력 전송 게이트(108)의 n 채널 IGFET의 게이트에 공급될 것이다. 반전된 클럭 신호 CB2는 기생 저항 R1에 의해 지연된다. 비반전된 클럭 신호 C1은 지연 비반전된 클럭 신호 C2로서 마스터 입력 전송 게이트(108)의 p 채널 IGFET의 게이트에 공급될 것이다. 비반전된 클럭 신호 C1은 기생 저항 R2에 의해 지연된다.
단지 몇가지 예를 든다면, 기생 저항은 도핑된 또는 비도핑된 폴리실리콘, 금속화층, 및/또는 조합 금속화층을 포함하는 구조로부터 형성될 수 있다. 또한, 기생 저항을 포함하는 클럭 라인은 다른 층의 라우팅 채널(routing channel)하에서 형성될 수 있다. 하나의 특정 변화에 있어서, 클럭 신호를 슬레이브 입력 래치(110)에 전송하는 라인의 길이는 클럭 라인(116-0, 116-1)의 길이보다 더 짧다. 뿐만 아니라, 클럭 라인(116-0, 116-1)은 클럭 신호를 슬레이브 입력 래치(110)에 전송하는 클럭 라인보다 더 좁은 것도 바람직하다.
제1 실시예(100)의 통상적인 구조를 기술했으므로, 제1 실시예(100)의 동작을 도 2에 도시된 타이밍 다이어그램을 참조하여 설명한다.
도 2는 클럭 생성 회로(112)에 인가될 수 있는 클럭 신호 CLK의 응답을 포함한다. 반전된 클럭 신호 CB1, 비반전된 클럭 신호 C1, 지연 반전된 클럭 신호 CB2, 및 지연 비반전된 클럭 신호 C2를 도시하고 있다. 뿐만 아니라, 도 2는 입력 데이타 값 D의 인가와 대응하는 슬레이브 래치 출력 Q를 도시하고 있다. 도 2에서 특정 CLK 신호 응답은 주기적이다.
도 2의 응답이 단지 하나의 회로 응답을 나타내고, 본 발명을 특정 지연 기간으로, 또는 지연 기간간 관계로 제한하는 것으로 해석해서는 안된다는 것은 자명하다.
CLK 신호가 인버터(114-0)에 의해 반전되어 CB1 신호를 생성한다. CB1 신호는 인버터(114-1)에 의해 수신되고, 또 반전되어 C1 신호를 생성한다. 인버터(114-0)의 동작은 결과적으로 CB1 신호가 CLK 신호에 대해 약간 지연되게 한다. 또한, 인버터(114-1)의 동작은 C1 신호가 CB1 신호에 대해 약간 지연되게 한다. CB1 및 C1은 슬레이브 입력 전송 게이트(110)에 인가된다.
CB1 및 C1은 클럭 라인(116-0, 116-1)을 통해 마스터 입력 전송 게이트(108)에 인가되어, 결과적으로 CB2 및 C2를 생성한다. 클럭 라인(116-0)의 기생 저항 R1은 CB2가 CB1 신호에 대해 약간 지연되게 한다. 마찬가지로, 클럭 라인(116-1)의 기생 저항 R2도 C2 신호가 C1 신호에 대해 약간 지연되게 한다. 제1 실시예(100)에 있어서, 기생 저항(R1 또는 R2와 같은)에 의해 발생된 지연은 클럭 생성 회로(112; 114-0 또는 114-1와 같은)내의 인버터에 의해 발생되는 지연과 통상 동일하도록 선택된다.
제1 실시예(100)에 있어서, CLK 신호가 인가된 경우, 기생 저항 R1 및 R2에 의해 발생되는 지연으로 인해 마스터 입력 전송 게이트(108)보다 일찍 슬레이브 입력 전송 게이트(110)가 클럭 신호 CB1 및 C1에 의해 턴온 될 것이다. 이러한 구조에 있어서, 새로운 입력값 D가 마스터 래치부(102)에 입력되고, 이를 통과하여 슬레이브 래치부(104)에 도달한다. 그러나, 인가된 D값이 슬레이브 래치부(104)에 도달한 경우, 슬레이브 래치부(104)는 이미 그 래칭 동작(즉, 슬레이브 입력 전송 게이트(110)가 턴오프됨)을 완료할 것이고, 새롭게 인가된 D값이 슬레이브 래치부(104)로 잘못 입력되는 것을 방지할 수 있게 된다. 이러한 방식으로, 다른 종래 접근법의 관통 현상이 방지될 수 있다.
도 2에는 Tclk-q, Tsetup 기간, 및 Thold 기간을 포함하는 복수의 시간 기간이 도시되어 있다. Tclk-q는 CLK 신호의 액티브(로우에서 하이로) 변이와 출력값 Q가 제공되는 시각간의 시간을 나타낸다. Tsetup 기간은 입력값 D에서의 변이와 CLK 신호의 액티브 변이간의 시간을 나타낸다. Thold 기간은 CLK 신호의 액티브 변이 이후에 입력값이 유지되는 시간을 나타낸다.
제1 실시예(100)는 결과적으로 더 짧은 Tclk-q 시간 기간 및/또는 더 짧은 Tsetup 기간이 되게 되므로, MS-FF가 더 높은 주파수에서 동작하는 것을 가능하게 한다.
부가적으로, 또는 선택적으로, 제1 실시예(100)는 단지 2개의 인버터(114-0, 114-1)를 포함하는 클럭 생성 회로(112)를 포함할 수 있다. 그러므로, 안정된 MS-FF는 클럭 생성 회로내에 3개 또는 4개의 인버터를 포함하는 다른 종래의 접근법에 비해 감소된 영역을 구비하고 있다. 그러므로, 여기에 제공된 방법에 따르면 더 작은 MS-FF를 구현할 수 있다.
주목할 점은, R1 또는 R2와 같은 저항을 발생시키는 다른 접근법이 가능하지만, 현재의 프로세스 능력을 이용할 수 있으므로 집적 회로 도전선으로부터 형성된 기생 저항을 이용하는 것이 유익하다는 점이다. 하나의 예로서, 금속화 마스크를 변형함으로써 현재의 클럭 라인 접속을 의도적으로 길게 할 수 있다. 더구나 또는 뿐만 아니라, 병렬로 배열된 클럭 라인을 접속할 수 있는 가용성 링크(fusible link)를 개구함으로써 저항을 프로그램 가능하게 할 수 있다.
도 3을 참조하면, 제2 실시예가 모식적인 다이어그램으로 도시되고, 일반적인 참조 부호 300으로 나타낸다. 제2 실시예(300)는 제1 실시예(100)과 동일한 다수의 통상적인 구성 요소를 포함할 수 있다. 동일 구성 요소는 동일 참조 부호로 표시하고, 단지 제1 숫자를 "1" 대신에 "3"을 사용했다.
제2 실시예(300)는 마스터 입력 전송 게이트(308)를 통해 입력값을 수신하는 마스터 래치부(302)를 포함한다. 슬레이브 래치부(304)는 슬레이브 입력 전송 게이트(310)를 통해 마스터 래치부(302)로부터 출력되는 값을 수신한다. 마스터 및 슬레이브 입력 전송 게이트(308, 310)는 클럭 생성 회로(312)에 의해 생성되는 클럭 신호에 의해 제어된다. 제2 실시예(300)의 클럭 생성 회로(312)는 단지 하나의 인버터(314)를 이용한다는 점에서 제1 실시예(100)의 클럭 생성 회로와 다르다.
제2 실시예(300)에 있어서, 클럭 신호 CLK는 슬레이브 입력 전송 게이트(310)내의 n 채널 IGFET에 인가된다. CLK 신호는 또한 인버터(314)에 의해 반전되어 반전된 클럭 신호 CB를 생성한다. CB 신호는 슬레이브 입력 전송 게이트(310)내의 p 채널 IGFET에 인가된다.
클럭 라인(316-0)은 슬레이브 입력 전송 게이트(310)내의 p 채널 IGFET의 게이트를 마스터 입력 전송 게이트(308)내의 n 채널 IGFET의 게이트에 접속시킨다. 마찬가지로, 클럭 라인(316-1)은 슬레이브 입력 전송 게이트(310)내의 n 채널 IGFET의 게이트를 마스터 입력 전송 게이트(308)내의 p 채널 IGFET의 게이트에 접속시킨다. 제1 실시예(100)의 경우와 같이, 클럭 라인(316-0, 316-1)은 각각 R1 및 R2로 도시되는 저항을 포함할 수 있다. 저항 R1 및 R2도 또한 기생 저항이고, 제1 실시예(100)에서 기술한 것과 동일한 방식으로 형성될 수 있다. 클럭 라인(316-0, 316-1)은 결과적으로 지연된 클럭 신호 CLK2와 지연 반전된 클럭 신호 CB2를 마스터 입력 전송 게이트(308)에 인가되게 한다.
도 4는 제2 실시예(300)의 동작을 도시하는 타이밍 다이어그램이다. 기술된 CLK, CB, CLK2, 및 CB2가 도 4에 도시된다. 뿐만 아니라, 인가된 입력값 D와 대응하는 MS-FF 출력값 Q의 예도 또한 도시된다.
도 2의 경우와 마찬가지로, 타이밍 다이어그램은 단지 하나의 특정 응답으로 이해되어야 한다.
클럭 신호쌍 CLK/CB 및 CLK2/CB2로부터, 마스터 및 슬레이브 입력 전송 게이트(308, 310)의 턴 온/오프가 이해될 수 있다. 그러므로, 제2 실시예(300)의 동작은 제1 실시예(100)와 거의 동일하게 도시된다. 따라서, 제1 실시예(100)와 동일하게, 제2 실시예도 관통 현상을 방지하고, Tclk-q 기간을 단축시키며, Tsetup 기간을 단축시킨다. 뿐만 아니라, 클럭 생성 회로(308)내에 단지 하나의 인버터(314)를 채용함으로써 제2 실시예(300)는 제1 실시예(100)보다 나은 면적 절감을 구현할 수 있다.
기술된 실시예에 따르면, 슬레이브 래치부의 입력 전송 게이트를 위한 클럭 신호가 기생 저항을 갖는 클럭 신호 라인을 통해 마스터 래치부의 입력 전송 게이트에 공급되는 MS-FF 회로가 제공된다. 그러므로, 기생 저항에 의해 발생하는 지연으로 인해, 마스터 래치부의 입력 전송 게이트보다 더 일찍 슬레이브 래치부의 입력 전송 게이트를 턴온/오프할 수 있다. 이러한 구조에 있어서, 슬레이브 래치부가 마스터 래치부보다 이전에 래치를 완료할 수 있으므로, 관통 현상으로 인해 잘못된 결과를 발생하는 것을 방지할 수 있다.
공개된 실시예는 입력 데이타 셋업 시간(Tsetup) 뿐만 아니라 클럭 내지 출력 데이타 기간(Tclk-q)을 단축할 수 있다. 이것은 MS-FF가 더 높은 주파수에서 동작하는 것을 가능하게 한다. 또한, 실시예에 따른 MS-FF 클럭 생성 회로는 하나 또는 2개의 인버터를 포함할 수 있음으로 해서, 감소된 면적의 MS-FF를 제공할 수 있다.
주목할 점은, 도시된 실시예가 상보형 금속 산화막 반도체(CMOS) 소자로 구현된 MS-FF 회로를 제공했지만, 이러한 것을 본 발명의 제한 사항으로서 해석해서는 안된다는 점이다. 다른 회로 접근법이 데이타 신호를 마스터 래치부 및/또는 슬레이브 래치부로 클럭하는데 이용될 수 있다. 또한, 더 큰 저항성을 가진 클럭 라인(즉, 기생 저항)을 제공하는 특정 구조를 기술했지만, 본 발명이 반드시 그러한 것으로 제한되는 것은 아니다.
따라서, 여기에 제공된 다양한 특정 실시예를 상세히 기술했지만, 본 발명의 사상과 범주를 벗어나지 않고서 다양한 변화, 대체 및 변조가 가능하다는 것은 자명하다. 따라서, 본 발명은 첨부된 청구 범위에 의해 정의된 것으로만 제한되게 된다.
이상 설명한 것과 같이, 슬레이브 전송 게이트에 공급하는 클럭 신호를, 저항이 기생하는 클럭 신호 라인을 통해 마스터 전송 게이트에 공급하는 구성으로 되어 있으므로, 클럭 신호에 따라 우선 슬레이브 전송 게이트가 온, 오프 동작하고, 클럭 라인에 기생하는 저항에 의한 지연분만큼 지연되어 마스터 전송 게이트가 온, 오프 동작되므로, 슬레이브 래치부는 마스터 래치부보다 선행하여 래치 동작으로 행해지게 되어, MS-FF에 있어서 관통 현상을 방지할 수 있다. 또, 클럭 신호가 H 레벨로 변화해서부터 MS-FF의 출력이 나오기까지의 시간을 단축하고, 동시에 클럭 신호에 대한 MS-FF의 입력 D의 셋업 시간을 단축할 수 있고, 높은 주파수의 동작이 가능하게 된다. 또한, 클럭 신호를 공급 회로를 2개의 인버터 회로, 또는 1개의 인버터 회로로 구성할 수 있으므로, MS-FF의 점유 면적을 절감할 수 있어, MS-FF의 소형화를 실현할 수 있다.
Claims (20)
- 마스터 슬레이브형 플립 플롭에 있어서,마스터 입력 포트를 포함하는 마스터 래치부;슬레이브 입력 포트를 포함하는 슬레이브 래치부;상기 마스터 입력 포트에 결합된 마스터 전송 게이트;상기 슬레이브 입력 포트에 결합된 슬레이브 전송 게이트; 및상기 마스터 전송 게이트 및 상기 슬레이브 전송 게이트에 클럭 신호를 제공하는 클럭 공급 회로를 구비하고,상기 클럭 신호는 상기 클럭 신호를 지연할 수 있는 기생 저항을 갖는 적어도 하나의 클럭 라인에 의해 상기 마스터 전송 게이트에 인가되는것을 특징으로 하는 마스터 슬레이브형 플립 프롭.
- 제1항에 있어서,상기 클럭 공급 회로는, 상기 클럭 신호를 수신하여 반전된 클럭 신호를 제공하는 제1 인버터, 및 상기 반전된 클럭 신호를 수신하여 비반전된 클럭 신호를 공급하는 제2 인버터를 포함하고,상기 반전된 및 비반전된 클럭 신호는, 상기 반전된 및 비반전된 클럭 신호를 지연할 수 있는 기생 저항을 갖는 클럭 라인에 의해 상기 슬레이브 전송 게이트 및 상기 마스터 전송 게이트에 공급되는것을 특징으로 하는 마스터 슬레이브형 플립 플롭.
- 제1항에 있어서,상기 클럭 공급 회로는 상기 클럭 신호를 수신하여 반전된 클럭 신호를 공급하는 인버터 회로를 포함하고,상기 클럭 신호 및 반전된 클럭 신호는, 상기 클럭 신호 및 반전된 클럭 신호를 지연할 수 있는 기생 저항을 갖는 클럭 라인에 의해 상기 슬레이브 전송 게이트 및 상기 마스터 전송 게이트에 공급되는것을 특징으로 하는 마스터 슬레이브형 플립 플롭.
- 제1항에 있어서, 상기 마스터 전송 게이트는 제1 도전형의 제1 절연 게이트 전계 효과 트랜지스터(IGFET)와 제2 도전형의 제2 IGFET를 포함하고, 상기 제1 및 제2 IGFET는 병렬로 배열된 소스-드레인 경로를 가지며, 상기 제1 IGFET의 게이트는 하나의 클럭 신호를 수신하고, 상기 제2 IGFET의 게이트는 또 하나의 클럭 신호를 수신하는 것을 특징으로 하는 마스터 슬레이브형 플립 플롭.
- 제1항에 있어서, 상기 슬레이브 전송 게이트는 제1 도전형의 제3 절연 게이트 전계 효과 트랜지스터(IGFET)와 제2 도전형의 제4 IGFET를 포함하고, 상기 제3 및 제4 IGFET는 병렬로 배열된 소스-드레인 경로를 가지며, 상기 제3 IGFET의 게이트는 하나의 클럭 신호를 수신하고, 상기 제4 IGFET의 게이트는 또 하나의 클럭 신호를 수신하는 것을 특징으로 하는 마스터 슬레이브형 플립 플롭.
- 회로에 있어서,클럭 신호를 제공하는 클럭 생성 회로;적어도 하나의 슬레이브 전송 게이트 제어 단자 - 상기 클럭 신호에 결합됨 - 에 의해 수신된 값에 따라 신호 경로를 제공하는 슬레이브 전송 게이트;래치 출력값을 제공하는 슬레이브 래치부;적어도 하나의 마스터 전송 게이트 제어 단자 - 상기 클럭 신호를 지연할 수 있는 저항을 갖는 클럭 라인에 의해 상기 클럭 신호에 결합됨 - 에 의해 수신된 값에 따라 신호 경로를 제공하는 마스터 전송 게이트; 및마스터 래치값을 제공하는 마스터 래치부 - 상기 마스터 전송 게이트에 결합되는 입력과 상기 슬레이브 전송 게이트에 결합되는 출력을 구비함 -를 포함하는 것을 특징으로 하는 회로.
- 제6항에 있어서, 상기 클럭 회로는 상기 클럭 신호를 수신하여 반전된 클럭 신호를 제공하는 제1 인버터를 포함하는 것을 특징으로 하는 회로.
- 제7항에 있어서, 상기 슬레이브 전송 게이트는 상보형 슬레이브 전송 게이트 제어 단자에서 수신된 값에 따라 신호 경로를 제공하고, 상기 상보형 슬레이브 전송 게이트 제어 단자는 상기 클럭 신호 및 상기 반전된 클럭 신호에 결합되는 것을 특징으로 하는 회로.
- 제7항에 있어서, 상기 마스터 전송 게이트는 상보형 마스터 전송 게이트 제어 단자에서 수신된 값에 따라 신호 경로를 제공하고, 상기 상보형 마스터 전송 게이트 제어 단자는 상기 클럭 신호 및 상기 반전된 클럭 신호에 결합되는 것을 특징으로 하는 회로.
- 제6항에 있어서, 상기 클럭 회로는, 상기 클럭 신호를 수신하여 반전된 클럭 신호를 제공하는 제1 인버터, 및 상기 반전된 클럭 신호를 수신하여 비반전된 클럭 신호를 제공하는 제2 인버터를 포함하는 것을 특징으로 하는 회로.
- 제10항에 있어서, 상기 슬레이브 전송 게이트는 상보형 슬레이브 전송 게이트 제어 단자에서 수신된 값에 따라 신호 경로를 제공하고, 상기 상보형 슬레이브 전송 게이트 제어 단자는 상기 반전된 클럭 신호 및 상기 비반전된 클럭 신호에 결합되는 것을 특징으로 하는 회로.
- 제10항에 있어서, 상기 마스터 전송 게이트는 상보형 마스터 전송 게이트 제어 단자에서 수신된 값에 따라 신호 경로를 제공하고, 상기 상보형 마스터 전송 게이트 제어 단자는 상기 반전된 클럭 신호 및 상기 비반전된 클럭 신호에 결합되는 것을 특징으로 하는 회로.
- 제6항에 있어서, 상기 클럭 라인 저항은 기생 저항인 것을 특징으로 하는 회로.
- 마스터 슬레이브 플립 플롭(MS-FF) 회로에 있어서,래치 데이타 입력;데이타 값을 저장할 수 있는 마스터 래치부;인에이블시 상기 래치 데이타 입력을 상기 마스터 래치부에 결합시키고, 디스에이블시 상기 래치 데이타 입력을 상기 마스터 래치부로부터 분리시키는 마스터 전송 게이트 - 상기 마스터 전송 게이트는 지연된 클럭 신호에 따라 인에이블 및 디스에이블됨 -;슬레이브 래치값을 제공하는 슬레이브 래치부;인에이블시 상기 마스터 래치부를 상기 슬레이브 래치부에 결합시키고, 디스에이블시 상기 슬레이브 래치부를 상기 마스터 래치부로부터 분리시키는 슬레이브전송 게이트 - 상기 슬레이브 전송 게이트는 클럭 신호에 따라 인에이블 및 디스에이블됨 -;상기 클럭 신호를 생성하는 클럭 생성 회로; 및상기 클럭 신호를 수신하여 클럭 라인 저항으로 상기 지연된 클럭 신호를 생성하는 적어도 하나의 클럭 라인을 포함하는 것을 특징으로 하는 마스터 슬레이브 플립 플롭 회로.
- 제14항에 있어서, 상기 클럭 라인 저항은 집적 회로내의 도전 라인으로부터 형성된 기생 저항인 것을 특징으로 하는 마스터 슬레이브 플립 플롭 회로.
- 제14항에 있어서,상기 마스터 전송 게이트는 제1 도전형의 제1 전계 효과 트랜지스터(FET)와 서로 병렬로 배열된 소스 드레인 경로를 갖는 제2 도전형의 제2 FET를 포함하고, 상기 제1 FET의 게이트는 상기 지연된 클럭 신호를 수신하며, 상기 제2 FET의 게이트는 지연 반전된 클럭 신호를 수신하고,상기 적어도 하나의 클럭 라인은 반전된 클럭 신호를 수신하여 반전된 클럭 라인 저항으로 상기 지연 반전된 클럭 신호를 생성하는 반전된 클럭 라인을 더 포함하는것을 특징으로 하는 마스터 슬레이브 플립 플롭 회로.
- 제16항에 있어서, 상기 클럭 생성 회로는 상기 클럭 신호를 수신하여 상기 반전된 클럭 신호를 제공하는 인버터를 포함하는 것을 특징으로 하는 마스터 슬레이브 플립 플롭 회로.
- 제16항에 있어서, 상기 클럭 생성 회로는 입력 클럭 신호를 수신하여 상기 반전된 클럭 신호를 제공하는 제1 인버터와, 상기 반전된 클럭 신호를 수신하여 상기 클럭 신호를 제공하는 제2 인버터를 포함하는 것을 특징으로 하는 마스터 슬레이브 플립 플롭 회로.
- 제16항에 있어서, 상기 클럭 라인과 반전된 클럭 라인은 통상 동일한 길이를 가지는 것을 특징으로 하는 마스터 슬레이브 플립 플롭 회로.
- 제14항에 있어서, 상기 슬레이브 전송 게이트는 상기 제1 도전성의 제3 FET와 서로 병렬로 배열된 소스 드레인 경로를 가지는 제2 도전형의 제4 FET를 포함하고, 상기 제3 FET의 게이트는 상기 클럭 신호를 수신하며, 상기 제4 FET의 게이트는 반전된 클럭 신호를 수신하는 것을 특징으로 하는 마스터 슬레이브 플립 플롭 회로.
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