KR19990036925A - 밀봉 수지부 내에 방열판을 내장한 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

반도체 패키지의 밀봉 수지부는 반도체 소자 탑재부, 내측 리드, 방열판을 밀봉한다. 반도체 소자는 반도체 소자 탑재부의 표면에 탑재된다. 내측 리드는 반도체 소자의 주변 둘레에 배치되고 반도체 소자의 표면상의 전극에 전기적으로 접속된다. 방열판은 다리를 구비하고, 반도체 소자 탑재부는 방열판을 오버랩하도록 배열된다. 열가소성 수지, 열경화성 수지, 또는 저융점 금속으로 이루어진 접착층은 적어도 방열판 및 반도체 소자 탑재부 사이에 있다. 방열판의 다리의 일부는 밀봉 수지부의 바닥면상에서 노출된다. 내측 리드에 연속되는 외측 리드는 밀봉 수지부 바깥쪽으로 연장된다.

Description

밀봉 수지부 내에 방열판을 내장한 반도체 패키지 및 그 제조 방법
본 발명은 저열 저항성을 지닌 반도체 패키지에 관한 것으로, 보다 구체적으로는 수지 밀봉부 내에 방열판을 내장한 반도체 패키지에 관한 것이다.
먼저, 종래 기술의 저열 저항성을 지닌 반도체 패키지의 구조에 관해서 도 1a 및 도 1b를 참조하여 기술한다. 이런 종류의 반도체 패키지는 예를 들면 리드프레임부(27)를 방열판(7) 상에 적층하는 구성으로 되어 있다.
리드프레임부(27)는, 밀봉 수지부(8)의 외부로 도출된 외측 리드(6), 외측 리드(6)로부터 밀봉 수지부(8)내로 연장되는 내측 리드(5), 반도체 소자(1)의 탑재부인 섬형상부(island, 2), 수지 밀봉 공정 이전에 섬형상부(2)를 지지하는 걸이핀(4)을 포함한다.
반도체 소자(1)는 섬형상부(2) 상에 은 페이스트(paste) 등의 도전성 접착제(도면에서는 생략)에 의해 고정된다. 전극(도면에 도시하지 않음)은 반도체 소자(1) 상에 제공되고 결합선(bonding wires)(3)에 의해서 내측 리드(5)에 접속된다.
또한, 방열판(7)의 다리(15)는 도 2a 및 도 2b에 도시된 바와 같이 원형 또는 사각형의 금속제 박판 상에 제공된 탭(tabs)을 구부려 형성한다. 다리(15)의 선단(tips)은 방열판(7)의 설치면과 평행하도록 처리된다. 다리(15)의 선단의 이면은 도 1b에 도시된 바와 같이 수지 밀봉 이후에 패키지의 이면측 상에 밀봉 수지부(8)의 표면에 노출된다.
다음으로 상술한 반도체 패키지를 제조하는 방법에 대해서 도 3a 내지 도 3d를 참조하여 기술한다.
조작자는 먼저 전술한 바와 같이 처리된 방열판(7) 및 접착 공정이 완료된 리드프레임(24)을 준비한다. 이어서 방열판(7)은 도 3a에 도시된 대로 원하는 온도로 가열된 상하 금형중 하금형(lower die, 11)의 공동(13)에 놓여진다. 이 때에 방열판(7)의 위치는 방열판(7)이 공동(13)의 바닥면 상에서 위치가 변화되지 않도록 공동(13)의 내벽(13a)에 의해 조절된다. 그리고 수지 태블릿(tablet, 14)이 이전분(移轉盆 transfer pot, 25)에 삽입된다.
다음에 조작자는 도 3b에 도시된 바와 같이 하금형(11) 상에 리드프레임(24)을 배치하며, 이것에 의해 섬형상부(2)가 방열판(7) 상에 배치된다.
다음으로 조작자는 도 3c에 도시된 바와 같이 하금형(11)을 올리고 리드프레임(24)이 하금형(11) 및 상금형(upper die, 10)에 의해서 유지되도록 상기 금형을 폐쇄한다. 금형의 폐쇄된 상태는 하금형(11)의 가열에 의해 수지 태블릿(14)을 부드럽게 하도록 금형을 폐쇄한 후에 소정의 시간 간격 동안 유지된다.
수지 태블릿(14)이 하금형(11)의 가열 처리에 의해 연화된 후에, 도 3d에 도시된 바와 같이 태블릿 가압용 플런저(plunger)(도시하지 않음)는 공동(12 및 13)내로 연화된 수지를 가압하여 밀봉 수지부(8)를 형성하도록 상승한다.
다음으로 수지가 경화될 때까지 금형의 봉해진 상태가 유지된다. 수지가 굳어진 후에, 하금형(11)은 떨어지고 사출핀(도시하지 않음)은 돌출하여 금형으로부터 수지 밀봉된 리드프레임(24)을 제거한다.
전술한 바에 따라 저열저항 반도체 패키지가, 별개로 구성된 리드프레임부(27) 및 방열판(7)을 하나의 패키지로서 동시에 수지 밀봉함으로서 형성된다. 그러나, 방열판(7) 및 섬형상부(2)는 기계적으로만 접촉되어 있고 접착재 또는 충전재(filler)로 두 부품을 접착시키는 공정은 사용되지 않는다. 그러므로, 섬형상부(2)나 방열판(7)중 어느 하나가 평행하게 약간 휜 경우에 섬형상부(2) 및 방열판(7) 간에 갭이 생길 수도 있으므로, 수지 밀봉 이후에 공간(9)이 생긴다. 또한, 섬형상부(2) 및 방열판(7)간의 접촉이 단순히 기계적이므로, 섬형상부(2) 및 방열판(7)에 휨이 전혀 없고 양자가 완전한 평행을 이루는 경우일지라도 미세한 갭의 발생은 배제될 수 없다.
상술한 종래의 반도체 패키지는 다음과 같은 문제점을 갖는다.
첫째로, 섬형상부(2) 및 방열판(7)간의 열전도성이 수지 밀봉 이후에 방열판(7) 및 섬형상부(2) 간의 공간(9)의 형성에 의해 악영향을 받으므로 열저항값은 현저하게 감소되지 못한다.
둘째로, 패키지(이하 "PKG"로 약술한다)의 신뢰성이 떨어지는 문제가 있다. 이런 신뢰성 저하는 또한 전술한 대로 수지 밀봉 이후에 섬형상부(2) 및 방열판(7) 간에 형성되는 공간(9)으로 인해 발생한다. 이들 공간(9)내의 공기는 회로 기판 상에 패키지를 설치하는 경우 리플로우(reflow) 처리시의 가열로 인해 팽창하게 되고, 그 결과 패키지의 결함을 유발한다(소위 "팝콘 현상").
셋째로, 내측 리드(5)의 선단부 및 방열판(7) 간의 접촉으로 인해 야기된 전기적 단락의 가능성이 있다. 이러한 단락은 섬형상부(2) 및 방열판(7)이 접촉되어 있는 구성으로 인해 생긴다. 즉, 딤플(dimple) 처리가 없는 리드프레임(섬형상부에 내측 리드 형성면을 향해 다운오프셋(down-offset)이 없는 리드프레임)을 이 패키지에 사용하는 경우, 섬형상부(2) 및 내측 리드(5) 간에는 높이 차가 없기 때문에 내측 리드(5) 및 방열판(7) 간에는 접촉이 일어날 수도 있다.
이런 구성에 통상적으로 사용되는 리드프레임에는 딤플 처리가 행해지므로, 딤플되는 양과 동일한 내측 리드(5) 및 방열판(7)간의 높이 차는 섬형상부(2) 및 방열판(7)이 접촉 상태에 있을 지라도 확보될 수 있다.
그러나, 리드프레임의 딤플량은 통상적으로 150∼200μm 정도로, 내측 리드(5) 및 방열판(7) 간에 150∼200μm의 갭만이 확보될 수 있음을 의미한다. 그리고 밀봉 수지부(8)를 형성하는 경우에 수지의 흐름으로 인해 생긴 방열판(7)의 시프트(부동)의 경우에 단락이 내측 리드(5) 및 방열판(7) 간에 발생할 수도 있다.
넷째로, 밀봉 수지부(8)로부터 노출되는 방열판(7)의 다리(15)의 선단부의 넓은 표면으로 인해서 패키지의 내습성이 감소하게 된다는 것이다. 부분적으로 이 문제점은 방열판(7)의 다리(15)의 선단부 형상으로 인한 것이며, 그 선단부는 방열판(7)의 설치면과 평행하게 형성된다.
본 발명의 목적은 패키지의 열저항이 감소될 수 있는 반도체 패키지를 제공하는데 있다.
본 발명의 또다른 목적은 리플로우 처리 동안에 패키지 결함의 발생을 방지할 수 있는 반도체 패키지를 제공하는데 있다.
본 발명의 또다른 목적은 내측 리드 및 방열판간의 단락을 방지할 수 있는 반도체 패키지를 제공하는데 있다.
본 발명의 또다른 목적은 내습성을 개선한 반도체 패키지를 제공하는데 있다.
본 발명에 따른 반도체 패키지에 있어서, 밀봉 수지부내의 반도체 소자 탑재부 및 방열판이 예를 들면 밀봉 수지부를 형성하는 수지, 열가소성 수지, 열경화성 수지, 또는 저융점 금속으로 함께 접착된다.
그러므로, 두 부품간의 열전도도는 우수하며 패키지의 열저항성은 저하될 수 있다. 왜냐하면 방열판 및 반도체 소자 탑재부 간에 공간이 없기 때문이다.
본 발명의 반도체 패키지에 있어서, 반도체 소자 탑재부와 오버랩하는 영역 너머의 방열판 영역은 가급적이면 내측 리드로부터 떨어져 오프셋되는 평탄부이다. 이런 구성에 의해서 내측 리드 및 방열판 간의 단락 발생이 방지될 수 있다.
또한, 본 발명에 따른 반도체 패키지에 있어서, 방열판의 다리의 선단부는 예각으로서 형성되고, 방열판의 설치면에 대해 다리 선단부의 각은 가급적 0°이상으로 형성된다. 이 구성에 의해서, 패키지 표면에서 노출되는 방열판의 일부분은 뾰족하게 되고, 따라서 매우 적게 노출된 표면은 패키지의 내습성을 개선한다.
기본적으로 본 발명에 따른 반도체 패키지의 제조 방법은, 상하 금형중 하금형의 공동에 방열판을 배치하는 단계, 반도체 소자 탑재부가 방열판 상에 놓이도록 방열판 상에 접착 처리가 완료된 리드프레임을 배치하는 단계, 리드프레임을 에워싸도록 상금형 및 하금형을 봉하는 단계, 및 상금형 및 하금형에 의해 형성된 공동을 수지로 충전하는 단계를 포함한다.
이 제조 공정을 이용하여 방열판 및 반도체 소자 탑재부가 밀봉 수지부를 형성하는 수지로 접착되는 반도체 패키지에 있어서, 방열판은 반도체 소자 탑재부를 지지하는 범프 및 반도체 소자 탑재부와 오버랩하는 최소한의 방열판 영역에서 밀봉 수지부를 형성하는 수지를 침투시키는 슬릿을 포함하는 것이 바람직하다. 상기 범프 및 슬릿을 갖는 방열판이 이 방식에 사용되는 경우, 반도체 소자 탑재부는 범프에 의해 지지될 수 있고, 리드프레임이 방열판 상에 배치되는 경우 방열판과 반도체 소자 탑재부 간에 스페이스(space)가 제공될 수 있다. 따라서, 밀봉 수지부를 형성하는 수지로 충전하는 단계에 있어서, 방열판 및 반도체 소자 탑재부간의 스페이스는 방열판이나 반도체 소자 탑재부가 휘는 경우에도 방열판의 슬릿을 통해 수지로 충전될 수 있다.
방열판 및 반도체 소자 탑재부가 열가소성 수지, 열경화성 수지, 또는 저융점 금속에 의해 함께 접착되는 반도체 패키지를 제조하는 경우에, 열가소성 수지, 열경화성 수지, 또는 저융점 금속은 반도체 소자 탑재부와 오버랩하는 방열판의 최소한의 영역에 미리 코팅되거나 도포되는 것이 바람직하다. 이 방법을 사용함으로서, 열가소성 수지, 열경화성 수지, 또는 저융점 금속은 하금형의 공동내에 방열판을 배치하는 단계에서의 금속 금형의 가열로 인해 상태를 변화시킨다. 그리고, 방열판 및 반도체 소자 탑재부는 방열판 상에 리드프레임을 배치함으로써 열가소성 수지, 열경화성 수지, 또는 저융점 금속에 의해서 접착될 수 있다. 마지막으로, 방열판 및 반도체 소자 탑재부간의 접착은 밀봉 수지부를 형성하는 수지를 사출시키는 단계에서 강해진다. 왜냐하면 이 수지가 방열판 및 반도체 소자 탑재부 상에 압력을 가하기 때문이다.
전술한 특징으로 인하여, 수지의 경화 후에 반도체 소자 탑재부 및 방열판 간에 공간이 생기지 않으며, 방열판 및 반도체 소자 탑재부 간의 열전도도가 패키지 완성 후에 우수하게 된다. 또한, 리플로우 동안 열스트레스로 인한 패키지 결함(팝콘 현상)이 생기지 않게 된다. 그 이유는 완성된 패키지에서 방열판 및 반도체 소자 탑재부 사이에 공간이 생기지 않기 때문이다.
전술한 반도체 패키지 제조 방법의 상기 각각의 변형예에 있어서, 반도체 소자 탑재부와 오버랩하는 영역 너머의 방열판 부분은 가급적이면 내측 리드로부터 분리가 가능하도록 오프셋되는 평탄부내에 방열판을 준비하는 단계에서 미리 처리된다. 이 제조 방법은 내측 리드 및 방열판 간의 넓은 공간을 유지할 수 있으므로, 수지 밀봉 동안의 수지의 유입으로 인한 내측 리드 및 방열판 간의 단락의 발생을 감소시켜준다.
또한, 하금형 공동의 바닥 표면상에 방열판을 배치하기 위해 방열판의 다리는 금속판에 제공된 탭의 선단부를 뾰족하게 하고 탭의 바닥을 구부림으로써 방열판을 준비하는 단계에서 형성되는 것이 바람직하다.
이 제조 방법에 있어서, 완성된 패키지에서 밀봉 수지부의 뒷면에 노출되는 방열판의 노출부는 뾰족한 부분까지 감소될 수 있고 노출된 영역이 급격하게 감소될 수 있으므로, 패키지의 내습성을 개선한다.
본 발명의 상기 및 기타 다른 목적, 특징, 이점들이 본 발명의 예를 도시하는 첨부 도면을 참조하여 하기의 설명으로부터 명확해질 것이다.
도 1a는 종래 기술에 따른 저열저항 반도체 패키지의 구성을 비치게 도시하는 평면도.
도 1b는 상기 반도체 패키지의 수직 단면도.
도 2a는 도 1a 및 도 1b에 도시된 방열판의 상부면을 도시하는 도면.
도 2b는 방열판의 수직 단면도.
도 3a 내지 도 3d는 도 1a 및 도 1b에 도시된 반도체 패키지의 수지 밀봉 처리를 도시하는 도면.
도 4a는 본 발명의 제 1 실시예에 따른 반도체 패키지의 구성을 비치게 도시하는 평면도.
도 4b는 반도체 패키지의 수직 단면도.
도 5a는 도 4a 및 도 4b에 도시된 방열판의 상부면을 도시하는 도면.
도 5b는 방열판의 수직 단면도.
도 6a 내지 도 6d는 도 4a 및 도 4b에 도시된 반도체 패키지의 수지 밀봉 처리를 도시하는 도면.
도 7a는 본 발명의 제 2 실시예에 따른 반도체 패키지의 구성을 비치게 도시하는 평면도.
도 7b는 반도체 패키지의 수직 단면도.
도 8a는 도 7a 및 도 7b에 도시된 방열판의 상부면을 도시하는 도면.
도 8b는 방열판의 수직 단면도.
도 9a 내지 도 9d는 도 7a 및 도 7b에 도시된 반도체 패키지의 수지 밀봉 처리를 도시하는 도면.
도 10a는 본 발명의 제 3 실시예에 따른 반도체 패키지의 구성을 비치게 도시하는 평면도.
도 10b는 반도체 패키지의 수직 단면도.
도 11a는 도 10a 및 도 10b에 도시된 방열판의 상부면을 도시하는 도면.
도 11b는 방열판의 수직 단면도.
도 12a 내지 도 12d는 도 10a 및 도 10b에 도시된 반도체 패키지의 수지 밀봉 처리를 도시하는 도면.
도 13a는 본 발명의 제 4 실시예에 따른 반도체 패키지의 구성을 비치게 도시하는 평면도.
도 13b는 반도체 패키지의 수직 단면도.
도 14a는 도 13a 및 도 13b에 도시된 방열판의 상부면을 도시하는 도면.
도 14b는 방열판의 수직 단면도.
도 15a 내지 도 15d는 도 13a 및 도 13b에 도시된 반도체 패키지의 수지 밀봉 처리를 도시하는 도면.
도 16a는 본 발명의 제 5 실시예에 따른 반도체 패키지의 구성을 비치게 도시하는 평면도.
도 16b는 반도체 패키지의 수직 단면도.
도 17a는 도 16a 및 도 16b에 도시된 방열판의 상부면을 도시하는 도면.
도 17b는 방열판의 수직 단면도.
도 18a 내지 도 18d는 도 16a 및 도 16b에 도시된 반도체 패키지의 수지 밀봉 처리를 도시하는 도면.
도 19a는 본 발명의 제 6 실시예에 따른 반도체 패키지의 구성을 도시하는 수직 단면도.
도 19b는 반도체 패키지의 바닥 표면의 평면도.
도 20a는 본 발명의 제 1 실시예에 따른 반도체 패키지의 구성을 도시하는 수직 단면도.
도 20b는 반도체 패키지의 바닥 표면의 평면도.
도 21a는 도 19a 및 도 19b에 도시된 방열판의 상부면을 도시하는 도면.
도 21b는 방열판의 수직 단면도.
도 22a 내지 도 22d는 도 19a 및 도 19b에 도시된 반도체 패키지의 수지 밀봉 처리를 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 소자 2 : 섬형상부
3 : 접착 배선 4 : 걸이핀
5 : 내측 리드 6 : 외측 리드
7 : 방열판 8 : 밀봉 수지부
9 : 공간 10 : 상금형
11 : 하금형 12, 13 : 공동
13a : 내벽 14 : 수지 태블릿
15 : 다리 16 : 슬릿
17 : 프레임 18 : 범프
19 : 열가소성 수지 20 : 열경화성 수지
21 : 저융점 금속 24 : 리드프레임
27 : 리드프레임부
제 1 실시예
도 4a 및 도 4b를 참조하면, 본 실시예의 반도체 패키지는 종래 기술에서와 같이 리드프레임부(27)가 방열판(7) 상에 놓여지는 구성을 갖는다. 그러나 본 실시예에서, 섬형상부(2)는 방열판(7) 상에 형성된 범프(18)에 의해 지지된다. 범프(18)에 의해서 섬형상부(2) 및 방열판(7) 간에 갭이 형성되고, 섬형상부(2) 및 방열판(7)은 밀봉 수지부(8)를 형성하는 수지에 의한 상기 갭의 충전으로 함께 접착된다. 그렇지 않으면, 리드프레임부(27)의 구성, 반도체 소자(1)를 섬형상부(2)에 고정시키는 방법, 반도체 소자(1) 상의 전극을 내측 리드(5)와 접속하는 방법은 모두 종래 기술과 동일하다.
방열판(7)의 다리(15)는 도 5a 및 도 5b에 도시된 바와 같이 구리 합금 또는 42 합금(Cu-42%Zn)으로 이루어지고 두께가 0.1∼0.2mm인 원형 또는 정사각형의 박판 상에 제공된 탭을 구부림으로써 형성된다. 다리(15)의 선단부는 방열판(7)의 설치면과 평행하도록 처리된다. 다리(15)의 선단부의 뒷면은 도 4b에 도시된 바와 같이 수지 밀봉 이후에 패키지의 바닥면 상의 밀봉 수지부(8)의 표면에 노출된다.
또한, 약 0.1∼0.2mm의 폭을 갖는 수지 유입용의 슬릿(16)이 섬형상부(2) 및 방열판(7)이 오버랩되는 최소한의 영역(도 5a에 점선으로 표시되어 있음)에 제공된다. 마지막으로, 높이가 약 0.1∼0.3mm인 범프(18)가 슬릿(16)들 사이의 폭이 약 0.2∼0.5mm인 프레임(17)을 구부림으로써 형성된다.
다음에는 본 실시예의 반도체 패키지의 제조 방법에 대해 도 6a 내지 도6d를 참조하여 기술한다.
조작자는 상술한 바와 같이 처리된 방열판(7) 및 접착 처리가 완료된 리드프레임(24)을 미리 준비한다. 그리고, 도 6a에 도시된 바와 같이, 조작자는 소정의 온도(예컨대, 160∼190°)로 가열된 상하 금형중 하금형(11)의 공동(13)에 방열판(7)을 배치한다. 이 때에, 방열판(7)의 위치는 공동(13)의 바닥면 상에서 방열판(7)이 시프트되지 않도록 공동(13)의 내벽(13a)에 의해 조절된다. 이런 경우에, 공동(13)의 내벽(13a) 및 방열판(7)의 다리(15)의 선단부 간의 틈은 가급적이면 0.2∼0.5mm의 정도로 한다. 다음에 상기 방열판(7)의 위치 선정 이후에 수지 태블릿(14)이 이전분(移轉盆 transfer pot, 25)에 도입된다.
다음으로 조작자는 도 6b에 도시된 바와 같이 하금형(11) 상에 리드프레임(24)을 배치한다. 이 때에, 방열판(7)에 제공된 범프(18)는 섬형상부(2)와 접촉하게 되어 방열판(7) 및 섬형상부(2) 간에 0.1∼0.3mm 정도의 갭을 형성한다.
다음으로 조작자는 도 6c에 도시된 바와 같이 하금형(11)을 올리고 하금형(11) 및 상금형(10)을 봉하여 하금형(11) 및 상금형(10)에 의해 리드프레임(24)을 둘러싸도록 한다. 상기 금형을 봉한 이후에, 금형의 봉해진 상태는 하금형(11)의 가열에 의해 수지 태블릿(14)을 연화시키도록 소정의 시간(예컨대, 3∼8초) 동안 유지된다.
수지 태블릿(14)이 하금형(11)의 가열에 의해 연화된 후에, 태블릿 가압용 플런저(도면에서는 생략함)는 상승하여 도 6d에 도시된 바와 같이 공동(12)내로 연화된 수지를 가압하고 밀봉 수지부(8)를 형성한다. 이 때에, 연화된 수지는 방열판(7)에 형성된 수지 유입용 슬릿(16)을 통과하고 범프(18)에 의해 형성되는 섬형상부(2) 및 방열판(7) 간의 갭을 충전한다.
그리고, 금형의 봉해진 상태는 수지가 경화될 때까지 유지된다(약 50∼90초). 수지가 경화된 후에, 하금형(11)은 떨어지고, 사출핀(도면에서 생략됨)은 금형으로부터 수지 밀봉된 리드프레임(24)을 제거하도록 돌출한다.
전술한 바와 같이, 본 실시예의 반도체 패키지는 별개로 구성된 리드프레임부(27) 및 방열판(7)을 동시에 수지 밀봉함으로써 하나의 패키지로서 구성된다. 밀봉 수지부(8)를 형성하는 수지는 방열판(7) 및 섬형상부(2) 간의 범프(18)에 의해 형성된 갭으로 방열판(7)의 슬릿(16)을 통해 유입되어 그 갭을 충전하며, 이에 따라 방열판(7) 및 섬형상부(2)를 함께 접착시킨다.
표 1 및 표 2는 종래 기술 및 본 실시예의 패키지를 위한 패키지 결함의 발생률 및 열저항값의 차이를 나타내고 있다. 표로부터 알 수 있는 바와 같이, 본 실시예는 패키지의 열저항을 감소시킬 수 있고 리플로우 처리 동안 패키지 결함(팝콘 효과)의 발생을 방지할 수 있다.
종래 기술 본 발명
열저항성(208p의 28mm□ QFP) 29.6(℃/W) 22.6(℃/W)
종래 기술 본 발명
패키지 결함의 발생률(리플로우 이후) 7/100 (7.0%) 0/100(0.0%)
제 2 실시예
도 7a 및 도 7b를 참조하면, 본 실시예를 따르는 반도체 패키지는 리드프레임부(27)가 종래 기술에서와 같이 방열판(7) 상에 놓이는 구성을 갖는다. 그러나, 본 실시예에서, 섬형상부(2) 및 방열판(7)은 열가소성 수지(19)를 방열판(7)에 코팅하거나 도포함으로써 함께 접착된다. 그렇지 않으면, 리드프레임부(27)의 구성, 반도체 소자(1)를 섬형상부(2)에 고정시키는 방법, 반도체 소자(1) 상의 전극에 내측 리드(5)를 접속하는 방법이 모두 종래 기술과 동일하다.
도 8a 및 도 8b에 도시된 바와 같이, 방열판(7)의 다리(15)는 구리 합금 또는 42 합금(Cu-42%Zn)으로 이루어지고 원형 또는 정사각형의 0.1∼0.2mm 두께의 박판 상에 제공된 탭을 구부림으로써 형성된다. 다리(15)의 선단부는 방열판(7)의 설치면에 대해 평행하도록 처리된다.
폴리이미드 수지로 이루어진 열가소성 수지(19)는 섬형상부(2) 및 방열판(7)이 오버랩되는 최소한의 영역(도 8a에서 점선으로 표시함)에 0.05∼0.2mm의 두께로 코팅된다. 또 다르게는, 비열가소성 폴리이미드로 이루어지고 두께가 0.05∼0.1mm인 기초막의 양면에 폴리이미드 수지로 이루어진 열가소성 수지가 코팅되는 0.07∼0.2mm 두께의 3층 테이프가 소정의 크기로 절단되고 상술한 영역에 제공된다. 본 발명에 이용된 열가소성 수지의 연화 온도는 밀봉 수지부(8)를 형성하는 경우의 금형 온도보다 낮아야 한다. 예를 들면, 열가소성 수지의 연화 온도는 금형 온도가 160∼190℃인 경우 150∼160℃인 것이 바람직하다.
다음에, 본 실시예의 반도체 패키지의 제조 방법에 대해 도 9a 내지 도 9d를 참조하여 기술한다.
조작자는 접착 처리가 완료된 리드프레임(24) 및 상술한 바와 같이 처리된 방열판(7)을 미리 준비한다. 다음에 도 9a에 도시된 바와 같이, 조작자는 소정의 온도(예를 들면, 160∼190℃)로 가열된 상하 금형중 하금형(11)의 공동(13)에 방열판(7)을 배치한다. 이 때에, 방열판(7)의 위치는 공동(13)의 내벽(13a)에 의해 조절되므로 방열판(7)은 공동(13)의 바닥면 상에서 시프트하지 못한다. 이 경우에 있어서, 공동(13)의 내벽(13a) 및 방열판(7)의 다리(15)의 선단부 간의 빈틈은 가급적이면 0.2∼0.5mm 정도로 한다. 그리고 수지 태블릿(14)이 방열판(7)의 상기 위치 선정 이후에 이전분(25)내로 도입된다.
다음으로 조작자는 도 9b에 도시된 바와 같이 하금형(11) 상에 리드프레임(24)을 배치한다. 섬형상부(2) 및 방열판(7)은 이 때에 함께 접착된다. 왜냐하면 방열판(7) 상에 코팅되거나 도포된 열가소성 수지(19)가 섬형상부(2)와 접촉하게 되는 경우에 열가소성 수지(19)는 하금형(11)의 가열에 의해 연화되기 때문이다.
그 다음으로 조작자는 도 9c에 도시된 바와 같이 하금형(11)을 올리고 하금형(11) 및 상금형(10)에 의해 리드프레임(24)을 둘러싸도록 하금형(11) 및 상금형(10)을 봉한다. 금형을 봉한 후에, 금형의 봉해진 상태는 하금형(11)의 가열에 의해 수지 태블릿(14)을 연화시키도록 소정의 시간(예를 들면, 3∼8초) 동안 유지된다.
수지 태블릿(14)이 하금형(11)의 가열에 의해 연화된 후에, 태블릿 가압용의 플런저(도면에서는 생략함)는 상승하여 도 9d에 도시된 바와 같이 공동(12 및 13)내로 연화된 수지를 가압하고 밀봉 수지부(8)를 형성한다. 이 때에, 연화된 수지는 그것이 유입됨에 따라서 섬형상부(2) 및 방열판(7)에 압력을 가하게 된다. 따라서 섬형상부(2) 및 방열판(7) 간의 접착은 강화된다.
그리고, 금형의 봉해진 상태는 수지가 경화될 때까지 유지된다(약 50∼90초). 수지가 경화된 후에, 하금형(11)은 떨어지고, 사출핀(도면에서 생략됨)은 금형으로부터 수지 밀봉된 리드프레임(24)을 제거하도록 돌출한다.
전술한 바와 같이, 본 실시예의 반도체 패키지는 별개로 구성된 리드프레임부(27) 및 방열판(7)을 동시에 수지 밀봉함으로써 하나의 패키지로서 구성된다. 다음에 방열판(7) 및 섬형상부(2)는 방열판(7) 상에 코팅되거나 도포된 열가소성 수지(19)에 의해 함께 접착된다.
제 3 실시예
도 10a 및 도 10b를 참조하면, 본 실시예를 따르는 반도체 패키지는 리드프레임부(27)가 종래 기술에서와 같이 방열판(7) 상에 놓이는 구성을 갖는다. 그러나, 본 실시예에서, 섬형상부(2) 및 방열판(7)은 열경화성 수지(20)를 방열판(7)에 코팅하거나 도포함으로써 함께 접착된다. 즉, 본 실시예는 제 2 실시예에서 사용된 열가소성 수지(19)를 열경화성 수지(20)로 대체한다.
그렇지 않으면, 리드프레임부(27)의 구성, 반도체 소자(1)를 섬형상부(2)에 고정시키는 방법, 반도체 소자(1) 상의 전극에 내측 리드(5)를 접속하는 방법이 모두 종래 기술과 동일하다.
도 11a 및 도 11b에 도시된 바와 같이, 방열판(7)의 다리(15)는 구리 합금 또는 42 합금(Cu-42%Zn)으로 이루어지고 원형 또는 정사각형의 0.1∼0.2mm 두께의 박판 상에 제공된 탭을 구부림으로써 형성된다. 다리(15)의 선단부는 방열판(7)의 설치면에 대해 평행하도록 처리된다.
NBR 및 페놀계 화합물로 이루어진 열경화성 수지(20)는 섬형상부(2) 및 방열판(7)이 오버랩되는 최소한의 영역(도 11a에서 점선으로 표시함)에 0.05∼0.2mm의 두께로 코팅된다. 또 다르게는, 비열가소성 폴리이미드로 이루어지고 두께가 0.05∼0.1mm인 기초막의 양면에 NBR 및 페놀계 화합물로 이루어진 열경화성 수지가 코팅되는 0.07∼0.2mm 두께의 3층 테이프가 소정의 크기로 절단되고 상술한 영역에 제공된다. 본 발명에 이용된 열경화성 수지의 반응 온도는 밀봉 수지부(8)를 형성하는 경우의 금형 온도보다 낮아야 한다. 예를 들면, 열경화성 수지의 반응 온도는 금형 온도가 160∼190℃인 경우 150∼160℃인 것이 바람직하다.
다음에, 본 실시예의 반도체 패키지의 제조 방법에 대해 도 12a 내지 도 12d를 참조하여 기술한다.
조작자는 접착 처리가 완료된 리드프레임(24) 및 상술한 바와 같이 처리된 방열판(7)을 미리 준비한다. 다음에 도 12a에 도시된 바와 같이, 조작자는 소정의 온도(예를 들면, 160∼190℃)로 가열된 상하 금형중 하금형(11)의 공동(13)에 방열판(7)을 배치한다. 이 때에, 방열판(7)의 위치는 공동(13)의 내벽(13a)에 의해 조절되므로 방열판(7)은 공동(13)의 바닥면 상에서 시프트하지 못한다. 이 경우에 있어서, 공동(13)의 내벽(13a) 및 방열판(7)의 다리(15)의 선단부 간의 틈은 가급적이면 0.2∼0.5mm 정도로 한다. 그리고 수지 태블릿(14)이 방열판(7)의 상기 위치 선정 이후에 이전분(25)내로 도입된다.
다음으로 조작자는 도 12b에 도시된 바와 같이 하금형(11) 상에 리드프레임(24)을 배치한다. 섬형상부(2) 및 방열판(7)은 이 때에 함께 접착된다. 왜냐하면 방열판(7) 상에 코팅되거나 도포된 열경화성 수지(20)가 섬형상부(2)와 접촉하게 되는 경우에 열경화성 수지(20)는 하금형(11)의 가열에 의해 경화되기 때문이다.
그 다음으로 조작자는 도 12c에 도시된 바와 같이 하금형(11)을 올리고 하금형(11) 및 상금형(10)에 의해 리드프레임(24)을 둘러싸도록 하금형(11) 및 상금형(10)을 봉한다. 금형을 봉한 후에, 금형의 봉해진 상태는 하금형(11)의 가열에 의해 수지 태블릿(14)을 연화시키도록 소정의 시간(예를 들면, 3∼8초) 동안 유지된다. 열경화성 수지(20)의 반응은 이 때에 진행되고 아웃가스(outgas)를 발생시키지만, 열경화성 수지(20)의 경화 동안 발생된 아웃가스는 금형 공동의 내부의 진공 배기에 의해 제거된다.
수지 태블릿(14)이 하금형(11)의 가열에 의해 연화된 후에, 태블릿 가압용의 플런저(도면에서는 생략함)는 상승하여 도 12d에 도시된 바와 같이 공동(12 및 13)내로 연화된 수지를 가압하고 밀봉 수지부(8)를 형성한다. 이 때에, 연화된 수지는 그것이 유입됨에 따라서 섬형상부(2) 및 방열판(7)에 압력을 가하게 된다. 따라서 섬형상부(2) 및 방열판(7) 간의 접착은 강화된다.
그리고, 금형의 봉해진 상태는 수지가 경화될 때까지 유지된다(약 50∼90초). 수지가 경화된 후에, 하금형(11)은 떨어지고, 사출핀(도면에서 생략됨)은 금형으로부터 수지 밀봉된 리드프레임(24)을 제거하도록 돌출한다.
전술한 바와 같이, 본 실시예의 반도체 패키지는 별개로 구성된 리드프레임부(27) 및 방열판(7)을 동시에 수지 밀봉함으로써 하나의 패키지로서 구성된다. 다음에 방열판(7) 및 섬형상부(2)는 방열판(7) 상에 코팅되거나 도포된 열경화성 수지(20)에 의해 함께 접착된다.
제 4 실시예
도 13a 및 도 13b를 참조하면, 본 실시예를 따르는 반도체 패키지는 리드프레임부(27)가 종래 기술에서와 같이 방열판(7) 상에 놓이는 구성을 갖는다. 그러나, 본 실시예에서, 섬형상부(2) 및 방열판(7)은 저융점 금속(21)을 방열판(7)에 코팅하거나 도금함으로써 함께 납땜된다. 즉, 본 실시예는 제 2 실시예에서 사용된 열가소성 수지(19)를 저융점 금속(21)으로 대체한다. 그렇지 않으면, 리드프레임부(27)의 구성, 반도체 소자(1)를 섬형상부(2)에 고정시키는 방법, 반도체 소자(1) 상의 전극에 내측 리드(5)를 접속하는 방법이 모두 종래 기술과 동일하다.
도 14a 및 도 14b에 도시된 바와 같이, 방열판(7)의 다리(15)는 구리 합금 또는 42 합금(Cu-42%Zn)으로 이루어지고 원형 또는 정사각형의 0.1∼0.2mm 두께의 박판 상에 제공된 탭을 구부림으로써 형성된다. 다리(15)의 선단부는 방열판(7)의 설치면에 대해 평행하도록 처리된다.
주석 또는 창연의 합금으로 이루어진 저융점 금속(21)은 섬형상부(2) 및 방열판(7)이 오버랩되는 방열판(7)의 최소한의 영역(도 14a에서 점선으로 표시함)에 0.05∼0.2mm의 두께로 코팅 또는 도금된다. 저융점 금속을 코팅하는 방법으로서, 납땜 페이스트(paste) 방법이 사용될 수도 있고, 또는 소정의 방법이 채택될 수도 있다. 저융점 금속의 박막은 소정의 크기로 절단되고 상술한 영역에 배치되어, 그 다음에 가열에 의해 녹는다. 본 발명에 이용된 저융점 금속의 용융점은 밀봉 수지부(8)를 형성하는 경우의 금형 온도보다 낮아야 한다. 예를 들면, 저융점 금속의 융점은 금형 온도가 160∼190℃인 경우 150∼160℃인 것이 바람직하다.
다음에, 본 실시예의 반도체 패키지의 제조 방법에 대해 도 15a 내지 도 15d를 참조하여 기술한다.
조작자는 접착 처리가 완료된 리드프레임(24) 및 상술한 바와 같이 처리된 방열판(7)을 미리 준비한다. 다음에 도 15a에 도시된 바와 같이, 조작자는 소정의 온도(예를 들면, 160∼190℃)로 가열된 상하 금형중 하금형(11)의 공동(13)에 방열판(7)을 배치한다. 이 때에, 방열판(7)의 위치는 공동(13)의 내벽(13a)에 의해 조절되므로 방열판(7)은 공동(13)의 바닥면 상에서 시프트하지 못한다. 이 경우에 있어서, 공동(13)의 내벽(13a) 및 방열판(7)의 다리(15)의 선단부 간의 틈은 가급적이면 0.2∼0.5mm 정도로 한다. 그리고 수지 태블릿(14)이 방열판(7)의 상기 위치 선정 이후에 이전분(25)내로 도입된다.
다음으로 조작자는 도 15b에 도시된 바와 같이 하금형(11) 상에 리드프레임(24)을 배치한다. 섬형상부(2) 및 방열판(7)은 이 때에 함께 접착된다. 왜냐하면 방열판(7) 상에 코팅되거나 도금된 저융점 금속(21)이 섬형상부(2)와 접촉하게 되는 경우에 열경화성 수지(20)는 하금형(11)의 가열에 의해 녹기 때문이다.
그 다음으로 조작자는 도 15c에 도시된 바와 같이 하금형(11)을 올리고 하금형(11) 및 상금형(10)에 의해 리드프레임(24)을 둘러싸도록 하금형(11) 및 상금형(10)을 봉한다. 금형을 봉한 후에, 금형의 봉해진 상태는 하금형(11)의 가열에 의해 수지 태블릿(14)을 연화시키도록 소정의 시간(예를 들면, 3∼8초) 동안 유지된다.
수지 태블릿(14)이 하금형(11)의 가열에 의해 연화된 후에, 태블릿 가압용의 플런저(도면에서는 생략함)는 상승하여 도 15d에 도시된 바와 같이 공동(12 및 13)내로 연화된 수지를 가압하고 밀봉 수지부(8)를 형성한다.
그리고, 금형의 봉해진 상태는 수지가 경화될 때까지 유지된다(약 50∼90초). 수지가 경화된 후에, 하금형(11)은 떨어지고, 사출핀(도면에서 생략됨)은 금형으로부터 수지 밀봉된 리드프레임(24)을 제거하도록 돌출한다.
전술한 바와 같이, 본 실시예의 반도체 패키지는 별개로 구성된 리드프레임부(27) 및 방열판(7)을 동시에 수지 밀봉함으로써 하나의 패키지로서 구성된다. 다음에 방열판(7) 및 섬형상부(2)는 방열판(7) 상에 코팅되거나 도금된 저융점 금속(21)에 의해 함께 납땜된다.
제 5 실시예
도 16a 및 도 16b를 참조하면, 본 실시예를 따르는 반도체 패키지는 리드프레임부(27)가 종래 기술에서와 같이 방열판(7) 상에 놓이는 구성을 갖는다. 그러나, 본 실시예에서, 섬형상부(2)는 방열판(7)상에 형성된 범프(18)에 의해 지지된다. 따라서, 갭은 섬형상부(2) 및 방열판(7) 간에 범프(18)에 의해서 형성되고, 섬형상부(2) 및 방열판(7)은 밀봉 수지부(8)를 형성하는 수지에 의해 이 갭을 충전함으로써 함께 접착된다. 또한, 섬형상부(2) 및 방열판(7)이 오버랩하는 방열판(7)의 최소한의 영역 바깥쪽의 영역은 내측 리드 형성면으로부터 떨어져 오프셋되는 다운오프셋부(22)이다. 그렇지 않으면, 리드프레임부(27)의 구성, 반도체 소자(1)를 섬형상부(2)에 고정시키는 방법, 반도체 소자(1) 상의 전극에 내측 리드(5)를 접속하는 방법이 모두 종래 기술과 동일하다.
방열판(7)의 다리(15)는 구리 합금 또는 42 합금(Cu-42%Zn)으로 이루어지고 원형 또는 정사각형의 0.1∼0.2mm 두께의 박판 상에 제공된 탭을 구부림으로써 형성된다. 다리(15)의 선단부는 방열판(7)의 설치면에 대해 평행하도록 처리된다. 다리(15)의 선단부의 아랫면은 도 16b에 도시된 바와 같이 수지 밀봉 후에 패키지의 바닥면 상의 밀봉 수지부(8)의 뒷면 상에 노출된다.
또한, 수지 유입용 슬릿(16)이 섬형상부(2)와 오버랩되는 최소한의 영역(도 17a에서 점선으로 표시함)에서의 방열판(7)에 제공되고, 범프(18)가 슬릿(16) 간의 프레임(17)을 구부림으로써 형성된다. 방열판(7) 및 내측 리드(5)간에는 앰플 스페이스가 유지된다. 왜냐하면, 섬형상부(2) 및 방열판(7)이 오버랩되는 최소한의 영역 너머의 영역이 가압 처리에 의해 다운오프셋부(22)로 형성된다. 이 경우의 다운오프셋양은 방열판의 딤플량에 따라 변화하지만, 예를 들어 약 0∼0.5mm로 설정되는 것이 바람직하고, 내측 리드(5) 및 방열판(7) 간의 스페이스는 가급적 약 0.5mm로 설정된다.
다음에, 본 실시예의 반도체 패키지의 제조 방법에 대해 도 18a 내지 도 18d를 참조하여 기술한다. 제조 순서는 제 1 실시예의 경우와 동일하므로 그 설명은 여기서는 간단히 한다.
먼저, 도 18a에 도시된 바와 같이, 조작자는 소정의 온도로 가열된 상하 금형중 하금형(11)의 공동(13)에 방열판(7)을 배치한다. 그리고 조작자는 수지 태블릿(14)을 이전분(25)내로 삽입된다.
다음으로 조작자는 도 18b에 도시된 바와 같이 하금형(11) 상에 결합선(3)이 제공된 리드프레임(24)을 배치한다. 이 때에 방열판(7) 상의 범프(18)는 섬형상부(2)와 접촉하게 되어 섬형상부(2) 및 방열판(7)간의 갭을 형성한다.
그 다음으로 조작자는 도 18c에 도시된 바와 같이 하금형(11) 및 상금형(10)간에 리드프레임(24)이 둘러싸이도록 하금형(11) 및 상금형(10)을 봉한다. 봉한 후에, 금형의 봉해진 상태는 소정의 시간 간격 동안 유지된다.
수지 태블릿(14)이 하금형(11)의 가열에 의해 연화된 후에, 도 18d에 도시된 바와 같이 연화된 수지는 플런저(도면에서는 생략함)에 의해 공동(12 및 13)내로 가압되어 밀봉 수지부(8)를 형성한다. 이 때에, 연화된 수지는 방열판(7)에 형성된 슬릿(16)을 통해 통과하며 방열판(7) 및 섬형상부(2) 간의 범프(18)에 의해 형성된 갭을 충전한다.
그리고, 금형의 봉해진 상태는 수지가 경화를 완료할 때까지 유지된다. 수지가 경화된 후에, 하금형(11)은 떨어지고, 금형으로부터 수지 밀봉된 리드프레임(24)이 제거된다.
전술한 바와 같이, 본 실시예의 반도체 패키지는 별개로 구성된 리드프레임부(27) 및 방열판(7)을 동시에 수지 밀봉함으로써 하나의 패키지로서 구성된다. 밀봉 수지부(8)를 형성하는 수지는 방열판(7) 및 섬형상부(2) 간의 범프(18)에 의해 형성된 갭을 슬릿(16)을 통해 충전하며, 이 갭의 충전은 방열판(7) 및 섬형상부(2)를 함께 접착시킨다. 또한, 섬형상부(2) 및 방열판(7)이 오버랩되는 영역 너머의 방열판(7)의 최소한의 영역은 내측 리드 형성면으로부터 떨어져 오프셋되는 다운오프셋부(22)부로 형성되고, 이로써 앰플 스페이스가 방열판(7) 및 내측 리드(5) 간에 유지될 수 있다.
표 3은 종래 기술의 반도체 패키지 및 본 실시예의 반도체 패키지간의 단락 발생률의 차이를 나타내고 있다. 표로부터 알 수 있는 바와 같이, 밀봉 수지부(8)의 형성 이후에 단락 발생이 방지될 수 있다.
종래 기술 본 발명
수지 밀봉 후에 내측 리드 및 방열판 간의 거리 38(μm)(평균치) 286(μm)(평균치)
수지 밀봉 후에 내측 리드 및 방열판 간의 단락 발생률 3/100(3%) 0/100(0.0%)
비록 제 1 실시예의 방법이 본 실시예의 반도체 패키지에서 방열판(7) 및 섬형상부(2)를 함께 접착시키기 위해 채용되었지만, 본 발명은 본 방법에 국한되지 않으며, 제 1 내지 제 4 실시예에서 기술된 방열판(7) 및 섬형상부(2)를 함께 접착시키는 어떤 방법이든지 본 실시예에 따라 다운오프셋부(22)를 포함하는 패키지에 응용될 수 있다. 따라서, 예를 들어, 제 2 실시예의 방법이 응용되는 경우, 도 7a 및 도 7b에 도시된 패키지에서 다운오프셋부가 방열판(7)에 형성되는 패키지의 변형예가 제공될 수 있다.
제 6 실시예
도 19a 및 도 19b를 참조하면, 본 실시예를 따르는 반도체 패키지는 리드프레임부가 종래 기술에서와 같이 방열판(7) 상에 놓이는 구성을 갖는다. 그러나, 본 실시예에서, 섬형상부(2)는 방열판(7)상에 형성된 범프(18)에 의해 지지된다. 갭은 섬형상부(2) 및 방열판(7) 간의 범프(18)에 의해서 형성되고, 섬형상부(2) 및 방열판(7)은 밀봉 수지부(8)를 형성하는 수지에 의해 이 갭을 충전함으로써 함께 접착된다. 또한, 방열판(7)의 다리(23)의 선단부는 예각으로서 형성되고, 방열판(7)의 설치면(패키지의 뒷면과 동일면) 및 방열판(7)의 다리(23)의 선단부(도 21b에서는 θ)에 의해 형성된 각은 0°보다 크다. 그렇지 않으면, 리드프레임부(27)의 구성, 반도체 소자(1)를 섬형상부(2)에 고정시키는 방법, 반도체 소자(1) 상의 전극에 내측 리드(5)를 접속하는 방법이 모두 종래 기술과 동일하다.
도 21a 및 도 21b에 도시된 바와 같이, 방열판(7)의 다리(23)는 구리 합금 또는 42 합금(Cu-42%Zn)으로 이루어지고 원형 또는 정사각형의 0.1∼0.2mm 두께의 박판 상에 제공된 탭의 단부를 뾰족하게 하고 탭을 구부림으로써 형성된다. 다리(23)의 선단부의 뾰족한 부분은 도 19b에 도시된 바와 같이 수지 밀봉 후에 패키지의 바닥면 상의 밀봉 수지부(8)의 표면 상에 노출된다. 이 경우에, 방열판(7)의 다리(23)의 선단부는 예각으로서 형성되고, 방열판(7)의 설치면 및 방열판(7)의 다리(23)의 선단부(도 21b에서는 θ)에 의해 형성된 각은 0°보다 크다. 그러므로, 다리(23)의 선단부의 노출부는 뾰족한 부분이고, 따라서 노출된 표면적은 매우 작다. 그 각이 90°미만이면 방열판(7)의 다리(23)의 선단부의 예각에 특별한 제약을 두지 않지만, 60°정도의 각이 바람직하다. 그 각이 0°보다 크고 90°이하이면 설치면에 대해 방열판(7)의 다리(23)의 선단부의 각 θ에 특별한 제약을 두지 않지만, 45°의 각이 바람직하다.
반대로, 방열판(7)의 다리(15)의 선단부는, 도 20a 및 도 20b에 도시된 바와 같이, 제 1 실시예의 경우에 평탄면으로서 방열판(7)의 설치면과 접촉하며, 따라서 방열판(7)의 다리915)의 노출된 표면적은 상당히 넓어진다.
다음에, 본 실시예의 반도체 패키지의 제조 방법에 대해 도 22a 내지 도 22d를 참조하여 기술한다. 제조 순서는 제 1 실시예의 경우와 동일하므로 그 설명은 여기서는 간단히 한다.
먼저, 도 22a에 도시된 바와 같이, 조작자는 소정의 온도로 가열된 상하 금형중 하금형(11)의 공동(13)에 방열판(7)을 배치한다. 그리고 조작자는 수지 태블릿(14)을 이전분(25)내로 도입된다.
다음으로 조작자는 도 22b에 도시된 바와 같이 하금형(11) 상에 결합선(3)이 제공된 리드프레임(24)을 배치한다. 이 때에 방열판(7) 상의 범프(18)는 섬형상부(2)와 접촉하게 되어 섬형상부(2) 및 방열판(7)간의 갭을 형성한다.
그 다음으로 조작자는 도 22c에 도시된 바와 같이 하금형(11) 및 상금형(10)간에 리드프레임(24)이 둘러싸이도록 하금형(11) 및 상금형(10)을 봉한다. 봉한 후에, 금형의 봉해진 상태는 소정의 시간 간격 동안 유지된다.
수지 태블릿(14)이 하금형(11)의 가열에 의해 연화된 후에, 도 22d에 도시된 바와 같이 연화된 수지는 플런저(도면에서는 생략함)에 의해 공동(12 및 13)내로 가압되어 밀봉 수지부(8)를 형성한다. 이 때에, 연화된 수지는 방열판(7)에 형성된 슬릿(16)을 통해 통과하며 방열판(7) 및 섬형상부(2) 간의 범프(18)에 의해 형성된 갭을 충전한다.
그리고, 금형의 봉해진 상태는 수지가 경화를 완료할 때까지 유지된다. 수지가 경화된 후에, 하금형(11)은 떨어지고, 금형으로부터 수지 밀봉된 리드프레임(24)이 제거된다.
전술한 바와 같이, 본 실시예의 반도체 패키지는 별개로 구성된 리드프레임부(27) 및 방열판(7)을 동시에 수지 밀봉함으로써 하나의 패키지로서 구성된다.
또한, 방열판(7)의 다리(23)의 선단부는 예각으로서 형성되고, 방열판(7)의 설치면(패키지의 뒷면과 동일면) 및 방열판(7)의 다리(23)의 선단부(도 21b에서는 θ)에 의해 형성된 각은 0°보다 크다.
표 4는 종래 기술의 반도체 패키지 및 본 실시예의 반도체 패키지를 위한 방열판의 다리부로부터의 수지의 제거률의 차이를 나타내고 있다. 표로부터 알 수 있는 바와 같이, 본 발명은 리플로우 처리 이후에 수지의 제거를 방지할 수 있어, 패키지의 내습성을 개선한다.
종래 기술 본 발명
방열판의 다리의 노출 선단부의표면적 (다리 대 표면적) 약 6.0mm2 0.2mm2미만
리플로우 후의 방열판의 다리의선단부에서 수지 제거 발생률 58/100(58.0%) 2/100(2.0%)
또한, 제 5 실시예의 다운오프셋부가 본 실시예의 방열판(7) 상에 형성될 수도 있다.
비록 제 1 실시예의 방법이 본 실시예의 반도체 패키지에서 방열판(7) 및 섬형상부(2)를 함께 접착시키기 위해 채용되었지만, 본 실시예는 본 방법에 국한되지 않으며, 제 1 내지 제 4 실시예에서 기술된 방열판(7) 및 섬형상부(2)를 함께 접착시키는 어떤 방법이든지 본 실시예의 패키지 또는 다운오프셋부를 포함하는 실시예의 패키지에 응용될 수 있다. 예를 들어, 제 2 실시예의 방법이 응용되는 경우, 도 7a 및 도 7b에 도시된 패키지에서 방열판(7)의 선단부의 뾰족한 부분만이 패키지의 바닥면에 약간 노출되는 패키지의 변형예가 제공될 수 있다.
본 발명의 양호한 실시예에 대해 특수 용어를 사용하면서 기술하였지만, 그러한 설명은 단지 설명만을 위한 것으로서, 변형예 및 수정예가 첨부한 특허청구의 범위나 의도에서 벗어나지 않으면서 행하여질 수 있다.

Claims (26)

  1. 반도체 패키지에 있어서,
    반도체 소자가 탑재되는 반도체 소자 탑재부;
    상기 반도체 소자의 주변 둘레에 배치되어 상기 반도체 소자의 표면상의 전극과 전기적으로 접속되는 내측 리드;
    상기 반도체 소자 탑재부와 오버랩하도록 배치된 다리를 갖는 방열판;
    상기 방열판의 다리들중 일부가 바닥 표면에 노출되도록 상기 반도체 소자 탑재부, 상기 내측 리드, 상기 방열판을 밀봉하는 밀봉 수지부;
    상기 내측 리드와 연속되어 있고 상기 밀봉 수지부의 바깥 쪽으로 연장되는 외측 리드; 및
    적어도 상기 방열판 및 상기 반도체 소자 탑재부 사이에 끼워지게 되는 접착층을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 접착층은 상기 밀봉 수지부를 형성하는 수지를 포함하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 반도체 소자 탑재부와 오버랩되는 상기 방열판의 최소한의 영역에, 상기 반도체 소자 탑재부를 지지하는 범프 및 상기 밀봉 수지부를 형성하는 수지의 통과를 가능하게 하는 슬릿을 더 포함하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 방열판이 상기 반도체 소자 탑재부와 오버랩되는 영역 바깥 쪽의 방열판 부분은 상기 내측 리드로부터 떨어져 오프셋되는 평탄부를 형성하는 반도체 패키지.
  5. 제 4 항에 있어서, 상기 밀봉 수지부의 바닥 표면에 노출되는 상기 방열판의 다리 부분은 상기 다리의 선단부가 뾰족하게 되는 부분을 형성하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 접착층은 열가소성 수지를 포함하는 반도체 패키지.
  7. 제 6 항에 있어서, 상기 방열판이 상기 반도체 소자 탑재부와 오버랩되는 영역 바깥 쪽의 방열판 부분은 상기 내측 리드로부터 떨어져 오프셋되는 평탄부를 형성하는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 밀봉 수지부의 바닥 표면에 노출되는 상기 방열판의 다리 부분은 상기 다리의 선단부가 뾰족하게 되는 부분을 형성하는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 접착층은 열경화성 수지를 포함하는 반도체 패키지.
  10. 제 9 항에 있어서, 상기 방열판이 상기 반도체 소자 탑재부와 오버랩되는 영역 바깥 쪽의 방열판 부분은 상기 내측 리드로부터 떨어져 오프셋되는 평탄부를 형성하는 반도체 패키지.
  11. 제 10 항에 있어서, 상기 밀봉 수지부의 바닥 표면에 노출되는 상기 방열판의 다리 부분은 상기 다리의 선단부가 뾰족하게 되는 부분을 형성하는 반도체 패키지.
  12. 제 1 항에 있어서, 상기 접착층은 저융점 금속을 포함하는 반도체 패키지.
  13. 제 12 항에 있어서, 상기 방열판이 상기 반도체 소자 탑재부와 오버랩되는 영역 바깥 쪽의 방열판 부분은 상기 내측 리드로부터 떨어져 오프셋되는 평탄부를 형성하는 반도체 패키지.
  14. 제 13 항에 있어서, 상기 밀봉 수지부의 바닥 표면에 노출되는 상기 방열판의 다리 부분은 상기 다리의 선단부가 뾰족하게 되는 부분을 형성하는 반도체 패키지.
  15. 반도체 패키지 제조 방법에 있어서,
    반도체 소자가 탑재되는 반도체 소자 탑재부, 및 상기 반도체 소자의 주변 둘레에 배치되어 상기 반도체 소자의 표면의 전극과 전기적으로 접속되는 리드를 포함하는 리드프레임을 준비하는 단계;
    다리를 구비하고 상기 반도체 소자 탑재부와 오버랩되는 영역에 상기 반도체 소자 탑재부를 지지하는 범프 및 밀봉 수지부를 형성하는 수지의 통과를 가능하게 하는 슬릿이 형성되는 방열판을 준비하는 단계;
    상기 방열판이 상기 다리 상에 위치하도록 상하 금형중 하금형의 공동에 상기 방열판을 배치하는 단계;
    상기 반도체 소자 탑재부가 상기 방열판 상의 상기 범프에 의해 지지되도록 상기 방열판 상에 상기 리드프레임을 배치하는 단계;
    상기 방열판 및 상기 반도체 소자 탑재부 사이에 상기 방열판의 범프에 의해 형성된 갭을 유지하는 동안 상기 상금형 및 상기 하금형을 봉하는 단계; 및
    상기 상금형 및 상기 하금형에 의해 형성된 공동을 수지로 충전하는 단계를 포함하는 반도체 패키지 제조 방법.
  16. 제 15 항에 있어서, 상기 반도체 소자 탑재부와 오버랩되는 영역 바깥 쪽의 상기 방열판의 영역이 평탄하고 내측 리드로부터 떨어져 오프셋되는 부품을 상기 방열판으로서 사용하는 반도체 패키지 제조 방법.
  17. 제 16 항에 있어서, 상기 다리의 선단부가 뾰족하게 되는 부품을 상기 방열판으로서 사용하는 반도체 패키지 제조 방법.
  18. 반도체 패키지 제조 방법에 있어서,
    반도체 소자가 탑재되는 반도체 소자 탑재부, 및 상기 반도체 소자의 주변 둘레에 배치되어 상기 반도체 소자의 표면의 전극과 전기적으로 접속되는 리드를 포함하는 리드프레임을 준비하는 단계;
    다리를 구비하고 상기 반도체 소자 탑재부와 오버랩되는 영역에 열가소성 수지가 코팅되거나 도포되어 있는 방열판을 준비하는 단계;
    상기 방열판이 상기 다리 상에 위치하도록 상하 금형중 하금형의 공동에 상기 방열판을 배치하는 단계;
    상기 반도체 소자 탑재부가 상기 방열판의 상기 열가소성 수지를 적층하도록 상기 방열판 상에 상기 리드프레임을 배치하는 단계;
    상기 열가소성 수지로 상기 방열판을 상기 반도체 소자 탑재부에 접착시키는 동안 상기 상금형 및 상기 하금형을 봉하는 단계; 및
    상기 상금형 및 상기 하금형에 의해 형성된 공동을 수지로 충전하는 단계를 포함하는 반도체 패키지 제조 방법.
  19. 제 18 항에 있어서, 상기 반도체 소자 탑재부와 오버랩되는 영역 바깥 쪽의 상기 방열판의 영역이 평탄하고 내측 리드로부터 떨어져 오프셋되는 부품을 상기 방열판으로서 사용하는 반도체 패키지 제조 방법.
  20. 제 19 항에 있어서, 상기 다리의 선단부가 뾰족하게 되는 부품을 상기 방열판으로서 사용하는 반도체 패키지 제조 방법.
  21. 반도체 패키지 제조 방법에 있어서,
    반도체 소자가 탑재되는 반도체 소자 탑재부, 및 상기 반도체 소자의 주변 둘레에 배치되어 상기 반도체 소자의 표면의 전극과 전기적으로 접속되는 리드를 포함하는 리드프레임을 준비하는 단계;
    다리를 구비하고 상기 반도체 소자 탑재부와 오버랩되는 영역에 열경화성 수지가 코팅되거나 도포되어 있는 방열판을 준비하는 단계;
    상기 방열판이 상기 다리 상에 위치하도록 상하 금형중 하금형의 공동에 상기 방열판을 배치하는 단계;
    상기 반도체 소자 탑재부가 상기 방열판의 상기 열경화성 수지를 적층하도록 상기 방열판 상에 상기 리드프레임을 배치하는 단계;
    상기 열경화성 수지로 상기 방열판을 상기 반도체 소자 탑재부에 접착시키는 동안 상기 상금형 및 상기 하금형을 봉하는 단계; 및
    상기 상금형 및 상기 하금형에 의해 형성된 공동을 수지로 충전하는 단계를 포함하는 반도체 패키지 제조 방법.
  22. 제 21 항에 있어서, 상기 반도체 소자 탑재부와 오버랩되는 영역 바깥 쪽의 상기 방열판의 영역이 평탄하고 내측 리드로부터 떨어져 오프셋되는 부품을 상기 방열판으로서 사용하는 반도체 패키지 제조 방법.
  23. 제 22 항에 있어서, 상기 다리의 선단부가 뾰족하게 되는 부품을 상기 방열판으로서 사용하는 반도체 패키지 제조 방법.
  24. 반도체 패키지 제조 방법에 있어서,
    반도체 소자가 탑재되는 반도체 소자 탑재부, 및 상기 반도체 소자의 주변 둘레에 배치되어 상기 반도체 소자의 표면의 전극과 전기적으로 접속되는 리드를 포함하는 리드프레임을 준비하는 단계;
    다리를 구비하고 상기 반도체 소자 탑재부와 오버랩되는 영역에 저융점 금속이 코팅되거나 도금되어 있는 방열판을 준비하는 단계;
    상기 방열판이 상기 다리 상에 위치하도록 상하 금형중 하금형의 공동에 상기 방열판을 배치하는 단계;
    상기 반도체 소자 탑재부가 상기 방열판의 상기 저융점 금속을 적층하도록 상기 방열판 상에 상기 리드프레임을 배치하는 단계;
    상기 저융점 금속으로 상기 방열판을 상기 반도체 소자 탑재부에 접착시키는 동안 상기 상금형 및 상기 하금형을 봉하는 단계; 및
    상기 상금형 및 상기 하금형에 의해 형성된 공동을 수지로 충전하는 단계를 포함하는 반도체 패키지 제조 방법.
  25. 제 24 항에 있어서, 상기 반도체 소자 탑재부와 오버랩되는 영역 바깥 쪽의 상기 방열판의 영역이 평탄하고 내측 리드로부터 떨어져 오프셋되는 부품을 상기 방열판으로서 사용하는 반도체 패키지 제조 방법.
  26. 제 25 항에 있어서, 상기 다리의 선단부가 뾰족하게 되는 부품을 상기 방열판으로서 사용하는 반도체 패키지 제조 방법.
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