KR100229225B1 - 반도체 리드프레임 및 이를 이용한 반도체 패키지 방법 - Google Patents

Abstract

본 발명은 반도체 리드프레임 및 이를 이용한 반도체 패키징방법에 관한 것으로서, 반도체소자와 전기적으로 연결되는 인너 리드의 일측 단부에는 도금홈을 형성하고, 상기 도금홈 맞은편 단부에는 접착제 수용용 공간부를 형성시키는 단계와 상기 도금홈에 상기 인너 리드의 표면과 동일선 상에 도금층의 상면이 일치하는 정도로 도금층을 입히는 단계를 거쳐 형성된 리드프레임으로부터 상기 공간부에 접착제를 도포한 후 그 위에 반도체 소자를 접착시키는 단계 및 상기 반도체 소자와 상기 도금층사이를 와이어 본딩하는 단계;를 포함하여 반도체 패키징하는 방법에 그 특징이 있다.

Description

반도체 리드프레임 및 이를 이용한 반도체 패키지 방법

본 발명은 반도체 리드프레임 및 이를 이용한 반도체 패키지 방법에 관한 것으로서, 보다 상세하게는 LOC(Lead on chip) 또는 COL(Chip on lead) 타입의 반도체 리드프레임의 조립공정에 있어서, 반도체 소자와 인너리드와의 접착공정을 단순화시키도록 형성된 리드프레임 및 이를 이용한 반도체 패키지 방법에 관한 것이다.

일반적인 반도체 리드프레임은 반도체 칩을 탑재하는 패드와, 내부 리드(Internal lead) 및 외부 리드(External lead)로 이루어져 수지로 몰딩되는 반도체 칩의 전기적 배선을 외부로 연결해 주는 도선(Lead)역할을 하는 부품이다.

반도체 칩을 리드프레임에 접착하는 방식은 여러 가지가 있을 수 있는데, 보통은 리드프레임에 형성된 패드 위에 Ag-에폭시(Epoxy) 접착, 땜납(Solder) 접착, Au/Si 공정(Eutectic) 접착 등을 이용하여 칩소자를 접착시킨 후 다시 인너 리드와 와이어 본딩을 한다.

이와 같은, 접착 방식의 칩 조립공정은 접착과정에서 칩과 패드사이에 내부 기공 및 기포를 형성시켜 결국은 패키지의 칩 크랙(Crack) 및 층분리(Delamination) 등의 문제점을 낳을 수 있다. 이를 막기 위해 패드의 중앙에 스루 홀(Through Hole)을 만들어 줌으로써 칩과 패드의 접착면적을 줄이는 설계가 활용되고 있으나 접착제의 유동성 및 특성 때문에 접착면적의 최소화에는 한계가 있다.

최근에는 상기한 바와 같은 단점들을 개선하고자 테이프를 이용한 접착방식이 사용되고 있으며 이것은 다시 리드프레임의 패드를 변형시킨 경우와 패드를 제거한 COL(Chip on Lead), LOC(Lead on Chip) 패키지로 나누어 볼 수 있다.

패드를 변형시킨 형태는 패드와 연결된 2개 이상의 서포트 바 또는 타이 바(Tie Bar)가 패드를 지지하고, 패드의 내부에는 사각형 또는 원형의 관통공(through hole)을 만들어 주고, 그 테두리에만 테이프를 붙임으로써 칩과의 열팽창계수 차이에 의한 칩 크랙, 층분리를 방지하는 형태로 설계되었다. 이러한 테이프 접착 방식은 종래의 Ag-에폭시 접착 방식에 비해 패드의 관통공 설계가 용이하고, 테이프의 접착면 두께가 균일하며 흘러내리거나 기공을 만드는 일이 없으므로 접착 신뢰성이 높다.

도 1에 LOC 타입의 리드프레임이 도시되어 있다.

도면을 참조하면, 리드프레임의 인너리드(11)위에 절연테이프(12)가 부착되어 있다. 이 절연테이프(12) 위에 반도체 칩이 올려진 후 열압착에 의해 반도체 칩이 접착된다. 이러한 LOC 타입의 제조는 먼저, 절연테이프(12)가 부착된 인너리드(11)의 상부 맞은편인 저면 단부에 소정 길이만큼 도금층(미도시)을 형성시킨다. 이것은 와이어 본딩시에 도전성을 높이기 위한 것이며 보통 은이 사용된다. 다음으로, 인너리드(11)의 상면에 절연테이프(12)를 붙이고, 그 위에 반도체 칩을 올린다음 히터로 열가압하여 접착시킨다.

그런데, 상기와 같은 제조공정에 있어서, 도금층 형성 후 반도체 칩의 접착을 위해 히터로 열가압을 할 때 도금이 되지 않은 부분과 도금이 된 부분간에 높이 차이에 의해 그 가압력이 골고루 분포되지 못해 결과적으로 절연 테이프(12)와 반도체 칩의 접착에 필요한 힘이 위치에 따라 차이가 발생하게 된다. 특히, 도금층에 굴곡된 돌출부가 형성되면 그 틈새로 인한 가압력의 불균형은 더욱 현저하다. 이러한 가압력의 불균형은 결과적으로 절연 테이프(12)와 리드프레임 그리고 반도체 칩 간의 접착을 방해하고, 미접착부위의 발생을 야기시켜 반도체 패키지의 크랙의 원인으로 작용한다. 또한, LOC용 리드프레임 제조시 상기와 같은 미접착부를 제거하기 위해 절연 테이프(12)에 무리한 압력이나 고온의 열을 가해야 하는 기술적 어려움이 생기고, 제품의 불량을 가져올 수 있다.

이와 같은 문제점에 대한 개선방안으로 히터에 의한 열가압방식을 채용하지 않으면서 접착공정을 단순화시킬 목적으로 절연테이프(12)를 부착하지 않고, 도금층 맞은 편에 접착제를 도포한 후, 그 위에 반도체칩을 직접 접착하는 방법이 검토되고 있으나, 액체상태의 접착제가 맞은편인 도금층에 흘러내려 도금층을 전기적으로 절연시킴으로써, 반도체 칩과의 전기적 접속을 방해하는 문제점이 있다.

본 발명은 상기와 같은 문제점을 개선하기 위해 창안된 것으로서, 접착제를 이용하여 리드프레임과 반도체 칩과의 접속을 단순화시키면서, 접착제 도포시 도금층에 흘러내지 않는 리드프레임을 제공하는데 그 목적이 있다. 또한, 상기와 같은 리드프레임을 이용해 반도체를 조립하는 반도체 패키지 방법도 제공한다.

도 1은 종래의 LOC 타입 리드프레임을 나타내 보인 평면도이고,

도 2a는 본 발명에 따른 리드 프레임의 개략적인 사시도이고,

도 2b는 도 2의 A-A'절단 단면도이고,

도 3은 도 2a의 리드프레임에 반도체소자가 패키징된 상태를 나타내 보인 단면도이다.

< 도면의 주요부분에 대한 부호의 설명>

11, 21: 인너 리드(inner lead) 12, 22: 도금층

20: 리드프레임 23: 공간부

25: 반도체 칩 26: 와이어

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 리드프레임은, 반도체소자와 전기적으로 연결되는 다수의 인너리드 및 상기 인너리드로부터 연장되어 외부회로와 접속되는 아우터 리드를 갖는 리드프레임에 있어서, 상기 인너리드 상면의 일측에는 상기 반도체소자를 접착하기 위해 소정량의 접착제가 수용될 수 있는 공간부가 형성되어 있고, 상기 공간부 반대측의 상기 인너리드의 저면 일측에는 도금층이 형성되어 있는 것을 그 특징으로 한다.

여기서, 상기 공간부는 하프 에칭 또는 프레스 가공에 의해 상기 인너리드의 표면 내측으로 소정 깊이 파여서 형성되거나, 상기 인너리드의 단부에서 상기 인너리드의 표면보다 소정높이 솟아서 형성되는 것이 바람직하다.

한편, 본 발명에 따른 반도체 패키지 방법은, 소정폭과 길이를 갖는 인너 리드의 일측 단부에는 도금홈을 형성하고 상기 도금홈 맞은편의 단부에는 접착제 수용용 공간부를 형성시키는 단계와 상기 도금홈에 상기 인너 리드의 표면과 동일선 상에 도금층의 상면이 일치하는 정도로 도금층을 입히는 단계와 상기 공간부에 접착제를 도포한 후 그 위에 반도체 소자를 접착시키는 단계 및 상기 반도체 소자와 상기 도금층 사이를 와이어 본딩하는 단계;를 포함하는 것을 그 특징으로 한다.

이하 도면을 참조하여 본 발명에 따른 리드프레임 및 이를 이용한 패키징 방법을 보다 상세히 설명한다.

도 2a는 본 발명의 바람직한 실시예에 따른 리드 프레임의 개략적인 사시도이고, 도 2b는 도 2의 A-A'절단 단면도이다.

이를 참조하면, 반도체 리드프레임(20)은 인너 리드(21)의 상면 일단에 접착제를 수용할 수 있는 공간부(23)인 홈이 형성되어 있고, 저면에는 도금층(22)이 형성되어 있다.

도금층(22)은 도금홈을 형성시킨 후, 그 위에 금 또는 은과 같은 도전성 재료로 도포된다. 도금층(22)의 표면은 인너 리드(21)의 저면과 일직선 상에 놓여 동일 평면상에 위치하는 것이 바람직하다.

상기 도금홈의 깊이(D)는 도금층(22)의 표면이 인너 리드(21)의 저면과 동일선 상에 놓일 정도이며, 대체로 인너 리드(21)의 강도에 문제를 유발시키지 않을 정도의 범위에서 정해지는 것이 바람직하다.

상기 도금홈은 프레스 가공 또는 하프에칭 가공에 의해 형성될 수 있다.

도금층 맞은편에 마련된 공간부(23)는 점액상태의 접착제를 수용하기 위한 것으로서, 프레스 가공 또는 하프에칭 가공에 의해 형성될 수 있다.

이와 같은 구조를 갖는 리드프레임(20)은 판상의 금속소재를 프로그램된 순서에 따라 순차적인 프레스 가공 또는 하프에칭에 의해 형성되는데 특히, 프레스가공에 의해 형성시킬 경우 공간부(23)를 별도의 가공작업을 통해 형성시키지 않고, 초기에 로딩된 판상의 금속소재를 펀칭하여 다수의 리드형상을 형성시키는 과정에서 펀치가 관통되는 맞은편에 소재의 팽창에 의해 초기 금속소재의 표면 높이보다 일정 길이가 연장된 버(burr)가 생기는데, 이 버가 발생된 부분에 의해 형성된 공간을 상기 공간부(23)로 활용하는 것도 바람직하다. 따라서, 리드프레임(20) 형상을 만든 후, 버가 발생된 반대편에 도금홈을 형성하여 도금처리하면 리드프레임(20) 제조가 완료되고, 이후, 버 발생에 의해 형성된 공간부(23)에 접착제를 도포하고, 그 위에 반도체 칩을 접착하면 접착단계가 완료된다.

도 3은 도 2a의 리드프레임에 반도체소자가 패키징된 상태를 나타내 보인 단면도이다.

이를 참조하여 패키징 공정을 설명하면, 먼저 저면에 도금층(22)이 형성된 리드프레임(20)의 상면에 형성된 공간부(23)에 접착제를 리드프레임의 상면과 일치하는 정도로 도포하고, 그 위에 반도체 칩(25)을 올려 접착시킨다. 다음은 인너리드(21)의 도금층(22)과 반도체 칩(25)을 와이어(26)로 연결한다.

와이어 본딩 공정후, 수지로 반도체 주위를 에워싸는 몰딩공정을 포함한 후속적인 패키지 공정이 진행된다. 따라서, 종래에 열가열에 의한 열압착공정이 필요없어 공정이 단순화 되고, 접착제 도포시 흘러내림이 방지되어 전기적 연결에 장애가 발생되지 않는다.

이상과 같이, 본 발명에 따른 반도체 리드프레임 및 반도체 패키지 방법은 반도체 칩과의 접착방법이 단순화 되어 작업이 간단해지고, 접착제 도포시 흘러내림이 방지되어 전기적 연결이 원할해짐으로써, 작업단순화에 의한 생산원가절감과 제조불량률 저하에 의한 제품의 신뢰성이 확보되는 장점이 있다.

Claims (6)

1. 반도체소자와 전기적으로 연결되는 다수의 인너리드 및 상기 인너리드로부터연장되어 외부회로와 접속되는 아우터 리드를 갖는 리드프레임에 있어서,

   상기 인너리드 상면의 일측에는 상기 반도체소자를 접착하기 위해 소정량의 접착제가 수용될 수 있는 공간부가 형성되어 있고, 상기 공간부 반대측의 상기 인너리드의 저면 일측에는 도금층이 형성되어 있는 것을 특징으로 하는 리드프레임.
2. 제1항에 있어서, 상기 공간부는 하프 에칭 또는 프레스 가공에 의해 상기 인너리드의 표면 내측으로 소정 깊이 파여서 형성된 것을 특징으로 하는 리드프레임.
3. 제1항에 있어서, 상기 공간부는 상기 인너리드의 단부에서 상기 인너리드의 표면보다 소정높이 솟아서 형성된 것을 특징으로 하는 리드프레임.
4. 소정폭과 길이를 갖는 인너 리드의 일측면 단부에 도금홈을 형성하고, 상기 도금홈 맞은편 단부에는 접착제 수용용 공간부를 형성시키는 단계;

   상기 도금홈에 상기 인너 리드의 표면과 동일선 상에 도금층의 상면이 일치하는 정도로 도금층을 입히는 단계;

   상기 공간부에 접착제를 도포한 후 그 위에 반도체 소자를 접착시키는 단계;

   상기 반도체 소자와 상기 도금층 사이를 와이어 본딩하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지 방법.
5. 제4항에 있어서,

   상기 도금홈은 프레스 가공 또는 하프에칭 가공에 의해 형성되는 것을 특징으로 하는 반도체 패키지 방법.
6. 제4항에 있어서,

   상기 공간부는 프레스 가공 또는 하프에칭 가공에 의해 형성되는 것을 특징으로 하는 반도체 패키지 방법.

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