KR100229223B1 - 리드 온 칩형 반도체 패키지 - Google Patents

Abstract

본 발명은 리드 온 칩(Lead On Chip)형 반도체 패키지에 관한 것이다.

도금층이 전면에 형성되어 있으며, 상부면에 소정의 단차를 형성한 리이드부; 리이드부의 하부면 단부의 소정 영역에 걸쳐 접착된 테이프 부재; 테이프 부재 하부에 부착된 반도체 칩; 반도체 칩 하부에 형성된 방열층; 및 리이드부와 반도체 칩의 접합부를 몰딩하는 수지를 포함하는 리드 온 칩(Lead On Chip)형 반도체 패키지에 있어서, 단차가 형성된 영역은 리이드부의 단부에서부터 몰딩되는 영역까지 형성된 것을 특징으로 한다.

본 발명의 LOC형 반도체 패키지에 선도금법을 적용함에 있어서, 코이닝 공정시 리이드부의 단차가 형성된 영역을 리이드부 단부로부터 몰딩되는 영역까지 형성시킴으로써, 테이핑 공정시 평활함을 유지하여 리이드부의 아랫면 단부에 형성될 테이프 부재의 접착성이 개선될 수 있다.

Description

리이드 온 칩형 반도체 패키지{Lead on chip type semiconductor package}

본 발명은 리이드 온 칩(lead on chip;LOC)형 반도체 패키지에 관한 것으로서, 보다 상세하게는 리이드부 상면의 단차 영역을 변경하여 테이핑(taping) 공정시 발생하는 테이프 부재의 미접착성을 개선한 LOC형 반도체 패키지에 관한 것이다.

반도체 리드프레임(lead frame)은 반도체 칩(chip)과 함께 반도체 패키지를 이루는 핵심 요소로서, 반도체 패키지의 내부와 외부를 연결해주는 도선(lead) 역할과, 반도체 칩을 지지해 주는 지지체 역할을 한다. 이러한 반도체 리드프레임은 반도체 칩의 고밀도화, 고집적화 및 부품 실장의 방법등에 따라 다양한 형상을 가질 수 있다.

통상적으로 반도체 리드프레임은 기억소자인 칩을 탑재하여 정적인 상태로 유지하는 패드(pad)와, 와이어 본딩에 의해 칩의 소자와 전기적으로 연결되는 내부 리이드(internal lead) 및 외부 회로와의 연결을 위한 외부 리이드(external lead)를 포함하는 구조로 이루어진다.

이와 같은 구조를 가지는 반도체 리드프레임은 통상 스탬핑(stamping) 공정 또는 에칭(etching) 공정에 의해 만들어진다.

스탬핑 공정은 순차적으로 이송되는 프레스 금형장치를 이용하여 박판의 소재를 소정 형상으로 타발함으로써 반도체 리드프레임을 제조하는 방법으로서 대량생산에 적합한 반면에, 에칭 공정은 화학 약품을 이용하여 국소 부위를 부식시킴으로써 제품을 형성하는 화학적 식각방법으로서 소량생산에 주로 적용되고 있는 방법이다.

이러한 방식으로 제조된 반도체 리드프레임에 테이프를 붙이는 테이핑 공정은 내부 리이드가 변형되거나 좌우로 밀리는 현상을 억제하기 위하여 비교적 수가 많고 폭이 좁은 DIP(Dual Inline Package) 등의 반도체 리드프레임에 적용되어 왔다. 이 때, 테이프 형태는 내부 리이드 선단의 주변에 사각테의 형태로 절단하여 붙이거나, 비교적 가늘고 긴 내부 리이드의 중간쯤에 막대 형태의 테이프를 가로지르게 붙여 4 내지 10 개의 리이드를 상호 접착, 고정시키는 것이다.

한편, 반도체 패키지의 소형화, 박형화 추세에 따라 반도체 리드프레임의 설계도 나날이 변경, 개선되고 있다. 최근에는 반도체 리드프레임의 패드를 삭제하고, 패키지의 몰딩 내부로 연장된 내부 리이드가 직접 칩을 지지하도록 한 구조가 실용화되고 있다.

이러한 구조로는 내부 리이드의 상면에 양면 접착 테이프를 부착하고 그 위에 칩의 저면이 접착되도록 고안한 COL(Chip On Lead) 형태와, 내부 리이드의 아랫면에 양면 접착 테이프를 부착하고 테이프의 반대면에 칩의 상면이 접착되도록 한 LOC(Lead On Chip) 형태가 있다.

도 1은 종래의 LOC형 반도체 패키지의 일부를 도시한 단면도로서, 도 1a는 리이드부(11)가 은도금된 경우이고, 도 1b는 리이드부(11)가 선도금 방법(Pre-Plated Flame;PPF)으로 도금된 경우이다.

반도체 리드프레임의 리이드부(11)에는 표면에 도포되어 있는 윤활유 또는 유기 물질을 제거하고 와이어 본딩부를 도금한다. 즉, 와이어 본딩시 리이드부(11)와 반도체 칩(18)간의 도전성을 높이기 위하여 상기 리이드부(11)에 단차를 형성하고 그 단차진 소정 영역에 은 도금층(12)을 형성하거나, 상기 리이드부(11)의 전면에 선도금 방법으로 팔라듐 도금층(13)을 형성한다.

상기 리이드부(11)와 반도체 칩(18) 사이에는 양면 접착성의 테이프 부재(17)를 부착한다. 상기 테이프 부재(17)는 통상적으로 폴리이미드와 같은 수지 필름을 절단한 테이프층(15)과, 아크릴계 또는 에폭시계 등의 열경화성 수지로 이루어진 두 개의 접착층(14)(16)으로 구성된다.

그리고, 상기 반도체 칩(18)의 아랫면에는 상기 칩(18)으로부터 발생하는 열을 방출시키기 위한 방열층(19)을 형성한다.

한편, 상기 도금층(12),(13)과 반도체 칩(18)은 전기적으로 연결되도록 골드 와이어(200) 등을 사용하여 와이어 본딩하고, 이와 같이 상호 접속된 리이드부(11)와 반도체 칩(18)은 수지(210)를 이용하여 몰딩하게 된다.

전술한 통상의 LOC형 반도체 패키지에 있어서, 상기 테이프 부재(17)를 부착시키는 것은 리이드부(11)의 변형을 방지하고, 상기 리이드부(11)와 반도체 칩(18) 사이를 절연과 동시에 고정하기 위해서이다.

특히 핀수가 많은 경우에는 리드폭이 아주 좁으므로 리이드의 변형이 쉽기 때문에 대개 테이핑(taping)을 한다. 상기 테이프 부재(17)를 부착시키는 방법은 주로 금형을 이용한다.

여기에서, 상기 테이프 부재(17)는 각각의 리이드부(11)의 아랫면 단부의 소정 영역에만 접착된다. 이러한 테이핑 공정을 보다 상세하게 설명하면, 리이드부(11)의 도금층(12),(13)의 불균일한 형성으로 인한 영향을 받지 않도록 상기 도금층(12),(13)의 상면은 코이닝(coinning) 공정을 행하여 평활함을 유지시킨다. 그리고, 리이드부(11)의 아랫면에 소정의 압력을 가하여 테이프 부재(17)를 부착하게 된다. 이 때, 상기 리이드부(11)의 상면은 평활함과 동시에 소정의 턱부(220)를 형성하므로 상기 테이프 부재(17)의 미접착 현상을 발생할 수도 있다.

도 2는 리이드부(11)에 은 도금층(22)을 형성하는 경우에 있어서, 턱부(320)를 이탈하여 은 도금층(22)이 형성된 경우를 도시한 단면도이다.

도면에 도시된 바와 같이, 턱부(320)를 벗어나 은 도금층(22)이 형성되면, 상기 리이드부(11)는 테이핑 공정시 상기 도금층(22)이 평활성을 유지하지 못하므로, 상기 테이프 부재(17)가 리이드부(11)의 아랫면 단부에 제대로 부착되지 않을 수 있다. 즉, 테이프 부재(17)의 접착시에 아랫면 단부를 가압하는 힘이 균일하게 분포되지 못하는 것이다. 그러나, 상기 리이드부(11)에 단차진 소정 영역 범위내에서만 은 도금층(22)을 형성하는 경우에는 테이프 부재(17)의 접착불량 현상이 발생하지 않으며, 이는 가압력이 균일하게 분포될 수 있기 때문이다.

그런데, 도 1b 에 도시된 바와 같이 리이드부(11)에 선도금 방법으로 팔라듐 도금층(13)을 형성시키는 경우에는 리이드부(11)의 전면에 도금층이 형성되어 있다. 따라서, 코이닝 공정시 리이드부(11)의 상면을 평활하게 하면, 동시에 리이드부(11) 단부에 턱부(220)가 형성되고, 이로 인하여 상기 리이드부(11)의 상면에는 일단의 단차 영역이 발생하게 된다. 이 단차 영역이 리이드부(11)의 반대면에 부착될 테이프 부재(17)의 접착 영역의 범위보다 좁거나 비슷할 경우, 마찬가지로 가압력이 균일하게 전달되지 못하고, 그에 따라서 테이핑 공정시 평활성을 유지하지 못하게 되는 결과를 초래하므로 테이프 부재(17)의 미접착 현상이 일어나게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, LOC형 반도체 패키지에 선도금 방법을 적용함에 있어서, 리이드부 상면의 단차 영역의 범위를 확대 변경함으로써 테이핑 공정시 발생하는 테이프 부재의 미접착성을 개선하는데 그 목적이 있다.

도 1a 및 도 1b는 종래 기술에 의한 LOC형 반도체 패키지로서, 도 1a는 리이드부가 은도금된 경우이고, 도 1b는 리이드부가 선도금 방법으로 도금된 경우를 나타낸 개략적인 단면도.

도 2는 종래 기술에 의한 LOC형 반도체 패키지로서, 리이드부가 은도금된 경우를 나타낸 개략적인 단면도.

도 3는 본 발명에 따른 LOC형 반도체 패키지로서, 리이드부가 선도금 방법으로 도금된 경우를 나타낸 개략적인 단면도.

<도면의 주요 부분에 대한 부호의 설명>

11,31. 리이드부 12,22. 은 도금층

13,33. 팔라듐 도금층 14,16,34,36. 접착층

15,35. 테이프층 17. 테이프 부재

18,38. 반도체 칩 19,39. 방열층

200,400. 골드 와이어 210,410. 수지

220,320,420. 턱부

상기와 같은 목적을 달성하기 위하여 본 발명에 따른 LOC형 반도체 패키지는, 도금층이 전면에 형성되어 있으며, 상부면에 소정의 단차를 형성한 리이드부; 상기 리이드부의 하부면 단부의 소정 영역에 걸쳐 접착된 테이프 부재; 상기 테이프 부재 하부에 부착된 반도체 칩; 상기 반도체 칩 하부에 형성된 방열층; 및 상기 리이드부와 반도체 칩의 접합부를 몰딩하는 수지를 포함하는 리드 온 칩(Lead On Chip)형 반도체 패키지에 있어서, 상기 단차가 형성된 영역은 상기 리이드부의 단부에서부터 상기 몰딩되는 영역까지 형성된 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명에 따른 LOC형 반도체 패키지의 바람직한 일 실시예를 상세하게 설명하면 다음과 같다.

도 3은 본 발명에 의한 반도체 칩이 고정된 LOC형 반도체 패키지를 도시한 단면도로서, 리이드부(31)가 선도금법으로 도금된 경우이다.

전술한 스탬핑 공정 또는 에칭 공정에 따라 반도체 리드프레임을 제조한 다음에는, 표면에 도포되어 있는 윤활유 또는 유기물질을 제거하고 리이드부(31) 전면을 도금한다.

즉, 와이어 본딩시 리이드부(31)와 반도체 칩(38)간의 도전성을 높이기 위하여 상기 리이드부(31)의 전면에 선도금 방법으로 팔라듐 도금층(33)을 60 내지 80㎛ 정도 균일하게 형성시킨다.

그리고, 상기 리이드부(31)와 반도체 칩(38) 사이에는 양면 접착성의 테이프 부재(37)를 부착한다. 상기 테이프 부재(37)는 통상적으로 폴리이미드와 같은 수지 필름을 절단한 테이프층(35)과, 아크릴계 또는 에폭시계 등의 열경화성 수지로 이루어진 두 개의 접착층(34),(36)으로 구성된다.

상기 반도체 칩(38)의 아랫면에는 상기 칩(38)으로부터 발생하는 열을 방출시키기 위한 방열층(39)을 형성한다. 상기 리이드부(31)와 반도체 칩(38)의 각각의 상면은 전기적으로 접속이 가능하도록 골드 와이어(400)를 와이어 본딩하게 된다. 상기 접속된 리이드부(31)와 반도체 칩(38)은 수지(410)를 이용하여 몰딩하게 된다.

여기에서, 상기 팔라듐 도금층(33)이 형성된 리이드부(31)의 상면에는, 전술한 바와 같이 테이핑 공정중 리이드부(31)의 반대되는 면의 소정 영역에 테이프 부재(37)를 적절하게 부착할 수 있도록, 소정의 압력을 가하여 평활함을 유지하여야 한다. 따라서, 가압의 영향으로 리이드부(31)의 단부에는 소정의 턱부(420)가 발생하게 되고, 이로 인하여 일단의 단차 영역이 형성된다.

본 발명이 종래의 기술과 명확히 구분되는 점은 리이드부(31)의 단차 영역이 수지(410)내에 몰딩되는 리이드부(31)의 단부로부터 수지(410)로 리이드부(31)가 몰딩되는 전체 영역까지 확대 형성된다는 것이다. 즉, 상기 테이프 부재(37)가 리이드부(31)의 아랫면의 소정 영역에 부착되는데 있어서, 상기 리이드부(31)는 그 상면에 형성된 턱부(420)의 발생으로 인한 불균일성의 영향을 받지 않도록, 코이닝 공정시 단차가 형성된 영역이 상기 테이프 부재(37)가 부착되는 영역보다 넓게 형성하는 것이다. 이때, 코이닝 공정으로 형성되는 단차 영역은 수지(410)내에 몰딩되는 리이드부(31)의 단부에서부터 수지(410)로 상기 리이드부(31)가 몰딩되는 전체 영역까지 확대되어 형성하는 것이 바람직하다.

이상의 설명에서와 같이 본 발명의 LOC형 반도체 패키지에 선도금법을 적용함에 있어서, 코이닝 공정시 리이드부의 단차가 형성된 영역을 리이드부 단부로부터 몰딩되는 영역까지 형성시킴으로써, 테이핑 공정시 평활함을 유지하여 리이드부의 아랫면 단부에 형성될 테이프 부재의 접착성이 개선될 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시셰가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야만 할 것이다.

Claims (1)

1. 도금층이 전면에 형성되어 있으며, 상부면에 소정의 단차를 형성한 리이드부;

   상기 리이드부의 하부면 단부의 소정 영역에 걸쳐 접착된 테이프 부재;

   상기 테이프 부재 하부에 부착된 반도체 칩;

   상기 반도체 칩 하부에 형성된 방열층; 및

   상기 리이드부와 반도체 칩의 접합부를 몰딩하는 수지를 포함하는 리드 온 칩(Lead On Chip)형 반도체 패키지에 있어서,

   상기 리이드부의 단차가 형성된 영역은 상기 수지내에 몰딩되는 상기 리이드부의 단부에서부터 상기 수지로 몰딩되는 전체 영역까지 형성된 것을 특징으로 하는 리드 온 칩(Lead On Chip)형 반도체 패키지.

Images