KR100325180B1 - 엘오씨(ｌｏｃ)형 반도체 패키지와 그 제조방법 - Google Patents

엘오씨(ｌｏｃ)형 반도체 패키지와 그 제조방법 Download PDF

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Abstract

(가) 원소재를 소정 형상으로 타발하여 리이드부를 형성하는 단계; (나) 상기 리이드부 표면에 와이어 본딩부를 도금하는 단계; (다) 상기 리이드부의 아랫면과 반도체 칩 표면에 접착제를 도포하여 고정하는 단계; (라) 상기 반도체 칩의 아랫면에 방열층을 형성시키는 단계: (마) 상기 도금층과 반도체 칩사이에 와이어 본딩하는 단계; 및 (바) 상기 접속된 리이드부와 반도체 칩에 봉지재를 이용하여 몰딩하는 단계를 포함하는 엘오씨(LOC)형 반도체 패키지의 제조방법에 있어서, 상기 리이드부를 형성하는 단계에서 각각의 단위 리이드의 폭은 일측을 기준으로 일순(一順) 단위 리이드와 최종 단위 리이드의 폭이 삼순(三順) 단위 리이드의 폭보다 1.4 배 이상의 폭을 가지고, 이순(二順) 단위 리이드는 삼순(三順) 단위 리이드의 폭의 0.8 내지 0.9 배의 폭을 가지며, 삼순(三順) 단위 리이드로부터 최종 단위 리이드 이전의 단위 리이드의 폭은 상호 동일한 폭을 가지거나 10 퍼센트이내의 폭 차이를 가지도록 형성되는 것을 특징으로 하는 엘오씨(LOC)형 반도체 패키지와 그 제조방법에 관한 것으로서, 단위 리이드의 폭을 달리하고, 리이드부와 반도체 칩간의 비접촉 면적을 적정거리 이격되게 유지함으로써 리이드부에 도포된 접착제의 도포층 두께가 균일하고 최소 두께를 유지할 수 있으므로 반도체 칩에 발생하는 패시베이션층 크랙같은 불량을 줄일 수 있어서, 반도체 칩 표면 손상을 줄일 수 있다.

Description

엘오씨(ＬＯＣ)형 반도체 패키지와 그 제조방법{Lead on chip type semiconductor package and fabrication method of it}
본 발명은 엘오씨(LOC,lead on chip)형 반도체 패키지와 그 제조방법에 관한 것으로서, 보다 상세하게는 리이드부와 반도체 칩의 접착 구조가 개선된 엘오씨형 반도체 패키지와 그 제조방법에 관한 것이다.
반도체 리이드프레임(lead frame)은 반도체 칩(chip)과 함께 반도체 패키지를 이루는 핵심 요소로서, 반도체 패키지의 내부와 외부를 연결해주는 도선(lead) 기능과, 반도체 칩을 지지해 주는 지지체 역할을 한다. 이러한 반도체 리이드프레임은 반도체 칩의 고밀도화, 고집적화 및 부품 실장의 방법등에 따라 다양한 형상을 가질 수 있다.
통상적으로 반도체 리이드프레임은 기억소자인 칩을 탑재하여 정적인 상태로 유지하는 패드(pad)와, 와이어 본딩에 의해 칩의 소자와 전기적으로 연결되는 내부 리이드(internal lead) 및 외부 회로와의 연결을 위한 외부 리이드(external lead)를 포함하는 구조로 이루어진다. 이와 같은 구조를 가지는 반도체 리이드프레임은 통상 스탬핑(stamping) 공정 또는 에칭(etching) 공정에 의해 만들어진다.
스탬핑 공정은 순차적으로 이송되는 프레스 금형장치를 이용하여 박판의 소재를 소정 형상으로 타발함으로써 반도체 리이드프레임을 제조하는 방법으로서 대량 생산에 적합한 반면에, 에칭 공정은 화학 약품을 이용하여 국소 부위를 부식시킴으로써 제품을 형성하는 화학적 식각 방법으로서 소량 생산에 주로 적용되고 있는 방법이다.
한편, 반도체 패키지의 소형화, 박형화 추세에 따라 반도체 리이드프레임의 설계도 나날이 변경, 개선되고 있다. 최근에는 반도체 리이드프레임의 패드를 삭제하고, 패키지의 몰딩 내부로 연장된 내부 리이드가 직접 칩을 지지하도록 한 구조가 실용화되고 있다.
이러한 구조로는 내부 리이드의 상면에 양면 접착 테이프를 부착하고 그 위에 칩의 저면이 접착되도록 고안한 COL(chip on lead) 형태와, 내부 리이드의 저면에 양면 접착 테이프를 부착하고 테이프의 반대면에 칩의 상면이 접착되도록 한 LOC(lead on chip) 형태가 있다.
도 1은 통상적인 엘오씨 반도체 패키지(10)의 일 예를 도시한 것이다.
도면을 참조하면, 스탬핑 공정에 의하여 원소재의 반도체 리이드프레임은 소정의 형상을 이루고, 이 반도체 리드프레임의 리이드부(11)에는 표면에 도포되어 있는 윤활유 또는 유기 물질을 제거하고 와이어 본딩부(18)가 도금되어 있다. 즉, 와이어 본딩시 리이드부(11)와 반도체 칩(12)간의 도전성을 높이기 위하여 상기 리이드부(11)에 단차를 형성하고 그 단차진 소정 영역에 은 도금층(17)이 형성되어 있다.
상기 리이드부(11)와 반도체 칩(12) 사이에는 양면 접착성의 테이프 부재(13)가 부착되어 있다. 상기 테이프 부재(13)는 통상적으로 폴리이미드와 같은 수지 필름을 절단한 테이프층(13a)과, 아크릴계 또는 에폭시계 등의 열경화성 수지로 이루어진 두 개의 접착층(13b)(13c)으로 구성된다.
그리고, 상기 반도체 칩(12)의 저면에는 상기 칩(12)으로부터 발생하는 열을 방출시키기 위한 방열층(14)이 형성되어 있다.
한편, 상기 도금층(17)과 반도체 칩(12)은 전기적으로 연결되도록 골드 와이어(15) 등을 사용하여 와이어 본딩되고, 이와 같이 상호 접속된 리이드부(11)와 반도체 칩(12)은 봉지재(16)를 이용하여 몰딩하게 된다.
전술한 통상의 엘오씨형 반도체 패키지에 있어서, 상기 테이프 부재(13)를 부착시키는 것은 상기 리이드부(11)와 반도체 칩(12) 사이를 절연함과 동시에 고정하기 위해서이다.
여기에서, 상기 테이프 부재(13)는 각각의 리이드부(11)의 아랫면 단부의 소정 영역에만 부착되는데, 리이드부(11)의 도금층(17)의 불균일한 형성으로 인한 영향을 받지 않도록 상기 도금층(17)의 상면은 코이닝(coinning) 공정을 행하여 평활함을 유지시킨다. 그리고, 리이드부(11)의 아랫면에 소정의 압력을 가하여 테이프 부재(13)를 부착하게 된다.
이와 같은 테이프 부재(13)에서 테이프층(13a)으로 사용하는 수지는 소재의 특성상 절단시 테이프 버어(burr)가 발생된다. 이러한 테이프 버어는 상기 반도체 칩(12)의 전극상에 부착되어 와이어 본딩시 불량을 초래하고, 몰딩 공정시 봉지재(16)와 반도체 리이드프레임간의 밀착성을 저하시켜 반도체 패키지에 크랙(crack)이 발생시키는 원인이 된다.
그리고, 상기 테이프층(13a)는 수분 흡수성을 가지므로 리이드부(11)와 테이프 부재(13)간에 공극이 발생하거나 박리 현상이 일어날 수 있다. 상기테이프층(13a) 양 면에 부착되는 접착층(13b)(13c)은 반도체 칩(12)과 직접적으로 접촉하게 되므로 열 압착시 반도체 칩(12)의 표면에 있는 소자들에 손상을 야기시킬 수 있어서 접착 면적을 최소화하는 것이 바람직하다.
또한, 상기 엘오씨형 패키지(10)는 리이드부(11)와 상기 리이드부(11)와 테이프 부재(13)에 의하여 접촉되지 않는 반도체 칩(12)간의 간격이 상기 테이프 부재(13)의 도포층 두께만큼 이격된다. 이때, 이 간격은 테이프 부재(13)의 도포층 두께에 따라 다르지만 통상적으로 50 내지 80 마이크로미터(㎛) 정도이다.
이러한 이격부에는 몰딩 공정에서 봉지재(16)가 충진된다. 그런데, 상기 에폭시(epoxy)계 봉지재(16) 내에는 수 마이크로미터에서 수백 마이크로미터정도의 충진재(filler)를 함유하고 있는데, 이 충진재는 에폭시 수지의 유동성을 방해하고 부분적으로 불균일한 충진재의 분포를 야기시킨다. 따라서, 상기 반도체 칩(12)의 표면은 테이프 부재(13)의 열 응력(thermal stress) 및 봉지재(16) 충진시 봉지재(16)의 유동 압력에 의하여 크랙등이 생길 수 있다.
이와 같은 문제점을 해결하기 위하여 종래의 기술에 의하면, 적층 구조를 지니는 테이프 부재를 사용하는 대신에 액상의 접착제를 사용하여 각각의 단위 리이드에 도포하는 방식을 취해 왔다.
도 2는 이러한 방식을 채용한 종래의 단위 리이드에 접착제(22)가 도포되는 상태를 나타낸 것이다.
도면을 참조하면, 소정 간격 이격되게 연속적으로 배열된 리이드부(11) 상에 토출기(dispenser,21)가 그 단부에 설치된 바늘(21a)을 통하여 일정한 간격을 유지하며 A 에서 A′로 이동하면서 액상의 접착제(22), 예컨대 폴리머 용액을 각각의 단위 리이드에 도포한다.
이러한 토출기(21)를 이용하여 상기 리이드부(11)에 도포된 접착제(22)의 평균적인 도포 두께는 상기 접착제(22)의 점도 및 토출량에 크게 영향을 받지만, 각각의 단위 리이드에 도포되는 접착제(22)의 두께는 각각의 단위 리이드의 폭과 간격 및 바늘(21a)의 이동 방향이나 순서에 크게 영향을 받게 된다.
도 2에서와 같이, 각각의 단위 리이드의 폭이 동일한 경우에는 리이드부(11)의 일측을 기준으로 했을 때, 일순(一順)의 단위 리이드(11a)상에는 상대적으로 많은 양의 접착제(22)가 도포되고, 이순(二順)의 단위 리이드(11b)는 상대적으로 적은 양이 도포된다. 이러한 방식으로 일련의 도포 공정이 끝나는 지점에서는 다시 단위 리이드상에 도포되는 양은 많아지게 된다.
또한, 일정량의 접착제(22)를 동일한 폭의 단위 리이드에 도포한다 하더라도 리이드부(11) 표면의 물리화학적 상태에 따라 각각의 단위 리이드마다 부분적으로 다르게 도포될 수 있다. 즉, 도포된 접착제(22)가 넓게 퍼지면 단위 리이드의 도포층(23) 두께가 낮아질 것이고, 습윤성(wettability)이 나쁘면 상기 도포층(23) 두께가 상대적으로 높게 형성될 것이다.
위와 같은 도포층(23) 두께의 불균일성은 리이드부(11)와 접착제(22)로서 접착되는 반도체 칩(12)의 표면에서 패시베이션 층(passivation layer) 크랙등과 같은 악영향을 끼친다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 리이드부의 단위 리이드의 폭을 각각 달리함으로써 접착제의 도포층 두께가 균일하도록 구조가 개선된 엘오씨형 반도체 패키지와 그 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 리이드부와 반도체 칩간의 이격된 간격을 조정함으로써 열 응력등을 줄일 수 있도록 구조가 개선된 엘오씨형 반도체 패키지와 그 제조방법을 제공하는데 있다.
도 1은 통상적인 엘오씨형 반도체 패키지를 개략적으로 도시한 단면도,
도 2는 종래의 단위 리이드에 접착제가 도포되는 상태를 나타낸 단면도,
도 3은 본 발명에 따른 엘오씨형 반도체 패키지를 개략적으로 도시한 단면도,
도 4는 본 발명에 따른 단위 리이드에 접착제가 도포되는 상태를 나타낸 단면도.
<도면의 주요부분에 대한 부호의 간단한 설명>
10,30. 엘오씨 패키지 11,31. 리이드부
11a,11b,31a,31b,31c,31d,31n. 단위 리이드
12,32. 반도체 칩 13. 테이프 부재
13a. 테이프층 13b,13c. 접착층
14,34. 방열층 15,35. 골드 와이어
16,36. 봉지재 17,37,38. 은 도금층
18,39. 와이어본딩부 21,41. 토출기
21a,41a. 바늘 22,33. 접착제
상기와 같은 목적을 달성하기 위하여 본 발명의 엘오씨형 반도체 패키지와 그 제조방법은, 반도체 칩과, 상기 반도체 칩상에 소정 간격 이격되게 설치되어 상기 칩내 소자의 각 단자와 와이어 본딩되는 다수개의 리이드부와, 상기 반도체 칩과 리이드부 사이를 상호 접착 및 절연하도록 도포되는 접착제를 포함하여 된 엘오씨(LOC)형 반도체 패키지에 있어서, 상기 리이드부는 각각의 단위 리이드가 서로 다른 폭으로 제조되는 것을 특징으로 한다.
본 발명의 리이드부는 순차적으로 배열된 상기 리이드중 일측을 기준으로 일순(一順) 단위 리이드와 최종 단위 리이드의 폭은 삼순(三順) 단위 리이드의 폭보다 1.4 배 이상의 폭을 가지고, 이순(二順) 단위 리이드는 삼순(三順) 단위 리이드의 폭의 0.8 내지 0.9 배의 폭을 가지며, 삼순(三順) 단위 리이드로부터 최종 단위 리이드 이전의 단위 리이드의 폭은 상호 동일한 폭을 가지거나 10 퍼센트이내의 폭 차이를 가지도록 형성되는 것을 특징으로 한다.
본 발명의 접착제의 도포 두께는 20 마이크로미터 이상인 것을 특징으로 한다.
본 발명에 따르면, 상기 접착제와 접합되는 상기 리이드부 아랫면의 소정 영역에 도금층을 형성하고, 상기 도금층은 금 또는 은 도금층인 것이 바람직하다.
본 발명은 상기 접착제에 의하여 접착되지 않는 상기 리이드부의 아랫면과 반도체 칩 표면과의 간격은 120 마이크로미터 이상인 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, (가) 원소재를 소정 형상으로 타발하여 리이드부를 형성하는 단계; (나) 상기 리이드부 표면에 와이어 본딩부를 도금하는 단계; (다) 상기 리이드부의 아랫면과 반도체 칩 표면에 접착제를 도포하여 고정하는 단계; (라) 상기 반도체 칩의 아랫면에 방열층을 형성시키는 단계: (마) 상기 도금층과 반도체 칩사이에 와이어 본딩하는 단계; 및 (바) 상기 접속된 리이드부와 반도체 칩에 봉지재를 이용하여 몰딩하는 단계를 포함하는 엘오씨(LOC)형 반도체 패키지의 제조방법에 있어서, 상기 리이드부를 형성하는 단계에서, 각각의 단위 리이드의 폭은 일측을 기준으로 일순(一順) 단위 리이드와 최종 단위 리이드의 폭이 삼순(三順) 단위 리이드의 폭보다 1.4 배 이상의 폭을 가지고, 이순(二順) 단위 리이드는 삼순(三順) 단위 리이드의 폭의 0.8 내지 0.9 배의 폭을 가지며, 삼순(三順) 단위 리이드로부터 최종 단위 리이드 이전의 단위 리이드의 폭은 상호 동일한 폭을 가지거나 10 퍼센트이내의 폭 차이를 가지도록 형성되는 것을 특징으로 한다.
본 발명은 상기 와이어 본딩부 도금 단계와 접착제 도포 단계사이에 상기 리이드부의 아랫면에 금 또는 은 도금층을 형성시키는 단계가 더 포함되는 것이 바람직하다.
본 발명은 상기 (다) 단계에서, 상기 접착제의 도포 두께는 20 마이크로미터 이상인 것이 바람직하다.
이하에서 첨부된 도면을 참조하면서 본 발명에 따른 엘오씨형 반도체 패키지와 그 제조방법의 바람직한 실시예를 상세히 설명하고자 한다.
도 3은 본 발명에 따른 엘오씨형 반도체 패키지(30)의 일 예를 도시한 것이다.
도면을 참조하면, 스탬핑 공정에 의하여 소정 형상을 이루도록 타발된 반도체 리이드프레임의 리이드부(31)에는 표면에 도포되어 있는 윤활유 또는 유기 물질을 제거하고 와이어 본딩부(39)가 도금되어 있다. 즉, 와이어 본딩시 리이드부(31)와 반도체 칩(32) 간의 도전성을 높이기 위하여 상기 리이드부(31)에 단차를 형성하고, 그 단차진 소정 영역에 금 또는 은 도금층(37)이 형성되어 있다.
상기 리이드부(31)와 반도체 칩(32) 사이에는 접착제(33), 예컨대 폴리머 용액이 도포되어 있다. 이때, 상기 리이드부(31)의 아랫면에는 접착제(33)와 접착되는 부위에 상기 접착제(33)가 도포되는 영역만큼 금 또는 은 도금층(38)을 형성한다.
그리고, 상기 반도체 칩(32)의 아랫면에는 상기 칩(32)으로부터 발생하는 열을 방출시키기 위한 방열층(34)이 형성되어 있다.
한편, 상기 도금층(37)과 반도체 칩(32)은 전기적으로 연결되도록 골드 와이어(35) 등을 사용하여 와이어 본딩하게 되고, 이와 같이 상호 접속된 리이드부(31)와 반도체 칩(32)은 봉지재(36)를 이용하여 몰딩된다.
여기에서, 상기 리이드부(31)와 반도체 칩(32) 사이에 도포되는 접착제(33)의 도포층의 두께인 T1는 최소한 20 마이크로미터이상인 것이 바람직한데, 이것은 상기 반도체 칩(32)의 표면에 손상을 주지 않는 최소한의 두께인 것이다.
그리고, 리이드부(31)와 상기 리이드부(31)의 아랫면과 접착제(33)에 의하여 접촉되지 않는 반도체 칩(32) 표면까지의 높이 T2는 120 마이크로미터이상 이격된다. 즉, 상기 리이드부(31)의 일부를 절곡함으로써 리이드부(31)를 반도체 칩(32)의 표면으로부터 이격시킨 거리가 약 120 마이크로미터 이상인 것이 바람직하다. 왜냐하면, 봉지재(36)에 의하여 몰딩시 상기 봉지재(36)에 포함된 충진재의 유동이 원할하도록 상기 리이드부(31)가 반도체 칩(32)으로부터 충분하게 이격되어야 하기 때문이다.
도 4는 본 발명에 따른 단위 리이드에 접착제(33)가 도포된 상태를 나타낸 것이다.
도면을 참조하면, 소정 간격 이격되게 설치되는 다수개의 리이드부(31) 상에 토출기(41)는 그 단부에 설치된 바늘(41a)을 통하여 일정한 간격을 유지하며 B 에서 B′로 이동하면서 액상의 접착제(33), 예컨대 폴리머 용액이 각각의 단위 리이드에 도포된다.
여기에서, 각각의 단위 리이드의 폭을 개별적으로 달리하여 균일하게 도포층(42)의 두께가 형성되도록 최적화시킨다.
즉, 리이드부(31)의 일측을 기준으로 소정 간격 평행하게 연속적으로 설치된 단위 리이드는 일순(一順) 단위 리이드(31a)와 최종 단위 리이드(31n)의 폭이 삼순(三順) 단위 리이드(31c)의 폭보다 1.4 배 이상 크게 형성되고, 이순(二順) 단위 리이드(31b)의 폭은 삼순(三順) 단위 리이드(31c) 폭의 0.8 배 내지 0.9 배 정도의 폭으로 형성된다.
또한, 삼순(三順) 단위 리이드(31c)의 폭부터 최종 단위 리이드(31n)의 이전 단위 리이드 사이에 위치한 각각의 단위 리이드는 상호 폭이 동일하거나 10 퍼센트 이내의 폭 차이를 유지한다.
이와 같이 완성된 리이드부(31)는 상기 토출기(41)의 바늘(41a)로부터 토출되는 접착제(33)가 각각의 단위 리이드상에 연속적으로 도포되어 B 에서 B′로 이동될 때, 가장 균일하게 유사한 도포층(42)의 두께를 유지하며 도포될 수가 있다.
이상의 설명에서와 같이 본 발명의 엘오씨형 패키지와 그 제조방법은 단위 리이드의 폭을 달리하고, 리이드부와 반도체 칩간의 비접촉 면적을 적정거리 이격되게 유지함으로써 다음과 같은 효과를 가질 수 있다.
첫째, 리이드부에 도포된 접착제의 도포층 두께가 균일하고 최소 두께를 유지할 수 있으므로 반도체 칩에 발생하는 패시베이션층 크랙같은 불량을 줄일 수 있어서, 반도체 칩 표면 손상을 줄일 수 있다.
둘째, 리이드부와 반도체 칩이 소정 간격을 유지하여 비접촉 영역을 적절하게 유지할 수 있으므로 몰딩시 봉지재에 함유된 충진제가 끼여 반도체 칩의 표면에기계적 손상을 일으킬 수 있는 가능성을 줄여주게 된다.
셋째, 액상의 접착제를 이용하여 상기 리이드부와 반도체 칩간의 절연시키면서 동시에 고정시키게 되므로 별도의 절연 테이프의 제작 과정이 필요없어 작업 공정을 단순화시킬 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (2)

  1. 반도체 칩과, 상기 반도체 칩상에 소정 간격 이격되게 설치되어 상기 칩내 소자의 각 단자와 와이어 본딩되는 다수개의 리이드부와, 상기 반도체 칩과 리이드부 사이를 상호 접착 및 절연하도록 도포되는 접착제를 포함하여 된 엘오씨(LOC)형 반도체 패키지에 있어서,
    상기 리이드부는 각각의 단위 리이드가 서로 다른 폭을 가지는 것으로서,
    순차적으로 배열된 리이드부중 일측을 기준으로 일순(一順) 단위 리이드와 최종 단위 리이드의 폭은 삼순(三順) 단위 리이드의 폭보다 1.4 배 이상의 폭을 가지고, 이순(二順) 단위 리이드는 삼순(三順) 단위 리이드의 폭의 0.8 내지 0.9 배의 폭을 가지며, 삼순(三順) 단위 리이드로부터 최종 단위 리이드 이전의 단위 리이드의 폭은 상호 동일한 폭을 가지거나 10 퍼센트이내의 폭 차이를 가지도록 형성되는 것을 특징으로 하는 엘오씨(LOC)형 반도체 패키지.
  2. (가) 원소재를 소정 형상으로 타발하여 리이드부를 형성하는 단계;
    (나) 상기 리이드부 표면에 와이어 본딩부를 도금하는 단계;
    (다) 상기 리이드부의 아랫면과 반도체 칩 표면에 접착제를 도포하여 고정하는 단계;
    (라) 상기 반도체 칩의 아랫면에 방열층을 형성시키는 단계:
    (마) 상기 도금층과 반도체 칩사이에 와이어 본딩하는 단계; 및
    (바) 상기 접속된 리이드부와 반도체 칩에 봉지재를 이용하여 몰딩하는 단계를 포함하는 엘오씨(LOC)형 반도체 패키지의 제조방법에 있어서,
    상기 리이드부를 형성하는 단계에서, 각각의 단위 리이드의 폭은 일측을 기준으로 일순(一順) 단위 리이드와 최종 단위 리이드의 폭이 삼순(三順) 단위 리이드의 폭보다 1.4 배 이상의 폭을 가지고, 이순(二順) 단위 리이드는 삼순(三順) 단위 리이드의 폭의 0.8 내지 0.9 배의 폭을 가지며, 삼순(三順) 단위 리이드로부터 최종 단위 리이드 이전의 단위 리이드의 폭은 상호 동일한 폭을 가지거나 10 퍼센트이내의 폭 차이를 가지도록 형성되는 것을 특징으로 하는 엘오씨(LOC)형 반도체 패키지의 제조방법.
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* Cited by examiner, † Cited by third party
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JPH0653043A (ja) * 1992-07-31 1994-02-25 Toshiba Corp 平面型磁気素子

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