KR20020049381A - 얇고 작은 크기의 전력용 반도체 패키지 - Google Patents

얇고 작은 크기의 전력용 반도체 패키지 Download PDF

Info

Publication number
KR20020049381A
KR20020049381A KR1020000078538A KR20000078538A KR20020049381A KR 20020049381 A KR20020049381 A KR 20020049381A KR 1020000078538 A KR1020000078538 A KR 1020000078538A KR 20000078538 A KR20000078538 A KR 20000078538A KR 20020049381 A KR20020049381 A KR 20020049381A
Authority
KR
South Korea
Prior art keywords
leads
chip
power semiconductor
semiconductor package
groove
Prior art date
Application number
KR1020000078538A
Other languages
English (en)
Other versions
KR100374629B1 (ko
Inventor
최윤화
남시백
Original Assignee
김덕중
페어차일드코리아반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김덕중, 페어차일드코리아반도체 주식회사 filed Critical 김덕중
Priority to KR10-2000-0078538A priority Critical patent/KR100374629B1/ko
Priority to US09/896,120 priority patent/US6621152B2/en
Publication of KR20020049381A publication Critical patent/KR20020049381A/ko
Application granted granted Critical
Publication of KR100374629B1 publication Critical patent/KR100374629B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29005—Structure
    • H01L2224/29007—Layer connector smaller than the underlying bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명은 전력용 반도체 패키지에 관한 것이다. 본 발명에 따른 반도체 패키지는 칩, 리드들, 전도성 매체들 및 몰딩재를 포함한다. 상기 리드들은 움푹 들어간 홈부가 있으며, 상기 홈부는 구형 또는 다운 셋 형상일 수 잇다. 또한, 상기 패키지는 접착제를 더 구비할 수 있다. 본 발명에 의한 상기 패키지는 솔더 조인트 신뢰성 및 열적 성능을 증가 시킬수 있다. 또한 상기 패키지의 크기를 줄일 수 있으며, 버(burr)가 없도록 소잉(sawing)을 할 수 있다.

Description

얇고 작은 크기의 전력용 반도체 패키지{A power semiconductor package for thin and small size}
본 발명은 반도체 소자에 관한 것으로, 특히 전력용 반도체 패키지에 관한 것이다.
최근들어 개인용 컴퓨터, 셀룰러 폰, 캠코더와 같은 전자제품군은 제품의 크기는 소형화를 추구하면서, 내부에서 수행하는 처리용량은 대용량화를 추구하고 있다. 따라서 이에 사용되는 칩은 소형, 대용량의 것이 필요하다. 뿐만 아니라, 반도체 패키지의 크기도 작으면서 대용량이고 빠른 처리속도에도 적합한 형태의 반도체 패키지가 절실히 요구된다. 또한, 상기 반도체 패키지는 칩이 외부의 충격으로부터 보호되고, 상기 칩이 보드(board)에 편리하고 안정되게 장착될 수 있도록 만들어져야 한다. 더구나 내부에 고전압이 인가되는 전력용 반도체 패키지의 경우에는 칩 내부에서 발생하는 열을 신속히 외부로 방출할 수 있는 열적 성능(thermal performance)이 우수하여야 한다. 이하, 종래의 기술에 따른 패키지를 도면을 참조하여 살펴본다.
도 1a 내지 도 1c는 국제규격집(JEDEC-MO-220)에 2000년도에 등록된 QFN(Quad Flat No-lead)패키지로서, 특허 등록은 되어 있지 않으나 공공연하게 알려진 패키지로서, 패키지의 크기를 줄인 형태의 전형적인 패키지이다. 도 1a는 종래 기술에 따른 QFN패키지의 입체도로서, 설명의 편의를 위하여 패키지의 배면이 위로 향하게 도시된 것이다. 도 1b는 상기 QFN패키지의 평면도를 도시한 것이고, 도 1c는 상기 QFN패키지를 보드(board)에 실장하였을 때의 단면도를 도시한 것이다.
도 1a 내지 도 1c를 참조하면, 칩(1)은 접착제(7)에 의하여 리드프레임의 다이패드(11)에 접착되어 있다. 본딩 와이어(5)는 상기 칩(1)의 본드패드(1a)와리드(9)들을 전기적으로 연결시킨다. 몰딩재(3)는 상기 칩(1), 본딩 와이어(5), 다이패드(11) 및 리드(9)들을 몰딩시킨다. 그리고 상기 QFN패키지(50)는 상기 리드(9)들이 솔더 페이스트(solder paste,13)에 접착됨으로써 보드(board, 60)에 실장된다.
상기 칩(1)은 동작할때 내부에 많은 열이 발생된다. 특히, 전력용 반도체 칩의 경우는 더 많은 열이 발생되며, 이러한 열은 내부 소자의 오작동에 치명적인 영향을 끼칠 수도 있다. 그러므로 이러한 열이 빠르고 신속하게 전력용 반도체 패키지(50) 외부로 방출될 수 있도록 열적 성능(thermal performance)이 우수한 전력용 반도체 패키지를 구성하여야 한다. 상기 칩(1)은 리드프레임의 다이패드(11)에만 탑재되고, 상기 리드프레임의 리드들(9) 위에는 탑재되어 있지 않다. 그러므로 상기 칩(1)에서 발생하는 열은 접착제(7)를 통하여 다이패드(11)에 전도된다. 다이패드(11)에 전도된 열은 패키지(50) 하부의 보드(60)에 형성되어 있는 접지배선(미도시)을 통하여 신속하게 방출되는 것이 바람직하다. 상기 접지배선을 통하여 열을 방출하는 이유는, 칩에서 발생한 열이 몰딩재를 통하여 방출되는 것보다 전도성 물질을 통하여 방출되는 것이 더 빠르기 때문이다. 그러나, 종래의 QFN패키지는 도 1c에서와 같이 노출된 다이패드(11a)가 보드(60)의 접지 배선(미도시)에 연결되지 않고 있으며, 주위의 리드(9)들에 의해 둘러싸여 있으므로, 상기 노출된 다이패드(11a)에 전달된 열은 접지배선 및 공기 중으로 발산되기가 어렵다.
상기 칩(1), 상기 본딩 와이어(5), 상기 다이패드(11) 및 상기 리드(9)들은 몰딩재(3)에 의해 몰딩된다. 그러나 상기 칩(1)의 본딩패드(1a)에 전기적으로 연결된 리드(9)들이 패키지(50) 외부의 상기 보드(board, 60)에 연결되기 위해서는 상기 리드(9)들의 외부연결단자부분(9a)이 몰딩재(3)로 몰딩되지 않아야 한다. 상기 외부연결단자부분(9a)은 솔더 페이스트(solder paste,13)에 접착되어 상기 보드(60)와 전기적 신호를 주고 받는다. 상기 QFN패키지(50)의 상기 칩(1)과 상기 보드(60)사이에 신뢰성 있는 전기적 신호의 교신을 위해서는 상기 리드(9)들의 외부연결단자부분(9a)이 정확하게 상기 보드(60)에 고정될 필요가 있다. 그러나 상기 외부연결단자부분(9a)이 편평하므로 상기 QFN패키지(50)를 상기 보드(60)에 약간만어긋나게 실장하면 상기 솔더 페이스트(13)에 의해 접착되어 고정되는 면적이 감소하여 상기 QFN패키지(50)의 실장성이 떨어진다.
상기 QFN패키지(50)에 약간의 진동, 움직임, 및 충격이 있을때에도 상기 QFN패키지(50)는 상기 솔더 페이스트(13)에서 떨어지지 않아야 한다. 그러나 상기 외부연결단자부분(9a)이 편평하므로 상기 QFN패키지(50)에서 발생되는 충격등에 의한 스트레스는 완화되지 않고 그대로 상기 솔더 페이스트(13)에 전달된다. 따라서, 솔더 조인트 신뢰성(solder joint reliability)이 저하될 우려가 있다.
상기 리드(9)들과 다이패드(11)의 아랫 부분에 형성된 홈(17)은 상기 몰딩재(3)를 몰딩한 후에 상기 리드(9)들 및 상기 다이패드(11)가 상기 QFN패키지(50)에서 떨어져 나가지 않도록 하기 위해서 형성되어 있다. 도 1c와 같이 상기 홈(17) 부분은 에칭 타입의 리드프레임(etched leadframe)으로만 그 형성이 가능하다. 상기 에칭 타입의 리드프레임은 에칭용액을 사용하여 한번의 식각공정으로 리드프레임을 제조하므로, 제조단가가 비싸고 생산에 시간이 많이 걸리는 단점이 있다. 따라서, 상기 에칭 타입의 리드프레임이 QFN패키지에 사용되기에는 부적합하다. 상기 리드프레임을 제조할 수 있는 다른 방법으로는 스탬핑 타입(stamping type)의 공정이 있다. 상기 스탬핑 타입의 리드프레임 제조공정은 대량으로 생산이 가능하여 제조 단가도 저렴하다. 따라서 QFN패키지의 제조 단가 절감을 위해서는 스탬핑 타입으로 리드프레임을 제조하는 것이 바람직할 것이다. 그러나 상기 QFN패키지(50)에서 사용되는 상기 리드프레임은 에칭 타입의 리드프레임만을 사용하여야 하는 단점이 있다.
상기 QFN패키지(50)의 다이 패드(11)는 상기 칩(1)보다 더 넓은 크기로 만들어진다. 그리고 상기 칩(1)의 배면 전면에 접착제(7)를 부착하여 상기 칩(1)과 상기 다이 패드(11)를 서로 접합시킨다. 상기 접착제(7)로는 예컨데, 은(Ag)을 포함하는 페이스트(paste)가 사용된다. 상기 칩(1)이 커지면 상기 다이 패드(11)도 커야한다. 그러므로 상기 칩(1)의 크기에 따라 리드프레임도 다시 제작하여야하는 문제점이 있다.
상기 QFN패키지(50)는 블록 몰드 타입(block mokd type)으로 몰딩시킨 후 소잉(sawing)공정을 거쳐서 하나의 단위 QFN패키지를 만들거나, 개별 몰드 타입(individual mold type)으로 몰딩시킨후 트리밍(trimming)공정을 거쳐서 하나의 단위 QFN패키지를 만든다. 상기 QFN패키지(50)를 개별(singulation)화 하기 위해서 소잉공정을 사용하여야 하는 블록 몰드 타입의 경우는 소잉시 버(burr)가 리드 옆부분(9b)에 남는 문제가 있다. 반면에 개별 몰드 타입의 경우는 상기 버가 생기는 문제는 없으나 상기 QFN패키지의 크기 별로 몰드 금형틀을 만들어야 하므로 제조 가격 상승의 원인이 된다.
도 2는 산업현장에 널리 사용되고 있는 S-BLP(side pad-bottom lead package)이다. 상기 S-BLP는 칩 주변부에 본딩 패드가 있는 구조에 적용되는 패키지이다. 상기 칩(1)은 상기 리드(10)들 위에 탑재되어 있고, 상기 칩(1) 뒷면 일부에 접착되는 접착 테이프(8)에 의하여 상기 리드(9)들과 접착된다. 또한, 상기 S-BLP(52) 측면의 리드(10)들 끝단은 상·하로 몰딩재(3)에 둘러싸여 있다. 따라서, 상기 S-BLP(52)를 블록 몰드 타입으로 개별화 할 경우도 리드(10)들 끝단에 버가생기지 않는다.
상기 접착 테이프(8)는 상기 칩(1)과 상기 리드(10)들을 접착시키는 기능을 수행할 뿐, 열 전도성이 약하고 진동등 움직임에 대하여 충분히 소프트(soft)한 재질이 아니다. 따라서, 열적 성능 및 솔드 조인트 신뢰성을 열화시키는 문제점이 발생된다.
본 발명이 이루고자 하는 기술적 과제는 솔더 조인트 신뢰성, 실장성 및 열적 성능을 좋게 하고, 패키지 크기를 줄일 수 있는 얇고 작은 크기의 전력용 반도체 패키지를 제공하는 데 있다.
도 1a 내지 도 1c는 종래 기술에 따른 패키지를 설명하기 위하여 도시한 도면들이다.
도 2는 종래 기술에 따른 다른 형태의 패키지를 설명하기 위하여 도시한 단면도이다.
도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 전력용 반도체 패키지를 설명하기 위하여 도시한 도면들이다.
도 4는 본 발명의 제1실시예의 변형예에 따른 전력용 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 제2실시예에 따른 전력용 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 제2실시예의 변형예에 따른 전력용 반도체 패키지를 도시한 단면도이다.
도 7a 및 도 7b는 본 발명의 제3실시예에 따른 전력용 반도체 패키지를 설명하기 위하여 도시한 도면들이다.
도 8a 내지 도 8c는 본 발명의 제4실시예에 따른 전력용 반도체 패키지를 설명하기 위하여 도시한 도면들이다.
도 9a 내지 도 9c는 본 발명의 제5실시예에 따른 전력용 반도체 패키지를 설명하기 위하여 도시한 도면들이다.
<도면의 주요부분의 부호에 대한 설명>
100 : 칩 101 : 본딩패드(bonding pad)
105 : 몰딩재 110 : 본딩와이어
115 : 너빈(rubin) 120 : 리드
125 : 도금막 130 : 솔더 페이스트(solder paste)
1000 : 패키지 2000 : 보드(board)
상기의 기술적 과제를 해결하기 위한 본 발명의 제1 태양에 따른 전력용 패키지는 홈부가 있는 복수개의 리드들, 상기 리드들 위에 탑재된 칩, 상기 리드들과 상기 칩을 전기적으로 연결시키는 전도성 매체들 및 몰딩재를 포함한다. 상기 홈부은 움푹 들어간 형상이고 내면이 칩을 향하도록 상기 칩의 테두리를 따라 배열되고, 상기 몰딩재는 상기 홈부의 외면 일부가 외부에 노출되도록 상기 칩, 리드들 및 상기 전도성 매체들을 몰딩시킨다.
상기 패키지는 상기 칩과 상기 리드들을 접착시키는 접착제를 더 구비하는 것이 바람직하고, 상기 접착제는 상기 리드들의 홈부 내면에 삽입되는 너빈들 또는 상기 칩 배면의 전면을 접착시키는 평판 접착제일 수 있다. 상기 평판접착제는 Silica, AlN 및 Al2O3로 이루어진 물질군 중에서 선택된 어느 하나의 재료를 사용하는 것이 바람직하다.
또한, 상기 전도성 매체들은 본딩와이어 또는 솔더범퍼인 것이 바람직하다.
바람직하게는, 상기 리드들의 배열구조는 평행구조 또는 사각형구조인 것이 바람직하다.
상기 홈부의 형상은 직경은 100um에서 500um인 반구형인 것이 바람직하고, 상기 반구의 외면 일부가 외부에 노출되는 높이는 20um에서 300um의 범위인 것이 바람직하다. 또한, 상기 반구의 외면 일부는 표면에 형성된 도금막을 더 구비하고, 상기 반구의 내면은 표면에 형성된 메탈층을 더 구비하는 것이 바람직하다. 상기 메탈층은 Ni 및 Ni과 Sn의 합금 중 선택된 어느 하나의 재료를 사용하는 것이 바람직하다.
상기 홈부의 형상은 내면의 깊이가 50um부터 375um까지의 범위인 다운 셋 형상인 것이 바람직하다. 상기 다운 셋 내부 바닥면에는 상기 전도성 매체들을 안착시키는 안착홈이 더 형성되어 있고, 상기 다운 셋 외면 일부는 표면에 형성된 도금막을 더 구비하는 것이 바람직하다. 상기 도금막은 Sn과Pb의 합금, Sn, Ni 및 Ni과Pd의 다층막으로 이루어진 물질군 중에서 선택된 어느 하나의 재료를 사용할 수 있다.
상기 안착홈은 표면에 메탈층을 더 구비할 수 있고, 상기 메탈층은 Ni 및 Ni과 Sn의 합금 중 선택된 어느 하나의 재료를 사용할 수 있다. 상기 안착홈의 단면 형상은 호의 형상일 수 있고, 상기 안착홈의 깊이는 60um에서 300um까지의 범위인 것이 바람직하다.
상기의 기술적 과제를 해결하기 위한 본 발명의 제2 태양에 따른 전력용 패키지는 반구 형상의 홈부가 있는 복수개의 리드들, 상기 리드들 위에 탑재된 칩, 상기 리드들과 상기 칩을 접착시키는 접착제, 상기 리드들과 상기 칩을 전기적으로 연결시키는 본딩와이어들 및 몰딩재를 포함한다. 상기 홈부는 내면이 칩을 향하도록 상기 칩의 테두리를 따라 배열되고, 상기 칩은 배면이 상기 홈부의 내면을 향하도록 상기 리드들 위에 탑재된다. 상기 몰딩재는 상기 홈부의 외면 일부가 외부에 돌출되도록 상기 칩, 리드들, 접착제 및 본딩와이어들을 몰딩시킨다.
바람직하게는, 상기 몰딩재의 두께는 0.7um부터 1.5um까지의 범위인 것이 바람직하다.
상기의 기술적 과제를 해결하기 위한 본 발명의 제3 태양에 따른 전력용 패키지는 반구 형상의 홈부가 있는 복수개의 리드들, 상기 리드들 위에 탑재된 칩, 상기 리드들과 상기 칩 상면의 본딩패드를 전기적으로 연결시키는 복수개의 솔더 범퍼들 및 몰딩재를 포함한다. 상기 홈부는 내면이 칩을 향하도록 상기 칩의 테두리를 따라 배열되고, 상기 칩은 본딩패드가 있는 상면이 상기 홈부의 내면을 향하도록 상기 리드들 위에 탑재된다. 상기 솔더범퍼들은 상기 리드들의 홈부 내면에 삽입된다. 상기 몰딩재는 상기 홈부의 외면 일부가 외부에 돌출되고, 상기 칩의 배면이 외부에 노출되도록 상기 칩, 리드들, 및 솔더범퍼들을 몰딩시킨다.
바람직하게는, 상기 몰딩재의 두께는 0.5um부터 1.2um까지의 범위인 것이 바람직하다.
상기의 기술적 과제를 해결하기 위한 본 발명의 제4 태양에 따른 전력용 패키지는 다운 셋 형상의 홈부가 있는 복수개의 리드들, 상기 리드들 위에 탑재된 칩, 상기 리드들과 상기 칩을 접착시키는 평판접착제, 상기 리드들과 상기 칩을 전기적으로 연결시키는 본딩와이어들 및 몰딩재를 포함한다. 상기 홈부는 내면이 칩을 향하도록 상기 칩의 테두리를 따라 배열되고, 상기 칩은 배면이 상기 홈부의 내면을 향하도록 상기 리드들 위에 탑재된다. 상기 몰딩재는 상기 홈부의 외면 일부가 외부에 노출되도록 상기 칩, 리드들, 평판접착제 및 본딩와이어들을 몰딩시킨다.
바람직하게는, 상기 몰딩재의 두께는 0.5mm부터 1.5mm의 범위인 것이 바람직하다.
상기의 기술적 과제를 해결하기 위한 본 발명의 제5 태양에 따른 전력용 패키지는 다운 셋 형상의 홈부가 있는 복수개의 리드들, 상기 리드들 위에 탑재된 칩, 상기 리드들과 상기 칩 상면의 본딩패드를 전기적으로 연결시키는 복수개의 솔더 범퍼들 및 몰딩재를 포함한다. 상기 홈부는 내면이 칩을 향하도록 상기 칩의 테두리를 따라 배열되고, 상기 칩은 본딩패드가 있는 상면이 상기 홈부의 내면을 향하도록 상기 리드들 위에 탑재된다. 상기 솔더범퍼들은 상기 리드들의 홈부 내면에 삽입된다. 상기 몰딩재는 상기 홈부의 외면 일부 및 상기 칩의 배면이 외부에 노출되도록 상기 칩, 리드들, 및 솔더범퍼들을 몰딩시킨다.
상기 몰딩재의 두께는 0.5mm부터 1.5mm의 범위인 것이 바람직하다.
또한, 상기 홈부 내부 바닥면에는 상기 솔더 범퍼들을 안착시키는 안착홈이 더 형성되어 있는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명하기로 한다. 그러나 본 실시예들이 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서의 요소의 형상등은 보다 명확한 설명을 위해 과장되게 표현된 부분이 있을 수 있으며, 도면상에서 동일 부호로 표시된 요소는 동일 요소를 의미한다.
도 3a는 본 발명의 제1실시예에 따른 전력용 반도체 패키지를 보드(board,2000)에 실장하였을 때의 평면도이고, 도 3b는 상기 전력용 반도체 패키지의 배면도이며, 도 3c는 도 3a의 A-A'선을 따라 자른 단면도이고, 도 3d는 도 3c의 A부분을 확대한 확대도이다. 제1실시예에 따른 패키지(1000)는 반구 형상의 홈부(121)가 있는 복수개의 리드(120)들, 배면이 상기 리드(120)들의 홈부 내면을 향하도록 리드(120)들 위에 탑재된 칩(100), 상기 리드(120)들과 상기 칩(100)을 접착시키는 너빈(115)들, 상기 리드(120)들과 상기 칩(100)을 전기적으로 연결시키는 복수개의 본딩와이어(110)들 및 몰딩재(105)로 구성된다.
상기 리드(120)들은 각 리드들의 홈부(121) 내면이 칩을 향하도록 상기 칩(100)의 테두리를 따라 배열되어 있다. 또한, 상기 리드(120)들은 서로 접촉되지 않도록 하여 상기 칩(100)의 하부에 배열되고, 상기 리드(120)들의 배열구조는 평행구조 또는 사각형구조일 수 있다. 평행구조란 상기 칩(100)의 마주보는 두 테두리에 리드(120)들이 배열되는 구조이고, 사각형구조란 상기 칩의 네 테두리를 따라 리드(120)들이 배열되는 것을 말한다. 본 제1실시예에서의 상기 리드(120)들의 배열구조는 평행구조이다. 그러나 상기 배열구조는 상기 칩(100) 상부의 본딩패드(101)들의 배치등에 따라 적절한 형태를 이룰 수 있다.
상기 리드(120)들의 일단에는 본딩와이어(110)가 접촉되고, 다른 일단은 상기 칩(100)의 중심을 향하고 있다. 상기 리드(120)들은 전체적으로는 일정 두께와 일정 폭의 긴 평판의 모양이고, 상기 리드(120)내의 한 부분에는 움푹 들어간 반구 형상의 홈부(121)가 있다. 상기 리드(120)들의 두께는 125um부터 500um 범위인 것이 바람직하고, 재료는 구리합금인 것이 바람직하다. 본 발명의 제1실시예에 따른 리드들의 두께, 재료, 및 배열구조는 이하에서 설명될 변형예들 및 다른 실시예들에서도 동일하게 적용될 수 있다.
상기 홈부(121)는 움푹 들어간 반구의 형상이다. 상기 반구의 직경은 100um에서 500um인 것이 바람직하다. 상기 홈부(121) 내면은 너빈(115)들이 유동이 없이 상기 칩(100)과 상기 리드(120)들을 서로 부착시킬수 있도록 공간을 마련하고 있다. 또한 상기 홈부(121) 외면 일부(121a)는 패키지(1000) 하단의 보드(2000)와 접촉되는 면으로서, 패키지(1000)를 외부의 단자와 전기적으로 연결하기 위한 외부연결단자로서의 기능을 수행한다. 상기 패키지(1000)가 상기 보드(2000)에 실장될 때 상기 홈부(121) 외면 일부(121a)가 반구의 형상이므로 상기 패키지(1000)는 쉽게 상기 보드(2000)에 실장될 수 있다. 상기 홈부(121) 외면 일부(121a)를 상기 보드(2000)에 접착시키는데는 솔드 페이스트(solder paste, 130)를 사용한다.
상기 홈부 외면 일부(121a)는 표면에 도금막(125)을 더 구비하는 것이 바람직하다. 상기 도금막(125)은 Sn과Pb의 합금 및 Pb을 포함하지 않은 도금물질 중에서 선택된 어느 하나의 재료를 사용할 수 있고, 상기 도금막(125)의 두께는 10um부터 50um범위인 것이 바람직하다.
상기 패키지(1000)에 약간의 충격이 가해지거나 온도변화등 주위의 환경변화가 있을때 상기 패키지(1000) 내에는 그 스트레스가 축적된다. 스트레스가 축적되면, 상기 몰딩재(105)가 균열될 수가 있으며, 상기 칩(100)이 오동작을 일으킬 수도 있다. 상기 패키지(1000)에서 충격등에 의한 스트레스가 발생될 때 그 스트레스는 상기 리드(120)들의 상기 홈부(121)에 전달된다. 그러나 상기 홈부(121)은 반구의 형상을 이루고 있으므로, 상기 스트레스는 균일하게 반구의 외측 표면으로 퍼진다. 그러므로 상기의 스트레스가 상기 솔더 페이스트(130)에 적게 전달되고, 상기 패키지(1000) 상기 보드(2000)와의 솔드 조인트 신뢰성을 증가 시킬 수 있다.
상기 칩(100)은 칩의 배면이 리드(120)들의 홈부 내면을 향하도록 리드(120)들 위에 탑재된다. 상기 본딩와이어(110)들은 상기 리드(120)들과 상기 칩 상면의 본딩패드(101)들을 전기적으로 연결시키는 것으로서, 금선(gold wire)인 것이 바람직하다.
상기 너빈(115)들은 상기 리드(120)들의 홈부 내면에 삽입되어 상기 칩(100)과 리드(120)들을 접착시킨다. 상기 너빈(115)들은 구 형태이고, 소프트(soft)하고, 접착성이 좋고, 비전도성인것을 사용하는 것이 바람직하다. 상기 너빈들의 직경은 100um부터 600um범위인 것이 바람직하다. 상기 너빈(115)들은 도팅(dotting) 또는 스크린 프린팅(screen printing)공정으로 제작될 수 있다. 상기 너빈(115)들은 소프트한 재질을 사용하기 때문에, 상기 몰딩재(105), 상기 칩(100) 및 상기 리드(120)들의 서로 다른 열전달 계수로 인한 스트레스를 완충시키고, 상기 패키지(1000)에 가해지는 충격에 의한 스트레스도 완화시키다. 따라서,상기 너빈(115)들은 상기 칩(100)의 균열 및 상기 솔더 페이스트(130)의 균열을 방지하는 역할을 수행한다.
상기 몰딩재(105)는 상기 리드(120)들의 홈부 외면 일부(121a)가 상기 몰딩재의 외부로 돌출되도록, 상기 칩(100), 상기 리드(120)들, 상기 너빈(115)들 및 상기 본딩와이어(110)들을 몰딩시켜 패키지화 한다. 상기 홈부 외면 일부(121a)가 상기 몰딩재 외부로 돌출된 높이(H)는 20um에서 300um의 범위인 것이 바람직하다. 상기 몰딩재의 두께는 0.7um부터 1.5um까지의 범위인 것이 바람직하다.
상기 패키지(1000)는 블록 몰드 타입으로 몰딩된 후 소잉(sawing)공정을 거쳐서 개별화(singulation)될 수 있다. 이 방법을 사용하여 상기 패키지(1000)가 개별화 된 경우에 상기 패키지(1000)의 리드(120)들은 바깥 쪽 일단이 상·하로 몰딩재에 둘러싸여 있다. 따라서, 상기 패키지(1000)를 블록 몰드 타입으로 몰딩시켜 개별화 할 경우도 리드들 끝단에 버(burr)가 생기지 않는다.
상기 패키지(1000)를 제조하는 공정을 간단히 설명하면, 움푹 들어간 반구 형상의 리드(120)들이 있는 리드프레임을 준비한다. 상기 리드들의 배열구조는 평행구조 또는 직사각형 구조등으로 할 수 있다. 이어서 상기 칩(100)을 상기 리드프레임에 부착시킨다. 상기 리드프레임을 부착시키는 방법은 너빈(115)들을 사용할 수 있고, 아래에서 상술할 제3실시예에서와 같이 평판접착제를 사용할 수도 있다.이어서 상기 칩(100)의 상면에 있는 본딩패드(101)와 상기 리드(120)들을 와이어 본딩시킨다. 와이어 본딩을 한 후에는 블록 몰드 타입 또는 개별 몰드 타입으로 몰딩공정을 진행한 후에 상기 홈부(121) 외면 일부(121a)에 도금막을 입힌다. 레진 플레시(regin flash)를 방지하기 위해서는 상기 몰딩공정을 진행하기 전에 상기 홈부(121)의 일부분(121a)에 플레시 방지용 테이프를 부착할 수 있다. 상기 도금공정이 완료된 후, 블록 몰드 타입으로 몰딩공정이 진행된 경우는 소잉(sawing)공정에 의해 상기 패키지(1000)가 개별화된다. 또한, 개별 몰드 타입으로 몰딩공정이 진행된 경우는 트림(trim)공정에 의해 상기 패키지(1000)가 개별화된다. 본 발명의 제1실시예에 따른 몰딩공정 진행 방법은 이하에서 설명될 변형예들 및 다른 실시예들에서도 동일하게 적용될 수 있다.
도 4는 본 발명의 제1실시예의 변형예에 따른 전력용 반도체 패키지(1200)의 단면도를 도시한 것이다.
상기 패키지(1200)는 상술한 제1실시예와 비교하여 볼때 리드(220)들의 전체적인 형상이 다른 것을 제외하고는 동일구성요소, 동일형상, 동일치수로 구성된다. 즉, 리드(220)들의 일단이 칩(100)의 상부 방향으로 굽은 형태이고 칩(100) 하단의 리드(220)들에는 홈부가 있다. 상기 패키지(1200)의 장점은 상기 리드(220)들의 일단을 칩(100)의 상부 방향으로 굽힘으로써, 칩(100) 상면의 본딩패드(101)와 리드(22)들을 연결하는 본딩와이어의 와이어 루프( wire loop)의 높이가 낮아질 수 가 있다는 것이다. 본 변형예에서의 사용부재, 재료, 치수등은 제1실시예를 참조한다.
도 5는 본 발명의 제2실시예에 따른 전력용 반도체 패키지(1300)의 단면도를 도시한 것으로서, 제2실시예에 따른 상기 패키지(1300)는 반구 형상의 홈부(121)가 있는 복수개의 리드(120)들, 배면이 상기 리드(120)들의 홈부 내면을 향하도록 리드(120)들 위에 탑재된 칩(100), 상기 리드(120)들과 상기 칩(100)을 접착시키는 평판접착제(315), 상기 리드(120)들과 상기 칩(100)을 전기적으로 연결시키는 복수개의 본딩와이어(110)들 및 몰딩재(105)로 구성된다.
상기 리드(120)들은 홈부의 내면이 칩(100)을 향하도록 칩(100)의 테두리를 따라 배열되어 있고, 상기 리드(120)들 위에 상기 칩(100)이 탑재되어 있다. 상기 평판접착제(315)는 상기 칩의 배면 전면과 상기 리드(120)들을 접착시킨다. 또한 상기 몰딩재(105)는 상기 리드(120)들의 홈부 일부가 외부에 돌출되도록 상기 리드(120), 칩(100), 본딩와이어(110) 및 평판접착제(315)를 몰딩시킨다. 상기 리드(120)들, 칩, 본딩와이어 및 몰딩재(105)는 상술한 제1실시예와 동일 요소, 동일 재료, 동일 치수를 나타낸다.
상기 평판접착제(315)는 칩(100) 배면의 전면과 상기 칩(100) 아래 부분에 있는 리드(120)들 전부를 접착시키므로 칩(100)과 리드(120)들의 접촉 면적이 넓다. 상기 평판접착제(315)는 웨이퍼(미도시)를 가공하는 단계에서 상기 웨이퍼 배면 전면에 접착된다. 그 후, 상기 웨이퍼는 블레이드(blade)에 의하여 절단되어 개별 칩(100)으로 나누어지기 때문에 패키지 공정상 따로 접착제를 형성하는 공정이 필요없다. 상기 평판접착제(315)는 Silica, AlN 및 Al2O3로 이루어진 물질군 중에서 선택된 어느 하나의 재료를 사용하는 것이 바람직하고, 상기 평판접착제(315)의 두께는 20um에서 75um의 범위인 것이 바람직하다. 상기 평판접착제는 열전도도가 높은 물질을 사용한다. 열전도도가 높은 평판접착제(315)를 사용함으로써, 웨이퍼에 발생되는 열을 방출하는 리드(120)들에 열을 잘 전달할 수 있다. 그러므로 패키지(1300)는 열적성능이 우수하다.
도 6은 본발명의 제2실시예의 변형예에 따른 전력용 반도체 패키지(1400)의 단면을 도시한 것으로써, 상술한 제2실시예와 비교하여 볼때 리드(220)들의 전체적인 형상이 다르다. 즉, 상기 리드(220)들의 일단을 칩(100)의 상부 방향으로 굽힘으로써, 칩(100) 상면의 본딩패드(101)와 리드(22)들을 연결하는 본딩와이어의 와이어 루프( wire loop)의 높이가 낮아지는 장점이 발생한다. 본 변형예에서의 사용부재, 재료, 치수등은 제2실시예와 동일하다.
상술한 변형예들 및 제2실시예에서의 몰딩재의 두께는 0.7um부터 1.5um까지의 범위인 것이 바람직하다.
도 7a는 본 발명의 제3실시예에 따른 전력용 반도체 패키지(1500)의 평면도를 도시한 것이고, 도 7b는 도 7a의 A-A'선을 따라 자른 단면도를 도시한 것이다.
제3실시예에 따른 상기 패키지(1500)는 반구 형상의 홈부(121)가 있는 복수개의 리드(120)들, 상면이 상기 리드(120)들의 홈부 내면을 향하도록 리드(120)들 위에 탑재된 칩(100), 상기 리드(120)들의 홈부 내면에 삽입되고 상기 리드(120)들과 상기 칩(100) 상면의 본딩패드(101)들을 전기적으로 연결시키는 복수개의 솔더 범퍼(510)들 및 몰딩재(105)로 구성된다. 이하, 상기 패키지(1500)를 상술한 제1실시예의 패키지(1000)와 비교하여 그 구성 및 작용등이 다른 점을 중심으로 설명한다.
상기 리드(120)들은 상기 리드들의 홈부(121) 내면이 칩 상면의 본딩패드(101)를 향하도록 칩(100)의 테두리를 따라 배열되어 있다. 상기 리드(120)들의 배열구조는 평행구조 또는 사각형구조일 수 있다. 상기 홈부(121) 내면은 상기 솔더 범퍼(510)가 안착되는 공간으로 사용되고 홈부 외면 일부(121a)는 패키지(1500)를 외부로 전기적으로 연결하기 위한 외부연결단자로서의 기능을 수행한다. 상기 리드들 및 홈부의 형상, 재료, 치수는 제1실시예와 동일하다.
상기 리드(120)들의 홈부(121) 내면에는 메탈층(550)을 더 구비하는 것이 바람직하고, 상기 메탈층(550)의 재료로는 Ni 및 Ni과 Sn의 합금 중 선택된 어느 하나의 재료를 사용하는 것이 바람직하다. 상기 메탈층의 두께는 4um부터 15um의 범위인 것이 바람직하다. 상기 리드(120)들의 홈부 외면 일부(121a)는 표면에 형성된 도금막(125)을 더 구비하는 것이 바람직하다. 상기 도금막(125)의 재질 및 두께는 제1실시예를 참조한다. 상기 리드들의 홈부(121)는 반구의 형상을 이루고 있으므로, 상기 패키지(1500)와 보드(미도시)와의 솔드 조인트 신뢰성을 증가시킬 수 있다.
상기 칩(100)은 본딩패드(101)가 있는 상면이 상기 리드(120)들의 홈부 내면을 향하도록 상기 리드들 위에 탑재된다.
상기 솔더 범퍼(510)들은 상기 리드(120)들의 홈부 내면에 삽입되어 상기 칩(100)의 본딩 패드(101)와 상기 리드(120)들을 전기적으로 서로 연결하고 있다. 상기 솔더범퍼(510)는 상술한 제1실시예에서의 본딩 와이어(110)와 비교하여 볼때전기적으로 연결되는 거리가 훨씬 짧다. 그러므로 상기 패키지(1500)의 전기적 성능(electrical performance)이 향상된다. 또한 제1실시예에서의 본딩 와이어(110)는 칩(100)과 리드(120)들을 연결할 여분의 공간이 필요했으나 상기 솔더범퍼(510)는 여분의 공간이 필요없으므로 상기 패키지(1500)의 두께 및 크기는 더 작아진다. 그러므로 상기 몰딩재(105)의 두께는 0.5um부터 1.2um까지의 범위로 형성될 수 있다. 상기 솔더범퍼(510)는 Pb와 Sn의 합금, Sn 및 Au으로 이루어진 물질군 중에서 선택된 어느 하나의 재료를 사용하는 것이 바람직하고, 상기 솔더범퍼(510)의 직경은 50um부터 500um까지의 범위인 것이 바람직하다.
상기 몰딩재(105)는 상기 리드들의 홈부 외면 일부(121a)가 외부에 돌출되고, 상기 칩(100)의 배면이 외부에 노출되도록 상기 리드(120)들, 칩(100) 및 솔더 범퍼(510)들을 몰딩시켜 패키지화 한다. 상기 칩(100)은 배면이 상기 몰딩재(105)의 밖으로 노출되어 있으므로 상기 칩(100) 작동시 상기 칩(100) 내부에서 발생하는 열은 손쉽게 외부로 발산될 수 있다. 그러므로 상기 패키지(1500)의 열적 성능은 더 좋아진다.
도 8a는 본 발명의 제4실시예에 따른 전력용 반도체 패키지(1600)의 평면도를 도시한 것이고, 도 8b는 상기 전력용 반도체 패키지(1600)의 배면도를 도시한 것이며, 도 8c는 도 8a의 A-A'선을 따라 자른 단면도를 도시한 것이다. 제4실시예에 따른 상기 패키지(1600)는 상술한 제1실시예의 전력용 반도체 패키지(1000)와 비교하여 볼때 리드(620)들의 홈부 및 접착제(615)에 있어서 가장 큰 차이가 난다. 또한 이로 인해 도출되는 효과도 다르다. 아래에서는 차이점을 중심으로 설명한다.
상기 패키지(1600)는 다운 셋 형상의 홈부(621)가 있는 복수개의 리드(620)들, 배면이 상기 리드(620)들의 홈부 내면을 향하도록 리드(620)들 위에 탑재된 칩(100), 상기 리드(620)들과 상기 칩(100)을 접착시키는 평판접착제(615), 상기 리드(620)들과 상기 칩(100)을 전기적으로 연결시키는 복수개의 본딩와이어(110)들 및 몰딩재(105)로 구성된다.
상기 리드(620)들은 리드들의 홈부(121) 내면이 칩을 향하도록 상기 칩(100)의 테두리를 따라 배열되어 있다. 상기 리드(620)들의 두께, 재료 및 배열구조는 제1실시예를 참조한다.
상기 리드(620)들의 한 부분에는 움푹 들어간 다운 셋 형상의 홈부(621)가 형성되어 있다. 상기 홈부 외부 일부는(621a)는 상기 패키지(1600)가 보드(미도시)에 실장될때 상기 보드와 접촉되는 부분이다. 실제적으로 상기 다운 셋 형상은 리드프레임 제조 공정시 손쉽게 가공이 가능하므로 제1실시예에서의 리드프레임보다 제조 단가를 줄일 수 있는 잇점이 있다. 상기 홈부 내면의 깊이는 50um부터 375um까지의 범위인 것이 바람직하고, 상기 홈부 외면 일부(621a)는 다운 셋 형상의 외부 바닥면이고 상기 홈부 외면 일부(621a)는 표면에 형성된 도금막(625)을 더 구비하는 것이 바람직하다. 상기 도금막(625)은 Sn과Pb의 합금, Sn, Ni 및 Ni과Pd의 다층막으로 이루어진 물질군 중에서 선택된 어느 하나의 재료를 사용하는 것이 바람직하다. 또한, 상기 도금막(625)의 두께는 5um부터 25um범위인 것이 바람직하다.
상기 본딩와이어(110)는 리드(620)들의 일단과 상기 칩(100) 상면의 본딩패드(101)들을 전기적으로 연결시키는 역할을 하는 것으로서, 금선을 사용하는 것이바람직하다.
상기 평판접착제(615)는 리드(620)들과 칩(100) 배면의 전면을 접착시키는 역할을 하는 것으로서, 제2실시예의 평판접착제(315)와 동일 두께 및 동일 재질을 사용하는 것이 바람직하다. 상기 평판접착제(615)를 사용함으로써 상기 패키지(1600)는 열적 성능이 좋아지고 패키지 크기가 작아진다.
상기 몰딩재(105)는 상기 리드들의 홈부 외면 일부(621a)가 외부에 노출되도록 상기 리드(620)들, 평판접착제(615) 및 본딩와이어(110)들을 몰딩시켜 패키지화 한다. 상기 몰딩재(105)의 두께는 0.5mm부터 1.5mm의 범위로 형성될 수 있다.
도 9a는 본 발명의 제5실시예에 따른 전력용 반도체 패키지(1700)의 단면을 나타낸 것이고, 도 9b는 도 9a의 A부분을 확대한 확대도이며, 도 9c는 안착홈의 변형예이다.
제5실시예에 따른 상기 패키지(1700)는 다운 셋 형상의 홈부(721)가 있는 복수개의 리드(720)들, 본드패드(101)가 있는 상면이 상기 리드(720)들의 홈부 내면을 향하도록 리드(720)들 위에 탑재된 칩(100), 상기 리드(720)들의 홈부 내면에 삽입되고 상기 리드(720)들과 상기 칩 상면의 본딩패드(101)들을 전기적으로 연결시키는 복수개의 솔더 범퍼(510)들 및 몰딩재(105)로 구성된다. 이하, 상기 패키지(1700)를 상술한 제4실시예의 패키지(1600)와 비교하여 그 구성 및 작용등이 다른 점을 중심으로 설명한다.
상기 리드(720)들의 일부분에는 홈부(721)가 형성되어 있고 상기 홈부(721)는 다운 셋 형상이며 상기 홈부(721) 내부 바닥면에는 안착홈(721b)이 패여 있다.상기 리드(720)들의 두께, 재료 및 배열구조는 제1실시예를 참조한다. 상기 홈부(721)의 내부면 깊이는 50um부터 375um까지의 범위인 것이 바람직하다.
상기 안착홈(721b)은 상기 솔더 범퍼(510)들이 쉽게 안착되도록 하기 위한 것이다. 상기 안착홈(721b)은 제작방법에 따라 그 형상이 달라질 수 있다. 즉, 상기 리드(720)들을 에칭타입으로 제작할 경우 상기 안착홈(721b)의 단면 형상은 호의 형상인 것이 바람직하다. 그러나 상기 리드(720)들이 스탬핑 타입으로 제작될 경우 상기 안착홈(721b)의 단면이 호 형상이 되기는 어렵다. 도 9c는 스탬핑 타입으로 상기 리드(720)들을 제작했을때의 단면을 도시한 도면으로서, 상기 안착홈(721b)의 형상은 평면에서 보았을때 역원뿔, 별표등 다양한 모양으로 만들 어질 수 있다. 상기 안착홈(721b)의 깊이는 60um에서 300um까지의 범위인 것이 바람직하다.
상기 안착홈(721b)은 표면에 메탈층(750)을 더 구비하는 것이 바람직하고, 상기 홈부 외면 일부(721a)는 표면에 도금막(625)을 더 구비하는 것이 바람직하다. 상기 메탈층(750)의 재료 및 두께는 제3실시예를 참조하고, 상기 도금막(625)의 재료 및 두께는 제4실시예를 참조한다.
상기 칩(100)에서 본딩패드(1010)가 있는 상면은 리드(720)들의 홈부 내면을 향하고 배면은 패키지(1700) 외부로 노출되어 있다. 그러므로 상기 칩(100) 내부에서 발생하는 열은 손쉽게 외부로 발산할 수가 있어서, 상기 패키지(1700)의 열적 성능이 좋아진다.
상기 솔더범퍼(510)들은 칩(100)과 리드(720)들간의 연결거리를 짧게 한다.따라서, 상기 패키지(1700)의 전기적 성능(electrical performance)이 향상되고, 상기 패키지(1700)의 크기도 더 작아진다. 상기 솔더범퍼(510)들의 직경 및 재료는 상술한 제3실시예를 참조한다.
상기 몰딩재(105)는 상기 리드들의 홈부 외면 일부(721a) 및 상기 칩(100)의 배면이 패키지(1700) 외부에 노출되도록 상기 리드(720)들, 칩(100) 및 솔더 범퍼(510)들을 몰딩시켜 패키지화 한다. 상기 몰딩재(105)의 두께는 0.5mm부터 1.5mm의 범위인 것이 바람직하다.
상술한 바에 따른, 본 발명은 리드들의 홈부 및 너빈에 의하여, 솔더 조인트 신뢰성을 증가 시킬수 있다. 또한, 칩의 배면을 리드들에 접촉시키거나 패키지 외부로 노출시킴으로써, 열적 성능을 좋게 한다. 그리고, 칩이 놓이는 다이패드가 필요없으므로 패키지 크기를 줄일 수 있으며, 블록 몰드 타입으로 몰딩공정을 진행한 후 패키지를 개별화 시킬때 발생하는 버(burr)가 없도록 소잉을 할 수 있다.

Claims (33)

  1. 내면이 칩을 향하는 움푹 들어간 홈부를 구비하고, 상기 칩의 테두리를 따라 배열된 복수개의 리드들;
    상기 리드들 위에 탑재된 칩;
    상기 리드들과 상기 칩 상면의 본딩패드들을 전기적으로 연결시키는 복수개의 전도성 매체들; 및
    상기 리드들의 홈부 외면 일부가 외부에 노출되도록 상기 리드들, 칩 및 전도성 매체들을 몰딩시키는 몰딩재를 포함하는 것을 특징으로 하는 전력용 반도체 패키지.
  2. 제1 항에 있어서,
    상기 칩과 상기 리드들을 접착시키는 접착제를 더 구비하는 것을 특징으로 하는 전력용 반도체 패키지.
  3. 제2 항에 있어서,
    상기 접착제는 상기 리드들의 홈부 내면에 삽입되는 너빈들인 것을 특징으로 하는 전력용 반도체 패키지.
  4. 제2 항에 있어서,
    상기 접착제는 상기 칩 배면의 전면을 접착시키는 평판 접착제인 것을 특징으로 하는 전력용 반도체 패키지.
  5. 제4 항에 있어서,
    상기 평판접착제는 Silica, AlN 및 Al2O3로 이루어진 물질군 중에서 선택된 어느 하나의 재료를 사용하는 것을 특징으로 하는 전력용 반도체 패키지.
  6. 제1 항에 있어서,
    상기 전도성 매체들은 본딩와이어 또는 솔더범퍼인 것을 특징으로 하는 전력용 반도체 패키지.
  7. 제1 항에 있어서,
    상기 리드들의 배열구조는 평행구조 또는 사각형구조인 것을 특징으로 하는 전력용 반도체 패키지.
  8. 제1 항에 있어서,
    상기 홈부의 형상은 반구형인 것을 특징으로 하는 전력용 반도체 패키지.
  9. 제8 항에 있어서,
    상기 홈부 외면 일부가 외부에 노출되는 높이는 20um에서 300um의 범위인 것을 특징으로 하는 전력용 반도체 패키지.
  10. 제8 항에 있어서,
    상기 리드들의 홈부 외면 일부는 표면에 형성된 도금막을 더 구비하는 것을 특징으로 하는 전력용 반도체 패키지.
  11. 제10 항에 있어서,
    상기 도금막은 Sn과Pb의 합금 및 납을 포함하지 않는 도금물질 중에서 선택된 어느 하나의 재료를 사용하는 것을 특징으로 하는 전력용 반도체 패키지.
  12. 제8 항에 있어서,
    상기 반구의 직경은 100um에서 500um인 것을 특징으로 하는 전력용 반도체 패키지.
  13. 제8 항에 있어서,
    상기 홈부 내면은 표면에 형성된 메탈층을 더 구비하는 것을 특징으로 하는 전력용 반도체 패키지.
  14. 제13 항에 있어서,
    상기 메탈층은 Ni 및 Ni과 Sn의 합금 중 선택된 어느 하나의 재료를 사용하는 것을 특징으로 하는 전력용 반도체 패키지.
  15. 제13 항에 있어서,
    상기 메탈층의 두께는 4um부터 15um의 범위인 것을 특징으로 하는 전력용 반도체 패키지.
  16. 제1 항에 있어서,
    상기 홈부의 형상은 다운 셋 형상인 것을 특징으로 하는 전력용 반도체 패키지.
  17. 제16 항에 있어서,
    상기 홈부 내부 바닥면에는 상기 전도성 매체들을 안착시키는 안착홈이 더 형성되어 있는 것을 특징으로 하는 전력용 반도체 패키지.
  18. 제17 항에 있어서,
    상기 안착홈은 표면에 메탈층을 더 구비하는 것을 특징으로 하는 전력용 반도체 패키지.
  19. 제18 항에 있어서,
    상기 메탈층은 Ni 및 Ni과 Sn의 합금 중 선택된 어느 하나의 재료를 사용하는 것을 특징으로 하는 전력용 반도체 패키지.
  20. 제18 항에 있어서,
    상기 메탈층의 두께는 4um부터 15um의 범위인 것을 특징으로 하는 전력용 반도체 패키지.
  21. 제17 항에 있어서,
    상기 안착홈의 단면 형상은 호의 형상인 것을 특징으로 하는 전력용 반도체 패키지.
  22. 제17 항에 있어서,
    상기 안착홈의 깊이는 60um에서 300um까지의 범위인 것을 특징으로 하는 전력용 반도체 패키지.
  23. 제16 항에 있어서,
    상기 홈부 내면의 깊이는 50um부터 375um까지의 범위인 것을 특징으로 하는 전력용 반도체 패키지.
  24. 제16 항에 있어서,
    상기 홈부 외면 일부는 표면에 형성된 도금막을 더 구비하는 것을 특징으로 하는 전력용 반도체 패키지.
  25. 제24 항에 있어서,
    상기 도금막은 Sn과Pb의 합금, Sn, Ni 및 Ni과Pd의 다층막으로 이루어진 물질군 중에서 선택된 어느 하나의 재료를 사용하는 것을 특징으로 하는 전력용 반도체 패키지.
  26. 내면이 칩을 향하는 움푹 들어간 반구 형상의 홈부를 구비하고 상기 칩의 테두리를 따라 배열된 복수개의 리드들;
    배면이 상기 리드들의 홈부 내면을 향하도록 상기 리드들 위에 탑재된 칩;
    상기 리드들과 상기 칩을 접착시키는 접착제;
    상기 리드들과 상기 칩 상면의 본딩패드들을 전기적으로 연결시키는 본딩와이어들; 및
    상기 리드들의 홈부 외면 일부가 외부에 돌출되도록 상기 리드들, 칩, 접착제 및 본딩와이어들을 몰딩시키는 몰딩재를 포함하는 것을 특징으로 하는 전력용 반도체 패키지.
  27. 제26 항에 있어서,
    상기 몰딩재의 두께는 0.7um부터 1.5um까지의 범위인 것을 특징으로 하는 전력용 반도체 패키지.
  28. 내면이 칩을 향하는 움푹 들어간 반구 형상의 홈부를 구비하고 상기 칩의 테두리를 따라 배열된 복수개의 리드들;
    본딩패드가 있는 상면이 상기 리드들의 홈부 내면을 향하도록 상기 리드들 위에 탑재된 칩;
    상기 리드들의 홈부 내면에 삽입되고, 상기 리드들과 상기 칩 상면의 본딩패드들을 전기적으로 연결시키는 복수개의 솔더 범퍼들; 및
    상기 리드들의 홈부 외면 일부가 외부에 돌출되고, 상기 칩의 배면이 외부에 노출되도록 상기 리드들, 칩 및 솔더 범퍼들을 몰딩시키는 몰딩재를 포함하는 것을 특징으로 하는 전력용 반도체 패키지.
  29. 제28 항에 있어서,
    상기 몰딩재의 두께는 0.5um부터 1.2um까지의 범위인 것을 특징으로 하는 전력용 반도체 패키지.
  30. 내면이 칩을 향하는 움푹 들어간 다운 셋 형상의 홈부를 구비하고 상기 칩의 테두리를 따라 배열된 복수개의 리드들;
    배면이 상기 리드들의 홈부 내면을 향하도록 상기 리드들위에 탑재된 칩;
    상기 리드들과 상기 칩을 접착시키는 평판접착제;
    상기 리드들과 상기 칩 상면의 본딩패드들을 전기적으로 연결시키는 복수개의 본딩와이어들; 및
    상기 리드들의 홈부 외면 일부가 외부에 노출되도록 리드들, 평판접착제 및 본딩와이어들을 몰딩시키는 몰딩재를 포함하는 것을 특징으로 하는 전력용 반도체 패키지.
  31. 제30 항에 있어서,
    상기 몰딩재의 두께는 0.5mm부터 1.5mm의 범위인 것을 특징으로 하는 전력용반도체 패키지.
  32. 내면이 칩을 향하는 움푹 들어간 다운셋 형상의 홈부를 구비하고 상기 칩의 테두리를 따라 배열된 복수개의 리드들;
    본딩패드가 있는 상면이 상기 리드들의 홈부 내면을 향하도록 상기 리드들 위에 탑재된 칩;
    상기 리드들의 홈부 내면에 삽입되고, 상기 리드들과 상기 칩 상면의 본딩패드들을 전기적으로 연결시키는 복수개의 솔더 범퍼들; 및
    상기 리드들의 홈부 외면 일부 및 상기 칩의 배면이 외부에 노출되도록 상기 리드들, 칩 및 솔더 범퍼들을 몰딩시키는 몰딩재를 포함하는 것을 특징으로 하는 전력용 반도체 패키지.
  33. 제32 항에 있어서,
    상기 홈부 내부 바닥면에는 상기 솔더 범퍼들을 안착시키는 안착홈이 더 형성되어 있는 것을 특징으로 하는 전력용 반도체 패키지.
KR10-2000-0078538A 2000-12-19 2000-12-19 얇고 작은 크기의 전력용 반도체 패키지 KR100374629B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2000-0078538A KR100374629B1 (ko) 2000-12-19 2000-12-19 얇고 작은 크기의 전력용 반도체 패키지
US09/896,120 US6621152B2 (en) 2000-12-19 2001-07-02 Thin, small-sized power semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0078538A KR100374629B1 (ko) 2000-12-19 2000-12-19 얇고 작은 크기의 전력용 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20020049381A true KR20020049381A (ko) 2002-06-26
KR100374629B1 KR100374629B1 (ko) 2003-03-04

Family

ID=19703261

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0078538A KR100374629B1 (ko) 2000-12-19 2000-12-19 얇고 작은 크기의 전력용 반도체 패키지

Country Status (2)

Country Link
US (1) US6621152B2 (ko)
KR (1) KR100374629B1 (ko)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6975512B1 (en) * 2002-10-31 2005-12-13 Altera Corporation Thermally enhanced heat sink BGA package
KR101091896B1 (ko) * 2004-09-04 2011-12-08 삼성테크윈 주식회사 플립칩 반도체 패키지 및 그 제조방법
US7439100B2 (en) * 2005-08-18 2008-10-21 Semiconductor Components Industries, L.L.C. Encapsulated chip scale package having flip-chip on lead frame structure and method
JP2007063333A (ja) * 2005-08-29 2007-03-15 Nippon Steel Chem Co Ltd 半導体素子固定用フィルム状接着剤、それを用いた半導体装置、及び、その半導体装置の製造方法
US7285849B2 (en) * 2005-11-18 2007-10-23 Fairchild Semiconductor Corporation Semiconductor die package using leadframe and clip and method of manufacturing
US20090057852A1 (en) * 2007-08-27 2009-03-05 Madrid Ruben P Thermally enhanced thin semiconductor package
US7371616B2 (en) * 2006-01-05 2008-05-13 Fairchild Semiconductor Corporation Clipless and wireless semiconductor die package and method for making the same
US20070164428A1 (en) * 2006-01-18 2007-07-19 Alan Elbanhawy High power module with open frame package
US7868432B2 (en) * 2006-02-13 2011-01-11 Fairchild Semiconductor Corporation Multi-chip module for battery power control
US20070200253A1 (en) * 2006-02-28 2007-08-30 Gogoi Bishnu P Electronic assembly and method for forming the same
US7768075B2 (en) 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
US7405106B2 (en) * 2006-05-23 2008-07-29 International Business Machines Corporation Quad flat no-lead chip carrier with stand-off
US7656024B2 (en) 2006-06-30 2010-02-02 Fairchild Semiconductor Corporation Chip module for complete power train
US7564124B2 (en) * 2006-08-29 2009-07-21 Fairchild Semiconductor Corporation Semiconductor die package including stacked dice and heat sink structures
US8106501B2 (en) 2008-12-12 2012-01-31 Fairchild Semiconductor Corporation Semiconductor die package including low stress configuration
US7768105B2 (en) * 2007-01-24 2010-08-03 Fairchild Semiconductor Corporation Pre-molded clip structure
US7821116B2 (en) * 2007-02-05 2010-10-26 Fairchild Semiconductor Corporation Semiconductor die package including leadframe with die attach pad with folded edge
KR101391925B1 (ko) * 2007-02-28 2014-05-07 페어차일드코리아반도체 주식회사 반도체 패키지 및 이를 제조하기 위한 반도체 패키지 금형
KR101489325B1 (ko) * 2007-03-12 2015-02-06 페어차일드코리아반도체 주식회사 플립-칩 방식의 적층형 파워 모듈 및 그 파워 모듈의제조방법
US7675131B2 (en) * 2007-04-05 2010-03-09 Micron Technology, Inc. Flip-chip image sensor packages and methods of fabricating the same
US7659531B2 (en) * 2007-04-13 2010-02-09 Fairchild Semiconductor Corporation Optical coupler package
US7683463B2 (en) * 2007-04-19 2010-03-23 Fairchild Semiconductor Corporation Etched leadframe structure including recesses
US7902657B2 (en) 2007-08-28 2011-03-08 Fairchild Semiconductor Corporation Self locking and aligning clip structure for semiconductor die package
US7737548B2 (en) 2007-08-29 2010-06-15 Fairchild Semiconductor Corporation Semiconductor die package including heat sinks
US20090057855A1 (en) * 2007-08-30 2009-03-05 Maria Clemens Quinones Semiconductor die package including stand off structures
US20090140266A1 (en) * 2007-11-30 2009-06-04 Yong Liu Package including oriented devices
US7589338B2 (en) * 2007-11-30 2009-09-15 Fairchild Semiconductor Corporation Semiconductor die packages suitable for optoelectronic applications having clip attach structures for angled mounting of dice
KR20090062612A (ko) * 2007-12-13 2009-06-17 페어차일드코리아반도체 주식회사 멀티 칩 패키지
US7781872B2 (en) * 2007-12-19 2010-08-24 Fairchild Semiconductor Corporation Package with multiple dies
US20090166826A1 (en) * 2007-12-27 2009-07-02 Janducayan Omar A Lead frame die attach paddles with sloped walls and backside grooves suitable for leadless packages
US8106406B2 (en) 2008-01-09 2012-01-31 Fairchild Semiconductor Corporation Die package including substrate with molded device
US7791084B2 (en) 2008-01-09 2010-09-07 Fairchild Semiconductor Corporation Package with overlapping devices
US7626249B2 (en) * 2008-01-10 2009-12-01 Fairchild Semiconductor Corporation Flex clip connector for semiconductor device
US20090194856A1 (en) * 2008-02-06 2009-08-06 Gomez Jocel P Molded package assembly
KR101524545B1 (ko) * 2008-02-28 2015-06-01 페어차일드코리아반도체 주식회사 전력 소자 패키지 및 그 제조 방법
US7768108B2 (en) 2008-03-12 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die package including embedded flip chip
US8018054B2 (en) * 2008-03-12 2011-09-13 Fairchild Semiconductor Corporation Semiconductor die package including multiple semiconductor dice
KR101519062B1 (ko) * 2008-03-31 2015-05-11 페어차일드코리아반도체 주식회사 반도체 소자 패키지
US20090278241A1 (en) * 2008-05-08 2009-11-12 Yong Liu Semiconductor die package including die stacked on premolded substrate including die
US7911180B2 (en) * 2008-07-31 2011-03-22 GM Global Technology Operations LLC Single-phase phase locked loop suitable for use in a hybrid vehicle charging system and method for charging a hybrid vehicle from a single-phase power source
US8193618B2 (en) 2008-12-12 2012-06-05 Fairchild Semiconductor Corporation Semiconductor die package with clip interconnection
US7973393B2 (en) * 2009-02-04 2011-07-05 Fairchild Semiconductor Corporation Stacked micro optocouplers and methods of making the same
US8222718B2 (en) * 2009-02-05 2012-07-17 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
US8421204B2 (en) 2011-05-18 2013-04-16 Fairchild Semiconductor Corporation Embedded semiconductor power modules and packages
KR20150002077A (ko) * 2013-06-28 2015-01-07 삼성전자주식회사 파워 반도체 모듈
CN109392245B (zh) 2016-01-22 2021-08-31 京瓷株式会社 电子部件收纳用封装体、多连片布线基板、电子装置以及电子模块

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656550A (en) * 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
KR0157284B1 (ko) * 1995-05-31 1999-02-18 김광호 솔더 볼 장착홈을 갖는 인쇄 회로 기판과 이를 사용한 볼 그리드 어레이 패키지
JP3294740B2 (ja) * 1995-07-31 2002-06-24 富士通株式会社 半導体装置
JPH0945805A (ja) * 1995-07-31 1997-02-14 Fujitsu Ltd 配線基板、半導体装置及び半導体装置を配線基板から取り外す方法並びに半導体装置の製造方法
KR100206910B1 (ko) 1996-06-14 1999-07-01 구본준 반도체 패키지의 디플래쉬 방법
JPH10270496A (ja) * 1997-03-27 1998-10-09 Hitachi Ltd 電子装置、情報処理装置、半導体装置並びに半導体チップの実装方法
US6040702A (en) * 1997-07-03 2000-03-21 Micron Technology, Inc. Carrier and system for testing bumped semiconductor components
US6448665B1 (en) * 1997-10-15 2002-09-10 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
SG88741A1 (en) * 1998-09-16 2002-05-21 Texas Instr Singapore Pte Ltd Multichip assembly semiconductor
US6426642B1 (en) * 1999-02-16 2002-07-30 Micron Technology, Inc. Insert for seating a microelectronic device having a protrusion and a plurality of raised-contacts
KR100960739B1 (ko) * 1999-02-26 2010-06-01 텍사스 인스트루먼츠 인코포레이티드 열적으로 향상된 반도체 볼 그리드 어레이 디바이스 및 그제조 방법

Also Published As

Publication number Publication date
US6621152B2 (en) 2003-09-16
US20020074634A1 (en) 2002-06-20
KR100374629B1 (ko) 2003-03-04

Similar Documents

Publication Publication Date Title
KR100374629B1 (ko) 얇고 작은 크기의 전력용 반도체 패키지
US8836101B2 (en) Multi-chip semiconductor packages and assembly thereof
US6330158B1 (en) Semiconductor package having heat sinks and method of fabrication
JP3420057B2 (ja) 樹脂封止型半導体装置
US7511361B2 (en) DFN semiconductor package having reduced electrical resistance
US20050051877A1 (en) Semiconductor package having high quantity of I/O connections and method for fabricating the same
JP2907186B2 (ja) 半導体装置、その製造方法
WO2006074312A2 (en) Dual flat non-leaded semiconductor package
US20040262752A1 (en) Semiconductor device
JP2593702B2 (ja) 半導体装置の製造方法
JP2651427B2 (ja) 半導体装置の製造方法
CN215183913U (zh) 四方扁平无引线封装结构
JP2819282B2 (ja) 半導体パッケージおよびその製造方法
US10840172B2 (en) Leadframe, semiconductor package including a leadframe and method for forming a semiconductor package
JP2000150725A (ja) 半導体装置およびその製造方法
JP2000196005A (ja) 半導体装置
KR102340866B1 (ko) 반도체 패키지 및 그 제조 방법
KR19990086280A (ko) 반도체 패키지
KR100881979B1 (ko) 반사판을 갖는 전력용 엘이디 칩 패키지 및 그 제조방법
KR100252862B1 (ko) 반도체 패키지 및 그의 제조방법
KR100708887B1 (ko) 리드 프레임이 포함된 칩 적층 패키지 소자
JPH11354673A (ja) 半導体装置
KR100481927B1 (ko) 반도체패키지및그제조방법
JPS60136344A (ja) 半導体装置
JP2006032773A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130125

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20131217

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20141222

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee