KR100881979B1 - 반사판을 갖는 전력용 엘이디 칩 패키지 및 그 제조방법 - Google Patents

반사판을 갖는 전력용 엘이디 칩 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR100881979B1
KR100881979B1 KR1020060137631A KR20060137631A KR100881979B1 KR 100881979 B1 KR100881979 B1 KR 100881979B1 KR 1020060137631 A KR1020060137631 A KR 1020060137631A KR 20060137631 A KR20060137631 A KR 20060137631A KR 100881979 B1 KR100881979 B1 KR 100881979B1
Authority
KR
South Korea
Prior art keywords
lead frame
led chip
package
reflector
manufacturing
Prior art date
Application number
KR1020060137631A
Other languages
English (en)
Other versions
KR20080062175A (ko
Inventor
김용대
Original Assignee
(주)엘케이전자
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)엘케이전자 filed Critical (주)엘케이전자
Priority to KR1020060137631A priority Critical patent/KR100881979B1/ko
Publication of KR20080062175A publication Critical patent/KR20080062175A/ko
Application granted granted Critical
Publication of KR100881979B1 publication Critical patent/KR100881979B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Device Packages (AREA)

Abstract

본 발명은 반사판(reflector cup)을 갖는 전력용 LED(Light Emittion Diode) 칩 패키지 및 그 제조방법에 관한 것으로, LED 칩 프레임의 두께를 이용하여 자체적으로 반사판을 만들어 일체화시킨 LED 칩 패키지 및 그 제조방법에 관한 것이다.
본 발명의 반사판을 갖는 전력용 LED 칩 패키지 제조방법은, 반사판을 갖는리드 프레임을 형성하고, 상기 리드 프레임의 상면에 은을 도금하는 제1공정; 상기 은이 도금된 리드 프레임 상에 하프 에칭을 하는 제2공정; 상기 하프 에칭된 리드 프레임 상에 LED 칩과 제너 다이오드 칩을 패키지로 부착하고, 골드 와이어를 본딩하는 제3공정; 상기 LED 칩과 제너 다이오드 칩이 부착되고 골드 와이어가 본딩된 리드 프레임 상에 충진제를 도포하는 제4공정; 상기 충진제가 도포된 리드 프레임 상에 수지 봉합부를 형성하는 제5공정; 및 상기 수지 봉합부가 형성된 리드 프레임 상의 LED 칩의 패키지를 낱개로 분리시키는 제6공정;을 포함한다.
반사판, LED, 에칭, EMC, 골드 와이어

Description

반사판을 갖는 전력용 엘이디 칩 패키지 및 그 제조방법{The package of power light emitting diode chip with reflector cup and manufacturing method thereof}
도 1은 종래의 LED 장치의 제1실시예이다.
도 2는 종래의 LED 장치의 제2실시예이다.
도 3은 도 2의 리드 프레임과 PPA 사출물 사이에 액상의 실리콘 수지를 이용하여 개별적으로 성형을 완료한 단면도이다.
도 4a 내지 도 4e는 본 발명의 반사판을 갖는 전력용 LED 칩 패키지 제조방법의 공정도이다.
본 발명은 반사판(reflector cup)을 갖는 전력용 LED(Light Emittion Diode) 칩 패키지 및 그 제조방법에 관한 것으로, LED 칩 프레임의 두께를 이용하여 자체적으로 반사판을 만들어 일체화시킨 엘이디 칩 패키지 및 그 제조방법에 관한 것이 다.
도 1은 종래의 LED 장치의 제1실시예이다. 도 1에 도시된 바와 같이, 금속 박판으로 이루어진 리드 프레임(lead frame, 3)에 수지 성형(resin molding)이 되어 있고, 이 리드 프레임(3) 상에 LED 칩이 탑재되어 있는 LED 장치가 있다. 더 상세하게는, 깔때기 형태의 요부(2)가 성형 수지(1) 위에 형성되어 있고, 리드 프레임(3)은 요부(2)의 저면에 묻혀있다. 그리고, LED 칩이 리드 프레임(3) 상에 탑재되어 금속 세션의 와이어 본딩에 의해 리드 프레임(3)의 단자부(5)에 연결되어 있다.
이와 같은 예에서는, 리드 프레임(3)을 성형하기 위한 금형과, 수지를 성형하기 위한 금형에 대한 비용 증가가 생긴다. 또한, 성형된 수지(1) 상에 균일한 두께의 금속을 도금하는 어려움도 따른다. 그리하여, LED 장치로부터 방출되는 빛의 반사효율이 떨어진다.
도 2는 종래의 LED 장치의 제2실시예이고, 도 3은 도 2의 리드 프레임과 PPA 사출물 사이에 액상의 실리콘 수지를 이용하여 개별적으로 성형을 완료한 단면도이다. 도 2와 같이 리드 프레임(10)과 그 위에 형성된 양쪽의 PPA 사출물(20a, 20b) 사이에 도 3과 같이 LED 칩(30)과 골드 와이어(40a, 40b)를 형성한 후, 액상의 실리콘 수지(50)를 이용하여 성형함으로써 제조되는 LED 장치가 있다.
이와 같은 예에서는, 리드 프레임(10) 상에 별도로 반사판을 형성하도록 PPA를 이용한 사출물의 구조를 갖는 형태로서, PPA의 고비용 및 반사율의 저하를 가져온다.
이에 본 발명은 상기 문제점을 해결하기 위한 것으로써, 원하는 LED 칩 크기별로 재료가 상이하지 않으면서도 반사율이 월등하고, 재료비가 저렴하며, 제조공정이 간단한 반사판을 제작할 수 있게 하는 전력용 엘이디 칩 패키지 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 반사판을 갖는 리드 프레임을 형성하고, 상기 리드 프레임의 상면에 은을 도금하는 제1공정; 상기 은이 도금된 리드 프레임 상에 하프 에칭을 하는 제2공정; 상기 하프 에칭된 리드 프레임 상에 LED 칩과 제너 다이오드 칩을 패키지로 부착하고, 골드 와이어를 본딩하는 제3공정; 상기 LED 칩과 제너 다이오드 칩이 부착되고 골드 와이어가 본딩된 리드 프레임 상에 충진제를 도포하는 제4공정; 상기 충진제가 도포된 리드 프레임 상에 수지 봉합부를 형성하는 제5공정; 및 상기 수지 봉합부가 형성된 리드 프레임 상의 LED 칩의 패키지를 낱개로 분리시키는 제6공정;을 포함하는 반사판을 갖는 전력용 LED 칩 패키지 제조방법을 제시한다.
또한, 본 발명은 반사판을 갖되, 상면에는 은이 도금되고 하프 에칭되는 리드 프레임; 상기 하프 에칭된 리드 프레임 상에 패키지로 부착되고, 골드 와이어가 본딩된 LED 칩과 제너 다이오드 칩; 상기 LED 칩과 제너 다이오드 칩이 부착되고 골드 와이어가 본딩된 리드 프레임 상에 도포된 충진제; 및 상기 충진제가 도포된 리드 프레임 상에 형성된 수지 봉합부;를 포함하는 반사판을 갖는 전력용 LED 칩 패키지를 제시한다.
이하, 본 발명을 도면을 통하여 상세히 설명하기로 한다.
도 4a 내지 도 4e는 본 발명의 반사판을 갖는 전력용 LED 칩 패키지 제조방법의 공정도이다. 도 4a 내지 도 4e에 도시된 바와 같이, 반사판을 갖는 전력용 LED 칩 패키지 제조방법은 다음과 같다.
먼저, 도 4a는 리드 프레임이 배치된 평면도인데, 도 4b와 같이 반사판(300)을 갖되, 구리(Cu)와 니켈(Ni)의 합금으로 리드 프레임(lead frame, 100)을 형성하고, 리드 프레임(100)의 상면에 은(AG)을 도금한다. 리드 프레임(100)의 재질은 COPPER계열로 한다. 리드 프레임(100)은 이후의 공정에서 LED 칩(200) 및 제너 다이오드 칩(도시되지 않음)을 에폭시(epoxy)를 이용하여 골드 와이어(gold wire)로 연결하기 위한 구조로 되어 있고, 전력용 LED 칩(200)에서 발열되는 열을 방출하기 위한 원 소재이다. 그리고, 반사판(300)을 설계할 때, 최대 효율과 방출되는 광의 각도를 설계 목적에 맞게 하여야 한다. 즉, 광의 효율을 최대로 하기 위해서는 반사판(300)의 경사와 깊이도 중요하지만, LED 칩(200)과 비교할 때 반사판(300)의 면적이 최대한 적어야 한다. 이것은 반사판(300)이 커질수록 광의 이동경로가 길어지게 되고, 이로 인하여 광의 최적 전력은 적어지기 때문이다.
이후, 상기 은이 도금된 리드 프레임(100) 상에 하프 에칭(half etching)을 한다. 하프 에칭(half etching)은 자체적으로 리드 프레임(100)의 두께를 이용하는 것으로, 상기 리드 프레임(100)의 하면에는 포토레지스트(미도시)가 입혀지되, 리드 프레임(100)의 하면 중심부에만 포토레지스트(미도시)를 도포시키지 않음으로써, 노광 및 현상을 거쳐 리드 프레임(100) 내측에 소정의 공간이 형성되도록 한다.
즉, 상기 리드 프레임(100)의 하면 중 포토레지스트(미도시)가 도포되지 않은 중심부에만 에칭(Etching)이 이루어져 상기 리드 프레임(100)의 하면 중심부로부터 내측에 이르기까지 공간이 형성되어지게 된다.
이후, 도 4b와 같이 상기 하프 에칭된 리드 프레임(100) 상에 LED 칩(200)과 제너 다이오드(zener diode) 칩(도시되지 않음)을 패키지로 부착하고, 골드 와이어(400a, 400b)를 본딩(bonding)한다. 골드 와이어(400a, 400b)의 본딩은 LED 칩(200) 및 제너 다이오드 칩과 전기적으로 도통하기 위한 것이다.
이후, 도 4c와 같이 상기 LED 칩(200)과 제너 다이오드 칩이 부착되고 골드 와이어(400a, 400b)가 본딩된 리드 프레임(100) 상에 충진제(500)를 도포한다. 상기 충진제(500)는 액상의 실리콘(silicon) 수지와 옐로우(yellow) 인광물질(phosphor)이다. 이 공정은 백색의 LED 칩(200)을 제조하기 위한 것이다.
이후, 도 4d와 같이 상기 충진제(500)가 도포된 리드 프레임(100) 상에 이송 성형(transfer mold)을 이용하여 수지 봉합부(700)를 형성한다. 수지 봉합부(700)는 리드 프레임(100), LED 칩(200), 제너 다이오드 칩 및 골드 와이어(400a, 400b)를 보호하기 위한 베이스 플레이트(base plate), 드라이브 플레이트(drive plate), 이젝트 플레이트(eject plate) 및 필요한 형상을 얻고자 하는 캐비티 블록(cavity block)으로 구성된 금형이다. 이 공정은 액상의 에폭시 수지 대신에 필요한 양만큼 계산되어 타블레이트된(tabulated) 회로보호용 봉지재(Epoxy Molding Compound, EMC, 600)를 사용하여 각각의 캐비티에 주입한 후, 온도와 압력을 조절하여 성형을 마치는 것이다.
이후, 상기 수지 봉합부(700)가 형성된 리드 프레임(100) 상의 LED 칩(200)의 패키지를 낱개로 분리시키면, 도 4e와 같은 리드 프레임이 배치된 평면도를 얻을 수 있다. 이 공정은 리드 프레임(100) 상의 LED 칩(200)의 패키지를 각각의 단위별로 금형의 펀치(punch)와 다이(die)를 이용하여 낱개로 분리시키는 것이다.
상기와 같은 반사판을 갖는 전력용 LED 칩 패키지는, 반사판의 구조뿐만 아니라, 실리콘 수지량의 최소화와 반사판의 폭, 깊이 및 넓이를 LED 칩(200)의 크기에 적합하게 가공하여 노란띠를 최소화하고, 열경화성 수지인 회로보호용 봉지제(600)로 밀봉하여 대량 생산 및 원가 절감에 기여할 수 있는 구조이다.
또한, 기존에 사용되고 있는 전력용 LED 칩의 제조방법과는 달리, 본 발명의 반사판을 갖는 전력용 LED 칩 패키지는, PPA 사출물을 전혀 사용하지 않고도, 자체의 리드 프레임(100) 상에 도금된 은을 이용하여 90~92%의 반사율을 갖는 고휘도 LED 칩(200)을 제조할 수 있게 한다. 반사판(300) 구조를 LED 칩(200)의 크기 및 광의 경로를 같은 거리에서 이동할 수 있게 가공하여 백색의 LED 칩(200) 제조시에 필요한 실리콘과 인광물질의 배합물인 충진제(500)를 기존과 같이 X축과 Y축 공간에 동일하게 도포하여 렌즈 형태의 패키지에서 발생될 수 있는 노란띠(yellow band)를 최소화할 수 있다.
이상에서 설명한 내용을 통해 본 업에 종사하는 당업자라면 본 발명의 기술사상을 이탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용만으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야 한다.
이상에서와 같이 본 발명에 의한 반사판을 갖는 전력용 LED 칩 패키지 및 그 제조방법은, 원하는 LED 칩의 크기별로 재료가 상이하지 않으면서도 반사율이 현저 하게 향상되게 하고, 제조비가 저렴하며, 제조공정이 간단한 반사판을 용이하게 제작할 수 있게 한다. 그리고, 몰드 금형을 이용한 전력용 LED 칩 패키지의 대량 생산이 가능하게 하고, 일정한 형상 및 광특성을 유지하게 한다.

Claims (6)

  1. 전력용 LED 칩 패키지 제조방법에 있어서,
    반사판을 갖는 리드 프레임을 형성하고, 상기 리드 프레임의 상면에 은을 도금하는 제1공정;
    상기 은이 도금된 리드 프레임 상에 하프 에칭을 하는 제2공정;
    상기 하프 에칭된 리드 프레임 상에 LED 칩과 제너 다이오드 칩을 패키지로 부착하고, 골드 와이어를 본딩하는 제3공정;
    상기 LED 칩과 제너 다이오드 칩이 부착되고 골드 와이어가 본딩된 리드 프레임 상에 충진제를 도포하는 제4공정;
    상기 충진제가 도포된 리드 프레임 상에 수지 봉합부를 형성하는 제5공정; 및
    상기 수지 봉합부가 형성된 리드 프레임 상의 LED 칩의 패키지를 낱개로 분리시키는 제6공정;
    을 포함하는 반사판을 갖는 전력용 엘이디 칩 패키지 제조방법.
  2. 제1항에 있어서,
    상기 리드 프레임의 재질은 COPPER계열(C194)인 것을 특징으로 하는 반사판을 갖는 전력용 엘이디 칩 패키지 제조방법.
  3. 제1항에 있어서,
    상기 충진제는 액상의 실리콘 수지와 옐로우 인광물질인 것을 특징으로 하는 반사판을 갖는 전력용 엘이디 칩 패키지 제조방법.
  4. 제1항에 있어서,
    상기 수지 봉합부는 이송 성형(transfer mold)을 이용하여 형성하는 것을 특징으로 하는 반사판을 갖는 전력용 엘이디 칩 패키지 제조방법.
  5. 제1항에 있어서,
    상기 수지 봉합부는 회로보호용 봉지재를 사용하여 형성하는 것을 특징으로 하는 반사판을 갖는 전력용 엘이디 칩 패키지 제조방법.
  6. 전력용 LED 칩 패키지에 있어서,
    반사판을 갖되, 상면에는 은이 도금되고 하프 에칭되는 리드 프레임;
    상기 하프 에칭된 리드 프레임 상에 패키지로 부착되고, 골드 와이어가 본딩된 LED 칩과 제너 다이오드 칩;
    상기 LED 칩과 제너 다이오드 칩이 부착되고 골드 와이어가 본딩된 리드 프레임 상에 도포된 충진제; 및
    상기 충진제가 도포된 리드 프레임 상에 형성된 수지 봉합부;
    를 포함하는 반사판을 갖는 전력용 엘이디 칩 패키지.
KR1020060137631A 2006-12-29 2006-12-29 반사판을 갖는 전력용 엘이디 칩 패키지 및 그 제조방법 KR100881979B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060137631A KR100881979B1 (ko) 2006-12-29 2006-12-29 반사판을 갖는 전력용 엘이디 칩 패키지 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060137631A KR100881979B1 (ko) 2006-12-29 2006-12-29 반사판을 갖는 전력용 엘이디 칩 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20080062175A KR20080062175A (ko) 2008-07-03
KR100881979B1 true KR100881979B1 (ko) 2009-02-04

Family

ID=39814332

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060137631A KR100881979B1 (ko) 2006-12-29 2006-12-29 반사판을 갖는 전력용 엘이디 칩 패키지 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100881979B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104167413A (zh) * 2014-08-26 2014-11-26 桂林电子科技大学 一种引线框架式大功率led光源模组及其封装方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200427068Y1 (ko) 2006-06-23 2006-09-25 주식회사 티씨오 플랫 리드 발광다이오드 소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200427068Y1 (ko) 2006-06-23 2006-09-25 주식회사 티씨오 플랫 리드 발광다이오드 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104167413A (zh) * 2014-08-26 2014-11-26 桂林电子科技大学 一种引线框架式大功率led光源模组及其封装方法

Also Published As

Publication number Publication date
KR20080062175A (ko) 2008-07-03

Similar Documents

Publication Publication Date Title
KR100374629B1 (ko) 얇고 작은 크기의 전력용 반도체 패키지
US8836101B2 (en) Multi-chip semiconductor packages and assembly thereof
CN103718314B (zh) 发光装置
US8394675B2 (en) Manufacturing light emitting diode (LED) packages
US20110244633A1 (en) Package assembly for semiconductor devices
EP2479810B1 (en) Light-emitting device package and method of manufacturing the same
US20130161670A1 (en) Light emitting diode packages and methods of making
US10424535B2 (en) Pre-molded leadframe device
US20180122731A1 (en) Plated ditch pre-mold lead frame, semiconductor package, and method of making same
US8981419B2 (en) Led
US8835198B2 (en) Method for manufacturing LED
US6396129B1 (en) Leadframe with dot array of silver-plated regions on die pad for use in exposed-pad semiconductor package
KR101444919B1 (ko) Led 패키지용 금속재 리플렉터 제조방법
KR100574557B1 (ko) 발광 다이오드 패키지 및 그 제조방법
US10840172B2 (en) Leadframe, semiconductor package including a leadframe and method for forming a semiconductor package
KR100881979B1 (ko) 반사판을 갖는 전력용 엘이디 칩 패키지 및 그 제조방법
JP2003068958A (ja) ディスクリート用パッケージ及びその製造方法
KR20050035638A (ko) 고출력 엘이디패키지 제작방법 및 이를 이용한 고출력엘이디패키지
JP2009123873A (ja) 発光ダイオード封止構造およびその製造方法
CN106298749B (zh) 发光二极管、电子器件及其制作方法
US20180025965A1 (en) WFCQFN (Very-Very Thin Flip Chip Quad Flat No Lead) with Embedded Component on Leadframe and Method Therefor
KR100460048B1 (ko) 범프 칩 케리어 패키지 및 그의 제조방법
CN216413108U (zh) 一种多晶片发光二极管
KR20100138097A (ko) 반사판을 갖는 전력용 엘이디 칩 패키지 및 그 제조방법
KR19990086280A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee