KR19990028704A - 저손실 소스와 드레인 도핑 기술 - Google Patents

저손실 소스와 드레인 도핑 기술 Download PDF

Info

Publication number
KR19990028704A
KR19990028704A KR1019980700002A KR19980700002A KR19990028704A KR 19990028704 A KR19990028704 A KR 19990028704A KR 1019980700002 A KR1019980700002 A KR 1019980700002A KR 19980700002 A KR19980700002 A KR 19980700002A KR 19990028704 A KR19990028704 A KR 19990028704A
Authority
KR
South Korea
Prior art keywords
source
substrate
gate
layer
impurities
Prior art date
Application number
KR1019980700002A
Other languages
English (en)
Other versions
KR100381769B1 (ko
Inventor
스코트 톰슨
마크 티. 보어
폴 에이. 팩칸
Original Assignee
피터 엔. 데트킨
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 피터 엔. 데트킨, 인텔 코오퍼레이션 filed Critical 피터 엔. 데트킨
Publication of KR19990028704A publication Critical patent/KR19990028704A/ko
Application granted granted Critical
Publication of KR100381769B1 publication Critical patent/KR100381769B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/38—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions
    • H01L21/385—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

게이트(11)에 바로 인접한 더 가볍게 도핑된 소스와 드레인 팁 영역(40)과 게이트에서 떨어진 소스와 드레인 영역의 더 무겁게 도핑된 메인부(41)를 포함하고 있는 소스와 드레인 영역을 제조하는 공정. 유리(2% BSG)의 제1층(16)은 팁 영역에 도핑의 소스를 제공하는데 사용되고, 유리(6% BSG)의 제2층(35)은 불순물을 소스와 드레인 영역의 더 무겁게 도핑된 메인부에 제공하는데 사용된다. 스페이서(30,31)는 소스와 드레인 영역의 메인부로부터 팁영역을 한정하는 유리층사이에 형성된다.

Description

저손실 소스와 드레인 도핑 기술
전형적으로 전기장 효과 트렌지스터의 형성시, 이온 증식은 게이트(및/또는 일부 프로세스에서 게이트 스페이스로)와 소스와 드레인 영역을 정렬시키는데 사용된다. 이 이온 증식은 열적 가열 냉각을 필요로 하는 실리콘 기판의 결정체 구조에 손실을 준다. 가열 냉각시, 증식된 불순물은 확산되어 소스와 드레인 영역을 깊게 한다. 이 더 깊은 영역은 단락 채널의 역효과 제어를 어렵게 만든다. 이상적으로, 단락 채널을 제어하는 것은 효과적인 채널 길이가 0.1μm또는 더 적은 오더에 있는 곳에서 효과적이고 소스와 드레인 영역은 극히 얕고 더 높게 도핑되어야 한다(예, 이온 증식 영역에 대하여 0.05내지 0.1μm 대 0.2내지 0.4μm).
증식된 P+ 접합을 스케링하는 것은 낮은 붕소(B11)이온이 증식시 채널화하고 두 번째로 그 이온이 포인트 결함을 야기하는 실리콘 본드에 손상을 주기 때문에 특히 어렵다. 이 포인트 결함은 차후 열적 가열 냉각시 붕소 원자의 확산(1000배까지)을 특히 증가시킨다. 그러므로 B11과 같은 낮은 이온과 낮은 에너지 증식일지라도, 그 증식 손실은 증대된 확산을 야기한다.
이 문제의 한가지 해결책은 이것은 채널링을 줄이기 때문에 B11증식전에 실리콘 기판을 비결정화하는 것이다. 그러나, 최종적인 결과는 실리콘 격자에서의 손실은 증식된 B11의 확산 증대를 유도하기에 함축적인 얕은 침식부는 아니다.
이 문제를 해결하는 다른 기술은 도핑된 스페이서로부터 게이트에 인접한 소스와 드레인 영역 부분을 형성하는 것이다. 이것은 팁 영역과 소스 및 드레인 영역의 메인 부분 모두의 이온 증식으로부터의 증식 손실이 여전히 감소된 단락 채널 효과를 초래하는 확산된 팁 영역의 깊이에 영향을 준다. 단락 채널 효과는 라틱스 출판사에 의해 VLSI Era에 대한 실리콘 공정, S.WOLF 2권, 단락 5.5, 338페이지와 같은 다수의 발행물에서 논의되고 있다.
보시다시피, 본 발명은 이온 증식없이 폴리실리콘 게이트의 도핑과 소스와 드레인 영역의 메인부분, 매우 얕고 낮게 도핑된 소스와 드레인 팁 영역 모두의 동시 형성을 가능하게 한다.
본 발명은 전기장 효과 트렌지스터에 대한 자체 정렬된 소스와 드레인 영역을 형성하는 분야에 관한 것이다.
도 1은 p웰(well)에서 고립된 웰을 도시한 기판단면의 단면정면도이다. 폴리실리콘 게이트와 제 1 유리층이 또한 도시되어 있다.
도 2는 제 1 포토레지스트층이 마스크되고 에칭한 후, 그리고 n 채널 트랜지스터에 대한 팁 영역을 형성하는데 이용된 이온 증식 단계시의 도 1 의 기판을 설명하고 있다.
도 3은 TEOS층과 실리콘 질화물층의 형성후의 도 2의 기판을 설명하고 있다.
도 4는 실리콘 질화물층이 스페이서를 형성하도록 이방성으로 에칭된 후와 그 기판이 제 2 유리층으로 커버된 후의 도 3의 기판을 설명하고 있다.
도 5는 포토레지스터층의 마스크와 에칭후 및 n 채널에 대한 소스와 드레인 영역의 메인부분을 형성하는데 사용된 이온 증식 단계시의 도 4의 기판을 설명하고 있다.
도 6은 p채널 트렌지스터에 대한 소스와 드레인 영역을 형성하기 위해 유리층으로부터 붕소 불순물울 확산시킨 후의 도 5의 기판을 설명하고 있다.
도 7은 n형 불순물이 유리층에서 확산되는 제 2실시예에 대한 도 4의 기판을 설명하고 있다.
전기장 효과 트랜지스터에 대하여 게이트와 정렬되게 저손실 얕은 소스와 드레인 영역을 형성하는 방법 및 구조가 설명되어 있다. 다음 설명에서, 마스크 및 에칭 단계와 같은 다수의 공지된 단계는 본 발명을 모호하지 않게 하도록 상세히 설명되지 않았다. 다른 상황에서 본 발명의 충분한 이해를 제공하기 위해 특정 붕소 불순물 농도와 같은 특정 세목은 설명되지 않았다.
도면에 도시된 물질의 여러층은 스케일에 도시되지 않았다. 오히려, 본 발명이 도면에서 더 이해될 수 있도록 그 층을 분명히 볼 수 있게 만들었다. 추가로 단일 P 채널 트랜지스터와 N 채널 트랜지스터를 도시한 기판의 단지 한 부분이 도해되어 있다. 실제로 본 발명은 하나의 전체 집적 회로를 제조하는데 사용되는 것을 알 수 있다.
본 발명은 제1 실시예에서 임의 특정 기하학에 제한되지 않는 반면에 약 0.1㎛의 채널 길이를 가진 트랜지스터의 제조에 1.8볼트의 공급에서 작동하는 트랜지스터가 사용된다.
여기서 도 1을 참조하면, n형 전도 불순물내에 도핑된 웰(n웰(21))과 p형 전도 불순물으로 도핑된 웰 또는 영역(p웰)을 가진 단결정체 실리콘 기판(15)의 단면이 도해되어 있다. 보는 바와 같이, n 웰과 p 웰 모두 사용되었는지는 본 발명에서는 중요하지 않다. 예를 들어 n 웰은 p형 기판에 직접 형성된 n 채널 트랜지스터로 p 채널 트랜지스터에 사용될 수 있다.
도 1의 n과 p웰은 매입 고립 영역, 특히 트렌치(trench)(10)에 서로 고립된다. 추가로, n 웰내에, n 웰내에서 형성된 다른 p 채널 트랜지스터로부터 고립되는 다른 고립 트렌치(12)가 있다. 마찬가지로, p 웰내에 형성된 고립 트렌치(13)가 있고 p 웰에 형성된 n 채널 트랜지스터를 다른 것으로부터 고립시킨다. 그 고립 트렌치는 공지된 기술을 사용하여 형성될 수 있다. 실리콘의 로컬 산화(LOCOS)와 같은 다른 고립 기술이 트렌치대신에 이용될 수 있다.
게이트 절연층(기판으로부터 게이트를 절연하는 고품질, 열적 성장 산화물과 같은)이 기판위에 형성된다. 이 다음에 폴리결정체 실리콘(폴리 실리콘)층이 용착되고 자기장 효과 트랜지스터에 대한 게이트는 보통의 포토니트로 그래픽과 같은 에칭기술을 사용하여 제조된다. 기판으로부터 절연된 두 개의 이런 게이트가 도 1에 도시되어 있다. 보는 바와 같이 n 웰위에 형성된 게이트(11)가 p 채널 트랜지스터에 사용되고; p 웰위에 형성된 다른 게이트는 n 채널 트랜지스터에 사용된다. 세척 단계, 제한 전압을 조절하는 이온 증식 단계 등등과 같이 게이트의 제조전에 전형적으로 사용되는 다수의 단계는 설명되지 않았다.
게이트(11,14)의 형성 다음에, 붕소 규산염 유리(BSG)의 공형층이 전체 기판위에 증식되어 있다. 이 층의 두께는 100Å-300Å일 수 있다. 제1 실시예의 층은 p형 전도 불순물(붕소)의 2% 기능적 설명 농도를 가지고 있다. 이 층은 이하 2% BSG 층이라 한다. TEOS 또는 실란 기초 화학물이 2% BSG 층을 증착하는데 사용된다. 제 1 실시예의 층은 400-600℃의 온도에서 형성된다.
이 응용에 설명된 본 발명의 실시예에서, p 채널 트랜지스터는 본 발명을 사용하여 형성되는 반면, n 채널 트랜지스터는 공지된 이온 증착을 사용하여 형성된다. n 채널 트랜지스터의 형성은 n 형 증식에 대한 마스크 단계가 p 형 불순물 소스를 확산시키는데 사용됨에도 불구하고 설명되었다.
도 2 는 n 채널 트랜지스터의 형성에 사용된 두 개의 이온 증식중 첫 번째를 설명하고 있다. 먼저 포토레지스트층(17)이 기판위에 형성된다. 이 층은 소스와 드레인이 n 채널 트랜지스터에 대하여 형성되고, 추가로 n 형 불순물이 웰탭(20)에 대하여 사용되는 기판를 노출시키는 공지된 기술에 의하여 노출되고 현상되게 마스크된다. 포토 레지스트 부재(17)가 노출된 다른 영역을 남기는 동안에 기판의 소정된 영역을 보호하는 곳이 도 2 에 도시 되어 있다. 다음, 유리층(16)의 노출된 부분은 포토레지스트 부재(17)와 정렬되게 에칭된다. 이 에칭 단계는 수소 플루오르화물(HF)기초 용액을 사용한다. 그 다음, 그 기판은 화살표(18)에 의해 도시된 바와 같이 비소 불순물의 이온 증식이 된다. 이것은 게이트(14)와 정렬인 영역(19)과 트렌치(12)사이의 영역을 형성한다. 이 비소 도핑 증식은 상대적으로 가볍고 n 채널 트랜지스터에 대한 소스와 드레인 영역의 팁 영역을 형성하는데 사용된다. n 채널 트랜지스터에 대한 소스와 드레인 영역의 메인 부분은 실질적으로 제 2 이온 증식 단계로 형성된다.
다음, 도 3 에 도시된 바와 같이, 도핑되지 않은 실리콘 이산화물의 공형층은 저압 화학 증착층(30)에 의해 4에틸 정규산염(TEOS)으로부터 형성되거나, 다른 도핑되지 않은 LPCVD산화 필름이 공지된 프로세스를 사용하여 기판위에 형성된다. 이 층은 n 채널 트랜지스터에 대하여 형성된 스페이서에 부식액 정지를 제공한다. 그 TEOS층의 두께는 50Å-300Å일 수 있다.
여기서, 도 3 에 도시된 바와 같이 실리콘 질화물의 공용층(31)이 TEOS층(30)위에 형성되어 있다.(산화물이 실리콘 질화물 대신 사용될 수 있다.) 이 실리콘 질화물은 제 1 실시예에서 약 800Å의 두께이다. 공지된 타입, 즉 충분히 선택된 이방성 에칭이 실리콘 질화물층을 에칭하는데 사용되어 도 4 의 게이트(11,14)의 양 측면에 도시된 스페이서(31)를 형성한다. TEOS층은 실리콘은 보호하는 침식액 단계로서 작용한다. 그러면, 질화물 스페이서에 의해 커버되지 않은 TEOS와 BSG영역은 떨어져서 에칭된다. 습식 침식액이 사용될 수 있다.
이 다음에, BSG의 제2층은 기판위에 형성된다. 그러나, 이때에 그 층은 6%농도의 붕소(6% BSG)를 가지고 있다. 제1 실시예에서 이 층은 약 200Å-600Å두께를 가지고 있고 400-600℃의 온도에서 TEOS 또는 실란 기초 화학물을 이용하여 침식된다.
도핑되지 않은 유리나 실리콘 질화물(도시 생략)의 상대적으로 얕은 캡층(예,100A)이 6% BSG층위에 형성된다면 일부 프로세스에 대하여 좋은 결과를 얻을 수 있다. 이 도핑되지 않은 층은 유리위에 형성된 2차 포토레지스터층으로부터 6% BSG을 보호하고, 불순물이 위로 확산되지 않을 것이다. 또한, 이 층은 포토레지스트층으로부터 물이 붕소 불순물과 반응하는 것을 방지한다.
도 5에 도시된 바와 같이, 6% BSG층(35)의 형성 다음에 포토레지스트층(40)이 도 2에서 노출된 같은 영역을 일반적으로 노출되도록 노출되고 현상되어 마스크된다. 특히, 게이트(12),게이트(12)에 인접한 영역(소스와 드레인 영역), 그리고 영역(20);도 5에 도시된 기판의 나머지는 포토레지스트 부재(40)에 의해 보호된다.
그러면, 유리층(35)위의 캡층(사용된다면)및 6% BSG층(35)이 포토레지스트 부재(40)와 정렬되게 에칭된다. 이것은 HF 기초 화학물에 의해 된다.
여기서, 제 2 n형 이온 증식단계가 비소 불순물을 포토레지스트층(40),스페이스(31), 또는 게이트(12)에 의해 보호되지 않은 영역으로 증식하도록 사용된다. 화살표(41)는 비소 불순물의 증식을 설명하고 있다. 이 불순물은 n 채널 트랜지스터에 대한 소스와 드레인 영역의 메인 부분 N+(45)을 형성하는데 사용된다. 스페이서(31)는 장소가 있으므로, 불순물은 그 스페이서와 정렬되게 있고 게이트와 정렬되게 있지 않다는 것을 주지하라.
이 다음에 구동(가열)단계가 사용된다. 2% BSG와 6% BSG로부터의 p형 불순물는 p채널 트랜지스터에 대한 게이트(11)의 도핑, 팁 영역, 메인 소수 및 드레인 영역 모두를 형성하도록 기판으로 동시에 확산된다. 그 팁영역은 300-700A의 깊이를 가지고 p 형 영역의 메인 부분이 1000-2500Å의 깊이를 가지고 있다. 추가로, BSG층으로부터의 p형 불순물은 고립 트렌치사이(13)에 웰 탭을 형성한다. 제 1실시예에서, 이 구동 단계는 급속 열적 프로세스를 사용한다. 특히, 초당 70℃에서의 온도에서 위 아래로 이동하는 상태에서 10-20초에 대한 1000-1040℃에서 구동한다. 표준 할로겐 램프 밴드 급속 열적 반응기가 사용된다.
공지된 프로세싱은 도 6에 도시된 집적 회로의 제조를 완성하는데 사용될 수 있다. 도 6에 도시된 바와 같이 남은 크기에 대한 유리층(16,25)은 그 프로세싱의 나머지에 대한 공간에 남아 있을 수 있고, 완성된 집적 회로에 머물 수 있다. 유리층(35)이 게이트(11,12)와 영역(41,45)상에서 이차 선택 TiSi나 CoSi2층을 이용하도록 제거될 수 있다.
상기 프로세싱의 결과는 게이트에 인접한 팁 영역을 가진 p형 트랜지스터에 대한 소스와 드레인 영역( 2% BSG층(16)에서의 기판으로 확산되는 불순물으로부터)이고, 게이트에서 떨어진 소스와 드레인 영역(41)의 더 높게 도핑된 메인 부분(6% BSG층에서 확산된 불순물으로부터)이다. 상기된 실시예에 대하여, p형 팁 영역은 1-5×1019㎝-3의 불순물농도를 가지고 있는 반면,소스와 드레인 영역의 메인 부분은 2-5×1020㎝-3의 불순물농도를 가지고 있다. 이것은 직접 2%와 6% BSG의 결과이다. 유리내의 다른 농도의 불순물이 사용될 수 있다. 예를 들어, 층(16)은 1내지 4% 사이의 불순물 농도를 가지고 있고,층(35)은 6내지 12%사이의 불순물 농도를 가지고 있다.
도면에서 설명된 바와 같이, 상기 발명으로 형성된 초박막 p+영역은 p채널 소스와 드레인 영역이 스페이서와 정렬인 소스와 드레인 영역의 메인 부분의 증식이 따르는 게이트와 정렬인 팁 증식으로 형성되는 종래의 제조를 넘어서 실제 향상된 것을 도시되어 있다. 본 발명의 저손실 도핑 소스와 드레인 영역으로 만들어진 트랜지스터는 2.5v에서 작동되는 종래의 트랜지스터와 비교할 때, 1.8v에서 작동될 때 25% 향상된 게이트 디레이를 가지는 하나의 벤치마크로 도시되어 있다.
상기된 본 발명으로, 두 개의 마스크 단계은 두 개의 증식 단계;팁 증식,소스와 드레인 영역의 메인 부분을 통해서 p채널 소자를 형성하는 종래의 기술과 비교할 때 세이브된다. 본 발명으로, n채널 트랜지스터 소스와 드레인 영역에 대한 n형 불순물으로 도핑된 기판의 그들 영역을 노출시키는데 사용된 두 개의 마스크 단계는 또한 BSG층(16,35)을 에칭하는데 사용된다. 종래 기술에서,두 개의 추가 마스크 단계는 p채널 소자가 증식될 때 n 채널 소자를 보호하는데 필요된다.
도 5에 도시된 바와 같이, 유리층(15)은 라인(41)에 의해 설명된 증식에 앞서 포토레지스트 부재(40)와 정렬되게 에칭된다. 적절한 6% BSG층을 남기는 것이 바람직할 수 있다. 그러면, n채널 트랜지스터에 대한 N+소스와 드레인 영역을 형성하는데 사용된 제2 이온 증식 단계가 이 유리층을 통해서 행해진다. 일반적으로 소스와 드레인 영역내의 붕소 불순물의 카운터 도핑 효과는 문제점을 주지 않을 것이다. n채널 트랜지스터에 대한 소스와 드레인 영역의 비소 불순물 레벨은 높고 결과적으로 붕소 원자의 유입에 의해 영향을 중대하게 받지 않을 것이다. 적소에 남은 층(35)은 포토레지스트 부재에 의해 보호되지 않은 영역으로부터 이 층을 제거하는데 사용된 단계를 세이브한다.
반면 상기 설명에서, p채널 트랜지스터는 본 발명으로 제조되어 도시되고, n채널 트랜지스터는 종래의 이온 증식을 사용하여 제조되고, n채널 트랜지스터는 하나 또는 두 개층의 유리 인 또는 비소 도핑 유리를 사용하여 마찬가지로 제조될 수 있다.
반면, 상기 공정에서, p채널 트랜지스터에 대한 불순물은 유리, 특히BSG으로부터 얻을 수 있고, 다른 물질들은 폴리실리콘 또는 게르마늄-실리콘와 같은 불순물의 소스로서 사용될 수 있다.
도7은 N형 불순물으로 도핑된 단일 유리층이 사용되는 대체 프로세싱을 설명하고 있다. 유리층(35)의 에칭다음에 이 프로세싱에 대하여, n형 불순물로 도핑된 추가 유리층(50)(예, 6% PSG)은 도7에 도시된 바와 같이 형성된다.(그 유리층은 포토레지스트 층(40)없이 도5에 도시된 구조위에 형성된다). p채널 트랜지스터의 소스/드레인과 게이트를 도핑하는데 사용된 구동단계시 n채널 트랜지스터는 동시에 형성된다. 층(50)에서의 불순물은 n채널 트랜지스터의 메인 소스/드레인 영역을 형성한다. 층(50)에서의 불순물은 층(35)로 확산되지 않는다는 것을 알 수 있다. 또한, 이 불수물은 게이트(12)상의 스페이서아래에 확산되어 n채널 트랜지스터에 대하여 더 가볍게 도핑된 팁 영역을 형성한다. 동시에, 게이트(12)는 층(50)에서의 n형 불순물로 도핑된다.
유리층(16)은 p채널 트랜지스터를 형성하는데 필요하지 않다. 즉, 도7과 결부시켜 설명된 n채널 트랜지스터의 경우와 같이, 그 불순물은 팁 소스/드레인 영역을 형성하도록 6%유리층에서의 스페이서 아래에서 구동될 것이다. 이것은 단일 마스크 단계로 양 n채널 트랜지스터와 p채널 트랜지스터에 대한 소스/드레인의 도핑을 허용한다.
그러므로, 가볍게 도핑된 팁 영역과 더 무겁게 도핑된 메인부의 동시 도핑을 허용하도록 상이한 도핑 농도를 가진 두 개의 층을 사용하는 도핑된 소스와 드레인 영역에 도핑하는 개량된 프로세스와 구조가 설명되었다. 초박막 소스와 드레인 영역은 개량된 단락 채널 특성으로 얻는다
소스와 드레인 영역이 게이트와 정렬되게 형성되는 기판상에 전기장 효과 트랜지스터를 제조하는 방법이 설명되어 있다. 게이트와 직접 인접하게 형성되어 있는 더 낮게 도핑된 지역(a)과 게이트에서 공간적으로 떨어진 더 높게 도핑된 지역(b)을 가진 불순물의 소스가 사용된다. 이불순물은 낮게 도핑된 소스 및 드레인 영역 그리고 소스 및 드레인영역의 메인 부분 모두를 동시에 형성하는 가열 단계로 불순물의 소스로부터 확산된다.
제1 실시예에서, 붕소는 붕규산염 유리(BSG)의 두 개의 상이한 층으로부터 확산된다. 소스는 2% BSG층을 입힌 실리콘 질화물층을 이방성으로 에칭함으로써 게이트에 인접하게 형성된다. 그러면, 6% BSG층이 소스와 2% BSG층위에 형성되고 더 높게 도핑된 소스와 드레인 영역의 메인 부분에 불순물을 양 BSG층으로부터 기판에 확산시키기 위해 급격한 열적프로세스가 이용된다.

Claims (21)

  1. 기판상에 트랜지스터를 제조하는 개량된 방법에 있어서,
    게이트에 인접하고 더 가볍게 도핑된 영역과 게이트에서 떨어져서 더 무겁게 도핑된 영역을 가진 불순물소스의 소스를 형성하는 단계;그리고
    불순물의 소스에서의 불순물을 기판에 확산시키는 단계;로 구성되어 있는 것을 특징으로 하는 방법.
  2. 제1전도성 타입 불순물로 도핑된 기판 영역내의 전자기 효과 트랜지스터에 대하여 소스와 드레인 영역을 도핑하는 방법에 있어서,
    기판영역에서 절연된 게이트를 형성하는 단계;
    제2전도성 타입 불순물이 불순물의 제1소스에서 기판으로 확산되도록 기판에 근접하여 게이트의 양측면에서 측면으로 인접한 제2 전도성 타입 불순물의 불순물의 제1고체 소스를 형성하는 단계;
    제1불순물 소스보다 제2 전도성 타입 불순물로 더 무겁게 도핑되어 있고, 제2 전도성 타입 불순물이 불순물의 제2 고체 소스에서 기판으로 확산되도록 기판에 근접하여 게이트의 양측면에서 측면으로 떨어진 제2 전도성 타입 불순물의 불순물의 제2 고체 소스를 형성하는 단계;그리고
    트랜지스터에 대한 소스와 드레인 영역을 형성하기 위해 불순물의 제1 및 제2소스에서 제2 전도성 타입 불순물을 확산시키는 단계;로 구성되어 있는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, 불순물의 제1소스는 제1유리층으로 구성되어 있는 것을 특징으로 하는 방법.
  4. 제 2 항에 있어서, 불순물의 제2 소스는 제2유리층으로 구성되어 있는 것을 특징으로 하는 방법.
  5. 제 2 항에 있어서, 불순물 소스의 제2소스의 형성전을 제외하고 불순물의 제1소스의 형성후에 스페이서가 게이트의 양측면에 형성되는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서, 불순물의 제1소스는 제1유리층으로 구성되어 있는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서 불순물의 제2소스는 제2유리층으로 구성되어 있는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서,제1유리층은 스페이서 아래에 있는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서,제2유리층은 스페이서 위에 있는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서,제1 및 제2유리층은 붕소로 도핑되는 것을 특징으로 하는 방법.
  11. 제1전도성 타입 불순물로 도핑된 기판영역상에 전자기 효과 트랜지스터를 형성하는 방법에 있어서,
    기판에 게이트를 형성하는 단계;
    게이트위를 포함하는 기판위에 제2전도성 타입 불순물을 포함한 제1유리층을 형성하는 단계;
    게이트의 양측면상의 스페이서를 제1유리층위에 형성하는 단계;
    제1유리층보다 더 높은 농도의 제2전도성 타입 불순물을 포함하는 제2유리층을 게이트 스페이서와 제1유리층을 포함하는 기판위에 형성하는 단계;그리고
    전기장 효과 트랜지스터에 대한 소스와 드레인 영역을 형성하기 위해서 제2전도성 타입 불순물을 제1 및 제2 유리층에서 기판으로 확산시키는 단계;로 구성되어 있는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서,스페이서는 실리콘 질화물의 증착층으로부터 형성되어 있는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서,실리콘 질화물의 증착에 앞서 침식액 정지층을 제1유리층위에 형성하여 포함하고 있는 것을 특징으로 하는 방법.
  14. 제 12 항에 있어서,실리콘 질화물의 증착에 앞서 4에틸 정규산염에서의 SiO2층을 제1유리층위에 형성하여 포함하고 있는 것을 특징으로 하는 방법.
  15. 제 11 항에 있어서,제1 및 제2 유리층은 붕규산염인 것을 특징으로 하는 방법.
  16. 전기장 효과 트랜지스터의 소스나 드레인 영역에 불순물을 제공하는 구조에 있어서,
    게이트와 인접한 기판상에 형성된 제1 전도성 타입 불순물을 포함하는 제1부재;
    제1부재와 접촉하고 게이트에서 떨어진 기판상에 형성된 제1부재보다 더 높은 농도로 제1 전도성 타입 불순물을 포함하고 있는 제2부재;로 구성되어 있는 것을 특징으로 하는 구조.
  17. 제 16 항에 있어서,게이트와 인접하고 제1부재위에 배치된 스페이스를 포함하고 있으며,제1 및 제2 부재는 적어도 스페이서의 한 에지를 따라 서로 접촉하고 있는 것을 특징으로 하는 구조.
  18. 제 16 또는 제 17 항 어느 한 항에 있어서,제1 및 제2 부재는 유리부재인 것을 특징으로 하는 구조.
  19. 제 18 항에 있어서,스페이서는 실리콘 질화물로 구성되어 있는 것을 특징으로 하는 구조.
  20. 전자기 효과 트랜지스터를 형성하는 방법에 있어서,
    기판으로부터 절연된 게이트를 형성하는 단계;
    게이트의 양측면상에 스페이서를 형성하는 단계;
    게이트,스페이서,그리고 기판과 접촉하는 도핑된 층을 증착하는 단계; 그리고
    스페이서아래에 뻗어 있는 더 가볍게 도핑된 소스와 드레인 팁 영역과 메인 소스와 드레인 영역을 형성하기 위해 도핑된 층으로부터 불순물을 구동하는 단계;로 구성되어 있는 것을 특징으로 하는 방법.
  21. 단일 마스크 단계로 n채널 트랜지스터와 p채널 트랜지스터를 도핑하는 방법에 있어서,
    제1전도성 불순물을 가진 제1층으로 제1 및 제2 게이트를 포함한 기판을 커버하는 단계;
    단일 마스크 단계로 제2 게이트 및 인접 영역위의 제1층을 제거하는 단계;
    제2전도성 불순물을 가진 제2층으로 기판,제1 및 제2 게이트,그리고 제1층을 커버하는 단계;그리고
    기판내의 제1 및 제2층으로부터 불순물을 구동하는 단계;로 구성되어 있는 것을 특징으로 하는 방법.
KR10-1998-0700002A 1995-07-03 1996-07-01 자체정렬된소스와드레인영역및전계효과트랜지스터형성방법과이를위한저손실도핑방법및그구조체 KR100381769B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US8/498,028 1995-07-03
US08/498,028 US5976939A (en) 1995-07-03 1995-07-03 Low damage doping technique for self-aligned source and drain regions
US08/498,028 1995-07-03

Publications (2)

Publication Number Publication Date
KR19990028704A true KR19990028704A (ko) 1999-04-15
KR100381769B1 KR100381769B1 (ko) 2003-08-19

Family

ID=23979326

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0700002A KR100381769B1 (ko) 1995-07-03 1996-07-01 자체정렬된소스와드레인영역및전계효과트랜지스터형성방법과이를위한저손실도핑방법및그구조체

Country Status (8)

Country Link
US (1) US5976939A (ko)
EP (1) EP0838085A4 (ko)
JP (1) JPH11509042A (ko)
KR (1) KR100381769B1 (ko)
AU (1) AU6406796A (ko)
CA (1) CA2225926A1 (ko)
TW (1) TW306047B (ko)
WO (1) WO1997002594A1 (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001504639A (ja) * 1995-10-04 2001-04-03 インテル・コーポレーション ドーピング処理ガラスによるソース／ドレーンの形成
JP3107157B2 (ja) * 1998-04-20 2000-11-06 日本電気株式会社 半導体装置およびその製造方法
US6232165B1 (en) * 1998-12-09 2001-05-15 Winbond Electronics Corporation Buried guard rings and method for forming the same
US6133131A (en) * 1999-04-19 2000-10-17 United Microelectronics Corp. Method of forming a gate spacer on a semiconductor wafer
US6329273B1 (en) * 1999-10-29 2001-12-11 Advanced Micro Devices, Inc. Solid-source doping for source/drain to eliminate implant damage
JP2001127271A (ja) * 1999-10-29 2001-05-11 Nec Corp 半導体製造装置の製造方法
US6265274B1 (en) * 1999-11-01 2001-07-24 United Microelectronics Corp. Method of a metal oxide semiconductor on a semiconductor wafer
KR20010066122A (ko) * 1999-12-31 2001-07-11 박종섭 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법
US6830976B2 (en) 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6506650B1 (en) * 2001-04-27 2003-01-14 Advanced Micro Devices, Inc. Method of fabrication based on solid-phase epitaxy for a MOSFET transistor with a controlled dopant profile
US6831292B2 (en) 2001-09-21 2004-12-14 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
WO2003028106A2 (en) 2001-09-24 2003-04-03 Amberwave Systems Corporation Rf circuits including transistors having strained material layers
US6730556B2 (en) * 2001-12-12 2004-05-04 Texas Instruments Incorporated Complementary transistors with controlled drain extension overlap
US6849528B2 (en) * 2001-12-12 2005-02-01 Texas Instruments Incorporated Fabrication of ultra shallow junctions from a solid source with fluorine implantation
US6891266B2 (en) * 2002-02-14 2005-05-10 Mia-Com RF transition for an area array package
AU2003247513A1 (en) 2002-06-10 2003-12-22 Amberwave Systems Corporation Growing source and drain elements by selecive epitaxy
US6982474B2 (en) 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
US6686247B1 (en) 2002-08-22 2004-02-03 Intel Corporation Self-aligned contacts to gates
US6911695B2 (en) * 2002-09-19 2005-06-28 Intel Corporation Transistor having insulating spacers on gate sidewalls to reduce overlap between the gate and doped extension regions of the source and drain
CN100383935C (zh) * 2002-11-22 2008-04-23 南亚科技股份有限公司 源极/漏极元件的制造方法
US7122408B2 (en) * 2003-06-16 2006-10-17 Micron Technology, Inc. Photodiode with ultra-shallow junction for high quantum efficiency CMOS image sensor and method of formation
KR100672679B1 (ko) * 2004-12-30 2007-01-22 동부일렉트로닉스 주식회사 시모스 이미지 센서의 광감지 소자 및 그의 제조방법
US7271044B2 (en) * 2005-07-21 2007-09-18 International Business Machines Corporation CMOS (complementary metal oxide semiconductor) technology
US7648871B2 (en) * 2005-10-21 2010-01-19 International Business Machines Corporation Field effect transistors (FETS) with inverted source/drain metallic contacts, and method of fabricating same
EP2072971A1 (en) 2007-12-17 2009-06-24 Services Pétroliers Schlumberger Variable throat venturi flow meter
US8796124B2 (en) 2011-10-25 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Doping method in 3D semiconductor device
US8574995B2 (en) 2011-11-10 2013-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain doping method in 3D devices
US9455368B2 (en) * 2014-07-03 2016-09-27 Varian Semiconductor Equipment Associates, Inc. Method of forming an interdigitated back contact solar cell
CN109216273A (zh) 2017-07-06 2019-01-15 联华电子股份有限公司 半导体结构及其制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3095564B2 (ja) * 1992-05-29 2000-10-03 株式会社東芝 半導体装置及び半導体装置の製造方法
JPS5946107B2 (ja) * 1975-06-04 1984-11-10 株式会社日立製作所 Ｍｉｓ型半導体装置の製造法
JPS54147789A (en) * 1978-05-11 1979-11-19 Matsushita Electric Ind Co Ltd Semiconductor divice and its manufacture
JPS57141966A (en) * 1981-02-26 1982-09-02 Seiko Epson Corp Manufacture of semiconductor device
JPS61279129A (ja) * 1985-06-04 1986-12-09 Nec Corp 半導体装置の拡散領域形成方法
JPS63169047A (ja) * 1987-01-06 1988-07-13 Yamaguchi Nippon Denki Kk 半導体装置
JPS63302518A (ja) * 1987-06-02 1988-12-09 Fujitsu Ltd 半導体装置の製造方法
JPH01123417A (ja) * 1987-11-07 1989-05-16 Mitsubishi Electric Corp 半導体装置の製造方法
JPH01207932A (ja) * 1988-02-16 1989-08-21 Fuji Electric Co Ltd 半導体装置
US5079180A (en) * 1988-12-22 1992-01-07 Texas Instruments Incorporated Method of fabricating a raised source/drain transistor
DE4013929C2 (de) * 1989-05-02 1995-12-07 Toshiba Kawasaki Kk Verfahren zum Einbringen von Störstoffen in eine Halbleitermaterial-Schicht beim Herstellen eines Halbleiterbauelements und Anwendung des Verfahrens
US5234850A (en) * 1990-09-04 1993-08-10 Industrial Technology Research Institute Method of fabricating a nitride capped MOSFET for integrated circuits
US5518945A (en) * 1995-05-05 1996-05-21 International Business Machines Corporation Method of making a diffused lightly doped drain device with built in etch stop
US5504031A (en) * 1995-07-03 1996-04-02 Taiwan Semiconductor Manufacturing Company Ltd. Elevated source/drain with solid phase diffused source/drain extension for deep sub-micron mosfets

Also Published As

Publication number Publication date
TW306047B (ko) 1997-05-21
AU6406796A (en) 1997-02-05
JPH11509042A (ja) 1999-08-03
WO1997002594A1 (en) 1997-01-23
EP0838085A4 (en) 1998-10-28
CA2225926A1 (en) 1997-01-23
KR100381769B1 (ko) 2003-08-19
EP0838085A1 (en) 1998-04-29
US5976939A (en) 1999-11-02

Similar Documents

Publication Publication Date Title
KR19990028704A (ko) 저손실 소스와 드레인 도핑 기술
EP0164449B1 (en) Process for producing a semiconductor integrated circuit device including a misfet
US5583064A (en) Semiconductor device and process for formation thereof
WO1997002594A9 (en) Low damage source and drain doping technique
US5605861A (en) Thin polysilicon doping by diffusion from a doped silicon dioxide film
US5885874A (en) Method of making enhancement-mode and depletion-mode IGFETS using selective doping of a gate material
US4175317A (en) Method for manufacturing junction type field-effect transistors
IE50027B1 (en) Method of fabricating vmos transistors
WO1997013273A1 (en) Formation of source/drain from doped glass
KR100243916B1 (ko) 박막트랜지스터의 제조방법
KR100287872B1 (ko) 반도체 소자의 제조방법
KR100261171B1 (ko) 트랜지스터의 제조 방법
JPH08306923A (ja) 半導体素子のトランジスター製造方法
KR100421899B1 (ko) 반도체소자제조방법
CN115148813A (zh) 半导体结构及其形成方法
KR100247635B1 (ko) 반도체 소자의 제조방법
KR100249015B1 (ko) 트랜지스터의 형성 방법
KR19990018041A (ko) 반도체 메모리 소자 및 그의 제조방법
KR100211948B1 (ko) Soi 기판을 이용한 전력소자 제조방법
KR950000152B1 (ko) 게이트중첩 엘디디(ldd) 구조 씨모스(cmos) 장치의 제조방법
KR100327438B1 (ko) 저전압 트랜지스터의 제조방법
KR100202194B1 (ko) 반도체장치의 제조방법
KR100254045B1 (ko) 반도체소자의 제조 방법
KR20000048595A (ko) 고체 불순물 소스로부터 형성된 소스 및 드레인 영역용 차폐 산화물
KR20000045470A (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080408

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee