KR19980701445A - 전자 회로 구조체(electronic circuit structure) - Google Patents

전자 회로 구조체(electronic circuit structure) Download PDF

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KR19980701445A
KR19980701445A KR1019970704835A KR19970704835A KR19980701445A KR 19980701445 A KR19980701445 A KR 19980701445A KR 1019970704835 A KR1019970704835 A KR 1019970704835A KR 19970704835 A KR19970704835 A KR 19970704835A KR 19980701445 A KR19980701445 A KR 19980701445A
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이. 그리핀 마이클
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데이빗 로스 클리블랜드
미네소타 마이닝 앤드 매뉴팩츄어링 컴패니
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Abstract

본 발명에 따른 감소된 사이즈를 갖는 전자 회로 구조체는 회로 기판와, 회로 기판을 통과하여 연장하는 개구와, 이 개구 내에 매달려 있는 전자 소자를 포함한다. 개구 내에 전자 소자를 매달리게 함으로써, 전체 전자 회로 구조체의 프로필을 상당히 감소한다. 또한, 이 개구에 의해, 전자 소자는 전자 회로 구조체의 표면 영역이 감소하도록 부분적으로 중첩하는 방식으로 장착될 수 있다. 전자 회로 구조체는 표준 FR-4 및 GR-10 또는 세라믹 회로 기판이나, 다층 플렉스 회로뿐만 아니라, 표준으로 리드가 형성된 집적된 회로 패키지 형태에 있어서의 전자 소자를 사용할 수 있다. 회로 기판의 개구 내에 전자 소자를 장착함으로써 열 손실에 있어서도 이점을 갖는다. 그물형 전압 및 접지면의 결합은 또한 열 손실에 있어서도 도움이 되며, 전기 절연 및 용량성 필터링을 제공한다. 또한, 전자 회로 구조체는 예컨대, 스택형 또는 방사형 구성으로, 몇개의 전자 구조체의 고밀도 패키지를 용이하게 한다.

Description

전자 회로 구조체
고성능의, 분배 계산 및 계측 시스템과 퍼스널 컴퓨팅 시스템의 통신 용량에서의 증가는 필수적인 지점간 통신 링크, 버스 및 네트워크 통신 링크 등의 수에 있어서 상당한 증가를 가져왔다. 동시에, 이러한 계산 및 계측 시스템에서 하드웨어의 소형화 및 증가된 패키징 밀도가 필수적인 통신 링크의 크기에 의해 제한되어 왔다.
퍼스널 컴퓨터 메모리 카드 국제 기구(Personal Computer Memory Card International Association;PCMCIA)에 의해 제정된 형태 인자(form factor)는 예컨대, 퍼스널 계산 시스템에 사용되는 통신 링크 카드의 다양한 사이즈에 있어서의 상당한 감소를 가져왔다. 대형 계산 및 계측 시스템에서, 고속 통신 브리지, 루터 및 넌블로킹 데이타 스위치와 같은 고성능 하드웨어가 확사되어 왔으며, 그 결과 요구되는 다수의 통신 링크가 더 작은 용적으로 집적되어 왔다.
퍼스널 컴퓨터 및 대형 계산 및 계측 시스템 모두에 있어서의 소형화 및 증가된 패키징 밀도에 따라서 최소의 크기를 갖는 통신 링크가 요구되지만, 동등한 성능 및 비용에 있어서, 비효율적이다. 이 요구는 특히 종래의 하드웨어의 크기 및 임피던스 제어, 전기 절연, 열 이동 및, 크기가 감소될수록 더 문제가 되는 용량성 필터링과 같은 문제에 의해 제약되어 왔다. 불행하게도, 통상적인 회로 구조체 기술을 사용하는 경우, 전기 통신 링크 및, 특히 광통신 링크는 적절한 용적을 갖도록 적용하기에는 상당히 큰 부피를 갖는다.
통상적인 회로 구조체 기술을 사용한 통신 링크는 일반적으로 회로 기판에 장착된 표면 또는 관통홀과 같은 전자 소자를 갖는 전기 회로 구조체를 포함한다. 표면 또는 관통홀 장착 기술을 사용하면, 두께가 선형적으로 두꺼워져 결국 많은 공간을 소요하는 응용예에 대해서는 적합하지 못할 수 있는 형태가 되게 한다. 표면 또는 관통홀 장착 기술의 사용은 통상적으로 예컨대, 많은 용적 필요량에 대해 너무 큰 높이, 즉 4inch 정도의 회로 구조체 형태가 되게 한다.
표면 또는 관통홀 장착 기술에 의해 장착된 인접한 전자 소자 사이의 필수적인 측면 공극은 큰 표면 영역을 생성할 수 있어 바람직하지 못하며, 유사하게 통신 링크가 작은 용적으로 배치될 수 있도록 하는데 적절하지 않다. 통상적인 표면 또는 관통홀 장착 기술의 사용은 일반적으로 회로 기판 상의 소자와 소자 사이의 바람직하지 않은 간격을 요구하며, 이 간격은 예컨대, 많은 용적 요구에 대해 상당히 큰 표면을 생성한다.
베어 다이와 와이어 본딩 또는 원칩 집적 기술을 이용하는 하이브리드 회로 기술은 감소된 프로필 및 표면 영역을 갖는 회로 구조체를 달성하는 방법으로서 제안되어져 왔다. 하이브리드 회로 기술 및 원칩 집적 기술은 감소된 사이즈 및 그 실행가능한 공정을 갖는 회로 구조체를 생성하는데 효과적일 수 있다. 그러나, 추가적인 처리와 조작 복잡도 및 추가적인 테스팅 요구가 하이브리드 회로 기술 및 원칩 집적 기술을 사용하는 것을 매우 고가로 할 수 있다. 이 고가의 비용은 대용량으로 장치를 생산하는 경우에만 상쇄되기 때문에 하이브리드 회로 기술은 많은 응용을 위해 적절하지 않다.
컴퓨팅 및 기기 시스템에서의 소형화 및 패키지 밀도 증가의 추세는 감소된 사이즈를 갖는 전자 회로 구조체에 대한 요구를 보여준다. 통상적인 장착 기술에 따라 어셈블리된 전자 회로 구조체의 비교적 큰 사이즈 및, 하이브리드 회로 기술 및 원칩 집적 기술에 따라 어셈블리된 전자 회로 구조체의 비용에 비해, 감소된 사이즈를 가지며 비용 효과적인 방식으로 어셈블리될 수 있는 전자 회로 구조체에 대한 요구가 있어왔다.
발명의 개요
본 발명은 감소된 사이즈를 갖는 전자 회로 구조체에 관한 것이다. 본 발명의 전자 회로 구조체는 광학 데이타 통신 링크와 같은 통신 링크의 사이즈를 감소시키는데 특히 유용하지만, 사이즈 감소가 요구되는 다른 잔자 디바이스에 대해서도 용이하게 적용될 수 있다. 차후 설명되는 바와 같이, 본 발명의 전자 회로 구조체는 장점을 갖는 독특한 소자 장착 기술의 이점을 이용하여 이 기술에 따라 전자 소자는 회로 기판에 형성된 개구내에 매달린다. 본 발명에 따라 이 장착 기술은 전체 전자 회로 구조체의 프로필을 감소시킨다. 또한, 상기 개구에 의해 전자 소자는 부분적으로 중첩하는 방식으로 장착될 수 있기 때문에 전자 회로 구조체의 측면의 표면 영역을 감소시킨다. 이 전자 회로 구조체는 표준 FR-4, G-10, 또는 세라믹 회로 기판 또는 다층 플렉스(flex) 회로, 또한 표준으로 리드가 형성된 집적 회로 패키지 형태를 가진 전자 소자를 사용할 수 있기 때문에 비용 효율적인 어셈블리가 가능하다. 본 발명에 따른 회로 기판 내의 개구 내에 전자 소자를 장착하는 것은 열의 소실에 도움을 주는 장점을 제공할 수 있다. 본 발명에 따라 매트릭스 패턴에 의한 전압면 및 접지면의 결합은 열의 소실에 또한 도움을 주며, 전기 절연, 용량성 필터링 및 임피던스 제어를 제공한다. 또한, 본 발명의 전자 회로 구조체는 예컨대, 스택형 또는 방사형 구성의 몇개의 전자 구조체를 고밀도로 패키징하는 것을 용이하게 한다.
본 발명의 장점은 이하의 상세한 설명에서 차후 기술되고 나타나며, 또는 본 발명의 실행에 의해 나타날 수 있다. 본 발명의 장점은 기술된 상세한 설명 및 청구의 범위와 첨부된 도면에서 상세하게 나타난 수단에 의해 실현되고 달성된다.
여기에서 명백하게 구체화되고 설명된 바와 같이, 본 발명은 제 1 실시예에서, 제 1 주표면, 제 2 주표면 및 다수의 측표면을 갖는 회로 기판과, 다수의 전도성 표면을 포함하는 회로 기판과, 제 1 주표면에서 제 2 주표면으로 회로 기판을 통해 연장하는 개구와, 이 개구 내에 매달려 있고 하나 이상의 전도성 표면에 결합된 다수의 전도성 리드를 포함하는 소자를 포함하는 전자 회로 구조체를 제공한다.
제 2 실시예에서, 본 발명은 하우징과, 하우징 내에 장착되고 제 1 주표면, 제 2 주표면, 및 다수의 측표면을 가진 회로 기판과, 회로 기판의 제 1 주표면 및 제 2 주표면의 적어도 하나의 표면 상에 형성된 다수의 전도성 표면과, 제 1 주표면에서 제 2 주표면으로 회로 기판을 통해 연장하는 개구와, 이 개구 내에 매달려 있으며 하나 이상의 전도성 표면에 결합된 다수의 전도성 리드를 포함하는 소자와, 하우징 내에 장착되고 광섬유를 수용하는 커넥터 구조체와, 하우징 내에 장착되고 커넥터 구조체 및 전자 소자에 결합되며 광섬유로부터의 광신호를 수신하여 광신호를 전기 신호로 변환하는 광전자 소자를 포함하는 광전자 커넥터 패키지를 제공하는데, 상기 전자 소자는 광전자 소자로부터의 전기 신호를 수신한다.
제 3 실시예에서, 본 발명은, 제 1 유전체층과, 이 제 1 유전체층에 인접하여 형성된 접지면과, 접지면에 대향하여 제 1 유전체층에 인접하게 형성된 전압면과, 제 1 유전체층에 대향하여 접지면에 인접하게 형성된 제 2 유전체층과, 제 1 유전체층에 대향하여 전압면에 인접하게 형성된 제 3 유전체층과, 접지면에 대향하여 제 2 유전체층에 인접하게 형성된 제 1 신호층과, 전압면에 대향하여 제 3 유전체층에 인접하게 형성된 제 2 신호층과, 제 1 유전체층, 접지면, 전압면 제 2 유전체층, 제 3 유전체층, 제 1 신호층 및 제 2 신호층을 통해 연장하는 적어도 하나의 개구와, 이 개구내에 매달려 있는 전자 소자를 포함하는 전자 회로 구조체를 제공하는데, 전압면 및 접지면 각각은 추가적인 개구의 어레이를 포함한다.
상기 일반적인 설명 및 차후 상세한 설명이 모두 예시적이고 설명적일뿐 본 발명을 제한하지 않음이 이해된다.
본 발명은 전자 회로 구조체에 관한 것이며, 더 상세하게는 감소된 크기를 갖는 전자 회로 구조체에 관한 것이다.
본 발명은 명세서에 통합되고 그 일부분을 구성하는 첨부된 도면을 참조하여 더욱 잘 이해된다. 다수의 도면의 본 발명의 실시예를 도시하고 있으며, 또한 상세한 설명은 본 발명의 이론을 설명하도록 제공된다.
도 1은 종래의 표면 장착 기술에 따라 어셈블리된 전자 회로 구조체의 측면도이다.
도 2A는 본 발명의 제 1 실시예에 따른 제 1 예시적인 전자 회로 구조체의 측단면도이다.
도 2B는 본 발명의 제 1 실시예에 따른 제 2 예시적인 전자 회로 구조체의 측단면도이다.
도 2C는 본 발명의 제 1 실시예에 따른 제 3 예시적인 전자 회로 구조체의 측단면도이다.
도 3은 본 발명의 제 1 실시예에 따른 전자 회로 구조체의 상부에서 본 사시도이다.
도 4는 본 발명의 제 2 실시예에 따른 전자 회로 구조체를 내장한, 제 1 예시적인 광전자 커넥터 패키지의 측면도이다.
도 5는 본 발명의 제 2 실시예에 따른 전자 회로 구조체를 내장한 제 2 예시적인 광전자 커넥터 패키지의 상부 평면도이다.
도 6은 도 5에 도시된 제 2 예시적인 광전자 커넥터 패키지의 측면도이다.
도 7은 본 발명에 따라 스택형 구성으로 정렬된 다수의 전자 회로 구조체의 측면에서 본 사시도이다.
도 8은 본 발명에 따라 방사형 구성으로 정렬된 다수의 전자 회로 구조체의 측면에서 본 사시도이다.
도 9는 본 발명에 따라 방사형 구성으로 정렬되고 하우징 내에 수용된 다수의 전자 회로 구조체의 정면도이다.
도 10은 본 발명의 제 3 실시예에 따라, 개구 어레이를 갖는 전압면 및 접지면을 통합한 회로 기판의 측단면도이다.
도 11은 본 발명의 제 3 실시예에 따라, 개구 어레이를 갖는 전압면 및 접지면의 상부 평면도이다.
도 1은 종래의 표면 장착 기술에 따라 어셈블리된 전자 회로 구조체(10)의 측면도이다. 도 1에 도시된 전자 회로 기판(10)은 회로 기판(12), 하나 이상의 집적된 전자 소자(14) 및 다수의 분리된 전자 소자(16)를 포함한다. 이 집적된 전자 소자(14)는 통상적으로 능동 전자 회로를 포함하는데 반해, 분리된 전자 소자(16)는 수동 전자 회로를 포함한다. 집적된 전자 소자(14)는 광섬유 통신 링크와 관련하여 예컨대, 드라이버, 트랜스임피던스 증폭기 및 판정 회로를 포함하며 분리되어 집적된 전자 소자(16)는 다양한 레지스터, 커패시터 또는 인덕터로 구성될 수 있다.
회로 구조체(12)는 제 1 주표면(17)과 제 2 주표면(19) 뿐만 아니라 다수의 측표면을 갖는다. 다수의 전도성 트레이스(도시되지 않음)는 회로 기판(12)의 제 1 및 제 2 주표면(17,19)중 하나 또는 모두의 표면 상에 형성된다. 또한, 다수의 전도성 접촉 패드(20)는 적어도 제 1 주표면(17) 상에 형성되며 전도성 트레이스에 결합된다. 집적된 전자 소자(14)는 집적된 전자 소자와 결합된 패키지로부터 연장된 전도성 리드(18)를 포함한다. 이 리드(18)는 집적된 회로 소자(14)의 표면에 장착되기 위해 예컨대, 땜납에 의해 접촉 패드(20)에 본드된다. 분리된 전자 소자(16)는, 표면 장착하도록 땜납에 의해 접촉 패드(20)에 또한 집적 본드되어 있는 전도성 표면을 포함한다.
도 1의 전자 회로 구조체(10)는 종래의 표면 장착 기술에 따라 바람직하지 않은 큰 사이즈를 갖는다. 특히 종래의 표면 장착 기술은 제 1 주표면(17) 및 제 2 주표면(19)에 대해 대략 수직 방향으로 연장하는, 전자 회로 구조체(10)의 전체 두께로서 측정된 큰 프로필(22)을 생산한다. 프로필(22)은 대략 회로 기판(12)의 두께(24)와, 접촉 패드(20)의 두께(26)와, 제 1 주표면(17) 상에 표면 장착된 가장 큰 집적 회로 소자(14)의 두께(28)를 모두 합한 것과 대략 동일하다. 접촉 패드(20)의 두께(26)가 도 1에서 도시를 목적으로 약간 과장되었더라도, 이 치수는 전자 회로 구조체(10)의 프로필을 결정하는데 있어서, 사소하지 않은 것이 일반적이다. 도 1의 예에서, 집적된 전자 소자(14) 및 분리된 전자 소자(16)는 회로 기판(12)의 제 1 주표면(17) 상에만 표면 장착된 것으로 되시되어 있다. 그러나, 다수의 경우에 있어서, 전자 소자(14,16)는 제 1 주표면(17)과 제 2 주표면(19) 상에 모두 표면 장착될 수 있다. 동시에, 전자 회로 구조체(10)의 프로필은 도 1에 도시된 것보다 클 수 있다.
종래의 표면 장착 기술은 또한 회로 기판(12)에 대해 바람직하지 않게 큰 표면 영역을 필요로 한다. 특히, 종래의 표면 장착 기술은 땜납의 교락(橋絡)에 기인한 단락, 소자의 비정합에 기인한 단락, 및 소자 사이의 전기 혼선을 피하기 위해 인접한 전기 소자(14,16) 사이에 충분한 측면 공극을 요구한다. 이 측면 공극의 필요성은 전기 소자(14,16) 사이에 실제로 소요되는 기판의 상당한 량을 소비한다. 집적된 전자 소자(14)의 전도성 리드(18)는 또한 분리된 전자 소자(16)가 표면 장착된 접촉 패드가 아닌 다른 접촉 패드(20)에 본드될 수 있다. 실제로, 전체전자 회로 구조체(10)는 바람직하지 않게 큰 표면 영역을 가지기 때문에 감소된 표면 영역을 필요로하는 응용에 적절하지 않게 된다.
도 2A는 본 발명의 제 1 실시예에 따른, 제 1 예시적인 전자 회로 구조체(30A)의 측단면도이다. 도 1의 전자 회로 구조체와 유사하게, 도 2A의 구조체(30A)는 회로 기판(12)과, 하나 이상의 집적된 전자 소자(14)와, 다수의 분리된 전자 소자(16)와, 회로 기판 상에 형성된 다수의 접촉 패드(20)를 포함한다. 이 접촉 패드(20)는 회로 기판(12)의 제 1 주표면(17) 및/또는 제 2 주표면(19) 상에 형성된 전도성 트레이스에 결합되어 있다. 또한, 분리된 전자 소자(16)는 회로 기판(12)의 제 1 주표면(17) 및/또는 제 2 주표면(19) 상에서 접촉 패드(20)에 표면 장착되어 있다.
그러나, 도 1의 전자 회로 구조체(10)와는 달리, 도 2A의 전자 회로 구조체(30A)는 제 1 주표면(17)에서 제 2 주표면(19)으로 회로 기판(12)을 통해 연장하는 하나 이상의 개구(32)를 포함한다. 집적된 전자 회로 소자(14)는 개구(32) 내에 매달린다. 도 2A의 실시예에서, 집적된 전자 소자(14)는 그 일부분이 제 2 주표면(19)의 아래로 연장하는 반전된 방식으로 개구(32) 내에 매달리며, 그 외 다른 부분은 제 1 주표면(17)과 실질적으로 같은 높이에 있다. 개구(32) 내에 매달린 집적된 전자 소자(14)는 표준으로 리드가 형성된 집적 회로 패키지를 포함할 수 있다. 이 패키지는 제 1 주표면(17) 상에 있는 하나 이상의 전도성 접촉 패드(20)에 결합된 다수의 전도성 리드(18)를 포함한다. 전도성 리드(18)는 접촉 패드(20)에 본드되어 있고 집적된 전자 소자(14)를 개구(32) 내에 매달리게 하는데 적어도 부분적으로 소용될 수 있다. 이는, 본 발명에 따라 집적된 전자 소자(14)를 그 전도성 리드(18)에 의해 개구(32) 내에 매달리게 함으로써, 회로 구조체(30A)의 포로필을 증가시킬 수 있는 임의의 외부 지지수단에 대한 필요성을 제거하는데 있어서 특히 매우 바람직할 수 있다.
개구(32)는 회로 구조체(12)를 예컨대, 밀링(milling), 펀칭(punching) 및 드릴링(drilling)함으로써 형성될 수 있다. 개구가 형성된 후에, 개구(32)의 내측면은 전도재로 도금되어, 전자 회로 구조체(30A)를 통해 전파되는 전자기 간섭을 감소시킬 수 있다. 회로 구조체(12)는 예컨대, 표준 FR-4, G-10, 또는 세라믹 기판을 포함할 수 있으며, 선택적으로 다층 플렉스 회로 기판을 포함할 수 있다. 회로 기판(12)의 두께는 응용예에 따라 다양할 수 있다. 그러나, 최소의 프로필을 형성하기 위해, 회로 기판(12)는 대략 2mm 이하의 두께를 가져야 하며, 1mm 이하의 두께가 바람직하다.
본 발명에 따라, 집적된 전자 소자(14)가 개구(32) 내에 매달림으로써, 전체 전자 회로 구조체(30A)에 대해 상당히 감소된 프로필이 형성된다. 도 1의 전자 회로 구조체(10)에서, 프로필(34)은 제 1 주표면(17) 및 제 2 주표면(19)에 대략 수직 방향에서 연장하는 전자 회로 구조체(30A)의 전체 두께로서 측정된다. 도 2A에 도시된 바와 같이, 전자 회로 구조체(30A)의 프로필(34)은 전자 회로 구조체(10)의 프로필(22)보다 작다. 특히 프로필(34)은 전자 소자(14)의 두께와 회로 구조체(12)의 두께를 합한 것보다 작은 것은 명백하다. 오히려, 도 2A의 예에서, 프로필(34)은 제 2 주표면(19) 아래로 개구(32)의 외부로 연장하는 집적된 전자 소자(14)의 임의의 부분의 두께(36)와, 회로 기판(12)의 두께(38)와, 분리된 전자 소자(16)가 장착된 접촉 패드(20)의 두께(40)를 합한 것과 대약 동일하며, 분리된 전자 소자의 두께(42)가 가장 큰 두께를 가진다.
만일 집적된 전자 소자(14)가 도 2A에 도시된 두께보다 작으면, 그 어떤 부분도 개구(32)의 외부로 연장하지 않는 것이 가능하다. 다시 말해, 집적된 전자 소자(14)의 전체 두께가 개구(32) 내에 수용될 수 있다. 이러한 경우에, 전체 전자 회로 구조체(30A)의 프로필(34)은 분리된 전자 소자(16)의 두께(42)와, 접촉 패드(20)의 두께(40)와, 회로 기판(12)의 두께(38)를 합한 것과 대략 동일하게 추가로 감소될 수 있다.
도 2A의 전자 회로 구조체(30A)는 또한 열의 손실을 증대한다. 특히, 집적된 전자 소자(14)는 그 양측면이 주변 온도에 대해 용이하게 접촉하고 개방되도록 개구(32) 내에 매달린다. 도 1에 도시된 종래의 전자 회로 구조체(10)에서, 집적된 전자 소자(14)의 일측면은 회로 기판(12)의 제 1 주표면(17)에 밀접하게 근접하도록 표면 장착되어, 열을 손실시키는 것을 더 어렵게 만들었다. 이와 달리, 본 발명은 집적된 전자 소자(14)를개구(32) 내에 매달리게 함으로써, 소자의 주위와 회로 기판(12)의 제 1 주표면(17)과 제 2 주표면(19) 사이에 추가적인 열 경로가 제공된다.
도 2B는 본 발명의 제 1 실시예에 따른, 제 2 예시적인 전자 회로 구조체(30B)의 측단면도이다. 도 2B의 전자 회로 구조체(30B)는 도 2A의 전자 회로 구조체(30A)와 대략 동일하지만, 회로 기판(12)의 제 2 주표면(19) 상에 형성된 다수의 접촉 패드(20)를 포함하는 면에서 다르다. 전자 회로 구조체(30A)에서와 같이, 집적된 회로 소자(14)는 바람직하게 전도성 리드(18)에 의해 개구(32) 내에 매달려 있다. 그러나, 이와 달리 집적된 전자 소자(14)중 하나의 전도성 리드(18)는 제 1 주표면(17) 상에 형성된 접촉 패드(20)에 결합되는 반면, 다른 집적된 전자 소자의 전도성 리드는 제 2 주표면(19) 상에 형성된 접촉 패드에 결합된다.
전자 회로 구조체(30B)는 전자 회로 구조체(30A)의 프로필(34)의 경우와 유사하게, 전자 회로 구조체(10)의 프로필(12)보다 작으며, 그에 따라 전자 소자(14)의 두께와, 회로 기판(12)의 두께의 합보다 작은 프로필(44)를 생성한다. 특히 프로필(44)은 제 2 주표면(19) 아래로 개구(32)의 외부로 연장하는 집적된 전자 소자(14)의 임의의 부분의 두께(46)와, 회로 기판(12)의 두께(48)와, 분리된 전자 소자(16)가 장착된 접촉 패드(20)의 두께(50)와, 가장 큰 두께를 갖는 구별된 전자 소자(16)의 두께(51)를 합한 것과 대략 동일하다. 또한, 집적된 전자 소자(14)가 도 2B에 도시된 것보다 작은 두께를 갖는다면, 집적된 전자 소자의 전체 두께는 개구(32) 내에 수용될 수 있는 것을 생각할 수 있다. 따라서, 전자 회로 구조체(30A)의 전체 프로필(44)은 추가로 감소될 수 있다.
전자 회로 구조체(30B)는 또한 회로 기판(12)의 표면 영역에 있어서의 상당한 감소를 제공한다. 도 2B에 도시된 바와 같이, 집적된 전자 소자(14)중 적어도 하나의 전도성 리드(18)에 결합된 제 1 주표면(17) 상의 적어도 몇개의 접촉 패드(20)의 부분은 집적된 다른 전자 소자의 전도성 리드에 결합된 제 2 주표면(19) 상의 적어도 몇개의 접촉 패드(20)의 부분과 실질적으로 중첩하도록 정렬되어 있다. 본 발명에 따라, 대향하는 표면(17,19) 상의 접촉 패드(20)의 중첩 배열은 종래의 표면 장착 기술에 요구되는 측면 공극을 제거한다. 측면 공극을 제거함으로써, 전자 회로 구조체(30B)는 이용가능한 표면 영역이 최소화되어야 하는 응용예에 이용될 수 있다. 또한, 측면 공극의 제거는 특히, 중첩하는 접촉 패드(20) 사이에 다이렉트 바이어스가 제공되는 경우, 결합된 소자 사이의 경로 길이를 최소화할 수 있다.
도 2C는 본 발명의 제 1 실시예에 따른 제 3 예시적인 전자 회로 구조체(30C)의 측단면도이다. 도 2B의 전자 회로 구조체(30C)는 도 2A 및 도 2B의 각 전자 회로 구조체(30A,30B)와 대략 동일하다. 전자 회로 구조체(30C)의 각각의 집적된 전자 구성요소(14)의 리드(18)는 회로 기판(12)의 제 2 주표면(19) 상에 형성된 접촉 패드(20)에 결합되어 있지만, 집적된 전자 소자는 전자 회로 구조체(30A)에서와는 반대 방향으로 개구(32) 내에 매달려 있다. 전자 회로 구조체(30C)는 전자 회로 구조체(30A,30B)의 각 프로필(34,44)과 같이, 전자 회로 구조체(10)의 프로필(22)보다 작으며, 그에 따라 전자 소자(14)의 두께와 회로 기판(12)의 두께를 합한 것보다 작은 프로필(52)을 생성한다. 프로필(52)은 제 2 주표면 상의 접촉 패드(20)의 두께(54)와, 회로 기판(12)의 두께(56)와, 제 1 주표면(17) 상의 접촉 패드(20)의 두께(57)와, 제 1 주표면 상의 접촉 패드 상에 표면 장착된, 분리된 전자 소자(16)의 가장 큰 두께(58)를 합한 것과 대략 동일하다. 이 실시예의 집적된 전자 소자(14)는 회로 기판(12)의 제 2 주표면(19)에 인접하여 개구(32)의 외부로 연장하지 않기 때문에, 프로필(52)은 전자 회로 구조체(30A,30B)의 각 프로필(34,44)보다 작은 두께를 가질 수 있다.
도 2B의 전자 회로 구조체(30B)와 유사하게, 도 2C의 전자 회로 구조체(30C)는 또한 회로 기판(12)의 표면 영역에서의 상당한 감소를 제공한다. 도 2C에 도시된 바와 같이, 집적된 전자 소자(14)중 하나의 전도성 리드(18)에 결합된, 제 2 주표면(19) 상의 접촉 패드(20)의 적어도 몇개는, 분리된 전자 소자(16)가 표면 장착된 제 1 주표면(17) 상의 적어도 몇개의 접촉 패드(20)와 대략 중첩하여 정렬되어 있다. 본 발명에 따라, 대향하는 표면(17,19) 상의 접촉 패드(20)의 중첩하는 정렬은 집적된 전자 소자(14)와 분리된 전자 소자(16) 사이의, 종래의 표면 장착 기술에 있어서는 필수적인 측면 공극을 제거한다. 전자 회로 구조체(30B)에서와 같이, 측면 공극의 제거로 인해, 도 2C의 전자 회로 구조체(30C)는 이용가능한 표면 영역이 매우 작은 응용에 이용될 수 있다.
도 3은 본 발명의 제 1 실시예에 따른 또하나의 예시적인 전자 회로 구조체(30D)를 상부에서 본 사시도이다. 전자 회로 구조체(30D)는 대략 도 2A-2C의 전자 회로 구조체(30A-30C)와 일치하지만, 동일한 개구(32) 내에 2개 이상의 집적된 전자 소자(14)를 추가로 포함한다. 도 3에 도시된 바와 같이, 집적된 전자 소자(14)가 개구(32) 내에 나란히 위치됨으로써 회로 기판(12)의 길이를 감소시킬 수 있으며, 필요하다면, 전자 회로 구조체(30D)를 응용하여, 추가적으로 회로 기판의 폭을 제공할 수 있다. 개구(32) 내에 매달려 있는 집적된 전자 소자(14)는 동일한 장착 방향을 공유할 수 있거나, 또는 서로 대향하여 장착될 수 있다. 다시 말해 각각의 집적된 전자 소자(14)의 전도성 리드(18)는 제 1 주표면(17) 또는 제 2 주표면(19) 상의 접촉 패드(20)에 결합될 수 있다. 전자 회로 구조체(30D)의 결과적인 프로필은 도 1의 전자 회로 구조체(10)의 프로필(22)보다 명백하게 작으며, 도 2A-2C의 전자 회로 구조체(30A-30C)의 프로필(34,44,52)에 비교될 수 있다.
도 4는 본 발명의 제 2 실시예에 따른, 전자 회로 구조체(30E)를 내장한, 제 1 예시적인 광전자 커넥터 패키지(60)의 측면도이다. 광전자 커넥터 패키지(60)는 예컨대, 감소된 사이즈 및/또는 증가된 패키지 밀도가 요구되는 분배 계산 및 계측 시스템에 사용될 수 있다. 전자 회로 구조체(30E)는 도 2A-2C 및 도 3에 도시된 전자 회로 구조체(30A-30D)중 어느 하나와 실질적으로 동일할 수 있다. 전자 회로 구조체(30E)는 예컨대, 회로 기판(12), 이 회로 기판에 형성된 개구(32) 내에 매달려 있는 집적된 전자 소자(14), 및 회로 기판 상에 형성된 접촉 패드에 표면 장착된 분리된 전자 소자(16)를 포함한다.
광전자 커넥터 패키지(60)는 전자 회로 구조체(30E)에 추가하여, 하우징(64)과, 이 하우징 내에 장착된 광전자 소자(66)를 포함한다. 광전자 소자(66)는 광섬유(70)을 수용하도록 설계된 페룰(ferrule) 어셈블리(68)를 포함할 수 있다. 광전자 소자(66)는 예컨대, 미국 특허 제 5,325,455 호에 개시되어 있는 광섬유 커넥터 하드웨어에 의해 광섬유(70)에 결합될 수 있다. 광전자 소자(66)는 광섬유(70)로부터 수신된 광신호를 전자 회로 구조체(30E)에 의해 실행되는 회로에 대한 응용을 위해 전기 신호로 변환한다. 전자 회로 구조체(30E)는 열전달(thermal transfer) 테이프(74)의 시트를 통해 기저벽(72)의 내면에 부착됨으로써 하우징(64) 내에 장착될 수 있다. 하우징(64) 내에 장착되면, 전자 회로 구조체(30E)에 의해 실행되는 회로는 광전자 커넥터 패키지(60) 상의 커넥터(도시되지 않음)에 결합되어, 외부 프로세서 또는 인터페이스 회로에 대해 전기 신호를 수신하거나 전송한다.
도 5는 본 발명의 제 2 실시예에 따른, 전자 회로 구조체(30F, 30G)를 내장한, 제 2 예시적인 광전자 커넥터 패키지(76)의 상부 평면도이다. 광전자 커넥터 패키지(76)는 예컨대, 감소된 사이즈 및/또는 증가된 패키지 밀도가 요구되는 분배 계산 및 계측 시스템에 사용될 수 있다. 그러나, 광전자 커넥터 패키지(76)는 사이즈 감소가 필수불가결한 퍼스널 컴퓨터에서의 응용을 위해, 훨씬 더 유용할 수 있다. 특히, 광전자 커넥터 패키지(76)는 PCMCIA 형태 인자에 부합하도록 용이하게 구성될 수 있다. 도 5에 도시된 바와 같이, 광전자 커넥터 패키지(76)는 하우징과, 인터페이스 및/또는 프로세서 회로를 위한 영역(80)과, 퍼스널 컴퓨팅 시스템 내의 PCMCIA 포트와 결합된 회로와 같은 외부 회로에 인터페이스 및/또는 프로세서 회로를 결합시키기 위한 커넥터(82)를 포함한다.
제 1 전자 회로 구조체(30F) 및 제 2 전자 회로 구조체(30G)가 영역(80)에 인접하여 장착되어 있다. 전자 회로 구조체(30F,30G)는 도 2A-2C 및 도 3에 도시된 전자 회로 구조체(30A-30D)중 어느 하나와 실질적으로 동일할 수 있다. 전자 회로 구조체(30F,30G) 각각은 예컨대, 회로 기판(12), 회로 기판에 형성된 개구(32)내에 매달린 집적된 전자 소자(14) 및, 회로 기판 상에 형성된 접촉 패드에 표면 장착된 분리된 전자 소자(16)를 포함한다. 제 1 전자 회로 구조체(30F)는 광수신기로서 기능할 수 있는 반면, 제 2 전자 회로 구조체(30G)는 광전송기로서 기능할 수 있다. 따라서, 제 1 전자 회로 구조체(30F)는 광섬유를 통해 수신된 광신호를 전기 신호로 변환하도록 설계된 광전자 소자(83)를 포함한다. 전기 신호는 제 1 전자 회로 구조체(30F)에 의해 실행되는 회로에 의해 처리되고, 광전자 커넥터 패키지(76)의 영역(80) 내에 장착된 다른 추가 회로로 전송된다. 제 2 전자 회로 구조체(30G)는 신호를 광섬유를 통해 전송할 수 있도록, 전자 회로 구조체 상의 회로로부터 수신된 전기 신호를 광신호로 변환하도록 설계된 광전자 소자(84)를 포함한다. 광전자 소자(83,84)는 예컨대, 미국 특허 제 6,325,455 호에 개시된 것과 같은 광섬유 커넥터 하드웨어에 의해 각각의 광섬유에 결합될 수 있다.
도 6은 도 5에 도시된 제 2 예시적인 광전자 커넥터 패키지(76)의 측면도이다. 도 6에 도시된 바와 같이, 광전자 커넥터 패키지(76)의 하우징(78)은 상부 금속성 표면(85) 및 하부 금속성 표면(86)을 포함한다. 상부 및 하부 금속성 표면(85,86)은 카드형 패키지를 형성하도록 함께 결합되거나 봉합될 수 있는, 대향하는 플라스틱 프레임을 포함한다. 도 6은 영역(80) 내에 포함된 인터페이스 및/또는 처리 회로 및 커넥터(82)와 함께, 광전자 커넥터 패키지(76) 내에 장착된 전자 회로 구조체(30G)를 도시한다. 전자 회로 구조체(30G)의 감소된 프로필에 의해, 전체 광전자 커넥터 패키지는 휴대용 컴퓨터 및 퍼스널 디지탈 어시스턴츠(personal digital assistants;PDA's)와 같은 소형 퍼스널 컴퓨터에서의 사용을 위해, PCMCIA 형태 인자에 따라 용이하게 어셈블리될 수 있다.
도 7은 본 발명에 따라, 스택형 배열(88)로 정렬된 다수의 전자 회로 구조체(301-30N)를 측면에서 본 사시도이다. 스택형 배열(88)에서의 각각의 전자 회로 구조체(301-30N)는 도 2A-2C 및 도 3에 도시된 각각의 전자 회로 구조체(30A-30D)의 어느 하나와 실질적으로 일치할 수 있다. 스택형 배열(88)은 공간이 상당히 제한되는 통신 브리지, 루터(routers), 넌-블록킹 데이타 스위치에 특히 유용할 수 있다. 도 7에 도시된 바와 같이, 전자 회로 구조체(301-30N)는 블록을 형성하도록 서로 인접하게 스택되어 있다. 스택형 배열(88)의 형태에서, 각 전자 회로 구조체(301-30N)의 몇개의 구별된 블록은 데이타 통신 링크의 집중을 높이도록 긴밀한 공간에서 통합될 수 있다. 각각의 전자 회로 구조체(301-30N)의 개구(32)를 적절하게 배치함으로써, 각 회로 기판(121-12N) 사이의 회로층 사이에 열 손실을 돕는 공기 흐름이 제공된다. 스택형 배열(88)에서의 전자 회로 구조체(301-30N)는 얇은 스탠드-오프스(stand-offs)를 이용하여 긴밀하게 스택될 수 있다. 선택적으로, 유전체로 구성된 열전달 테이프가 균등한 열 분배를 용이하게 하는 동시에 회로 기판(121-12N)을 지지하는데 사용될 수 있다.
도 8은 본 발명에 따라, 방사형 배열(90)로 정렬된 다수의 전자 회로 구조체(301-30N)를 측면에서 본 사시도이다. 또한, 방사형 배열(90)에서의 각각의 전자 회로 구조체(301-30N)는 도 2A-2C 및 도 3에 도시된 각각의 전자 회로 구조체(30A-30D)의 어느 하나와 실질적으로 일치할 수 있다. 방사형 배열(90)은 도 7의 스택형 배열(88)과 같이 공간 효율적이지 않지만, 최대의 열 손실 및/또는 전기 절연이 요구될때 바람직할 수 있다. 방사형 배열(90)은 개구(94)를 갖는 전도성 코어(92)를 포함할 수 있다. 코어(92)는 전자 회로 구조체(301-30N) 사이에서 신호를 경로 지정하는 배치 센터로서 사용하도록 구성될 수 있다. 또한, 코어(92)는 전자 회로 구조체(301-30N)에 관련된 전압 및 접지를 경로 지정하는 저인덕턴스 전력/접지 배치 센터로서 기능하도록 구성될 수 있다.
도 9는 본 발명에 따라 방사형 배열(96)로 정렬되고 하우징(98) 내에 수용된 다수의 전자 회로 구조체(301-30N)의 정면도이다. 도 9의 방사형 배열(96)은 도 8에 도시된 것과 실질적으로 일치하고, 전자 회로 구조체(301-30N)의 블록은 러기드(rugged) 하우징(98) 내에 장착되어 있다. 하우징(98)은 예컨대, 알루미늄으로 형성될 수 있으며, 열 소실, 전기 절연 및/또는 임피던스 제어를 또한 제공하도록 구성될 수 있다. 복수의 하우징(98)이 다수의 통신 링크를 제공하도록 긴밀하게 서로 배치될 수 있다.
스택형 배열(88) 및 방사형 배열(90,96)에서의 인접한 전자 회로 구조체(301-30N)의 밀접한 배치로 인해, 전기 절연, 열 손실 및 임피던스 제어가 중요한 문제가 될 수 있다. 더욱이, 이러한 중요한 문제는 또한, 개별 구조체의 사이즈가 감소됨에 따라, 개별 전자 회로 구조체(301-30N)에 관련될 수 있다. 도 10은 본 발명의 제 3 실시예에 따라, 개구의 어레이에 의해 형성된 매트릭스 패턴을 갖는 전압면 및 접지면을 통합한 회로 기판(100)의 측단면도이다. 전압면 및 접지면의 매트릭스 패턴은 열 손실을 도우며, 전기 절연을 증대하고, 의사 신호의 본질적인 용량성 필터링을 제공하며, 임피던스 제어를 가능하게 하고, 적절한 트레이스 용적 및 간격을 갖는 마이크로스트립 신호 경로의 형성을 도모한다. 회로 기판(100)은 전자 회로 구조체(301-30N)에 용이하게 통합되어 상기 언급한 문제를 해결한다.
도 10에 도시된 바와 같이, 회로 기판(100)은 제 1 유전체층(102), 금속성 전압면(104), 금속성 접지면(106), 제 2 유전체층(108), 제 3 유전체층(110), 제 1 신호층(112) 및 제 2 신호층(114)을 포함한다. 전압면 및 접지면(104,106)은 예컨대, 구리로 형성될 수 있다. 회로 기판(100)이 도 2A-2C 및 도 3의 전자 회로 구조체(30A-30D)중 하나와 결합하여 사용된다면, 집적된 전자 소자(14)가 매달릴 수 있도록 하기 위해 제 1 유전체층(102), 전압면(104), 접지면(106), 제 2 유전체층(108), 제 3 유전체층(110), 제 1 신호층(112) 및 제 2 신호층(114)을 통해 연장하는 하나 이상의 개구(32)를 추가로 포함할 수 있다.
도 11은 회로 기판(100)의 전압면(104) 및 접지면(106)에 있어서 매트릭스 패턴을 형성하는 개구의 어레이를 나타내는 상부 평면도이다. 도 11에 도시된 바와 같이, 전압면(104) 및 접지면(106) 각각은 전압면 및 접지면의 고형 영역(118)에 의해 분리된 매트릭스 개구(116)의 어레이를 포함한다. 매트릭스 개구(116)는 회로 기판(100)을 통해 열이 전달되도록 하여, 유전체층(102,108,110)에서 열의 흐름을 막거나 유전체층에 집중되는 것을 방지한다. 이 특징으로 인해, 회로 기판이 통합되는 경우 전체 전자 회로 구조체(301-30N)을 손상시킬 수 있는 과열점(hot spots)에 대한 전압면(104) 및 접지면(106)의 민감성이 감소한다. 따라서, 전자 회로 구조체(301-30N) 내에 고전력 회로의 통합이 가능하다.
또한, 매트릭스 개구(116)는 전자 회로 구조체(301-30N) 상의 회로에 의해 조절되는 가장 높은 주파수 신호의 차단 파장 이하의 크기를 갖도록 미리 정해질 수 있다. 이러한 방식에 의해, 전압면 및 접지면(104,106)은 전기적으로 안정화된(electrically solid) 전도면으로서 효과적으로 기능한다. 전압면 및 접지면(104,106)은 획득가능한 차단 파장 이하의 크기를 갖는 매트릭스 개구(116)와 함께, 고주파수 신호에 의해 발생된 전자기장의 전파를 실질적으로 막음으로써 전기 절연을 돕는다. 차폐 이론으로부터, 전압면(104) 및 접지면(106)의 각 매트릭스 개구(116)의 임계 최대 크기 Lmax는 다음 수학식 1에 의해 근사화될 수 있다.
Lmaxλ/20
따라서, 각 매트릭스 개구(116)의 영역은 대략 (λ/20)2보다 작거나 동일해야 한다. 예컨대, 1000Mhz의 주파수에서 FR-4 타입의 유전체 재료로 이루어진 매트릭스 개구(116)의 임계 최대 크기 Lmax는 대략 0.6 inch(1.52 cm)이어야 하며, 그 영역은 대략 0.36 inch2(2.31 cm2)보다 작거나 동일해야 한다.
소자-장착 개구(32)의 크기도 또한, 전자기 간섭이 과도하지 않도록 신중히 선택되어야 한다. 적절한 크기보다 크면, 개구는 회로 기판(12)을 따라 전자기 간섭을 전파하는 안테나 효과를 발생시킬 수 있다. 그러므로, 일반적으로 각 개구(32)의 임계 최대 크기 Lmax는 대략 λ/8보다 작거나 동일하고, 개구(32)의 영역은 대략 (λ/8)2보다 작거나 동일한 것이 바람직하다. 예컨대, 주파수 1000 Mhz에서, FR-4 타입의 유전체 재료로 이루어진 개구(32)의 임계 최대 크기 Lmax는 대략 1.5 inch(3.81 cm)보다 작거나 동일해야 하며 개구의 영역은 대략 2.25 inch2(14.52 cm2)보다 작거나 동일해야 한다.
전압면 및 접지면(104,106)은 전압면의 매트릭스 개구(116)가 접지면의 개구(116)와 완전히 또는 부분적으로 일치하거나, 불일치하여 정렬되도록 형성될 수 있다. 전압면과 접지면의 매트릭스 개구(116)를 완전히 일치하도록 정렬하면, 최상의 열 손실을 달성할 수 있지만, 전기 절연은 감소된다. 반대로, 전압면과 접지면의 매트릭스 개구(116)가 불일치하도록 정렬하면, 전압면(104) 및 접지면의 고형 영역(118)이 정렬되어 전기 절연이 커지지만, 열 손실율은 감소한다. 따라서, 전압면과 접지면의 매트릭스 개구(116)를 부분적으로 일치시키는 정도를 다르게 함으로써, 열 손실과 전기 절연의 이득 사이에서 소정의 균형을 획득할 수 있다. 주기적인 고형 부분은 또한, 열 손실이 고려되지 않아도 되고 전기 절연의 부분적 증대만이 요구되는 위치에서는 전압면(104) 및 접지면(106) 이내에서 흩어질 수 있다. 따라서, 개구(116)에 의해 형성된 패턴은 모든 경우에 있어서, 완전한 직사각형의 매트릭스를 형성할 필요는 없다.
또한, 제 1 유전체층(102)은 비교적 얇은 두께를 갖도록 크기가 정해질 수 있으므로, 전압면(104)과 접지면(106)은 평행한 플레이트 커패시터처럼 약간 작용한다. 전압면(104)과 접지면(106) 사이에서 발생된 커패시턴스 C의 대략적인 값은 수학식 2에 의해 표현될 수 있다.
C = εRS/d
상기 식에서 εR은 제 1 유전체층(102)의 유전 상수이고, S는 개구(116)의 전체 영역에 상반되는 전압면(104) 및 접지면(106)의 표면 영역이며, d는 제 1 유전체층(102)의 두께이다. 따라서, 제 1 유전체층(102)의 두께와, 전압면(104) 및 접지면(106)의 표면 영역을 주의깊게 조절함으로써, 본질적인 커패시컨스가 전력 공급 경로로부터의 전기 노이즈를 필터링하도록 제공될 수 있다. 그 결과, 더 민감한 회로가 외부 필터 소자의 수를 추가할 필요없이 전자 회로 구조체(301-30N)와 함께 사용될 수 있기 때문에, 비용이 절약된다. 물론, 상기 조절은 또한, 전도성 경로의 임피던스를 제어하기 위해 실행될 수 있다.
제 1 신호층(112) 및 제 2 신호층(114)에 대한 전압면(104) 및 접지면(106)의 공간적 관계가 또한, 전자기 간섭을 감소하기 위해 각각 조절될 수 있다. 특히, 전압면(104) 및 접지면(106)은 인접한 신호층(112,114)에 밀접하기 보다는 서로 밀접하게 배치되어야 한다. 이러한 정렬은 전압면(104)과 접지면(106) 사이에 노이즈를 더 많이 보유하게 하여, 신호층(112,114)으로 많은 노이즈가 결합하는 것을 방지한다. 전압면(104)과 접지면(106) 사이의 간격은 전압면과 신호층(112) 또는 접지면과 신호층(114) 사이의 공간보다 대략 33% 이상 더 밀접한 것이 바람직하다. 따라서, 유전체층(102)의 두께는 유전체층(108,110)의 두께의 대략 절반 이하인 것이 바람직하다. 이 공간 비율은 전압면(104) 및 접지면(106)과 신호층(112,114) 사이의 전기 절연의 수용가능한 정도를 제공할 수 있다.
본 발명에 따라, 다음 실시예는 전자 회로 구조체 및, 특히 이러한 전자 회로 구조체를 제조하기 위한 예시적인 기술을 설명하기 위해 제공된다.
예시적인 회로 구조체는 다수의 FR-4 회로 보드층을 함께 본딩하여 다층의 적층 회로 기판(12)을 형성함으로써 구성된다. 각각의 FR-4 회로 보드층은 대략 0.126 inch(0.32 cm)의 길이와, 대략 0.063 inch(0.16 cm)의 폭을 갖는다. 다층의 적층 회로 기판은 대략 0.031 inch(0.08 cm)의 전체 두께를 갖는다. 제 1 회로 보드층은 제 1 유전체층(102), 제 1 유전체층의 일측면 상에 형성된 구리 전압면(104), 및 전압면에 대향하는 제 1 유전체층의 일측면 상에 형성된 구리 접지면(106)을 포함한다. 전압면(104)과 접지면(106) 사이의 간격 및 그에 따른 제 1 유전체층(102)의 두께는 대략 0.004 inch(0.01 cm)이다. 전압면 및 접지면(104,106)은 통상적인 포토리소그래피(photolithography) 기술을 이용하여 적층되기 전에 패턴되고 에칭되어, 대략 제곱 인치당 2천개의 개구를 갖는 밀도로 회로 기판(12) 상에 일반적으로 균일하게 분포된 다수의 매트릭스 개구(116)를 형성한다. 이 밀도는 프린트된 회로 보드 제조 공정에 따라, 커지거나 작아질 수 있다.
제 1 회로 보드층은 제 2 및 제 3 회로 보드층에 적층되어 다층의 적층 회로 기판을 형성한다. 제 2 및 제 3 회로 보드층 각각은 유전체층(108,110)과 신호층(112,114)을 포함한다. 적층한 후, 전압면 및 접지면(104,106)의 각 신호층(112,114)에 대한 간격은 대략 0.01 inch(0.025 cm)이다. 따라서, 각 유전체층(108,110)의 두께는 대략 0.01 inch(0.025 cm)이다. 신호층(112,114)은 통상적인 포토리소그래피 기술을 사용하여 패턴되고 에칭되어 다수의 전도성 패드(20)와, 하드웨어가 회로 기판(12)에 부착되도록 결합하는 다수의 전도성 트레이스를 형성한다. 유전체층(108,110)은 전압면(104) 및 접지면(106)에 각각 적층된다. 제 1, 제 2 및 제 3 유전체층(102,108,110)은 전압면(104) 및 접지면(106)의 인접한 신호층(112,114)에 대한 공간적 관계와, 전압, 접지 및 신호층의 폭이 대략 50 Ω의 임피던스를 갖는, 임피던스-제어된 마이크로스트립 라인을 형성하도록 크기가 정해진다. 특히, 제 1 유전체층(102)의 두께는 대략 제 2 또는 제 3 유전체층(108,110)의 두께의 대략 절반이다. 따라서, 전압면(104)과 접지면(106)은 신호층(112,114) 에 밀접하기 보다는 서로 더 밀접하게 위치한다.
결과적인 회로 기판(12)은 3개의 개구(32)를 형성하도록 절단되며, 각각의 개구는 측면당 대략 0.25 inch(0.635 cm) 또는 0,0625 inch2(0.40 cm2)의 표면 영역을 갖는다. 광학 통신 링크 회로 구조체를 형성하기 위해, 광전자 소자는 전도성 패드(20) 및 땜납을 통해 회로 기판(12)에 표면 장착된다. 소형 아웃라인 집적 회로(SOIC) 패키지된 집적된 소자(14)는 패키지된 소자와 결합된 전기 리드를 개구에 인접하게 배치된 전도성 패드에 결합함으로써 개구(32) 내에 매달린다. 리드는 고치거나 손질할 필요 없이 전도성 패드에 납땜된다. 0805 타입 또는 더 작은, 다양한 분리된 수동 소자는 전도성 패드 및 땜납을 통해 회로 기판(12)에 표면 장착된다. 다양한 집적된 소자(14) 및 분리된 소자(16)는 포토리소그래피 공정중 형성된 전도성 트레이스를 통해 서로 결합되어 광학 통신 링크 회로 구조체를 형성한다. 완비한 회로 구조체는 0.1 inch(0.254 cm)보다 약간 작은 전체 회로 구조체 프로필을 갖게 되며, 1 Ghz(2 Gb/s)정도의 주파수에 대해 적절한 특성을 갖는다.
본 발명의 예시적인 실시에를 설명하였지만, 다른 장점 및 변형이 여기에서 설명된 본 발명의 상세한 설명 및 그 실시로부터 당업자에게 용이하게 행해질 수 있다. 따라서, 본 발명의 상세한 설명 및 실시예는 예시적일뿐이며, 본 발명의 사상 및 그 범위는 첨부된 청구의 범위에 의해서 나타난다.

Claims (31)

  1. 제 1 주표면, 제 2 주표면 및 다수의 측표면을 가지며, 다수의 전도성 표면을 포함하는 회로 기판과,
    상기 제 1 주표면으로부터 상기 회로 기판을 통해 상기 제 2 주표면으로 연장하는 개구와,
    상기 개구 내에 매달리며, 하나 이상의 상기 전도성 표면에 결합된 다수의 전도성 리드를 포함하는 전자 소자를 포함하는 것을 특징으로 하는 전자 회로 구조체.
  2. 제 1 항에 있어서, 상기 전자 소자는 적어도 부분적으로 상기 다수의 전도성 리드에 의해 상기 개구 내에 매달리는 것을 특징으로 하는 전자 회로 구조체.
  3. 제 1 항에 있어서, 상기 전자 소자는 상기 다수의 전도성 리드에 의해서만 상기 개구 내에 매달리는 것을 특징으로 하는 전자 회로 구조체.
  4. 제 1 항에 있어서, 상기 제 1 주표면 및 상기 제 2 주표면에 대략 수직인 방향으로 연장하는 상기 전자 회로 구조체의 두께는 상기 전자 소자의 두께와 상기 회로 기판의 두께를 합한 것보다 작은 것을 특징으로 하는 전자 회로 구조체.
  5. 제 1 항에 있어서, 상기 전자 소자는 제 1 전자 소자이며, 상기 전자 회로 구조체는 상기 회로 기판의 상기 제 1 주표면 및 상기 제 2 주표면중 하나에 장착된 제 2 전자 소자를 추가로 포함하는 것을 특징으로 하는 전자 회로 구조체.
  6. 제 5 항에 있어서, 상기 다수의 접촉 표면은 상기 회로 기판의 상기 제 1 주표면 및 상기 제 2 주표면중 적어도 하나의 주표면 상에 형성된 다수의 접촉 패드를 포함하며, 상기 제 1 전자 소자의 전도성 리드는 상기 접촉 패드중 적어도 몇개의 패드에 결합되고, 상기 제 2 전자 소자는 상기 접촉 패드중 적어도 몇개의 패드 상에 표면 장착되며, 상기 제 1 주표면 및 상기 제 2 주표면에 대략 수직인 방향으로 연장하는 상기 전자 회로 구조체의 두께는 상기 제 2 전자 소자의 두께와, 상기 접촉 패드의 두께와, 상기 회로 기판의 두께와, 상기 개구의 외부로 연장하는 제 1 전자 소자의 일부분의 두께를 합한 것에 대략 동일한 것을 특징으로 하는 전자 회로 구조체
  7. 제 5 항에 있어서, 상기 다수의 접촉 표면은 상기 회로 기판의 상기 제 1 주표면 및 상기 제 2 주표면중 적어도 하나의 주표면 상에 형성된 다수의 접촉 패드를 포함하며, 상기 제 1 전자 소자의 전도성 리드는 상기 접촉 패드의 적어도 몇개의 패드에 결합되고, 상기 제 2 전자 소자는 상기 접촉 패드중 적어도 몇개의 패드 상에 표면 장착되며, 상기 제 1 주표면 및 상기 제 2 주표면에 대략 수직인 방향으로 연장하는 상기 전자 회로 구조체의 두께는 상기 제 1 전자 소자의 두께와, 상기 접촉 패드의 두께와, 상기 제 1 회로 기판의 두께를 합한 것보다 작은 것을 특징으로 하는 전자 회로 구조체.
  8. 제 5 항에 있어서, 상기 다수의 접촉 표면은 상기 회로 기판의 상기 제 1 주표면 및 상기 제 2 주표면중 적어도 하나의 주표면 상에 형성된 다수의 제 1 접촉 패드와, 상기 회로 기판의 상기 제 1 주표면 및 상기 제 2 주표면중 나머지 주표면 상에 형성된 다수의 제 2 접촉 패드를 포함하며, 상기 제 1 전자 소자의 전도성 리드는 상기 다수의 제 1 접촉 패드중 적어도 몇개의 패드에 결합되고, 상기 제 2 전자 소자의 상기 전도성 리드는 상기 다수의 제 2 접촉 패드중 적어도 몇개의 패드에 결합되며, 상기 제 1 전자 소자의 상기 전도성 리드에 결합된 상기 다수의 제 1 접촉 패드중 상기 적어도 몇개의 패드 부분은 상기 다수의 제 2 전자 소자의 상기 전도성 리드에 결합된 상기 다수의 제 2 접촉 패드중 상기 적어도 몇개의 패드 부분과 대략 중첩하여 정렬되어 있는 것을 특징으로 하는 전자 회로 구조체.
  9. 제 1 항에 있어서, 상기 개구는 제 1 개구이며, 상기 전자 소자는 제 1 전자 소자이며, 상기 전자 회로 구조체는 제 2 개구 및 제 2 전자 소자를 추가로 포함하며, 상기 제 2 전자 소자는 상기 제 2 개구 내에 매달리며, 상기 제 2 전자 소자는 하나 이상의 상기 전도성 표면에 결합된 다수의 제 2 전도성 리드를 포함하는 것을 특징으로 하는 전자 회로 구조체.
  10. 제 9 항에 있어서, 상기 다수의 접촉 표면은 상기 회로 기판의 상기 제 1 주표면 및 상기 제 2 주표면중 적어도 하나의 주표면 상에 형성된 다수의 제 1 접촉 패드 및 상기 회로 기판의 상기 제 1 주표면 및 상기 제 2 주표면중 나머지 주표면 상에 형성된 다수의 제 2 접촉 패드를 포함하며, 상기 제 1 전자 소자의 상기 전도성 리드는 상기 다수의 제 1 접촉 패드중 적어도 몇개의 패드에 결합되며, 상기 제 2 전자 소자의 상기 전도성 리드는 상기 다수의 제 2 접촉 패드중 적어도 몇개의 패드에 결합되며, 상기 제 1 전자 소자의 상기 리드에 결합된 상기 다수의 제 1 접촉 패드중 상기 적어도 몇개의 패드 부분은 상기 제 2 전자 소자의 상기 리드에 결합된 상기 다수의 제 2 접촉 패드중 적어도 몇개의 패드 부분과 대략 중첩하여 정렬되어 있는 것을 특징으로 하는 전자 회로 구조체.
  11. 제 10 항에 있어서, 상기 다수의 제 1 접촉 패드중 적어도 몇개의 패드 상에 표면 장착된 제 3 전자 소자를 추가로 포함하며, 상기 제 3 전자 소자가 표면 장착되어 있는 상기 다수의 제 1 접촉 패드중 상기 적어도 몇개의 패드 부분은 상기 제 2 전자 소자의 상기 리드에 결합된 상기 다수의 제 2 접촉 패드중 적어도 몇개의 패드 부분과 대략 중첩하여 정렬되어 있는 것을 특징으로 하는 전자 회로 구조체.
  12. 제 1 항에 있어서, 상기 개구 내에 매달린 제 2 전자 소자를 추가로 포함하며, 상기 제 2 전자 소자는 하나 이상의 상기 전도성 표면에 결합된 다수의 제 2 전도성 리드를 포함하는 것을 특징으로 하는 전자 회로 구조체.
  13. 제 1 항에 있어서, 상기 개구의 내면은 전자기 간섭을 감소시키도록 전도재로 도금되어 있는 것을 특징으로 하는 전자 회로 구조체.
  14. 제 1 항에 있어서, 상기 회로 기판은 FR-4 표준 및 G-10 표준중 하나의 표준에 따른 다층 회로 보드인 것을 특징으로 하는 전자 회로 구조체.
  15. 제 1 항에 있어서, 상기 전자 회로 구조체는 PCMCIA 형태 인자에 따른 패키지로 하우징되는 것을 특징으로 하는 전자 회로 구조체.
  16. 제 1 항에 있어서, 상기 전자 회로 구조체는 스택형 배열로 정렬된 다수의 전자 회로 구조체로 구성된 것을 특징으로 하는 전자 회로 구조체.
  17. 제 1 항에 있어서, 상기 전자 회로 구조체는 방사형 배열로 정렬된 다수의 전자 회로 구조체로 구성된 것을 특징으로 하는 전자 회로 구조체.
  18. 제 1 항에 있어서, 상기 회로 기판은 전압면, 접지면, 및 유전체면을 포함하며, 상기 전압면과 상기 접지면은 상기 유전체면의 대향하는 측면 상에 배치되고, 상기 개구는 상기 전압면, 상기 접지면 및 상기 유전체면을 통해 연장하고, 상기 전압면과 상기 접지면 각각은 추가적인 개구의 어레이를 포함하는 것을 특징으로 하는 전자 회로 구조체.
  19. 제 18 항에 있어서, 상기 전압면의 추가적인 개구는 상기 접지면의 추가적인 개구와 일치하여 정렬된 것을 특징으로 하는 전자 회로 구조체.
  20. 제 18 항에 있어서, 상기 전압면의 추가적인 개구는 상기 접지면의 추가적인 개구와 부분적으로만 일치하여 정렬된 것을 특징으로 하는 전자 회로 구조체.
  21. 제 18 항에 있어서, 상기 전압면의 추가적인 개구는 상기 접지면의 추가적인 개구와 불일치하여 정렬된 것을 특징으로 하는 전자 회로 구조체.
  22. 제 18 항에 있어서, 상기 전자 소자는 λ인 최소 파장을 갖는 전기 신호를 처리하도록 구성되며, 상기 개구는 대략 (λ/8)2보다 작거나 동일한 영역을 갖는 것을 특징으로 하는 전자 회로 구조체.
  23. 제 18 항에 있어서, 상기 전자 소자는 λ인 최소 파장을 갖는 전기 신호를 처리하도록 구성되며, 상기 추가적인 개구 각각은 대략 (λ/20)2보다 작거나 동일한 영역을 갖는 것을 특징으로 하는 전자 회로 구조체.
  24. 제 1 항에 있어서, 상기 전자 회로 구조체는 광전자 커넥터 패키지의 일부분을 이루며, 상기 광전자 커넥터 패키지는,
    상기 전자 회로 구조체가 장착되는 하우징과,
    상기 하우징 내에 장착되고, 광섬유를 수용하는 커넥터 구조체와,
    상기 하우징 내에 장착되고 상기 커넥터 구조체 및 상기 전자 소자에 결합되며, 상기 광섬유로부터의 광신호를 수신하여, 상기 광신호를 전기 신호로 변환하는 광전자 소자를 포함하며,
    상기 전자 소자는 상기 광전자 소자로부터의 상기 전기 신호를 수신하는 것을 특징으로 하는 전자 회로 구조체.
  25. 제 24 항에 있어서, 상기 회로 기판은 제 1 회로 기판이며, 상기 광섬유는 제 1 광섬유이며, 상기 전자 소자는 제 1 전자 소자이며, 상기 커넥터 구조체는 제 1 커넥터 구조체이며, 상기 광전자 소자는 제 1 광전자 소자이며, 상기 광전자 커넥터 패키지는,
    상기 하우징 내에 장착되고, 제 1 주표면, 제 2 주표면, 및 다수의 측표면을 갖는 제 2 회로 기판과,
    상기 제 2 회로 기판의 상기 제 1 주표면 및 상기 제 2 주표면중 적어도 하나의 주표면 상에 형성된 다수의 전도성 표면과,
    상기 제 1 주표면으로부터 상기 제 2 회로 기판을 통해 상기 제 2 주표면으로 연장하는 개구와,
    상기 개구 내에 매달리며, 하나 이상의 상기 전도성 표면에 결합된 다수의 전도성 리드를 포함하는 제 2 전자 소자와,
    상기 하우징 내에 장착되고, 제 2 광섬유를 수용하는 제 2 커넥터 구조체와,
    상기 하우징 내에 장착되고 상기 제 2 커넥터 구조체 및 상기 제 2 전자 소자에 결합되며, 상기 제 2 전자 소자로부터의 전기 신호를 수신하여, 상기 전기 신호를 광신호로 변환하는 제 2 광전자 소자를 포함하며,
    상기 제 2 광섬유는 상기 제 2 광전자 소자로부터의 상기 광신호를 수신하는 것을 특징으로 하는 전자 회로 구조체.
  26. 제 1 항에 있어서, 상기 회로 기판은,
    제 1 유전체층과,
    상기 제 1 유전체층에 인접하여 형성된 접지면과,
    상기 접지면에 대향하여 상기 제 1 유전체층에 인접하게 형성된 전압면과,
    상기 제 1 유전체층에 대향하여 상기 접지면에 인접하게 형성된 제 2 유전체층과,
    상기 제 1 유전체층에 대향하여 상기 전압면에 인접하게 형성된 제 3 유전체층과,
    상기 접지면에 대향하여 상기 제 2 유전체층에 인접하게 형성된 제 1 신호층과,
    상기 전압면에 대향하여 상기 제 3 유전체층에 인접하게 형성된 제 2 신호층을 포함하며,
    상기 개구는 상기 제 1 유전체층, 상기 접지면, 상기 전압면, 상기 제 2 유전체층, 상기 제 3 유전체층, 상기 제 1 신호층 및 상기 제 2 신호층을 통해 연장하는 것을 특징으로 하는 전자 회로 구조체.
  27. 제 26 항에 있어서, 상기 전압면의 추가적인 개구는 상기 접지면의 추가적인 개구와 일치하여 정렬된 것을 특징으로 하는 전자 회로 구조체.
  28. 제 26 항에 있어서, 상기 전압면의 추가적인 개구는 상기 접지면의 추가적인 개구와 부분적으로만 일치하여 정렬된 것을 특징으로 하는 전자 회로 구조체.
  29. 제 26 항에 있어서, 상기 전압면의 추가적인 개구는 상기 접지면의 추가적인 개구와 불일치하여 정렬된 것을 특징으로 하는 전자 회로 구조체.
  30. 제 26 항에 있어서, 상기 전자 소자는 λ인 최소 파장을 갖는 전기 신호를 처리하도록 구성되며, 상기 개구 각각은 대략 (λ/20)2보다 작거나 동일한 영역을 갖는 것을 특징으로 하는 전자 회로 구조체.
  31. 제 26 항에 있어서, 상기 전자 소자는 λ의 최소 파장을 갖는 전기 신호를 처리하도록 구성되며, 상기 개구는 대략 (λ/8)2보다 작거나 동일한 영역을 갖는 것을 특징으로 하는 전자 회로 구조체.
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