KR19980041853A - 감소된 게이트 저항을 갖는 멀티-핑거 모스 트랜지스터 - Google Patents

감소된 게이트 저항을 갖는 멀티-핑거 모스 트랜지스터 Download PDF

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Abstract

고주파 멀티-핑거(multi-finger) MOS 트랜지스터의 게이트 저항은, 게이트 컨택트, 메탈 영역, 가교, 및 금속층을 활용함으로써, 각 게이트의 단부를 단축시킴으로써, 감소될 수 있다. 택일적으로, 게이트 저항은, 모든 게이트 컨택트들을 동시에 단축시키며 각 게이트들을 중첩시키는 메탈 라인을 활용함으로써, 감소될 수 있다. 게이트 저항을 감소시킴으로써, 멀티-핑거 트랜지스터의 최대 주파수 fMAX가 증가될 수 있다.

Description

감소된 게이트 저항을 갖는 멀티-핑거 모스 트랜지스터
본 발명은 멀티-핑거(multi-finger) MOS 트랜지스터에 관한 것으로, 특히, 감소된 게이트 저항을 갖는 멀티-핑거 MOS 트랜지스터에 관한 것이다.
폴리-게이트(poly-gate) MOS 트랜지스터의 최대 발진 주파수 fMAX를 증가시키기 위해, 종래의 고주파 MOS 트랜지스터는 단일 게이트보다는 다중 게이트를 활용하는 멀티-핑거 구조를 채용하고 있다. 다중 게이트를 활용함으로써, 게이트 저항은 현저하게 감소될 수 있으며, 그리하여 트랜지스터의 fMAX를 증가시킨다.
도 1 은, 종래의 고주파 멀티-핑거 모스(MOS) 트랜지스터(10)를 도시하는 평면도이다. 도 1에서 보여지듯이, 트랜지스터(10)는, 반도체 기판의 액티브 영역(18)에 형성된, 복수의 소오스 영역(12)들, 복수의 드레인 영역(14)들, 및 복수의 채널 영역(16)들을 포함한다.
더욱이, 드레인 영역(14)들은, 하나의 드레인 영역(14)이 소오스 영역(12)들의 각 인접 쌍의 사이에 위치하도록 형성되며, 반면, 채널 영역(16)들은 하나의 채널 영역(16)이 소오스 및 드레인 영역(12 및 14)의 각 인접 쌍의 사이에 위치하도록 형성된다.
더욱이, 트랜지스터(10)는 또한, 채널 영역(16)들 위에 형성되는 복수의 게이트 산화물 영역들 (미 도시됨), 게이트 산화물 영역들 위에 형성되는 복수의 폴리 게이트(22)들, 및 폴리 게이트(22)들의 단부와 상호 접속되는 폴리 게이트 접속부(24)를 포함한다.
트랜지스터(10)의 fMAX은 다음 식에 의하여 정의된다.
fMAX= fT/ 2[2πftCgd+ go(Rs+Rg)]½
이때, fT는 컷오프 주파수를 나타내고, Cgd는 게이트-드레인 간 커패시턴스를 나타내며, go는 출력 컨덕턴스를 나타내고, Rs는 소오스 저항을 나타내며, Rg는 게이트 저항을 나타낸다. 따라서, 수학식 1에서 보여지는 바와 같이, fMAX는 게이트 저항 Rg를 감소시킴에 의해 증가될 수 있다.
게이트 저항 Rg는 이제 다음 식에 의하여 정의된다.
Rg= RpW / n2Lg
이때, Rp는 게이트들의 폴리 쉬트 저항을 나타내고, W 는 게이트들의 전체 폭을 나타내며, n 은 핑거들의 개수를 나타내며, Lg는 단일 게이트의 길이를 나타낸다. 더욱이, W=Lfn 이고, 이때 Lf는 하나의 핑거의 폭을 나타낸다.
따라서, 고정된 폭 Lf및 고정된 길이 Lg에 대해, 쉬트 저항 Rp를 감소시킴에 의해 혹은 핑거의 개수 n 을 증가시킴에 의해, Rg는 감소될 수 있다. 추가의 핑거를 활용하는 것으로부터 기인하는 증가된 다이의 크기에 의해, 게이트의 쉬트 저항 Rp를 감소시키는 기법은 더 많은 핑거의 사용에 우호적이다.
도 2 는 게이트의 fMAX및 쉬트(sheet) 저항 RP의 관계를 도시하는 그래프를 보여준다. 도 2 에서 보여지는 바와 같이, fMAX은, 쉬트 저항이 대략 750Ω 으로 떨어질 때 눈에 띄게 증가하기 시작한다. 그러나, 다시 도 2 에서 보여지는 바와 같이, fMAX은 쉬트 저항 Rp가 약 100Ω 이하로 떨어질 때까지 컷오프 주파수 fT(대략 38 ㎓)를 초과하지 않는다.
게이트의 쉬트 저항 Rp를 증가시키는 한 가지 방법은, 액티브 영역(18)의 일측 면상의 모든 게이트 접속부(24)들이 전기적으로 상호 접속되고, 액티브 영역(18)의 타측 면상의 모든 게이트 접속부(24)들이 전기적으로 상호 접속되도록, 도 1 의 게이트 접속부(24)들을 단축시키는 것이다. 상기 접속부(24)들을 동시에 단축시킴으로써, 상기 게이트의 쉬트 저항 Rp는 약 10의 팩터만큼 떨어진다.
도 3 은 액티브 영역(18)의 양면에서 단축된 게이트 접속부(24)를 갖는 종래의 고주파 멀티-핑거 MOS 트랜지스터를 도시하는 평면도를 보여주고 있다. 도 3에서 보여지듯이, MOS 트랜지스터(30)는, 트랜지스터(30)가 컨택트 34 들을 통해 액티브 영역(18)의 일측 면상의 게이트 접속부(24)들을 전기적으로 접속하는 제 1 금속띠(32), 및 컨택트 38 들을 통해 액티브 영역(18)의 타측 면상의 게이트 접속부(24)들을 전기적으로 접속하는 제 2 금속띠(36)를 또한 포함한다는 점에서만 도 1 의 트랜지스터(10)와 상이하다.
금속띠 32 및 36 이 게이트 저항 Rg를 두드러지게 감소시킬지라도, 그리하여 트랜지스터(30)의 fMAX을 증가시킬지라도, 게이트들의 게이트 저항 Rg를 더 감소시키기 위해서는 추가적인 기술이 필요하다.
종래, 액티브 영역의 일측 면상의 게이트들의 단부들을 동시에 단축시킴으로써, 그리고 액티브 영역의 타측 면상의 게이트들의 단부들을 동시에 단축시킴으로써, 멀티-핑거 MOS 트랜지스터의 게이트 저항이 감소된다. 본 발명에서는, 모든 게이트들의 단부들을 단축시킴으로써, 멀티-핑거 MOS 트랜지스터의 게이트 저항이 더욱 감소된다.
도 1 은 종래의 고주파 멀티-핑거 모스(MOS) 트랜지스터를 도시하는 평면도.
도 2 는 게이트의 fMAX및 쉬트(sheet) 저항 RP의 관계를 도시하는 그래프.
도 3 은 액티브 영역(18)의 양면에서 단축된 게이트 접속부(24)를 갖는 종래의 고주파 멀티-핑거 모스(MOS) 트랜지스터를 도시하는 평면도.
도 4 는 본 발명에 따른 멀티-핑거 모스(MOS) 트랜지스터를 도시하는 평면도.
도 5a - 5b 는 각각 4A-4A 및 4B-4B 선을 따라 취하여진 단면도.
도 6 은 본 발명의 제 1 변형례에 따른 멀티-핑거 모스(MOS) 트랜지스터를 도시하는 평면도.
도 7 은 6A-6A 선을 따라 취하여진 단면도.
본 발명의 멀티-핑거 MOS 트랜지스터는, 반도체 기판 상에 형성되는 바, 기판에 정의되는 액티브 영역 및 액티브 영역 내에 형성되는 복수의 공간적으로 이격된 소오스 영역들을 포함한다. 더욱이, 하나의 드레인 영역이 각각의 인접 소오스 영역들의 쌍 사이에 형성되도록 복수의 공간적으로 이격된 드레인 영역들이 액티브 영역 내에 형성되고, 반면 하나의 채널 영역이 각각의 인접 소오스 및 드레인 영역들의 쌍 사이에 형성되도록 복수의 공간적으로 이격된 채널 영역들이 액티브 영역 내에 형성된다.
본 발명의 MOS 트랜지스터는 또한, 각 채널 영역 위에 형성되는 게이트 산화물 층, 및 게이트가 각 채널 영역 위에 형성되도록 게이트 산화물 층 상의 복수의 채널 영역 위에 형성되는 복수의 게이트들을 포함한다. 복수의 게이트 접속부들을 액티브 영역의 외측 게이트들의 단부들을 상호 접속하여, 게이트의 반대쪽 단부들이 다른 인접 게이트들의 단부들에 접속되도록 한다. 더욱이, 복수의 게이트 컨택트들이, 게이트 접속부들과 접촉되어 각 게이트 접속부가 게이트 컨택트에 접속되도록 한다.
본 발명에 따르면, 상기 MOS 트랜지스터는 모든 게이트 컨택트들을 상호 접속하는 금속층을 추가로 포함한다. 모든 게이트 컨택트들을 상호 접속함으로써, 게이트 저항은 종래의 멀티-핑거 MOS 트랜지스터의 그것 이상으로 더 감소될 수 있다.
본 발명의 제 1 변형례에 따르면, 모든 게이트 컨택트들을 동시에 단축시키며 게이트들 각각이 중첩하는 제 1 금속선이, 게이트 저항을 줄이기 위해 사용된다.
또한, 본 발명에 관한 트랜지스터를 형성하는 방법은, 상기 게이트 컨택트들, 상기 소오스 컨택트들, 및 상기 드레인 컨택트들 위에 금속층을 형성하는 단계; 및 상기 게이트 컨택트들을 동시에 단축시키며 상기 게이트들을 각각 중첩시키는 제 1 금속선, 상기 소오스 컨택트들을 동시에 단축시키는 제 2 금속선, 및 상기 드레인 컨택트들을 동시에 단축시키는 제 3 금속선을 형성하기 위해 상기 금속층을 에칭하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 원리가 활용되고 있는 도식적 실시례를 보이는 다음의 상세한 설명 및 첨부 도면을 참고로 하여, 본 발명의 특징 및 장점을 더 잘 이해하게 될 것이다.
도 4 는 본 발명에 따른 멀티-핑거 모스(MOS) 트랜지스터(100)를 도시하는 평면도를 보여준다. 도 5a - 5b 는 각각 4A-4A 및 4B-4B 선을 따라 취하여진 단면도를 보여준다.
도 4 에서 보여지듯이, 트랜지스터(100)는, 반도체 기판(120)의 액티브 영역(118)에 형성된, 복수의 소오스 영역(114)들, 복수의 드레인 영역(114)들, 및 복수의 채널 영역(116)들을 포함한다. 또한, 액티브 영역(118)은, 종래 방식으로 형성된 필드 산화물 (Field OXide : FOX) 에 의해 둘러싸여 있다.
더욱이, 하나의 드레인 영역(114)이 각 인접 쌍의 소오스 영역(112)들 사이에 위치하도록 드레인 영역(114)들이 형성되고, 반면 하나의 채널 영역(116)이 각 인접 쌍의 소오스 및 드레인 영역(112 및 114)들의 사이에 위치하도록 채널 영역(116)들이 형성된다.
도 4 및 5a - 5b에서 보여지듯이, 트랜지스터(100)는 또한, 채널 영역(116) 상에 형성되는 복수의 게이트 산화물 영역(121), 복수의 채널 영역(116)들 위에서 게이트 산화물 영역(121) 상에 형성되는 복수의 폴리 게이트(122)들, 및 액티브 영역(118) 밖의 게이트(122)들의 단부들을 상호 접속하는 복수의 게이트 접속부(124)들을 포함하며, 이때 게이트(122)들의 반대 단부들은 다른 인접 게이트(122)들의 단부들에 접속된다.
더욱이, 트랜지스터(100)는, 상기 소오스 영역(112)들과 접촉하는 복수의 소오스 컨택트(126)들, 상기 드레인 영역(114)들과 접촉하는 복수의 드레인 컨택트(128)들, 및 상기 게이트 접속부(124)들과 접촉하는 복수의 게이트 컨택트(130)들을 더 포함한다.
본 발명에 따르면, 트랜지스터(100)는 또한, 상기 게이트 컨택트(130)들에 접속되는 제 1 메탈 영역(132)들, 상기 제 1 메탈 영역(132)들에 접속되는 복수의 가교(134)들 (vias), 및 상기 모든 가교(134)들을 상호 접속하는 제 2 메탈 영역(136)을 포함한다.
본 발명의 장점은, 도 5a 에서 보여지듯이, 가교(134)들을 통해 모든 게이트 컨택트(130)들을 동시에 단축시킴으로써 게이트 저항 Rg가 한층 더 감소될 수 있고, 그리하여 트랜지스터(100)의 fMAX를 더 증가시키는 것이다.
도 6 은 본 발명의 제 1 변형례에 따른 멀티-핑거 모스(MOS) 트랜지스터(200)를 도시하는 평면도를 보여주고 있다. 도 7 은 6A-6A 선을 따라 취하여진 단면도를 보여주고 있다.
도 6 에서 보여지듯이, 트랜지스터 200 은, 제 1 메탈 영역(136)들, 가교(134)들, 및 제 2 메탈 영역(136)이, 게이트 컨택트(130)들 각각을 동시에 단축시키며 게이트(122)들의 각각이 중첩하는 제 1 금속선(210)으로 대치된다는 점을 제외하고는, 트랜지스터 100 과 동일하다.
더욱이, 제 1 금속선(210)을 형성하는데 사용되는 금속층은 또한, 소오스 컨택트(126)들을 동시에 단축시키는 제 2 금속선(220) 및 드레인 컨택트(128)들을 동시에 단축시키는 제 3 금속선(230)을 형성하기 위해 동시에 패턴화될 수 있다.
도 6 에서 더 보여지듯이, 제 2 금속선(220)은, 제 1 (하측) 방향으로 연장하는 라인들을 갖는 빗(comb) 형상을 갖으며, 반면 제 3 금속선(230)은 또한 제 1 방향과 반대 방향의 제 2 (상측) 방향으로 연장하는 라인들을 갖는 빗 형상을 갖는다. (제 2 및 제 3 금속선들 220 및 230 의 배치는 또한 소오스 및 드레인 컨택트들을 각각 접속하기 위해 도 4 의 트랜지스터 100 에 사용될 수 있다).
더욱이, 제 2 금속선(220)의 아래로 연장하는 라인들은, 제 3 금속선(230)의 위로 연장하는 라인들 사이에 내삽된다. 그리하여, 제 1 금속선(210)은, 내삽된 제 2 및 제 3 금속선들 220 및 230 사이에 들어맞는 사(蛇)형을 갖는다.
도 6 에 보인 배치를 활용하는 장점은, 게이트 저항을 줄이는 외에도, 제 1, 제 2, 제 3 금속선들 (210, 220 및 230) 이 단일 금속층으로부터 형성될 수 있으며, 그리하여 제조공정을 단순화할 수 있다는 점이다.
여기에 기술된 본 발명의 실시례에 대해 여러 가지 변형이 본 발명을 실현하는데 있어 채용될 수 있는 것으로 이해되어져야 한다. 따라서, 다음의 청구범위가 본 발명의 범위를 규정하는 것으로, 그리고 이들 청구범위 내의 방법 및 구성들 그리고 그들의 등가적인 것들이 청구범위에 의해 포함되는 것으로 의도된다.

Claims (12)

  1. 반도체 기판 내에 형성되는 트랜지스터에 있어서,
    상기 기판 내에서 정의되는 액티브 영역;
    상기 액티브 영역 내에 형성되는 복수의 공간적으로 이격된 소오스 영역들;
    하나의 드레인 영역이 각각의 인접 소오스 영역들의 쌍 사이에 형성되도록 상기 액티브 영역 내에 형성되는 복수의 공간적으로 이격된 드레인 영역들;
    하나의 채널 영역이 각각의 인접 소오스 및 드레인 영역들의 쌍 사이에 형성되도록 상기 액티브 영역 내에 형성되는 복수의 공간적으로 이격된 채널 영역들;
    하나의 게이트 산화물 영역이 각 채널 영역 위에 형성되도록 상기 채널 영역들 위에 형성되는 복수의 게이트 산화물 영역들;
    하나의 게이트가 각 채널 영역 위에 형성되도록 상기 게이트 산화물 영역들 위에 형성되는 복수의 게이트들;
    게이트의 반대쪽 단부들이 다른 인접 게이트들의 단부들에 접속되도록, 상기 액티브 영역의 외측에서 상기 게이트들의 단부들에 접속되는 복수의 게이트 접속부들;
    하나의 게이트 컨택트가 각 게이트 접속부에 접속되도록 상기 게이트 접속부들에 접속되는 복수의 게이트 컨택트들;
    하나의 메탈 영역이 각 게이트 컨택트에 접속되도록 상기 게이트 컨택트들에 접속되는 복수의 메탈 영역들;
    하나의 가교가 각 메탈 영역에 접속되도록 상기 메탈 영역들에 접속되는 복수의 가교들; 및
    상기 모든 가교들에 접속되는 금속층; 을 포함하는 것을 특징으로 하는 트랜지스터.
  2. 제 1 항에 있어서,
    상기 액티브 영역으로 둘러싸인 상기 기판 상에 형성되는 필드 산화물 영역을 더 포함하는 것을 더 포함하는 것을 특징으로 하는 트랜지스터.
  3. 제 1 항에 있어서,
    하나의 소오스 컨택트가 각 소오스 영역에 접속되도록 상기 소오스 영역들에 접속되는 복수의 소오스 컨택트들;
    하나의 드레인 컨택트가 각 드레인 영역에 접속되도록 상기 드레인 영역들에 접속되는 복수의 드레인 컨택트들;
    상기 모든 소오스 컨택트들에 접속되는 제 1 금속선; 및
    상기 드레인 컨택트들에 접속되는 제 2 금속선; 을 더 포함하는 것을 특징으로 하는 트랜지스터.
  4. 제 1 항에 있어서,
    상기 게이트들은 폴리실리콘을 포함하는 물질로부터 형성되는 것을 특징으로 하는 트랜지스터.
  5. 제 3 항에 있어서,
    상기 게이트 접속부들은 폴리실리콘을 포함하는 물질로부터 형성되는 것을 특징으로 하는 트랜지스터.
  6. 반도체 기판 내에 형성되는 트랜지스터에 있어서,
    상기 기판 내에서 정의되는 액티브 영역;
    상기 액티브 영역 내에 형성되는 복수의 공간적으로 이격된 소오스 영역들;
    하나의 드레인 영역이 각각의 인접 소오스 영역들의 쌍 사이에 형성되도록 상기 액티브 영역 내에 형성되는 복수의 공간적으로 이격된 드레인 영역들;
    하나의 채널 영역이 각각의 인접 소오스 및 드레인 영역들의 쌍 사이에 형성되도록 상기 액티브 영역 내에 형성되는 복수의 공간적으로 이격된 채널 영역들;
    하나의 게이트 산화물 영역이 각 채널 영역 위에 형성되도록 상기 채널 영역들 위에 형성되는 복수의 게이트 산화물 영역들;
    하나의 게이트가 각 채널 영역 위에 형성되도록 상기 게이트 산화물 영역들 위에 형성되는 복수의 게이트들;
    게이트의 반대쪽 단부들이 다른 인접 게이트들의 단부들에 접속되도록, 상기 액티브 영역의 외측에서 상기 게이트들의 단부들에 접속되는 복수의 게이트 접속부들;
    하나의 게이트 컨택트가 각 게이트 접속부에 접속되도록 상기 게이트 접속부들에 접속되는 복수의 게이트 컨택트들; 및
    상기 모든 게이트 컨택트들을 단축시키며, 상기 게이트들의 각각을 중첩시키는, 제 1 금속선; 을 포함하는 것을 특징으로 하는 트랜지스터.
  7. 제 6 항에 있어서,
    하나의 소오스 컨택트가 각 소오스 영역에 접속되도록 상기 소오스 영역들에 접속되는 복수의 소오스 컨택트들;
    하나의 드레인 컨택트가 각 드레인 영역에 접속되도록 상기 드레인 영역들에 접속되는 복수의 드레인 컨택트들;
    상기 모든 소오스 컨택트들에 접속되는 제 2 금속선; 및
    상기 드레인 컨택트들에 접속되는 제 3 금속선; 을 더 포함하는 것을 특징으로 하는 트랜지스터.
  8. 제 7 항에 있어서,
    상기 제 2 금속선은 제 1 방향으로 연장하는 핑거들을 가지며, 상기 제 3 금속선은, 상기 제 1 방향과 반대되는 제 2 방향으로 연장되며 상기 제 2 금속선의 핑거들 사이에 내삽되는 핑거들을 갖는 것을 특징으로 하는 트랜지스터.
  9. 제 8 항에 있어서,
    상기 제 1 금속선은 상기 제 2 및 제 3 금속선들의 내삽된 핑거들 사이에 들어맞는 사(蛇)형을 취하는 것을 특징으로 하는 트랜지스터.
  10. 상기 기판 내에서 정의되는 액티브 영역;
    상기 액티브 영역 내에 형성되는 복수의 공간적으로 이격된 소오스 영역들;
    하나의 드레인 영역이 각각의 인접 소오스 영역들의 쌍 사이에 형성되도록 상기 액티브 영역 내에 형성되는 복수의 공간적으로 이격된 드레인 영역들;
    하나의 채널 영역이 각각의 인접 소오스 및 드레인 영역들의 쌍 사이에 형성되도록 상기 액티브 영역 내에 형성되는 복수의 공간적으로 이격된 채널 영역들;
    하나의 게이트 산화물 영역이 각 채널 영역 위에 형성되도록 상기 채널 영역들 위에 형성되는 복수의 게이트 산화물 영역들;
    하나의 게이트가 각 채널 영역 위에 형성되도록 상기 게이트 산화물 영역들 위에 형성되는 복수의 게이트들;
    게이트의 반대쪽 단부들이 다른 인접 게이트들의 단부들에 접속되도록, 상기 액티브 영역의 외측에서 상기 게이트들의 단부들에 접속되는 복수의 게이트 접속부들;
    하나의 게이트 컨택트가 각 게이트 접속부에 접속되도록 상기 게이트 접속부들에 접속되는 복수의 게이트 컨택트들;
    하나의 소오스 컨택트가 각 소오스 영역에 접속되도록 상기 소오스 영역들에 접속되는 복수의 소오스 컨택트들; 및
    하나의 드레인 컨택트가 각 드레인 영역에 접속되도록 상기 드레인 영역들에 접속되는 복수의 드레인 컨택트들; 을 포함하는, 반도체 기판 내의 트랜지스터를 형성하는 방법에 있어서,
    상기 게이트 컨택트들, 상기 소오스 컨택트들, 및 상기 드레인 컨택트들 위에 금속층을 형성하는 단계; 및
    상기 게이트 컨택트들을 동시에 단축시키며 상기 게이트들을 각각 중첩시키는 제 1 금속선, 상기 소오스 컨택트들을 동시에 단축시키는 제 2 금속선, 및 상기 드레인 컨택트들을 동시에 단축시키는 제 3 금속선을 형성하기 위해 상기 금속층을 에칭하는 공정을 포함하는 것을 특징으로 하는 트랜지스터의 형성방법.
  11. 제 10 항에 있어서,
    상기 제 2 금속선은 제 1 방향으로 연장하는 핑거들을 가지며, 상기 제 3 금속선은, 상기 제 1 방향과 반대되는 제 2 방향으로 연장되며 상기 제 2 금속선의 핑거들 사이에 내삽되는 핑거들을 갖는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서,
    상기 제 1 금속선은 상기 제 2 및 제 3 금속선들의 내삽된 핑거들 사이에 들어맞는 사(蛇)형을 취하는 것을 특징으로 하는 방법.
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