KR100808600B1 - 모스 트랜지스터 - Google Patents

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Abstract

본 발명은 게이트 사이즈가 큰 모스(MOS) 트랜지스터에 관한 것으로서, 하나의 트랜지스터에 속하며, 다수의 영역으로 분할된 액티브 영역; 상기 액티브 영역을 다수의 영역으로 분할하는 소자 분리막 영역; 및 최소한 하나 이상의 상기 액티브 영역에 상응되게 형성된 다수의 게이트 영역;을 포함하며, 상기 다수의 게이트 영역은 제 1 전압 라인에 공통으로 연결됨을 특징으로 한다.

Description

모스 트랜지스터{MOS TRANSISTOR}
도 1은 게이트 사이즈가 큰 피모스 트랜지스터형 캐패시터를 포함하는 반도체 메모리 장치의 백 바이어스 펌핑 회로의 회로도.
도 2는 게이트 사이즈가 큰 피모스 트랜지스터형 캐패시터를 포함하는 반도체 메모리 장치의 코어 전압 드라이버 회로의 회로도.
도 3은 게이트 사이즈가 큰 종래의 모스 트랜지스터의 배치도.
도 4는 게이트 사이즈가 큰 본 발명의 모스 트랜지스터의 배치도.
본 발명은 트랜지스터에 관한 것으로, 더욱 상세하게는, 게이트 사이즈가 큰 모스(MOS) 트랜지스터에 관한 것이다.
일반적으로, 반도체 메모리와 같이 초고속, 고밀도, 및 저전력이 요구되는 장치는 모스 트랜지스터에 대한 프로세스를 싱글 폴리 게이트(Single Poly Gate)에서 듀얼 폴리 게이트(Dual Poly Gate)로 바꾸는 추세이다.
하지만, 듀얼 폴리 게이트 구조는 피모스(PMOS) 게이트에 붕소(Boron)를 도핑(Doping)하는데, 후속 열처리(Thermal) 공정을 진행하면서 붕소가 채널이나 게이 트 하드 마스크(Gate Hard Mask) 쪽으로 침투하여 게이트 하드 마스크 필링(Peeling)과 같은 문제점이 발생할 수 있다.
즉, 피모스 게이트에 도핑된 붕소가 열처리 공정을 진행하면서 게이트 하드 마스크로 쓰이는 질화물(Nitride) 쪽으로 침투되고, 붕소가 침투됨에 따라 질화물과 게이트 메탈(Gate Metal) 사이에 산화물(Oxide)이나 소정 레이어(layer)가 형성되어 두 레이어를 분리시킨다.
특히, 붕소 침투에 의해 질화물과 게이트 메탈 사이에 산화물이나 소정 레이어가 형성되는 문제점은 트랜지스터의 게이트 면적이 커질수록 발생할 확률이 커진다.
일 예로, 게이트 면적이 큰 피모스 트랜지스터는 도 1 및 도 2에 도시된 바와 같이, 반도체 메모리 장치의 백 바이어스 펌핑 회로에서의 펑핌 캐패시터(C1~C4)와, 코어 전압 드라이버 회로에서의 디커플링 캐패시터(C5,C6) 등 아날로그 회로에서 캐패시터로 주로 사용된다.
그리고, 이러한 대면적 피모스 트랜지스터형 캐패시터는 종래에, 도 3에 도시된 바와 같이, 액티브 영역(300)의 상부에 게이트 영역(320)이 형성되고, 액티브 영역(300)과 게이트 영역(320)을 감싸도록 바디 영역(340)이 형성된 구조를 갖는다.
여기서, 액티브 영역(300)과 바디 영역(340)은 콘택(AC0,BC0)을 통해 메탈 라인(M00)과 전기적으로 연결된다. 그리고, 메탈 라인(M00)은 콘택(MC0,MC1)을 통해 메탈 라인(M10,M11)과 전기적으로 연결되며, 메탈 라인(M10,M11)은 콘 택(MC2,MC3)을 통해 접지 전압이 인가되는 메탈 라인(M20)(엔모스(NMOS) 트랜지스터인 경우 전원 전압이 인가되는 메탈 라인)과 전기적으로 연결된다.
또한, 게이트 영역(320)은 콘택(GC0,GC1)을 통해 메탈 라인(M01,M02)과 전기적으로 연결된다. 그리고, 메탈 라인(M01)은 콘택(MC4,MC5)을 통해 메탈 라인(M12,M13)과 전기적으로 연결되고, 메탈 라인(M02)은 콘택(MC6,MC7)을 통해 메탈 라인(M12,M13)과 전기적으로 연결된다. 아울러, 메탈 라인(M12,M13)은 콘택(MC8,MC9)을 통해 전원 전압이 인가되는 메탈 라인(M21)(엔모스 트랜지스터인 경우 접지 전압이 인가되는 메탈 라인)과 전기적으로 연결된다.
이와 같이 대면적 게이트 영역(320)을 갖는 모스 트랜지스터는 상술한 바와 같이, 붕소 침투에 의해 옥사이드나 소정 레이어가 발생할 확률이 크므로, 게이트 하드 마스크 필링으로 인하여 후속 공정에서 전기적인 쇼트나 오픈 문제가 발생할 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 게이트 면적이 큰 모스 트랜지스터에서 붕소 침투로 인해 옥사이드나 소정 레이어가 형성되는 것을 억제함으로써, 게이트 하드 마스크 필링이 일어날 확률을 줄이고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 모스 트랜지스터는 하나의 트랜지스터에 속하며, 다수의 영역으로 분할된 액티브 영역; 상기 액티브 영역을 다수의 영역으로 분할하는 소자 분리막 영역; 및 최소한 하나 이상 의 상기 액티브 영역에 상응되게 형성된 다수의 게이트 영역;을 포함하며, 상기 다수의 게이트 영역은 제 1 전압 라인에 공통으로 연결됨을 특징으로 한다.
여기서, 상기 액티브 영역은 제 2 전압 라인에 공통으로 연결됨이 바람직하다.
그리고, 상기 각 게이트 영역의 폭과 길이는 10μm 이하임이 바람직하다.
또한, 상기 다수의 액티브 영역은 n*n(n은 2 이상의 자연수)개로 구성되고, 상기 다수의 게이트 영역은 상기 각 액티브 영역 상에 하나씩 형성됨이 바람직하다.
상기 본 발명의 일면에 따른 모스 트랜지스터는, 상기 최소한 하나 이상의 게이트 영역과 전기적 컨택을 이루는 복수의 제 1 도전성 라인; 및 상기 복수의 제 1 도전성 라인과 크로스되면서 전기적으로 컨택을 이루는 제 2 도전성 라인;을 더 구비하며, 상기 제 1 전압 라인이 상기 제 2 도전성 라인과 크로스되면서 전기적으로 컨택을 이룸이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 면에 따른 모스 트랜지스터는 하나의 트랜지스터에 속하며, 하나의 트랜지스터에 속하며, 다수의 영역으로 분할된 액티브 영역; 상기 액티브 영역을 다수의 영역으로 분할하는 소자 분리막 영역; 최소한 하나 이상의 상기 액티브 영역에 상응되게 형성된 다수의 게이트 영역; 및 상기 액티브 영역과 상기 소자 분리막 영역의 외곽을 감싸도록 형성되는 바디 영역;을 포함하며, 상기 다수의 게이트 영역은 제 1 전압 라인에 공통으로 연결되고, 상기 액티브 영역과 상기 바디 영역은 제 2 전압 라인에 공통으로 연 결됨을 특징으로 한다.
여기서, 상기 각 게이트 영역의 폭과 길이는 10μm 이하임이 바람직하다.
그리고, 상기 다수의 액티브 영역은 n*n(n은 2 이상의 자연수)개로 구성되고, 상기 다수의 게이트 영역은 상기 각 액티브 영역 상에 하나씩 형성됨이 바람직하다.
또한, 상기 제 1 전압 라인은 전원 전압이 인가되는 도전성 라인이고, 상기 제 2 전압 라인은 접지 전압이 인가되는 도전성 라인임이 바람직하다. 또는, 상기 제 1 전압 라인은 접지 전압이 인가되는 도전성 라인이고, 상기 제 2 전압 라인은 전원 전압이 인가되는 도전성 라인임이 바람직하다.
상기 본 발명의 다른 면에 따른 모스 트랜지스터는, 상기 최소한 하나 이상의 게이트 영역과 전기적 컨택을 이루는 복수의 제 1 도전성 라인; 및 상기 복수의 제 1 도전성 라인과 크로스되면서 전기적으로 컨택을 이루는 제 2 도전성 라인;을 더 구비하며, 상기 제 1 전압 라인이 상기 제 2 도전성 라인과 크로스되면서 전기적으로 컨택을 이룸이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 모스 트랜지스터는 대면적 액티브 및 게이트 영역을 소자 분리막을 통해 다수로 분할함으로써, 게이트 면적인 큰 캐패시터에서 게이트 하드 마스크 필링이 일어날 확률을 줄일 수 있다.
본 발명은 하나의 큰 면적의 액티브 및 게이트 영역을 여러 개로 나누어 배 치할 수 있으며, 바람직하게는 n*n(n은 2 이상인 자연수)개로 나누어 배치할 수 있다. 일 예로, 도 4와 같이 액티브 및 게이트 영역을 네 부분으로 나눈 모스 트랜지스터형 캐패시터를 참조하여 살펴보기로 한다.
구체적으로, 본 발명의 모스 트랜지스터는 도 4에 도시된 바와 같이, 다수의 영역으로 분할된 액티브 영역(400,402,404,406), 각 액티브 영역(400,402,404,406) 상에 대응되게 형성되는 다수의 게이트 영역(420,422,424,426), 각 액티브 영역(400,402,404,406) 사이에 형성되는 소자 분리막 영역(440), 및 각 액티브 영역(400,402,404,406)과 소자 분리막 영역(440)의 외곽을 감싸도록 형성되는 바디 영역(460)을 포함한다.
여기서, 각 게이트 영역(420,422,424,426)은 게이트 하드 마스크 필링이 일어날 확률이 최대한 적은 면적으로 형성된다. 모스 트랜지스터형 캐패시터는 통상적으로 게이트의 폭과 길이가 10μm 이상일 때 게이트 하드 마스크 필링이 일어날 확률이 크므로, 각 게이트 영역(420,422,424,426)의 폭(width)과 길이(length)가 10μm 이하로 형성됨이 바람직하다.
이러한 구조의 모스 트랜지스터가 캐패시터 기능을 수행할 경우, 각 게이트 영역(420,422,424,426)을 기준으로 각 액티브 영역(400,402,404,406)의 일측은 콘택(AC1,AC3,AC5,AC7)을 통해 메탈 라인(M00)과 전기적으로 연결되고, 타측은 콘택(AC2,AC4,AC6,AC8)을 통해 메탈 라인(M04)과 전기적으로 연결된다. 바디 영역(460)은 콘택(BC0)을 통해 메탈 라인(M00)과 전기적으로 연결된다.
그리고, 메탈 라인(M00)은 콘택(MC0,MC1)을 통해 메탈 라인(M10,M11)과 전기 적으로 연결되고, 메탈 라인(M04)은 콘택(MC10,MC11)을 통해 메탈 라인(M10,M11)과 전기적으로 연결된다. 아울러, 메탈 라인(M10,M11)은 콘택(MC2,MC3)을 통해 메탈 라인(M20)과 전기적으로 연결된다. 여기서, 메탈 라인(M20)에는 피모스 트랜지스터인 경우 접지 전압이 인가되고, 엔모스 트랜지스터인 경우 전원 전압이 인가된다.
한편, 두 게이트 영역(420,424)은 콘택(GC2,GC3)을 통해 메탈 라인(M01)과 전기적으로 연결되고, 두 게이트 영역(422,426)은 콘택(GC4,GC5)을 통해 메탈 라인(M02)과 전기적으로 연결된다.
그리고, 메탈 라인(M01)은 콘택(MC4,MC5)을 통해 메탈 라인(M12,M13)과 전기적으로 연결되고, 메탈 라인(M01)은 콘택(MC6,MC7)을 통해 메탈 라인(M12,M13)과 전기적으로 연결된다. 또한, 메탈 라인(M12,M13)은 콘택(MC8,MC9)을 통해 메탈 라인(M21)과 전기적으로 연결된다. 여기서, 메탈 라인(M21)에는 엔모스 트랜지스터인 경우 접지 전압이 인가되고, 피모스 트랜지스터인 경우 전원 전압이 인가된다.
이와 같이, 본 발명의 모스 트랜지스터는 하나의 큰 면적의 게이트 영역이 다수의 작은 면적의 게이트 영역(420,422,424,426)으로 분할 배치된 구조이므로, 게이트 하드 마스크 필링이 일어나는 확률이 줄어들 수 있다.
그리고, 분할 배치된 게이트 영역을 전기적으로 연결하기 위해, 각 게이트 영역(420,422,424,426)은 메탈 라인(M01,M02,M12,M13)을 거쳐 접지 또는 전원 전압이 인가되는 메탈 라인(M21)과 전기적으로 연결된다.
즉, 본 발명의 모스 트랜지스터는 작은 면적의 다수의 게이트 영역이 메탈 라인을 통해 전기적으로 연결되어 하나의 큰 면적의 게이트 영역을 가진 모스 트랜지스터와 동일한 용량을 가질 수 있다.
이러한 작은 면적의 다수의 게이트 영역으로 나누어진 본 발명의 모스 트랜지스터는 하나의 큰 면적의 게이트 영역을 갖는 종래의 모스 트랜지스터에 비해 붕소 침투로 인한 옥사이드나 소정 레이어가 형성될 확률이 줄어들므로, 게이트 하드 마스크 필링이 일어날 확률이 현저하게 줄어들 수 있는 효과가 있다.
이와 같이, 본 발명은 다수의 작은 면적으로 나누어진 게이트 영역이 전기적으로 연결되어 하나의 모스 트랜지스터를 형성하므로, 붕소 침투에 의한 게이트 하드 마스크 필링이 일어날 확률이 줄어들 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (11)

  1. 하나의 트랜지스터에 속하며, 다수의 영역으로 분할된 액티브 영역;
    상기 액티브 영역을 다수의 영역으로 분할하는 소자 분리막 영역; 및
    최소한 하나 이상의 상기 액티브 영역에 상응되게 형성된 다수의 게이트 영역;을 포함하며,
    상기 다수의 게이트 영역은 제 1 전압 라인에 공통으로 연결됨을 특징으로 하는 모스 트랜지스터.
  2. 제 1 항에 있어서,
    상기 액티브 영역은 제 2 전압 라인에 공통으로 연결됨을 특징으로 하는 모스 트랜지스터.
  3. 제 1 항에 있어서,
    상기 각 게이트 영역의 폭과 길이는 10μm 이하임을 특징으로 하는 모스 트랜지스터.
  4. 제 1 항에 있어서,
    상기 다수의 액티브 영역은 n*n(n은 2 이상의 자연수)개로 구성되고, 상기 다수의 게이트 영역은 상기 각 액티브 영역 상에 하나씩 형성됨을 특징으로 하는 모스 트랜지스터.
  5. 제 1 항에 있어서,
    상기 최소한 하나 이상의 게이트 영역과 전기적 컨택을 이루는 복수의 제 1 도전성 라인; 및
    상기 복수의 제 1 도전성 라인과 크로스되면서 전기적으로 컨택을 이루는 제 2 도전성 라인;을 더 구비하며,
    상기 제 1 전압 라인이 상기 제 2 도전성 라인과 크로스되면서 전기적으로 컨택을 이룸을 특징으로 하는 모스 트랜지스터.
  6. 하나의 트랜지스터에 속하며, 다수의 영역으로 분할된 액티브 영역;
    상기 액티브 영역을 다수의 영역으로 분할하는 소자 분리막 영역;
    최소한 하나 이상의 상기 액티브 영역에 상응되게 형성된 다수의 게이트 영역; 및
    상기 액티브 영역과 상기 소자 분리막 영역의 외곽을 감싸도록 형성되는 바디 영역;을 포함하며,
    상기 다수의 게이트 영역은 제 1 전압 라인에 공통으로 연결되고, 상기 액티브 영역과 상기 바디 영역은 제 2 전압 라인에 공통으로 연결됨을 특징으로 하는 모스 트랜지스터.
  7. 제 6 항에 있어서,
    상기 각 게이트 영역의 폭과 길이는 10μm 이하임을 특징으로 하는 모스 트랜지스터.
  8. 제 6 항에 있어서,
    상기 다수의 액티브 영역은 n*n(n은 2 이상의 자연수)개로 구성되고, 상기 다수의 게이트 영역은 상기 각 액티브 영역 상에 하나씩 형성됨을 특징으로 하는 모스 트랜지스터.
  9. 제 6 항에 있어서,
    상기 제 1 전압 라인은 전원 전압이 인가되는 도전성 라인이고, 상기 제 2 전압 라인은 접지 전압이 인가되는 도전성 라인임을 특징으로 하는 모스 트랜지스터.
  10. 제 6 항에 있어서,
    상기 제 1 전압 라인은 접지 전압이 인가되는 도전성 라인이고, 상기 제 2 전압 라인은 전원 전압이 인가되는 도전성 라인임을 특징으로 하는 모스 트랜지스터.
  11. 제 6 항에 있어서,
    상기 최소한 하나 이상의 게이트 영역과 전기적 컨택을 이루는 복수의 제 1 도전성 라인; 및
    상기 복수의 제 1 도전성 라인과 크로스되면서 전기적으로 컨택을 이루는 제 2 도전성 라인;을 더 구비하며,
    상기 제 1 전압 라인이 상기 제 2 도전성 라인과 크로스되면서 전기적으로 컨택을 이룸을 특징으로 하는 모스 트랜지스터.
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