KR19980041747A

KR19980041747A - 반도체 장치

Info

Publication number: KR19980041747A
Application number: KR1019970021230A
Authority: KR
Inventors: 수와마코토
Original assignee: 키타오카타카시; 미쓰비시덴키가부시끼가이샤
Priority date: 1996-11-29
Filing date: 1997-05-28
Publication date: 1998-08-17
Also published as: TW335547B; KR100286782B1; DE19729601A1; US5903033A; CN1184336A; JPH10163429A; CN1087497C

Abstract

저항소자를 포함하는 노이즈 내성에 뛰어난 반도체 장치를 제공한다.

반도체층(P-SUB) 표면에 형성되는 저항소자(R0;Ra,Rb)에 대향하여 웰 영역(NWr)을 설치하고, 이 웰 영역을 특정 전압 레벨에 고정한다. 웰 영역(NWr)과 저항소자(R0) 사이에 기생 용량이 형성되고, 이 기생 용량에 의해 저항소자 한쪽 단에 발생한 노이즈가 보상된다.

Description

반도체장치

본 발명은 저항 소자를 구성 요소로서 포함하는 반도체 장치, 특히 저항 소자 영역에 있어서의 노이즈에 기인하는 오동작을 방지할 수 있는 회로 및 레이 아웃에 관한 것이다. 보다 특정적으로는, 반도체 기억 장치에 있어서 내부 전원 전압 발생 회로의 노이즈 내성을 개선하기 위한 구성에 관한 것이다.

반도체 장치에 있어서, 전압 및 전류의 조정/발생을 위해 여러 부분에 있어서 저항소자가 사용되고 있다. 저항 소자를 이용하는 회로의 한 예로서, 다이내믹 랜덤 액세스 메모리(DRAM)에 있어서의 내부 강압 회로를 들 수 있다. 이 내부 강압 회로는, 외부로부터의 전원 전압을 내부에서 강압하여, 외부 전원 전압보다도 낮은 내부 전원 전압을 생성한다. 내부 강압된 전원 전압을 이용함으로써, 전 세대의 메모리와 호환성을 유지함과 동시에 대 기억 용량화에 따라 미세화된 소자의 내압 특성을 보증한다.

도 13은 종래의 DRAM의 전체 구성을 개략적으로 도시한 도면이다. 도 13에 있어서, DRAM(1)은 외부에서 단자(2)에 인가되는 외부 전원 전압 extVcc를 받아 강압하여 내부 전원 전압 intVcc를 생성하는 내부 강압 회로(3)와, 내부 강압 회로(3)로부터의 내부 전원 전압 intVcc를 한쪽의 동작 전원 전압으로서 동작하고, 외부에서 인가되는 신호에 따라서 메모리 셀의 선택 및 데이터의 기록/판독에 필요한 제어를 행하는 제어 회로(4)와, 행렬 형태로 배열되는 복수의 다이내믹형 메모리 셀을 포함하는 메모리 어레이(5)를 포함한다.

제어 회로(4)는 메모리 셀 행 선택 동작 개시를 지시하는 행 어드레스 스트로브 신호 /RaS, 메모리 어레이(5)의 메모리 셀 열 선택 동작 개시를 지시하는 열 어드레스 스트로브 신호 /CaS, 데이터 기록 동작을 지정하는 기록 가능 신호 /WE, 데이터출력을 지시하는 출력 가능 신호 /OE 및 어드레스 신호 An을 수신한다.

또한 메모리 어레이(5)는 각 메모리 열에 대응하여 설정되어, 대응하는 열 위의 메모리 셀 데이터를 검지하여 증폭하는 감지 증폭기와, 제어 회로(4)로부터 인가되는 어드레스 신호를 복호화하여 메모리 어레이(5)의 메모리 셀 행 및 메모리 셀 열을 선택하는 복호기, 선택 열을 내부 데이터 버스(명확히 도시하지 않음)에 접속하는 열 선택 게이트 및 각 메모리 셀의 열을 소정의 전위에 프리차지(pre-charge)하고 또한 등화하는 등화/프리차지 회로 등의 주변 회로를 전부 포함한다. 또한, 이들 메모리 어레이 주변 회로는 한쪽 동작 전원 전압으로서 내부 강압 회로(3)로부터의 내부 전원 전압 intVcc를 이용하여 동작한다.

DRAM(1)은 특히 내부 강압 회로(3)로부터의 내부 전원 전압 intVcc를 한쪽의 동작 전원 전압으로서 동작하여, 제어 회로(4)의 제어 하에 데이터 입출력 단자(7)에 인가된 외부 기록 데이터 DQn으로부터 내부 기록 데이터를 생성하여 메모리 어레이(5)의 선택 메모리 셀에 기록하는 입력 회로(6)와, 내부 전원 전압 intVcc를 한쪽의 동작 전원 전압으로서 수신하여 동작하여, 제어 회로(4)의 제어 하에 메모리 어레이(5)의 선택된 메모리 셀의 데이터를 외부 전원 전압 extVcc 레벨의 외부 판독 데이터로 변환하여 데이터 입출력 단자(7)에 출력하는 출력 회로(8)를 포함한다.

이 DRAM(1)에 있어서는, 행 어드레스 스트로브 신호 /RaS가 활성상태의 L레벨로 변화하면, 그 때에 인가된 어드레스신호 An을 행 어드레스로서 메모리 어레이(5)에 있어서 행 선택 동작이 행하여지고, 선택 행에 접속되는 메모리 셀의 데이터가 감지 증폭기에 의해 검지되고 증폭되며 또한 래치된다. 이어서, 열 어드레스 스트로브 신호 /CaS가 활성 상태의 L레벨로 구동되면 메모리 어레이(5)에 있어서 그 때에 인가된 어드레스 신호 An에 따라서 열 선택 동작이 개시된다. 기록 가능 신호 /WE가 활성 상태의 L레벨일 때에는 입력 회로(6)가 활성화되고, 데이터 입출력 단자(7)에 인가된 데이터 DQn에서 내부 기록 데이터를 생성하며, 메모리 어레이(5)의 선택 행 및 선택 열의 교차부에 대응하여 배치된 메모리 셀에 기록한다. 출력 가능 신호(10E)의 활성화시에는 출력 회로(8)가 활성화되고, 메모리 어레이(5)의 선택 메모리의 데이터를 외부 전원 전압 extVcc 레벨로 변환하여 데이터 입출력 단자(7)로 출력한다.

내부 강압 회로(3)는 외부 전원 전압 extVcc로부터, 이 외부 전원 전압extVcc이 소정의 전압 레벨에 있을 때에는 외부 전원 전압 extVcc에 의존하지 않은 일정한 기준 전압 Vref를 발생하는 기준 전압 발생 회로(10)와, 이 기준 전압 발생 회로(10)로부터 발생된 기준 전압 Vref에 따라서 외부 전원 전압 extVcc로부터 내부 전원 전압 intVcc를 생성하는 내부 전압 발생 회로(12)를 포함한다. 내부 전압 발생 회로(12)는 이 기준 전압 Vref의 전압 레벨과 거의 동등한 내부 전원 전압intVcc를 내부 전원선(13) 상에 생성한다.

도 14는 도 13에 도시한 내부 강압 회로(3)의 기준 전압 발생 회로(10) 및 내부 전압 발생 회로(12)의 구체적 구성의 한 예를 도시한 도면이다. 도 14에 있어서, 기준 전압 발생 회로(10)는 외부 전원 전압 extVcc가 공급되는 전원 노드(2a)와 접지 노드 사이에 결합되고, 이 외부 전원 전압 extVcc에 의존하지 않은 일정한 정전류 i0를 발생하는 정전류 발생 회로(10a)와, 전원 노드(2a)와 접지 노드 사이에 접속되어 이 정전류 발생 회로(10a)로부터 정전류 i0를 전압으로 변환하며, 외부 전원 전압 extVcc에 의존하지 않은 일정한 기준 전압 Vref를 발생하는 정전압 발생 회로(10b)를 포함한다.

내부 전압 발생 회로(12)는 이 기준 전압 Vref와 내부 전원선(13) 상의 내부 전원 전압 intVcc를 비교하여, 그 비교 결과에 따라 전원 노드(2a)로부터 내부 전원선(13)에 전류를 공급하고, 내부 전원 전압 intVcc를 기준 전압 Vref 레벨로 유지한다.

정전류 발생 회로(10a)는 전원 노드(2a)와 노드 N1 사이에 접속된 고 저항의 저항소자 R0와, 전원 노드(2a)에 접속되는 한쪽 도통 노드(소스)와, 노드 N2에 접속되는 다른쪽의 도통 노드(드레인)와, 노드 N1에 접속되는 제어 게이트를 갖는 p채널 MOS 트랜지스터 Q1과, 노드 N1에 접속되는 한쪽 도통 노드와, 노드 N3에 접속되는 다른쪽의 도통 노드와, 노드 N2에 접속되는 제어 게이트를 갖는 p채널 MOS 트랜지스터 Q2와, 노드 N2에 접속되는 한쪽의 도통 노드(드레인)와 접지 노드에 접속되는 다른쪽의 도통 노드와, 전원 노드(2a)에 접속되는 제어 게이트를 갖는 N채널 MOS 트랜지스터 Q3과, 그 한쪽의 도통 노드 및 제어 게이트가 노드 N3에 접속되면서 또한 그 다른쪽의 도통 노드가 접지 노드에 접속되는 N채널 MOS 트랜지스터 Q4를 포함한다.

MOS 트랜지스터 Q3의 채널 길이 L은 MOS 트랜지스터 Q1의 채널길이보다 충분히 크게 되고, MOS 트랜지스터 Q3의 전류 구동력은 MOS 트랜지스터 Q1의 전류 구동력보다 충분히 작게 된다. 저항소자 R0는, 예를 들면 수백 KΩ 내지 1 MΩ의 큰 저항값을 갖는다. 다음으로, 이 정전류 발생 회로의 동작에 관해서 설명한다.

외부로부터 전원 전압 extVcc가 투입되어 그 전압 레벨이 상승하고, 저항 소자 R0를 통해 전류가 흐르면 이 저항소자 R0에 전압 강하가 생긴다. 노드 N1는 p채널 MOS 트랜지스터 Q1의 제어 게이트에 접속됨으로써 이 저항 소자 R0의 전압 강하가 MOS 트랜지스터 Q1의 임계값 전압의 절대치보다도 커지면 MOS 트랜지스터 Q1이 도통하고, 전원 노드(2a)로부터 MOS 트랜지스터 Q1 및 Q3을 통해 전류가 흐른다. 전술한 바와 같이, MOS 트랜지스터 Q3은 그 채널 길이 L이 충분히 크게 되고, MOS 트랜지스터 Q1의 전류 구동력보다도 그 전류 구동력이 충분히 작게 된다. 한편, 노드 N2는 p채널 MOS 트랜지스터 Q2의 제어 게이트에 접속되고, 이 MOS 트랜지스터 Q2도 노드 N2의 전위에 따라서 저항 소자 R0로부터의 전류를 MOS 트랜지스터 Q4에 공급한다. 저항 소자 R0는, 예를 들면 폴리 실리콘층에 형성되는 저항이고, 큰 저항값을 가지고 있으며, MOS 트랜지스터 Q2 및 Q4에 충분히 작은 전류가 흐른다.

노드 N1의 전위가 상승하면 MOS 트랜지스터 Q1의 콘덕턴스가 작아지고, 노드 N2에 흐르는 전류량이 작아지며, 노드 N2의 전위가 저하되고, MOS 트랜지스터 Q2의 콘덕턴스가 커지며, 큰 전류를 흘려 보내고, 노드 N1의 전위를 저하시킨다. 반대로, 노드 N1의 전위가 저하된 경우에는 MOS 트랜지스터 Q1의 콘덕턴스가 커지고, 노드 N2의 전위가 상승하며, MOS 트랜지스터 Q2를 통해 흐르는 전류량을 작게 한다. 이 MOS 트랜지스터Q1 및 Q2의 피드백 동작에 의해 MOS 트랜지스터 Q1 및 Q2에는 일정한 전류가 흐른다. MOS 트랜지스터 Q3의 전류 구동력이 충분히 작기 때문에 이 MOS 트랜지스터 Q1의 게이트-소스간 전압은 Vth(p)로 된다. 여기서, Vth(p)는 MOS 트랜지스터 Q1 및 Q2의 임계값 전압의 절대값을 도시한다. 즉, 노드 N1의 전위는 extVcc-Vth(p)로 된다. 따라서, 저항 소자 R0를 흐르는 전류 i0는 다음 식으로 나타난다.

i0 = Vth(p)/R0

여기서, 저항 소자 R0의 저항값을 동일한 참조 부호 R0로 나타낸다. 이 저항값 R0는 앞에서 언급한 것 처럼 수백 KΩ∼1 MΩ의 큰 저항값이고, 전류 i0도 충분히 작은 값이며, MOS 트랜지스터 Q2의 소스-게이트간 전압은 Vth(p)로 된다. 즉, 노드 N2의 전위 V(N2)는 다음 식으로 주어진다.

V(N2) = V(N1) - Vth(p) = extVcc - 2·Vth(p)

V(Nl)는 노드 N1의 전압만을 나타낸다. 따라서, p채널 MOS 트랜지스터 Q1의 소스-드레인간 전압은 외부 전원 전압 extVcc에 의존하지 않은 2·Vth(p)의 일정 전압으로 되면서 또한 MOS 트랜지스터 Q1 및 Q2의 게이트-소스간 전압도 마찬가지로 외부 전원 전압 extVcc에 의존하지 않은 일정한 전압(Vth(p))으로 된다. 따라서, 노드 N1의 전압과 전원 노드(2a)의 외부 전원 전압 extVcc간의 전압 차도 일정한 전압 Vth(p)가 되고, 저항소자 R0, MOS 트랜지스터 Q2 및 Q4를 통해 흐르는 전류 i0 = Vth(p)/R0도 일정하여 진다. 이에 따라, 외부 전원 전압 extVcc에 의존하지 않은 일정한 정전류를 얻을 수 있다.

정전압 발생 회로(10b)는, 노드 N4와 접지 노드의 사이에 접속되면서 또한 그 게이트가 노드 N3에 접속되는 n채널 MOS 트랜지스터 Q5와, 전원 노드(2a)와 노드 N4의 사이에 접속되면서 또한 그 제어 게이트가 노드 N4에 접속되는 p채널 MOS 트랜지스터 Q6과, 전원 노드(2a)와 노드 N5 사이에 접속되면서 또한 그 게이트가 노드 N4에 접속되는 p채널 MOS 트랜지스터 Q7과, 노드 N5와 접지 노드 사이에 접속되는 저항 소자 R1을 포함한다. 노드 N5로부터 기준 전압 Vref가 출력된다. 다음으로, 이 정전압 발생 회로(10b)의 동작에 관해서 설명한다.

MOS 트랜지스터 Q4 및 Q5는 커런트 미러 회로를 구성하고 있다. MOS 트랜지스터 Q4 및 Q5의 사이즈(채널 길이와 채널 폭의 비)가 동일한 경우, MOS 트랜지스터 Q5에는 MOS 트랜지스터 Q4를 흐르는 전류 i0와 동일한 크기의 전류가 흐른다. MOS 트랜지스터 Q6 및 Q7은 커런트 미러 회로를 구성하고 있다. MOS 트랜지스터 Q6 및 Q7의 사이즈가 동일한 경우에, 이 MOS 트랜지스터 Q6 및 Q7에는 동일한 크기의 전류가 흐른다. MOS 트랜지스터 Q5에는 전류 i0가 흐르고, 이 전류 i0가 MOS 트랜지스터 Q6을 통해 흐르기 때문에 MOS 트랜지스터 Q7에는 전류 i0가 흐른다. 저항 소자 R1의 저항값을 R1으로 하면, 노드 N5에는 i0·R1의 전압이 발생한다. 따라서, 이 노드 N5로부터 출력되는 기준 전압 Vref는 다음 식으로 나타난다.

Vref = i0·R1 = Vth(p)·R1/R0

상기 식에서 분명한 바와 같이, 이 기준 전압 Vref는 저항 소자 R0 및 R1의 저항값과 MOS 트랜지스터 Q1 및 Q2의 임계값 전압에 의해 결정되고, 외부 전원 전압 extVcc에 의존하지 않은 일정한 전압 레벨로 된다. 내부 전압 발생 회로는 이 기준 전압 Vref에 기초하여 내부 전원 전압 intVcc를 발생한다.

내부 전압 발생 회로(12)는 노드 N6과 노드 N8 사이에 접속되면서 또한 그 게이트에 기준 전압 Vref를 수신하는 n채널 MOS 트랜지스터 Q8과, 노드 N7과 노드 N8 사이에 접속되면서 또한 그 게이트가 내부 전원선(13)에 접속되는 n채널 MOS 트랜지스터 Q9와, 전원 노드(2a)와 노드 N6 사이에 접속되면서 또한 그 게이트가 노드 N7에 접속되는 p채널 MOS 트랜지스터 Q10과, 전원 노드(2a)와 노드 N7 사이에 접속되면서 또한 그 게이트가 노드 N7에 접속되는 p채널 MOS 트랜지스터 Ql1과, 노드 N8과 접지 노드 사이에 접속되면서 또한 그 게이트에 액티브 신호 ø를 수신하는 n채널 M0S 트랜지스터 Q12와, 전원 노드(2a)와 내부 전원선(13) 사이에 접속되고 또한 그 게이트가 노드 N6에 접속되는 p채널 MOS 트랜지스터 Q13을 포함한다. 액티브 신호 ø는 이 DRAM이 액티브 상태, 즉 메모리 셀 선택 동작이 행하여질 때에 액티브 상태로 된다. 다음으로, 이 내부 전압 발생 회로(12)의 동작에 관해서 설명한다.

MOS 트랜지스터 Q8 및 Q9는 차동 비교단을 구성한다. 내부 전원선(13) 상의 내부 전원 전압 intVcc가 기준 전압 Vref보다도 높은 경우에, MOS 트랜지스터 Q9의 콘덕턴스는 MOS 트랜지스터 Q8의 콘덕턴스보다도 커지고, MOS 트랜지스터 Q8을 통해 흐르는 전류보다도 큰 전류를 흘려 보낸다. 이 MOS 트랜지스터 Q9에는 MOS 트랜지스터 Ql1을 통해 전류가 공급된다. MOS 트랜지스터 Q11 및 Q10은 커런트 미러 회로를 구성하고 있고, M0S 트랜지스터 Q11을 통해 흐르는 전류와 동일한 크기의 전류가 MOS 트랜지스터 Ql0을 통해 흐른다. 따라서, 이 상태에 있어서 MOS 트랜지스터 Q8은 MOS 트랜지스터 Q10을 통해 공급되는 전류를 전부 방전할 수 없고, 노드 N6의 전위가 상승하며, MOS 트랜지스터 Q13의 게이트 전위가 상승하고, MOS 트랜지스터 Q13의 전류 공급량이 작게 되든지 또는 전류 공급이 정지된다.

반대로, 내부 전원 전압 intVcc가 기준 전압 Vref보다도 낮은 경우에, MOS 트랜지스터 Q8의 콘덕턴스는 MOS 트랜지스터 Q9의 콘덕턴스보다도 커진다. 이 경우에 있어서, 반대로 MOS 트랜지스터 Q8은 MOS 트랜지스터 Q10을 통해 공급되는 전류를 전부 방전하고, 노드 N6의 전위를 저하시키며, 이에 의해 MOS 트랜지스터 Q13은 콘덕턴스가 커지고, 전원 노드(2a)로부터 내부 전원선(13)으로 전류를 공급하며, 내부 전원선(13) 상의 내부 전원 전압 intVcc의 전압 레벨을 상승시킨다. 따라서, 이 내부 전압 발생 회로(12)의 동작시에 있어서, 내부 전원 전압 intVcc는 기준 전압 Vref의 전압 레벨로 유지된다.

대기 상태에 있어서, 액티브 신호 ø는 레벨의 비활성 상태이고, MOS 트랜지스터 Q12는 오프 상태로 되며, 이 내부 전압 발생 회로(12)는 비활성 상태로 되고, 노드 N6의 전압 레벨은 외부 전원 전압 extVcc 레벨로 되며, MOS 트랜지스터 Q13은 오프 상태로 된다.

도 15a 및 도 15b는, 정전류 회로(10a)에 포함되는 저항 소자 R0의 평면 레이 아웃 및 단면 구조를 개략적으로 도시한 도면이다. 도 15a에 도시한 바와 같이, 저항 소자 R0는 도면에서 수직 방향으로 연장하는 복수 개의 제 1 저항 부분 Ra와 인접하는 제 1 저항 부분 Ra의 한쪽의 단을 교대로 접속하는 제 2 저항 부분 Rb를 포함한다. 저항 소자 R0의 양쪽 단은 각각 접촉 구멍 Na 및 Nb를 통해 전원 노드 및 노드 N1에 전기적으로 접속된다. 저항 소자 R0는 폴리 실리콘으로 구성된다. 이 폴리 실리콘을 사용하는 저항은 시트 저항을 비교적 낮게하여 정전류 회로에 있어서 필요하게 되는 수백 KΩ∼수 MΩ의 큰 저항값을 한정된 작은 면적 내에 형성하기 위해 선폭의 작은 제 1 저항 부분 Ra를 복수 개 평행하게 배치하여 이들을 교대로 전기적으로 접속하여 지그재그 형상으로 함으로써 등가적으로 이 저항소자 R0의 전체의 길이를 길게 하여 높은 저항값을 실현한다.

도 15b는, 도 15a의 선 15A-15A를 따른 단면 구조를 개략적으로 도시한 도면이다. 통상적으로, 이러한 저항 소자 R0는 기판과의 사이의 기생 용량을 작게 하기 위해 반도체 기판 P-SUB 상에 막 두께가 두꺼운 필드 절연막 FD를 통해 형성된다. 반도체 기판 P-SUB는 P형 반도체층이고, 보통은 부전위의 바이어스 전압 VBB 레벨로 고정된다.

이 도 15b에 도시한 구성에 있어서, 각각의 제 1 저항 부분 Ra와 반도체 기판 P-SUB 사이에 기생 용량 Cp가 형성된다. 도 15b에 도시되어 있지 않지만, 제 2 저항 부분 Rb도 마찬가지로 반도체 기판 P-SUB에 대하여 기생 용량을 갖는다. 이 저항 소자 R0의 저항값이 커서 전체의 길이가 길어 지면, 이 기생 용량 Cp의 합성 기생 용량 Cpara의 값이 무시할 수 없는 크기가 된다. 이하, 이 기생 용량 Cpara가 회로 동작에 미치는 영향에 관해서 설명한다.

도 16a는 도 14에 도시한 정전류 발생 회로(10a)에 있어서 기생용량 Cpara의 접속 상태를 도시한 도면이다. 기생 용량 Cpara는 기생 용량 Cp가 저항 소자 R0를 따라 분산하여 배치되지만, 도 16a에 있어서는 1개의 합성 기생 용량 Cpara로서 등가적으로 도시한다.

다음으로, 이 도 16a에 도시한 정전류 발생 회로(10a)의 외부 전원 전압 extVcc가 상승시의 동작을 도 16b에 도시한 파형도를 참조하여 설명한다.

시각 t0 이전에 있어서, 외부 전원 전압 extVcc는 전압 V1의 레벨로 안정화된다. 이 상태에 있어서, 노드 N1의 전위는 앞에서 설명한 바와 같이 V1-Vth(p)로 된다. 따라서 저항 소자 R0를 통해 흐르는 전류 i0는 다음 식으로 나타난다.

i0 = (extVcc-V(Nl))/R0 = Vth(p)/R0

또, 정전류 i0에 의해 생성되는 기준 전압 Vref도 소정의 전압 레벨을 유지한다.

시각 t0에 있어서, 외부 전원 전압 extVcc가 상승하기 시작하여 시각 t1에서 전압 V2의 레벨에 도달한다. 기생 용량 Cpara가 존재하지 않은 경우에는 도 16b에 있어서 실선으로 도시한 것과 같이 노드 N1의 전위는 이 외부 전원 전압 extVcc의 상승에 따라서 일정한 차(Vth(p))를 가지며 상승한다. 그러나, 저항 소자 R0에 대하여 기생 용량 Cpara가 존재하므로 이 도 16b에 파선으로 도시한 바와 같이 노드 N1의 전위는 저항 소자 R0와 기생 용량 Cpara의 용량값에 의해 결정되는 시정수에 따라서 완만하게 상승한다.

시각 t0에서 시각 t1 사이의 기간, 전원 노드(2a)와 노드 N1 사이의 저항 소자 R0에 미치는 전압은 전압 Vth(p)보다도 커진다. 따라서 이 상태에 있어서는, 전류 i0가 증가하고(extVcc-V(Nl)Vth(p) 때문), 이에 대응하여 기준 전원 Vref의 전압 레벨도 상승한다. 이 외부 전원 전압 extVcc의 상승에 따라서 기준 전압 Vref가 상승하고, 이에 대응하여 내부 전원 전압 intVcc의 전압 레벨도 상승한다.

이 내부 전원 전압 intVcc에 따라서, 미세화된 내부 회로의 트랜지스터가 동작함으로써 내부 회로 구성 요소의 내압 특성이 열화한다고 하는 문제가 생긴다. 또한, 이 내부 회로의 신호 진폭이 상승한 내부 전원 전압에 대응해서 변화하기 때문에 소비 전력이 증가한다고 하는 문제가 생긴다. 더욱이, 내부 회로 구성 요소인 M0S 트랜지스터(절연 게이트형 전계 효과 트랜지스터)가 내부 전원 전압 intVcc의 상승에 따라서 그 게이트 전위가 상승하고(내부 신호의 전압 레벨이 상승하기 때문), 또한 동작 속도가 변화하며, 내부 신호의 확정 타이밍(the timing of defining)이 변화하며, 내부회로가 오동작할 가능성이 생긴다.

시각 t1에서 외부 전원 전압 extVcc가 전압 V2의 전압 레벨에서 일정하게 되면 이 외부 전원 전압 extVcc와 노드 N1의 전압 차이가 서서히 작아지고, 정전류 i0의 전류값도 서서히 작아지며, 최종적으로 원하는 전류값 (Vth(p))/R0에 도달하고, 이에 대응하여 기준 전압 Vref도 소정의 전압 레벨로 복귀한다.

마찬가지로, 외부 전원 전압 extVcc의 전압 레벨이 저하할 때, 노드 N1의 전압 저하가 완만해지고, 저항 소자 R0에 미치는 전압은 소정의 전압값 Vth(p)보다도 작아지며, 이에 대응하여 정전류 i0의 값이 미리 정해진 값보다도 작아지고, 이에 대응하여 기준 전압 Vref도 저하하며, 내부 전원 전압 intVcc가 저하한다. 따라서, 이 상태에 있어서 내부 전원 전압의 범프(bump)에 의해 내부 회로가 오동작할 가능성이 생긴다.

상술한 바와 같이, 저항 소자 R0에 폴리 실리콘 저항소자를 사용한 경우 큰 기생 용량 때문에 정전류 발생 회로의 외부 전원 전압 extVcc의 변동에 대한 응답 특성이 열화하고 정전류의 변동을 통해서 내부 전원 전압이 변동한다고 하는 문제가 생긴다.

이 저항 소자에 부수하는 기생 용량에 의한 응답 특성의 열화의 문제는 상술한 바와 같이 외부 전원 전압과 같은 고정 전압에 접속되는 저항 소자에 한정되지 않고 일반적으로 신호의 전파 경로에 설치되는 저항 소자에 있어서도 동일하게 발생한다. 이 경우 신호를 고속으로 전달할 수 없고 고속 동작이 저해된다.

또한, 이러한 노이즈의 영향을 방지하기 위해 저항 소자와 축전기로 이루어진 저역 통과 필터를 사용하는 것이 일반적이지만 이와 같은 저역 통과 필터를 사용하는 경우 비교적 넓은 레이 아웃 면적을 필요로 하는 축전기가 사용되지만 집적화의 관점에서는 될 수 있는 한 그 점유 면적을 줄이는 것이 바람직하다.

그러므로, 본 발명의 목적은 저항 소자를 포함하면서 또한 노이즈 내성이 뛰어난 반도체 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 전원 노이즈 발생시에 있어서도 안정하게 일정한 전류를 공급할 수 있는 정전류 발생 회로를 제공하는 것이다.

본 발명의 그 이외의 또 다른 목적은 전원 노이즈 발생시에 있어서도 안정하게 일정한 전압 레벨의 내부 전원 전압을 생성할 수 있는 내부 강압 회로를 제공하는 것이다.

본 발명의 특정적인 목적은 외부 전원 전압의 노이즈의 영향을 받지 않고 안정하게 내부 전원 전압을 생성할 수 있는 반도체 기억 장치를 위한 내부 전원 강압 회로를 제공하는 것이다.

본 발명의 또 다른 특정적인 목적은 낮은 점유 면적의 저역 통과 필터를 제공하는 것이다.

본 발명의 그 밖의 또 다른 특정적인 목적은 고속으로 신호를 전달할 수 있는 저항성 소자 구조를 제공하는 것이다.

청구항 1에 관련한 반도체 장치는 제 1 도전형의 반도체층 상에 절연막을 통해 형성되는 저항 소자와, 이 저항 소자가 형성되는 영역 전체와 대향하여 상기 저항 소자 형성 영역 전용에 반도체층 표면에 형성되는 제 2 도전형의 반도체 영역과 상기 반도체 영역에 특정 노드의 전압을 공급하는 전압 공급 수단을 구비한다.

청구항 2에 관련한 반도체 장치는 청구항 1의 저항 소자가 특정 노드에 접속하는 제 1 노드와 상기 제 1 노드와 별도로 설정되는 제 2 노드와의 사이에 접속된다.

청구항 3에 관련한 반도체 장치는 청구항 1의 저항 소자가 제 1 노드와 제 2 노드 사이에 접속된다. 특정 노드는 제 1 노드 및 제 2 노드 상의 전압과는 다른 미리 정해진 일정 전압을 공급하는 노드에 접속된다.

청구항 1에 관련한 반도체 장치에 있어서, 저항 소자 형성 영역에 대향하여 특정 노드의 전압이 공급되는 반도체 영역이 설정된다. 상기 특정 노드가 저항 소자의 한쪽 단에 접속되는 경우 저항 소자와 반도체 영역 사이의 기생 용량이 결합 용량으로서 작용하고, 특정 노드의 전위 변화를 이 저항 소자 다른 쪽 단에도 전달하며, 저항 소자 양쪽 단 사이에 인가되는 전압을 일정 레벨로 유지한다. 또한, 상기 특정 노드를 저항 소자 양쪽 단과 다른 노드에 접속하고, 그 전위를 고정하면 상기 저항 소자와 반도체 영역 사이의 기생 용량을 적극적으로 이용하며, 저항 소자와 기생 용량으로 이루어지는 저역 통과 필터를 낮은 점유 면적으로 실현할 수 있다.

청구항 2에 관련한 장치에 있어서, 저항 소자의 한쪽의 단 노드가 특정 노드에 접속되어 있으므로 저항 소자와 반도체 영역 사이에 형성되는 용량을 결합 용량으로서 이용할 수 있어 특정 노드의 전위 변화를 제 2 노드에 전달할 수 있다.

청구항 3에 관련한 반도체 장치에 있어서, 반도체 영역이 저항 소자 양쪽 단과 다른 노드에 접속되어 일정 전압을 수신하므로 이 저항 소자와 반도체 영역 사이의 용량을 적극적으로 안정화 용량 또는 저항 소자와 이 기생 용량으로 이루어지는 저역 통과 필터용의 용량으로써 이용할 수 있다.

도 1은 본 발명의 제 1 실시예에 따르는 반도체 장치의 평면 레이 아웃 및 단면 구조를 개략적으로 도시한 도면

도 2a는 본 발명의 제 1 실시예에 있어서의 반도체 장치의 정전류 발생 회로의 등가 회로를 개략적으로 도시한 도면이고, 도 2b 및 도 2c는 전원 노이즈 발생 시의 도 2a에 도시된 반도체 장치의 동작을 도시한 파형도

도 3은 본 발명의 제 2 실시예에 있어서의 반도체 장치의 평면 레이 아웃, 단면 구조 및 저항소자에 부수하는 기생 용량을 개략적으로 도시한 도면

도 4는 본 발명의 제 2 실시예의 변형예의 평면 레이 아웃, 단면 구조 및 기생 용량을 개략적으로 도시한 도면

도 5는 본 발명의 제 3 실시예에 따르는 반도체 장치의 단면 구조 및 기생 용량을 개략적으로 도시한 도면

도 6은 본 발명의 반도체 장치가 적용되는 반도체 기억 장치에 있어서의 메모리 셀의 전기적 등가 회로 및 그 단면 구조를 개략적으로 도시한 도면

도 7은 본 발명의 제 4 실시예에 따르는 반도체 장치의 단면 구조를 개략적으로 도시한 도면

도 8은 본 발명의 제 5 실시예에 따르는 반도체 장치의 회로 구성을 도시한 도면

도 9는 도 8에 도시된 저항 소자부의 단면 구조를 개략적으로 도시한 도면

도 10은 본 발명의 제 6 실시예에 따르는 반도체 장치의 구성을 개략적으로 도시한 도면

도 11은 본 발명의 제 7 실시예에 따르는 반도체 장치의 구성을 개략적으로 도시한 도면

도 12는 본 발명의 제 8 실시예에 따르는 반도체 장치의 구성을 개략적으로 도시한 도면

도 13은 종래의 반도체 장치의 전체의 구성을 개략적으로 도시한 도면

도 14는 도 13에 도시된 내부 강압 회로의 구성을 도시한 도면

도 15는 도 14에 도시된 정전류 발생 회로에 사용되는 저항 소자의 평면 레이 아웃 및 단면 구조를 개략적으로 도시한 도면

도 16은 종래의 정전류 발생 회로의 문제점을 설명하기 위한 도면

도면의 주요부분에 대한 부호의 설명

3 내부 강압 회로10 기준 전압 발생 회로

10a 정전류발생회로10b 정전압 발생 회로

12 내부 전압 발생 회로R0 저항 소자

NWr, NWt, NWF N웰P-SUb 반도체기판

VSn, IP, ISR, IDR 불순물 영역Ra, Rb 저항 소자의 저항 부분

VS, VS10, VS20, VS30 전압 공급용 금속 도체 배선

FD, FDF 필드절연막2a 전원 노드

VSC 제 2의 폴리 실리콘의 도체층NIR 불순물 영역

RZ, R30, R40 저항소자CsP, C30, CP40 기생용량

(제 1 실시예)

도 1a 및 도 1b는 본 발명의 제 1 실시예에 따르는 반도체 장치의 주요 부분의 구성을 도시한 도면이다. 도 1a에 있어서, 본 발명의 제 1 실시예에 따르는 저항 소자의 평면 레이 아웃 및 이에 인접하여 배치되는 절연 게이트형 전계 효과 트랜지스터의 평면 레이 아웃을 도시하며, 도 1b에는 이 도 1a에 도시한 선1A-1A를 따른 단면 구조를 개략적으로 도시한다.

도 1a에 있어서, 저항 소자 R0는 도면의 수직 방향으로 연장된 미세한 복수 개의 저항 부분 Ra와 인접한 위치의 저항 부분 Ra의 양쪽 단을 교대로 접속하는 제 2 저항 부분 Rb를 포함한다. 저항 소자 Ra의 한쪽의 단은 접촉 구멍을 통해 노드 N1에 접속되고, 이 저항 소자 R0의 다른쪽의 단은 접촉 구멍을 통해 전원 노드(특정 노드)(2aa)에 접속된다. 이 저항 소자 R0 형성 영역을 둘러싸듯이, 예를 들면 알루미늄으로 구성되는 도체 배선 VS가 배치된다. 이 도체 배선 VS는 접촉 구멍을 통해 전원 노드(2aa)에 접속된다. 전원 노드(2aa)는 저항 소자 R0의 다른쪽의 단을 구성하고 있고, 전원 노드(2aa)는 도체 배선 VS보다도 상층, 예를 들면 알루미늄 배선으로 구성되는 전원선으로부터 전원 노드(2a)를 통해 외부 전원 전압 extVcc가 공급된다.

평면 레이 아웃에서, 전압 공급용 도체 배선 VS를 둘러싸듯이, 낮은 농도 n형 불순물을 갖는 반도체 웰 영역으로서의 N웰 NWr이 형성된다.

이 N웰 NWr은 전압 공급용 도체 배선 VS와 접촉 구멍 CT를 통해 전기적으로 접속된다.

이 저항 소자 형성 영역에 대하여 설치된 N웰 NWr에 인접하고, 트랜지스터 소자 형성을 위한 N웰 NWt가 형성된다. 이 N웰 NWt 내에 절연 게이트형 전계 효과 트랜지스터(이하, M0S 트랜지스터로 지칭됨)가 형성된다. 도 1a에 있어서, 1 개의 MOS 트랜지스터를 대표적으로 도시한다. 이 MOS 트랜지스터는 제어 전극으로 되는 게이트 전극층 TG와, 소스/드레인 영역이 되는 불순물 영역 ISR 및 IDR을 포함한다.

도 1b에 있어서, 바이어스 전압 VBB가 인가되는 P형 반도체 기판 P-SUB 표면에 N웰 NWr이 형성된다. 이 N웰 NWr 주변에 따라 N웰 NWr에 외부 전원 전압 extVcc를 공급하기 위한 고농도 n형 불순물 영역 VSn이 형성된다. 이 고농도 n형 불순물 영역 VSn에는 전원 공급용의 도체 배선 VS를 통해 외부 전원 전압 extVcc가 공급되고, N웰 NWr의 전압이 외부 전원 전압 extVcc 레벨로 고정된다. 이 N웰 NWr 표면의 불순물 영역 VSn 내부에 소자 분리용의 필드 절연막과 동일한 막 두께를 갖는 필드 절연막 FD가 형성된다. 이 필드 절연막 FD 표면에 저항소자 R0가 형성된다. 도 1b에는 제 1 저항 부분 Ra만의 단면 구조가 도시된다. 또한, 도 1b에 있어서 도면을 간략화하여 본 발명의 구성의 특징을 강조하기 위해서 배선간 절연을 위한 층간 절연막 및 M0S 트랜지스터의 게이트 전극 하부에 형성되는 게이트 절연막은 도시하지 않는다. 이 생략은 이하 별도의 실시예의 구성에 있어서도 적절히 행하여진다.

저항 소자 형성 영역에 있어서, 저항 부분 Ra와 N웰 NWr 사이에 기생 용량 Cp가 형성된다. 도시하지 않은 제 2 저항 부분 Rb도 마찬가지로 N웰에 대하여 기생 용량을 갖는다.

N웰 NWr과 N웰 NWt는 필드 절연막 FDa에 의해 분리된다. 이 N웰 NWt 표면에 고농도의 P형 불순물 영역 ISR 및 IDR이 형성된다.

또, 이 도 1b에 있어서 트랜지스터 형성 영역은 N웰 NWt 내에 형성되어 있다. 그러나, N웰 NWt는 p채널 MOS 트랜지스터를 형성하기 위해서 설정되어 있고, n채널 M0S 트랜지스터를 형성하는 경우 N웰 NWt를 대신하여 P웰이 형성된다. 이 P웰 내에 N웰이 형성되어도 무방하고 또한 그 반대이어도 무방하다.

필드 절연막 FD 및 FDa는 LOCOS법을 사용하여 형성되지만, 필드 절연막 FDa가 형성된 후 N웰 NWr, NWt가 형성되고, 후속하여 필드 절연막 FD가 형성되어도 무방하다. 또한, 필드 절연막 FDa 및 FD가 동시에 형성되고, 그 다음 별도의 공정에서 N웰 NWr만이 높은 에너지의 이온 주입에 의해 형성되어도 무방하다.

저항 소자 형성 영역 전용에 N웰 NWr을 설치함에 의해 트랜지스터 형성 영역의 N웰 NWt와 독립하고, 이 N웰 NWr의 전위를 외부 전원 전압 extVcc 레벨로 고정할 수 있다. 또한, N웰 NWt도 도시하지 않은 고농도 불순물 영역을 통해 소정의 바이어스 전압이 인가된다.

도 1a 및 도 1b에 도시된 구성에 있어서, 저항 소자와 N웰 NWr 사이에 형성되는 기생 용량 Cp의 합성 기생 용량 Cpara는 저항 소자와 외부 전원 노드(2aa) 사이에 형성된다. 즉, 저항 소자는 외부 전원 전압에 대하여 기생 용량을 갖게 된다. 다음으로, 이 N웰 NWr의 전위를 외부 전원 전압 extVcc로 고정한 경우의 작용 효과에 관해서 설명한다.

도 2a는 도 1a 및 도 1b에 도시된 저항 소자를 도 14에 도시된 정전류 발생 회로에 적용한 경우의 등가 회로를 도시한 도면이다. 정전류 발생 회로(10a)에 있어서, 저항 소자 R0는 전원 노드(2a)에 대하여 형성되는 기생 용량 Cpara를 갖는다. 다른 구성은 도 13에 도시하는 것과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙이고, 그 상세한 설명은 생략한다. 정전압 발생 회로(10b) 및 내부 전압 발생 회로(12)도 도 13에 도시한 구성과 동일하므로 블록으로만 도시한다. 다음으로 이 도 2a에 도시된 정전류 발생 회로(10a)의 동작을 도 2b 및 도 2c를 참조하여 설명한다.

도 2b에 있어서, 시각 t0 이전에 외부 전원 노드(2a)에 인가되는 전압 extVcc는 전압 V1의 전압 레벨로 된다. 이때, 노드 N1은 V1-Vth(p)의 전압 레벨이고, 전류 i0 및 기준 전압 Vref는 모두 일정한 레벨로 유지된다.

시각 t0에서 외부 전원 전압 extVcc가 상승한다. 기생 용량 cpara가 등가적으로 노드 N1과 전원 노드(2a) 사이에 접속되어 있다. 따라서 노드 N1에는 기생 용량 Cpara의 용량 결합에 의해 전원 노드(2a)의 전압 상승이 전달된다. 따라서, 노드 N1의 전압도 이 외부 전원 전압 extVcc의 상승에 따라 상승한다. 이 상태에 있어서, 전원 노드(2a)와 노드 N1 사이의 전압은 Vth(p)와 일정하다. 따라서, 이때 정전류 i0는 일정한 전류값을 유지하고 이에 대응하여 기준 전압 Vref도 그와 같은 전압 레벨인 일정한 전압 레벨을 유지한다.

시각 t1에서 외부 전원 전압 extVcc가 전압 V2에 도달하면 노드 N1도 전압 V2-Vth(p)의 전압 레벨로 유지된다. 이 전압 V2의 전압 레벨로 외부 전원 전압 extVcc가 유지되면 노드 N1의 전압 레벨도 마찬가지로 전압 V 2-Vth(p)의 전압 레벨로 유지된다.

도 2b에 도시된 바와 같이, 전원 전압 extVcc가 상승하여도 전원 노드(2a)와 노드 N1 사이의 전압(전위차)은 일정한 전압 Vth(p)이고, 저항 소자 R0에 인가되는 전압은 불변한다. 따라서 전원 노이즈가 발생하여도 안정하게 정전류 i0를 일정한 전류 레벨로 유지할 수 있고, 이에 대응하여 기준 전압 Vref도 일정한 전압 레벨로 유지할 수 있다. 이에 따라, 외부 전원 전압 extVcc가 상승하여도 내부 전원 전압 intVcc는 일정한 전압 레벨로 유지할 수 있다.

다음으로, 도 2c를 참조하여 외부 전원 전압 extVcc가 저하할 때의 동작에 관해서 설명한다.

시각 t0 이전에 외부 전원 전압 extVcc는 레벨 V1으로 일정하며 정전류 i0 및 기준 전압 Vref도 일정한 레벨을 유지한다. 시각 t0에서, 외부 전원 전압 extVcc가 저하하면, 이 전압 레벨의 저하는 기생 용량 Cpara를 통해 노드 N1에 전달된다. 따라서, 이 외부 전원 전압 extVcc 저하시에 있어서도 노드 N1의 전압과 전원 노드(2a)의 전압의 차는 일정하고, 저항 소자 R0를 통해 일정한 전류가 흐르며, 기준 전압 Vref는 일정한 전압 레벨을 유지할 수 있다.

시각 t1에서, 외부 전원 전압 extVcc가 전압 V3에 도달하고, 이 전압 V3에서 안정화하면, 노드 N1도 마찬가지로 전압 V3-Vth(p)의 전압 레벨로 안정화한다. N웰 NWr의 전압을 외부 전원 전압 extVcc의 전압 레벨로 고정함으로써 노드 N1에 대해서의 기생 용량 Cpara를 부전압 VBB 공급 노드가 아니라 외부 전원 노드(2a)에 접속할 수 있다. 이 기생 용량 Cpara의 용량 결합에 의해 전원 노드(2a)의 전압 변동이 노드 N1으로 전달되고, 저항 소자 R0의 양쪽 단에 미치는 전압을 일정하게 할 수 있어 전원 노이즈 내성이 뛰어난 정전류/정전압 발생 회로를 실현할 수 있다. 즉, 저항 소자 R0의 기생 용량 Cpara를 외부 전원 전압 extVcc에 대하여 형성함으로써 기생 용량 Cpara는 노드 N1에 대한 부하 용량으로서 작용하지 않고 반대로 결합 용량으로서 능동적으로 동작하며 전원 노드(2a)의 전압 변화를 고속으로 노드 N1으로 전달할 수 있다.

(제 2 실시예)

도 3a는 본 발명의 제 2 실시예에 따른 저항 소자의 평면 레이 아웃을 개략적으로 도시한 도면이다. 이 도 3a에 있어서도 저항 소자 R0는 도면의 수직 방향으로 연장하여 배치되는 복수 개의 제 1 저항 부분 Ra와 인접한 제 1 저항 부분 Ra를 교대로 그 양쪽 단에 접속하는 제 2 저항 부분 Rb를 포함한다. 이 저항 소자 R0는 활성 영역 ACT 상에 형성된다. 활성 영역 ACT는 나중에 설명하겠지만 반도체층 표면에 불순물 영역이 형성되는 영역을 도시한다. 활성 영역 ACT와 평면 레이 아웃에 있어서 서로 겹치듯이 저항 소자 R0 상층에 알루미늄층으로 형성되는 도체층 VS1O이 형성된다. 이 도체층 VS1O은 저항 소자 R0를 뒤덮듯이 활성 영역 ACT 상전면에 걸쳐 형성된다.

평면 레이 아웃에 있어서 이 활성 영역 ACT를 둘러싸듯이 반도체층 표면에 N형 웰 영역 NWr이 형성된다. 저항 소자 R0는 그 한쪽 단이 접촉 구멍을 통해 노드(2aa)에 접속되고, 다른 쪽 단은 노드 N1에 접속된다. 도체층 VS10은 마찬가지로 접촉 구멍 CT를 통해 N웰 NWr에 전기적으로 접속된다.

도 1a에 도시된 필드 절연막 상에 저항 소자 R0를 형성하는 구성에 비해, 활성 영역 ACT 상에 저항 소자R0를 형성하는 경우 필드막 주변을 따라 알루미늄으로된 도체 배선을 설치할 필요가 없어 저항 소자의 점유 면적을 줄일 수 있다.

도 3b는 도 3a에 도시된 선 3A-3A를 따른 단면 구조를 개략적으로 도시한 도면이다. 도 3b에 있어서, 소정의 바이어스 전위 VBB에 고정되는 반도체 기판 P-SUB의 표면에 활성 영역 ACT를 둘러싸듯이 N웰 NWr이 형성된다. 저항 소자 R0의 제 1 저항 부분 Ra는 도시되 않은 MOS 트랜지스터의 제어 전극과 동일 배선층에서 형성된다. 즉, 도 1a 및 도 1b에 도시된 MOS 트랜지스터의 제어 전극을 구성하는 전극 배선층 TG와 동일 배선층에 형성된다. 이 저항소자 R0(Ra)는 MOS 트랜지스터의 제어 전극과 동일 제조 공정에서 형성된다. 따라서, N웰 NWr 표면에는 이 저항 소자 R0(Ra,Rb)를 마스크로서 자기 정합적으로 고농도의 n형 불순물 영역 IP 및 VSn이 형성되고, 기생 용량의 전극 저항을 저하시키며, 고속으로 전하를 이동시킨다. 활성 영역의 주변을 따라 형성되는 불순물 영역 VSn는 전압 공급용의 도체층 VS10에 전기적에 접속된다. 도체층 VS10은 이 저항 소자 R0(Ra,Rb) 전체를 뒤덮듯이 형성된다.

도 3a 및 도 3b에 도시된 저항 소자의 구성의 경우, 저항 소자 R0(Ra,Rb)의 표면과 저면과 좌우측면이 각각 기생 용량을 갖는다. 즉, 도 3c에 도시된 바와 같이, 저항 부분 Ra(또는 Rb)는 그 저면이 N웰 NWr에 대하여 기생 용량 Cp1을 갖고, 그 좌우측면은 불순물 영역 IP에 대하여 기생 용량 Cp2를 가지면서 또한 표면이 도체층 VS10에 대하여 기생 용량 Cp3를 갖는다. 저항 소자 R0(Ra,Rb)와 N웰 NWr 사이에 형성되는 게이트 절연막은 필드 절연막에 비해 그 막 두께가 지극히 얇다. 따라서, 이 저항 소자의 용량값은 필드 절연막 상에 저항 소자를 형성하는 경우에 비해 충분히 커진다. 또한, 이 도전층 VS10과의 사이에 기생 용량이 형성되고, 게다가 용량이 커진다. 따라서, 도 2a에 도시된 기생 용량 Cpara의 값이 충분히 커진다.

통상적으로, 노드 N1에 대해 MOS 트랜지스터 Q1 및 Q2에 의한 기생 용량이 존재한다. 전원 노드(2a)의 전위 변화를 확실히 노드 N1에 전달하기 위해 기생 용량 Cpara의 용량값은 될 수 있는 한 큰 것이 바람직하다. 용량 결합시에 있어서 노드 N1에 전하의 주입량/추출량은 기생 용량 Cpara의 용량값에 비례한다. 기생 용량 Cpara의 용량값이 이 기생 용량 Cpara 이외의 노드 N1의 기생 용량의 용량값보다도 충분히 크면 노드 N1의 전위를 용량 결합에 의해 전원 노드(2a)에 따라서 확실히 변화시킬 수 있다. 따라서, 도 3a 및 도 3b에 도시된 저항 소자의 구성의 경우, 기생 용량 Cpara의 용량값은 충분히 크게할 수 있고, 확실히 노드 N1의 전위를 전원 노드(2a)의 전위 변화에 따라서 변화시킬 수 있고, 저항 소자 R0 양쪽 단의 전위차를 일정하게 할 수 있으며, 정전류 발생 회로의 동작을 안정화시킬 수 있다.

또한, 저항 소자 R0 상층의 도체 VS10은 차폐층으로서 기능하고 저항 소자 R0에 대한 자외선 조사 등을 방지한다. 이에 따라, 저항 소자 R0를 구성하는 폴리 실리콘에의 자외선 조사시에 있어서 충격 이온화 현상을 억제하고, 이에 의해 정공/전자의 발생을 억제하며, 저항 소자 R0의 저항값이 변화하는 것을 억제한다.

(변형예)

도 4a 내지 도 4c는 본 발명의 제 2 실시예의 변형예의 구성을 개략적으로 도시한 도면이다. 도 4a는 본 발명의 제 2 실시예의 변형예의 평면 레이 아웃을 도시하고, 도 4b는 선 4A-4A를 따른 단면 구조를 도시하며, 도 4c는 기생 용량 분포를 도시한다. 이 도 4a 및 도 4b에 도시된 구성은 도 3a 및 도 3b에 도시된 구성과 N웰 NWr의 전위를 고정하기 위한 도체 배선 VS20이 저항 소자 R0의 주변에 따라서만 형성되는 점이 다르다. 이 도 4a 및 도 4b에 도시된 구성의 경우, 도 4c에 도시된 바와 같이, 저항 소자 R0의 각 저항 부분(Ra,Rb)은 웰 영역 NWr 표면의 불순물 영역 IP에 대해서만 기생 용량 Cp1 및 Cp2를 갖는다. 따라서, 상층의 도체가 설치되어 있지 않기 때문에 도 3a 및 도 3b에 도시된 구성에 비해 기생 용량의 용량값은 작아지지만 게이트 절연막 GD의 막 두께가 충분히 얇으므로 기생 용량 Cpara의 용량값은 충분히 크게 할 수 있다.

또한, 전술한 제 2 실시예와 마찬가지로 N웰 NWr 표면에는 불순물 영역 IP가 형성되기 때문에 N웰 NWr의 표면 저항을 작게 할 수 있고, 이에 대응해서 기생 용량 Cpara의 한쪽의 전극 저항을 작게 할 수 있으며, 이 전극에서 전하 이동을 고속으로 할 수 있고, 외부 전원 전압 extVcc의 변화를 고속으로 각 저항 부분의 기생 용량(cp1,Cp2)에 전달할 수 있으며, 응답 특성에 뛰어 난 기생용량을 실현할 수 있다.

이상과 같이, 본 발명의 제 2 실시예에 따르면, 저항 소자를 활성 영역 상에 형성하고 있기 때문에 저항 소자와 웰 영역 사이의 기생 용량의 용량값을 크게할 수 있고, 노드 N1의 전위를 외부 전원 전압 extVcc의 변화에 따라서 정확히 변화시킬 수 있어 안정된 회로를 실현할 수 있다.

(제 3 실시예)

도 5a는 본 발명의 제 3 실시예에 따르는 반도체 장치의 주요 부분의 단면 구조를 개략적으로 도시한 도면이다. 도 5a에 도시된 구성에 있어서, 저항 소자 R0의 저항 부분 Ra(Rb) 상층에 저항 소자 R0(Ra,Rb) 전체를 뒤덮듯이 제 2의 폴리 실리콘층에 형성되는 전압 공급 도체층 VSC가 형성된다. 이 전압 공급용 도체층VSC 상층에, 알루미늄으로 형성되는 낮은 저항 도체층 VS30은 이 전압 공급용 도체층 VSC를 뒤덮듯이 형성된다. 도체층 VS30은 도체층 VSC에 전기적으로 접속되면서 또한 N웰 NWr 표면에 형성된 불순물 영역 VSn에 전기적으로 접속된다 이 도체층 VS30이 외부 전원 전압 extVcc를 전달한다. 상층에 제 2의 폴리 실리콘층을 저항 소자 R0(Ra)를 뒤덮듯이 형성함으로써 도 3a 내지 도 3c에 도시된 바와 같이 형성되는 저항 소자의 각 저항 부분 Ra 및 Rb와 도체층 VSC 사이의 거리를 작게 할 수 있어 저항 소자 R0의 기생 용량을 보다 크게할 수 있다.

즉, 도 5b에 도시된 바와 같이 전압 공급용 도체층 VSC와 저항부분 Ra(Rb)의 양면 사이에 형성되는 기생 용량 Cp5는 도 3c에 도시된 기생용량 Cp3보다도 커지고, 이에 대응해서 합성 기생 용량 Cpara의 용량값을 크게할 수 있다. 여기서, 도 5b는 도면을 간략화하기 위해 저항 부분 Ra(또는 Rb)의 좌우측면과 상층의 전압 공급 도체 VSC 사이에 형성되는 기생 용량을 도시하지 않는다.

도 6a는 반도체 장치가 반도체 기억 장치의 경우의 메모리 셀의 등가 회로를 도시하고, 도 6b는 이 메모리 셀의 단면 구조를 개략적으로 도시한 도면이다.

도 6a에 있어서, 메모리 셀은 워드선 WL과 비트선 BL의 교차부에 대응하여 배치된다. 워드선 WL에는 1행의 메모리 셀이 접속되고, 비트선 BL(비트선 쌍bL, /bL)에는 1열의 메모리 셀이 접속된다. 메모리 셀은 정보를 전하의 형태로 저장하는 메모리 셀 축전기 MC와 워드선 WL 상의 신호 전위에 응답하여 도통하고, 이 메모리 셀 축전기 MC를 비트선 BL에 접속하는 n채널 MOS 트랜지스터로 구성되는 액세스 트랜지스터 MT를 포함한다. 메모리 축전기 MC의 한쪽의 전극(셀 플레이트)에는 일정한 셀 플레이트 전압 Vcp가 공급된다. 메모리 셀 축전기 MC의 다른 쪽 전극(기억 노드) SN에 기억 정보에 대응한 전하량이 축적된다.

도 6b에 있어서, 메모리 셀은 P형 반도체층 P-SUB 표면에 형성되는 P형 웰 PW 표면에 형성된다. 이 액세스 트랜지스터 MT는 P웰 PW 표면에 형성되는 고농도 N형 불순물 영역 SR 및 DR과 이들의 불순물 영역 SR 및 DR 사이의 P웰 PW 표면 상에 게이트 절연막 GD를 통해 형성되는 게이트 전극층 PL1을 포함한다. 게이트 전극층 PL1은 제 1 층 폴리 실리콘에서 형성된다. 불순물 영역 SR은 제 2 층 폴리 실리콘에서 형성되는 도체 배선 PL2에 접속된다. 이 도체 배선 PL2는 비트선 BL을 구성한다.

메모리 셀 축전기 MC는 불순물 영역 DR에 접속되는 제 3 층 폴리 실리콘층에서 형성되는 도체 배선 PL3과, 이 도체 배선 PL3의 상부 표면에 절연막(도시하지 않음) 을 통해 대향하여 배치되는 제 4 층 폴리 실리콘에서 형성된 도체 배선 PL4을 포함한다. 이 도체 배선 PL3이 기억 노드 SN 및 메모리 셀 축전기 MC의 한쪽 전극층을 형성하고, 도체 배선 PL4가 메모리 셀 축전기 MC의 셀 플레이트 전극(다른 쪽 전극)을 형성한다.

제 4 층 폴리 실리콘 배선에서 형성되는 셀 플레이트 전극 배선 PL4 상층에 제 1 층 알루미늄의 금속 배선 A1이 도체 배선 PL1과 평행하게 형성된다. 이 알루미늄으로 구성되는 금속 배선 A1은 도시하지 않은 부분에 있어서, 도체 배선 PL1과 접속된다. 도체 배선 PL1은 워드선 WL 및 액세스 트랜지스터의 게이트 전극을 형성하고 있고, 이 도체 배선 PL1과 낮은 저항의 알루미늄 배선 A1을 소정 간격으로 접속함으로써 워드선 WL의 저항을 작게 한다.

이 금속 배선 A1은 도 5a에 도시된 도체층 VS30과 동일 배선층에 형성된다. 전압 공급용 도체층 VSC는 제 2 층 폴리 실리콘층으로 형성되고, 비트선을 구성하는 도체 배선 PL2와 동일 배선층에 형성된다. 따라서, 이들 도체 배선 VSC 및 VS30은 메모리 셀 제조 공정과 동일 제조 공정에서 형성된다.

이 도 6b에 도시한 구성에 있어서, 제 1 층 알루미늄 배선으로 형성되는 금속 배선 A1과 제 1 층 폴리 실리콘층에 형성되는 제 2 층 폴리 실리콘 배선 사이의 거리보다 제 2 층 폴리 실리콘층에 형성되는 비트선(도체 배선 PL2)과 도체 배선(게이트 전극 배선) PL1 사이의 거리는 극히 작게됨으로써 도 5a에서 저항 소자 R0와 도체 배선 VSC간의 기생 용량의 용량값을 충분히 크게할 수 있다.

이상과 같이, 본 발명의 제 3 실시예에 따르면, 웰 전위를 고정하기 위한 도체 배선과 저항 소자 사이에 별도의 도체 배선을 형성하고, 이 별도의 도체 배선은 웰 전위 고정용의 도체 배선과 전기적으로 접속하고 있기 때문에, 이 별도의 도체 배선과 저항 소자 사이의 기생 용량을 크게할 수 있고, 이에 대응하여 저항 소자 R0가 외부 전원 전압 extVcc에 대해 갖는 기생 용량 Cpara의 용량값을 충분히 크게할 수 있으며, 노드 N1의 전위를 고속이면서 또한 정확하게 외부 전원 전압 extVcc의 전압 레벨에 대응하여 변화시킬 수 있고, 회로의 안정화를 행할 수 있다.

또한, 도 5a에 도시한 구성에 있어서도 도체 배선 VS30은 저항 소자 R0(Ra,Rb)에 대한 차폐층으로서의 기능까지 실현한다.

(제 4 실시예)

도 7은 본 발명의 제 4 실시예에 따르는 반도체 장치의 주요 부분의 단면 구조를 개략적으로 도시한 도면이다. 도 7에 도시된 구성에 있어서, 저항 소자는 제 2 층 폴리 실리콘층으로 된 도체층에 형성된다. 도 7에서 저항 소자 R0의 저항 부분 RRa(또는RRb)를 도시한다. 이 저항 소자의 저항 부분 RRa 및 RRb는 각각 한쪽 방향으로 반복하여 소정 간격으로 배치된 저항 부분 및 이 한쪽 방향과 직교하는 방향으로 배설되어, 한쪽 방향으로 연장하는 저항 소자를 전기적으로 접속하는 저항 부분을 포함한다.

이 저항 소자 R0로서 제 2 층 폴리 실리콘 배선을 사용한 경우, MOS 트랜지스터의 게이트 전극 형성시에 N웰 NWr 표면에는 저항 소자가 아직 형성되어 있지 않다. 따라서 M0S 트랜지스터의 불순물 주입 공정에서 N웰 NWr 표면 전체에 걸쳐 n형 불순물을 주입함으로써 고농도 n형 불순물 영역 NIR을 형성할 수 있다. 이 n형 불순물 영역 NIR은 저항 소자 RRa(RRb) 상층에 이들의 저항 부분을 뒤덮듯이 형성되는 도체 VS2O에 의해 전기적으로 접속된다. 도체 VS20에는 외부 전원 전압 extVcc가 인가된다.

도 7에 도시된 구성의 경우, N웰 NWr의 표면 전면에 걸쳐 낮은 저항의 n형 불순물 영역 NIR이 형성된다. 따라서, 이 저항 부분 RRa(RRb)와 불순물 영역 NIR 사이에 형성되는 기생 용량의 전극 저항이 작게 되고, 외부 전원 전압 extVcc에서의 변동이 N웰 NWr의 표면 전면에 걸쳐 고속으로 전달되며, 외부 전원 전압 extVcc의 변화에 따라 고속으로 용량 결합을 행하여 노드 N1의 전위를 변화시킬 수 있어 응답 특성이 뛰어난 축전기를 실현할 수 있으므로 정전류 발생 회로를 안정적으로 동작시킬 수 있다.

(제 5 실시예)

도 8은 본 발명의 제 5 실시예에 따르는 반도체 장치의 주요 부분의 구성을 개략적으로 도시한 도면이다. 도 8에서는 정전류 발생 회로의 부분의 구성만을 도시한다. 도 8에서 정전류 발생 회로(10a)는 외부 전원 노드(2a)와 노드 LPF 사이에 접속되는 저항 소자 RF와, 노드 LPF와 접지 노드의 사이에 접속되는 용량 CF를 포함한다. 저항 소자 RF에 대하여, 적극적으로 접지 노드와의 사이에 기생 용량 Cpa를 형성한다.

노드 LPF와 노드 N1 사이에 저항 소자 R0가 접속된다. 이 저항 소자 R0는 나중에 그 단면 구조를 상세히 설명하지만 제 1 실시예 ∼ 제 4 실시예의 구성과 유사한 구성을 갖고, 저항 소자 R0 하부에 형성되는 웰 영역은 노드 LPF에 접속되며, 이 저항 소자 R0에 부수하는 기생 용량 Cpb을 노드 LPF에 대하여 설치한다. 다른 트랜지스터 Q1, Q2, Q3, Q4의 구성은 도 14에 도시된 구성과 동일하므로 그 상세한 설명은 생략한다.

이 도 8에 도시한 정전류 발생 회로(10a)의 구성에 있어서, 저항 소자 RF와 용량 CF에 의해 저역 통과 필터가 형성된다. 이 용량 CF와 기생 용량 Cpa는 병렬로 접속되게 된다. 따라서, 저항 소자 RF로서 제 1 실시예 내지 제 4 실시예에 도시된 저항 소자 R0와 동일한 구조의 소자를 이용함으로써 효율적으로 큰 용량값을 갖는 기생 용량 Cpa를 형성할 수 있다(이 경우, 기생 용량 Cpa는 외부 전원 노드가 아니라 접지 노드에 접속된다). 따라서, 외부 전원 전압 extVcc가 변동하여도 이 저항 소자 RF, 용량 CF 및 기생 용량 Cpa에 의해 형성되는 로우 패스 필터에 의해 외부 전원 전압 extVcc의 노이즈를 제거할 수 있어 노드 LPF의 전위를 안정적으로 일정 전위 레벨로 유지할 수 있다.

저항 소자 R0는 노드 LPF와 노드 N1의 사이에 접속되고, MOS 트랜지스터 Q1은 노드 LPF와 노드 N2의 사이에 접속되어 그 게이트가 노드 N1에 접속된다. 따라서, 전원 노드와 같이 LPF를 사용하여 정전류 발생 회로(10a)가 정전류 발생 동작을 행한다. 노드 LPF의 전압은 저항 소자 RF, 용량 CF 및 기생 용량 Cpa에 의해 노이즈가 제거된 안정적인 전압 레벨이다. 따라서, 정전류 발생 회로(10a)는 외부 전원 전압 extVcc의 변동의 영향을 받지 않고 안정적으로 일정한 정전류를 생성할 수 있다. 또한, 가령 노드 LPF의 전압이 변동하여도 노드 LPF의 전압변화는 저항 소자 R0가 갖는 기생 용량 Cpb에 의해 노드N 1에 전달되고, 노드 LPF와 노드 N1 사이의 전압은 일정하게 유지할 수 있어 안정적으로 원하는 크기의 정전류를 생성할 수 있다.

도 9a는 도 8에 도시된 저항 소자 RF의 부분의 구성을 도시한 도면이다. 도 9a에 있어서, P형 반도체기판 P-SUB 표면에 저농도 n형 불순물 영역으로 이루어지는 N웰 NWF가 형성된다. 이 N웰 NWF 표면에 소자 분리용의 필드 절연막과 동일한 막 두께를 갖는 두꺼운 절연막 FDF(필드 절연막으로 지칭됨)가 형성된다. 저항 소자 RF는 이 필드 절연막 FDF 상에 형성된다. 도 9a에서, 저항 소자 RF의 한쪽 방향을 따라 연장하는 저항 부분 RFa(또는 RFb)의 단면 부분만을 도시한다. 필드 절연막 FDF를 둘러싸듯이, 이 N웰 NWF 표면에 고농도 n형 불순물 영역 VSnF가 형성된다. 저항 소자 RF(RFa,RFb) 상층에 이들 저항 소자를 뒤덮듯이 알루미늄으로 형성되는 금속 도체 배선 VS4O이 형성된다. 이 금속 도체 배선 VS40은 불순물 영역 VSnF에 접속되면서 또한 접지 노드에 접속된다. 따라서 N웰 NWF는 접지 전위로 고정된다. 반도체 기판 P-SUB는 부전위 VBB로 바이어스된다.

도 9a에 도시된 구성의 경우, 저항 부분 RFa(RFb)과 N웰 NWF 사이에 형성되는 기생 용량 Cpaa는 접지 노드에 대하여 형성된다. 이 기생용량 Cpaa의 합성 기생용량 Cpa가 도 8에 도시된 용량 CF와 병렬로 접속된다. 이에 따라, 차단 주파수를 낮게 하는 경우에 있어서, 용량 CF의 점유 면적을 크게하지 않고 필요로 되는 용량값을 실현할 수 있고, 낮은 점유 면적의 저역 통과 필터를 실현할 수 있어 노드 LPF를 외부 전원 전압 extVcc의 노이즈에 영향을 받지 않고 안정적으로 일정한 전압 레벨로 유지할 수 있다.

도 9b는 도 8에 도시된 저항 소자 R0의 부분의 구성을 도시한 도면이다. 도 9b에 있어서, 저항 소자 R0의 저항 부분 Ra(Rb)의 부분의 단면구조를 도시한다. 이들 저항 부분 Ra(Rb)는 N웰 NWr 표면에 형성된 필드 절연막 FD 상에 형성된다. 이 필드 절연막 FD를 둘러싸듯이 N웰 NWr 주변을 따라 고농도 n형 불순물 영역 VSn이 형성된다. 저항 부분 Ra(Rb) 상층에 알루미늄으로 금속 도체 배선 VS50이 형성된다. 이 금속 도체 배선 VS50은 노드 LPF에 접속되며 또한 고농도 n형 불순물 영역 VSn에 접속된다. 따라서 N웰 NWr은 노드 LPF의 전압 레벨로 고정된다. 노드 LPF는 도 9a에 도시된 저항 소자 RF를 통해 전원 노드(2a)에 접속되기 때문에 노이즈가 제거된 전압이 노드 LPF에 전달되고, N웰 NWr도 안정적으로 일정한 전압 레벨로 유지된다. 저항 부분 Ra(Rb)와 N웰 NWr 사이에 형성되는 기생 용량 Cp는 노드 LPF에 대해 형성된다. 따라서, 저역 통과 필터에 의해 제거되지 않은 노이즈가 노드 LPF에 전달되어도 기생 용량 Cp의 합성 기생 용량에 의해 노드 N1의 전위가 변화하고, 저항 소자 R0의 양쪽 단 사이에 인가되는 전압을 일정한 전압 레벨로 유지할 수 있다. 또한, 금속 도체 배선 VS50은 저항 부분 Ra(Rb)를 뒤덮듯이 저항 소자 부분 Ra(Rb) 상층에 형성된다.

또한, 이 도 9a 및 도 9b에 도시된 저항 소자 및 웰 전위의 고정을 위한 구성을 대신하여 제 2 실시예 내지 제 4 실시예의 어느 쪽이 사용되어도 무방하다.

이상과 같이, 본 발명의 제 5 실시예에 따르면, 외부 전원 노드로부터 저역 통과 필터를 통해 정전류 발생 회로의 전원 노드에 외부 전원 전압을 전달하고 있으므로 정전류 발생 회로의 전원 노드의 전위를 외부 전원 전압 extVcc의 노이즈에 영향을 받지 않고 안정적으로 일정한 전압 레벨을 유지할 수 있다. 또한 이 저역 통과 필터를 구성하는 저항 소자에 대해 전용의 웰 영역을 설치하고, 웰 영역을 접지 전압 레벨로 고정함으로써 저역 통과 필터에 포함되는 용량의 용량값을 소 점유 면적으로 큰 값의 세트로 설정할 수 있다. 또한, 정전류 발생 회로에 있어서, 정전류 발생용의 저항 소자 R0에 대해 전용으로 설치된 웰 영역을 저역 통과 필터의 출력 노드에 접속하고 있기 때문에, 가령 노이즈 제거되지 않은 전압이 내부 전원 노드에 전달되어도 이 저항 소자의 기생 용량에 따라 정전류 발생용의 저항 소자 양쪽 단 사이의 전압 레벨을 노이즈에 따라 변화시킬 수 있어 안정적으로 이 정전류 발생용 저항 소자 양쪽 단 사이의 전압를 일정 전압 레벨로 유지할 수 있다.

(제 6 실시예)

도 10은 본 발명의 제 6 실시예에 따르는 반도체 장치의 주요 부분의 구성을 도시한 도면이다. 도 10에 있어서, 신호 입력 노드(20)와 노드(21) 사이에 저항 소자 RZ가 설치된다. 이 저항 소자 RZ에 대해 전용의 웰 영역을 설치하고, 이 웰 영역을 신호 입력 노드(20)에 접속한다. 신호SIG는 저항 소자 RZ에 의해 전압저하 또는 전류 제한 등의 작용을 받아 노드(21)에 전달된다. 이 동작시에 있어서, 저항 소자 RZ는 기생 용량 Csp가 신호 입력 노드(20)로 접속된다. 따라서 신호 입력 노드(20)의 신호 변화가 노드(21)에 고속으로 전달된다. 이에 따라, 저항 소자 RZ가 접지에 대해 기생 용량을 갖는 경우에 비해 고속으로 신호 SIG를 노드(21)로 전달할 수 있다.

도 10에 도시된 구성에 있어서, 저항 소자 RZ 및 웰 전위 고정용의 도체 배선의 구성은 제 1 실시예 내지 제 4 실시예의 어느 쪽이 사용되어도 무방하다.

이상과 같이, 본 발명의 제 6 실시예에 따르면 저항 소자에 대하여 전용의 웰 영역을 설치하고, 이 웰 영역은 신호 입력 노드의 전위에 고정되어 있으므로 고속으로 신호 입력 노드에 인가된 신호를 저항 소자의 다른 쪽 단에 전달할 수 있다. 저항 소자 다른 쪽 단을, 예를 들면 양극성 트랜지스터의 베이스(base)에 접속하면 고속으로 양극성 트랜지스터를 입력 신호에 따라 동작시킬 수 있다.

(제 7 실시예)

도 11은 본 발명의 제 7 실시예에 따르는 반도체 장치의 구성을 개략적으로 도시한 도면이다. 도 11에 있어서, 전원 노드(30)와 논리 게이트(LG)의 동작 전원 노드(31) 사이에 저항 소자 R30이 접속된다. 이 저항 소자 R30에 대해서는제 1 실시예 내지 제 4 실시예의 구성과 마찬가지로 전용의 웰 영역이 설치되고, 이 웰 영역은 접지 전위 레벨로 고정된다. 논리 게이트 LG는, 한 예로서 p채널 MOS 트랜지스터 PQ와 n채널 MOS 트랜지스터 NQ에서 구성되는 CM0S 인버터의 구성을 갖는다.

도 11에 도시된 구성의 경우, 저항 소자 R30은 접지에 대해 기생 용량 C30을 갖는다(웰 전위는 접지 전위에 고정됨). 따라서, 전원 노드(30) 상의 전원 전압 Vcc가 변동한 경우에도 전원 노이즈는 저항 소자 R30과 기생 용량 C30에 의해 필터되거나 또는 기생 용량 C30에 의해 흡수된다. 따라서, 논리 게이트LG의 동작 전원 노드(31)는 안정적으로 일정 전압 레벨로 유지된다. 논리 게이트 LG는 이 입력 신호 IN의 논리 레벨을 잘 못 판정하는 경우 없이 전원 노이즈가 생긴 경우도 안정적으로 동작하는 논리 게이트 LG를 실현할 수 있다. 이 때, 저역 통과 필터의 구성요소인 기생 용량 C30은 저항 소자 형성 영역과 대향되어 형성된 웰 영역을 한쪽 전극으로서 갖는다. 따라서, 이 저항 소자와 용량 소자로 구성되는 저역 통과 필터에 있어서 용량 소자의 점유 면적이 불필요하게 되므로 낮은 점유 면적에서 전원 전압을 안정화할 수 있는 회로를 실현할 수 있다.

또, 이 논리 게이트 LG는 인버터에 한정되지 않고 다른 다입력의 논리 게이트이어도 무방하다. 또한, 저항 소자는 접지 노드에 설치되어도 무방하다.

이상과 같이, 본 발명의 제 7 실시예에 따르면 논리 게이트의 동작 전원 노드와 전원 전압이 공급되는 전원 노드 사이에 저항 소자를 설치하고, 이 저항 소자 전용에 접지 전위에 고정되는 웰 영역을 설치하고 있으므로 소 점유 면적에서 전원 노이즈를 흡수하고 논리 게이트의 동작 전원 전압을 안정화시킬 수 있다.

(제 8 실시예)

도 12는 본 발명의 제 8 실시예에 따르는 반도체 장치의 구성을 도시한 도면이다. 도 12에 있어서, 입력 노드(41)와 출력 노드(42) 사이에 저항 소자 R40이 접속되고, 노드(42)와 접지 노드의 사이에 용량 소자 C40이 접속된다. 저항 소자 R40은 폴리 실리콘으로 형성되고, 제 1 실시예 내지 제 4 실시예와 마찬가지로 이 저항 소자 R40에 대하여 전용으로 웰 영역이 설치된다. 저항 소자 R40에 대하여 전용으로 설치된 웰 영역은 접지 노드에 접속된다. 따라서 저항 소자 R40은 접지에 대하여 기생 용량 CP40을 갖는다.

도 12에 도시된 구성의 경우, 입력 신호 IN을 필터 처리하여 노드(42)에 전달하여 출력 신호 OUT을 생성하는 저역 통과 필터가 형성된다. 이 저역 통과 필터에 있어서, 용량 C40과 병렬로 기생 용량 CP40이 접속된다. 이 기생용량 CP40은 비교적 큰 용량값을 갖는다. 따라서, 용량 C40의 용량값을 작게 할 수 있고, 낮은 점유 면적의 저역 통과 필터를 실현할 수 있다.

또한, 정전류 발생 회로의 구성으로서는, 저항 소자 양쪽 단에 일정의 전압을 발생하고, 이 저항값과 저항 소자 양쪽 단에 인가되는 전압에 의해 정전류가 발생되는 구성이라면, 임의의 구성의 정전류 발생 회로를 이용할 수 있다.

이상과 같이, 본 발명에 따르면 저항소자와 대향하여 반도체층 표면에 웰 영역을 설치하고, 이 웰 영역을 특정한 노드에 접속하도록 구성되어 있으므로 저항소자 한쪽 단에 노이즈가 발생하여도 저항소자 다른 쪽 단의 전위는 반도체 웰 영역과 저항소자 사이의 용량보다 노이즈가 보상되어 있으므로 노이즈 내성에 뛰어난 반도체 장치를 실현할 수 있다.

특히, 웰 영역을 저항소자 한쪽 단에 접속함으로써 저항소자와 웰 영역 사이의 기생 용량에 의해 저항소자 한쪽 단의 전위 변동이 저항소자 다른 쪽 단에 용량 결합에 의해 전달되어 응답 특성에 뛰어난 반도체 장치를 실현할 수 있다.

반도체 웰 영역 및 저항소자 한쪽 단을 전원 전압 공급 노드에 접속함으로써 전원 전압에 노이즈가 발생하여도 저항소자 양쪽 단에 인가되는 전압을 일정 전압 레벨로 할 수 있으며 이에 대응하여 저항소자에 흐르는 전류를 일정하게 할 수 있다.

또한, 이것을 대신하여 반도체 웰 영역을 저항소자 양쪽 단과 다른 소정의 전압을 받는 노드에 접속함으로써 저항소자에 큰 기생 용량이 형성되고, 이 기생 용량에 의해 저항소자 한쪽 단에 발생한 노이즈를 흡수할 수 있어 노이즈 내성에 뛰어난 반도체 장치를 실현할 수 있다.

Claims

제 1 도전형의 반도체층 상에 절연막을 통해 형성되는 저항 소자와,

상기 저항 소자가 형성되는 영역 전체와 대향되고, 또한 상기 저항 소자 형성 영역 전용으로 상기 반도체층 표면에 형성되는 제 2 도전형의 반도체 영역 및 상기 반도체 영역에 특정 노드의 전압을 공급하는 전압 공급 수단을 구비하는 반도체 장치.
제 1 항에 있어서,

상기 저항 소자는 상기 특정 노드에 접속하는 제 1 노드와 제 2 노드 사이에 접속되는 반도체 장치.
제 1 항에 있어서,

상기 저항 소자는 제 1 노드와 제 2 노드 사이에 접속되고, 상기 특정 노드는 상기 제 1 노드 및 제 2 노드의 전압과는 다른 사전 설정된 일정 전압을 공급하는 노드에 접속되는 반도체 장치.