KR102482331B1 - 어레이 기판 및 이를 포함하는 유기 발광 표시 장치 - Google Patents

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Abstract

어레이 기판 및 이를 포함하는 유기 발광 표시 장치가 제공된다. 본 발명의 일 실시예에 따른 어레이 기판은 기판, 기판 상에 배치되는 배리어층, 배리어층 상에 배치되는 버퍼층, 버퍼층 상에 배치되는 제1 절연막, 제1 절연막 상에 배치되는 제2 절연막, 제1 절연막과 제2 절연막 사이에 개재되거나, 제2 절연막 상에 배치되되, 서로 이격되어 기판의 일측을 향해 연장 형성되는 복수개의 배선 패턴, 제2 절연막 상면으로부터 소정 깊이 리세스되어 기판의 상면을 적어도 부분적으로 노출시키는 리세스 패턴 및 제2 절연막 상에 배치되되, 리세스 패턴에 의해 노출되는 기판의 상면을 적어도 부분적으로 노출시키는 유기 절연막을 포함한다.

Description

어레이 기판 및 이를 포함하는 유기 발광 표시 장치{ARRAY SUBSTRATE AND ORGANIC LIGHT EMITTING DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 어레이 기판 및 이를 포함하는 표시 장치에 대한 것으로 보다 상세하게는 표시 영역과 비표시 영역을 포함하는 어레이 기판 및 이를 포함하는 표지 장치에 대한 것이다.
액정표시장치(LCD) 또는 유기발광표시장치(OLED)등과 같은 표시 장치는 표시 영역과 표시 영역에 외측에 배치되는 비표시 영역을 포함하는 어레이 기판을 포함할 수 있다. 상기와 같은 표시 장치는 영상을 표시하기 위한 기본 구성 요소로서, 표시 영역 내에 다수의 화소를 포함하고, 각 화소는 독립적인 구동을 위해서 스위칭 소자를 포함한다.
한편, 어레이 기판은 액정 표시 장치나 유기 발광 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로 사용된다. 어레이 기판 상에는 주사 신호를 전달하는 게이트 배선과 화상 신호를 전달하는 데이터 배선, 박막 트랜지스터, 각종 유기 또는 무기 절연막 등이 배치되어 있고, 이 중 박막 트랜지스터는 게이트 배선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극과 드레인 전극 등으로 이루어져, 스위칭 소자로서의 역할을 한다.
표시 영역의 외측에 배치되는 비표시 영역에는 표시 영역의 게이트 라인 또는 데이터 라인과 연결되는 복수의 배선이 배치된다. 복수의 배선은 다양한 형태로 연장되며 그 일단이 어레이 기판 하부 패드부에 배치된 패드들과 연결될 수 있다.
이와 같은 어레이 기판은 그 제조 공정에서부터 다양한 충격에 노출될 수 있다. 구체적으로, 어레이 기판을 운반하거나, 각종 검사 작업 수행 시 어레이 기판에 일정한 충격이 가해질 수 있는데, 이러한 충격에 의해 어레이 기판에는 크랙이 형성될 수 있다. 이러한 크랙은 기판 상에 배치되는 무기 절연막 층을 통하여 성장하거나, 전파되는 경향성을 갖는다. 즉, 예시적으로 비표시 영역의 일부분에 크랙이 발생되면, 이와 같은 크랙은 무기 절연막을 타고 표시 영역까지 전파될 수 있으며, 이로 인해 표시 영역의 신뢰성 불량을 초래할 수 있다. 이러한 문제들을 해결하기 위해, 충격에 강한 어레이 기판의 구조 및 비표시 영역에서 발생한 크랙의 전파를 억제할 수 있는 어레이 기판의 구조에 대한 다양한 기술적 시도가 행해지고 있는 실정이다.
본 발명이 해결하고자 하는 과제는 크랙의 발생을 방지하는 구조를 갖는 어레이 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 발생한 크랙의 전파를 억제하는 구조를 갖는 어레이 기판을 제공하는 것이다.
발명이 해결하고자 하는 다른 과제는 크랙의 발생을 방지하는 구조를 갖는 유기 발광 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 발생한 크랙의 전파를 억제하는 구조를 갖는 유기 발광 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 어레이 기판은 기판, 기판 상에 배치되는 배리어층, 배리어층 상에 배치되는 버퍼층, 버퍼층 상에 배치되는 제1 절연막, 제1 절연막 상에 배치되는 제2 절연막, 제1 절연막과 제2 절연막 사이에 개재되거나, 제2 절연막 상에 배치되되, 서로 이격되어 기판의 일측을 향해 연장 형성되는 복수개의 배선 패턴, 제2 절연막 상면으로부터 소정 깊이 리세스되어 기판의 상면을 적어도 부분적으로 노출시키는 리세스 패턴 및 상기 제2 절연막 상에 배치되되, 상기 리세스 패턴에 의해 노출되는 상기 기판의 상면을 적어도 부분적으로 노출하는 유기 절연막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 어레이 기판은 표시 영역과 상기 표시 영역 외측에 배치되는 비표시 영역을 포함하되, 비표시 영역은 기판, 기판 상에 배치되는 배리어층, 배리어층 상에 배치되는 버퍼층, 버퍼층 상에 배치되는 제1 절연막, 제1 절연막 상에 배치되는 제2 절연막, 제1 절연막과 제2 절연막 사이에 개재되거나, 제2 절연막 상에 배치되되, 서로 이격되어 기판의 일측을 향해 연장 형성되는 복수개의 배선 패턴, 제2 절연막 상면으로부터 소정 깊이 리세스되어 기판의 상면을 적어도 부분적으로 노출시키는 리세스 패턴 및 상기 제2 절연막 상에 배치되되, 상기 리세스 패턴에 의해 노출되는 상기 기판의 상면을 적어도 부분적으로 노출하는 유기 절연막을 포함한다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치는 표시 영역과 표시 영역 외측에 배치되는 비표시 영역을 갖는 어레이 기판으로서, 비표시 영역은 기판, 기판 상에 배치되는 배리어층, 배리어층 상에 배치되는 버퍼층, 버퍼층 상에 배치되는 제1 절연막, 제1 절연막 상에 배치되는 제2 절연막, 제1 절연막과 제2 절연막 사이에 개재되거나, 제2 절연막 상에 배치되되, 서로 이격되어 기판의 일측을 향해 연장 형성되는 복수개의 배선 패턴, 제2 절연막 상면으로부터 소정 깊이 리세스되어 기판의 상면을 적어도 부분적으로 노출시키는 리세스 패턴 및 상기 제2 절연막 상에 배치되되, 상기 리세스 패턴에 의해 노출되는 상기 기판의 상면을 적어도 부분적으로 노출하는 유기 절연막을 포함하는 어레이 기판 및 어레이 기판 상에 배치되는 봉지 부재를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
즉, 외부의 충격에 의해 어레이 기판에 크랙이 발생하는 것을 방지할 수 있다.
또한, 외부에 충격에 의해 발생한 크랙이 성장하거나, 전파되는 것을 억제할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 어레이 기판의 평면도이고,
도 2는 도 1의 'A' 부분을 확대한 부분 확대도이며,
도 3은 도 2의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 4는 도 1의 'B' 부분을 확대한 부분 확대도이고,
도 5는 도 4의 Ⅱ-Ⅱ' 라인을 따라 절단한 단면도이며,
도 6은 도 4의 Ⅲ-Ⅲ'라인을 따라 절단한 단면도이고,
도 7은 도 4의 Ⅳ-Ⅳ' 라인을 따라 절단한 단면도이다.
도 8은 도 4의 변형예에 따른 어레이 기판의 부분 확대도이다.
도 9는 도 8의 변형예에 따른 어레이 기판의 부분 확대도이다.
도 10은 도 4의 변형예에 따른 어레이 기판의 부분 확대도이다.
도 11는 도 10의 Ⅴ-Ⅴ' 라인을 따라 절단한 단면도이다.
도 12은 도 10의 Ⅵ-Ⅵ'라인을 따라 절단한 단면도이다.
도 13은 도 11의 변형예예에 따른 어레이 기판의 단면도이다.
도 14는 도 12의 변형예예에 따른 어레이 기판의 단면도이다.
도 15는 도 10의 변형예에 따른 어레이 기판의 부분 확대도이다.
도 16은 도 15의 Ⅶ-Ⅶ' 라인을 따라 절단한 단면도이다.
도 17은 도 6의 변형예에 따른 어레이 기판의 단면도이다.
도 18은 도 7의 변형예에 따른 어레이 기판의 단면도이다.
도 19는 본 발명의 다른 실시예에 따른 어레이 기판의 부분 확대도이다.
도 20은 도 19의 Ⅷ-Ⅷ'선을 따라 절단한 단면도이다.
도 21은 본 발명의 다른 실시예에 따른 어레이 기판의 부분 확대도이다.
도 22는 본 발명의 다른 실시예에 따른 어레이 기판의 평면도이다.
도 23은 도 22의 'C'부분을 확대한 부분 확대도이다.
도 24는 도 23의 Ⅸ-Ⅸ' 라인을 따라 절단한 단면도이다.
도 25는 도 22의 'D'부분을 확대한 부분 확대도이다.
도 26는 도 25의 Ⅹ-Ⅹ라인을 따라 절단한 단면도이다.
도 27은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면도이다.
도 28은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 어레이 기판의 평면도이고, 도 2는 도 1의 'A' 부분을 확대한 부분 확대도이며, 도 3은 도 2의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 어레이 기판(100)은 표시 영역(DA)과 표시 영역(DA)의 외측에 배치되는 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 일방향으로 연장되는 복수개의 게이트 라인(50), 게이트 라인(50)과 교차하는 방향으로 연장되는 복수개의 데이터 라인(60)을 포함할 수 있다. 또한, 복수의 게이트 라인(50)과 데이터 라인(60)에 의해 둘러 쌓인 화소 영역이 정의될 수 있다. 복수의 게이트 라인(50)과 데이터 라인(60)에 의해 정의된 각 화소 영역에는 게이트 라인(50) 및 데이터 라인(60)과 연결된 박막 트랜지스터가 형성될 수 있다.
표시 영역(DA)에 대한 자세한 설명을 위해 도 2 및 도 3이 참조된다.
기판(10)은 판 형상을 갖는 부재로서, 후술하는 다른 구성들을 지지하는 역할을 할 수 있다. 기판(10)은 절연 기판으로서, 유리 또는 플라스틱을 포함하는 고분자 물질로 형성될 수 있다. 예시적인 실시예에서, 기판(10)은 폴리 이미드(Poly imide, PI)로 형성될 수 있으나, 이는 예시적인 것으로 기판(10)의 재질이 이에 제한되는 것은 아니다.
기판(10)은 경성(rigid) 기판(10)일 수 있으나, 이에 제한되지 않으며, 연성이나 가요성을 갖는 기판(10)일 수 있다. 즉, 본 명세서에서, "기판"이라 함은 구부리거나(bending), 접거나(folding), 마는 것(rolling)이 가능한 플렉서블 기판을 포함하는 개념으로 이해될 수 있다.
도 2에 도시된 바와 같이, 기판(10)은 단일층 구조를 가질 수 있으나 이에 제한되지 않는다. 즉, 다른 예시적인 실시예에서 기판(10)은 두 개 이상의 층이 적층된 적층 구조를 가질 수 있다. 다시 말하면, 기판(10)은 베이스층 및 베이스층 상에 배치되는 보호층을 포함할 수 있다.
베이스 층은 절연 물질로 형성될 수 있다. 예시적인 실시예에서 베이스층은 폴리이미드 (Poly imide, PI)로 형성될 수 있으나, 베이스 층의 재질이 이에 제한되는 것은 아니다. 베이스층 상에는 보호층이 배치될 수 있다. 보호층은 유기 물질 또는 무기 물질로 이루어질 수 있다. 예컨대, 보호층은 폴리에틸렌테레프탈레이트(PET, Polyehtylene terephthalate) 및 폴리에틸렌나프탈레이트(PEN, Polyethylene naphthalate)에서 선택된 어느 하나 이상을 포함하여 이루어질 수 있으나, 이는 예시적인 것으로 보호층의 재질이 이에 제한되는 것은 아니다.
기판(10) 상에는 배리어층(11)이 배치될 수 있다. 배리어층(11)은 기판(10)으로부터 불순 원소의 침투를 방지하는 역할을 할 수 있다. 예시적인 실시예에서 배리어층(11)은 산화규소(SiOx) 및 질화규소(SiNx)으로 이루어진 군에서 선택된 하나 이상을 포함하여 형성될 수 있으나, 배리어층(11)의 재질이 이에 제한되는 것은 아니다. 배리어층(11)은 단일막 구조 또는 두 개 이상의 층이 적층된 적층 구조를 가질 수 있다, 배리어층(11)이 두 개의 층을 갖는 예시적인 실시예에서, 두 개의 층은 서로 상이한 물질로 형성될 수 있다. 예컨대, 제1 층은 산화 규소로 이루어지고, 제2 층은 질화 규소로 이루어질 수 있다. 다만, 이는 예시적인 것으로 배리어층(11)의 구조가 이에 제한되지는 않는다.
또한, 다른 예시적인 실시예에서 배리어층(11)은 기판(10)의 재질 또는 공정 조건에 따라 생략될 수도 있다.
배리어층(11) 상에는 배리어층(11)을 덮는 버퍼층(12)이 배치될 수 있다. 버퍼층(12)은 무기 물질로 형성된 무기막일 수 있다. 예시적인 실시예에서, 버퍼층(12)은 산화규소(SiOx), 질화규소(SiNx), 산화알루미늄(AlOx) 및 산질화규소(SiON)으로 이루어진 군에서 선택된 하나 이상을 포함하여 형성될 수 있으나, 버퍼층(12)의 재질이 이에 제한되는 것은 아니다. 또한, 버퍼층(12)은 단일막 구조 또는 두 개 이상의 층이 적층된 적층 구조를 가질 수 있다, 버퍼층(12)이 두 개의 층을 갖는 예시적인 실시예에서, 두 개의 층은 서로 상이한 물질로 형성될 수 있다. 예컨대, 제1 층은 산화 규소로 이루어지고, 제2 층은 질화 규소로 이루어질 수 있다. 다만, 이는 예시적인 것으로 버퍼층(12)의 구조가 이에 제한되지는 않는다.
반도체층(40)은 비정질 규소 또는 다결정 규소를 포함하여 이루어질 수 있다. 예시적인 실시예에서 반도체층(40)은 비정질 규소를 도포하고 패터닝한 후 이를 결정화하는 방법으로 형성될 수 있으나, 반도체층(40)의 형성 방법이 이에 제한되는 것은 아니다. 또한, 본 명세서에서 "반도체층"이라고 지칭되는 것은 산화물 반도체를 포함하는 것으로 이해될 수 있다.
반도체층(40) 상에는 게이트 절연막(20)이 형성될 수 있다. 게이트 절연막(20)은 질화규소(SiNx) 또는 산화규소(SiOx)를 포함할 수 있으나, 게이트 절연막(20)의 재질이 이에 제한되는 것은 아니다. 게이트 절연막(20)은 단일막 구조일 수 있으나, 이에 제한되는 것은 아니며 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다층막 구조를 가질 수도 있다.
게이트 절연막(20) 상에는 게이트 라인(50), 게이트 전극(51) 및 게이트 패드(55)를 포함하는 게이트 배선이 배치될 수 있다. 게이트 배선은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti)으로 이루어진 군에서 선택된 어느 하나 이상의 물질을 포함하여 형성될 수 있으나, 게이트 배선의 재질이 이에 제한되는 것은 아니며, 전도성을 갖는 물질로서 투명 또는 반투명한 물질은 게이트 배선을 형성하는데 사용될 수 있다.
게이트 라인(50)은 앞서 설명한 바와 같이 복수개 배치되며, 서로 평행하도록 일 방향으로 연장될 수 있다.
게이트 배선 상에는 게이트 배선을 덮는 층간 절연막(30)이 배치될 수 있다. 층간 절연막(30)은 무기 물질로 형성된 무기막일 수 있다. 예시적인 실시예에서, 층간 절연막(30)은 질화규소(SiNx) 또는 산화규소(SiOx)를 포함할 수 있으나, 층간 절연막(30)의 재질이 이에 제한되는 것은 아니다. 층간 절연막(30)은 단일막 구조일 수 있으나, 이에 제한되는 것은 아니며 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다층막 구조를 가질 수도 있다. 다층막 구조를 갖는 층간 절연막(30)에 대해서는 후술하기로 한다.
층간 절연막(30) 상에는 소스 전극(61), 드레인 전극(62) 및 데이터 라인(60)을 포함하는 데이터 배선이 배치될 수 있다. 데이터 배선은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속 또는 이들의 합금으로 형성될 수 있으나, 데이터 배선의 재질이 이에 제한되는 것은 아니며, 전도성을 갖는 물질로서 투명 또는 반투명한 물질은 데이터 배선을 형성하는데 사용될 수 있다.
데이터 라인(60)은 데이터 신호를 전달하며, 게이트 라인(50)과 교차하도록 배치될 수 있다. 즉, 예시적인 실시예에서 게이트 라인(50)은 가로 방향으로 연장되고, 데이터 라인(60)은 이와 교차하도록 세로 방향으로 연장될 수 있다.
도 2에서는 데이터 라인(60) 및 게이트 라인(50)이 일직선 형상인 경우를 예시하였으나, 예시적인 실시예에서 데이터 라인(60) 및 게이트 라인(50)은 절곡부를 포함할 수도 있다. 다만, 이는 당업자에게 자명한 것으로 본 발명의 범위가 모호해지는 것을 막기 위해 이에 대한 자세한 설명은 생략하기로 한다.
소스 전극(61)은 데이터 라인(60)의 일부로서 데이터 라인(60)과 동일선 상에 배치될 수 있다. 드레인 전극(62)은 소스 전극(61)과 나란하게 뻗도록 형성될 수 있으며, 이 경우, 드레인 전극(62)은 데이터 라인(60)의 일부와 나란할 수 있다.
게이트 전극(51), 소스 전극(61) 및 드레인 전극(62))은 반도체층(40)과 함께 하나의 박막 트랜지스터(Thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(61)과 드레인 전극(62) 사이의 반도체층(40)에서 형성될 수 있다.
데이터 배선 상에는 데이터 배선 및 층간 절연막(30)을 덮는 평탄화막(70)이 배치될 수 있다. 평탄화막(70)의 두께는 층간 절연막(30)에 비해 상대적으로 두꺼울 수 있다. 이러한, 두께차로 인하여, 평탄화막(70)의 상면은 층간 절연막(30) 및 소스/드레인 전극(62)과 접하는 하면에 비해 상대적으로 평탄할 수 있다. 평탄화막(70)은 기판(10) 상의 단차를 완화하기 위해 예컨대, 아크릴, BCB(Benzocyclicbutene) 및 폴리이미드로 이루어진 군에서 선택된 어느 하나 이상의 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 평탄화막(70)은 감광이 가능한 물질로 이루어질 수 있다.
평탄화막(70)에는 드레인 전극(62)을 적어도 부분적으로 노출시키는 제1 콘택홀(71)이 형성될 수 있다. 구체적으로, 제1 콘택홀(71)은 평탄화막(70)을 관통하며, 드레인 전극(62)의 상면을 부분적으로 노출시킬 수 있다.
평탄화막(70) 및 노출된 드레인 전극(62) 상에는 제1 전극(80)이 배치될 수 있다. 즉, 제1 전극(80)이 평탄화막(70), 제1 콘택홀의 측벽 및 드레인 전극(62)의 상면을 덮도록 배치될 수 있으며, 이에 의해 제1 전극(80)과 드레인 전극(62)이 전기적으로 연결될 수 있다. 예시적인 실시예에서 제1 전극(80)은 애노드(Anode)전극일 수 있으나, 이에 제한되는 것은 아니다. 제1 전극(80)은 인듐 틴 옥사이드(Indium Tin Oxide, ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide, IZO) 등으로 이루어질 수 있으나, 제1 전극(80)의 재질이 이에 제한되지는 않는다. 제1 전극(80) 상에는 화소 정의막, 유기층 및 제2 전극이 배치될 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
이하에서는 본 발명의 일 실시예에 따른 어레이 기판의 비표시 영역(NDA)에 대해 설명하기로 한다.
다시 도 1을 참조하면, 표시 영역(DA)의 외측에 배치되는 비표시 영역(NDA)에는 스캔 드라이버(200), 에미션 드라이버(300), 및 스캔 드라이버(200), 에미션 드라이버(300) 또는 표시 영역(DA)과 연결되는 복수개의 배선 패턴이 배치될 수 있다. 배선 패턴은 스캔 드라이버(200), 에미션 드라이버(300) 또는 표시 영역(DA)으로부터 연장되는 배선 라인부(401)와 배선 라인부(401)의 일단부에 배치되며, 타단이 배선 라인부(401)보다 넓은 폭을 갖는 배선 패드부(402)를 포함할 수 있다. 배선 패턴의 구조에 대한 자세한 설명은 후술하기로 한다.
비표시 영역(NDA)에 대한 보다 구체적인 설명을 위해, 도 4 내지 도 7이 참조된다.
도 4는 도 1의 'B' 부분을 확대한 부분 확대도이고, 도 5는 도 4의 Ⅱ-Ⅱ' 라인을 따라 절단한 단면도이며, 도 6은 도 4의 Ⅲ-Ⅲ'라인을 따라 절단한 단면도이고, 도 7은 도 4의 Ⅳ-Ⅳ' 라인을 따라 절단한 단면도이다.
도 4 내지 도 7을 참조하면 본 발명의 일 실시예에 따른 어레이 기판의 비표시 영역(NDA)은 기판(10), 기판(10) 상에 배치되는 배리어층(11), 배리어층(11) 상에 배치되는 버퍼층(12), 버퍼층(12) 상에 배치되는 제1 절연막(25), 제1 절연막(25) 상에 배치되는 제2 절연막(35),제1 절연막(25)과 제2 절연막(35) 사이에 개재되거나, 제2 절연막(35) 상에 배치되되, 서로 이격되어 기판(10)의 일측을 향해 연장 형성되는 복수개의 배선 패턴, 제2 절연막(35) 상면으로부터 소정 깊이 리세스되어 기판(10)의 상면을 적어도 부분적으로 노출시키는 리세스 패턴 및 상기 제2 절연막 상에 배치되되, 상기 리세스 패턴에 의해 노출되는 상기 기판의 상면을 적어도 부분적으로 노출하는 유기 절연막(75)을 포함한다.
기판(10), 배리어층(11) 및 버퍼층(12)에 대한 것은 앞서 도 1 내지 도 3에서 설명한 바와 실질적으로 동일할 수 있으므로, 이에 대한 설명은 생략하기로 한다.
버퍼층(12) 상에는 제1 절연막(25)이 배치될 수 있다. 제1 절연막(25)은 무기 물질로 형성된 무기 절연막일 수 있다. 제1 절연막(25)은 예컨대, 질화규소(SiNx) 또는 산화규소(SiOx)를 포함하여 형성될 수 있으나, 이는 예시적인 것으로 제1 절연막(25)의 재질이 이에 제한되는 것은 아니다.
예시적인 실시예에서 제1 절연막(25)은 표시 영역(DA)의 게이트 절연막(20)과 실질적으로 동일한 물질로 형성될 수 있다. 다시 말하면, 비표시 영역(NDA)의 제1 절연막(25)은 표시 영역(DA)의 게이트 절연막(20)과 실질적으로 동시에 형성될 수 있다. 다만, 이는 예시적인 것으로 이에 제한되는 것은 아니며, 비표시 영역(NDA)의 제1 절연막(25)과 표시 영역(DA)의 게이트 절연막(20)이 각각 별개의 구성으로서 독립적으로 형성될 수도 있다.
제1 절연막(25) 상에는 제2 절연막(35)이 배치될 수 있다. 제2 절연막(35)은 제1 절연막(25)과 마찬가지로 무기 물질로 형성된 무기 절연막일 수 있다. 제2 절연막(35)도 제1 절연막(25)과 같이 질화규소(SiNx) 또는 산화규소(SiOx)를 포함하여 형성될 수 있다. 제1 절연막(25)과 제2 절연막(35)은 서로 상이한 물질로 형성될 수 있으나, 이에 제한되는 것은 아니며, 제1 절연막(25)과 제2 절연막(35)은 서로 동일한 물질로 형성될 수도 있다. 예시적인 실시예에서 제2 절연막은 표시 영역의 층간 절연막과 실질적으로 동일한 물질로 이루어질 수 있다. 즉, 제2 절연막은 표시 영역의 층간 절연막과 실질적으로 동시에 형성될 수 있다. 다만, 이는 예시적인 것으로 이에 제한되는 것은 아니며, 표시 영역의 층간 절연막과 비표시 영역의 제2 절연막은 독립한 별개의 구성으로서, 각각 독립적으로 형성될 수도 있다.
제1 절연막(25) 또는 제2 절연막(35) 상에는 배선 패턴이 배치될 수 있다. 다시 말하면, 배선 패턴은 제1 절연막(25) 상에 배치되어, 제1 절연막(25)과 제2 절연막(35) 사이에 개재되거나, 제2 절연막(35) 상에 배치될 수 있다. 또한, 예시적인 실시예에서 배선 패턴의 일부는 제1 절연막(25) 상에 형성되고, 잔부는 제2 절연막(35) 상에 형성될 수도 있다.
배선 패턴은 표시 영역(DA), 스캔 드라이버(200) 또는 에미션 드라이버(300)와 연결되어, 신호를 전달하거나, 전달 받는 역할을 할 수 있다. 이를 위해 배선 패턴은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti)으로 이루어진 군에서 선택된 어느 하나 이상의 물질을 포함하여 형성될 수 있으나, 배선 패턴의 재질이 이에 제한되는 것은 아니며, 전도성을 갖는 도전체는 배선 패턴을 형성하는데 사용될 수 있다.
예시적인 실시예에서, 배선 패턴은 배선 라인부(401), 배선 패드부(402) 및 배선 접속부(403)를 포함할 수 있다.
*배선 라인부(401)는 표시 영역(DA), 스캔 드라이버(200) 또는 에미션 드라이버(300)와 전기적으로 연결되며, 표시 영역(DA), 스캔 드라이버(200) 또는 에미션 드라이버(300)로부터 기판(10)의 일측을 향해 연장 형성될 수 있다. 배선 라인부(401)는 일정 간격 이격되어 복수개 배치될 수 있으며, 각 배선 라인부(401)는 일직선으로 연장되거나, 적어도 하나 이상의 절곡부를 가지며 기판(10)의 일측을 향해 연장될 수 있다.
예시적인 실시예에서 배선 라인부(401)는 제1 절연막(25) 상에 배치될 수 있다. 즉, 제1 절연막(25)과 제2 절연막(35) 사이에 배선 라인부(401)가 개재될 수 있다. 배선 라인부(401)는 표시 영역(DA)의 게이트 배선과 동일한 물질로 형성될 수 있다. 다시 말하면, 배선 라인부(401)는 표시 영역(DA)의 게이트 배선과 실질적으로 동시에 형성될 수 있다. 다만, 이에 제한되는 것은 아니며, 비표시 영역(NDA)의 배선 라인부(401)와 표시 영역(DA)의 게이트 배선은 각각 독립적으로 형성될 수도 있다.
배선 라인부(401)의 일단은 후술하는 배선 패드부(402)의 타단과 부분적으로 중첩될 수 있다.
배선 패드부(402)는 배선 라인부(401)의 일단과 전기적으로 연결되며, 배선 라인부(401)의 일단으로부터 기판(10)의 일측을 향해 연장 형성될 수 있다. 배선 패드부(402)는 복수개 배치될 수 있으며, 각 배선 패드부(402)는 상기 기판(10)의 일측변을 따라 정렬되어 배치될 수 있다. 예시적인 실시예에서 연장된 배선 패드부(402)의 일단은 기판(10)의 일측변과 접할 수 있으나, 이에 제한되는 것은 아니다. 배선 패드부(402) 타단의 폭은 배선 라인부(401)의 폭보다 상대적으로 클 수 있다. 배선 패드부(402)에는 기판(10)의 성능 검사 등을 위한 검사 장치 또는 인쇄회로기판(10)과 연결된 연성회로기판(10)(Flexible Printed Circuit, FPC) 등의 외부 회로 모듈이 연결될 수 있는데, 배선 패드부(402)가 배선 라인부(401)에 비해 넓은 폭을 갖는 경우, 회로 모듈과의 전기적 접촉이 보다 용이하게 이루어질 수 있다.
예시적인 실시예에서 배선 패드부(402)는 제2 절연막(35) 상에 배치될 수 있다. 즉, 배선 패드부(402)는 배선 라인부(401)와 서로 상이한 레벨을 갖도록 배치될 수 있다. 다시 말하면, 배선 패드부(402)와 배선 라인부(401)는 서로 다른 층에 배치될 수 있다.
배선 라인부(401) 배선 패드부(402)는 전기적으로 연결될 수 있다. 구체적으로 배선 라인부(401)의 일단과 배선 패드부(402)의 타단이 전기적으로 연결될 수 있다. 배선 라인부(401)가 제1 절연막(25) 상에 배치되고, 배선 패드부(402)가 제2 절연막(35) 상에 배치되는 예시적인 실시예에서, 배선 패드부(402)와 배선 라인부(401)는 배선 접속부(403)를 통해 전기적으로 연결될 수 있다. 배선 접속부(403)에 대한 구체적인 설명을 위해 도 5가 참조된다.
도 5를 참조하면, 배선 라인부(401) 상에 제2 절연막(35)이 배치되되, 제2 절연막(35)이 배선 라인부(401)를 적어도 부분적으로 노출시킬 수 있다. 즉, 배선 패드부(402)가 제2 절연막(35)에 의해 노출된 배선 라인부(401) 상에 배치됨으로써, 배선 패드부(402)와 배선 라인부(401)가 전기적으로 연결될 수 있다.
복수개의 배선 패턴과 인접하도록, 적어도 하나의 리세스 패턴(500)이 배치될 수 있다. 리세스 패턴(500)은 제2 절연막(35) 상면으로부터 일정 간격 리세스되어 형성될 수 있다. 제2 절연막(35) 상면으로부터 일정 간격 리세스되어 형성되는 리세스 패턴(500)은 기판(10)의 상면을 적어도 부분적으로 노출할 수 있다. 바꾸어 말하면, 리세스 패턴(500)의 바닥면은 적어도 부분적으로 기판(10)의 상면을 포함할 수 있다.
바꾸어 설명하면, 리세스 패턴(500)은 배리어층(11), 버퍼층(12), 제1 절연막(25), 제2 절연막(35)을 관통하여, 기판(10)의 상면을 적어도 부분적으로 노출시킬 수 있다. 즉, 예시적인 실시예에서, 리세스 패턴(500)의 바닥면은 기판(10)의 상면으로 이루어지고, 리세스 패턴(500)의 측벽은 배리어층(11), 버퍼층(12), 제1 절연막(25), 및 제2 절연막(35)의 내측면으로 이루어질 수 있다. 다만, 이에 제한되는 것은 아니며, 제2 절연막(35)과 기판(10) 사이에 중간층이 개재되거나, 제2 절연막(35) 상에 또 다른 층이 배치되는 경우, 리세스 패턴(500)의 측벽은 중간층의 내측면 및 제2 절연막(35) 상에 배치되는 또 다른 층의 내측면을 포함하여 이루어질 수도 있다. 이에 대한 자세한 설명은 후술하기로 한다.
예시적인 실시예에서 적어도 하나의 리세스 패턴(500)은 배선 라인부(401)와 인접하게 또는 하나의 배선 라인부와 다른 배선 라인부 사이에 배치될 수 있다.
도 4 및 도 6에서는 리세스 패턴(500)이 배선 라인부(401)와 인접하되, 배선 라인부(401)로부터 일정 간격 이격되어 있는 것을 예시하고 있으나, 이에 제한되지 않으며, 리세스 패턴(500)은 적어도 부분적으로 배선 라인부(401)와 접하도록 형성될 수도 있다.
이와 같이, 기판(10) 상에 적어도 하나 이상의 무기 절연막을 관통하는 리세스 패턴(500)이 형성되는 경우, 어레이 기판의 제조 공정, 검사 공정 및 운반 공정 등에서 가해진 충격에 의해 발생되는 크랙의 전파가 억제될 수 있다. 즉, 각종 충격에 의해 발생한 크랙은 기판(10)의 무기 절연막을 통해 성장하거나, 전파되는 경향성을 갖는데, 상술한 바와 같이 무기 절연막을 제거한 리세스 패턴(500)을 배치하는 경우, 리세스 패턴(500)이 크랙이 진행하는 경로를 차단하여, 크랙이 전파되는 것을 억제할 수 있다. 즉, 비표시 영역(NDA)에서 발생한 크랙이 성장하여, 표시 영역(DA)까지 도달하는 것을 차단할 수 있다. 바꾸어 말하면, 리세스 패턴(500)은 크랙 스토퍼(Crack Stopper)의 역할을 할 수 있다.
제2 절연막(35) 상에는 유기 절연막(75)이 배치될 수 있다. 유기 절연막(75)은 유기 물질로 이루어질 수 있다. 예시적으로 유기 절연막(75)는 아크릴, BCB(Benzocyclicbutene) 및 폴리이미드로 이루어진 군에서 선택된 어느 하나 이상의 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 유기 절연막(75)은 감광이 가능한 물질로 이루어질 수 있다. .
배선 라인부(401)가 형성되는 영역에서 제2 절연막(35) 상에 배치되는 유기 절연막(75)은 리세스 패턴(500)을 적어도 부분적으로 노출시킬 수 있다. (도 6 참조) 즉, 유기 절연막(75)은 리세스 패턴(500)에 의해 노출되는 기판(10)의 상면을 적어도 부분적으로 노출시킬 수 있다. 바꾸어 말하면, 유기 절연막(75)은 리세스 패턴(500)에 의해 노출되는 기판(10)의 상면의 전부 또는 일부를 노출시킬 수 있다.
배선 패드부(402)가 배치되는 영역에서 유기 절연막(75)은 제2 절연막(35) 및 제2 절연막(35) 상에 배치되는 배선 패드부(402)의 일부를 덮을 수 있다. (도 7 참조) 즉, 유기 절연막(75)은 배선 패드부(402)의 일부를 노출시킬 수 있다. 다시 말하면, 유기 절연막(75)은 유기 절연막(75)을 관통하여 배선 패드부(402)의 상면을 적어도 부분적으로 노출하는 콘택부(72)를 포함할 수 있다. 앞서 설명한 바와 같이 배선 패드부(402)에는 기판(10)의 성능을 검사하기 위한 각종 검사 장치 또는 인쇄회로기판(10)과 연결된 연성회로기판(10)(Flexible Printed Circuit, FPC)등이 접속될 수 있다. 즉, 콘택부는 배선 패드부(402)를 노출시킴으로써, 상기한 장치 등과 배선 패드부(402)가 접속되도록 유도할 수 있다.
예시적인 실시예에서 유기 절연막(75)은 표시 영역(DA)의 평탄화막(70)과 실질적으로 동일한 물질로 형성될 수 있다. 바꾸어 말하면, 유기 절연막(75)은 표시 영역(DA)에서 평탄화막 (70)을 형성함과 동시에 형성할 수 있다. 다만, 이는 예시적인 것으로 이에 제한되는 것은 아니며, 표시 영역(DA)의 평탄화막(70)과 비표시 영역(NDA)의 유기 절연막(75)은 각각 별개의 구성으로서, 각자가 독립적으로 형성될 수도 있다.
이하, 본 발명의 다른 실시예들에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 8은 도 4의 변형예에 따른 어레이 기판의 부분 확대도이다. 도 8을 참조하면, 본 발명의 변형예에 따른 어레이 기판은 하나의 배선 라인부와 인접하는 다른 배선 라인부 사이에 복수개의 리세스 패턴(507)이 형성되는 점이 도 4의 실시예와 다른 점이다.
하나의 배선 라인부와 인접하는 다른 배선 라인부 사이에는 적어도 하나 이상의 리세스 패턴(507)이 배치될 수 있다. 도 8은 하나의 배선 라인부와 인접하는 다른 배선 라인부 사이에 3 개의 리세스 패턴(507)이 일렬로 정렬되어 배치되는 것을 예시하고 있으나, 리세스 패턴(507)의 개수와 배열은 이에 제한되지 않는다. 즉, 리세스 패턴(507)은 복수개 일 수 있으며, 복수개의 리세스 패턴(507)은 일렬로 정렬되거나 복수개의 열과 행을 갖는 매트릭스 형상으로 배열될 수도 있다. 이에 대해서는 후술한다.
도 9는 도 8의 변형예에 따른 어레이 기판의 부분 확대도이다. 도 9를 참조하면, 본 발명의 변형예에 따른 어레이 기판은 하나의 배선 라인부와 인접하는 다른 배선 라인부 사이에 복수개의 리세스 패턴(508)이 배치되되, 복수개의 리세스 패턴(508)이 열과 행을 갖는 매트릭스 형상으로 배열된 점이 도 8의 변형예와 다른 점이다.
앞서 설명한 바와 같이 하나의 배선 라인부와 인접하는 다른 배선 라인부 사이에는 복수개의 리세스 패턴(508)이 배치될 수 있다. 복수개의 리세스 패턴(508)은 일렬로 정렬되거나 복수개의 열과 행을 갖는 매트릭스 형상으로 배열될 수 있다. 도 9는 복수개의 리세스 패턴(508)이 3행 곱하기 2열 형태인 것을 예시하나, 이는 예시적인 것으로, 리세스 패턴(508)의 배열 형상이 이에 제한되는 것은 아니다. 즉, 행의 수와 열의 수는 2보다 크거나 같을 수 있다. 또한, 도 9는 복수개의 리세스 패턴(508)이 규칙적으로 배열된 것을 예시하나, 이에 제한되는 것은 아니며, 복수개의 리세스 패턴(508)은 불규칙적으로 산개하여 배치될 수도 있다.
도 10은 도 4의 변형예에 따른 어레이 기판의 부분 확대도이고, 도 11는 도 10의 Ⅴ-Ⅴ' 라인을 따라 절단한 단면도이며, 도 12은 도 10의 Ⅵ-Ⅵ'라인을 따라 절단한 단면도이다.
도 10 내지 도 12을 참조하면, 도 4의 변형예예에 따른 어레이 기판은 배선 라인부(401) 사이에 배치되는 리세스 패턴(501)이 배선 패드부(402) 사이까지 연장되어 형성되는 점이 도 4의 실시예와 다른 점이다.
한 배선 라인부(401)와 다른 배선 라인부(401) 사이에 배치되는 리세스 패턴(501)은 한 배선 라인부와 연결된 배선 패드부와 다른 배선 라인부와 연결된 배선 패드부 사이까지 연장될 수 있다. 즉, 서로 인접하는 배선 라인부(401) 사이에 배치되는 리세스 패턴(501)은 기판(10)의 일측을 향해 연장될 수 있다. 앞서 설명한 바와 같이, 배선 패드부(402)의 폭은 배선 라인부(401)의 폭에 비해 상대적으로 클 수 있다. 이에 따라, 배선 라인부(401) 사이에 배치되는 리세스 패턴(501)의 폭(d1)에 비해 배선 패드부(402) 사이에 배치되는 리세스 패턴(501)의 폭(d2)이 상대적으로 작을 수 있다. 다만, 이에 제한되는 것은 아니며, 배선 라인부(401) 사이에 배치되는 리세스 패턴(501)과 배선 패드부(402) 사이에 배치되는 리세스 패턴(501)의 폭은 실질적으로 동일할 수도 있다.
도 13은 도 11의 변형예예에 따른 어레이 기판의 단면도이고, 도 14는 도 12의 변형예예에 따른 어레이 기판의 단면도이다.
도 13 및 도 14를 참조하면, 제2 절연막(35) 상에 배치되는 유기 절연막(75)이 리세스 패턴(501)에 의해 노출된 기판(10)을 덮는 점이 도 11 및 도 12의 실시예와 다른 점이다.
앞서 설명한 바와 같이 제2 절연막(35) 상에는 유기 절연막(75)이 배치될 수 있다. 예시적인 실시예에서, 유기 절연막(75)은 리세스 패턴(501)에 의해 노출되는 기판(10)의 상면을 완전하게 덮을 수 있다.즉, 유기 절연막(75)은 제2 절연막(35), 리세스 패턴(500)의 측벽 및 리세스 패턴(500)의 바닥면을 덮을 수 있다. 도 11 및 도 12는 유기 절연막(75)이 리세스 패턴(501)에 의해 노출되는 기판(10)의 상면 을 완전하게 덮는 것을 예시하고 있지만, 이에 제한되는 것은 아니며, 유기 절연막(75)은 리세스 패턴(501)에 의해 노출되는 기판(10) 상면의 전부 또는 일부를 노출시킬 수 있다. 유기 절연막(75)에 배선 패드부(402)를 적어도 부분적으로 노출시키는 콘택부(72)가 형성될 수 있음은 앞서, 도 7에서 설명한 바와 실질적으로 동일하므로, 이에 대한 자세한 설명은 생략하기로 한다.
도 15는 도 10의 변형예에 따른 어레이 기판의 부분 확대도이다. 도 16은 도 15의 Ⅶ-Ⅶ' 라인을 따라 절단한 단면도이다.
도 15 및 도 16을 참조하면, 도 10의 변형예에 따른 어레이 기판은 배선 패드부(402)의 내측에 배치되며, 배선 패드부(402)를 관통하여 기판(10)의 상면을 노출시키는 리세스 홈(502)을 더 포함하는 점이 도 8과 다른 점이다.
배선 패드부(402)의 내측에는 리세스 홈(502)이 배치될 수 있다. 구체적으로 리세스 홈(502)은 배선 패드부(402)의 외주의 내측에 배치될 수 있다.
리세스 홈(502)은 배선 패드부(402), 제2 절연막(35), 제1 절연막(25), 버퍼층(12) 및 배리어층(11)을 순차적으로 관통하여 기판(10)의 상면을 노출시킬 수 있다. 즉, 리세스 홈(502)의 바닥면은 기판(10)의 상면을 포함하고, 리세스 홈(502)의 측벽은 배선 패드부(402), 제2 절연막(35), 제1 절연막(25), 버퍼층(12) 및 배리어층(11)의 내측면을 포함할 수 있다.
앞서 설명한 바와 같이 제2 절연막(35) 및 배선 패드부(402) 상에는 유기 절연막(75)이 배치될 수 있다. 도 16은 유기 절연막(75)이 제2 절연막(35), 배선 패드부(402) 및 리세스 홈(502)에 의해 노출된 기판(10)의 상면을 전부 노출시키는 것을 예시하고 있지만, 상술한 바와 같이 이에 제한되는 것은 아니며, 유기 절연막(75)은 리세스 홈(502)에 의해 노출된 기판(10)의 상면을 적어도 부분적으로 덮을 수도 있다. 배선 패드부(402)에 배선 패드부(402)를 관통하여 기판(10)의 상면을 노출시키는 리세스 홈(502)이 배치되는 경우, 배선 패드부(402)에 기판(10) 검사 장치나 FPC 등이 접속되거나, 접속 해제 시 배선 패드부(402)에 가해지는 충격에 의해 발생한 크랙이 배선 패드부(402) 또는 배선 패드부(402) 하부에 배치되는 무기 절연막을 통해 표시 영역(DA)으로 전파되는 것을 차단할 수 있다.
도 17은 도 6의 변형예에 따른 어레이 기판의 단면도이다. 도 18은 도 7의 변형예에 따른 어레이 기판의 단면도이다.
도 17 및 도 18을 참조하면, 도 6 및 도 7의 변형예에 따른 어레이 기판은 제2 절연막(35)이 제1 서브 절연막(31) 및 제2 서브 절연막(32)을 포함하는 점이 도 6 및 도 7의 실시예와 다른 점이다.
앞서 설명한 바와 같이, 제2 절연막(35)은 단일막 구조일 수 있으나, 이에 제한되는 것은 아니며, 적어도 두개의 절연층을 포함하는 다층막 구조를 가질 수도 있다. 설명의 편의상, 제1 절연막(25)을 덮는 절연막을 제1 서브 절연막(31), 제1 서브 절연막(31)을 덮는 절연막을 제2 서브 절연막(32)으로 지칭하기로 한다.
제1 서브 절연막(31)과 제2 서브 절연막(32)은 무기 재질로 이루어진 무기 절연막일 수 있다. 예컨대, 제1 서브 절연막(31)과 제2 서브 절연막(32)은 산화규소 및 질화규소에서 선택된 하나 이상을 포함할 수 있으나, 제1 서브 절연막(31)과 제2 서브 절연막(32)의 재질이 이에 제한되지 않는다. 제1 서브 절연막(31)과 제2 서브 절연막(32)은 서로 상이한 물질로 이루어질 수 있다.
제2 절연막(35)이 다층막 구조를 갖는 것은 표시 영역(DA)의 구조에 기인할 수 있다. 구체적으로, 도면에 도시하지는 않았지만, 표시 영역(DA)에는 박막 트랜지스터와 인접하게 스토리지 캐패시터가 배치될 수 있다. 예시적인 실시예에서 스토리지 캐패시터는 게이트 절연막(20) 상에 배치되는 제1 게이트 메탈, 제1 게이트 메탈 상에 배치되는 제1 서브 절연막(31), 제1 서브 절연막(31) 상에 배치되는 제2 서브 절연막(32) 및 제2 서브 절연막(32) 상에 배치되는 제2 게이트 메탈을 포함할 수 있다. 또한, 이 같은 스토리지 캐패시터에 대응하여, 박막 트랜지스터의 소스/드레인 전극(62)은 제2 서브 절연막(32) 상에 배치될 수 있다. 다만, 이는 예시적인 것으로, 표시 영역(DA)의 구체적인 구조가 이에 제한되지 않음은 물론이다.
도 19는 본 발명의 다른 실시예에 따른 어레이 기판의 부분 확대도이다. 도 20은 도 19의 Ⅷ-Ⅷ'선을 따라 절단한 단면도이다.
도 19 및 도 20을 참조하면, 본 발명의 다른 실시예에 따른 어레이 기판은 배선 라인부(411)가 기판(10)의 일측을 향해 연장되되, 지그 재그 형상을 갖는 점이 도 4의 실시예와 다른 점이다.
배선 라인부(411)는 적어도 하나 이상의 절곡부를 가질 수 있다. 예시적인 실시예에서 배선 라인부(411)는 지그 재그 형상을 가지며, 기판(10)의 일측을 향해 연장될 수 있다. 설명의 편의상 기판(10)의 일측을 향하는 방향을 제1 방향으로 정의하기로 한다. 또한, 제1 방향과 수직한 방향을 제2 방향, 제2 방향과 반대 방향을 제3 방향으로 지칭하기로 한다.
도 19에 도시된 바와 같이, 제1 방향으로 연장되는 배선 라인부(411)는 제2 방향으로 일정 간격 연장되고, 다시 제1 방향으로 일정 간격 연장된 후에, 제3 방향으로 일정 간격 연장되고, 재차 제1 방향으로 연장될 수 있다. 즉, 제1 방향, 제2 방향, 제1 방향, 제3 방향 및 제1 방향의 순서로 순차적으로 연장될 수 있다.
예시적인 실시예에서 제2 방향으로 연장된 거리와 제3 방향으로 연장된 거리는 실질적으로 동일할 수 있으나, 이에 제한되는 것은 아니다.
다시 말하면, 배선 라인부(411)는 제1 방향, 제2 방향, 제1 방향, 제3 방향 및 제1 방향의 순서로 순차적으로 연장되되, 이와 같은 순서를 적어도 한 번 이상 반복하며 연장될 수 있다.
상술한 바와 같이 배선 라인부(411)가 제1 방향, 제2 방향, 제1 방향, 제3 방향 및 제1 방향의 순서로 순차적으로 연장되면, 제2 방향, 제1 방향 및 제3 방향 또는 제3 방향, 제1 방향 및 제2 방향으로 연장된 배선 라인부(411)의 내측에는 일정한 공간이 구획될 수 있다. 예시적인 실시예에서 리세스 패턴(503)은 제2 방향, 제1 방향 및 제3 방향 또는 제3 방향, 제1 방향 및 제2 방향으로 연장된 배선 라인부(411)에 의해 구획되는 공간에 배치될 수 있다. 다시 말하면, 배선 라인부(411)는 각 리세스 패턴(503) 외주와 인접하게 배치되며, 각 리세스 패턴(503) 외주의 일부를 따라 배치될 수 있다. 바꾸어 말하면, 리세스 패턴(503)은 지그 재그 형상으로 연장되는 각 배선 라인부(411)의 사이 사이에 배치될 수 있다. 즉, 리세스 패턴(503)은 각 배선 라인부(411) 사이에서 적어도 하나 이상 배치될 수 있다.
리세스 패턴(503)을 기준으로 다시 설명하면, 복수개의 리세스 패턴(503)이 열과 행을 갖는 매트릭스 형상으로 배치되고, 복수개의 열과 행을 갖는 매트릭스 형상을 갖는 리세스 패턴(503) 사이 사이에 지그 재그 형상으로 연장된 배선 라인부(411)가 배치될 수 있다. 도 19는 복수개의 리세스 패턴(503)이 행 방향으로 일직선을 따라 정렬되고, 열 방향으로 엇갈려서 정렬되는 경우를 예시하고 있으나, 리세스 패턴(503)의 배열 형상이 이에 제한되는 것은 아니며, 복수개의 리세스 패턴(503)은 행과 열 방향으로 일직선을 따라 정렬되거나, 행 방향으로 엇갈려서 정렬되고, 열 방향으로 일직선으로 정렬되거나, 열 방향으로 엇갈려서 정렬되고, 행 방향으로 일직선을 따라 정렬될 수도 있다.
또한, 배선 라인부(411)는 매트릭스 형상으로 배열된 리세스 패턴(503) 사이 사이에 배치될 수 있으며, 하나의 배선 라인부(411)와 다른 배선 라인부(411) 사이에는 적어도 하나 이상의 리세스 패턴(503)이 배치될 수 있다.
도 21은 본 발명의 다른 실시예에 따른 어레이 기판의 부분 확대도이다. 도 21을 참조하면, 본 발명의 다른 실시예에 따른 어레이 기판은 배선 라인부(421)가 피치(pitch)를 갖는 곡선 형태로 연장되는 점이 도 4의 실시예와 다른 점이다.
본 발명의 다른 실시예에 따른 어레이 기판에서 배선 라인부(421)는 피치를 갖는 곡선 형태로 연장될 수 있다. 다시 말하면, 배선 라인부(421)는 주름진 형상을 가질 수 있다. 바꾸어 말하면, 배선 라인부(421)는 완만한 곡선을 그리며 구불구불하게 연장될 수 있다.
배선 라인부(421)가 피치를 갖는 곡선 형태로 연장되는 경우, 배선 라인부(421)의 양측에는 골부와 마루부가 형성될 수 있다. 즉, 각 배선 라인부(421)의 일측에는 골부와 마루부가 적어도 한 번 이상 반복되고, 이와 대응되도록 각 배선 라인부(421)의 타측에는 마루부와 골부가 적어도 한 번 이상 반복될 수 있다.
리세스 패턴(504)은 배선 라인부(421)의 골부와 인접하도록 배치될 수 있다. 리세스 패턴(504)은 각 배선 라인부(421) 일측 및 타측에 형성된 골부와 인접하도록 적어도 하나 이상 배치될 수 있다. 도 19는 배선 라인부(421)가 골부와 인접한 경우를 예시하나, 이에 제한되는 것은 아니며, 리세스 패턴(504)은 배선 라인부(421)의 골부와 부분적으로 접할 수도 있다.
리세스 패턴(504)을 기준으로 다시 설명하면, 복수개의 리세스 패턴(504)이 열과 행을 갖는 매트릭스 형상으로 배치되고, 복수개의 열과 행을 갖는 매트릭스 형상을 갖는 리세스 패턴(504) 사이 사이에 피치를 갖는 곡선 형상을 가지며 연장된 배선 라인부(421)가 배치될 수 있다.
도 19는 복수개의 리세스 패턴(504)이 행 방향으로 일직선을 따라 정렬되고, 열 방향으로 엇갈려서 정렬되는 경우를 예시하고 있으나, 리세스 패턴(504)의 배열 형상이 이에 제한되는 것은 아니며, 복수개의 리세스 패턴(504)은 행과 열 방향으로 일직선을 따라 정렬되거나, 행 방향으로 엇갈려서 정렬되고, 열 방향으로 일직선으로 정렬되거나, 열 방향으로 엇갈려서 정렬되고, 행 방향으로 일직선을 따라 정렬될 수도 있다.
또한, 배선 라인부(421)는 매트릭스 형상으로 배열된 리세스 패턴(504) 사이 사이에 배치될 수 있으며, 하나의 배선 라인부(421)와 다른 배선 라인부(421) 사이에는 적어도 하나 이상의 리세스 패턴(504)이 배치될 수 있다.
도 222는 본 발명의 다른 실시예에 따른 어레이 기판의 평면도이다. 도 23은 도 22의 'C'부분을 확대한 부분 확대도이다. 도 24는 도 23의 Ⅸ-Ⅸ' 라인을 따라 절단한 단면도이다. 도 25는 도 22의 'D'부분을 확대한 부분 확대도이다. 도 26는 도 25의 Ⅹ-Ⅹ라인을 따라 절단한 단면도이다.
도 22 내지 도 25를 참조하면, 본 발명의 다른 실시예에 따른 어레이 기판은 비표시 영역(NDA)에 셀아이디 패턴(45) 및/또는 절단 라인(700)이 형성된 점이 도 1의 실시예와 다른 점이다.
본 발명의 다른 실시예에 따른 어레이 기판은 비표시 영역(NDA)에 셀아이디 패턴(45) 및/또는 절단 라인(700)을 포함할 수 있다.
셀아이디 패턴(45)은 비표시 영역(NDA)에 배치될 수 있다. 예시적인 실시예에서 셀아이디 패턴(45)은 복수개의 배선 라인부(401) 중 최외곽에 배치된 배선 라인부(401) 외측에 배치될 수 있다. 즉, 최외곽에 배치되는 배선 라인부(401)와 인접하도록 배치될 수 있다. 셀아이디 패턴(45) 상에는 어레이 기판을 식별하기 위한 고유 번호나 각종 도형 및 식별 부호 등이 패터닝될 수 있다. 즉, 셀아이디 패턴(45) 상에 패터닝된 고유 번호, 각종 도형 및 식별 부호 등을 통해 어레이 기판에 대한 정보를 취득할 수 있다.
셀 아이디 패턴에 대한 자세한 설명을 위해, 도 23 내지 24가 참조된다.
도 23 및 도 24는 셀아이디 패턴(45)이 사각형 형상을 갖는 것을 예시한다. 다만, 셀아이디 패턴(45)의 형상이 이에 제한되는 것은 아니며, 셀아이디 패턴(45)의 형상은 원 형상이거나, 적어도 부분적으로 곡선을 포함하는 형상일 수 있다.
앞서 설명한 바와 같이 셀아이디 패턴(45) 상에는 고유 번호, 각종 도형 또는 식별 부호 등이 패터닝될 수 있다. 도 23은 셀아이디 패턴(45) 상에 십자가 형상의 도형(46)이 패터닝된 경우를 예시하나, 이는 예시적인 것으로, 셀아이디 패턴(45) 상에 형성되는 각종 도형 등의 형상이 이에 제한되는 것은 아니다.
예시적인 실시예에서 셀아이디 패턴(45)은 버퍼층(12) 상에 배치될 수 있다. 다만, 이는 예시적인 것으로 셀아이디 패턴(45)의 위치가 이에 제한되는 것은 아니다. 셀아이디 패턴(45)이 버퍼층(12) 상에 배치되는 경우, 셀아이디 패턴(45)은 표시 영역(DA)의 반도체층(40)과 실질적으로 동일한 물질로 이루어질 수 있다. 즉, 표시 영역(DA)의 반도체층(40)과 동시에 비표시 영역(NDA)의 셀아이디 패턴(45)을 형성할 수 있다. 다만, 이는 예시적인 것으로 이에 제한되는 것은 아니며, 셀 아이디 패턴은 표시 영역(DA)의 반도체층(40)과 별개로 독립적으로 형성될 수도 있다.
셀아이디 패턴(45) 외주를 따라 리세스 패턴(505)이 배치될 수 있다. 리세스 패턴(505)은 셀아이디 패턴(45) 외주와 접하거나, 외주와 인접하도록 배치될 수 있다. 셀아이디 패턴(45)이 사각형 형상을 갖는 예시적인 실시예에서 리세스 패턴(505)은 중공을 갖는 사각형 형상일 수 있으나, 앞서 설명한 바와 같이 셀아이디 패턴(45)의 형상은 제한되지 않으며, 리세스 패턴(505)은 셀아이디 패턴(45)의 외주의 형상과 대응되는 형상을 가질 수 있다. 셀아이디 패턴(45) 외주를 따라 리세스 패턴(505)이 배치되는 경우, 어레이 기판의 제조 공정 또는 운반 공정 중에 발생한 크랙이 셀아이디 패턴(45)으로 전파되어, 셀아이디 패턴(45)에 손상을 가하는 것을 막을 수 있다.
본 발명의 다른 실시예에 따른 어레이 기판의 비표시 영역(NDA)에는 절단 라인(700)이 형성될 수 있다. 제품의 종류에 따라, 어레이 기판 비표시 영역(NDA)의 모서리부는 절단될 수 있다. 즉, 어레이 기판의 모서리 부분이 모따기(chamfering) 될 수 있다.
이를 위해, 어레이 기판 상에는 절단 라인(700)이 형성될 수 있다. 예시적인 실시예에서 절단 라인(700)은 어레이 기판 비표시 영역(NDA)의 양측에 사선 방향으로 연장되어 형성될 수 있다. 즉, 절단 라인(700)은 어레이 기판을 적어도 부분적으로 가로지를 수 있다.
절단 라인(700)과 어레이 기판 일측변이 이루는 각은 제한되지 않는다. 즉, 적용되는 제품에 따라 절단 라인(700)과 어레이 기판의 일측변이 이루는 각은 달라질 수 있다.
절단 과정에서 발생할 수 있는 크랙을 예방하기 위해, 절단 라인(700)은 제2 절연막(35) 상면으로부터 소정 간격 리세스될 수 있다. 즉, 도 26의 단면도에서 도시한 바와 같이 절단 라인(700)은 제2 절연막(35) 상면으로부터 리세스 되어 기판(10)의 상면을 노출시킬 수 있다. 다시 말하면, 절단 라인(700)의 바닥면은 기판(10)의 상면을 포함하고, 절단 라인(700)의 측벽은 배리어층(11), 버퍼층(12), 제1 절연막(25) 및 제2 절연막(35)의 내측면을 포함할 수 있다.
절단 라인(700)과 인접하도록 리세스 패턴(506)이 배치될 수 있다. 구체적으로 리세스 패턴(506)은 절단 라인(700)의 타측부와 인접하게 배치될 수 있다. 다시 말하면, 절단 공정에 의해 어레이 기판이 절단 라인(700)을 따라 절단되면, 절단 라인(700)의 일측부는 제거되고, 절단 라인(700)의 타측부는 그대로 유지될 수 있다. 리세스 패턴(506)은 절단 라인(700)의 타측부와 인접하게 배치되며, 적어도 하나 이상의 리세스 패턴(506)이 산개되어 배치될 수 있다. 리세스 패턴(506)은 열과 행 방향으로 정렬되어 배치될 수 있으나, 이에 제한되는 것은 아니며, 규칙적 또는 불규칙적으로 배치될 수 있다.
절단 공정에 의해 절단 라인(700)의 일측부가 제거되면, 절단 라인(700)의 타측부는 충격에 취약해질 수 있다. 이 경우, 절단 라인(700)의 타측부에 충격이 가해지면, 그 충격으로 인해 크랙이 발생하고, 발생한 크랙이 성장하여, 표시 영역(DA)까지 전파될 수 있다. 절단 라인(700)의 타측부와 인접하게 적어도 하나 이상의 리세스 패턴(506)이 배치되는 경우, 리세스 패턴(506)은 크랙 스토퍼(Crack stopper)의 역할을 할 수 있다. 즉, 발생한 크랙의 전파가 리세스 패턴(506)에 의해 차단될 수 있다.
도 27은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면도이다.
도 27을 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 표시 영역(DA)과 표시 영역(DA) 외측에 배치되는 비표시 영역(NDA)을 갖는 어레이 기판으로서, 비표시 영역(NDA)은 기판(10), 기판(10) 상에 배치되는 배리어층(11), 배리어층(11) 상에 배치되는 버퍼층(12), 버퍼층(12) 상에 배치되는 제1 절연막(25), 제1 절연막(25) 상에 배치되는 제2 절연막(35), 제1 절연막(25)과 제2 절연막(35) 사이에 개재되거나, 제2 절연막(35) 상에 배치되되, 서로 이격되어 기판(10)의 일측을 향해 연장 형성되는 복수개의 배선 패턴 제2 절연막(35) 상면으로부터 소정 깊이 리세스되어 기판(10)의 상면을 적어도 부분적으로 노출시키는 리세스 패턴 및 상기 제2 절연막 상에 배치되되, 상기 리세스 패턴에 의해 노출되는 상기 기판의 상면을 적어도 부분적으로 노출하는 유기 절연막(75)을 포함하는 어레이 기판 및 어레이 기판 상에 배치되는 봉지 부재를 포함한다.
도 27은 설명의 편의를 위해 하나의 단위 화소 영역을 한정하여 도시한 것으로서, 본 발명의 일 실시예에 따른 유기 발광 표시 장치가 이에 제한되지 않음은 물론이다. 즉, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 복수개의 단위 화소 영역을 포함할 수 있음은 앞서 본 발명의 몇몇 실시예에 따른 어레이 기판에서 설명한 바와 같다.
먼저, 본 발명의 일 실시예에 따른 유기 발광 표시 장치에서 어레이 기판의 표시 영역(DA)에 대해 설명하기로 한다.
기판(10)은 판 형상을 갖는 부재로서, 후술하는 다른 구성들을 지지하는 역할을 할 수 있다. 기판(10)은 절연 기판(10)으로서, 유리 또는 플라스틱을 포함하는 고분자 물질로 형성될 수 있다. 예시적인 실시예에서, 기판(10)은 폴리 이미드(Poly imide, PI)로 형성될 수 있으나, 이는 예시적인 것으로 기판(10)의 재질이 이에 제한되는 것은 아니다.
기판(10)은 경성(rigid) 기판(10)일 수 있으나, 이에 제한되지 않으며, 연성이나 가요성을 갖는 기판(10)일 수 있다. 즉, 본 명세서에서, "기판(10)"이라 함은 구부리거나(bending), 접거나(folding), 마는 것(rolling)이 가능한 플렉서블 기판(10)을 포함하는 개념으로 이해될 수 있다.
도 27에 도시된 바와 같이, 기판(10)은 단일층 구조를 가질 수 있으나 이에 제한되지 않는다. 즉, 다른 예시적인 실시예에서 기판(10)은 두 개 이상의 층이 적층된 적층 구조를 가질 수 있다. 다시 말하면, 기판(10)은 베이스층 및 베이스층 상에 배치되는 보호층을 포함할 수 있다.
베이스 층은 절연 물질로 형성될 수 있다. 예시적인 실시예에서 베이스층은 폴리이미드 (Poly imide, PI)로 형성될 수 있으나, 베이스 층의 재질이 이에 제한되는 것은 아니다. 베이스층 상에는 보호층이 배치될 수 있다. 보호층은 유기 물질로 이루어질 수 있다. 예컨대, 보호층은 폴리에틸렌테레프탈레이트(PET, Polyehtylene terephthalate) 및 폴리에틸렌나프탈레이트(PEN, Polyethylene naphthalate)에서 선택된 어느 하나 이상을 포함하여 이루어질 수 있으나, 이는 예시적인 것으로 보호층의 재질이 이에 제한되는 것은 아니다.
기판(10) 상에는 배리어층(11)이 배치될 수 있다. 배리어층(11)은 불순 원소의 침투를 방지하며, 표면을 평탄화하는 역할을 할 수 있다. 예시적이 실시예에서 배리어층(11)은 산화규소(SiOx) 또는 질화규소(SiNx)를 포함하여 형성될 수 있으나, 배리어층(11)의 재질이 이에 제한되는 것은 아니다. 또한, 다른 예시적인 실시예에서 배리어층(11)은 기판(10)의 재질 또는 공정 조건에 따라 생략될 수도 있다.
배리어층(11) 상에는 배리어층(11)을 덮는 버퍼층(12)이 배치될 수 있다. 버퍼층(12)은 무기 물질로 형성된 무기막일 수 있다. 예시적인 실시예에서, 버퍼층(12)은 산화규소(SiOx), 질화규소(SiNx), 산화알루미늄(AlOx) 및 산질화규소(SiON)으로 이루어진 군에서 선택된 하나 이상을 포함하여 형성될 수 있으나, 버퍼층(12)의 재질이 이에 제한되는 것은 아니다. 또한, 버퍼층(12)은 단일막 구조 또는 두 개 이상의 층이 적층된 적층 구조를 가질 수 있다, 버퍼층(12)이 두 개의 층을 갖는 예시적인 실시예에서, 두 개의 층은 서로 상이한 물질로 형성될 수 있다. 예컨대, 제1 층은 산화 규소로 이루어지고, 제2 층은 질화 규소로 이루어질 수 있다. 다만, 이는 예시적인 것으로 버퍼층(12)의 구조가 이에 제한되지는 않는다.
반도체층(40)은 비정질 규소 또는 다결정 규소를 포함하여 이루어질 수 있다. 예시적인 실시예에서 반도체층(40)은 비정질 규소를 도포하고 패터닝한 후 이를 결정화하는 방법으로 형성될 수 있으나, 반도체층(40)의 형성 방법이 이에 제한되는 것은 아니다. 본 명세서에서 "반도체층(40)"이라고 지칭되는 것은 산화물 반도체를 포함하는 것으로 이해될 수 있으나, 이에 제한되는 것은 아니다.
반도체층(40) 상에는 게이트 절연막(20)이 형성될 수 있다. 게이트 절연막(20)은 질화규소(SiNx) 또는 산화규소(SiOx)를 포함할 수 있으나, 게이트 절연막(20) 의 재질이 이에 제한되는 것은 아니다. 게이트 절연막(20)(20)은 단일막 구조일 수 있으나, 이에 제한되는 것은 아니며 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다층막 구조를 가질 수도 있다.
게이트 절연막(20) 상에는 게이트 라인(50), 게이트 전극(51) 및 게이트 패드를 포함하는 게이트 배선이 배치될 수 있다. 게이트 배선은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti)으로 이루어진 군에서 선택된 어느 하나 이상의 물질을 포함하여 형성될 수 있으나, 게이트 배선의 재질이 이에 제한되는 것은 아니며, 전도성을 갖는 물질로서 투명 또는 반투명한 물질은 게이트 배선을 형성하는데 사용될 수 있다.
게이트 라인(50)은 앞서 설명한 바와 같이 복수개 배치되며, 서로 평행하도록 일 방향으로 연장될 수 있다.
게이트 배선 상에는 게이트 배선을 덮는 층간 절연막(30)이 배치될 수 있다. 층간 절연막(30)은 무기 물질로 형성된 무기막일 수 있다. 예시적인 실시예에서, 층간 절연막(30)은 질화규소(SiNx) 또는 산화규소(SiOx)를 포함할 수 있으나, 층간 절연막(30)(20)의 재질이 이에 제한되는 것은 아니다. 층간 절연막(30)(20)은 단일막 구조일 수 있으나, 이에 제한되는 것은 아니며 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다층막 구조를 가질 수도 있다. 다층막 구조를 갖는 층간 절연막(30)에 대해서는 후술하기로 한다.
층간 절연막(30) 상에는 소스 전극(61), 드레인 전극(62) 및 데이터 라인(60)을 포함하는 데이터 배선이 배치될 수 있다. 데이터 배선은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속 또는 이들의 합금으로 형성될 수 있으나, 데이터 배선의 재질이 이에 제한되는 것은 아니며, 전도성을 갖는 물질로서 투명 또는 반투명한 물질은 데이터 배선을 형성하는데 사용될 수 있다.
데이터 라인(60)은 데이터 신호를 전달하며, 게이트 라인(50)과 교차하도록 배치될 수 있다. 즉, 예시적인 실시예에서 게이트 라인(50)은 가로 방향으로 연장되고, 데이터 라인(60)은 이와 교차하도록 세로 방향으로 연장될 수 있다.
예시적인 실시예에서 데이터 라인(60) 및 게이트 라인(50) 은 절곡부를 포함할 수도 있다. 다만, 이는 당업자에게 자명한 것으로 본 발명의 범위가 모호해지는 것을 막기 위해 이에 대한 자세한 설명은 생략하기로 한다.
소스 전극(61) 은 데이터 라인(60) 의 일부로서 데이터 라인(60) 과 동일선 상에 배치될 수 있다. 드레인 전극(62) 은 소스 전극(61) 과 나란하게 뻗도록 형성될 수 있으며, 이 경우, 드레인 전극(62) 은 데이터 라인(60) 의 일부와 나란할 수 있다.
게이트 전극(51), 소스 전극(61) 및 드레인 전극(62) 은 반도체층(40) 과 함께 하나의 박막 트랜지스터(Thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(61) 과 드레인 전극(62) 사이의 반도체층(40) 에서 형성될 수 있다.
데이터 배선 상에는 데이터 배선 및 층간 절연막(30)을 덮는 평탄화막(70)이 배치될 수 있다. 평탄화막(70)의 두께는 층간 절연막(30)에 비해 상대적으로 두꺼울 수 있다. 이러한, 두께차로 인하여, 평탄화막(70)의 상면은 층간 절연막(30) 및 소스/드레인 전극(62)과 접하는 하면에 비해 상대적으로 평탄할 수 있다.
평탄화막(70)에는 드레인 전극(62)을 적어도 부분적으로 노출시키는 제1 콘택홀이 형성될 수 있다. 구체적으로, 제1 콘택홀은 평탄화막(70)을 관통하며, 드레인 전극(62)의 상면을 부분적으로 노출시킬 수 있다.
평탄화막(70) 및 노출된 드레인 전극(62) 상에는 제1 전극(80)이 배치될 수 있다. 즉, 제1 전극(80)이 평탄화막(70), 제1 콘택홀의 측벽 및 드레인 전극(62)의 상면을 덮도록 배치될 수 있으며, 이에 의해 제1 전극(80)과 드레인 전극(62)이 전기적으로 연결될 수 있다. 예시적인 실시예에서 제1 전극(80)은 애노드(Anode) 전극일 수 있으나, 이에 제한되는 것은 아니다. 제1 전극(80)은 인듐 틴 옥사이드(Indium Tin Oxide, ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide, IZO) 등으로 이루어질 수 있으나, 제1 전극(80)(70)의 재질이 이에 제한되지는 않는다.
제1 전극(80) 상에는 화소 정의막이 배치될 수 있다. 화소 정의막은 제1 전극(80)을 적어도 부분적으로 노출시킬 수 있다. 화소 정의막(40)은 벤조사이클로부텐(Benzo Cyclo Butene, BCB), 폴리이미드(polyimide, PI), 폴리아마이드(poly amide, PA), 아크릴 수지 및 페놀수지 등으로부터 선택된 적어도 하나의 유기 물질을 포함하여 이루어지거나, 실리콘 질화물 등과 같은 무기 물질을 포함하여 이루어질 수도 있다. 화소 정의막(40)은 또한 검정색 안료를 포함하는 감광제로 이루어질 수 있는데, 이 경우 화소 정의막(40)은 차광 부재의 역할을 할 수 있다.
화소 정의막에 의해 노출된 제1 전극(80) 상에는 유기층이 배치될 수 있다. 유기층(91)은 유기 발광 표시 장치(100)에 포함되는 유기 물질층들, 즉, 발광층(organic light emitting layer, EML), 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transport layer, HTL), 전자 주입층(electron injection layer, EIL), 전자 수송층(electron transport layer, ETL) 등을 포함할 수 있다. 유기층(91)은 상기 유기 물질층들 중에서 선택된 하나를 포함하는 단일막 구조를 갖거나 2 이상을 포함하는 다층막 구조를 가질 수 있다.
유기층(91) 상에는 제2 전극(92)이 형성될 수 있다. 제2 전극(92)은 화소 정의막(90) 및 유기층(91)을 덮을 수 있다. 예시적인 실시예에서 제2 전극(92)은 화소 정의막(90) 및 유기층(91)을 덮는 전면 전극일 수 있으나, 이에 제한되는 것은 아니다. 또한, 예시적인 실시예에서 제2 전극(92)은 캐소드(Cathode)전극일 수 있다.
제2 전극(92)은 인듐 틴 옥사이드(Indium Tin Oxide, ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide, IZO) 등으로 이루어질 수 있으나, 제2 전극(92)의 재질이 이에 제한되지는 않는다.
어레이 기판의 비표시 영역(NDA)은 앞서 본 발명의 몇몇 실시예에 대한 어레이 기판에서 설명한 바와 실질적으로 동일할 수 있으며, 따라서, 이에 대한 자세한 설명은 생략하기로 한다.
*어레이 기판 상에는 봉지부재가 배치될 수 있다. 본 명세서에서 봉지 부재는 봉지막(803) 또는 봉지 기판(800)일 수 있다. 도 27은 봉지 부재가 봉지 기판(800)인 경우를 예시하나, 봉지 부재가 이에 제한되는 것은 아니다. 봉지 부재가 봉지막(803)인 경우에 대해서는 도 28에서 설명하기로 한다. 예시적인 실시예에서, 봉지 기판(800)(10)은 봉지재(도시하지 않음)에 의해 어레이 기판과 접착되어 밀봉될 수 있다.
봉지 기판(800) 이 어레이 기판과 접착될 수 있도록 하기 위해, 봉지재는 접착성이 있는 에폭시 접착제, 자외선 경화 접착제, 프릿트(frit) 및 그 등가물 중 선택된 적어도 어느 하나일 수 있으나, 이는 예시적인 것으로 봉지재의 재질이 이에 제한되는 것은 아니다.
봉지기판(10)은 상술한 봉지재에 의해 어레이 기판과 접착되어 결합될 수 있다. 예시적인 실시예에서 봉지 기판(800) 은 투명 글래스, 투명 플라스틱, 투명 폴리머 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나, 봉지 기판(800) 의 재질이 이에 제한되는 것은 아니다.
어레이 기판과 대향하는 봉지 기판(800) 의 일면에는 도전막(801)이 형성될 수 있다. 이러한 도전막(801)은 유기 발광 표시 장치 외부에서 발생되어 봉지기판(10)을 통해 유입되는 정전기를 접지시키는 역할을 할 수 있다. 다만, 이에 대한 것은 당업자에게 자명한 것으로, 본 발명의 범위를 모호하게 하지 않기 위해, 이에 대한 자세한 설명은 생략하기로 한다.
도 28은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 단면도이다.
도 28을 참조하면, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치는 봉지 부재가 봉지막인 점이 도 28 의 실시예와 다른 점이다.
앞서 설명한 바와 같이 예시적인 실시예에서 봉지 부재는 봉지막(803)일 수 있다. 봉지막(803)은 표시 영역(DA)과 비표시 영역(NDA)를 덮을 수 있다. 예시적인 실시예에서 봉지막(803)은 배선 라인부(401) 및/또는 배선 패드부(402)를 적어도 부분적으로 노출시킬 수 있으나, 이에 제한되는 것은 아니다.
봉지막(803)은 유기 물질 및/또는 무기 물질로 이루어질 수 있다.
봉지막(803)을 형성하기 위한 유기 물질은 예컨대, 에폭시, 아크릴레이트 및 우레탄아크릴레이트일 수 있으나, 이에 제한되는 것은 아니다. 봉지막(803)을 형성하기 위한 무기 물질은 예컨대, 알루미늄 산화물 또는 실리콘 산화물일 수 있으나, 이에 제한되는 것은 아니다.
도 28은 봉지막(803)이 단일층 구조를 갖는 것을 예시하나, 봉지막(803)의 구조는 이에 제한되지 않으며, 봉지막(803)은 하나 이상의 층이 적층된 적층구조를 가질 수도 있다. 예시적인 실시예에서 봉지막(803)은 유기막과 무기막이 적어도 한번 교번하여 적층된 구조를 가질 수 있으나, 이는 예시적인 것으로 봉지막(803)의 구조가 이에 제한되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 어레이 기판
50: 게이트 라인
60: 데이터 라인
402: 배선 라인부
401: 배선 패드부
403: 배선 접속부
500, 501, 503, 504, 505, 506, 507, 508: 리세스 패턴
502: 리세스 홈
200: 스캔 드라이버
300: 에미션 드라이버
10: 기판
11: 배리어층
12: 버퍼층
20: 게이트 절연막
30: 층간절연막
70: 평탄화막
80: 제1 전극
90: 화소 정의막
91: 유기층
92: 제2 전극
51: 게이트 전극
61: 소스 전극
62: 드레인 전극
72: 콘택부
75: 유기 절연막
35: 제2 절연막
25: 제1 절연막
45: 셀아이디 패턴
700: 절단 라인
800: 봉지 기판
803: 봉지막

Claims (17)

  1. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 기판 상에 위치하고 상기 표시 영역 내에 위치하며 반도체층을 포함하는 박막 트랜지스터;
    상기 기판 상에 위치하고 상기 표시 영역 및 상기 비표시 영역 내에 위치하는 제1 절연막;
    상기 제1 절연막 상에 위치하고 상기 비표시 영역 내에 위치하며 상기 박막 트랜지스터와 전기적으로 연결된 배선 패턴;
    상기 비표시 영역 내에 위치하고 상기 배선 패턴과 인접하게 배치되되, 상기 제1 절연막을 관통하는 리세스 패턴; 및
    상기 배선 패턴 상에 배치되되, 상기 리세스 패턴에 의해 노출되는 상기 기판의 상면과 접하는 유기 절연막을 포함하고,
    상기 배선 패턴은 상기 제1 절연막과 직접 접촉하고,
    상기 반도체층은 상기 기판과 상기 제1 절연막 사이에 위치하고,
    상기 배선 패턴은 복수개이고,
    상기 리세스 패턴은 복수개이고, 상기 복수개의 리세스 패턴은 상기 복수개의 배선 패턴 사이사이에 배치되고,
    상기 각 배선 패턴은 상기 기판의 일측을 향해 연장되는 배선 라인부;
    타단이 상기 배선 라인부와 적어도 부분적으로 중첩되고, 일단이 상기 배선 라인부보다 넓은 폭을 갖는 배선 패드부; 및
    상기 배선 라인부와 상기 배선 패드부가 접하여 전기적으로 연결되는 배선 접속부를 포함하고,
    상기 리세스 패턴은 서로 인접하는 배선 라인부 사이에 배치되고, 서로 인접하는 배선 패드부 사이까지 연장되고,
    상기 배선 라인부 사이에 배치되는 리세스 패턴의 폭은 상기 배선 패드부 사이에 배치되는 리세스 패턴의 폭보다 큰 어레이 기판.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 기판 상에 위치하고 상기 표시 영역 내에 위치하며 반도체층을 포함하는 박막 트랜지스터;
    상기 기판 상에 위치하고 상기 표시 영역 및 상기 비표시 영역 내에 위치하는 제1 절연막;
    상기 제1 절연막 상에 위치하고 상기 비표시 영역 내에 위치하며 상기 박막 트랜지스터와 전기적으로 연결된 배선 패턴;
    상기 비표시 영역 내에 위치하고 상기 배선 패턴과 인접하게 배치되되, 상기 제1 절연막을 관통하는 리세스 패턴; 및
    상기 배선 패턴 상에 배치되되, 상기 리세스 패턴에 의해 노출되는 상기 기판의 상면과 접하는 유기 절연막을 포함하고,
    상기 배선 패턴은 상기 제1 절연막과 직접 접촉하고,
    상기 반도체층은 상기 기판과 상기 제1 절연막 사이에 위치하고,
    상기 배선 패턴은 복수개이고,
    상기 리세스 패턴은 복수개이고, 상기 복수개의 리세스 패턴은 상기 복수개의 배선 패턴 사이사이에 배치되고,
    상기 각 배선 패턴은 상기 기판의 일측을 향해 연장되는 배선 라인부;
    타단이 상기 배선 라인부와 적어도 부분적으로 중첩되고, 일단이 상기 배선 라인부보다 넓은 폭을 갖는 배선 패드부; 및
    상기 배선 라인부와 상기 배선 패드부가 접하여 전기적으로 연결되는 배선 접속부를 포함하고,
    상기 배선 패드부의 내측에 배치되며, 상기 배선 패드부, 상기 제1 절연막 및 버퍼층을 관통하여 상기 기판의 상면을 노출시키는 리세스 홈을 더 포함하는 어레이 기판.
  10. 삭제
  11. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 기판 상에 위치하고 상기 표시 영역 내에 위치하며 반도체층을 포함하는 박막 트랜지스터;
    상기 기판 상에 위치하고 상기 표시 영역 및 상기 비표시 영역 내에 위치하는 제1 절연막;
    상기 제1 절연막 상에 위치하고 상기 비표시 영역 내에 위치하며 상기 박막 트랜지스터와 전기적으로 연결된 배선 패턴;
    상기 비표시 영역 내에 위치하고 상기 배선 패턴과 인접하게 배치되되, 상기 제1 절연막을 관통하는 리세스 패턴; 및
    상기 배선 패턴 상에 배치되되, 상기 리세스 패턴에 의해 노출되는 상기 기판의 상면과 접하는 유기 절연막을 포함하고,
    상기 배선 패턴은 상기 제1 절연막과 직접 접촉하고,
    상기 반도체층은 상기 기판과 상기 제1 절연막 사이에 위치하고,
    상기 배선 패턴은 복수개이고,
    상기 리세스 패턴은 복수개이고, 상기 복수개의 리세스 패턴은 상기 복수개의 배선 패턴 사이사이에 배치되고,
    상기 각 배선 패턴은 상기 기판의 일측을 향해 연장되는 배선 라인부;
    타단이 상기 배선 라인부와 적어도 부분적으로 중첩되고, 일단이 상기 배선 라인부보다 넓은 폭을 갖는 배선 패드부; 및
    상기 배선 라인부와 상기 배선 패드부가 접하여 전기적으로 연결되는 배선 접속부를 포함하고,
    상기 복수개의 배선 라인부 중 최외곽에 배치되는 배선 라인부의 외측에 배치되는 셀아이디 패턴을 더 포함하고, 상기 리세스 패턴은 상기 셀아이디 패턴의 외주를 따라 배치되는 어레이 기판.
  12. 삭제
  13. 제1 항에 있어서,
    상기 제1 절연막은 산화규소 또는 질화규소를 포함하여 이루어지는 어레이 기판.
  14. 제1 항에 있어서,
    상기 기판은 가요성 기판인 어레이 기판.
  15. 삭제
  16. 삭제
  17. 삭제
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Publication number Priority date Publication date Assignee Title
KR102420461B1 (ko) * 2015-02-06 2022-07-14 삼성디스플레이 주식회사 디스플레이 장치 및 이의 제조 방법
KR102403671B1 (ko) * 2015-09-18 2022-05-27 엘지디스플레이 주식회사 디스플레이 장치
KR102460997B1 (ko) * 2016-02-16 2022-11-01 삼성디스플레이 주식회사 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 장치
KR102613421B1 (ko) * 2016-08-30 2023-12-15 엘지디스플레이 주식회사 칩온필름 및 그를 구비한 표시장치
CN108573997B (zh) 2017-03-14 2023-12-01 三星显示有限公司 显示装置
KR102379352B1 (ko) * 2017-03-14 2022-03-30 삼성디스플레이 주식회사 표시 장치
KR102433260B1 (ko) * 2017-11-08 2022-08-16 엘지디스플레이 주식회사 표시 장치
KR102503732B1 (ko) * 2017-11-30 2023-02-27 삼성디스플레이 주식회사 표시 장치
CN110061015B (zh) * 2019-05-10 2021-03-02 业成科技（成都）有限公司 Tft阵列基板及tft阵列基板的制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006270077A (ja) 2005-02-25 2006-10-05 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0717059Y2 (ja) * 1987-07-31 1995-04-19 三洋電機株式会社 液晶表示パネル用電極基板
US6833883B2 (en) * 2001-02-13 2004-12-21 Lg. Philips Lcd Co., Ltd. Array substrate for reflective and transflective liquid crystal display devices and manufacturing method for the same
JP2002252353A (ja) * 2001-02-26 2002-09-06 Hitachi Ltd 薄膜トランジスタおよびアクティブマトリクス型液晶表示装置
KR100816343B1 (ko) * 2001-11-21 2008-03-24 삼성전자주식회사 액정 표시 장치 및 그 제조 방법
KR100845408B1 (ko) * 2002-12-31 2008-07-10 엘지디스플레이 주식회사 액정표시장치
KR100561646B1 (ko) * 2003-10-23 2006-03-20 엘지.필립스 엘시디 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
US7538488B2 (en) * 2004-02-14 2009-05-26 Samsung Mobile Display Co., Ltd. Flat panel display
KR100669710B1 (ko) * 2004-02-18 2007-01-16 삼성에스디아이 주식회사 평판 디스플레이 장치
US7820529B2 (en) * 2004-03-22 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing integrated circuit
JP4610285B2 (ja) * 2004-09-30 2011-01-12 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
TWI281586B (en) * 2005-09-13 2007-05-21 Ind Tech Res Inst Pixel array
US7957151B2 (en) * 2005-12-01 2011-06-07 Sharp Kabushiki Kaisha Circuit component, electrode connection structure and display device including the same
JP5365514B2 (ja) * 2007-03-30 2013-12-11 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP2009021213A (ja) * 2007-06-12 2009-01-29 Canon Inc 有機発光装置
JP5274564B2 (ja) * 2008-08-11 2013-08-28 シャープ株式会社 フレキシブル基板および電気回路構造体
KR101690146B1 (ko) * 2010-09-02 2016-12-28 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006270077A (ja) 2005-02-25 2006-10-05 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

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