KR102379352B1 - 표시 장치 - Google Patents

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Abstract

표시 장치는 표시 영역과 비표시 영역을 포함하는 기판, 표시 소자층, 패드 그룹, 터치 전극층, 및 터치 절연층을 포함한다. 상기 표시 소자층은 평면상에서 상기 표시 영역 내에 배치된 표시 소자들을 포함한다. 상기 패드 그룹은 기판 상에 배치되고, 평면상에서 상기 비표시 영역 내에 배치된 출력 패드들을 포함한다. 상기 터치 전극층은 상기 표시 소자층 상에 배치다. 상기 터치 절연층은 상기 표시 소자층 상에 배치되고, 상기 터치 전극층에 접촉한다. 상기 비표시 영역과 중첩하는 상기 터치 절연층에는 음각 패턴이 제공되고, 상기 음각 패턴은 상기 패드 그룹과 비중첩한다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로, 플렉시블 표시 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시장치들이 개발되고 있다. 최근 기술 발전에 따라 플렉서블한 표시장치가 개발되고 있다. 플렉시블한 표시장치는 벤딩에 따른 스트레스를 받고, 스트레스에 의한 내부 부품이 파손되는 등의 문제가 있다.
본 발명은 터치 절연층에 음각 패턴을 형성하여 터치 절연층과 층간 절연막 사이의 들뜸 현상으로 인하여 출력 패드들과 입력 패드들이 쇼트되는 문제를 방지하기 위한 것이다.
본 발명의 일 실시예에 따른 표시 장치는 기판, 신호 라인들, 표시 소자층, 패드 그룹, 중간 절연막, 터치 전극층, 터치 절연층을 포함할 수 있다.
상기 기판은 표시 영역과 상기 표시 영역의 외측에 배치된 비표시 영역을 포함한다.
상기 신호 라인들은 상기 기판 상에 배치된다.
상기 표시 소자층은 상기 신호 라인들 상에 배치되고, 평면상에서 상기 표시 영역 내에 배치된 표시 소자들을 포함한다.
상기 패드 그룹은 상기 신호 라인들에 전기적으로 연결되고, 평면상에서 상기 비표시 영역 내에 배치된 출력 패드들을 포함한다.
상기 중간 절연막은 상기 신호 라인들과 상기 표시 소자층 사이에 배치되고, 상기 출력 패드들을 노출한다.
상기 터치 전극층은 상기 표시 소자층 상에 배치된다.
상기 터치 절연층은 상기 표시 소자층 상에 배치되고, 상기 터치 전극층에 접촉하고, 평면상에서 상기 비표시 영역 내에 음각 패턴이 제공된다.
평면상에서 상기 음각 패턴은 상기 출력 패드들과 상기 중간 절연막 사이에 배치될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 기판, 신호 라인들, 표시 소자층, 패드 그룹, 구동 회로칩, 터치 전극층, 및 터치 절연층을 포함한다.
상기 기판은 표시 영역과 상기 표시 영역의 외측에 배치된 비표시 영역을 포함한다.
상기 신호 라인들은 상기 기판 상에 배치된다.
상기 표시 소자층은 상기 신호 라인들 상에 배치되고, 평면상에서 상기 표시 영역 내에 배치된 표시 소자들을 포함한다.
상기 패드 그룹은 상기 신호 라인들에 전기적으로 연결되고, 평면상에서 상기 비표시 영역 내에 배치된 출력 패드들을 포함한다.
상기 구동 회로칩은 상기 패드 그룹에 접촉하고 상기 신호 라인들에 신호를 제공한다.
상기 터치 전극층은 상기 표시 소자층 상에 배치된다.
상기 터치 절연층은 상기 표시 소자층 상에 배치되고, 평면상에서 상기 비표시 영역 내에 음각 패턴이 제공된다.
상기 음각 패턴은 상기 패드 그룹과 비중첩하고, 상기 구동 회로칩과 중첩한다.
본 발명의 다른 실시예에 따른 표시 장치는, 기판, 표시 소자층, 패드 그룹, 터치 전극층, 및 터치 절연층을 포함한다.
상기 기판은 표시 영역과 상기 표시 영역의 외측에 배치된 비표시 영역을 포함한다.
상기 표시 소자층은 상기 기판 상에 배치되고, 평면상에서 상기 표시 영역 내에 배치된 표시 소자들을 포함한다.
상기 패드 그룹은 상기 기판 상에 배치되고, 평면상에서 상기 비표시 영역 내에 배치된 출력 패드들을 포함한다.
상기 터치 전극층은 상기 표시 소자층 상에 배치된다.
상기 터치 절연층은 상기 표시 소자층 상에 배치되고, 상기 터치 전극층에 접촉하는 터치 절연층을 포함한다.
상기 비표시 영역과 중첩하는 상기 터치 절연층에는 음각 패턴이 제공되고, 상기 음각 패턴은 상기 패드 그룹과 비중첩한다.
본 발명의 실시예에 따른 표시 장치에 의하면, 터치 절연층에 음각 패턴을 형성하여 터치 절연층과 층간 절연막 사이의 들뜸 현상으로 인하여 출력 패드들과 입력 패드들이 쇼트되는 문제를 방지한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 하나의 화소의 등가 회로도이다.
도 3은 하나의 화소에 해당하는 표시 패널의 일부 단면도이다.
도 4는 도 3의 터치 센서를 도시한 평면도이다.
도 5는 도 4의 I-I`선을 따라 절단한 단면도이다.
도 6은 도 1의 AA 영역을 확대하여 도시한 표시 장치의 부분 평면도이다.
도 7은 도 6의 I-I`선을 따라 절단한 단면도이다.
도 8은 도 1의 AA 영역의 확대 평면도에서 본 발명의 일 실시예에 따른 음각 패턴의 형상을 도시한 도면이다.
도 9는 도 8의 II-II`을 따라 절단한 단면도이다.
도 10은 본 발명의 비교예에 해당하는 표시 장치의 단면도를 예시적으로 도시한 도면이다.
도 11은 비교예에 해당하는 표시 장치의 단면을 촬영한 사진이다.
도 12는 비교예에 해당하는 표시 장치가 적용된 휴대용 단말기에서 나타나는 불량을 촬영한 사진이다.
도 13은 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이다.
도 14는 도 13의 II-II`를 따라 절단한 단면도이다.
도 15는 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이다.
도 16은 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이다.
도 17은 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이다.
도 18는 도 17의 II-II`를 따라 절단한 단면도이다.
도 19는 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이다.
도 20은 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이다.
도 21은 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이다.
도 22는 도 21의 II-II`를 따라 절단한 단면도이다.
도 23은 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이다.
도 24는 도 23의 II-II`를 따라 절단한 단면도이다.
도 25는 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이다.
도 26은 도 25의 II-II`를 따라 절단한 단면도이다.
도 27은 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이다.
도 28은 도 27의 II-II`를 따라 절단한 단면도이다.
도 29는 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이다.
도 30은 도 29의 II-II`를 따라 절단한 단면도이다.
도 31은 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이다.
도 32 및 도 33은 도 31의 II-II`를 따라 절단한 단면도이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(DM)의 평면도이다.
도 1을 참조하면, 표시 장치(DM)는 표시 패널(DP), 구동 회로칩(IC), 및 연성인쇄회로기판(FPC)을 포함할 수 있다.
표시 패널(DP)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시 패널(DP)은 유기발광 표시패널 또는 퀀텀닷 발광 표시 패널일 수 있다. 유기발광 표시 패널은 발광층이 유기발광물질을 포함한다. 퀀텀닷 발광 표시 패널은 발광층이 퀀텀닷, 및 퀀텀로드를 포함한다. 이하, 표시 패널(DP)은 유기발광 표시 패널로 설명된다.
표시 패널(DP)은 표시 영역(DA)과 표시 영역(DA)에 인접한 비표시 영역(NDA)을 포함한다. 비표시 영역(NDA)은 이미지가 표시되지 않는 영역이다. 일 예로써, 표시 영역(DA)은 사각형상일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DA)의 형상과 비표시 영역(NDA)의 형상은 변경될 수 있다.
이하의 실시예에서, 표시 패널(DP)의 단변 방향을 제1 방향(DR1)으로 정의하고, 표시 패널(DP)의 장변 방향을 제2 방향(DR2)으로 정의하고, 표시 패널(DP)의 법선 방향을 제3 방향으로 정의한다.
표시 패널(DP)은 복수의 신호 라인들과 화소(PX)를 포함할 수 있다.
신호 라인들은 주사 라인(GL), 데이터 라인(DL), 및 전원 라인(PL)을 포함 할 수 있다. 주사 라인(GL), 데이터 라인(DL), 전원 라인(PL)은 각각 복수개로 제공되나, 도 1에서는 예시적으로 하나씩 도시하였다. 주사 라인(GL), 데이터 라인(DL), 및 전원 라인(PL)은 화소(PX)에 연결된다. 도 1에서 주사 라인(GL), 데이터 라인(DL), 및 전원 라인(PL)은 구동 회로칩(IC)에 연결된 것을 예시적으로 도시하였다. 다만, 이제 제한되는 것은 아니고, 주사 라인(GL), 데이터 라인(DL), 및 전원 라인(PL) 중 일부는 연성인쇄회로기판(FPC)에 연결되어 구동 신호를 수신할 수 있다.
신호 라인들은 서로 다른 층에 배치된 제1 도전층 및 제2 도전층을 패터닝하여 형성될 수 있다. 제1 도전층 및 제2 도전층의 위치관계는 후술된다.
표시 패널(DP)은 비표시 영역(NDA)에 배치된 주사 구동회로(미도시)를 포함할 수 있다. 주사 구동회로(미도시)는 구동 회로칩(IC) 또는 연성인쇄회로기판(FPC)으로부터 구동 신호를 수신하고, 주사 라인(GL)에 주사 신호를 제공할 수 있다.
화소(PX)는 주사 라인(GL) 및 데이터 라인(DL)에 연결되어 영상을 표시할 수 있다. 화소(PX)는 레드, 그린, 및 블루 색상 중 어느 하나를 표시할 수 있다. 다만, 이에 제한되는 것은 아니고, 화소(PX)는 레드, 그린, 및 블루 이외에 다른 색상(예를 들면, 화이트 색상)을 표시할 수 있다. 도 1에서 화들(PX)는 사각 형상을 갖는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니고, 화소(PX)의 형상은 다각형, 원형, 타원형 등 다양하게 변경될 수 있다.
구동 회로칩(IC)은 표시 패널(DP)의 비표시 영역(NDA)에 부착될 수 있다. 구동 회로칩(IC)은 표시 패널(DP)의 구동에 필요한 신호를 제공한다. 구동 회로칩(IC)은 데이터 라인(DL)에 데이터 신호를 제공하는 소스 드라이버 집적 회로일 수 있다. 다만, 이에 제한되는 것은 아니고, 주사 라인(GL)에 주사 신호를 제공하는 제공하는 주사 구동회로까지 모두 집적된 통합 드라이버 집적 회로일 수도 있고, 이때, 주사 구동회로는 표시 패널(DP)에 배치되지 않을 수 있다.
본 발명의 실시예에서, 구동 회로칩(IC)은 칩-온-패널(Chip-On-Panel, COP) 방식으로 표시 패널(DP)에 실장될 수 있다.
연성인쇄회로기판(FPC)은 표시 패널(DP)의 제2 방향(DR2) 일단에 연결될 수 있다. 연성인쇄회로기판(FPC)은 표시 패널(DP)에 배치된 신호 라인들에 직접 연결되거나, 구동 회로칩(IC)에 연결되어 외부로부터 수신한 신호를 전달할 수 있다.
도 2는 하나의 화소(PX)의 등가 회로도이다. 도 2에는 주사 라인(GL)과 어느 하나의 데이터 라인(DL), 및 전원 라인(PL)에 연결된 화소(PX)를 예시적으로 도시하였다. 화소(PX)의 구성은 이에 제한되지 않고 변형되어 실시될 수 있다.
유기발광 다이오드(OLED)는 전면 발광형 다이오드이거나, 배면 발광형 다이오드일 수 있다. 화소(PX)는 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동회로로써 제1 트랜지스터(T1, 또는 스위칭 트랜지스터), 제2 트랜지스터(T2, 또는 구동 트랜지스터), 및 커패시터(Cst)를 포함한다. 제1 전원 전압(ELVDD)은 제2 트랜지스터(T2)에 제공되고, 제2 전원 전압(ELVSS)은 유기발광 다이오드(OLED)에 제공된다. 제2 전원 전압(ELVSS)은 제1 전원 전압(ELVDD) 보다 낮은 전압일 수 있다.
제1 트랜지스터(T1)는 주사 라인(GL)에 인가된 주사 신호에 응답하여 데이터 라인(DL)에 인가된 데이터 신호를 출력한다. 커패시터(Cst)는 제1 트랜지스터(T1)로부터 수신한 데이터 신호에 대응하는 전압을 충전한다.
제2 트랜지스터(T2)는 유기발광 다이오드(OLED)에 연결된다. 제2 트랜지스터(T2)는 커패시터(Cst)에 저장된 전하량에 대응하여 유기발광 다이오드(OLED)에 흐르는 구동전류를 제어한다. 유기발광 다이오드(OLED)는 제2 트랜지스터(T2)의 턴-온 구간 동안 발광한다.
도 3은 하나의 화소(PX)에 해당하는 표시 패널의 일부 단면도이다.
표시 패널(DP)은 기판(SUB), 회로 소자층(CL), 표시 소자층(DPL), 박막 봉지층(TFE), 및 터치 센서(TS)를 포함한다. 도시하지는 않았으나, 표시 패널(DP)은 터치 센서(TS) 상부에 배치된 반사방지층 및/또는 윈도우 부재를 더 포함할 수 있다.
기판(SUB)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 기판(SUB)은 플렉서블할 수 있다. 기판(SUB)은 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 도 1을 참조하여 설명한 표시 영역(DA)과 비표시 영역(NDA)은 기판(SUB)에 동일하게 정의될 수 있다.
회로 소자층(CL)은 도 2를 참조하여 설명한, 신호 라인들, 주사 라인(GL), 데이터 라인(DL), 및 전원 라인(PL)을 포함할 수 있다. 또한, 회로 소자층(CL)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 커패시터(Cst)를 포함할 수 있다. 도 3에서 제1 트랜지스터(T1)를 예시적으로 설명한다.
회로 소자층(CL)은 배리어층(BR), 액티브층(ACT), 게이트 절연막(GI), 게이트 전극(GE), 층간 절연막(ILD), 입력 및 출력 전극들(SE, DE), 및 중간 절연막(VLD)을 포함할 수 있다.
배리어층(BR)은 기판(SUB) 상에 배치되고, 이물질이 배리어층(BR) 상부로 유입되는 것을 방지한다.
도시하지는 않았으나, 표시 패널(DP)은 배리어층(BR) 상부에 배치된 버퍼막(미도시)을 더 포함할 수 있다. 버퍼막(미도시)은 기판(SUB)과 기판(SUB) 상부에 배치된 층들과의 결합력을 향상시킨다. 배리어층(BR)과 버퍼막(미도시)은 선택적으로 배치/생략될 수 있다.
액티브층(ACT)은 배리어층(BR) 상에 배치된다. 액티브층(ACT)은 제1 트랜지스터(T1) 의 채널 영역으로 기능할 수 있다. 액티브층(ACT)은 아몰퍼스 실리콘, 폴리 실리콘, 금속 산화물 반도체에서 선택될 수 있다.
게이트 절연막(GI)은 액티브층(ACT) 상에 배치될 수 있다. 게이트 절연막(GI)은 게이트 전극(GE)을 액티브층(ACT)과 절연시킬 수 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 배치될 수 있다. 게이트 전극(GE)은 액티브층(ACT)에 중첩하게 배치될 수 있다.
신호 라인들을 구성하는 제1 도전층(미도시)은 게이트 전극(GE)과 동일한 층상에 배치될 수 있다.
층간 절연막(ILD)은 게이트 전극(GE) 상에 배치된다. 층간 절연막(ILD)은 게이트 전극(GE)과 입력 및 출력 전극들(SE, DE)을 전기적으로 절연시킨다. 층간 절연막(ILD)은 무기물질을 포함할 수 있다. 무기물질은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드 및 실리콘 옥사이드 등을 포함할 수 있다.
입력 및 출력 전극들(SE, DE)은 층간 절연막(ILD) 상에 배치된다. 입력 및 출력 전극들(SE, DE)은 각각 층간 절연막(ILD)와 게이트 절연막(GI)에 제공된 제1 및 제2 콘택홀들(CH1, CH2)을 통해 액티브층(ACT)에 전기적으로 연결될 수 있다.
신호 라인들을 구성하는 제2 도전층(미도시)은 입력 및 출력 전극들(SE, DE)과 동일한 층상에 배치될 수 있다.
본 발명의 실시예에서, 표시 패널(DP)은 게이트 전극(GE)이 액티브층(ACT) 상부에 배치된 탑-게이트 구조를 갖는 것을 예시적으로 설명하였으나, 다른 실시예에서, 표시 패널(DP)은 게이트 전극(GE)이 액티브층(ACT) 하부에 배치된 바텀-게이트 구조를 가질 수 있다.
중간 절연막(VLD)은 입력 및 출력 전극들(SE, DE) 상에 배치된다. 중간 절연막(VLD)은 평탄면을 제공할 수 있다. 중간 절연막(VLD)은 유기물질을 포함할 수 있다. 유기물질은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
표시 소자층(DPL)은 중간 절연막(VLD) 상에 배치된다. 표시 소자층(DPL)은 화소정의막(PDL) 및 표시 소자를 포함할 수 있다. 본 발명의 실시예에서 표시 소자는 유기발광 다이오드(OLED)일 수 있다. 유기발광 다이오드(OLED)는 제1 전극(AE), 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 제2 전극(CE)를 포함한다.
화소정의막(PDL)은 유기물질을 포함할 수 있다. 중간 절연막(VLD) 상에 제1 전극(AE)이 배치된다. 제1 전극(AE)은 중간 절연막(VLD)을 관통하는 제3 콘택홀(CH3)을 통해 출력 전극(DE)에 연결된다. 화소정의막(PDL)에는 제1 개구부(OP1)가 정의된다. 화소정의막(PDL)의 제1 개구부(OP1)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.
화소(PX)는 평면 상에서 화소 영역에 배치될 수 있다. 화소 영역은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 둘러쌀 수 있다. 본 실시예에서 발광영역(PXA)은 제1 개구부(OP1)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의된다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 별도로 도시되지 않았으나, 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PX)에 공통으로 형성될 수 있다.
정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다. 발광층(EML)은 유기물질 및/또는 무기물질을 포함할 수 있다. 본 실시예에서 패터닝된 발광층(EML)을 예시적으로 도시하였으나, 발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 발광층(EML)은 백색 광을 생성할 수 있다. 또한, 발광층(EML)은 다층구조를 가질 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 별도로 도시되지 않았으나, 전자 제어층(ECL)은 복수 개의 화소들(PX)에 공통으로 형성될 수 있다.
전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 제2 전극(CE)은 복수 개의 화소들(PX)에 공통적으로 배치된다.
박막 봉지층(TFE)은 제2 전극(CE) 상에 배치된다. 박막 봉지층(TFE)은 복수 개의 화소들(PX)에 공통적으로 배치된다. 본 실시예에서 박막 봉지층(TFE)은 제2 전극(CE)을 직접 커버한다. 본 발명의 다른 실시예에서, 박막 봉지층(TFE)과 제2 전극(CE) 사이에는, 제2 전극(CE)을 커버하는 캡핑층이 더 배치될 수 있다. 이때 박막 봉지층(TFE)은 캡핑층을 직접 커버할 수 있다.
박막 봉지층(TFE)은 적어도 하나의 무기막(이하, 봉지 무기막)을 포함한다. 박막 봉지층(TFE)은 적어도 하나의 유기막(이하, 봉지 유기막)을 더 포함할 수 있다. 봉지 무기막은 수분/산소로부터 표시 소자층(DPL)을 보호하고, 봉지 유기막은 먼지 입자와 같은 이물질로부터 표시 소자층(DPL)을 보호한다. 봉지 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층 및 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 봉지 유기막은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
터치 센서(TS)는 박막 봉지층(TFE) 상에 배치된다. 터치 센서(TS)는 외부입력의 좌표정보를 획득한다.
본 발명의 실시예에서, 터치 센서(TS)는 박막 봉지층(TFE) 상에 직접 배치된다. 본 명세서에서 "직접 배치된다"는 것은 별도의 접착층을 이용하여 부착하는 것을 제외하며, 연속공정에 의해 형성된 것을 의미한다.
터치 센서(TS)는 예컨대, 정전용량 방식으로 외부입력을 감지할 수 있다. 본 발명에서 터치 센서(TS)의 동작방식은 특별히 제한되지 않고, 본 발명의 일 실시예에서 터치 센서(TS)는 전자기 유도방식 또는 압력 감지방식으로 외부입력을 감지할 수도 있다.
터치 센서(TS)는 다층구조를 가질 수 있다. 터치 센서(TS)은 단층 또는 다층의 도전층을 포함할 수 있다. 터치 센서(TS)는 단층 또는 다층의 절연층을 포함할 수 있다.
도 4는 도 3의 터치 센서를 도시한 평면도이고, 도 5는 도 4의 I-I`선을 따라 절단한 단면도이다.
터치 센서(TS)는 터치 전극층(TML)과 터치 절연층(TSL)을 포함할 수 있다. 터치 절연층(TSL)은 터치 전극층(TML)에 접촉할 수 있다.
터치 전극층(TML)은 제1 터치 전극층(TML1) 및 제2 터치 전극층(TML2)을 포함할 수 있다. 터치 절연층(TSL)은 제1 터치 절연층(TSL1) 및 제2 터치 절연층(TSL2)을 포함할 수 있다.
제2 터치 전극층(TML2)은 제1 터치 전극층(TML1) 상에 배치될 수 있다.
제1 터치 전극층(TML1) 및 제2 터치 전극층(TML2) 각각은 단층구조를 갖거나, 적층된 다층구조를 가질 수 있다. 다층구조의 도전층은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전층은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 예컨대, 제1 터치 전극층(TML1) 및 제2 터치 전극층(TML2) 각각은 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다.
제1 터치 절연층(TSL1)은 제1 터치 전극층(TML1)과 제2 터치 전극층(TML2) 사이에 배치될 수 있다. 제2 터치 절연층(TSL2)은 표시 패널(DP)의 최상부층(박막 봉지층(TFE))과 제1 터치 전극층(TML1) 사이에 배치될 수 있다. 다만, 이에 제한되는 것은 아니고, 제2 터치 절연층(TSL2)은 선택적으로 생략될 수 있다.
제1 터치 절연층(TSL1) 및 제2 터치 절연층(TSL2)은 무기물질을 포함할 수 있다. 무기물질은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드 및 실리콘 옥사이드 등을 포함할 수 있다.
터치 센서(TS)는 제2 터치 전극층(TML2) 상부에 배치된 평탄화막(PAS)을 더 포함할 수 있다. 평탄화막(PAS)은 평탄면을 제공하고, 유기물질을 포함할 수 있다.
도 4에 도시된 것과 같이, 터치 센서(TS)는 제1 터치전극들(TE1-1 내지 TE1-4), 제1 터치전극들에 연결된 제1 터치 신호라인들(SL1-1 내지 SL1-5), 제2 터치전극들(TE2-1 내지 TE2-5), 제2 터치전극들(TE2-1 내지 TE2-5)에 연결된 제2 터치 신호라인들(SL2-1 내지 SL2-4), 및 제1 터치 신호라인들(SL1-1 내지 SL1-5)과 제2 터치 신호라인들(SL2-1 내지 SL2-4)에 연결된 터치 패드들(TS-PD)를 포함할 수 있다.
제1 터치전극들(TE1-1 내지 TE1-4) 각각은 복수 개의 터치 개구부들이 정의된 메쉬 형상을 가질 수 있다. 제1 터치전극들(TE1-1 내지 TE1-4) 각각은 복수 개의 제1 터치 센서부들(SP1)과 복수 개의 제1 연결부들(CP1)를 포함한다. 제1 터치 센서부들(SP1)은 제1 방향(DR1)을 따라 나열된다. 제1 연결부들(CP1) 각각은 제1 터치 센서부들(SP1)은 중 인접하는 2개의 제1 터치 센서부들(SP1)을 연결한다. 구체적으로 도시하지 않았으나, 제1 터치 신호라인들(SL1-1 내지 SL1-5) 역시 메쉬 형상을 가질 수 있다.
제2 터치전극들(TE2-1 내지 TE2-4)은 제1 터치전극들(TE1-1 내지 TE1-4)과 절연 교차한다. 제2 터치전극들(TE2-1 내지 TE2-4) 각각은 복수 개의 터치 개구부들이 정의된 메쉬 형상을 가질 수 있다. 제2 터치전극들(TE2-1 내지 TE2-4) 각각은 복수 개의 제2 터치 센서부들(SP2)과 복수 개의 제2 연결부들(CP2)를 포함한다. 제2 터치 센서부들(SP2)은 제2 방향(DR2)을 따라 나열된다. 제2 연결부들(CP2) 각각은 제2 터치 센서부들(SP2) 중 인접하는 2개의 제2 터치 센서부들(SP2)을 연결한다. 제2 터치 신호라인들(SL2-1 내지 SL2-4) 역시 메쉬 형상을 가질 수 있다.
제1 터치전극들(TE1-1 내지 TE1-5)과 제2 터치전극들(TE2-1 내지 TE2-4)은 정전 결합된다. 제1 터치전극들(TE1-1 내지 TE1-5)에 터치 감지 신호들이 인가됨에 따라 제1 터치 센서부들(SP1)과 제2 터치 센서부들(SP2) 사이에 커패시터들이 형성된다.
본 실시예에서, 복수 개의 제1 연결부들(CP1)은 제1 터치 전극층(TML1)으로부터 형성되고, 복수 개의 제1 터치 센서부들(SP1) 및 복수 개의 제2 연결부들(CP2)은 제2 터치 전극층(TML2)으로부터 형성되는 것을 예시적으로 도시하였다.
다만, 이에 제한되는 것은 아니고, 복수 개의 제1 터치 센서부들(SP1), 복수 개의 제1 연결부들(CP1), 제1 터치 신호라인들(SL1-1 내지 SL1-5), 복수 개의 제2 터치 센서부들(SP2), 복수 개의 제2 연결부들(CP2), 및 제2 터치 신호라인들(SL2-1 내지 SL2-4) 중 일부는 도 5에 도시된 제1 터치 전극층(TML1)으로부터 형성되고, 다른 일부는 도 5에 도시된 제2 터치 전극층(TML2)으로부터 형성될 수 있다.
도 6은 도 1의 AA 영역을 확대하여 도시한 표시 장치의 부분 평면도이다.
도 1 및 도 6을 참조하면, 표시 패널(DP)은 비표시 영역(NDA)에 배치된 패드 그룹(PDG) 및 테스트 회로(TCR)를 더 포함할 수 있다.
패드 그룹(PDG)은 입력 패드들(IPD) 및 출력 패드들(OPD)을 포함할 수 있다. 출력 패드들(OPD)은 입력 패드들(IPD)에 비해 상대적으로 표시 영역(DA)에 더 인접하게 배치된다. 입력 패드들(IPD) 및 출력 패드들(OPD)을 통해 구동 회로칩(IC)은 표시 패널(DP)에 전기적으로 연결된다.
표시 패널(DP)은 출력 패드 라인들(OPL)과 입력 패드 라인들(IPL)을 더 포함할 수 있다. 출력 패드 라인들(OPL)은 출력 패드들(OPD)과 신호 라인들 중 일부(예를 들어, 데이터 라인들(DL))을 연결한다. 입력 패드 라인들(IPL)은 입력 패드들(IPD)과 연성인쇄회로기판(FPC)을 연결한다.
구동 회로칩(IC)은 입력 패드 라인들(IPL) 및 입력 패드들(IPD)을 통해 연성인쇄회로기판(FPC)으로부터 제공된 신호를 수신한다. 구동 회로칩(IC)은 출력 패드들(OPD) 및 출력 패드 라인들(OPL)을 통해 주사 라인(GL), 데이터 라인(DL), 및 전원 라인(PL) 중 적어도 일부에 신호를 제공할 수 있다.
출력 패드들(OPD)은 복수의 열로 제공될 수 있다. 도 6에서 출력 패드들(OPD)은 3열로 배치된 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니고, 2 열 이하로 제공되거나, 4열 이상으로 제공될 수 있다.
도 6에서 입력 패드들(IPD)은 1 열로 제공되는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니고, 입력 패드들(IPD)은 복수의 열로 제공될 수 있다.
테스트 회로(TCR)는 비표시 영역(NDA) 내에 구동 회로칩(IC)과 중첩하게 배치될 수 있다. 표시 패널(DP)은 테스트 회로(TCR)과 출력 패드들(OPD)을 연결하는 테스트 패드 라인들(TPL)을 더 포함할 수 있다.
테스트 회로(TCR)는 최종 제품 출하 전 표시 패널(DP)의 동작 상태를 테스트하기 위한 신호를 테스트 패드 라인들(TPL) 및 출력 패드들(OPD)을 통해 표시 패널(DP)에 제공한다. 제품 출하 후 테스트 회로(TCR)는 비활성화될 수 있다.
본 발명의 실시예에 따르면, 테스트 회로(TCR)를 구동 회로칩(IC)과 비중첩하는 비표시 영역(NDA)의 일부 영역에 형성하지 않고, 구동 회로칩(IC)에 중첩하게 형성한다. 따라서, 비표시 영역(NDA)의 크기를 줄일 수 있고, 표시 패널(DP)의 공간 활용도를 높일 수 있다.
패드 그룹(PDG)과 구동 회로칩(IC)의 콘택을 위해 중간 절연막(VLD)은 패드 그룹(PDG)을 노출한다. 중간 절연막(VLD)은 테스트 회로(TCR)을 커버하여 테스트 회로(TCR)를 보호하는 역할을 한다.
본 발명의 실시예에서, 터치 절연층(TSL, 도 5)에는 평면상에서 패드 그룹(PDG) 주변에 음각 패턴이 제공될 수 있다. 구체적인 내용은 후술된다.
도 7은 도 6의 I-I`선을 따라 절단한 단면도이다. 도 7를 참조하여 하나의 출력 패드들 중 하나의 출력 패드의 단면 구조를 설명한다. 출력 패드들(OPD)과 입력 패드들(IPD)의 구조는 실질적으로 동일할 수 있다.
도 1, 도 6 및 도 7을 참조하면, 표시 패널(DP)은 출력 패드(OPD)와 접촉하는 데이터 패드 패턴(DPP) 및 게이트 패드 패턴(GPP)을 포함한다.
게이트 패드 패턴(GPP)은 도 3에 도시된 게이트 전극(GE)과 동일한 층 상에 배치되고, 데이터 패드 패턴(DPP)은 도 3에 도시된 입력 및 출력 전극들(SE, DE)과 동일한 층 상에 배치되고, 출력 패드(OPD)는 도 5에 도시된 제1 터치 전극층(TML1) 및 제2 터치 전극층(TML2) 중 어느 하나와 동일한 층 상에 배치된다. 구체적으로, 출력 패드(OPD)는 제2 터치 전극층(TML2)과 동일한 층 상에 배치될 수 있다. 본 발명의 다른 실시예에서, 데이터 패드 패턴(DPP)은 선택적으로 생략될 수 있다.
출력 패드 라인들(OPL) 및 테스트 패드 라인들(TPL)은 게이트 패드 패턴(GPP)과 동일한 층 상에 배치되고, 게이트 패드 패턴(GPP)과 전기적으로 연결될 수 있다.
층간 절연막(ILD)에는 게이트 패드 패턴(GPP)의 적어도 일부를 노출하는 제2 개구부(OP2)가 정의되고, 제2 개구부(OP2)를 통해 게이트 패드 패턴(GPP)과 데이터 패드 패턴(DPP)는 접촉된다.
제1 터치 절연층(TSL1) 및 제2 터치 절연층(TSL2)에는 데이터 패드 패턴(DPP)의 적어도 일부를 노출하는 제3 개구부(OP3)가 정의되고, 제3 개구부(OP3)를 통해 출력 패드(OPD)와 데이터 패드 패턴(DPP)은 접촉된다.
본 발명의 실시예에서, 제1 터치 절연층(TSL1) 및 제2 터치 절연층(TSL2)은 실질적으로 동일한 물질로 이루어지고, 제1 터치 절연층(TSL1) 및 제2 터치 절연층(TSL2)에 동일한 형상의 음각 패턴이 제공된다. 따라서, 이하의 설명에서, 제1 터치 절연층(TSL1) 및 제2 터치 절연층(TSL2)은 개별적으로 설명하지 않고, 터치 절연층(TSL)으로 설명한다. 예를 들어, 터치 절연층(TSL)에 음각 패턴이 제공되었다는 의미는 제1 터치 절연층(TSL1) 및 제2 터치 절연층(TSL2) 각각에 음각 패턴이 제공된 것을 의미한다.
도 8은 도 1의 AA 영역의 확대 평면도에서 본 발명의 일 실시예에 따른 음각 패턴의 형상을 도시한 도면이고, 도 9는 도 8의 II-II`을 따라 절단한 단면도이다.
도 8 및 도 9를 참조하면, 터치 절연층(TSL)에는 음각 패턴(GR)이 제공된다. 음각 패턴(GR)은 터치 절연층(TSL)을 관통하는 홀일 수 있다. 다만, 이에 제한되는 것은 아니고, 음각 패턴(GR)은 터치 절연층(TSL)을 관통하고 층간 절연막(ILD)에 홈을 형성할 수 있다.
음각 패턴(GR)은 평면상에서 비표시 영역(NDA)과 중첩하고 패드 그룹(PDG) 주변에 제공될 수 있다. 음각 패턴(GR)은 평면상에서 구동 회로칩(IC)과 중첩하게 제공될 수 있다.
평면상에서 상기 음각 패턴은 상기 출력 패드들과 상기 중간 절연막 사이에 배치될 수 있다. 다시 말해, 평면상에서 음각 패턴(GR)과 패드 그룹(PDG) 사이의 거리는 패드 그룹(PDG)과 중간 절연막(VLD) 사이의 거리 보다 짧을 수 있다. 이하, 음각 패턴(GR)의 형상에 대해 구체적으로 설명한다.
중간 절연막(VLD)은 제1 중간 절연막(VLD1) 및 제2 중간 절연막(VLD2)을 포함할 수 있다.
제1 중간 절연막(VLD1)과 제2 중간 절연막(VLD2)은 서로 이격될 수 있다. 평면상에서 제2 중간 절연막(VLD2)은 제2 방향(DR2)으로 출력 패드들(OPD)과 입력 패드들(IPD) 사이에 배치될 수 있다. 제2 중간 절연막(VLD2)은 구동 회로칩(IC)과 중첩하고, 테스트 회로(TCR)를 커버할 수 있다. 제1 중간 절연막(VLD1)은 제2 중간 절연막(VLD2)을 제외한 나머지일 수 있다.
제1 중간 절연막(VLD1)에는 제4 개구부(OP4)가 정의되고, 제4 개구부(OP4)를 통해 패드 그룹(PDG)이 노출된다. 제4 개구부(OP4)는 구동 회로칩(IC)의 평면상 형상과 유사하게 사각 형상을 가질 수 있다. 사각 형상을 갖는 제4 개구부(OP4)는 제1 내지 제4 내측면을 갖는다. 도 8에는 표시 영역(DA)에 인접하고 제1 방향(DR1)으로 연장하는 제1 내측면(IS1), 제1 내측면(IS1)과 평행한 제2 내측면(IS2), 및 제1 내측면(IS1) 및 제2 내측면(IS2)을 연결하는 제3 내측면(IS3)을 도시하였다. 제4 내측면(미도시)은 도시하지 않았으나, 제3 내측면(IS3)과 마주하고, 제1 및 제2 내측면들(IS1, IS2)을 연결할 수 있다.
본 발명의 일 실시예에서 음각 패턴(GR)은 제1 내지 제3 음각 패턴들(GR1~GR3)을 포함할 수 있다.
제1 음각 패턴(GR1)은 출력 패드들(OPD)과 제1 중간 절연막(VLD1)의 제1 내측면(IS1) 사이를 지나도록 배치될 수 있다.
출력 패드들(OPD)은 표시 영역(DA)에 인접한 순서대로 제1 내지 제3 행의 출력 패드들(101, 102, 103)로 구분될 수 있고, 제1 음각 패턴(GR1)은 제1 행의 출력 패드들(OPD_R1)과 제1 중간 절연막(VLD1)의 제1 내측면(IS1) 사이를 지나도록 배치될 수 있다. 제1 음각 패턴(GR1)은 제1 방향(DR1)으로 연장된 직선 형상을 가질 수 있다.
제1 음각 패턴(GR1)에 의해 층간 절연막(ILD)이 노출될 수 있다.
제2 음각 패턴(GR2)은 제2 중간 절연막(VLD2) 및 층간 절연막(ILD)을 노출한다. 즉, 터치 절연층(TSL)은 제2 중간 절연막(VLD2)과 중첩하지 않는다. 제2 음각 패턴(GR2)에 의해 출력 패드들(OPD) 및 입력 패드들(IPD)이 노출되지 않는다.
제3 음각 패턴(GR3)은 입력 패드들(IPD)과 제1 중간 절연막(VLD1)의 제2 내측면(IS2) 사이를 지나도록 배치될 수 있다. 제3 음각 패턴(GR3)은 제1 방향(DR1)으로 연장된 직선 형상을 가질 수 있다.
도 9에서 제1 내지 제3 음각 패턴들(GR1~GR3)은 터치 절연층(TSL)에 제공되는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니고, 층간 절연막(ILD)의 일부까지 제공될 수 있다.
도 9를 참조하면, 표시 장치(DM)는 범프(BMP)를 더 포함할 수 있다. 범프(BMP)는 표시 패널(BP)과 마주하는 구동 회로칩(IC)의 일면에 부착될 수 있다. 범프(BMP)는 도전성 물질로 형성될 수 있다. 구동 회로칩(IC)은 범프(BMP)를 통해 전압 및 전류 신호를 수신할 수 있다.
구동 회로칩(IC)은 구동 회로칩(IC)과 패널(DP) 사이에 이방성 도전 필름(Anisotropic Conductive Film: ACF)를 배치한 이후 고온으로 열 압착함으로써 실장될 수 있다. 이방성 도전 필름(ACF)은 복수의 도전볼(150)과 도전볼(150)을 감싸는 접착물질(151)을 포함할 수 있다. 도전볼(150)은 범프(BMP)와 입력 및 출력 패드들(IPD, OPD)을 전기적으로 접속될 수 있도록 한다.
도 9에서, 출력 패드(OPD)는 터치 절연층(TSL)에 제공된 제5 개구부(OP5)를 통해 출력 데이터 패드 패턴(DPP1)에 접촉하고, 출력 데이터 패드 패턴(DPP1)은 층간 절연막(ILD)에 제공된 제6 개구부(OP6)를 통해 출력 게이트 패드 패턴(GPP1)에 접촉한다.
입력 패드(IPD)는 터치 절연층(TSL)에 제공된 제7 개구부(OP7)를 통해 입력 데이터 패드 패턴(DPP2)에 접촉하고, 입력 데이터 패드 패턴(DPP2)은 층간 절연막(ILD)에 제공된 제8 개구부(OP8)를 통해 입력 게이트 패드 패턴(GPP2)에 접촉한다.
출력 패드(OPD) 및 입력 패드(IPD)의 구조는 도 7을 참조하여 설명하였으므로, 구체적인 설명을 생략한다.
도 9에서 테스트 회로(TCR)는 제1 테스트 패턴(TCR1) 및 제2 테스트 패턴(TCR2) 중 적어도 하나를 포함할 수 있다. 제1 테스트 패턴(TCR1)은 출력 게이트 패드 패턴(GPP1) 및 입력 게이트 패드 패턴(GPP2)과 동일한 층상에 배치될 수 있다. 제2 테스트 패턴(TCR2)은 출력 데이터 패드 패턴(DPP1) 및 입력 데이터 패드 패턴(DPP2)과 동일한 층상에 배치될 수 있다.
도 10은 본 발명의 비교예에 해당하는 표시 장치의 단면도를 예시적으로 도시한 도면이고, 도 11은 비교예에 해당하는 표시 장치의 단면을 촬영한 사진이고, 도 12는 비교예에 해당하는 표시 장치가 적용된 휴대용 단말기에서 나타나는 불량을 촬영한 사진이다.
도 10은 도 9에서 음각 패턴(GR)을 제외하고 실질적으로 도 9의 구조와 동일한 것을 가정한다. 도 10은 도 8의 III-III`선에 따른 위치에 해당하는 단면도이다. 도 10에 도시된 구성 중 도 9의 표시 장치에 대응하는 구성은 도 9의 표시 장치의 대응하는 구성의 참조부호에 "-1"를 덧붙이는 형태로 표기하였다.
층간 절연막(ILD-1)와 터치 절연층(TSL-1)은 모두 무기물을 포함하기 때문에 결합력이 상대적으로 약하다. 따라서, 터치 절연층(TSL-1)과 층간 절연막(ILD-1)은 쉽게 들뜨게 된다.
구체적으로, 터치 절연층(TSL-1)에 크랙(CRK)이 발생할 수 있다. 크랙(CRK)은 다양한 원인에 의해 발생할 수 있다. 예를 들어, 구동 회로칩(IC-1)을 압착하는 공정을 수행하는 동안 도전볼(150-1)이 터치 절연층(TSL-1)에 압력을 가하여 터치 절연층(TSL-1)에 크랙(CRK)이 발생할 수 있다. 또한, 플렉서블한 표시 패널(DP)로 인해 휘어짐에 따라 터치 절연층(TSL-1)에 크랙(CRK)이 발생할 수 있다.
높은 온도와 높은 습도를 갖는 환경에서, 유기물로 이루어진 중간 절연막(VLD-1)이 크랙(CRK)을 통해 수분을 흡수하여 열팽창 하고, 이로 인하여 터치 절연층(TSL-1)과 층간 절연막(ILD-1)이 들뜨게 된다. 도 11에서 터치 절연층(TSL-1)과 층간 절연막(ILD-1)이 들떠 제1 거리(DT)만큼 이격된 것을 확인할 수 있다.
터치 절연층(TSL-1)과 층간 절연막(ILD-1) 사이에 수분이 이동가능한 유체 패스(PTH)가 형성되고, 유체 패스(PTH)를 통해 수분이 이동하여, 인접한 패드들이 쇼트될 수 있다. 특히, 표시 패널(DP)이 고해상도를 가지면서 출력 패드들(OPD) 사이의 이격거리가 매우 좁아져 인접한 출력 패드들(OPD)이 유체 패스(PTH)를 통해 쇼트되는 문제가 발생할 수 있다. 도 10에서 인접한 2 개의 출력 패드들(OPD)이 쇼트되는 것을 예시적으로 도시하였다.
도 12의 BB 영역을 참조하면, 인접한 출력 패드들(OPD)이 쇼트되어 세로선 형태의 불량이 발생한 것을 확인할 수 있다. 비교예에 해당하는 표시 장치(DM-1)의 불량은 쇼트된 입력 및 출력 패드들(IPD, OPD)의 조합에 따라 도 12에 표시된 세로선 형태의 불량 이외에도 다양하게 나타날 수 있다.
다시 도 8 및 도 9를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DM)는 터치 절연층(TSL)에 음각 패턴(GR)을 형성함으로써, 터치 절연층(TSL)과 층간 절연막(ILD)의 들뜸 현상을 원천적으로 방지하거나, 터치 절연층(TSL)과 층간 절연막(ILD) 사이에 발생한 들뜸 현상이 입력 패드(IPD) 및 출력 패드(OPD)로 전이되는 것을 방지할 수 있다.
중간 절연막(VLD)은 기판(SUB)을 제외한 중간 절연막(VLD) 하부에 배치된 층들에 비해 상대적으로 큰 두께를 갖는다. 예시적으로, 중간 절연막(VLD)은 10000 Å 이상의 두께를 갖고, 배리어층(BR), 액티브층(ACT), 게이트 절연막(GI), 게이트 전극(GE), 층간 절연막(ILD), 및 입력 및 출력 전극들(SE, DE)은 모두 10000 Å 이하의 두께를 가질 수 있다.
중간 절연막(VLD)은 상대적으로 큰 두께를 가지므로, 중간 절연막(VLD)의 제1 내지 제4 내측면들(IS1~IS3, 제4 내측면은 미도시)에 중첩하는 터치 절연층(TSL)은 두께가 상대적으로 얇아 크랙에 취약하다. 또한, 구동 회로칩(IC)에 중첩하는 터치 절연층(TSL)은 구동 회로칩(IC)의 압착 공정 동안 도전볼(150)의 압력에 의해 크랙이 발생할 수 있다. 즉, 중간 절연막(VLD)과 중첩한 위치에서 터치 절연층(TSL)에 크랙이 발생할 가능성이 높다. 따라서, 본 발명의 실시예에서, 음각 패턴(GR)은 중간 절연막(VLD)과 중첩한 위치에서 터치 절연층(TSL)에 발생한 크랙으로 인한 터치 절연층(TSL)과 층간 절연막(ILD)의 들뜸 현상이 출력 패드들(OPD) 및 입력 패드들(IPD)로 전이되는 것을 막을 수 있는 위치에 형성된다.
제1 음각 패턴(GR1)은 제1 중간 절연막(VLD1)의 제1 내측면(IS1)으로부터 제2 방향(DR2)으로 출력 패드들(OPD)을 향해 터치 절연층(TSL)과 층간 절연막(ILD)의 들뜸 현상이 전이되는 것을 방지한다.
제2 음각 패턴(GR2)은 제2 중간 절연막(VLD2)을 노출하여 제2 중간 절연막(VLD2) 근처에서 크랙이 발생하는 것을 원천 차단한다.
제3 음각 패턴(GR3)은 제1 중간 절연막(VLD2)의 제2 내측면(IS2)으로부터 제2 방향(DR2)으로 입력 패드들(IPD)을 향해 터치 절연층(TSL)과 층간 절연막(ILD)의 들뜸 현상이 전이되는 것을 방지한다.
본 발명의 실시예에 따른 표시 장치에 의하면, 터치 절연층에 음각 패턴을 형성하여 터치 절연층(TSL)과 층간 절연막(ILD) 사이의 들뜸 현상으로 인하여 출력 패드들(OPD)과 입력 패드들(IPD)이 쇼트되는 문제를 방지한다.
도 13은 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이고, 도 14는 도 13의 II-II`를 따라 절단한 단면도이다.
도 13 및 도 14를 참조하여 설명할 본 발명의 다른 실시예에 따른 표시 장치(DM1)는 도 8 및 도 9를 참조하여 설명한 본 발명의 일 실시예에 따른 표시 장치(DM)와 음각 패턴(GR-1)의 형상에 차이가 있고 나머지 구성은 실질적으로 동일하다. 이하, 음각 패턴(GR-1)의 형상에 대해 구체적으로 설명하고, 설명되지 않은 구성은 도 8 및 도 9의 설명에 따른다.
음각 패턴(GR-1)은 제1 내지 제4 음각 패턴들(GR-11~GR-14)을 포함할 수 있다.
제1 내지 제4 음각 패턴들(GR-11~GR-14)에 의해 층간 절연막(ILD)이 노출될 수 있다.
제1 음각 패턴(GR-11)은 출력 패드들(OPD)과 제1 중간 절연막(VLD1)의 제1 내측면(IS1) 사이를 지나도록 배치될 수 있다. 제1 음각 패턴(GR-11)은 제1 방향(DR1)으로 연장된 직선 형상을 가질 수 있다. 제1 음각 패턴(GR-11)은 제1 중간 절연막(VLD1)의 제1 내측면(IS1)으로부터 제2 방향(DR2)으로 출력 패드들(OPD)을 향해 터치 절연층(TSL)과 층간 절연막(ILD)의 들뜸 현상이 전이되는 것을 방지한다.
제2 음각 패턴(GR-12)은 제2 중간 절연막(VLD2)과 출력 패드들(OPD) 사이를 지나도록 배치될 수 있다. 제2 음각 패턴(GR-12)은 제1 방향(DR1)으로 연장된 직선 형상을 가질 수 있다. 제2 음각 패턴(GR-12)은 제2 중간 절연막(VLD2)으로부터 제2 방향(DR2)으로 출력 패드들(OPD)을 향해 터치 절연층(TSL)과 층간 절연막(ILD)의 들뜸 현상이 전이되는 것을 방지한다.
제3 음각 패턴(GR-13)은 제2 중간 절연막(VLD2)과 입력 패드들(IPD) 사이를 지나도록 배치될 수 있다. 제3 음각 패턴(GR-13)은 제1 방향(DR1)으로 연장된 직선 형상을 가질 수 있다. 제3 음각 패턴(GR-13)은 제2 중간 절연막(VLD2)으로부터 제2 방향(DR2)으로 입력 패드들(IPD)을 향해 터치 절연층(TSL)과 층간 절연막(ILD)의 들뜸 현상이 전이되는 것을 방지한다.
제4 음각 패턴(GR-14)은 입력 패드들(IPD)과 제1 중간 절연막(VLD1)의 제2 내측면(IS2) 사이를 지나도록 배치될 수 있다. 제4 음각 패턴(GR-14)은 제1 방향(DR1)으로 연장된 직선 형상을 가질 수 있다. 제4 음각 패턴(GR-14)은 제1 중간 절연막(VLD1)의 제2 내측면(IS2)으로부터 제2 방향(DR2)으로 입력 패드들(IPD)을 향해 터치 절연층(TSL)과 층간 절연막(ILD)의 들뜸 현상이 전이되는 것을 방지한다.
도 15는 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이다.
도 15를 참조하여 설명할 표시 장치(DM2)는 도 13 및 도 14를 참조하여 설명한 표시 장치(DM1)와 비교하여 음각 패턴(GR-2)에 차이가 있으므로, 음각 패턴(GR-2)의 형상에 대해 구체적으로 설명하고, 설명되지 않은 구성은 도 13 및 도 14이 설명에 따른다.
음각 패턴(GR-2)은 제1 내지 제6 음각 패턴들(GR-21~GR-26)을 포함할 수 있다.
제1 내지 제4 음각 패턴들(GR-21~GR-24)은 도 13을 참조하여 설명한 제1 내지 제4 음각 패턴들(GR-11~GR-14)과 실질적으로 동일하므로, 구체적인 설명을 생략한다.
제5 음각 패턴(GR-25)은 제1 중간 절연막(VLD1)의 제3 내측면(IS3)에 인접하여 제2 방향(DR2)으로 연장된다. 제5 음각 패턴(GR-25)은 제1 음각 패턴(GR-21) 및 제4 음각 패턴(GR-24)을 연결한다. 다만, 이에 제한되는 것은 아니고, 제5 음각 패턴(GR-25)은 하부 배선 배열 등을 고려하여 직선 형태가 아닌 제2 방향(DR2)으로 이격된 복수의 패턴들로 이루어질 수 있다. 제5 음각 패턴(GR-25)은 제1 중간 절연막(VLD1)으로부터 제1 방향(DR1)으로 출력 패드들(OPD) 및 입력 패드들(IPD)을 향해 터치 절연층(TSL)과 층간 절연막(ILD)의 들뜸 현상이 전이되는 것을 방지한다.
제6 음각 패턴(GR-26)은 제1 중간 절연막(VLD1)의 제3 내측면(IS3)에 인접하여 제2 방향(DR2)으로 연장된다. 제6 음각 패턴(GR-26)은 제2 음각 패턴(GR-22) 및 제3 음각 패턴(GR-23)을 연결한다. 다만, 이에 제한되는 것은 아니고, 제6 음각 패턴(GR-26)은 하부 배선 배열 등을 고려하여 제2 방향(DR2)으로 이격된 복수의 패턴들로 이루어질 수 있다.
도시하지는 않았으나, 음각 패턴(GR-2)은 제7 음각 패턴(미도시) 및 제8 음각 패턴(미도시)을 더 포함할 수 있다.
제7 음각 패턴(미도시)는 제1 중간 절연막(VLD1)의 제4 내측면(미도시)에 인접하여 제2 방향(DR2)으로 연장될 수 있다. 제7 음각 패턴(미도시)은 제1 음각 패턴(GR-21) 및 제4 음각 패턴(GR-24)을 연결할 수 있다.
제8 음각 패턴(미도시)는 제1 중간 절연막(VLD1)의 제4 내측면(미도시)에 인접하여 제2 방향으로 연장될 수 있다. 제8 음각 패턴(미도시)은 제2 음각 패턴(GR-22) 및 제3 음각 패턴(GR-23)을 연결할 수 있다.
도 16은 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이다.
도 16을 참조하여 설명할 표시 장치(DM3)는 도 13 및 도 14를 참조하여 설명한 표시 장치(DM1)와 비교하여 음각 패턴(GR-3)에 차이가 있으므로, 음각 패턴(GR-3)의 형상에 대해 구체적으로 설명하고, 설명되지 않은 구성은 도 13 및 도 14이 설명에 따른다.
음각 패턴(GR-3)은 제1 내지 제6 음각 패턴들(GR-31~GR-36)을 포함할 수 있다.
제1 내지 제4 음각 패턴들(GR-31~GR-34)은 도 13을 참조하여 설명한 제1 내지 제4 음각 패턴들(GR-21~GR-24)과 실질적으로 동일하므로, 구체적인 설명을 생략한다.
제5 음각 패턴(GR-35)은 제1 중간 절연막(VLD1)의 제3 내측면(IS3)에 인접하여 제2 방향(DR2)으로 연장된다. 제5 음각 패턴(GR-35)은 제1 음각 패턴(GR-31) 및 제2 음각 패턴(GR-32)을 연결한다. 다만, 이에 제한되는 것은 아니고, 제5 음각 패턴(GR-35)은 하부 배선 배열 등을 고려하여 직선 형태가 아닌 제2 방향(DR2)으로 이격된 복수의 패턴들로 이루어질 수 있다. 제5 음각 패턴(GR-35)은 제1 중간 절연막(VLD1)으로부터 제1 방향(DR1)으로 출력 패드들(OPD)을 향해 터치 절연층(TSL)과 층간 절연막(ILD)의 들뜸 현상이 전이되는 것을 방지한다.
제6 음각 패턴(GR-36)은 제1 중간 절연막(VLD1)의 제3 내측면(IS3)에 인접하여 제2 방향(DR2)으로 연장된다. 제6 음각 패턴(GR-36)은 제3 음각 패턴(GR-33) 및 제4 음각 패턴(GR-34)을 연결한다. 다만, 이에 제한되는 것은 아니고, 제6 음각 패턴(GR-36)은 하부 배선 배열 등을 고려하여 제2 방향(DR2)으로 이격된 복수의 패턴들로 이루어질 수 있다. 제6 음각 패턴(GR-36)은 제1 중간 절연막(VLD1)으로부터 제1 방향(DR1)으로 입력 패드들(IPD)을 향해 터치 절연층(TSL)과 층간 절연막(ILD)의 들뜸 현상이 전이되는 것을 방지한다.
도시하지는 않았으나, 음각 패턴(GR-3)은 제7 음각 패턴(미도시) 및 제8 음각 패턴(미도시)을 더 포함할 수 있다.
제7 음각 패턴(미도시)는 제1 중간 절연막(VLD1)의 제4 내측면(미도시)에 인접하여 제2 방향(DR2)으로 연장될 수 있다. 제7 음각 패턴(미도시)은 제1 음각 패턴(GR-31) 및 제2 음각 패턴(GR-32)을 연결할 수 있다.
제8 음각 패턴(미도시)는 제1 중간 절연막(VLD1)의 제4 내측면(미도시)에 인접하여 제2 방향으로 연장될 수 있다. 제8 음각 패턴(미도시)은 제3 음각 패턴(GR-33) 및 제4 음각 패턴(GR-34)을 연결할 수 있다.
도 17은 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이고, 도 18는 도 17의 II-II`를 따라 절단한 단면도이다.
본 발명의 다른 실시예에 따른 표시 장치(DM4)에서, 음각 패턴(GR-4)은 제1 내지 제5 음각 패턴들(GR-41~GR-45)을 포함할 수 있다.
제1 내지 제4 음각 패턴들(GR-41~GR-44)은 도 13 및 도 14를 참조하여 설명한 제1 내지 제4 음각 패턴들(GR-11~GR-14)과 실질적으로 동일할 수 있다.
제5 음각 패턴(GR-45)은 도 8 및 도 9를 참조하여 설명한 제2 음각 패턴(GR2)과 실질적으로 동일할 수 있다.
제2 음각 패턴(GR-42)과 제5 음각 패턴(GR-45)은 이격되고, 제3 음각 패턴(GR-43)과 제5 음각 패턴(GR-45)은 이격될 수 있다.
도 19는 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이다.
도 19를 참조하여 설명할 표시 장치(DM5)는 도 13 및 도 14를 참조하여 설명한 표시 장치(DM1)와 비교하여 음각 패턴(GR-5)에 차이가 있으므로, 음각 패턴(GR-5)의 형상에 대해 구체적으로 설명하고, 설명되지 않은 구성은 도 13 및 도 14의 설명에 따른다.
음각 패턴(GR-5)은 제1 내지 제4 음각 패턴들(GR-51~GR-54)을 포함할 수 있다.
제1 내지 제 4 음각 패턴들(GR-51~GR-54) 각각은 제1 방향(DR1)을 따라 지그재그 형태로 연장된 형상을 갖는다. 제1 내지 제 4 음각 패턴들(GR-51~GR-54) 각각은 서로 다른 방향으로 연장된 직선 패턴들이 연결된 형상을 가질 수 있다. 다만 이에 제한되는 것은 아니고, 제1 내지 제 4 음각 패턴들(GR-51~GR-54) 각각은 곡선 패턴들이 연결된 형상을 가질 수 있다.
도 20은 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이다.
도 20을 참조하여 설명할 표시 장치(DM6)는 도 13 및 도 14를 참조하여 설명한 표시 장치(DM1)와 비교하여 음각 패턴(GR-6)에 차이가 있으므로, 음각 패턴(GR-6)의 형상에 대해 구체적으로 설명하고, 설명되지 않은 구성은 도 13 및 도 14이 설명에 따른다.
음각 패턴(GR-6)은 제1 내지 제8 음각 패턴들(GR-61~GR-68)을 포함할 수 있다. 제1 내지 제8 음각 패턴들(GR-61~GR-68) 각각은 복수 개로 제공될 수 있다.
제1 및 제2 음각 패턴들(GR-61, GR-62)은 출력 패드들(OPD)과 제1 중간 절연막(VLD1)의 제1 내측면(IS1) 사이에 배치될 수 있다. 제1 음각 패턴들(GR-61)은 제1 방향(DR1)으로 서로 이격될 수 있다. 제2 음각 패턴들(GR-62)은 제1 방향(DR1)으로 서로 이격될 수 있다.
제1 음각 패턴들(GR-61) 및 제2 음각 패턴들(GR-62)은 표시 영역(DA)에 가장 인접한 출력 패드들(OPD)로부터 제2 방향(DR2)으로 서로 다른 이격거리를 가질 수 있다. 도 20에서 제1 음각 패턴(GR-61)은 표시 영역(DA)에 가장 인접한 출력 패드들(OPD)로부터 제1 거리(TT1) 이격되고, 제2 음각 패턴(GR-62)은 표시 영역(DA)에 가장 인접한 출력 패드들(OPD)로부터 제1 거리(TT1)와 상이한 제2 거리(TT2) 이격될 수 있다.
제1 음각 패턴들(GR-61)은 제1 방향(DR1)으로 제2 음각 패턴들(GR-62) 사이에 배치될 수 있다.
제3 및 제4 음각 패턴들(GR-63, GR-64)은 제2 중간 절연막(VLD2)과 출력 패드들(OPD) 사이에 배치될 수 있다. 제3 음각 패턴들(GR-63)은 제1 방향(DR1)으로 서로 이격될 수 있다. 제4 음각 패턴들(GR-64)은 제1 방향(DR1)으로 서로 이격될 수 있다.
제3 음각 패턴들(GR-63) 및 제4 음각 패턴들(GR-64)은 표시 영역(DA)에 가장 인접한 출력 패드들(OPD)로부터 제2 방향(DR2)으로 서로 다른 이격거리를 가질 수 있다. 도 20에서 제3 음각 패턴(GR-63)은 표시 영역(DA)에 가장 인접한 출력 패드들(OPD)로부터 제3 거리(TT3) 이격되고, 제4 음각 패턴(GR-64)은 표시 영역(DA)에 가장 인접한 출력 패드들(OPD)로부터 제3 거리(TT3)와 상이한 제4 거리(TT4) 이격될 수 있다.
제3 음각 패턴들(GR-63)은 제4 음각 패턴들(GR-64) 사이에 형성될 수 있다.
제5 및 제6 음각 패턴들(GR-65, GR-66)은 제2 중간 절연막(VLD2)과 입력 패드들(IPD) 사이에 배치될 수 있다.
제5 및 제6 음각 패턴들(GR-65, GR-66)은 제3 및 제4 음각 패턴들(GR-63, GR-64)과 유사한 형상을 가지므로, 구체적인 설명은 생략한다.
제7 및 제8 음각 패턴들(GR-67, GR-68)은 입력 패드들(IPD)과 제1 중간 절연막(VLD1)의 제2 내측면(IS2) 사이에 배치될 수 있다.
제7 및 제8 음각 패턴들(GR-67, GR-68)은 제1 및 제2 음각 패턴들(GR-61, GR-62)과 유사한 형상을 가지므로, 구체적인 설명은 생략한다.
도 21은 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이고, 도 22는 도 21의 II-II`를 따라 절단한 단면도이다.
도 21을 참조하여 설명할 표시 장치(DM7)는 도 13 및 도 14를 참조하여 설명한 표시 장치(DM1)와 비교하여 음각 패턴(GR-7)에 차이가 있으므로, 음각 패턴(GR-7)의 형상에 대해 구체적으로 설명하고, 설명되지 않은 구성은 도 13 및 도 14이 설명에 따른다.
음각 패턴(GR-7)은 제1 내지 제5 음각 패턴들(GR-71~GR-75)을 포함할 수 있다.
제1 내지 제4 음각 패턴들(GR-71~GR-74)은 도 13을 참조하여 설명한 제1 내지 제4 음각 패턴들(GR-11~GR-14)와 실질적으로 동일하다.
제5 음각 패턴(GR-75)은 복수 개로 제공될 수 있다. 복수의 제5 음각 패턴들(GR-75)은 제2 중간 절연막(VLD2)에 중첩하게 배치된다. 복수의 제5 음각 패턴들(GR-75)에 의해 제2 중간 절연막(VLD2)의 일부가 노출될 수 있다. 복수의 제5 음각 패턴들(GR-75)은 제2 중간 절연막(VLD2)에 중첩하는 터치 절연층(TSL)에 발생한 터치 절연층(TSL)과 층간 절연막(ILD)의 들뜸 현상이 주변으로 전이되는 것을 방지한다.
도 23은 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이고, 도 24는 도 23의 II-II`를 따라 절단한 단면도이다.
도 23에 도시된 표시 장치(DM8)에서, 음각 패턴(GR-8)은 제1 및 제2 음각 패턴들(GR-81, GR-82)을 포함한다.
제1 음각 패턴(GR-81)은 출력 패드들(OPD)에 중첩하게 제공된다. 평면상에서 제1 음각 패턴(GR-81)은 출력 패드들(OPD)을 완전히 커버할 수 있다. 제1 음각 패턴(GR-81)은 출력 패드들(OPD)을 향해 터치 절연층(TSL)과 층간 절연막(ILD)의 들뜸 현상이 전이되는 것을 방지한다.
제2 음각 패턴(GR-82)은 입력 패드들(IPD)에 중첩하게 제공된다. 평면상에서 제2 음각 패턴(GR-82)은 입력 패드들(IPD)을 완전히 커버할 수 있다. 제2 음각 패턴(GR-82)은 입력 패드들(IPD)을 향해 터치 절연층(TSL)과 층간 절연막(ILD)의 들뜸 현상이 전이되는 것을 방지한다.
도 25는 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이고, 도 26은 도 25의 II-II`를 따라 절단한 단면도이다.
도 25에 도시된 표시 장치(DM9)에서, 음각 패턴(GR-9)은 제1 내지 제3 음각 패턴들(GR-91~GR-93)을 포함한다.
제1 음각 패턴(GR-91)은 출력 패드들(OPD)과 제1 중간 절연막(VLD1)의 제1 내측면(IS1) 사이에 배치된다. 제1 음각 패턴(GR-91)은 복수 개로 제공될 수 있다. 제1 음각 패턴(GR-91)은 출력 패드 라인들(OPL) 사이에 배치되고, 출력 패드 라인들(OPL)과 중첩하지 않게 배치된다. 도 25에서 제1 음각 패턴(GR-91)은 인접한 두 개의 출력 패드 라인들(OPL) 사이에 두 개씩 배치된 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다.
제1 음각 패턴(GR-91)은 출력 패드 라인들(OPL)과 중첩하지 않으므로, 터치 절연층(TSL)은 출력 패드 라인들(OPL)을 커버할 수 있다. 따라서, 터치 절연층(TSL)은 제1 음각 패턴(GR-91)을 구비하면서도 출력 패드 라인들(OPL)의 보호 부재로서의 역할을 함께 수행하고, 출력 패드 라인들(OPL)에 생성되는 기생 커패시터로 인한 신호 간섭 현상을 줄일 수 있다.
제2 음각 패턴(GR-92)은 제2 중간 절연막(VLD2)과 입력 패드들(IPD) 사이에 배치된다. 제2 음각 패턴(GR-92)은 복수 개로 제공될 수 있다. 제2 음각 패턴(GR-92)은 테스트 패드 라인들(TPL) 사이에 배치되고, 테스트 패드 라인들(TPL)과 중첩하지 않게 배치된다. 도 25에서 제2 음각 패턴(GR-92)은 인접한 두 개의 테스트 패드 라인들(TPL) 사이에 두 개씩 배치된 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다. 제2 음각 패턴(GR-92)은 제1 음각 패턴(GR-91)과 유사한 효과를 가질 수 있다.
제3 음각 패턴(GR-93)은 입력 패드들(IPD)과 제1 중간 절연막(VLD2)의 제2 내측면(IS2) 사이에 배치될 수 있다. 제3 음각 패턴(GR-93)은 복수 개로 제공될 수 있다. 제3 음각 패턴(GR-93)은 입력 패드 라인들(IPL) 사이에 배치되고, 입력 패드 라인들(IPL)과 중첩하지 않게 배치된다. 도 25에서 제3 음각 패턴(GR-93)은 인접한 두 개의 입력 패드 라인들(IPL) 사이에 두 개씩 배치된 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다. 제3 음각 패턴(GR-93)은 제1 음각 패턴(GR-91)과 유사한 효과를 가질 수 있다.
제1 내지 제3 음각 패턴들(GR-91~GR-93)은 터치 절연층(TSL)에 제공될 수 있다.
제1 내지 제3 음각 패턴들(GR-91~GR-93)은 게이트 패드 패턴(GPP)과 동일한 층상에 배치된 배선들, 예를 들어, 출력 패드 라인들(OPL), 테스트 패드 라인들(TPL), 및 입력 패드 라인들(IPL)과 중첩하지 않는다. 따라서, 제1 내지 제3 음각 패턴들(GR-91~GR-93)은 터치 절연층(TSL) 하부에 까지 연장되더라도 제1 내지 제3 음각 패턴들(GR-91~GR-93)에 의해 출력 패드 라인들(OPL), 테스트 패드 라인들(TPL), 및 입력 패드 라인들(IPL)은 노출되지 않고, 보호될 수 있다.
제1 내지 제3 음각 패턴들(GR-91~GR-93)의 깊이는 터치 절연층(TSL)의 두께 보다 클 수 있다. 다시 말해, 제1 내지 제3 음각 패턴들(GR-91~GR-93)은 층간 절연막(ILD)에도 더 제공될 수 있으며, 게이트 절연막(GI)에도 더 제공될 수 있다. 도 26에서 제1 내지 제3 음각 패턴들(GR-91~GR-93)은 터치 절연층(TSL), 층간 절연막(ILD), 및 게이트 절연막(GI)에 제공되어, 터치 절연층(TSL), 층간 절연막(ILD), 및 게이트 절연막(GI)을 관통하는 것을 예시적으로 도시하였다. 제1 내지 제3 음각 패턴들(GR-91~GR-93)은 게이트 절연막(GI) 하부의 층(도 26에서 배리어층(BR))을 노출할 수 있다.
도 25 및 도 26을 참조하여 설명한 실시예에서, 제1 내지 제3 음각 패턴들(GR-91~GR-93)은 터치 절연층(TSL) 뿐만 아니라 터치 절연층(TSL) 하부의 층까지 제공됨으로써, 터치 절연층(TSL)과 층간 절연막(ILD)의 들뜸 현상이 전이되는 것을 더욱 확실하게 방지할 수 있다.
도 27은 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이고, 도 28은 도 27의 II-II`를 따라 절단한 단면도이다.
도 27에 도시된 표시 장치(DM10)에서, 음각 패턴(GR-10)은 제1 내지 제6 음각 패턴들(GR-101~GR-106)을 포함한다.
제1 내지 음각 패턴들(GR-101~GR-103)은 도 8 및 도 9를 참조하여 설명한 제1 내지 제3 음각 패턴들(GR1~GR3)과 실질적으로 동일할 수 있다.
제4 내지 제6 음각 패턴들(GR-104~GR-106)은 도 26 및 도 27을 참조하여 설명한 제1 내지 제3 음각 패턴들(GR-91~GR-93)과 실질적으로 동일할 수 있다.
제1 음각 패턴(GR-101)과 제4 음각 패턴(GR-104)은 중첩할 수 있다. 제2 음각 패턴(GR-102)과 제5 음각 패턴(GR-105)은 중첩할 수 있다. 제3 음각 패턴(GR-103)과 제6 음각 패턴(GR-106)은 중첩할 수 있다.
제1 내지 제3 음각 패턴들(GR-101~GR-103) 각각의 깊이는 제4 내지 제6 음각 패턴들(GR-104~GR-106) 각각의 깊이 보다 작을 수 있다.
제1 내지 제3 음각 패턴들(GR-101~GR-103)은 터치 절연층(TSL)에 제공될 수 있다.
제4 내지 제6 음각 패턴들(GR-104~GR-106)은 터치 절연층(TSL) 뿐만 아니라 터치 절연층(TSL) 하부의 층까지 제공될 수 있다. 도 28에서 제4 내지 제6 음각 패턴들(GR-104~GR-106)은 터치 절연층(TSL), 층간 절연막(ILD), 및 게이트 절연막(GI)에 제공되어, 터치 절연층(TSL), 층간 절연막(ILD), 및 게이트 절연막(GI)을 관통하는 것을 예시적으로 도시하였다.
도 27을 참조하여 설명한 표시 장치(DM10)는 도 8 및 도 9를 참조하여 설명한 표시 장치(DM)의 효과와 도 26 및 도 27을 참조하여 설명한 표시 장치(DM10)의 효과를 모두 가질 수 있다.
도 29는 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이고, 도 30은 도 29의 II-II`를 따라 절단한 단면도이다.
도 29 및 도 30을 참조하여 설명할 본 발명의 다른 실시예에 따른 표시 장치(DM11)는 도 8 및 도 9를 참조하여 설명한 본 발명의 일 실시예에 따른 표시 장치(DM)와 더미 패드(DPD)에 차이가 있고 나머지 구성은 실질적으로 동일하다.
도 29 및 도 30에서 음각 패턴(GR-11)은 도 8 및 도 9를 참조하여 설명한 제1 내지 제3 음각 패턴들(GR1~GR3)을 포함하는 것을 예시적으로 도시하였다. 다만, 이에 제한되는 것은 아니고, 도 29 및 도 30의 표시 장치(DM11)에서 음각 패턴(GR-11)은 도 13 내지 도 28에 도시된 음각 패턴들 중 어느 하나로 선택될 수 있다.
표시 장치(DM11)는 더미 패드(DPD) 및 더미 범프(DMP)를 더 포함할 수 있다. 더미 패드(DPD)는 출력 패드(OPD) 및 입력 패드(IPD)와 동일한 구조를 가질 수 있다. 더미 범프(DMP)는 범프(BMP)와 동일한 구조를 가질 수 있다. 더미 패드(DPD) 및 더미 범프(DMP)는 서로 접촉될 수 있다. 더미 패드(DPD)는 표시 장치(DM11)의 동작에 필요한 신호를 수신하거나 송신하지 않는다.
더미 패드(DPD)는 터치 절연층(TSL)에 제공된 제9 개구부(OP9)를 통해 더미 데이터 패드 패턴(DDP)에 접촉하고, 더미 데이터 패드 패턴(DDP)은 층간 절연막(ILD)에 제공된 제10 개구부(OP10)를 통해 더미 게이트 패드 패턴(DGP)에 접촉한다.
더미 패드(DPD) 및 더미 범프(DMP)는 구동 회로칩(IC)과 중첩하게 배치될 수 있다. 평면상에서 더미 패드(DPD)는 제2 중간 절연막(VLD2)과 출력 패드들(OPD) 사이 및 제2 중간 절연막(VLD2)과 입력 패드들 사이 중 적어도 하나에 배치될 수 있다. 평면상에서 더미 패드(DPD)는 테스트 회로(TCR)과 출력 패드들(OPD) 사이에 배치될 수 있다. 도 29에서 더미 패드(DPD)는 제2 중간 절연막(VLD2)과 출력 패드들(OPD) 사이에 배치된 제1 더미 패드(DPD1)과 제2 중간 절연막(VLD2)과 입력 패드들(IPD) 사이에 배치된 제2 더미 패드(DPD2)를 포함하는 것을 예시적으로 도시하였다. 더미 패드(DPD)의 개수는 다양하게 설정될 수 있다.
구동 회로칩(IC)을 표시 패널에 실장할 때, 출력 패드들(OPD)과 입력 패드들(IPD)에 압력이 집중되고, 그로 인하여 출력 패드들(OPD)과 입력 패드들(IPD)에 중첩하게 배치된 표시 패널(DM)의 소자들에 스트레스가 집중된다. 도 29 및 도 30을 참조하여 설명한 본 발명의 실시예에서, 더미 패드(DPD)와 더미 범프(DMP)를 구동 회로칩(IC)과 중첩하게 배치하여 출력 패드들(OPD)과 입력 패드들(IPD)에 집중되는 압력을 분산시킬 수 있다.
도 31은 도 1의 AA 영역의 확대 평면도에서 본 발명의 다른 실시예에 따른 음각 패턴의 형상을 도시한 도면이고, 도 32 및 도 33은 도 31의 II-II`를 따라 절단한 단면도이다.
도 31 내지 도 33에서 표시 장치(DM12, DM13)의 음각 패턴(GR-12)은 도 13 및 도 14를 참조하여 설명한 제1 내지 제4 음각 패턴들(GR-121~GR-124)을 포함하는 것을 예시적으로 도시하였다. 다만, 이에 제한되는 것은 아니고, 도 31 내지 도 33의 표시 장치(DM12, DM13)에서 음각 패턴(GR-12)은 도 8 내지 도 28에 도시된 음각 패턴들 중 어느 하나로 선택될 수 있다.
도 31 및 도 32를 참조하면, 표시 장치(DM12)에서, 제2 중간 절연막(VLD2)에 차단홀(CNT1, CNT2)이 제공될 수 있다. 차단홀(CNT1, CNT2)은 평면상에서 제1 방향(DR1)을 따라 연장될 수 있다. 차단홀(CNT1, CNT2)은 테스트 회로(TCR)와 비중첩하게 배치될 수 있다. 차단홀(CNT1, CNT2)은 평면상에서 테스트 회로(TCR)을 사이에 두고 서로 마주하는 제1 차단홀(CNT1) 및 제2 차단홀(CNT2)을 포함할 수 있다.
도 31 및 도 33을 참조하면, 표시 장치(DM13)에서 차단홀(CNT1, CNT2)은 제2 중간 절연막(VLD2) 뿐만 아니라 층간 절연막(ILD)에 제공될 수 있다. 차단홀(CNT1, CNT2)는 제2 중간 절연막(VLD2)와 층간 절연막(ILD)를 관통할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
PDG: 패드 그룹 OPD: 출력 패드들
IPD: 입력 패드들 TCR: 테스트 회로
VLD: 중간 절연막 VLD1: 제1 중간 절연막
VLD2: 제2 중간 절연막 TSL: 터치 절연층
GR: 음각 패턴

Claims (27)

  1. 표시 영역과 상기 표시 영역의 외측에 배치된 비표시 영역을 포함하는 기판;
    상기 기판 상에 배치된 신호 라인들;
    상기 신호 라인들 상에 배치되고, 평면상에서 상기 표시 영역 내에 배치된 표시 소자들을 포함하는 표시 소자층;
    상기 신호 라인들에 전기적으로 연결되고, 평면상에서 상기 비표시 영역 내에 배치된 출력 패드들을 포함하는 패드 그룹;
    상기 신호 라인들과 상기 표시 소자층 사이에 배치되고, 상기 출력 패드들을 노출하는 중간 절연막;
    상기 표시 소자층 상에 배치된 터치 전극층; 및
    상기 표시 소자층 상에 배치되고, 상기 터치 전극층에 접촉하고, 평면상에서 상기 비표시 영역 내에 음각 패턴이 제공된 터치 절연층을 포함하고,
    평면상에서 상기 음각 패턴은 상기 출력 패드들과 상기 중간 절연막 사이에 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 신호 라인들은 제1 도전층과 상기 제1 도전층 상에 배치된 제2 도전층을 포함하고,
    상기 표시 장치는 상기 제1 도전층과 상기 제2 도전층 사이에 배치된 층간 절연막을 더 포함하고,
    상기 층간 절연막과 상기 터치 절연층은 무기물질을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 터치 절연층과 상기 층간 절연막은 적어도 일부 영역에서 서로 접촉하고, 상기 음각 패턴은 상기 층간 절연막을 노출하는 표시 장치.
  4. 제1 항에 있어서,
    상기 패드 그룹에 전기적으로 연결되고 상기 신호 라인들에 신호를 제공하는 구동 회로칩; 및
    상기 구동 회로칩에 중첩하고 상기 출력 패드들에 전기적으로 연결된 테스트 회로를 더 포함하는 표시 장치.
  5. 제1 항에 있어서,
    상기 패드 그룹은, 평면상에서 상기 비표시 영역 내에 배치되고 상기 출력 패드들과 이격된 입력 패드들을 더 포함하고,
    상기 중간 절연막은, 상기 패드 그룹을 노출하는 개구부가 제공된 제1 중간 절연막 및 상기 제1 중간 절연막과 이격되고 평면상에서 상기 입력 패드들 및 상기 출력 패드들 사이에 배치된 제2 중간 절연막을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 음각 패턴은, 상기 출력 패드들과 상기 표시 영역에 인접한 상기 제1 중간 절연막의 개구부의 일측면 사이에 배치된 제1 음각 패턴을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 음각 패턴은, 상기 제2 중간 절연막을 완전히 노출하는 제2 음각 패턴을 더 포함하는 표시 장치.
  8. 제6 항에 있어서,
    상기 음각 패턴은, 상기 출력 패드들과 상기 제2 중간 절연막 사이에 배치된 제2 음각 패턴을 더 포함하는 표시 장치.
  9. 제6 항에 있어서,
    상기 제1 음각 패턴은 제1 방향으로 연장하고,
    상기 음각 패턴은, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 제2 음각 패턴을 더 포함하는 표시 장치.
  10. 제6 항에 있어서,
    상기 음각 패턴은,
    상기 출력 패드들과 상기 제2 중간 절연막 사이에 배치된 제2 음각 패턴; 및
    상기 제2 중간 절연막을 노출하고, 상기 제2 음각 패턴과 이격된 제3 음각 패턴을 더 포함하는 표시 장치.
  11. 제6 항에 있어서,
    상기 제1 음각 패턴은 지그재그 형태로 연장된 형상을 갖는 표시 장치.
  12. 제6 항에 있어서,
    상기 출력 패드들과 상기 표시 영역에 인접한 상기 제1 중간 절연막의 상기 개구부의 상기 일측면 사이에 배치되고, 상기 제1 음각 패턴과 이격된 제2 음각 패턴을 더 포함하고,
    상기 제1 음각 패턴들 및 상기 제2 음각 패턴들은 상기 출력 패드들 중 하나로부터 서로 다른 이격거리를 갖는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 음각 패턴 및 상기 제2 음각 패턴은 복수 개로 제공되고,
    복수 개의 상기 제1 음각 패턴들은 제1 방향으로 서로 이격되고,
    복수 개의 상기 제2 음각 패턴들은 상기 제1 방향으로 서로 이격되고,
    상기 제1 음각 패턴들은 상기 제1 방향으로 상기 제2 음각 패턴들 사이에 배치되는 표시 장치.
  14. 제6 항에 있어서,
    상기 음각 패턴은, 상기 제2 중간 절연막의 일부를 노출하는 복수 개의 제2 음각 패턴들을 더 포함하는 표시 장치.
  15. 제5 항에 있어서,
    상기 음각 패턴은, 상기 출력 패드들에 완전히 중첩하게 제공되는 제1 음각 패턴을 포함하는 표시 장치.
  16. 제5 항에 있어서,
    상기 출력 패드들과 상기 신호 라인들 중 일부를 연결하는 출력 패드 라인들을 더 포함하고,
    상기 음각 패턴은, 상기 출력 패드들과 상기 표시 영역에 인접한 상기 제1 중간 절연막의 개구부의 일측면 사이에 배치되고, 인접한 상기 출력 패드 라인들 사이에 배치된 제1 음각 패턴을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 음각 패턴의 깊이는 상기 터치 절연층의 두께 보다 큰 표시 장치.
  18. 제16 항에 있어서,
    상기 음각 패턴은, 상기 출력 패드들과 상기 표시 영역에 인접한 상기 제1 중간 절연막의 개구부의 일측면 사이에 배치되고, 상기 제1 음각 패턴과 중첩하는 제2 음각 패턴을 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 음각 패턴의 깊이는 상기 제2 음각 패턴의 깊이 보다 작은 표시 장치.
  20. 제4 항에 있어서,
    평면상에서 상기 구동 회로칩과 중첩하고, 상기 출력 패드들과 상기 테스트 회로 사이에 배치된 더미 패드를 더 포함하는 표시 장치.
  21. 제5 항에 있어서,
    상기 제2 중간 절연막에 차단홀이 제공된 표시 장치.
  22. 제21 항에 있어서,
    상기 신호 라인들은 제1 도전층과 상기 제1 도전층 상에 배치된 제2 도전층을 포함하고,
    상기 제1 도전층과 상기 제2 도전층 사이에 배치된 층간 절연막을 더 포함하고,
    상기 차단홀은 층간 절연막을 관통하는 표시 장치.
  23. 표시 영역과 상기 표시 영역의 외측에 배치된 비표시 영역을 포함하는 기판;
    상기 기판 상에 배치된 신호 라인들;
    상기 신호 라인들 상에 배치되고, 평면상에서 상기 표시 영역 내에 배치된 표시 소자들을 포함하는 표시 소자층;
    상기 신호 라인들에 전기적으로 연결되고, 평면상에서 상기 비표시 영역 내에 배치된 출력 패드들을 포함하는 패드 그룹;
    상기 패드 그룹에 접촉하고 상기 신호 라인들에 신호를 제공하는 구동 회로칩;
    상기 표시 소자층 상에 배치된 터치 전극층; 및
    상기 표시 소자층 상에 배치되고, 평면상에서 상기 비표시 영역 내에 음각 패턴이 제공된 터치 절연층을 포함하고,
    상기 음각 패턴은 상기 패드 그룹과 비중첩하고, 상기 구동 회로칩과 중첩하는 표시 장치.
  24. 제23 항에 있어서,
    상기 신호 라인들은 제1 도전층과 상기 제1 도전층 상에 배치된 제2 도전층을 포함하고,
    상기 표시 장치는 상기 제1 도전층과 상기 제2 도전층 사이에 배치된 층간 절연막을 더 포함하고,
    상기 층간 절연막과 상기 터치 절연층은 무기물질을 포함하는 표시 장치.
  25. 제24 항에 있어서,
    상기 터치 절연층과 상기 층간 절연막은 적어도 일부 영역에서 서로 접촉하고, 상기 음각 패턴은 상기 층간 절연막을 노출하는 표시 장치.
  26. 제23 항에 있어서,
    상기 구동 회로칩에 중첩하고 상기 출력 패드들에 전기적으로 연결된 테스트 회로를 더 포함하고,
    상기 패드 그룹은, 평면상에서 상기 비표시 영역 내에 배치되고, 상기 테스트 회로를 사이에 두고 상기 출력 패드들과 마주하는 입력 패드들을 더 포함하는 표시 장치.
  27. 표시 영역과 상기 표시 영역의 외측에 배치된 비표시 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 평면상에서 상기 표시 영역 내에 배치된 표시 소자들을 포함하는 표시 소자층;
    상기 기판 상에 배치되고, 평면상에서 상기 비표시 영역 내에 배치된 출력 패드들을 포함하는 패드 그룹;
    상기 표시 소자층 상에 배치된 터치 전극층; 및
    상기 표시 소자층 상에 배치되고, 상기 터치 전극층에 접촉하는 터치 절연층을 포함하고,
    상기 비표시 영역과 중첩하는 상기 터치 절연층에는 음각 패턴이 제공되고, 상기 음각 패턴은 상기 패드 그룹과 비중첩하는 표시 장치.
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