KR102439010B1 - 패키지 기판 및 패키지 기판의 제조 방법 - Google Patents

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KR102439010B1
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Abstract

전기적인 접속을 가능하게 하는 금속 핀이 기울지 않게 세워 설치된 패키지 기판 및 이 패키지 기판의 제조 방법을 제공한다.
본 발명의 패키지 기판은, 기재와 상기 기재의 표면에 배치된 전극을 포함하는 패키지 기판으로서, 상기 전극 위에는, 금속 분말 및 열경화성 수지를 포함하는 도전성 페이스트의 경화물을 통하여 금속 핀이 세워져 설치되어 있고, 상기 금속 분말은 저융점 금속과, 상기 저융점 금속의 융점보다 높은 융점을 가지는 고융점 금속을 포함하는 것을 특징으로 한다.

Description

패키지 기판 및 패키지 기판의 제조 방법{PACKAGE SUBSTRATE AND METHOD FOR MANUFACTURING PACKAGE SUBSTRATE}
본 발명은, 패키지 기판 및 패키지 기판의 제조 방법에 관한 것이다.
최근, 집적 회로의 대용량화, 고속화, 저소비 전력화가 요구되고, 또한 반도체 패키지의 소형화나 박형화도 요구되고 있다. 반도체 패키지의 소형화나 박형화를 실현하기 위하여, 로직계 패키지 기판이나 메모리계 패키지 기판 등의 상이한 패키지 기판을 적층하는 Package on Package(PoP) 등의 3차원 패키지가 제안되고 있다.
기본적인 PoP의 구조는, 전극이 표면에 배치된 복수의 패키지 기판이 땜납볼을 통하여 서로 적층된 구조이다. PoP에서는, 각 패키지 기판이 땜납볼에 의해 전기적으로 접속되어 있다.
이와 같은 구조를 가지는 PoP로서, 특허문헌 1에는 이하의 적층형 반도체 패키지가 개시되어 있다.
즉, 특허문헌 1에는, 각각 반도체 소자의 실장 영역을 가지고 있고, 서로 적층용 땜납볼을 통하여 적층되는 복수의 제1 패키지 기판과, 이 복수의 제1 패키지 기판에 대응한 크기의 다단(多段) 오목부를 가지고 있고, 이 다단 오목부에 상기 복수의 제1 패키지 기판이 수용되도록 상기 복수의 제1 패키지 기판을 덮고, 접속용 땜납볼을 통하여 상기 복수의 제1 패키지 기판의 각각 전기적으로 접속되는 기준 전위 배선을 포함하고 있는 제2 패키지 기판과, 상기 복수의 제1 패키지 기판 중 최하단에 위치하는 상기 제1 패키지 기판의 하면 및 상기 제2 패키지 기판의 하단에 설치되는 실장용 땜납볼을 구비하고 있고, 상기 복수의 제1 패키지 기판은, 각각 상기 다단 오목부가 대응하는 단부 또는 상기 다단 오목부의 바닥면에 있어서 상기 기준 전위 배선에 전기적으로 접속되는 것을 특징으로 하는 적층형 반도체 패키지가 개시되어 있다.
특허문헌 1에 개시된 적층형 반도체 패키지에서는, 패키지 기판끼리의 전기적인 접속에는 땜납볼이 사용되고 있다.
패키지 기판을 더 소형화하는 경우에는, 패키지 기판의 표면에 배치된 전극을 더 밀집시키는 것이 고려된다. 이와 같이 전극을 밀집시키자고 하면, 땜납볼도 밀집시킬 필요가 있다. 한편, 단락(短絡)을 방지하기 위해, 땜납볼끼리의 사이에는 일정한 공간이 필요하게 된다. 땜납볼의 형상은 대략 구형이고, 구는 공간을 충전하기에는 불리한 형상이다. 즉, 땜납볼을 밀집시키려고 해도, 형상적 제약으로부터 땜납볼을 충분히 밀집시킬 수는 없었다.
이에, 패키지 기판끼리를 전기적으로 접속하기 위한 수단으로서, 기둥형 금속 핀을 사용하는 것이 시도되었다.
특허문헌 2에는, 도전성 포스트(기둥형 금속 핀)을, 땜납 페이스트를 사용하여 제1 기판에 세워 설치하고, 그 후, 도전성 포스트를, 땜납 페이스트를 사용하여 제2 기판에 접속하고, 제1 기판과 제2 기판을 전기적으로 접속하는 방법이 개시되어 있다.
일본공개특허 제2012-160693호 공보 일본공개특허 제2016-48728호 공보
특허문헌 2에서는, 도전성 포스트를 땜납 페이스트를 사용하여 제1 기판에 세워 설치할 때, 먼저, 땜납 페이스트를 가열하여 용융시키고, 그 후, 땜납 페이스트를 냉각하여 고화시키는 것에 의해 도전성 포스트를 제1 기판에 고정하게 된다.
이와 같이, 땜납 페이스트를 사용하여 도전성 포스트를 제1 기판에 고정하는 경우, 땜납 페이스트가 용융할 때, 땜납 페이스트의 점도가 지나치게 낮아져, 도전성 포스트가 자중 등에 의해 경사져 버린다는 문제나, 땜납 페이스트가 용융할 때의 땜납 페이스트의 표면 장력의 변화에 의해 도전성 포스트가 기울어 버린다는 문제가 있었다.
본 발명은, 상기 과제를 해결하기 위해 이루어진 것이고, 본 발명의 목적은, 전기적인 접속을 가능하게 하는 금속 핀이 기울지 않게 세워 설치된 패키지 기판 및 이 패키지 기판의 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위하여, 본 발명자는 예의 검토를 거듭한 결과, 저융점 금속, 고융점 금속 및 열경화성 수지를 포함하는 도전성 페이스트를, 금속 핀을 패키지 기판에 고정하는 수단으로 하는 것에 의해, 금속 핀이 기울지 않게 패키지 기판에 세워 설치할 수 있는 것을 찾아내고, 본 발명을 완성시켰다.
즉, 본 발명의 패키지 기판은, 기재(基材)와 상기 상기 기재의 표면에 배치된 전극을 포함하는 패키지 기판으로서, 상기 전극 위에는, 금속 분말 및 열경화성 수지를 포함하는 도전성 페이스트의 경화물을 통하여 금속 핀이 세워져 설치되어 있고, 상기 금속 분말은 저융점 금속과, 상기 저융점 금속의 융점보다 높은 융점을 가지는 고융점 금속을 포함하는 것을 특징으로 한다.
본 발명의 패키지 기판에서는, 패키지 기판끼리의 접속 수단인 금속 핀이 세워져 설치되어 있다. 금속 핀의 형상은 대략 기둥형이므로, 패키지 기판끼리의 접속 수단으로서 대략 구형의 땜납볼을 사용하는 것보다도, 금속 핀을 밀집시킬 수 있다. 따라서, 본 발명의 패키지 기판을 소형화할 수 있고, 본 발명의 패키지 기판이 적층된 PoP를 더 소형화 및 박형화할 수 있다.
본 발명의 패키지 기판에서는, 전극 위에 도전성 페이스트의 경화물을 통하여 금속 핀이 세워져 설치되어 있다. 즉, 본 발명의 패키지 기판을 제조할 때는, 도전성 페이스트를 사용하여 금속 핀이 전극에 고정되게 된다. 예를 들면, 땜납을 사용하여 금속 핀을 전극에 고정하는 경우에는, 땜납이 용융되었을 때에 땜납의 점도가 지나치게 저하되거나, 땜납의 표면 장력이 변화되는 것에 의해 금속 핀이 기우는 경우가 있다.
한편, 상기 도전성 페이스트는 열경화성 수지를 포함하므로, 가열에 의해 경화한다. 그러므로, 상기 도전성 페이스트를 사용하여 금속 핀을 전극에 고정하는 경우에는, 땜납을 사용하는 경우와 비교하여 금속 핀이 기울기 어렵다. 따라서, 본 발명의 패키지 기판에서는, 금속 핀의 경사가 작다.
본 발명의 패키지 기판에서는, 상기 금속 분말은 저융점 금속과, 상기 저융점 금속의 융점보다 높은 융점을 가지는 고융점 금속을 포함한다.
금속 분말이 저융점 금속을 포함하면, 도전성 페이스트를 가열할 때, 저융점 금속이 연화되고, 도전성 페이스트의 점도가 일단 저하된다. 그 후, 도전성 페이스트의 열경화성 수지가 경화되고, 도전성 페이스트의 경화물로 된다.
본 발명의 패키지 기판을 제조할 때, 저융점 금속을 사용하면, 도전성 페이스트가 가열되어 점도가 일단 저하될 때, 도전성 페이스트가 금속 핀에 간극없이 접촉하게 된다. 그 후, 도전성 페이스트는 경화되므로, 금속 핀이 강고하게 고정된다.
즉, 금속 분말이 저융점 금속을 포함하는 경우, 패키지 기판에서는, 금속 핀이 전극 위에 강고하게 고정되어 세워져 설치되어 있다.
또한, 금속 분말이 고융점 금속을 포함하면, 도전성 페이스트의 도전성을 향상시킬 수 있다.
본 발명의 패키지 기판에서는, 상기 도전성 페이스트의 경화물과 상기 금속 핀 사이에는, 상기 저융점 금속과 상기 금속 핀의 합금이 존재하고 있는 것이 바람직하다.
도전성 페이스트의 경화물과 금속 핀 사이에, 저융점 금속과 금속 핀의 합금이 존재하고 있다는 것은, 도전성 페이스트의 경화물의 일부와 금속 핀의 일부가 일체화되어 있는 것으로 된다. 그러므로, 이와 같은 패키지 기판에서는, 금속 핀이 전극 위에 강고하게 고정되어 세워져 설치되어 있다.
또한, 이와 같은 합금은 내열성이 우수하므로, 패키지 기판의 내열성도 향상시킬 수 있다.
그리고, 본 명세서에 있어서, 합금이란, 저융점 금속 원소와 금속 핀을 구성하는 원소와의 혼합물이어도 되고, 이들 원소끼리의 금속간 화합물이어도 된다.
본 발명의 패키지 기판에서는, 상기 저융점 금속의 융점은 180℃ 이하인 것이 바람직하다.
저융점 금속의 융점이 180℃를 초과하면, 도전성 페이스트를 가열했을 때, 도전성 페이스트의 점도가 일단 저하되기 전에 열경화성 수지의 경화가 시작되거나, 도전성 페이스트의 점도가 저하되는 온도 범위가 좁아지기 쉬워진다. 그러므로, 패키지 기판에 있어서, 금속 핀이 전극 위에 강고하게 고정되기 어려워진다.
본 발명의 패키지 기판에서는, 상기 저융점 금속은 인듐, 주석, 납 및 비스무트로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 것이 바람직하다.
이들 금속은, 저융점 금속으로서 적합한 융점 및 도전성을 갖춘다.
본 발명의 패키지 기판에서는, 상기 고융점 금속의 융점은 800℃ 이상인 것이 바람직하다.
본 발명의 패키지 기판에서는, 상기 고융점 금속은 구리, 은, 금, 니켈, 은 코팅 구리 및 은 코팅 구리 합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 것이 바람직하다.
이들 금속은 도전성이 우수하다. 그러므로, 패키지 기판에 있어서 금속 핀과 전극 사이의 도전성을 향상시킬 수 있다.
또한, 이들 고융점 금속은 저융점 금속과 합금을 형성하므로, 연속된 도전 패스를 얻을 수 있다.
그리고, 도전성 페이스트의 경화물에, 금속 분말로서 저융점 금속이 포함되지 않고, 고융점 금속만 포함되는 경우, 도전 패스는, 고융점 금속끼리의 점 접촉 및 고융점 금속과 금속 핀의 점 접촉만으로 되므로, 금속 핀과 패키지 기판 사이의 접속 저항값을 낮게 하는 것은 곤란하게 된다.
본 발명의 패키지 기판에서는, 상기 금속 핀은 구리, 은, 금 및 니켈로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 것이 바람직하다.
이들 금속은 도전성이 우수하다. 그러므로, 패키지 기판끼리를 전기적으로 바람직하게 접속할 수 있다.
본 발명의 패키지 기판의 제조 방법은, 상기 본 발명의 패키지 기판을 제조하는 방법으로서, 전극이 표면에 배치된 기재를 준비하는 기재 준비 공정과, 상기 전극 위에, 금속 분말 및 열경화성 수지를 포함하는 도전성 페이스트를 인쇄하는 인쇄 공정과, 상기 도전성 페이스트 위에 금속 핀을 배치하는 금속 핀 배치 공정과, 상기 도전성 페이스트를 가열하는 것에 의해, 상기 도전성 페이스트를 연화시키고 나서 경화시켜 상기 도전성 페이스트의 경화물로 하고, 상기 도전성 페이스트의 경화물을 통하여, 상기 금속 핀을 상기 전극 위에 세워 설치하는 금속 핀 입설(立設) 공정을 포함하고, 상기 금속 분말은 저융점 금속과, 상기 저융점 금속의 융점보다 높은 융점을 가지는 고융점 금속을 포함하는 것을 특징으로 한다.
본 발명의 패키지 기판의 제조 방법은, 상기 본 발명의 패키지 기판을 제조하는 방법으로서, 전극이 표면에 배치된 기재를 준비하는 기재 준비 공정과, 금속 핀의 단부(端部)에, 금속 분말 및 열경화성 수지를 포함하는 도전성 페이스트를 부착시키는 도전성 페이스트 부착 공정과, 상기 전극 위에, 상기 도전성 페이스트를 접촉시켜 상기 금속 핀을 배치하는 금속 핀 배치 공정과, 상기 도전성 페이스트를 가열하는 것에 의해, 상기 도전성 페이스트를 연화시키고 나서 경화시켜 상기 도전성 페이스트의 경화물로 하고, 상기 도전성 페이스트의 경화물을 통하여, 상기 금속 핀을 상기 전극 위에 세워 설치하는 금속 핀 입설 공정을 포함하고, 상기 금속 분말은 저융점 금속과, 상기 저융점 금속의 융점보다 높은 융점을 가지는 고융점 금속을 포함하는 것을 특징으로 한다.
본 발명의 패키지 기판에서는, 패키지 기판끼리의 접속 수단인 금속 핀이 세워져 설치되어 있다. 금속 핀의 형상은 대략 기둥형이므로, 금속 핀을 충분히 밀집시킬 수 있다. 따라서, 본 발명의 패키지 기판을 소형화할 수 있고, 본 발명의 패키지 기판이 적층된 PoP를 더 소형화 및 박형화할 수 있다.
[도 1] 도 1의 (a)는 본 발명의 패키지 기판의 일례를 모식적으로 나타내는 개략 측면도이고, 도 1의 (b)는 도 1의 (a)의 상면도이다.
[도 2] 도 2의 (a)는 땜납볼이 배치된 패키지 기판의 일례를 모식적으로 나타내는 개략 측면도이고, 도 2의 (b)는 도 2의 (a)의 상면도이다.
[도 3] 도 3의 (a)는 도 1의 (a)에 나타내는 패키지 기판을 포함하는 PoP의 일례를 모식적으로 나타내는 개략 측면도이고, 도 3의 (b)는 도 2의 (a)에 나타내는 패키지 기판을 포함하는 PoP의 일례를 모식적으로 나타내는 개략 측면도이다.
[도 4] 본 발명의 패키지 기판에 있어서의 전극, 도전성 페이스트의 경화물 및 금속 핀의 관계의 일례를 모식적으로 나타내는 확대 단면도이다.
[도 5] 본 발명의 패키지 기판의 제조 방법의 공정에 포함되는 기재 준비 공정을 모식적으로 나타내는 모식도이다.
[도 6] 본 발명의 패키지 기판의 제조 방법의 공정에 포함되는 인쇄 공정을 모식적으로 나타내는 모식도이다.
[도 7] 본 발명의 패키지 기판의 제조 방법의 공정에 포함되는 금속 핀 배치 공정을 모식적으로 나타내는 모식도이다.
[도 8] 도 8의 (a) 및 도 8의 (b)는 본 발명의 패키지 기판의 제조 방법의 공정에 포함되는 금속 핀 입설 공정을 모식적으로 나타내는 모식도이다.
[도 9] 도 9의 (a) 및 도 9의 (b)는 땜납을 사용하여 패키지 기판의 표면에 배치된 전극에, 금속 핀을 세워 설치하는 방법의 일례를 모식적으로 나타내는 모식도이다.
[도 10] 본 발명의 패키지 기판의 제조 방법의 공정에 포함되는 도전성 페이스트 부착 공정을 모식적으로 나타내는 모식도이다.
[도 11] 본 발명의 패키지 기판의 제조 방법의 공정에 포함되는 금속 핀 배치 공정을 모식적으로 나타내는 모식도이다.
[도 12] 도 12의 (a)는 실시예 1에 관한 패키지 기판의 도전성 페이스트의 경화물과 금속 핀의 경계의 SEM 사진이고, 도 12의 (b)는 실시예 1에 관한 패키지 기판의 도전성 페이스트의 경화물과 금속 핀의 경계에서의 주석의 분포를 나타내는 매핑 화상이며, 도 12의 (c)는 실시예 1에 관한 패키지 기판의 도전성 페이스트의 경화물과 금속 핀의 경계에서의 비스무트의 분포를 나타내는 매핑 화상이고, 도 12의 (d)는 실시예 1에 관한 패키지 기판의 도전성 페이스트의 경화물과 금속 핀의 경계에서의 구리의 분포를 나타내는 매핑 화상이며, 도 12의 (e)는 실시예 1에 관한 패키지 기판의 도전성 페이스트의 경화물과 금속 핀의 경계에서의 은의 분포를 나타내는 매핑 화상이다.
본 발명의 패키지 기판은, 기재와 상기 기재의 표면에 배치된 전극을 포함하는 패키지 기판으로서, 상기 전극 위에는, 금속 분말 및 열경화성 수지를 포함하는 도전성 페이스트의 경화물을 통하여 금속 핀이 세워져 설치되어 있고, 상기 금속 분말이 저융점 금속과, 상기 저융점 금속의 융점보다 높은 융점을 가지는 고융점 금속을 포함하고 있는 구성이라면, 이외에 어떤 구성을 포함해도 된다.
이와 같은 본 발명의 패키지 기판의 일례에 대하여 이하에 구체적으로 설명한다. 그러나, 본 발명은, 이하의 실시형태에 한정되지 않고, 본 발명의 요지를 변경시키지 않는 범위에 있어서 적절히 변경하여 적용할 수 있다.
도 1의 (a)는, 본 발명의 패키지 기판의 일례를 모식적으로 나타내는 개략 측면도이다.
도 1의 (b)는 도 1의 (a)의 상면도이다.
도 2의 (a)는 땜납볼이 배치된 패키지 기판의 일례를 모식적으로 나타내는 개략 측면도이다. 도 2의 (b)는 도 2의 (a)의 상면도이다.
도 3의 (a)는 도 1의 (a)에 나타내는 패키지 기판을 포함하는 PoP의 일례를 모식적으로 나타내는 개략 측면도이다.
도 3의 (b)는 도 2의 (a)에 나타내는 패키지 기판을 포함하는 PoP의 일례를 모식적으로 나타내는 개략 측면도이다.
도 1의 (a)에 나타내는 패키지 기판(10)은, 기재(20)와 기재(20)의 표면(21)에 배치된 전극(30)을 포함하는 패키지 기판이다.
전극(30) 위에는, 금속 분말 및 열경화성 수지를 포함하는 도전성 페이스트의 경화물(40)을 통하여 금속 핀(50)이 세워져 설치되어 있다.
한편, 도 2의 (a)에 나타내는 패키지 기판(110)은, 상기 기재(120)와 상기 기재(120)의 표면(121)에 배치된 전극(130)을 포함하는 패키지 기판이다.
전극(130) 위에는, 땜납볼(160)이 배치되어 있다.
도 1의 (a) 및 도 1의 (b)에 나타낸 바와 같이, 금속 핀(50)의 형상은 대략 원기둥형인 것에 대하여, 도 2의 (a) 및 도 2의 (b)에 나타낸 바와 같이, 땜납볼(160)의 형상은 대략 구형이다.
그리고, 도 1의 (a) 및 도 1의 (b), 및 도 2의 (a) 및 도 2의 (b)에 있어서, 전극(30)과 전극(130)은 같은 크기이고, 금속 핀(50) 및 땜납볼(160)의 크기는, 이들 패키지 기판을 이용하여 PoP를 제작하기 위해 필요한 크기이다.
도 2의 (b)에 나타낸 바와 같이, 패키지 기판(110)을 상면에서 보면, 기재(120)에 배치된 전극(130)의 윤곽보다, 땜납볼(160)의 윤곽 쪽이 커지고 있다. 땜납볼(160)끼리가 접촉하면 단락이 생기므로, 패키지 기판(110)에서는 땜납볼(160)끼리가 접촉되지 않도록 전극(130)이 배치되어 있다. 그러므로, 패키지 기판(110)에서는 각 전극(130)끼리의 간격이 넓어지고 있다.
도 1의 (b)에 나타낸 바와 같이, 패키지 기판(10)을 상면에서 보면, 기재(20)에 배치된 전극(30)의 윤곽보다, 금속 핀(50)의 윤곽 쪽이 작아지고 있다. 그러므로, 패키지 기판(10)에서는, 금속 핀(50)끼리의 측면의 접촉을 우려하지 않고 전극(30)을 배치할 수 있다. 그러므로, 패키지 기판(10)에서는 각 전극(30)끼리의 간격이 좁아지고 있다.
즉, 패키지 기판 상에 입체물을 밀집시키는 경우, 대략 기둥형의 입체물 쪽이, 대략 구형의 입체물보다 유리하다.
이와 같은 이유로부터, 금속 핀(50)은 땜납볼(160)보다도 패키지 기판 상에 밀집할 수 있다. 따라서, 패키지 기판(10)을, 패키지 기판(110)에 대하여 소형화할 수 있다.
도 3의 (a)에 나타낸 바와 같이, 패키지 기판(10) 위에는 다른 패키지 기판(11)이 적층되어 PoP(1)로 된다. 이 때, 패키지 기판(11)의 바닥에 배치된 전극(31)과, 금속 핀(50)의 상부는 도전성 페이스트의 경화물(40)을 통하여 접속된다.
또한, 도 3의 (b)에 나타낸 바와 같이 패키지 기판(110) 위에는 다른 패키지 기판(111)이 적층되어 PoP(101)로 된다. 이 때, 패키지 기판(110)의 바닥에 배치된 전극(131)은, 땜납볼(160)의 상부에 접속되게 된다.
도 3의 (a)와 도 3의 (b)를 비교하면, 패키지 기판(10) 위에 또 다른 패키지 기판(11)이 적층된 PoP(1) 쪽이, 패키지 기판(110) 위에 다른 패키지 기판(111)이 적층된 PoP(101)보다 폭이 작고 얇다.
PoP(1) 쪽이 PoP(101)보다 폭이 작은 이유는, 상기한 바와 같이, 금속 핀(50)은 땜납볼(160)보다도 패키지 기판 상에 밀집시키기 용이하기 때문이다.
PoP(1) 쪽이 PoP(101)보다 얇은 이유는, 이하와 같다.
도 2의 (a)에 나타낸 바와 같이, 땜납볼(160)의 상면은 곡면형이다. 또한, 도 3의 (b)에 나타낸 바와 같이 패키지 기판(111)의 바닥에 배치된 전극(131)의 바닥면은 평면형이다.
땜납볼(160)과 전극(131)을 접속할 때는, 땜납볼(160)의 상면을 용융시켜 이들을 접속하게 되지만, 땜납볼(160)이 충분히 전극(131)의 바닥면을 덮을 수 있도록 하기 위해서, 땜납볼(160)은 조금 큰 것이 사용된다.
한편, 도 1의 (a)에 나타낸 바와 같이, 금속 핀(50)의 상면은 평면형이다. 또한, 도 3의 (a)에 나타낸 바와 같이, 패키지 기판(11)의 바닥에 배치된 전극(31)의 바닥면은 평면형이다.
또한, 금속 핀(50)의 상면과 전극(31)의 바닥면은, 열경화성 수지의 경화물(40)을 통하여 접속되어 있다.
즉, PoP(1)에서는, 땜납볼(160)을 사용한 경우와 같이, 땜납볼(160)의 상면의 용융을 고려하여 금속 핀(50)을 크게 설계할 필요는 없다.
그러므로, PoP(1) 쪽이 PoP(101)보다 얇게 할 수 있다.
이러한 이유로부터, 금속 핀(50)을 사용하는 것에 의해, 패키지 기판(10)이 적층된 PoP(1)을 소형화 및 박형화할 수 있다.
그리고, 후술하는 바와 같이 패키지 기판(10)에서는, 도전성 페이스트의 경화물(40)을 통하여 금속 핀(50)이 기재(20)에 대하여 기울지 않게 세워져 설치되어 있다. 그러므로, 도 3의 (a)에 나타내는 PoP(1)에 있어서, 패키지 기판(11)의 바닥에 배치된 전극(31)과, 금속 핀(50)의 상부의 접속에는 땜납을 사용해도 된다.
패키지 기판(10)에서는, 금속 핀(50)의 형상은 대략 기둥형이면 특별히 한정되지 않지만, 예를 들면 대략 삼각기둥형, 대략 사각기둥형, 대략 육각기둥형 등의 각기둥형이어도 되고, 대략 원기둥형, 대략 타원기둥형 등이어도 된다.
이들 중에서는 사각기둥형 또는 원기둥형인 것이 바람직하다.
금속 핀(50)이 사각기둥형인 경우, 그 바닥면은 세로 50∼300㎛, 가로 50∼300㎛의 대략 직사각형인 것이 바람직하다.
금속 핀(50)이 원기둥형인 경우, 그 바닥면은 직경이 50∼200㎛인 대략 원형인 것이 바람직하고, 70∼150㎛의 대략 원형인 것이 더욱 바람직하다.
금속 핀(50)의 바닥면이 상기 형상 및 크기이면, 바람직하게 금속 핀(50)을 밀집시킬 수 있다.
패키지 기판(10)에서는, 금속 핀(50)의 밀도는 100∼500핀/1패키지인 것이 바람직하고, 300∼400핀/1패키지인 것이 더욱 바람직하다. 또한, 금속 핀(50)의 피치는 0.2∼0.5㎜인 것이 바람직하다. 금속 핀(50)의 피치란, 이웃하는 금속 핀(50)끼리의 사이의 거리를 의미한다.
이와 같이, 금속 핀(50)을 밀집시키는 것에 의해, 패키지 기판(10) 및 패키지 기판(10)을 적층한 PoP(1)를 작게 할 수 있다.
금속 핀(50)의 높이는 특별히 한정되지 않지만, 50∼500㎛인 것이 바람직하다.
금속 핀(50)의 높이가 상기 범위이면, 패키지 기판(10)을 적층하여 PoP(1)의 높이를 낮게 할 수 있다.
패키지 기판(10)에서는, 금속 핀은 구리, 은, 금 및 니켈로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 것이 바람직하다.
이들 금속은 도전성이 우수하다. 그러므로, 패키지 기판끼리를 전기적으로 바람직하게 접속할 수 있다.
패키지 기판(10)에서는, 전극(30) 위에, 도전성 페이스트의 경화물(40)을 통하여 금속 핀(50)이 세워져 설치되어 있다. 즉, 패키지 기판(10)을 제조할 때는, 도전성 페이스트를 사용하여 금속 핀(50)이 전극(30)에 고정되게 된다.
예를 들면, 땜납을 사용하여 금속 핀을 전극에 고정하는 경우에는, 땜납이 용융되었을 때에 땜납의 점도가 지나치게 저하되거나, 땜납의 표면 장력이 변화하는 것에 의해 금속 핀이 기우는 경우가 있다.
한편, 도전성 페이스트는 열경화성 수지를 포함하므로, 가열에 의해 경화한다. 그러므로, 상기 도전성 페이스트를 사용하여 금속 핀을 전극에 고정하는 경우에는, 땜납을 사용하는 경우와 비교하여 금속 핀이 기울기 어렵다. 따라서, 패키지 기판(10)에서는, 금속 핀(50)의 기울기가 작다.
또한, 패키지 기판(10)에서는, 도전성 페이스트의 경화물(40)은 경화된 열경화성 수지와, 금속 분말을 포함한다.
경화된 열경화성 수지로서는 특별히 한정되지 않지만, 아크릴레이트 수지, 에폭시 수지, 페놀 수지, 우레탄 수지, 실리콘 수지 등이 경화된 것인 것이 바람직하다.
보다 구체적인 열경화성 수지로서는 비스페놀 A형 에폭시 수지, 브로민화 에폭시 수지, 비스페놀 F형 에폭시 수지, 노볼락형 에폭시 수지, 지환식 에폭시 수지, 글리시딜아민형 에폭시 수지, 1,6-헥산디올디글리시딜에테르 등의 글리시딜에테르형 에폭시 수지, 복소환식 에폭시 수지, 아미노페놀형 에폭시 수지 등을 예로 들 수 있다.
이들 열경화성 수지는 단독으로 사용되어도 되고, 병용되어도 된다.
또한, 경화 전의 열경화성 수지의 경화 온도는 후술하는 저융점 금속의 융점보다 10℃ 이상 높은 것이 바람직하다. 또한, 열경화 온도의 상한은 200℃인 것이 바람직하다.
열경화성 수지의 경화 온도가 상기 온도 미만인 경우, 저융점 금속이 연화되기 전에, 열경화성 수지가 경화되어 버리고, 저융점 금속과 금속 핀이 합금을 형성하기 어려워진다.
또한, 열경화성 수지의 경화 온도는 160∼180℃인 것이 바람직하다.
또한, 금속 분말은 저융점 금속과, 상기 저융점 금속의 융점보다 높은 융점을 가지는 고융점 금속을 포함한다.
금속 분말은 저융점 금속과 고융점 금속을 포함하면, 특별히 한정되지 않지만, 예를 들면 저융점 금속 입자 및 고융점 금속 입자의 혼합물로 이루어져 있어도 되고, 저융점 금속과 고융점 금속이 일체로 된 입자로 되어 있어도 되고, 저융점 금속 입자, 고융점 금속 입자 및 저융점 금속과 고융점 금속이 일체로 된 입자의 혼합물로 이루어져 있어도 된다.
금속 분말이 고융점 금속을 포함하면, 도전성 페이스트의 도전성을 향상시킬 수 있다.
금속 분말이 저융점 금속을 포함하면, 도전성 페이스트를 가열할 때, 저융점 금속이 연화되고, 도전성 페이스트의 점도가 일단 저하된다. 그 후, 도전성 페이스트의 열경화성 수지가 경화되고, 도전성 페이스트의 경화물로 된다.
패키지 기판(10)을 제조할 때, 저융점 금속을 사용하면, 도전성 페이스트가 가열되어 점도가 일단 저하될 때, 도전성 페이스트가 금속 핀에 간극없이 접촉하게 된다. 그 후, 도전성 페이스트는 경화되므로, 금속 핀(50)이 강고하게 고정된다.
즉, 금속 분말이 저융점 금속을 포함하는 패키지 기판에서는, 금속 핀(50)이 전극(30) 위에 강고하게 고정되어 세워져 설치되게 된다.
또한, 도전성 페이스트가 저융점 금속을 포함하면, 도전성 페이스트가 경화될 때 금속 핀(50)과 저융점 금속의 합금을 형성한다. 그러므로, 금속 핀(50)이 전극(30) 위에 강고하게 고정되고, 또한 도전성 페이스트의 도전성을 향상시킬 수 있다.
또한, 이와 같은 합금은 내열성이 우수하므로, 패키지 기판의 내열성도 향상시킬 수 있다.
이와 같이 합금이 존재하는 경우에 대하여, 이하에 도면을 참조하여 설명한다.
도 4는, 본 발명의 패키지 기판에 있어서의 전극, 도전성 페이스트의 경화물 및 금속 핀의 관계의 일례를 모식적으로 나타내는 확대 단면도이다.
도 4에 나타낸 바와 같이, 패키지 기판(10)에서는, 도전성 페이스트의 경화물(40)과 금속 핀(50) 사이에, 저융점 금속과 금속 핀(50)의 합금(70)이 존재하고 있다.
즉, 도전성 페이스트의 일부와 금속 핀(50) 중 적어도 일부가 일체화되어 있게 된다. 그러므로, 패키지 기판(10)에서는, 금속 핀(50)이 전극(30) 위에 강고하게 고정되어 세워져 설치되어 있다.
그리고, 합금(70)에는 고융점 금속 유래의 원소가 포함되어 있어도 된다.
도전성 페이스트의 경화물(40)과 금속 핀(50) 사이에, 합금(70)이 존재하고 있는지의 여부는, 에너지 분산형 X선 분석(EDS)에 의해 확인할 수 있다.
EDS의 조건으로서는, 주사형 전자 현미경(니혼 덴시 가부시키가이샤 제조, 형번: JSM-7800F)에 장착되어 있는 에너지 분산형 분광기(니혼 덴시 가부시키가이샤 제조, 형번: JED-2300)를 사용하고, 가속 전압: 3∼15kV, 3000배로 관찰하는 조건을 예로 들 수 있다.
패키지 기판(10)에서는, 저융점 금속의 융점은 180℃ 이하인 것이 바람직하고, 60∼180℃인 것이 보다 바람직하고, 120∼145℃인 것이 더욱 바람직하다.
저융점 금속의 융점이 180℃를 초과하면, 도전성 페이스트를 가열했을 때, 도전성 페이스트의 점도가 일단 저하되기 전에 열경화성 수지의 경화가 시작되거나, 도전성 페이스트의 점도가 저하되는 온도 범위가 좁아지거나 하기 쉬워진다.
그러므로, 패키지 기판(10)에 있어서, 금속 핀(50)이 전극(30) 위에 강고하게 고정되기 어려워진다.
그리고, 저융점 금속의 융점이 60℃ 미만이면, 도전성 페이스트의 점도가 저하되는 온도가 지나치게 낮으므로, 금속 핀(50)을 전극(30) 위에 고정할 때, 금속 핀(50)이 기울기 쉬워진다. 한편, 저융점 금속의 융점이 60℃ 이상이면, 패키지 기판(10)에 있어서 금속 핀(50)이 기울기 어려워진다.
패키지 기판(10)에서는, 저융점 금속은 인듐, 주석, 납 및 비스무트로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 것이 바람직하고, 주석인 것이 보다 바람직하다.
이들 금속은, 저융점 금속으로서 적합한 융점 및 도전성을 갖춘다.
패키지 기판(10)에서는, 고융점 금속의 융점은 800℃ 이상인 것이 바람직하고, 800∼1500℃인 것이 보다 바람직하고, 900∼1100℃인 것이 더욱 바람직하다.
또한, 고융점 금속은 구리, 은, 금, 니켈, 은 코팅 구리 및 은 코팅 구리 합금으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 것이 바람직하다.
이들 금속은 도전성이 우수하다. 그러므로, 패키지 기판(10)에 있어서 금속 핀(50)과 전극(30) 사이의 도전성을 향상시킬 수 있다.
패키지 기판(10)에 있어서, 금속 분말이 상기 저융점 금속 및 고융점 금속을 포함하는 경우, 도전성 페이스트의 경화물(40)과 금속 핀(50) 사이의 합금(70)은, 주석과 구리의 합금인 것이 바람직하다.
저융점 금속과 고융점 금속의 중량비는 특별히 한정되지 않지만, 저융점 금속:고융점 금속=80:20∼20:80인 것이 바람직하다.
고융점 금속의 중량에 대한 저융점 금속의 중량 비율이, 상기 범위보다 커지면 본 발명의 패키지 기판을 제조하는 경우에 있어서, 도전성 페이스트를 경화시킬 때, 일단 도전성 페이스트가 지나치게 부드러워져, 금속 핀이 기울기 쉬워진다.
고융점 금속의 중량에 대한 저융점 금속의 중량 비율이, 상기 범위보다 작아지면 본 발명의 패키지 기판을 제조하는 경우에 있어서 , 도전성 페이스트를 경화시킬 때, 저융점 금속이 적은 것에 기인하여, 저융점 금속과 금속 핀의 합금이 형성되기 어려워진다. 그 결과, 금속 핀의 고정이 약해지기 쉬워진다.
패키지 기판(10)에 있어서, 도전성 페이스트의 경화물(40) 중의 금속 분말의 함유량은, 80∼95 중량%인 것이 바람직하다.
도전성 페이스트의 경화물 중의 금속 분말의 함유량이 80 중량% 미만이면 패키지 기판의 저항값이 높아지기 쉽다.
도전성 페이스트의 경화물 중의 금속 분말의 함유량이 95 중량%를 초과하면 본 발명의 패키지 기판을 제조할 때, 도전성 페이스트의 점도가 높아져 인쇄성이 악화된다. 그 결과, 도전성 페이스트의 경화물의 인쇄 상태가 악화되기 쉽다.
그리고, 패키지 기판(10)에서는, 기재(20)의 재료는 특별히 한정되지 않고 에폭시 수지, BT 레진(비스말레이미드 트리아진), 폴리이미드, 불소 수지, 폴리페닐렌에테르, 액정 폴리머, 페놀 수지, 세라믹 등이어도 된다.
또한, 패키지 기판(10)에서는, 전극(30)의 재료는 특별히 한정되지 않고 구리, 주석, 니켈, 알루미늄, 금, 은 등이어도 된다.
패키지 기판(10)의 크기는 세로 10∼30㎜, 가로 10∼50㎜의 대략 직사각형인 것이 바람직하다.
그리고, 본 발명의 패키지 기판에는, 필요에 따라서 땜납볼이 배치되어 있어도 된다.
즉, 본 발명의 패키지 기판에서는, 금속 분말 및 열경화성 수지를 포함하는 도전성 페이스트의 경화물을 통하여 세워 설치된 금속 핀, 땜납볼이 혼재하고 있어도 된다.
다음에, 이와 같은 본 발명의 패키지 기판의 제조 방법을 이하의 2가지 예를 들어 설명한다.
(본 발명의 패키지 기판의 제조 방법의 제1 예)
본 발명의 패키지 기판의 제조 방법의 제1 예는,
(1) 전극이 표면에 배치된 기재를 준비하는 기재 준비 공정과,
(2) 상기 전극 위에, 금속 분말 및 열경화성 수지를 포함하는 도전성 페이스트를 인쇄하는 인쇄 공정과,
(3) 상기 도전성 페이스트 위에 금속 핀을 배치하는 금속 핀 배치 공정과,
(4) 상기 도전성 페이스트를 가열하는 것에 의해, 상기 도전성 페이스트를 연화시키고 나서 경화시켜 상기 도전성 페이스트의 경화물로 하고, 상기 도전성 페이스트의 경화물을 통하여, 상기 금속 핀을 상기 전극 위에 세워 설치하는 금속 핀 입설 공정을 포함하는 것을 특징으로 한다.
각 공정에 대하여 이하에 도면을 참조하여 설명한다.
도 5는, 본 발명의 패키지 기판의 제조 방법의 공정에 포함되는 기재 준비 공정을 모식적으로 나타내는 모식도이다.
도 6은, 본 발명의 패키지 기판의 제조 방법의 공정에 포함되는 인쇄 공정을 모식적으로 나타내는 모식도이다.
도 7은, 본 발명의 패키지 기판의 제조 방법의 공정에 포함되는 금속 핀 배치 공정을 모식적으로 나타내는 모식도이다.
도 8의 (a) 및 도 8의 (b)는, 본 발명의 패키지 기판의 제조 방법의 공정에 포함되는 금속 핀 입설 공정을 모식적으로 나타내는 모식도이다.
(1) 기재 준비 공정
도 5에 나타낸 바와 같이, 먼저, 전극(30)이 표면(21)에 배치된 기재(20)를 준비한다.
기재(20) 및 전극(30)의 바람직한 재료는, 상기 본 발명의 패키지 기판의 설명에서 기재한 바와 같이므로, 여기에서의 기재는 생략한다.
그리고, 전극이 표면에 배치된 기재는 공지의 방법에 의해 제작할 수 있다.
(2) 인쇄 공정
(2-1) 도전성 페이스트의 준비
본 공정에서는, 먼저 도전성 페이스트를 제작한다.
도전성 페이스트는 금속 분말과, 열경화성 수지를 혼합하는 것에 의해 제조할 수 있다.
제작하는 도전성 페이스트에 있어서, 금속 분말과 열경화성 수지의 중량비는 특별히 한정되지 않지만, 열경화성 수지:금속 분말=20:80∼5:95인 것이 바람직하다.
또한, 제작하는 도전성 페이스트에 있어서, 금속 분말로서 저융점 금속 및 고융점 금속을 사용한다.
도전성 페이스트에 포함되는 열경화성 수지, 저융점 금속 및 고융점 금속이 바람직한 재료 및 성질은, 상기 본 발명의 패키지 기판의 설명에서 기재한 바와 같으므로, 여기에서의 기재는 생략한다.
또한, 도전성 페이스트를 제작할 때, 금속 분말 및 열경화성 수지 이외에, 경화제, 플럭스, 경화 촉매, 소포제, 레벨링제, 유기 용제, 무기 필러 등을 혼합해도 된다.
경화제로서는 2-페닐-4,5-디히드록시메틸이미다졸, 2-페닐이미다졸, 2-운데실이미다졸, 2-헵타데실이미다졸, 2-에틸이미다졸, 2-페닐이미다졸, 2-에틸-4-메틸이미다졸, 1-시아노에틸-2-운데실이미다졸, 1-시아노에틸-2-운데실이미다졸륨트리멜리테이트 등을 들 수 있다.
플럭스로서는 염화아연, 락트산, 구연산, 올레산, 스테아르산, 글루타민산, 벤조산, 옥살산, 글루타민산 염산염, 아닐린 염산염, 브로민화세틸피리딘, 요소, 히드록시에틸라우릴아민, 폴리에틸렌글리콜라우릴아민, 올레일프로필렌디아민, 트리에탄올아민, 글리세린, 히드라진, 로진 등을 예로 들 수 있다.
(2-2) 도전성 페이스트의 인쇄
다음에, 도 6에 나타낸 바와 같이, 금속 분말(46) 및 열경화성 수지(47)를 포함하는 도전성 페이스트(45)를 인쇄한다.
도전성 페이스트(45)의 인쇄 방법으로서는 특별히 한정되지 않지만, 스크린 인쇄 등의 공지의 방법으로 행할 수 있다.
(3) 금속 핀 배치 공정
다음에, 도 7에 나타낸 바와 같이, 도전성 페이스트(45) 위에 금속 핀(50)을 배치한다.
금속 핀(50)은 300∼400핀/1패키지의 밀도로 되도록 배치하는 것이 바람직하다.
이와 같이, 금속 핀(50)을 밀집시키는 것에 의해, 제조하는 패키지 기판을 작게 할 수 있다. 또한, 제조한 패키지 기판을 적층한 PoP도 작게 할 수 있다.
금속 핀(50)의 바람직한 형상, 재료는, 상기 본 발명의 패키지 기판의 설명에서 기재한 바와 같으므로, 여기에서의 기재는 생략한다.
(4) 금속 핀 입설 공정
다음에, 도 8의 (a)에 나타낸 바와 같이, 도전성 페이스트(45)를 가열하는 것에 의해, 도전성 페이스트(45)를 연화시키고 나서 경화시켜 도전성 페이스트의 경화물(40)로 한다. 이에 의해, 도 8(b)에 나타낸 바와 같이, 도전성 페이스트의 경화물(40)을 통하여, 금속 핀(50)을 전극(30) 위에 세워 설치할 수 있다.
도전성 페이스트(45)를 사용하여 금속 핀(50)을 전극(30)에 고정하는 경우에는, 땜납을 사용하는 경우와 비교하여 금속 핀(50)이 기울기 어렵다.
이 원리를, 땜납을 사용하여 금속 핀을 전극에 고정하는 경우와 비교하여 설명한다.
도 9의 (a) 및 도 9의 (b)는, 땜납을 사용하여 패키지 기판의 표면에 배치된 전극에, 금속 핀을 세워 설치하는 방법의 일례를 모식적으로 나타내는 모식도이다.
도 9의 (a)에 나타낸 바와 같이, 금속 핀(150)을 전극(130) 위에 세워 설치하기 위하여, 땜납(161)을 사용하는 경우, 먼저 전극(130) 위에 땜납(161)을 배치하고, 그 위에 금속 핀(150)을 배치한다.
다음에, 도 9의 (b)에 나타낸 바와 같이, 땜납(161)을 가열하여 용융시키고, 그 후, 땜납(161)을 냉각하여 고화시키는 것에 의해 금속 핀(150)을 전극(130)에 고정하게 된다.
이와 같이, 땜납(161)을 사용하여 금속 핀(150)을 전극(130)에 고정하는 경우, 도 9의 (b)에 나타낸 바와 같이, 땜납(161)을 용융시킬 때, 땜납(161)의 점도가 지나치게 저하되거나, 땜납(161)의 표면 장력이 변화되는 것에 의해 금속 핀(150)이 기울기 쉬워진다. 이와 같이 금속 핀(150)이 기운 상태에서 땜납(161)은 냉각되어 고화되므로, 금속 핀(150)이 기운 상태에서 금속 핀(150)은 전극(130)에 고정되기 쉬워진다.
한편, 도 8의 (a) 및 도 8의 (b)에 나타낸 바와 같이, 도전성 페이스트(45)를 사용하여 금속 핀(50)을 전극(30)에 세워 설치하는 경우에는, 도전성 페이스트(45)는 열경화성 수지(47)를 포함하므로, 가열에 의해 경화된다. 그러므로, 도전성 페이스트(45)를 사용하여 금속 핀(50)을 전극(30)에 고정하는 경우에는, 땜납을 사용하는 경우와 비교하여 금속 핀(50)이 기울기 어렵다.
또한, 금속 핀 입설 공정에서의 도전성 페이스트(45)의 가열 온도는, 저융점 금속의 융점보다 10℃ 이상 높은 온도인 것이 바람직하다. 또한, 가열 온도의 상한은 200℃인 것이 보다 바람직하다.
가열 온도가 저융점 금속의 융점보다 10℃ 높은 온도 미만이면, 저융점 금속이 연화되기 전에, 열경화성 수지(47)가 경화되어 버리고, 저융점 금속과 금속 핀(50)이 합금을 형성하기 어려워진다.
가열 온도가 200℃를 초과하면, 도전성 페이스트(45)의 경화물에 포함되는 금속 분말이나, 경화한 열경화성 수지 및 금속 핀이 열화되기 쉬워진다.
또한, 도전성 페이스트(45)는 저융점 금속과 고융점 금속을 포함하므로, 도전성 페이스트(45)를 가열할 때, 저융점 금속이 연화되고, 도전성 페이스트(45)의 점도가 일단 저하된다. 이 때, 도전성 페이스트(45)가 금속 핀(50)에 간극없이 접촉하게 된다.
그 후, 도전성 페이스트(45)는 경화되므로, 금속 핀(50)이 강고하게 고정된다.
즉, 금속 분말이 저융점 금속을 포함하므로, 금속 핀(50)을 전극(30)에 강고하게 고정할 수 있다.
그리고, 도전성 페이스트(45)의 점도가 일단 저하될 때의, 점도의 극소값은 40∼200Pa·s인 것이 바람직하고, 60∼180Pa·s인 것이 보다 바람직하다.
또한, 금속 분말이 저융점 금속을 포함하므로, 도전성 페이스트(45)가 경화될 때, 저융점 금속은 금속 핀(50)과의 합금을 형성한다. 그러므로, 금속 핀(50)이 전극(30) 위에 강고하게 고정되고, 또한 도전성 페이스트의 경화물(40)의 도전성을 향상시킬 수 있다.
또한, 이와 같은 합금은 내열성이 우수하므로, 제조되는 패키지 기판의 내열성도 향상시킬 수 있다.
본 명세서에서의 「점도」란, 레오미터(형번: MCR302, 제조원: Anton Parr사)를 이용하여 이하의 조건으로 측정한 점도를 의미한다.
승온 속도: 5℃/min
측정 지그: PP25
흔들림각 γ: 0.1%
주파수 f: 1Hz
온도: 25∼200℃
이상의 공정을 경과하여, 본 발명의 패키지 기판을 제조할 수 있다.
(본 발명의 패키지 기판의 제조 방법의 제2 예)
본 발명의 패키지 기판의 제조 방법의 제2 예는,
(1) 전극이 표면에 배치된 기재를 준비하는 기재 준비 공정과,
(2) 금속 핀의 단부에, 금속 분말 및 열경화성 수지를 포함하는 도전성 페이스트를 부착시키는 도전성 페이스트 부착 공정과,
(3) 전극 위에, 도전성 페이스트를 접촉시켜 금속 핀을 배치하는 금속 핀 배치 공정과,
(4) 도전성 페이스트를 가열하는 것에 의해, 도전성 페이스트를 연화시키고 나서 경화시켜 도전성 페이스트의 경화물로 하고, 도전성 페이스트의 경화물을 통하여, 금속 핀을 전극 위에 세워 설치하는 금속 핀 입설 공정을 포함하는 것을 특징으로 한다.
즉, 본 발명의 패키지 기판의 제조 방법의 제2 예는, 상기 본 발명의 패키지 기판의 제조 방법의 제1 예의 (2) 인쇄 공정 및 (3) 금속 핀 배치 공정을 이하의, (2') 도전성 페이스트 부착 공정 및 (3') 금속 핀 배치 공정에 치환한 패키지 기판의 제조 방법이다.
도 10은, 본 발명의 패키지 기판의 제조 방법의 공정에 포함되는 도전성 페이스트 부착 공정을 모식적으로 나타내는 모식도이다.
도 11은, 본 발명의 패키지 기판의 제조 방법의 공정에 포함되는 금속 핀 배치 공정을 모식적으로 나타내는 모식도이다.
(2') 도전성 페이스트 부착 공정
먼저, 상기 「(2-1) 도전성 페이스트의 준비」에 기재한 것 같이, 금속 분말 및 열경화성 수지를 포함하는 도전성 페이스트를 제작한다.
다음에, 본 공정에서는 도 10에 나타낸 바와 같이, 금속 핀(50)의 단부(51)에, 금속 분말(46) 및 열경화성 수지(47)를 포함하는 도전성 페이스트(45)를 부착시킨다.
금속 핀(50)의 단부(51)에 도전성 페이스트(45)를 부착시키는 방법은 특별히 한정되지 않고, 예를 들면 딥법에서 부착시켜도 된다.
금속 핀(50)의 바람직한 형상, 재료 등 및 도전성 페이스트(45)가 바람직한 조성은 상기한 바와 같으므로, 여기에서의 기재는 생략한다.
(3') 금속 핀 배치 공정
본 공정에서는 도 11에 나타낸 바와 같이, 전극(30) 위에, 금속 핀(50)의 단부(51)에 부착된 도전성 페이스트(45)를 접촉시켜 금속 핀(50)을 배치한다. 금속 핀(50)이 바람직한 밀도는 상기한 바와 같으므로, 여기에서의 기재는 생략한다.
[실시예]
이하에 본 발명을 보다 구체적으로 설명하는 실시예를 나타내지만, 본 발명은 이들 실시예에 한정되는 것은 아니다.
(실시예 1)
(1) 기재 준비 공정
구리로 이루어지는 전극이 표면에 배치된 에폭시 수지로 이루어지는 기판을 준비하였다.
(2) 인쇄 공정
(2-1) 도전성 페이스트의 준비
표 1에 나타내는 비율로 원재료를 배합하고, 플래니터리 믹서를 이용하여 500rpm으로 30분 교반하고, 도전성 페이스트를 제작하였다.
[표 1]
Figure 112021122321817-pat00001
표 1 중, 원재료의 수치는 중량부를 의미한다.
표 1 중, 은 코팅 구리 분말은, 평균 입자 직경이 2㎛이고, 은의 융점이 962℃, 구리의 융점이 1085℃이다.
표 1 중, 은 분말은, 평균 입자 직경이 5㎛이고, 융점이 962℃이다.
표 1 중, Sn 42% -Bi 58% 합금은, 평균 입자 직경이 10㎛이고, 융점이 139℃이다.
표 1 중, Sn 80% -Bi 20% 합금은, 평균 입자 직경이 5㎛이고, 융점이 139℃이다.
(2-2) 도전성 페이스트의 인쇄
얻어진 도전성 페이스트를, 구멍 직경 100㎛, 두께 60㎛의 개구부를 복수 가지는 메탈 마스크를 사용하여 인쇄하였다.
(3) 금속 핀 배치 공정
다음에, 도전성 페이스트 위에 직경 150㎛, 높이 200㎛의 대략 원기둥형의 구리로 이루어지는 금속 핀을 배치하였다.
(4) 금속 핀 입설 공정
다음에, 도전성 페이스트를, 180℃에서 1시간 가열하는 것에 의해 도전성 페이스트를 연화시키고 나서 경화시켜 도전성 페이스트의 경화물로 하였다.
이에 의해 도전성 페이스트의 경화물을 통하여 금속 핀을 상기 전극 위에 세워 설치하였다.
이상의 공정을 경과하여, 실시예 1에 관한 패키지 기판을 제조하였다.
(실시예 2) 및 (실시예 3), 및 (비교예 1)
도전성 페이스트의 원재료를 표 1에 나타내는 배합으로 변경한 것 이외는 실시예 1과 동일하게, 실시예 2 및 실시예 3, 및 비교예 1에 관한 패키지 기판을 제조하였다.
(인쇄성의 평가)
실시예 1∼실시예 3 및 비교예 1에 관한 패키지 기판을 제조할 때의 「(2-2) 도전성 페이스트의 인쇄」에 있어서, 도전성 페이스트가 인쇄된 개소의 개수를 육안에 의해 카운트하고, 인쇄성을 평가하였다.
평가 기준은 이하와 같다. 그리고, 전사율(轉寫率)(%)은, 도전성 페이스트가 메탈 마스크의 개구부를 통하여 기판에 전사된 개소의 수/메탈 마스크의 개구부의 전체 수×100으로 산출한다.
평가 결과를 표 2에 나타낸다.
○: 전사율 100%
△: 전사율 100% 미만 ∼80%
×: 전사율 80% 미만
[표 2]
Figure 112021122321817-pat00002
(도전성 페이스트의 경화물과 금속 핀의 경계의 관찰)
제조된 실시예 1에 관한 패키지 기판으로부터, 도전성 페이스트의 경화물과 금속 핀의 경계가 포함되도록 도전성 페이스트의 경화물 및 금속 핀을 취출하였다.
도전성 페이스트의 경화물과 금속 핀의 경계가 절단면에 나타나도록, 도전성 페이스트의 경화물 및 금속 핀을 절단하고, 주사형 전자 현미경(SEM)을 이용하여 관찰하고, 절단면에 있어서의 주석, 비스무트, 구리, 은을 EDS에 의해 더 원소 분석하고 이들의 분포를 매핑하였다. 결과를 도 12의 (a)∼도 12의 (e)에 나타낸다.
도 12의 (a)는 실시예 1에 관한 패키지 기판의 도전성 페이스트의 경화물과 금속 핀의 경계의 SEM 사진이다.
도 12의 (b)는 실시예 1에 관한 패키지 기판의 도전성 페이스트의 경화물과 금속 핀의 경계에서의 주석의 분포를 나타내는 매핑 화상이다.
도 12의 (c)는 실시예 1에 관한 패키지 기판의 도전성 페이스트의 경화물과 금속 핀의 경계에서의 비스무트의 분포를 나타내는 매핑 화상이다.
도 12의 (d)는 실시예 1에 관한 패키지 기판의 도전성 페이스트의 경화물과 금속 핀의 경계에서의 구리의 분포를 나타내는 매핑 화상이다.
도 12의 (e)는 실시예 1에 관한 패키지 기판의 도전성 페이스트의 경화물과 금속 핀의 경계에서의 은의 분포를 나타내는 매핑 화상이다.
도 12의 (a)∼도 12의 (e)에 있어서, 도면부호 "40"으로 나타내는 부분이 도전성 페이스트의 경화물 부분이고, 도면부호 "50"으로 나타내는 부분이 금속 핀 부분이다.
도 12의 (b)∼도 12의 (e)에 있어서, 도면부호 "46b", "46c", "46d" 및 도면부호 "46e"로 나타내는 부분은 각각, 주석, 비스무트, 구리 및 은이 분포되어 있는 부분이다.
도 12의 (b) 및 도 12의 (d)에 있어서, 도면부호 "70"으로 나타내는 부분은 주석과 구리의 합금이다.
도 12의 (b) 및 도 12의 (d)에 나타낸 바와 같이, 도전성 페이스트의 경화물과 금속 핀 사이에는, 주석과 구리의 합금이 존재하였다. 즉, 도전성 페이스트의 경화물의 일부와 금속 핀의 일부가 일체화되어 있었다.
따라서, 실시예 1의 패키지 기판에서는, 금속 핀은 전극 위에 강고하게 고정되어 있었다.
(금속 핀의 기울기 관찰)
제조된 실시예 1∼실시예 3, 및 비교예 1에 관한 패키지 기판의 금속 핀의 기울기를 육안에 의해 관찰하고 평가하였다.
평가 결과는 이하와 같다. 결과를 표 3에 나타낸다.
◎ : 금속 핀이 기울어 있는 비율이 5% 미만이었음
○ : 금속 핀이 기울어 있는 비율이 5∼10%이었음
× : 금속 핀이 기울어 있는 비율이 10%를 넘고 있었음
[표 3]
Figure 112021122321817-pat00003
이들 결과로부터, 실시예 1∼실시예 3에 관한 패키지 기판에서는, 금속 핀에 기울기가 적고, 패키지 기판을 적층하는 데에 적합하는 것이 판명되었다.
1, 101 : PoP
10, 110 : 패키지 기판
20, 120 : 기재
21, 121 : 기재의 표면
30, 31, 130, 131 : 전극
40 : 도전성 페이스트의 경화물
45 : 도전성 페이스트
46 : 금속 분말
47 : 열경화성 수지
50, 150 : 금속 핀
51 : 금속 핀의 단부
70 : 합금
160 : 땜납볼
161 : 땜납

Claims (9)

  1. 기재(基材)와 상기 기재의 표면에 배치된 전극을 포함하고, 상기 전극 위에는, 금속 분말 및 열경화성 수지를 포함하는 도전성 페이스트의 경화물을 통하여 금속 핀이 세워져 설치되어 있고, 상기 금속 분말은, 저융점 금속과, 상기 저융점 금속의 융점보다 높은 융점을 가지는 고융점 금속을 포함하며, 상기 저융점 금속과 고융점 금속의 중량비는 저융점 금속:고융점 금속=80:20∼20:80인, 패키지 기판의 제조 방법으로서,
    전극이 표면에 배치된 기재를 준비하는 기재 준비 공정;
    상기 전극 위에, 금속 분말 및 열경화성 수지를 포함하는 도전성 페이스트를 인쇄하는 인쇄 공정;
    상기 도전성 페이스트 위에 금속 핀을 배치하는 금속 핀 배치 공정; 및
    상기 도전성 페이스트를 가열하는 것에 의해, 상기 도전성 페이스트를 연화시키고 나서 경화시켜 상기 도전성 페이스트의 경화물로 하고, 상기 도전성 페이스트의 경화물을 통하여, 상기 금속 핀을 상기 전극 위에 세워 설치하는 금속 핀 입설(立設) 공정을 포함하고,
    상기 금속 분말은, 저융점 금속과, 상기 저융점 금속의 융점보다 높은 융점을 가지는 고융점 금속을 포함하며,
    상기 저융점 금속과 고융점 금속의 중량비는 저융점 금속:고융점 금속=80:20∼20:80이고,
    상기 금속 핀 입설 공정에서, 상기 도전성 페이스트의 경화물과 상기 금속 핀 사이에, 상기 저융점 금속과 상기 금속 핀의 합금이 형성되도록 상기 도전성 페이스트를 가열하며,
    상기 도전성 페이스트의 연화 시에 있어서 점도의 극소값이 40∼200Pa·s인, 패키지 기판의 제조 방법.
  2. 기재와 상기 기재의 표면에 배치된 전극을 포함하고, 상기 전극 위에는, 금속 분말 및 열경화성 수지를 포함하는 도전성 페이스트의 경화물을 통하여 금속 핀이 세워져 설치되어 있고, 상기 금속 분말은, 저융점 금속과, 상기 저융점 금속의 융점보다 높은 융점을 가지는 고융점 금속을 포함하며, 상기 저융점 금속과 고융점 금속의 중량비는 저융점 금속:고융점 금속=80:20∼20:80인, 패키지 기판의 제조 방법으로서,
    전극이 표면에 배치된 기재를 준비하는 기재 준비 공정;
    금속 핀의 단부(端部)에, 금속 분말 및 열경화성 수지를 포함하는 도전성 페이스트를 부착시키는 도전성 페이스트 부착 공정;
    상기 전극 위에, 상기 도전성 페이스트를 접촉시켜 상기 금속 핀을 배치하는 금속 핀 배치 공정; 및
    상기 도전성 페이스트를 가열하는 것에 의해, 상기 도전성 페이스트를 연화시키고 나서 경화시켜 상기 도전성 페이스트의 경화물로 하고, 상기 도전성 페이스트의 경화물을 통하여, 상기 금속 핀을 상기 전극 위에 세워 설치하는 금속 핀 입설 공정을 포함하고,
    상기 금속 분말은, 저융점 금속과, 상기 저융점 금속의 융점보다 높은 융점을 가지는 고융점 금속을 포함하며,
    상기 저융점 금속과 고융점 금속의 중량비는 저융점 금속:고융점 금속=80:20∼20:80이고,
    상기 금속 핀 입설 공정에서, 상기 도전성 페이스트의 경화물과 상기 금속 핀 사이에, 상기 저융점 금속과 상기 금속 핀의 합금이 형성되도록 상기 도전성 페이스트를 가열하며,
    상기 도전성 페이스트의 연화 시에 있어서 점도의 극소값이 40∼200Pa·s인, 패키지 기판의 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220005723A (ko) * 2020-07-07 2022-01-14 주식회사 프로텍 마스크를 이용하는 구리 필러 기판 본딩 방법
KR20220005724A (ko) * 2020-07-07 2022-01-14 주식회사 프로텍 가압식 구리 필러 기판 본딩 방법
JPWO2022138681A1 (ko) * 2020-12-25 2022-06-30
CN113889293A (zh) * 2021-09-24 2022-01-04 暄泰电子(苏州)有限公司 一种用于电子元件的导电膏

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044606A (ja) * 1999-08-02 2001-02-16 Hitachi Ltd 半導体パッケージの実装構造体およびその実装方法並びにそのリワーク方法
JP2004277444A (ja) * 2003-03-12 2004-10-07 Ricoh Co Ltd 導電性接着剤
JP2014003182A (ja) * 2012-06-19 2014-01-09 Fuji Electric Co Ltd 接合方法及び接合部材
JP2015167193A (ja) * 2014-03-04 2015-09-24 アルファーデザイン株式会社 金属微粉末ペーストを用いた接合方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1223612A4 (en) * 2000-05-12 2005-06-29 Matsushita Electric Ind Co Ltd PCB FOR SEMICONDUCTOR COMPONENTS, THEIR MANUFACTURING METHOD AND MANUFACTURING OF THE FITTING PLANT FOR THE PCB
JP2002134653A (ja) 2000-10-23 2002-05-10 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
JP2007019360A (ja) * 2005-07-11 2007-01-25 Fuji Electric Holdings Co Ltd 電子部品の実装方法
KR101056558B1 (ko) * 2006-08-28 2011-08-11 가부시키가이샤 무라타 세이사쿠쇼 도전성 접합재료 및 전자장치
JP2012160693A (ja) 2011-01-11 2012-08-23 Kyocera Corp 積層型半導体パッケージおよび積層型半導体装置
JPWO2013035655A1 (ja) 2011-09-09 2015-03-23 株式会社村田製作所 モジュール基板
JPWO2013118455A1 (ja) 2012-02-08 2015-05-11 パナソニックIpマネジメント株式会社 抵抗形成基板とその製造方法
JP5594324B2 (ja) * 2012-06-22 2014-09-24 株式会社村田製作所 電子部品モジュールの製造方法
JP2016048728A (ja) 2014-08-27 2016-04-07 株式会社村田製作所 導電性ポスト、及び、導電性ポストを用いた積層基板の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044606A (ja) * 1999-08-02 2001-02-16 Hitachi Ltd 半導体パッケージの実装構造体およびその実装方法並びにそのリワーク方法
JP2004277444A (ja) * 2003-03-12 2004-10-07 Ricoh Co Ltd 導電性接着剤
JP2014003182A (ja) * 2012-06-19 2014-01-09 Fuji Electric Co Ltd 接合方法及び接合部材
JP2015167193A (ja) * 2014-03-04 2015-09-24 アルファーデザイン株式会社 金属微粉末ペーストを用いた接合方法

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