KR102302596B1 - 이진 cmos 이미지 센서, 이의 동작 방법, 및 이를 포함하는 이미지 처리 장치 - Google Patents

이진 cmos 이미지 센서, 이의 동작 방법, 및 이를 포함하는 이미지 처리 장치 Download PDF

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Abstract

본 발명의 실시 예에 따른 이진(binary) CMOS 이미지 센서는 복수의 서브-픽셀들을 포함하는 픽셀을 포함하는 픽셀 어레이와, 상기 픽셀로부터 출력된 픽셀 신호를 리드아웃하는 리드아웃 회로를 포함하며, 상기 리드아웃 회로는 상기 서브-픽셀들 중에서 입사광에 반응하여 활성화된 서브-픽셀들로부터 출력된 서브-픽셀 신호들에 상응하는 상기 픽셀 신호를 기준 신호를 이용하여 양자화한다. 상기 복수의 서브-픽셀들 각각의 저항값은 상기 입사광에 응답하여 생성된 광자들의 수에 기초하여 결정된다.

Description

이진 CMOS 이미지 센서, 이의 동작 방법, 및 이를 포함하는 이미지 처리 장치{BINARY CMOS IMAGE SENSOR, METHOD THEREOF, AND IMAGE PROCESSING DEVICE HAVING THE BINARY CMOS IMAGE SENSOR}
본 발명의 개념에 따른 실시 예는 이진 CMOS(binary complementary metal-oxide-semiconductor(CMOS)) 이미지 센서에 관한 것으로, 특히 광-전도성 제어 (photo-conductivity control)를 이용하거나 또는 광-전 변환 영역을 포함하는 불휘발성 메모리를 이용한 이진 CMOS 이미지 센서, 이의 동작 방법, 및 이를 포함하는 이미지 처리 장치에 관한 것이다.
이미지 센서는 광학 이미지를 전기 신호로 변환하는 장치이다. 상기 이미지 센서는 CCD(charged coupled device) 이미지 센서와 CMOS 이미지 센서로 분류된다.
종래의 4-트랜지스터 액티브 CMOS 이미지 센서는 아날로그 이미지 센서로서 광-전 변환 소자, 예컨대 포토다이오드(photodiode)에서 생성된 전자들의 양에 비례하는 신호를 생성한다.
종래의 4-트랜지스터 액티브 CMOS 이미지 센서는 상기 전자들을 생성하기 위해 진 집적 시간(long integration time)을 필요로 하고, 열 잡음(thermal noise), 즉 kTC를 억제하기 위해 상기 4-트랜지스터의 동작을 적절히 제어해야 한다.
본 발명이 이루고자 하는 기술적인 과제는 광-전도성 제어(photo-conductivity control)를 이용하는 새로운 구조를 갖는 이진 CMOS 이미지 센서, 이의 동작 방법, 및 이를 포함하는 이미지 처리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적인 과제는 광-전 변환 영역을 포함하는 불휘발성 메모리를 이용한 이진 CMOS 이미지 센서, 이의 동작 방법, 및 이를 포함하는 이미지 처리 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 이진(binary) CMOS 이미지 센서는 복수의 서브-픽셀들을 포함하는 픽셀을 포함하는 픽셀 어레이와, 상기 픽셀로부터 출력된 픽셀 신호를 리드아웃하는 리드아웃 회로를 포함하며, 상기 리드아웃 회로는 상기 서브-픽셀들 중에서 입사광에 반응하여 활성화된 서브-픽셀들로부터 출력된 서브-픽셀 신호들에 상응하는 상기 픽셀 신호를 기준 신호를 이용하여 양자화한다.
상기 복수의 서브-픽셀들 각각의 저항값은 상기 입사광에 응답하여 생성된 광자들의 수에 기초하여 결정된다.
실시 예에 따라 상기 복수의 서브-픽셀들 각각은 에피택셜 레이어(epitaxial layer)와, 상기 에피택셜 레이어를 통과한 상기 입사광에 응답하여 광-전 변환 동작을 수행하는 광-전 변환 영역을 포함하는 불휘발성 메모리를 포함한다.
다른 실시 예에 따라, 상기 복수의 서브-픽셀들 각각은 에피택셜 레이어와, 상기 에피택셜 레이어를 통과한 상기 입사광에 응답하여 광-전 변환 동작을 수행하는 광-전 변환 영역을 포함하는 플로팅 게이트 트랜지스터를 포함한다.
또 다른 실시 예에 따라, 상기 복수의 서브-픽셀들 각각은 에피택셜 레이어와, 상기 에피택셜 레이어를 통과한 상기 입사광에 응답하여 광-전 변환 동작을 수행하는 광-전 변환 영역을 포함하는 NROM(nitride read only memory)을 포함한다.
또 다른 실시 예에 따라, 상기 복수의 서브-픽셀들 각각은 반도체 기판과, 상기 반도체 기판의 내부에 형성된 광-전도체(photo-conductor)와, 상기 반도체 기판의 내부에 형성된 소스 영역과, 상기 광-전도체의 내부에 형성된 드레인 영역과, 게이트 전압을 수신하는 게이트 전극을 포함한다.
상기 복수의 서브-픽셀들 각각은 상기 리드아웃 회로와 상기 소스 영역 사이에 접속된 제1접속 라인과, 상기 드레인 영역으로 드레인 전압을 공급하기 위한 제2접속 라인과, 상기 광-전도체로 프로그램 전압을 공급하기 위한 제3접속 라인을 더 포함한다.
본 발명의 실시 예에 따른 이미지 처리 장치는 상기 이진 CMOS 이미지 센서와, 상기 이진 CMOS 이미지 센서의 동작을 제어하는 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 이진 CMOS 이미지 센서의 동작 방법은 픽셀 어레이의 픽셀에 포함된 복수의 서브-픽셀들을 중에서 입사광에 반응하여 활성화된 서브-픽셀들로부터 출력된 서브-픽셀 신호들에 상응하는 픽셀 신호를 생성하는 단계와, 기준 신호를 이용하여 상기 픽셀 신호를 양자화하는 단계를 포함한다.
상기 픽셀은 플로팅 디퓨전 영역을 포함하지 않는다.
상기 복수의 서브-픽셀들 각각의 저항값은 상기 입사광에 응답하여 생성된 광자들의 수에 기초하여 결정된다.
본 발명의 실시 예에 따른 이진(binary) CMOS 이미지 센서는 서브-픽셀에서 생성된 광전자의 개수에 관계없이 양자화된 또는 디지털화된 픽셀 신호를 생성할 수 있는 효과가 있다.
본 발명의 실시 예에 따른 이진 CMOS 이미지 센서는 광-전 변환 기능을 수행할 수 있는 불휘발성 메모리로 구현될 수 있는 효과가 있다.
본 발명의 실시 예에 따른 이진 CMOS 이미지 센서는 리드아웃 시간을 줄일 수 있는 효과가 있다.
본 발명의 실시 예에 따른 이진 CMOS 이미지 센서는 집적 시간을 줄일 수 있는 효과가 있다.
본 발명의 실시 예에 따른 이진 CMOS 이미지 센서는 글로벌 셔터 구현에 용이한 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 서브-픽셀들을 갖는 픽셀을 포함하는 픽셀 어레이를 포함하는 CMOS 이미지 센서의 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 서브-픽셀들을 포함하는 도 1의 픽셀의 회로도이다.
도 3은 도 2에 도시된 서브-픽셀의 개략적인 구조를 나타낸다.
도 4는 도 3에 도시된 서브-픽셀의 작동에 관련된 신호들의 타이밍도이다.
도 5는 본 발명의 다른 실시 예에 따른 서브-픽셀들을 포함하는 도 1의 픽셀의 회로도이다.
도 6은 도 5에 도시된 서브-픽셀의 구조와 집적 작동을 설명하기 위한 개념도이다.
도 7은 도 5에 도시된 서브-픽셀의 구조와 리드 작동을 설명하기 위한 개념도이다.
도 8은 도 5에 도시된 서브-픽셀의 구조와 리셋 작동을 설명하기 위한 개념도이다.
도 9부터 도 14는 도 5에 도시된 서브-픽셀의 구조와 상기 서브-픽셀의 작동들을 설명하기 위한 개념도들이다.
도 15는 각각이 서브-픽셀들을 포함하는 픽셀들을 포함하는 도 1의 픽셀 어레이이다.
도 16은 도 15에 도시된 픽셀 어레이의 동작을 설명하기 위한 플로우차트이다.
도 17은 도 15에 도시된 픽셀 어레이의 동작을 설명하기 위한 타이밍 도이다.
도 18은 본 발명의 또 다른 실시 예에 따른 서브-픽셀의 구조이다.
도 19는 도 1에 도시된 CMOS 이미지 센서를 포함하는 이미지 처리 장치의 블록도이다.
도 20은 도 1에 도시된 CMOS 이미지 센서를 포함하는 이미지 처리 장치의 다른 블록도이다.
도 21은 도 1에 도시된 CMOS 이미지 센서를 포함하는 이미지 처리 장치의 또 다른 블록도이다.
도 22는 도 1에 도시된 CMOS 이미지 센서의 동작을 설명하기 위한 플로우차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 서브-픽셀들을 갖는 픽셀을 포함하는 픽셀 어레이를 포함하는 CMOS 이미지 센서의 블록도이다.
CMOS 이미지 센서(100)는 픽셀 어레이(110), 로우 드라이버(130), 및 리드아웃 회로(150)를 포함한다.
픽셀 어레이(110)는 복수의 픽셀들(113)을 포함하고, 복수의 픽셀들(113) 각각은 복수의 서브-픽셀들(115)을 포함한다.
픽셀들(113)의 집합(111)은 픽셀 어레이(110)에 포함되고, 각 픽셀(113)은 복수의 서브-픽셀들(115)을 포함한다.
복수의 서브-픽셀들(115) 각각은 입사광에 반응하여 활성화 또는 비활성화될 수 있다. 여기서, 활성화(activation)는 서브-픽셀(115)이 입사광에 응답하여 특정한 작동, 예컨대 광-전 변환 작동과 신호 전송 작동을 수행하는 것을 의미한다. 비활성화는 서브-픽셀(115)이 상기 입사광에 응답하여 상기 특정한 동작을 수행하지 않는 것을 의미한다.
픽셀(113)에 포함된 복수의 서브-픽셀들(115) 중에서 일부는 입사광에 응답하여 특정한 작동을 수행할 수 있고 서브-픽셀들(115) 중에서 나머지 일부는 상기 입사광에 응답하여 상기 특정한 작동을 수행하지 않을 수 있다.
각 픽셀(113)은 각 픽셀(113)에 포함된 서브-픽셀들(115) 중에서 입사광에 반응하여 활성화된 서브-픽셀들로부터 출력된 서브-픽셀 신호들에 상응하는 픽셀 신호를 생성할 수 있다.
로우 드라이버(130)는 픽셀 어레이(110), 픽셀(113), 및 서브 픽셀(115)의 동작을 제어할 수 있다.
리드아웃 회로(150)는 복수의 비교기들(151)을 포함한다.
복수의 비교기들(151) 각각은 대응되는 픽셀(113)로부터 출력된 픽셀 신호를 기준 신호를 이용하여 양자화하고 양자화된 신호를 출력할 수 있다.
복수의 비교기들(151) 각각은 컬럼 라인들(Y1~Yt, t는 자연수) 각각에 접속될 수 있다.
복수의 비교기들(151) 각각으로부터 출력된 양자화된 신호는 각 메모리(161)에 저장될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 서브-픽셀들을 포함하는 도 1의 픽셀의 회로도이고, 도 3은 도 2에 도시된 서브-픽셀의 개략적인 구조를 나타낸다.
도 1부터 도 3을 참조하면, 픽셀(113)은 복수의 서브-픽셀들(SP11~SPmn, m과 n은 자연수, m=n 또는 m≠n)을 포함한다.
서브-픽셀(115)의 일 실시 예에 따른 서브-픽셀(115A)은 반도체 기판(115-1), 반도체 기판(115-1)의 내부에 형성된 광-전도체(photo-conductor; 115-2), 반도체 기판(115-1)의 내부에 형성된 소스 영역(115-3)과, 광-전도체(115-2)의 내부에 형성된 드레인 영역(115-4)과, 게이트 전압(Vg)을 수신하는 게이트 전극(115-5)을 포함한다.
도 3에서는 설명의 편의를 위해 비교기(151)가 서브-픽셀(115A)과 함께 도시된다. 광-전도체(115-2)를 포함하는 서브-픽셀(115A)은 n-채널 MOS 트랜지스터 또는 p-채널 MOS 트랜지스터로 구현될 수 있다.
리드아웃 회로(150)의 비교기(151)와 소스 영역(115-3)은 제1접속 라인(L1)을 통해 접속되고, 드레인 전압(Vd)은 제2접속 라인(L2)을 통해 드레인 영역(115-4)으로 공급되고, 프로그램 전압(Vprog)은 제3접속 라인(L3)을 통해 광-전도체 (115-2)의 양 단자들로 공급된다. 여기서, 각 접속 라인(L1, L2, 및 L3)은 전기적 접속 수단의 일 예이다.
광전자(photon) 또는 입사광은 반도체 기판(115-1)으로 공급된다.
광-전도체(115-2)는 CdS(Cadmium sulfide), CdTe(Cadmium telluride), CdSe(Cadmium selenide), S(sulfide), Se(selenide), 또는 Te(telluride)로 구현될 수 있다. 예컨대, 광-전도체(115-2)는 광전자 스위치(photon switch)의 기능을 수행할 수 있다.
복수의 서브-픽셀들(SP11~SPmn) 각각의 저항값은 입사광에 응답하여 생성된 광자들의 수에 기초하여 결정된다.
도 2에 도시된 바와 같이, 광-전도체(115-2)는 가변 저항(RV)과 같이 표현될 수 있다. 복수의 서브-픽셀들(SP11~SPmn) 각각은 입사광에 반응하여 작동하는 저항 소자의 기능을 수행할 수 있다.
따라서, 비교기(151)를 포함하는 리드아웃 회로(150)는 픽셀(113)의 미세한 저항 변화를 검출할 수 있다.
소스 전압(Vs)이 각 서브 픽셀(SP11~SPmn)의 소스 영역(115-3)으로 공급되고, 드레인 전압(Vd)이 각 서브 픽셀(SP11~SPmn)의 드레인 영역(115-4)으로 공급되고, 프로그램 전압(Vprog)이 각 서브 픽셀(SP11~SPmn)의 광-전도체(115-2)로 공급되고, 게이트 전압(Vg)이 각 서브 픽셀(SP11~SPmn)의 게이트(115-5)로 공급된다.
비교기(151)는 각 서브 픽셀(SP11~SPmn)의 소스 영역(115-3)이 공통으로 접속된 공통 노드(ND1)의 신호와 기준 신호(Ref)를 비교하고 비교 결과에 해당하는 비교 신호(Dout)를 출력한다.
즉, 비교기(151)는 공통 노드(ND1)의 신호, 즉 픽셀 신호를 기준 신호(Ref)를 이용하여 양자화하고 양자화된 신호(Dout)를 출력한다.
기준 신호(Ref)는 기준 전류 또는 기준 전압이 될 수 있다. 이에 따라 비교기(151)는 전류 비교기 또는 전압 비교기로 구현될 수 있다.
설명의 편의를 위해, 픽셀(113)이 100개의 서브-픽셀들(115)을 포함하고 기준 신호(Ref)가 100개의 서브-픽셀들 중에서 입사광에 반응하여 활성화된 50개의 서브-픽셀들로부터 출력된 서브-픽셀 신호들에 상응하는 픽셀 신호와 같다고 가정한다.
0개부터 50개의 서브-픽셀들이 입사광에 응답하여 활성화될 때, 비교기(151)는 로우 레벨을 갖는(또는 데이터 '0'에 상응하는) 양자화된 비교 신호(Dout)를 출력한다.
그러나, 51개부터 100개의 서브-픽셀들이 상기 입사광에 응답하여 활성화될 때, 비교기(151)는 하이 레벨을 갖는(또는 데이터 '1'에 상응하는) 양자화된 비교 신호(Dout)를 출력한다.
광-전 변환 소자로부터 생성된 전자들의 양에 비례하는 픽셀 신호를 출력하는 종래의 아날로그 CMOS 이미지 센서에 포함된 픽셀과 달리, 본 발명의 실시 예에 따른 CMOS 이미지 센서(100)는 픽셀(113)에 포함된 활성화된 서브-픽셀의 개수에 상응하는 픽셀 신호와 기준 신호(Ref)에 따라 양자화된 신호를 출력한다.
이러한 작동을 수행하는 CMOS 이미지 센서를 이진(binary) CMOS 이미지 센서라 한다.
도 4는 도 3에 도시된 서브-픽셀의 작동에 관련된 신호들의 타이밍도이다.
도 3과 도 4를 참조하면, 반도체 기판(115-1)이 n-타입 불순물로 도핑되고, 광-전도체(115-2), 소스 영역(115-3) 및 드레인 영역(115-4) 각각이 p-타입 불순물로 도핑되고, 광-전도체(115-2)의 불순물의 농도가 각 영역(115-3과 115-4)의 불순물의 농도보다 낮고, 광전자 또는 입사광이 반도체 기판(115-1)의 하부로 공급되고 있다고 가정한다.
제1구간(T1) 동안, 게이트 전압(Vg)이 0(zero)보다 높고 드레인-소스 전압 (Vds)이 0보다 높고 프로그램 전압(Vprog)이 0이므로, p-채널은 온(ON) 상태, 즉 리셋 상태를 유지한다.
제2구간(T2) 동안, 프로그램 전압(Vprog)이 광-전도체(115-2)로 공급되면, 광전류(photocurrent)가 드레인 영역(115-4)으로 주입(inject)되고 이에 따라 드레인-소스 전압(Vds)이 감소한다. 드레인-소스 전압(Vds)이 계속 감소하면, p-채널은 오프(OFF)된다.
비교기(151)는 소스 영역(153-3)으로부터 출력된 신호와 기준 신호(Ref)를 비교하고, 비교 결과에 따른 비교 신호(Dout)를 출력한다.
예컨대, 제1구간(T1)과 제2구간(T2) 동안, 즉, 집적 작동 구간(INTEGRATION) 동안 반도체 기판(115-1)에서 광전자들이 생성되고, 제3구간(T3) 동안 리셋 작동 (RESET)이 수행될 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 서브-픽셀들을 포함하는 도 1의 픽셀의 회로도이고, 도 6은 도 5에 도시된 서브-픽셀의 구조와 집적 작동을 설명하기 위한 개념도이다.
도 1, 도 5, 및 도 6을 참조하면, 도 1의 서브 픽셀(115)의 다른 실시 예에 따른 서브-픽셀(115B)은 에피택셜 레이어(120)와, 에피택셜 레이어(120)를 통과한 입사광에 응답하여 광-전 변환 동작을 수행하는 광-전 변환 영역(123)을 포함하는 불휘발성 메모리(121), 예컨대 플로팅 게이트(floating gate) 트랜지스터를 포함한다.
플로팅 게이트 트랜지스터(121)는 NAND 플래시 메모리 또는 NOR 플래시 메모리로 구현될 수 있다. 플로팅 게이트 트랜지스터(121)는 1-비트 또는 그 이상의 비트들에 상응하는 정보를 저장할 수 있다.
에피택셜 레이어(120)는 p-타입 불순물 또는 n-타입 불순물로 도핑될 수 있다.
플로팅 게이트 트랜지스터(121)는 광-전 변환 영역(123)을 포함하는 n-채널 플로팅 게이트 트랜지스터 또는 광-전 변환 영역(123)을 포함하는 p-채널 플로팅 게이트 트랜지스터로 구현될 수 있다. 실시 예에 따라, 광-전 변환 영역(123)은 p-타입 불순물 또는 n-타입 불순물로 도핑될 수 있다.
예컨대, 플로팅 게이트 트랜지스터(121)는 p-타입 불순물로 도핑된 반도체 기판(122), 반도체 기판(122)의 내부에 형성되고 n-타입 불순물로 도핑된 광-전 변환 영역(123), 반도체 기판(122)의 내부에 형성되고 n-타입 불순물로 도핑된 소스 영역(124), 및 반도체 기판(122)의 내부에 형성되고 n-타입 불순물로 도핑된 드레인 영역(125)을 포함한다.
반도체 기판(122)의 내부에 형성된 광-전 변환 영역(123)은 포토다이오드의 기능을 수행할 수 있다.
플로팅 게이트 트랜지스터(121)는 반도체 기판(122)의 위(over)에 형성된 플로팅 게이트(126), 플로팅 게이트(126)의 위(over)에 형성된 컨트롤 게이트(127), 반도체 기판(122)과 플로팅 게이트(126) 사이에 형성된 제1절연 층, 및 플로팅 게이트(126)와 컨트롤 게이트(127) 사이에 형성된 제2절연 층을 더 포함한다.
도 5에 도시된 바와 같이, 소스 전압(Vs)이 각 서브 픽셀(SP11~SPmn)의 소스 영역(124)으로 공급되고, 드레인 전압(Vd)이 각 서브 픽셀(SP11~SPmn)의 드레인 영역(125)으로 공급되고, 게이트 전압(Vg)이 각 서브 픽셀(SP11~SPmn)의 컨트롤 게이트(127)로 공급된다.
비교기(151)는 각 서브 픽셀(SP11~SPmn)의 소스 영역(124)이 공통으로 접속된 공통 노드(ND2)의 신호와 기준 신호(Ref)를 비교하고, 비교 결과에 해당하는 비교 신호(Dout)를 출력한다.
즉, 비교기(151)는 공통 노드(ND2)의 신호, 즉 픽셀 신호를 기준 신호(Ref)를 이용하여 양자화하고 양자화된 신호(Dout)를 출력한다.
상술한 바와 같이, 픽셀(113B)이 100개의 서브-픽셀들(115B)을 포함하고 기준 신호(Ref)가 100개의 서브-픽셀들(115B) 중에서 입사광에 반응하여 활성화된 50개의 서브-픽셀들로부터 출력된 서브-픽셀 신호들에 상응하는 픽셀 신호와 같다고 가정한다.
0개부터 50개의 서브-픽셀들이 입사광에 응답하여 활성화될 때, 비교기(151)는 데이터 '0'에 상응하는 양자화된 비교 신호(Dout)를 출력한다.
그러나, 51개부터 100개의 서브-픽셀들이 상기 입사광에 응답하여 활성화될 때, 비교기(151)는 데이터 '1'에 상응하는 양자화된 비교 신호(Dout)를 출력한다.
광-전 변환 소자로부터 생성된 전자들의 양에 비례하는 픽셀 신호를 출력하는 종래의 아날로그 CMOS 이미지 센서에 포함된 픽셀과 달리, 본 발명의 실시 예에 따른 CMOS 이미지 센서(100)는 픽셀(113B)에 포함된 활성화된 서브-픽셀의 개수에 상응하는 픽셀 신호와 기준 신호(Ref)에 따라 양자화된 신호를 출력한다.
도 6에 도시된 바와 같이, 집적 작동(INTEGRATION) 또는 프로그램 작동 동안, 컨트롤 게이트-소스 영역 사이의 전압(Vgs)이 0보다 클 때, 전자들은 반도체 기판(122)으로부터 플로팅 게이트(126), 즉 스토리지로 이동한다.
도 7은 도 5에 도시된 서브-픽셀의 구조와 리드 작동을 설명하기 위한 개념도이다.
도 7에 도시된 바와 같이, 리드 작동(READ)을 위해, 컨트롤 게이트-소스 영역 사이의 전압(Vgs)은 0V로 된다.
도 8은 도 5에 도시된 서브-픽셀의 구조와 리셋 작동을 설명하기 위한 개념도이다.
도 8에 도시된 바와 같이, 리셋 작동(RESET) 또는 이레이즈(erase) 작동을 위해, 컨트롤 게이트-소스 영역 사이의 전압(Vgs)은 상당히 높은 고전압으로 된다.
도 6부터 도 8에 도시된 바와 같이, 집적 작동(INTEGRATION), 리드 작동 (READ), 및 리셋 작동(RESET)을 위해, 소스 영역(124), 드레인 영역(125), 및 컨트롤 게이트(127) 각각으로 몇 볼트의 전압을 공급할지는 서브-픽셀(115B)의 설계 사양에 따라 다양하게 변경될 수 있다.
예컨대, 플로팅 게이트 트랜지스터가 NOR 플래시 메모리로 구현될 때, 집적 작동(INTEGRATION)은 CHE 프로그래밍 과정(Channel-Hot-Electron programming process)을 통해 수행될 수 있고, 리셋 작동(RESET)은 FN 터널링 과정(Fowler-Nordheim tunneling process)를 통해 수행될 수 있다.
예컨대, 플로팅 게이트 트랜지스터가 NAND 플래시 메모리로 구현될 때, 집적 작동(INTEGRATION)과 리셋 작동(RESET)은 FN 터널링 과정(Fowler-Nordheim tunneling process)를 통해 수행될 수 있다.
도 9부터 도 14는 도 5에 도시된 서브-픽셀의 구조와 상기 서브-픽셀의 작동들을 설명하기 위한 개념도들이다.
도 5와 도 9를 참조하면, 도 1의 서브-픽셀(115)의 또 다른 실시 예에 따른 서브-픽셀(115C)은 에피택셜 레이어(120a)와, 에피택셜 레이어(120a)를 통과한 입사광에 응답하여 광-전 변환 동작을 수행하는 광-전 변환 영역(123a)을 포함하는 불휘발성 메모리(121a), 예컨대 플로팅 게이트 트랜지스터를 포함한다.
플로팅 게이트 트랜지스터(121a)는 NAND 플래시 메모리 또는 NOR 플래시 메모리로 구현될 수 있다.
에피택셜 레이어(120a)는 n-타입 불순물로 도핑될 수 있다.
플로팅 게이트 트랜지스터(121a)는 p-타입 불순물로 도핑된 반도체 기판 (122a), 반도체 기판(122a)의 내부에 형성되고 p-타입 불순물로 도핑된 광-전 변환 영역(123a), 반도체 기판(122)의 내부에 형성되고 n-타입 불순물로 도핑된 소스 영역(124a), 및 반도체 기판(122a)의 내부에 형성되고 n-타입 불순물로 도핑된 드레인 영역(125a)을 포함한다.
반도체 기판(122a)의 내부에 형성된 광-전 변환 영역(123a)은 포토다이오드의 기능을 수행할 수 있다.
플로팅 게이트 트랜지스터(121a)는 반도체 기판(122a)의 위(over)에 형성된 플로팅 게이트(126), 플로팅 게이트(126)의 위(over)에 형성된 컨트롤 게이트 (127), 반도체 기판(122a)과 플로팅 게이트(126) 사이에 형성된 제1절연 층, 및 플로팅 게이트(126)와 컨트롤 게이트(127) 사이에 형성된 제2절연 층을 더 포함한다.
컨트롤 게이트(127)는 폴리-실리콘 또는 메탈로 구현될 수 있다.
도 5에 도시된 바와 같이, 소스 전압(Vs)이 각 서브 픽셀(SP11~SPmn)의 소스 영역(124a)으로 공급되고, 드레인 전압(Vd)이 각 서브 픽셀(SP11~SPmn)의 드레인 영역(125a)으로 공급되고, 게이트 전압(Vg)이 각 서브 픽셀(SP11~SPmn)의 컨트롤 게이트(127)로 공급된다.
도 9에 도시된 바와 같이, 리셋 작동(RESET) 동안, 컨트롤 게이트(127)로 고전압을 갖는 게이트 전압(Vg)이 공급되고, 소스 영역(124a)은 플로팅(floating) 상태이고, 드레인 영역(125a)은 플로팅 상태이다.
도 10에 도시된 바와 같이, 집적 작동(INTEGRATION) 동안, 컨트롤 게이트 (127)로 양의 전압(positive voltage)을 갖는 게이트 전압(Vg)이 공급되고, 소스 영역(124a)으로 접지 전압(예컨대, 0V)이 공급되고, 드레인 영역(125a)으로 접지 전압이 공급된다.
이때, 광자의 에너지(hv)에 의해 반도체 기판(122a)에서 생성된 홀들(holes)은 광-전 변환 영역(123a)으로 이동하고 전자들(electrons)은 에피택셜 레이어 (120a)로 이동한다.
도 11에 도시된 바와 같이, 차지 트랩(CHARGE TRAP) 동안, 컨트롤 게이트 (127)로 음의 전압(negative voltage)을 갖는 게이트 전압(Vg)이 공급되고, 소스 영역(124a)은 플로팅 상태이고, 드레인 영역 (125a)은 플로팅 상태이다. 이때, 전공(h)은 광-전 변환 영역(123a)으로부터 플로팅 게이트(126)로 이동한다.
도 12에 도시된 바와 같이, 리셋 작동(RESET) 동안, 컨트롤 게이트(127)로 0V를 갖는 게이트 전압(Vg)이 공급되고, 소스 영역(124a)은 플로팅 상태이고, 드레인 영역(125a)은 플로팅 상태이다.
도 13에 도시된 바와 같이, 집적 작동(INTEGRATION) 동안, 컨트롤 게이트 (127)로 양의 전압을 갖는 게이트 전압(Vg)이 공급되고, 소스 영역(124a)으로 접지 전압(예컨대, 0V)이 공급되고, 드레인 영역(125a)으로 접지 전압이 공급된다. 이때, 광자의 에너지(hv)에 의해 반도체 기판(122a)에서 생성된 홀들은 광-전 변환 영역(123a)으로 이동하고 전자들은 에피택셜 레이어(120a)로 이동한다.
도 14에 도시된 바와 같이, 차지 트랩(CHARGE TRAP) 동안, 컨트롤 게이트 (127)로 음의 전압을 갖는 게이트 전압(Vg)이 공급되고, 소스 영역(124a)은 플로팅 상태이고, 드레인 영역 (125a)은 플로팅 상태이다. 이때, 전공(h)은 광-전 변환 영역(123a)으로부터 플로팅 게이트(126)로 이동한다.
도 9부터 도 14를 참조하여 설명한 바와 같이, 컨트롤 게이트(127)로 공급되는 게이트 전압(Vg), 소스 영역(124a)으로 공급되는 전압(Vs) 또는 소스 영역 (124a)의 상태, 및 드레인 영역(125a)으로 공급되는 전압(Vd) 또는 드레인 영역(125a)의 상태는 설명의 편의를 위해 예시된 것으로서 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 15는 각각이 서브-픽셀들을 포함하는 픽셀들을 포함하는 도 1의 픽셀 어레이이고, 도 16은 도 15에 도시된 픽셀 어레이의 동작을 설명하기 위한 플로우차트이고, 도 17은 도 15에 도시된 픽셀 어레이의 동작을 설명하기 위한 타이밍 도이다.
도 1과 도 15에 도시된 바와 같이, 픽셀들의 집합(111)은 복수의 픽셀들 (pixel_11, Pixel_12, Pixel_21, Pixel_22, ...)을 포함한다.
픽셀(Pixel_11)은 복수의 서브-픽셀들(Sub_pixel_11, Sub_pixel_12, Sub_pixel_21, Sub_pixel_21, ...)을 포함하고, 픽셀(Pixel_12)은 복수의 서브-픽셀들(Sub_pixel_11, Sub_pixel_12, Sub_pixel_21, Sub_pixel_21, ...)을 포함한다.
픽셀(Pixel_21)은 복수의 서브-픽셀들(Sub_pixel_11, Sub_pixel_12, Sub_pixel_21, Sub_pixel_21, ...)을 포함하고, 픽셀(Pixel_22)은 복수의 서브-픽셀들(Sub_pixel_11, Sub_pixel_12, Sub_pixel_21, Sub_pixel_21, ...)을 포함한다.
도 16에 도시된 바와 같이, 모든 픽셀들, 예컨대 모든 서브-픽셀들에 대한 리셋 작동(RESET), 집적 작동(INTEGRATION), 및 차지 트랩 작동(CHARGE TRAP)이 순차적으로 수행된다(S110, S120, 및 S130).
컬럼 별로 리드 작동이 수행된다(S140).
도 16과 도 17에 도시된 바와 같이, 리셋 작동(RESET), 집적 작동 (INTEGRATION), 차지 트랩 작동(CHARGE TRAP), 및 감지 작동(SENSING)이 순차적으로 수행됨에 따라, 첫 번째 로우에 배치된 각 컬럼 별로 순차적으로 리드 작동이 수행된다.
리셋 작동(RESET), 집적 작동 (INTEGRATION), 차지 트랩 작동(CHARGE TRAP), 및 감지 작동(SENSING)이 순차적으로 수행됨에 따라, 두 번째 로우에 배치된 각 컬럼 별로 순차적으로 리드 동작이 수행된다.
이러한 작동은 마지막 로우에 배치된 각 컬럼 별로 순차적으로 리드 작동이 수행된다.
이때, 각 픽셀에 포함된 복수의 서브-픽셀들 중에서 입사광에 반응하여 활성화된 서브-픽셀들로부터 출력된 서브-픽셀 신호들에 상응하는 픽셀 신호는 대응되는 컬럼 라인을 통해 대응되는 비교기로 전송된다.
각 로우에 대한 집적 작동(INTEGRATION)을 위한 시간은 동일하다. 따라서, 글로벌 셔터 노이즈(global shutter noise)가 제거되는 효과가 있다.
도 18은 본 발명의 또 다른 실시 예에 따른 서브-픽셀의 구조이다.
도 1, 도 5, 및 도 18을 참조하면, 서브-픽셀(115)의 또 다른 실시 예에 따른 서브-픽셀(115D)은 에피택셜 레이어(120b)와, 에피택셜 레이어(120b)를 통과한 입사광에 응답하여 광-전 변환 동작을 수행하는 광-전 변환 영역(123b)을 포함하는 불휘발성 메모리(121b), 예컨대 NROM(nitride read only memory)을 포함한다.
에피택셜 레이어(120b)는 p-타입 불순물 또는 n-타입 불순물로 도핑될 수 있다.
NROM(121b)는 광-전 변환 영역(123b)을 포함하는 n-채널 NROM 또는 광-전 변환 영역(123)을 포함하는 p-채널 NROM으로 구현될 수 있다. 실시 예에 따라, 광-전 변환 영역(123b)은 p-타입 불순물 또는 n-타입 불순물로 도핑될 수 있다.
예컨대, NROM(121b)는 p-타입 불순물로 도핑된 반도체 기판(122b), 반도체 기판(122b)의 내부에 형성되고 n-타입 불순물로 도핑된 광-전 변환 영역(123b), 반도체 기판(122b)의 내부에 형성되고 n-타입 불순물로 도핑된 소스 영역(124b), 및 반도체 기판(122b)의 내부에 형성되고 n-타입 불순물로 도핑된 드레인 영역(125b)을 포함한다.
반도체 기판(122b)의 내부에 형성된 광-전 변환 영역(123b)은 포토다이오드의 기능을 수행할 수 있다.
NROM(121b)는 반도체 기판(122b)의 위(over)에 형성된 ONO 레이어(oxide-nitride-oxide layer; 126b), ONO 레이어(126b)의 위(over)에 형성된 컨트롤 게이트(127b), 반도체 기판(122b)과 ONO 레이어(126b) 사이에 형성된 제1절연 층, 및 ONO 레이어(126b)와 컨트롤 게이트(127b) 사이에 형성된 제2절연 층을 더 포함한다.
예컨대, ONO 레이어(126b)는 Si3N4로 구현될 수 있다.
도 5에 도시된 바와 같이, 소스 전압(Vs)이 각 서브 픽셀(SP11~SPmn)의 소스 영역(124b)으로 공급되고, 드레인 전압(Vd)이 각 서브 픽셀(SP11~SPmn)의 드레인 영역(125b)으로 공급되고, 게이트 전압(Vg)이 각 서브 픽셀(SP11~SPmn)의 컨트롤 게이트(127b)로 공급된다.
비교기(151)는 각 서브 픽셀(SP11~SPmn)의 소스 영역(124b)이 공통으로 접속된 공통 노드(ND2)의 신호와 기준 신호(Ref)를 비교하고 비교 결과에 해당하는 비교 신호(Dout)를 출력한다.
즉, 비교기(151)는 공통 노드(ND2)의 신호, 즉 픽셀 신호를 기준 신호(Ref)를 이용하여 양자화하고 양자화된 신호(Dout)를 출력한다.
예컨대, NROM(121b)의 집적 작동(INTEGRATION)은 CHE 프로그래밍 과정 (Channel-Hot-Electron programming process)을 통해 수행될 수 있고, NROM(121b)의 리셋 작동(RESET)은 BBHHI 과정(band-to-band hot hole injection process)를 통해 수행될 수 있다.
도 19는 도 1에 도시된 CMOS 이미지 센서를 포함하는 이미지 처리 장치의 블록도이다.
도 1부터 도 19를 참조하면, 이미지 처리 장치(200)는 이진 CMOS 이미지 센서(100), 컨트롤러(210), 및 이미지 신호 프로세서(220)를 포함한다.
이미지 처리 장치(200)는 휴대용 전자 장치에 내장될 수 있다.
상기 휴대용 전자 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 또는 모바일 인터넷 장치(mobile internet device(MID)일 수 있다.
컨트롤러(210)는 이진 CMOS 이미지 센서(100)의 동작을 제어할 수 있다. 컨트롤러(210)는 이진 CMOS 이미지 센서(100)의 동작을 제어할 수 있는 집적 회로를 통칭하는 것으로서, 프로세서 또는 애플리케이션 프로세서일 수 있다.
이미지 신호 프로세서(220)는 이진 CMOS 이미지 센서(100)로부터 출력된 신호를 처리할 수 있는 집적 회로를 의미한다.
실시 예에 따라, 시스템 온 칩(system on chip(SoC))은 이진 CMOS 이미지 센서(100), 컨트롤러(210), 및 이미지 신호 프로세서(220)를 포함할 수 있다.
실시 예에 따라, 이진 CMOS 이미지 센서(100)와 이미지 신호 프로세서(220)는 하나의 패키지로 패키징될 수 있다.
실시 예에 따라, 이미지 신호 프로세서(220)는 컨트롤러(210)에 내장될 수 있다.
도 20은 도 1에 도시된 CMOS 이미지 센서를 포함하는 이미지 처리 장치의 다른 블록도이다.
도 1부터 도 20을 참조하면, 이미지 처리 장치(500)는 상기 휴대용 전자 장치로 구현될 수 있다.
이미지 처리 장치(500)는 광학 렌즈(503), CMOS 이미지 센서(100), 디지털 신호 프로세서(600), 및 디스플레이(640)를 포함한다.
CMOS 이미지 센서(100)는 광학 렌즈(503)를 통하여 입사된 피사체(501)에 대한 이미지 데이터(IDATA)를 생성한다.
CMOS 이미지 센서(100)는 픽셀 어레이(110), 로우 드라이버(130), 리드아웃 회로(150), 타이밍 생성기(530), 제어 레지스터 블록(550), 기준 신호 생성기 (560), 및 버퍼(570)를 포함한다.
픽셀 어레이(110)는 복수의 픽셀들(113)을 포함한다. 복수의 픽셀들(113) 각각은 복수의 서브-픽셀들(115A, 115B, 115C, 또는 115D, 집합적으로 115)을 포함한다.
픽셀 어레이(110)는 매트릭스(matrix) 형태로 배열된 픽셀들(113)을 포함한다.
로우 드라이버(130)는 타이밍 생성기(530)의 제어에 따라 서브-픽셀들 (115) 각각의 동작을 제어하기 위한 제어 전압들(예컨대, Vs, Vd, Vg, 및/또는 Vprog)을 픽셀 어레이(110)로 드라이빙한다. 로우 드라이버(130)는 제어 전압들(예컨대, Vs, Vd, Vg, 및/또는 Vprog) 생성할 수 있는 전압 생성기의 기능을 수행할 수 있다. 실시 예에 따라, 제어 전압들(예컨대, Vs, Vd, 및/또는 Vprog)은 로우 드라이버(130) 이외의 다른 전압 생성기로부터 출력될 수 있다.
타이밍 생성기(530)는 제어 레지스터 블록(550)의 제어에 따라 로우 드라이버(130), 리드아웃 회로(150), 및 기준 신호 생성기(560)의 동작을 제어한다.
리드아웃 회로(150)는 컬럼별 비교기(151)와 컬럼별 메모리(161)를 포함한다.
제어 레지스터 블록(550)은, 디지털 신호 프로세서(600)의 제어에 따라, 타이밍 생성기(530), 기준 신호 생성기(560), 및 버퍼(570)의 동작을 제어한다.
버퍼(570)는 리드아웃 회로(150)로부터 출력된 복수의 디지털 신호들에 대응되는 이미지 데이터(IDATA)를 디지털 신호 프로세서(600)로 전송한다.
디지털 신호 프로세서(600)는 이미지 신호 프로세서(610), 센서 컨트롤러 (620), 및 인터페이스(630)를 포함한다.
이미지 신호 프로세서(610)는 제어 레지스터 블록(550)을 제어하는 센서 컨트롤러(620), 및 인터페이스(630)를 제어한다.
실시 예에 따라, CMOS 이미지 센서(100)와 디지털 신호 프로세서(600)는 하나의 패키지, 예컨대 멀티-칩 패키지(multi-chip package)로 구현될 수 있다.
다른 실시 예에 따라, CMOS 이미지 센서(100)와 이미지 신호 프로세서(610)는 하나의 패키지, 예컨대 멀티-칩 패키지로 구현될 수 있다.
이미지 신호 프로세서(610)는 버퍼(570)로부터 전송된 이미지 데이터(IDATA)를 처리하고, 처리된 이미지 데이터를 인터페이스(630)로 전송한다.
센서 컨트롤러(620)는, 이미지 신호 프로세서(610)의 제어에 따라, 제어 레지스터 블록(550)을 제어하기 위한 다양한 제어 신호들을 생성한다.
인터페이스(630)는 이미지 신호 프로세서(610)에서 처리된 이미지 데이터를 디스플레이(640)로 전송한다.
디스플레이(640)는 인터페이스(630)로부터 출력된 이미지 데이터를 디스플레이한다. 디스플레이(300)는 TFT-LCD(thin film transistor-liquid crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이, 또는 플렉시블 디스플레이로 구현될 수 있다.
도 21은 도 1에 도시된 CMOS 이미지 센서를 포함하는 이미지 처리 장치의 또 다른 블록도이다.
도 1부터 도 21을 참조하면, 이미지 처리 장치(700)는 MIPI(mobile industry processor interface)를 사용 또는 지원할 수 있는 휴대용 전자 장치로 구현될 수 있다. 이미지 처리 장치(700)는 집적 회로 또는 시스템 온 칩(system on chip(SoC))로 구현될 수 있다.
이미지 처리 장치(700)는 애플리케이션 프로세서(application processor (AP); 710), CMOS 이미지 센서(100), 및 디스플레이(730)를 포함한다.
AP(710)에 구현된 CSI(camera serial interface) 호스트(713)는 카메라 시리얼 인터페이스(CSI)를 통하여 CMOS 이미지 센서(100)의 CSI 장치(170)와 시리얼 통신할 수 있다.
실시 예에 따라, CSI 호스트(713)에는 디시리얼라이저(DES)가 구현될 수 있고, CSI 장치(170)에는 시리얼라이저(SER)가 구현될 수 있다.
AP(710)에 구현된 DSI(display serial interface(DSI)) 호스트(711)는 디스플레이 시리얼 인터페이스를 통하여 디스플레이(730)의 DSI 장치(731)와 시리얼 통신할 수 있다.
실시 예에 따라, DSI 호스트(711)에는 시리얼라이저(SER)가 구현될 수 있고, DSI 장치(731)에는 디시리얼라이저(DES)가 구현될 수 있다. 디시리얼라이저 (DES)와 시리얼라이저(SER) 각각은 전기적인 신호 또는 광학적인 신호를 처리할 수 있다.
이미지 처리 장치(700)는 AP(710)와 통신할 수 있는 RF(radio frequency) 칩(740)을 더 포함할 수 있다. AP(710)의 PHY(physical layer; 715)와 RF 칩(740)의 PHY(741)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
이미지 처리 장치(700)는 GPS(750) 수신기, DRAM(dynamic random access memory)과 같은 메모리(751), NAND 플래시 메모리와 같은 불휘발성 메모리로 구현된 데이터 저장 장치(753), 마이크(755), 또는 스피커(757)를 더 포함할 수 있다.
이미지 처리 장치(700)는 적어도 하나의 통신 프로토콜(또는 통신 표준), 예컨대, WiMAX(worldwide interoperability for microwave access; 759), WLAN (Wireless LAN; 761), UWB(ultra-wideband; 763), 또는 LTETM(long term evolution; 765) 등을 이용하여 외부 장치와 통신할 수 있다.
이미지 처리 장치(700)는 블루투스 또는 WiFi를 이용하여 외부 장치와 통신할 수 있다.
도 22는 도 1에 도시된 CMOS 이미지 센서의 동작을 설명하기 위한 플로우차트이다.
도 1부터 도 22를 참조하면, 픽셀 어레이(110)의 각 픽셀(113)은 각 픽셀(113)에 포함된 복수의 서브-픽셀들(115)을 중에서 입사광에 반응하여 활성화된 서브-픽셀들로부터 출력된 서브-픽셀 신호들에 상응하는 픽셀 신호를 생성한다(S210).
각 컬럼 라인에 접속된 비교기(151)는 기준 신호(Ref)를 이용하여 상기 픽셀 신호를 양자화하고 양자화된 신호(Dout)를 출력한다(S220).
*174도 3, 도 6, 도 9, 및 도 18에 도시된 서브-픽셀(115)은 플로팅 디퓨전 영역 (floating diffusion region)을 포함하지 않는다. 따라서, 복수의 서브-픽셀들 (115)을 포함하는 픽셀(113)은 일반적인 픽셀과 달리 플로팅 디퓨전 영역을 포함하지 않는다.
도 3, 도 6, 도 9, 및 도 18에 도시된 서브-픽셀(115)을 포함하는 이진 CMOS 이미지 센서(100)는 후면 조사형(backside-illuminated(BSI)) CMOS 이미지 센서로 구현된다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

*177100; 이진 CMOS 이미지 센서
113, 113A, 및 113B; 픽셀
115, 115A, 115B, 115C, 및 115D; 서브-픽셀
130; 로우 드라이버
150; 리드아웃 회로
151; 비교기
161; 메모리
121, 121a; 불휘발성 메모리
123, 123a, ; 광-전 변환 영역

Claims (10)

  1. 활성화 여부에 따라 0 또는 1의 값을 출력하는 복수의 서브-픽셀들을 포함하는 픽셀을 포함하는 픽셀 어레이; 및
    상기 서브-픽셀들 중 입사광에 반응하여 활성화된 서브-픽셀의 개수에 상응하는 값으로 출력된 픽셀 신호를 리드아웃하고, 상기 픽셀 신호를 기준 신호와 비교하여 양자화된 신호를 출력하는 리드아웃 회로를 포함하며,
    상기 리드아웃 회로는,
    상기 픽셀 신호가 상기 기준 신호보다 크면 로직 하이 신호를 출력하고, 상기 픽셀 신호가 상기 기준 신호보다 같거나 작으면 로직 로우 신호를 출력하며,
    상기 복수의 서브-픽셀들 각각은,
    에피택셜 레이어(epitaxial layer); 및
    상기 에피택셜 레이어를 통과한 상기 입사광에 응답하여 광-전 변환 동작을 수행하는 광-전 변환 영역을 포함하는 상기 에피택셜 레이어에 인접한 반도체 기판을 포함하고,
    상기 광-전 변환 영역은 상기 반도체 기판에 의해 생성된 홀들을 수용하고 상기 에피택셜 레이어는 상기 반도체 기판에 의해 생성된 전자를 수용하는,
    이진(binary) CMOS 이미지 센서.
  2. 제1항에 있어서, 상기 복수의 서브-픽셀들 각각의 저항값은,
    상기 입사광에 응답하여 생성된 광자들의 수에 기초하여 결정되는 이진 CMOS 이미지 센서.
  3. 제1항에 있어서, 상기 복수의 서브-픽셀들 각각은,
    상기 반도체 기판을 포함하는 불휘발성 메모리를 포함하는 이진 CMOS 이미지 센서.
  4. 제1항에 있어서, 상기 복수의 서브-픽셀들 각각은,
    에피택셜 레이어; 및
    상기 반도체 기판을 포함하는 플로팅 게이트 트랜지스터를 포함하는 이진 CMOS 이미지 센서.
  5. 활성화 여부에 따라 0 또는 1의 값을 출력하는 복수의 서브-픽셀들을 포함하는 픽셀을 포함하는 픽셀 어레이; 및
    상기 서브-픽셀들 중 입사광에 반응하여 활성화된 서브-픽셀의 개수에 상응하는 값으로 출력된 픽셀 신호를 리드아웃하고, 상기 픽셀 신호를 기준 신호와 비교하여 양자화된 신호를 출력하는 리드아웃 회로를 포함하며,
    상기 리드아웃 회로는,
    상기 픽셀 신호가 상기 기준 신호보다 크면 로직 하이 신호를 출력하고, 상기 픽셀 신호가 상기 기준 신호보다 같거나 작으면 로직 로우 신호를 출력하며,
    상기 복수의 서브-픽셀들 각각은,
    에피택셜 레이어; 및
    상기 에피택셜 레이어를 통과한 상기 입사광에 응답하여 광-전 변환 동작을 수행하는 광-전 변환 영역을 포함하는 NROM(nitride read only memory)을 포함하는 이진 CMOS 이미지 센서.
  6. 제1항에 있어서, 상기 복수의 서브-픽셀들 각각은,
    상기 반도체 기판의 내부에 형성된 광-전도체(photo-conductor);
    상기 반도체 기판의 내부에 형성된 소스 영역; 및
    상기 광-전도체의 내부에 형성된 드레인 영역; 및
    게이트 전압을 수신하는 게이트 전극을 포함하는 이진 CMOS 이미지 센서.
  7. 제6항에 있어서, 상기 복수의 서브-픽셀들 각각은,
    상기 리드아웃 회로와 상기 소스 영역 사이에 접속된 제1접속 라인;
    상기 드레인 영역으로 드레인 전압을 공급하기 위한 제2접속 라인; 및
    상기 광-전도체로 프로그램 전압을 공급하기 위한 제3접속 라인을 더 포함하는 이진 CMOS 이미지 센서.
  8. 제1항 또는 제5항의 상기 이진 CMOS 이미지 센서;
    상기 이진 CMOS 이미지 센서의 동작을 제어하는 컨트롤러를 포함하는 이미지 처리 장치.
  9. 픽셀 어레이의 픽셀에 포함되고, 활성화 여부에 따라 0 또는 1의 값을 출력하는 복수의 서브-픽셀들을 중에서 입사광에 반응하여 활성화된 서브-픽셀의 개수에 상응하는 값으로 출력된 픽셀 신호를 생성하는 단계; 및
    상기 픽셀 신호를 기준 신호와 비교하여 양자화된 신호를 출력하는 단계를 포함하고,
    상기 출력된 픽셀 신호를 생성하는 단계는,
    에피택셜 레이어를 통과한 상기 입사광에 응답하여 상기 에피택셜 레이어에 인접한 반도체 기판에 포함된 광-전 변환 영역은 상기 반도체 기판에 의해 생성된 홀들을 수용하고 상기 에피택셜 레이어는 상기 반도체 기판에 의해 생성된 전자를 수용함으로써 광-전 변환 동작을 수행하는 단계
    를 포함하며,
    상기 양자화된 신호를 출력하는 단계는,
    상기 픽셀 신호가 상기 기준 신호보다 크면 로직 하이 신호를 출력하고, 상기 픽셀 신호가 상기 기준 신호보다 같거나 작으면 로직 로우 신호를 출력하는 단계를 포함하는,
    이진 CMOS 이미지 센서의 동작 방법.
  10. 제9항에 있어서,
    상기 픽셀은 플로팅 디퓨전 영역을 포함하지 않는 이진 CMOS 이미지 센서의 동작 방법.
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