KR102101839B1 - 포토게이트 구조와 감지 트랜지스터를 포함하는 cmos 이미지 센서, 이의 동작 방법, 및 이를 포함하는 이미지 처리 시스템 - Google Patents

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Abstract

CMOS 이미지 센서는 복수의 픽셀들을 포함하는 픽셀 어레이를 포함하고, 상기 복수의 픽셀들 각각은 제1게이트 전압에 기초하여 제어되는 포토게이트 구조와, 기판 영역 내에 형성된 전하 포켓 영역을 포함하고 제2게이트 전압에 기초하여 제어되는 감지 트랜지스터를 포함하고, 상기 포토게이트 구조는 상기 기판 영역으로 입사된 빛에 응답하여 생성된 전하들을 상기 제1게이트 전압에 기초하여 집적하고, 상기 감지 트랜지스터는, 상기 제1게이트 전압과 상기 제2게이트 전압의 차이에 기초하여 상기 포토게이트 구조로부터 상기 전하 포켓 영역으로 전송된 상기 전하들에 응답하여, 상기 감지 트랜지스터의 문턱 전압과 상기 감지 트랜지스터에 흐르는 전류 중에서 적어도 하나를 조절한다.

Description

포토게이트 구조와 감지 트랜지스터를 포함하는 CMOS 이미지 센서, 이의 동작 방법, 및 이를 포함하는 이미지 처리 시스템{CMOS IMAGE SENSOR WITH PHOTOGATE STRUCTURE AND SENSING TRANSISTOR, METHOD THEREOF, AND IAMGE PROCESSING SYSTEM INCLUDING THE SAME}
본 발명의 개념에 따른 실시 예는 이미지 센서의 새로운 구조에 관한 것으로, 특히 포토게이트 구조와 감지 트랜지스터를 포함하는 이미지 센서, 이의 동작 방법, 및 이를 포함하는 이미지 처리 시스템에 관한 것이다.
이미지 센서는 광학 이미지를 전기 신호로 변환하는 장치이다.
상기 이미지 센서는 CCD(charged coupled device) 이미지 센서와 CMOS (complementary metal-oxide-semiconductor (CMOS)) 이미지 센서로 분류된다.
CMOS 이미지 센서 칩은 CMOS 반도체 공정을 이용하여 제조되는 액티브 픽셀 센서의 일종이다. 상기 CMOS 이미지 센서 칩은 복수의 픽셀들을 포함하는 픽셀 어레이를 포함한다.
상기 복수의 픽셀들 각각은 입사광에 응답하여 광 전하들을 생성하는 광전 변환 소자와, 상기 광 전하들로부터 픽셀 신호를 생성하는 부가적인 회로를 포함한다.
상기 부가적인 회로는 3개의 트랜지스터, 4개의 트랜지스터, 또는 5개의 트랜지스터를 포함할 수 있다.
본 발명이 이루고자 하는 기술적인 과제는 소형화에 유리하도록 부가적인 회로에 포함되는 트랜지스터들의 개수를 줄이면서도 FWC를 확보하고 리셋 동작시에 발생하는 kTC 노이즈를 감소시킬 수 있는 포토게이트 구조와 감지 트랜지스터를 포함하는 CMOS 이미지 센서, 이의 동작 방법, 및 상기 CMOS 이미지 센서를 포함하는 이미지 처리 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 CMOS 이미지 센서는 복수의 픽셀들을 포함하는 픽셀 어레이를 포함하고, 상기 복수의 픽셀들 각각은 제1게이트 전압에 기초하여 제어되는 포토게이트 구조와, 기판 영역 내에 형성된 전하 포켓 영역을 포함하고 제2게이트 전압에 기초하여 제어되는 감지 트랜지스터를 포함하고, 상기 포토게이트 구조는 상기 기판 영역으로 입사된 빛에 응답하여 생성된 전하들을 상기 제1게이트 전압에 기초하여 집적하고, 상기 감지 트랜지스터는, 상기 제1게이트 전압과 상기 제2게이트 전압의 차이에 기초하여 상기 포토게이트 구조로부터 상기 전하 포켓 영역으로 전송된 상기 전하들에 응답하여, 상기 감지 트랜지스터의 문턱 전압과 상기 감지 트랜지스터에 흐르는 전류 중에서 적어도 하나를 조절한다.
실시 예에 따라 상기 CMOS 이미지 센서는 리드아웃 회로를 더 포함하고, 상기 포토게이트 구조는 각각이 상기 기판 영역 내에 형성된 드레인과 소스를 포함하는 포토게이트 트랜지스터이고, 상기 포토게이트 트랜지스터는 조절된 문턱 전압과 조절된 전류 중에서 적어도 하나에 상응하는 픽셀 신호를 출력하고, 상기 리드아웃 회로는 상기 픽셀 신호에 상응하는 디지털 이미지 신호를 출력한다.
실시 예에 따라, 상기 포토게이트 트랜지스터와 상기 감지 트랜지스터는 상기 드레인과 상기 소스 중에서 어느 하나를 공유하고 일렬로 평면 구조로 구현될 수 있다.
다른 실시 예에 따라, 상기 포토게이트 트랜지스터와 상기 감지 트랜지스터는 상기 드레인과 상기 소스 중에서 어느 하나를 공유하는 수직 구조로 구현될 수 있다.
다른 실시 예에 따라, 상기 CMOS 이미지 센서는 리드아웃 회로를 더 포함하고, 상기 감지 트랜지스터는 조절된 문턱 전압과 조절된 전류 중에서 적어도 하나에 상응하는 픽셀 신호를 출력하고, 상기 리드아웃 회로는 상기 픽셀 신호에 상응하는 디지털 이미지 신호를 출력한다.
상기 포토게이트 구조와 상기 감지 트랜지스터는 병렬로 구현될 수 있다.
상기 포토게이트 구조는 상기 기판 영역 내에 형성된 포토다이오드를 포함할 수 있다.
상기 복수의 픽셀들 각각은 상기 복수의 픽셀들 각각을 리셋할 수 있는 리셋 전극을 더 포함할 수 있다.
실시 예에 따라 상기 CMOS 이미지 센서는, 상기 전하들을 집적하기 위해, 상기 제1게이트 전압을 접지 전압 또는 음의 전압으로 설정하고 상기 제2게이트 전압을 상기 접지 전압으로 설정하는 로우 드라이버를 더 포함할 수 있다.
다른 실시 예에 따라 상기 CMOS 이미지 센서, 상기 전하들을 상기 포토게이트 구조로부터 상기 전하 포켓 영역으로 전송하기 위해, 상기 제2게이트 전압보다 높은 상기 제1게이트 전압을 공급하는 로우 드라이버를 더 포함할 수 있다.
또 다른 실시 예에 따라 상기 CMOS 이미지 센서는, 상기 포토게이트 구조는 각각이 상기 기판 영역 내에 형성된 드레인과 소스를 포함하는 포토게이트 트랜지스터이고, 상기 포토게이트 트랜지스터가 조절된 문턱 전압과 조절된 전류 중에서 적어도 하나에 상응하는 픽셀 신호를 상기 드레인과 상기 소스 중에서 어느 하나를 통해 출력할 때, 상기 제1게이트 전압과 같거나 높은 상기 제2게이트 전압을 공급하는 로우 드라이버를 더 포함할 수 있다.
또 다른 실시 예에 따라 상기 CMOS 이미지 센서는, 상기 감지 트랜지스터가 조절된 문턱 전압과 조절된 전류 중에서 적어도 하나에 상응하는 픽셀 신호를 출력할 때, 상기 제1게이트 전압과 같거나 낮은 상기 제2게이트 전압을 공급하는 로우 드라이버를 더 포함할 수 있다.
본 발명의 실시 예에 따른 이미지 처리 시스템은 CMOS 이미지 센서와, 상기 CMOS 이미지 센서의 동작을 제어하는 프로세서를 포함하며, 상기 CMOS 이미지 센서는 복수의 픽셀들을 포함하는 픽셀 어레이를 포함하고, 상기 복수의 픽셀들 각각은 제1게이트 전압에 기초하여 제어되는 포토게이트 구조와, 기판 영역 내에 형성된 전하 포켓 영역을 포함하고 제2게이트 전압에 기초하여 제어되는 감지 트랜지스터를 포함하고, 상기 포토게이트 구조는 상기 기판 영역으로 입사된 빛에 응답하여 생성된 전하들을 상기 제1게이트 전압에 기초하여 집적하고, 상기 감지 트랜지스터는, 상기 제1게이트 전압과 상기 제2게이트 전압의 차이에 기초하여 상기 포토게이트 구조로부터 상기 전하 포켓 영역으로 전송된 상기 전하들에 응답하여, 상기 감지 트랜지스터의 문턱 전압과 상기 감지 트랜지스터에 흐르는 전류 중에서 적어도 하나를 조절한다.
상기 CMOS 이미지 센서와 상기 프로세서는 카메라 직렬 인터페이스(camera serial interface)를 이용하여 통신할 수 있다.
본 발명의 실시 예에 따른 CMOS 이미지 센서의 동작 방법은 포토게이트 구조에 포함된 기판 영역으로 입사된 빛에 응답하여 생성된 전하들을 상기 포토게이트 구조로 공급되는 제1게이트 전압에 기초하여 집적하는 단계와, 상기 제1게이트 전압과 감지 트랜지스터로 공급되는 제2게이트 전압의 차이에 기초하여, 상기 포토게이트 구조에 집적된 상기 전하들을 상기 감지 트랜지스터로 전송하는 단계와, 상기 감지 트랜지스터로 전송된 전하들에 응답하여, 상기 감지 트랜지스터의 문턱 전압과 상기 감지 트랜지스터에 흐르는 전류 중에서 적어도 하나를 조절하는 단계를 포함한다.
상기 CMOS 이미지 센서의 동작 방법은, 상기 포토게이트 구조와 상기 감지 트랜지스터 중 어느 하나를 이용하여, 조절된 문턱 전압과 조절된 전류 중에서 적어도 하나에 상응하는 픽셀 신호를 출력하는 단계를 더 포함한다.
본 발명의 일 실시 예에 따른 CMOS 이미지 센서는 하나의 공유 영역을 공유하는 두 개의 트랜지스터들을 포함하므로 소형화에 유리하다. 상기 픽셀은 두 개의 트랜지스터들을 포함하면서도 FWC를 확보할 수 있고, kTC 잡음을 감소시킬 수 있는 효과가 있다.
본 발명의 다른 실시 예에 따른 이미지 센서는 포토게이트와 하나의 트랜지스터를 포함하므로 소형화에 유리하다. 상기 픽셀은 하나의 트랜지스터를 포함하면서도 FWC를 확보할 수 있고, kTC 잡음을 감소시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 두 개의 NMOS 트랜지스터들을 포함하는 이미지 센서의 단면도이다.
도 2는 도 1에 도시된 이미지 센서의 리셋 동작을 설명하기 위한 단면도이다.
도 3은 도 1에 도시된 이미지 센서의 전하 집적 동작을 설명하기 위한 단면도이다.
도 4는 도 1에 도시된 이미지 센서의 전하 전송 동작을 설명하기 위한 단면도이다.
도 5는 도 1에 도시된 이미지 센서의 선택 동작과 리드 동작을 설명하기 위한 단면도이다.
도 6은 도 1부터 도 5에 도시된 각 이미지 센서의 동작에 필요한 전압들에 대한 테이블이다.
도 7은 도 1부터 도 5에 도시된 각 이미지 센서의 각 영역으로 공급되는 전압의 파형을 나타낸다.
도 8은 본 발명의 다른 실시 예에 따른 두 개의 NMOS 트랜지스터들을 포함하는 이미지 센서의 단면도이다.
도 9는 본 발명의 또 다른 실시 예에 따른 두 개의 NMOS 트랜지스터들을 포함하는 이미지 센서의 단면도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 두 개의 PMOS 트랜지스터들을 포함하는 이미지 센서의 단면도이다.
도 11은 도 10에 도시된 이미지 센서의 리셋 동작을 설명하기 위한 단면도이다.
도 12는 도 10에 도시된 이미지 센서의 전하 집적 동작을 설명하기 위한 단면도이다.
도 13은 도 10에 도시된 이미지 센서의 전하 전송 동작을 설명하기 위한 단면도이다.
도 14는 도 10에 도시된 이미지 센서의 선택 동작과 리드 동작을 설명하기 위한 단면도이다.
도 15는 도 10부터 도 14에 도시된 각 이미지 센서의 동작에 필요한 전압들에 대한 테이블이다.
도 16은 본 발명의 또 다른 실시 예에 따른 두 개의 PMOS 트랜지스터들을 포함하는 이미지 센서의 단면도이다.
도 17은 본 발명의 또 다른 실시 예에 따른 두 개의 PMOS 트랜지스터들을 포함하는 이미지 센서의 단면도이다.
도 18은 도 1, 도 8, 도 9, 도 10, 도 16, 또는 도 17에 도시된 이미지 센서에 대한 개념적인 회로도이다.
도 19는 도 1, 도 8, 도 9, 도 10, 도 16, 또는 도 17에 도시된 이미지 센서를 포함하고 로링 셔터(rolling shutter) 방법으로 구동되는 픽셀 어레이의 일 실시 예이다.
도 20은 도 1, 도 8, 도 9, 도 10, 도 16, 또는 도 17에 도시된 이미지 센서를 포함하고 글로벌 셔터(global shutter) 방법으로 구동되는 픽셀 어레이의 일 실시 예이다.
도 21은 도 1, 도 8, 도 9, 도 10, 도 16, 또는 도 17에 도시된 이미지 센서를 포함하고 로링 셔터(rolling shutter) 방법으로 구동되는 픽셀 어레이의 다른 실시 예이다.
도 22는 도 1, 도 8, 도 9, 도 10, 도 16, 또는 도 17에 도시된 이미지 센서를 포함하고 글로벌 셔터(global shutter) 방법으로 구동되는 픽셀 어레이의 다른 실시 예이다.
도 23은 본 발명의 일 실시 예에 따른 포토게이트와 NMOS 트랜지스터를 포함하는 이미지 센서의 평면도이다.
도 24는 도 23에 도시된 이미지 센서를 Ⅲ-Ⅲ'로 절단한 단면도이다
도 25는 도 23에 도시된 이미지 센서를 Ⅳ-Ⅳ'로 절단한 단면도이다.
도 26은 도 23부터 도 25에 도시된 이미지 센서의 리셋 동작을 설명하기 위한 단면도이다.
도 27은 도 23부터 도 25에 도시된 이미지 센서의 전하 집적 동작을 설명하기 위한 단면도이다.
도 28은 도 23부터 도 25에 도시된 이미지 센서의 전하 전송 동작을 설명하기 위한 단면도이다.
도 29는 도 23부터 도 25에 도시된 이미지 센서의 선택 동작과 리드 동작을 설명하기 위한 단면도이다.
도 30은 도 23부터 도 29에 도시된 각 이미지 센서의 동작에 필요한 전압들에 대한 테이블이다.
도 31은 도 23부터 도 29에 도시된 각 이미지 센서의 각 영역으로 공급되는 전압의 파형을 나타낸다.
도 32는 본 발명의 다른 실시 예에 따른 p-타입 포토다이오드를 포함하는 포토게이트와 NMOS 트랜지스터를 포함하는 이미지 센서의 평면도이다.
도 33은 도 32에 도시된 이미지 센서를 Ⅲ-Ⅲ'로 절단한 단면도이다.
도 34는 도 32에 도시된 이미지 센서를 Ⅳ-Ⅳ'로 절단한 단면도이다.
도 35는 본 발명의 또 다른 실시 예에 따른 와이드 포토게이트(wide photogate)와 NMOS 트랜지스터를 포함하는 이미지 센서의 평면도이다.
도 36은 도 35에 도시된 이미지 센서를 Ⅲ-Ⅲ'로 절단한 단면도이다.
도 37은 도 35에 도시된 이미지 센서를 Ⅳ-Ⅳ'로 절단한 단면도이다.
도 38은 본 발명의 다른 실시 예에 따른 p-타입 포토다이오드를 포함하는 와이드 포토게이트와 NMOS 트랜지스터를 포함하는 이미지 센서의 평면도이다.
도 39는 도 38에 도시된 이미지 센서를 Ⅲ-Ⅲ'로 절단한 단면도이다.
도 40은 도 38에 도시된 이미지 센서를 Ⅳ-Ⅳ'로 절단한 단면도이다.
도 41은 본 발명의 또 다른 실시 예에 따른 리셋 전극, 포토게이트, 및 NMOS 트랜지스터를 포함하는 이미지 센서의 평면도이다.
도 42는 도 41에 도시된 이미지 센서를 Ⅲ-Ⅲ'로 절단한 단면도이다.
도 43은 도 41에 도시된 이미지 센서를 Ⅳ-Ⅳ'로 절단한 단면도이다.
도 44는 본 발명의 다른 실시 예에 따른 포토게이트와 PMOS 트랜지스터를 포함하는 이미지 센서의 평면도이다.
도 45는 도 44에 도시된 이미지 센서를 Ⅲ-Ⅲ'로 절단한 단면도이다.
도 46은 도 44에 도시된 이미지 센서를 Ⅳ-Ⅳ'로 절단한 단면도이다.
도 47은 도 44부터 도 46에 도시된 이미지 센서의 리셋 동작을 설명하기 위한 단면도이다.
도 48은 도 44부터 도 46에 도시된 이미지 센서의 전하 집적 동작을 설명하기 위한 단면도이다.
도 49는 도 44부터 도 46에 도시된 이미지 센서의 전하 전송 동작을 설명하기 위한 단면도이다.
도 50은 도 44부터 도 46에 도시된 이미지 센서의 선택 동작과 리드 동작을 설명하기 위한 단면도이다.
도 51은 도 47부터 도 50에 도시된 각 이미지 센서의 각 영역으로 공급되는 전압의 파형을 나타낸다.
도 52는 도 23부터 도 50에 도시된 이미지 센서의 픽셀 어레이의 실시 예이다.
도 53은 본 발명의 실시 예에 따른 픽셀을 포함하는 이미지 처리 시스템의 블록도이다.
도 54는 도 53의 이미지 센서를 포함하는 이미지 처리 시스템의 일 실시 예를 나타내는 블록도이다.
도 55는 도 53의 이미지 센서를 포함하는 이미지 처리 시스템의 다른 실시 예를 나타내는 블록도이다.
도 56은 본 발명의 각 실시 예에 따른 이미지 픽셀의 동작을 설명하기 위한 플로우차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
포토게이트 구조는 포토게이트(photogate) 또는 소스와 드레인을 포함하는 포토게이트 트랜지스터를 포함한다.
도 1은 본 발명의 일 실시 예에 따른 두 개의 NMOS 트랜지스터들을 포함하는 이미지 센서의 단면도이다.
도 1을 참조하면, 이미지 센서의 픽셀(100A)은 공유 영역(115)을 공유하는 제1NMOS 트랜지스터(TR1)와 제2NMOS 트랜지스터(TR2)를 포함한다. 즉, 픽셀(100A)은 두 개의 NMOS 트랜지스터들(TR1과 TR2)로 구현될 수 있다.
이미지 센서의 픽셀(100A)은 평면 트랜지스터 타입(planar transistor type)으로 구현될 수 있다.
제1NMOS 트랜지스터(TR1)는 n-타입 불순물로 도핑된 제1영역(113), n-타입 불순물로 도핑된 공유 영역(115), 및 제1게이트 전극(123)을 포함한다.
제1영역(113)의 도핑 농도(n+)는 공유 영역(115)의 도핑 농도(n)보다 높을 수 있다.
각 영역(113과 115)은 p-타입 불순물로 도핑된 제1기판 영역(111)의 내부에 형성된다. 예컨대, 각 영역(113과 115)은 이온 주입 공정(ion implantation process)을 통해 형성될 수 있다.
제2NMOS 트랜지스터(TR2)는 공유 영역(115), n-타입 불순물로 도핑된 제2영역(117), 제2게이트 전극(125), 및 p-타입 불순물로 도핑된 홀 포켓 영역(hole pocket region; 119)을 포함한다.
각 영역(117, 및 119)은 제1기판 영역(111)의 내부에 형성된다. 예컨대, 각 영역(117과 119)은 이온 주입 공정을 통해 형성될 수 있다.
제2영역(117)의 도핑 농도(n+)는 공유 영역(115)의 도핑 농도(n)보다 높을 수 있다.
전하 포켓 영역의 일 실시 예에 따른 홀 포켓 영역(119)의 도핑 농도(p)는 제1기판 영역(111)의 도핑 농도(p-)보다 높을 수 있다.
홀 포켓 영역(119)은 제1기판 영역(111)의 상부 표면으로부터 일정한 깊이에서 공유 영역(115)과 제2영역(117) 사이에 그리고 제2게이트 전극(125)의 아래에 형성될 수 있다.
각 게이트 전극(123과 125)과 제1기판 영역(111)의 상부 표면 사이에는 절연막이 형성될 수 있다.
출력 신호(Vout)는 제1영역(113)을 통해 출력되고, 제1게이트 전압(Vpg)은 제1게이트 전극(123)으로 입력되고, 제2게이트 전압(Vsl)은 제2게이트 전극(125)으로 공급되고, 소스 전압(Vsrc)은 제2영역(117)으로 공급된다.
출력 신호(Vout), 즉 픽셀 신호는 전압 또는 전류일 수 있다.
실시 예에 따라, n-채널 영역(121)이 공유 영역(115)과 제2영역(117)의 사이에서 제1기판 영역(111)의 상부 표면의 아래에 형성될 수 있다. 이때, n-채널 영역 (121)은 이온 주입 공정을 통해 형성될 수 있다.
n-채널 영역(121)은 홀 포켓 영역(119)의 위(on 또는 over)에 형성될 수 있다.
n-채널 영역(121)은 제2NMOS 트랜지스터(TR2)의 문턱 전압(threshold voltage)을 조절하기 위해 구현될 수 있다. 즉, 픽셀(100A)이 n-채널 영역(121)을 포함할 때, 제2NMOS 트랜지스터(TR2)의 문턱 전압은 감소한다.
따라서, n-채널 영역(121)을 포함하는 픽셀(100A)의 제2게이트 전극(125)으로 공급되는 제2게이트 전압(Vsl)이 n-채널 영역(121)을 포함하지 않는 픽셀(100A)의 제2게이트 전극(125)으로 공급되는 제2게이트 전압(Vsl)보다 낮아도, 제2NMOS 트랜지스터(TR2)는 동작할 수 있다.
다른 실시 예에 따라, 픽셀(100A)은 제1기판 영역(111)의 하부에 형성되고 n-타입 불순물로 도핑된 제2기판 영역(127)을 더 포함할 수 있다.
제2기판 영역(127)의 도핑 농도(n 또는 n-)는 공유 영역(115)의 도핑 농도 (n)와 같거나 작을 수 있다.
제1기판 영역(111)과 제2기판 영역(127)은 실리콘 기판 또는 에피텍셜 층 (epitaxial layer)에 포함될 수 있다.
실시 예들에 따라, 픽셀(100A)은 n-채널 영역(121)과 제2기판 영역(127) 중에서 적어도 하나를 포함할 수 있다.
실시 예에 따라, 제1영역(113)의 역할과 제2영역(117)의 역할은 서로 바뀔 수 있다.
각 게이트 전극(123과 125)이 폴리실리콘(polysilicon)으로 구현될 때, 픽셀 (100A)을 포함하는 이미지 센서는 BSI(back side illumination) 구조로 구현될 수 있다.
그러나, 각 게이트 전극(123과 125)이 투명 전극 재료로 구현될 때, 픽셀 (100A)을 포함하는 이미지 센서는 FSI(front side illumination) 구조로 구현될 수 있다. 예컨대, 투명 전극 재료는 ITO(Indium tin oxide), TiO2, ZnO, 또는 SnO2로 구현될 수 있다.
제1NMOS 트랜지스터(TR1)는 포토게이트 트랜지스터로 사용될 수 있고, 제1NMOS 트랜지스터(TR1)는 제1게이트 전극(123)으로 공급되는 제1게이트 전극(Vpg)에 기초하여 전하 집적(charge collection or charge integration) 능력과 FWC (full well capacity)를 조절할 수 있다.
제2NMOS 트랜지스터(TR2)는 감지 트랜지스터로 사용될 수 있고, 제2NMOS 트랜지스터(TR2)의 문턱 전압 및/또는 제2NMOS 트랜지스터(TR2)의 채널에 흐르는 전류는 제1NMOS 트랜지스터(TR1)로부터 전송된 전하들(photo charges)에 따라 조절될 수 있다.
이때, 제1NMOS 트랜지스터(TR1)의 제1영역(113)은 조절된 제2NMOS 트랜지스터(TR2)의 문턱 전압 및/또는 조절된 제2NMOS 트랜지스터(TR2)의 채널에 흐르는 전류에 상응하는 출력 신호(Vout)를 출력할 수 있다.
픽셀(100A)의 동작 순서들은 다음과 같이 다양하게 설정될 수 있다.
첫 번째, 리셋 동작, 전하 집적 동작, 전하 전송 동작, 및 리드 동작의 순서로 픽셀(100A)이 동작할 수 있다.
두 번째, 리셋 동작, 전하 집적 동작, 리드 동작, 전하 전송 동작, 및 리드 동작의 순서로 픽셀(100A)이 동작할 수 있다.
세 번째, 리셋 동작, 리드 동작, 전하 집적 동작, 전하 전송 동작, 및 리드 동작의 순서로 픽셀(100A)이 동작할 수 있다.
전하 집적 동작 전후에 픽셀(100A)로부터 출력된 픽셀 신호들을 비교하기 위해, 두 번의 리드 동작들이 수행될 수 있다. 이때, 픽셀(100A)을 포함하는 이미지 센서는 상기 픽셀 신호들에 대해 상관 이중 샘플링(correlated double sampling) 동작을 수행할 수 있는 CDS 회로들을 포함할 수 있다.
도 2는 도 1에 도시된 이미지 센서의 리셋 동작을 설명하기 위한 단면도이고, 도 6은 도 1부터 도 5에 도시된 각 이미지 센서의 동작에 필요한 전압들에 대한 테이블이고, 도 7은 도 1부터 도 5에 도시된 각 이미지 센서의 각 영역으로 공급되는 전압의 파형을 나타낸다.
도 1, 도 2, 도 6, 및 도 7을 참조하면, 리셋 동작(RESET) 동안, 홀 포켓 영역(119) 내부의 홀들(h+)은 제2영역(117)을 통해 제거된다. 따라서, 리셋 동작 (RESET) 동안, 픽셀(100A)은 초기화된다.
이때, 소스 전압(Vsrc)은 리셋 전압(Vreset)으로서 -1.5V보다 낮을 수 있고 제1게이트 전압(Vpg)과 제2게이트 전압(Vsl)은 0V 또는 접지 전압일 수 있다.
도 3은 도 1에 도시된 이미지 센서의 전하 집적 동작을 설명하기 위한 단면도이다.
도 1, 도 3, 도 6, 및 도 7을 참조하면, 전하 집적 동작(INTEGRATION) 동안 제1기판 영역(111)으로 입사된 빛에 의해 제1기판 영역(111)에서는 광 전하들 (photo charges)이 생성되고, 제1게이트 전극(123)으로 공급되는 제1게이트 전압 (Vpg)에 따라 제1게이트 전극(123)의 하부에 위치하는 제1기판 영역(111)에는 상기 광 전하들 중에서 홀들(h+)이 집적 또는 수집된다.
예컨대, 광 전하들(photo charges)의 개수는 입사된 빛의 세기에 따라 결정될 수 있다.
이때, 소스 전압(Vsrc)과 제2게이트 전압(Vsl)은 0V 또는 접지 전압이고, 제1게이트 전압(Vpg)은 전하 집적 전압(Vint)으로서 0V 또는 음의 전압일 수 있다. 상기 음의 전압은 -5V부터 0V 사이의 전압일 수 있다.
도 4는 도 1에 도시된 이미지 센서의 전하 전송 동작을 설명하기 위한 단면도이다.
도 1, 도 4, 도 6, 및 도 7을 참조하면, 전하 전송 동작(TRANSFER) 동안, 제1기판 영역(111)에 집적 또는 수집된 홀들(h+)은 제1게이트 전압(Vpg)과 제2게이트 전압(Vsl)의 차이에 따라 홀 포켓 영역(119)으로 이동한다.
이때, 소스 전압(Vsrc)은 0V이고, 제1게이트 전압(Vpg)은 제1전하 전송 전압 (Vtran1)이고 제2게이트 전압(Vsl)은 제2전하 전송 전압(Vtran2)이고, 각 전압 (Vtran1과 Vrans2)은 -3V부터 +3V 사이의 전압일 수 있다.
이때, 제1전하 전송 전압(Vtran1)은 제2전하 전송 전압(Vtran2)보다 높을 수 있다.
도 5는 도 1에 도시된 이미지 센서의 선택 동작과 리드 동작을 설명하기 위한 단면도이다.
도 1, 도 5, 도 6, 및 도 7을 참조하면, 선택 동작 또는 리드 동작 (SELECT/READ) 동안, 제1게이트 전압(Vpg)과 제2게이트 전압(Vsl) 각각이 양의 전압으로 되면, 홀 포켓 영역(119)에 저장된 홀들(h+)의 개수에 따라 제2NMOS 트랜지스터(TR2)의 문턱 전압 및/또는 제2NMOS 트랜지스터(TR2)의 채널에 흐르는 전류는 조절될 수 있다.
이때, 조절된 제2NMOS 트랜지스터(TR2)의 문턱 전압 및/또는 조절된 제2NMOS 트랜지스터(TR2)의 채널에 흐르는 전류에 상응하는 출력 신호(Vout)가 제1NMOS 트랜지스터(TR1)의 제1영역(113)을 통해 출력될 수 있다.
이때, 소스 전압(Vsrc)은 동작 전압(Vdd)으로서 -3V부터 +3V 사이의 전압이고, 제1게이트 전압(Vpg)은 제1리드 전압(Vread1)이고 제2게이트 전압(Vsl)은 제2리드 전압(Vread2)이고, 각 리드 전압(Vread1과 Vread2)은 양의 전압, 예컨대 0V부터 +3V사이의 전압일 수 있다. 이때, 제1리드 전압(Vread1)은 제2리드 전압 (Vread2)보다 약간 낮을 수 있다.
만일, 선택 동작과 리드 동작(SELECT/READ)이 수행되지 않을 때, 제1게이트 전압(Vpg)과 제2게이트 전압(Vsl)은 0V이다.
도 6과 도 7에 도시된 각 전압(Vsrc, Vpg, 및 Vsl)과 파형은 설명의 편의를 위해 예시된 것으로서, 설계 사양에 따라 다양하게 변경될 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 두 개의 NMOS 트랜지스터들을 포함하는 이미지 센서의 단면도이다.
도 8을 참조하면, 이미지 센서의 픽셀(100B)은 공유 영역(115a)을 공유하는 제1NMOS 트랜지스터와 제2NMOS 트랜지스터를 포함한다. 즉, 픽셀(100B)은 두 개의 NMOS 트랜지스터들로 구현될 수 있다.
이미지 센서의 픽셀(100B)은 수직 트랜지스터 타입(vertical transistor type)으로 구현될 수 있다.
포토게이트 구조, 즉 포토게이트 트랜지스터의 기능을 수행하는 상기 제1NMOS 트랜지스터는 n-타입 불순물로 도핑된 제1영역(113a), n-타입 불순물로 도핑된 공유 영역(115a), 및 제1게이트 전압(Vpg)을 수신하는 제1게이트 전극(123a)을 포함한다.
각 영역(113a와 115a)은 이온 주입 공정에 따라 제1기판 영역(111) 내에 형성될 수 있다. 이때, 공유 영역(115a)의 적어도 일부는 제1기판 영역(111) 내에 형성될 수 있다.
감지 트랜지스터의 기능을 수행할 수 있는 제2NMOS 트랜지스터는 공유 영역 (115a), n-타입 불순물로 도핑된 제2영역 (117a), 제2게이트 전압(Vsl)을 수신하는 제2게이트 전극(125a), 및 p-타입 불순물로 도핑된 홀 포켓 영역(119a)을 포함한다. 각 영역(115a, 117a, 및 119a)은 수직으로 구현될 수 있다.
도 8의 각 영역(113a, 115a, 117a, 및 119a)의 기능과 도핑 농도는 도 1의 각 영역(113, 115, 117, 및 119)의 기능과 도핑 농도와 실질적으로 동일하다.
도 1을 참조하여 설명한 바와 같이, 각 게이트 전극(123a와 125a)이 어떤 물질로 형성되는지의 여부에 따라, 픽셀(100B)을 포함하는 이미지 센서는 BSI 구조 또는 FSI 구조로 구현될 수 있다.
픽셀(100B)은 제2기판 영역(127)을 포함할 수도 있고 포함하지 않을 수도 있다. 도 8에는 도시되어 있지 않으나, 도 1의 n-채널 영역(121)과 동일한 기능을 수행할 수 있는 n-채널 영역이 공유 영역(115a)과 제2영역(117a) 사이에 형성될 수 있다.
제1게이트 전극(123a)과 제1기판 영역(111) 사이에는 절연 층이 형성되고, 제2게이트 전극(125a)과 홀 포켓 영역(119a) 사이에는 절연 층이 형성될 수 있다.
도 1의 n-채널 영역(121)과 동일한 기능을 수행할 수 있는 n-채널 영역이 공유 영역(115a)과 제2영역(117a) 사이에 형성될 때, 제2게이트 전극(125a)과 상기 n-채널 영역 사이에는 절연 층이 형성될 수 있다. 실시 예에 따라, 상기 n-채널 영역과 홀 포켓 영역(119a)은 접촉될 수도 있고 분리될 수도 있다.
도 8에 도시된 구조를 갖는 픽셀(100B)은 다양한 CMOS 공정에 따라 구현될 수 있다.
도 9는 본 발명의 또 다른 실시 예에 따른 두 개의 NMOS 트랜지스터들을 포함하는 이미지 센서의 단면도이다.
도 9를 참조하면, 이미지 센서의 픽셀(100C)은 공유 영역(115b)을 공유하는 제1NMOS 트랜지스터와 제2NMOS 트랜지스터를 포함한다. 즉, 픽셀(100C)은 두 개의 NMOS 트랜지스터들로 구현될 수 있다.
이미지 센서의 픽셀(100C)은 수직 트랜지스터 타입으로 구현될 수 있다.
포토게이트 구조, 즉 포토게이트 트랜지스터의 기능을 수행하는 상기 제1NMOS 트랜지스터는 n-타입 불순물로 도핑된 제1영역(113b), n-타입 불순물로 도핑된 공유 영역(115b), 및 제1게이트 전압(Vpg)을 수신하는 제1게이트 전극(123b)을 포함한다.
제1영역(113b)은 제1기판 영역(111)의 위(on)에 형성될 수 있다. 실시 예에 따라 제1영역(113b)의 일부는 제1기판 영역(111) 내에 구현될 수도 있다.
감지 트랜지스터의 기능을 수행할 수 있는 상기 제2NMOS 트랜지스터는 공유 영역(115b), n-타입 불순물로 도핑된 제2영역(117b), 제2게이트 전압(Vsl)을 수신하는 제2게이트 전극(125b), 및 p-타입 불순물로 도핑된 홀 포켓 영역(119b)을 포함한다. 공유 영역(115b)의 적어도 일부는 제1기판 영역(111) 내에 구현될 수도 있다. 각 영역(115b, 117b, 및 119b)은 수직으로 구현될 수 있다.
도 9의 각 영역(113b, 115b, 117b, 및 119b)의 기능과 도핑 농도는 도 1의 각 영역(113, 115, 117, 및 119)의 기능과 도핑 농도와 실질적으로 동일하다.
도 1을 참조하여 설명한 바와 같이, 각 게이트 전극(123b와 125b)이 어떤 물질로 형성되는지의 여부에 따라, 픽셀(100C)을 포함하는 이미지 센서는 BSI 구조 또는 FSI 구조로 구현될 수 있다.
픽셀(100C)은 제2기판 영역(127)을 포함할 수도 있고 포함하지 않을 수도 있다. 도 9에는 도시되어 있지 않으나, 도 1의 n-채널 영역(121)과 동일한 기능을 수행할 수 있는 n-채널 영역이 공유 영역(115b)과 제2영역(117b) 사이에 형성될 수 있다.
제1게이트 전극(123b)과 제1기판 영역(111) 사이에는 절연 층이 형성되고, 제2게이트 전극(125b)과 홀 포켓 영역(119b) 사이에는 절연 층이 형성될 수 있다.
도 1의 n-채널 영역(121)과 동일한 기능을 수행할 수 있는 n-채널 영역이 공유 영역(115b)과 제2영역(117b) 사이에 형성될 때, 제2게이트 전극(125b)과 상기 n-채널 영역 사이에는 절연 층이 형성될 수 있다.
도 9에 도시된 픽셀(100C)은 얇은 바디(thin body)를 포함하므로, 감지 마진 (sensing margin)이 개선되고 누설 전류(leakage current)를 억제할 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 두 개의 PMOS 트랜지스터들을 포함하는 이미지 센서의 단면도이다.
도 1과 도 10을 참조하면, 이미지 센서의 픽셀(100D)은 공유 영역(115-1)을 공유하는 제1PMOS 트랜지스터와 제2PMOS 트랜지스터를 포함한다. 즉, 픽셀(100D)은 두 개의 PMOS 트랜지스터들로 구현될 수 있다.
이미지 센서의 픽셀(100D)은 평면 트랜지스터 타입으로 구현될 수 있다.
포토게이트 구조, 특 포토게이트 트랜지스터의 기능을 수행하는 상기 제1PMOS 트랜지스터는 p-타입 불순물로 도핑된 제1영역(113-1), p-타입 불순물로 도핑된 공유 영역(115-1), 및 제1게이트 전압(Vpg)을 수신하는 제1게이트 전극(123-1)을 포함한다.
제1영역(113-1)의 도핑 농도(p+)는 공유 영역(115-1)의 도핑 농도(p)보다 높을 수 있다.
각 영역(113-1과 115-1)은 n-타입 불순물로 도핑된 제1기판 영역(111-1)의 내부에 형성된다. 예컨대, 각 영역(113-1과 115-1)은 이온 주입 공정을 통해 형성될 수 있다.
감지 트랜지스터의 기능을 수행하는 상기 제2PMOS 트랜지스터는 공유 영역 (115-1), p-타입 불순물로 도핑된 제2영역(117-1), 제2게이트 전압(Vsl)을 수신하는 제2게이트 전극(125-1), 및 n-타입 불순물로 도핑된 전자 포켓 영역(119-1)을 포함한다. 각 포켓 영역(119와 119-1)은 전하 포켓 영역(photo charge pocket region)의 기능을 수행할 수 있다.
각 영역(117-1, 및 119-1)은 제1기판 영역(111-1)의 내부에 형성된다. 예컨대, 각 영역(117-1과 119-1)은 이온 주입 공정을 통해 형성될 수 있다.
제2영역(117-1)의 도핑 농도(p+)는 공유 영역(115-1)의 도핑 농도(p)보다 높을 수 있다.
전자 포켓 영역(119-1)의 도핑 농도(n)는 제1기판 영역(111-1)의 도핑 농도 (n-)보다 높을 수 있다.
전자 포켓 영역(119-1)은 제1기판 영역(111-1)의 상부 표면으로부터 일정한 깊이에서 공유 영역(115-1)과 제2영역(117-1) 사이에 그리고 제2게이트 전극(125-1)의 아래에 형성될 수 있다.
각 게이트 전극(123-1과 125-1)과 제1기판 영역(111-1)의 상부 표면 사이에는 절연막이 형성될 수 있다.
출력 신호(Vout)는 제1영역(113-1)을 통해 출력되고, 제1게이트 전압(Vpg)은 제1게이트 전극(123-1)으로 입력되고, 제2게이트 전압(Vsl)은 제2게이트 전극(125-1)으로 공급되고, 소스 전압(Vsrc)은 제2영역(117-1)으로 공급된다.
상술한 바와 같이, 출력 신호(Vout), 즉 픽셀 신호는 전압 또는 전류일 수 있다.
실시 예에 따라, p-채널 영역(121-1)이 공유 영역(115-1)과 제2영역(117-1)의 사이에서 제1기판 영역(111-1)의 상부 표면의 아래에 형성될 수 있다. 이때, p-채널 영역(121-1)은 이온 주입 공정을 통해 형성될 수 있다.
p-채널 영역(121-1)은 전자 포켓 영역(119-1)의 위(on 또는 over)에 형성될 수 있다.
p-채널 영역(121-1)은 제2PMOS 트랜지스터의 문턱 전압을 조절하기 위해 구현될 수 있다. 즉, 픽셀(100D)이 p-채널 영역(121-1)을 포함할 때, 상기 제2PMOS 트랜지스터의 문턱 전압은 감소한다.
다른 실시 예에 따라, 픽셀(100D)은 제1기판 영역(111-1)의 하부에 형성되고 p-타입 불순물로 도핑된 제2기판 영역(127-1)을 더 포함할 수 있다.
제2기판 영역(127-1)의 도핑 농도(p 또는 p-)는 공유 영역(115-1)의 도핑 농도(p)와 같거나 작을 수 있다.
제1기판 영역(111-1)과 제2기판 영역(127-1)은 실리콘 기판 또는 에피텍셜 층에 포함될 수 있다.
실시 예들에 따라, 픽셀(100D)은 p-채널 영역(121-1)과 제2기판 영역(127-1) 중에서 적어도 하나를 포함할 수 있다.
실시 예에 따라, 제1영역(113-1)의 역할과 제2영역(117-1)의 역할은 서로 바뀔 수 있다.
각 게이트 전극(123-1과 125-1)이 폴리실리콘으로 구현될 때, 픽셀(100D)을 포함하는 이미지 센서는 BSI 구조로 구현될 수 있다.
그러나, 각 게이트 전극(123-1과 125-1)이 투명 전극 재료로 구현될 때, 픽셀(100D)을 포함하는 이미지 센서는 FSI 구조로 구현될 수 있다.
제1PMOS 트랜지스터는 포토게이트 트랜지스터로 구현될 수 있고, 상기 제1PMOS 트랜지스터는 제1게이트 전극(123-1)으로 공급되는 제1게이트 전극(Vpg)에 기초하여 전하 집적 능력과 FWC를 조절할 수 있다.
도 11은 도 10에 도시된 이미지 센서의 리셋 동작을 설명하기 위한 단면도이고, 도 15는 도 11부터 도 14에 도시된 각 이미지 센서의 동작에 필요한 전압들에 대한 테이블이다.
도 6, 도 10, 도 11, 및 도 15를 참조하면, 리셋 동작(RESET) 동안, 전자 포켓 영역(119-1) 내부의 전자들(e-)은 제2영역(117-1)을 통해 제거된다. 리셋 동작(RESET) 동안, 픽셀(100D)은 초기화된다.
이때, 소스 전압(Vsrc)은 리셋 전압(Vreset)으로서 1.5V보다 높을 수 있고 제1게이트 전압(Vpg)과 제2게이트 전압(Vsl)은 0V 또는 접지 전압일 수 있다.
도 12는 도 10에 도시된 이미지 센서의 전하 집적 동작을 설명하기 위한 단면도이다.
도 6, 도 10, 도 12, 및 도 15를 참조하면, 전하 집적 동작(INTEGRATION) 동안 제1기판 영역(111-1)으로 입사된 빛에 의해 제1기판 영역(111-1)에서는 광 전하들이 생성되고, 제1게이트 전극(123-1)으로 공급되는 제1게이트 전압(Vpg)에 따라 제1게이트 전극(123-1)의 하부에 위치하는 제1기판 영역(111-1)에 상기 광 전하들 중에서 전자들(e-)이 집적 또는 수집된다.
예컨대, 광 전하들의 개수는 입사된 빛의 세기에 따라 결정될 수 있다.
이때, 소스 전압(Vsrc)과 제2게이트 전압(Vsl)은 0V 또는 접지 전압이고, 제1게이트 전압(Vpg)은 전하 집적 전압(Vint)으로서 0V 또는 양의 전압일 수 있다. 상기 양의 전압은 0V부터 5V 사이의 전압일 수 있다.
도 13은 도 10에 도시된 이미지 센서의 전하 전송 동작을 설명하기 위한 단면도이다.
도 6, 도 10, 도 13, 및 도 15를 참조하면, 전하 전송 동작(TRANSFER) 동안, 제1기판 영역(111-1)에 집적 또는 수집된 전자들(e-)은 제1게이트 전압(Vpg)과 제2게이트 전압(Vsl)의 차이에 따라 전자 포켓 영역(119-1)으로 이동한다.
이때, 소스 전압(Vsrc)은 0V이고, 제1게이트 전압(Vpg)은 제1전하 전송 전압 (Vtran1)이고 제2게이트 전압(Vsl)은 제2전하 전송 전압(Vtran2)이고, 각 전압 (Vtran1과 Vrans2)은 -3V부터 +3V 사이의 전압일 수 있다. 이때, 제1전하 전송 전압(Vtran1)은 제2전하 전송 전압(Vtran2)보다 낮을 수 있다.
도 14는 도 10에 도시된 이미지 센서의 선택 동작과 리드 동작을 설명하기 위한 단면도이다.
도 6, 도 10, 도 14, 및 도 15를 참조하면, 선택 동작과 리드 동작 (SELECT/READ) 동안, 제1게이트 전압(Vpg)과 제2게이트 전압(Vsl) 각각이 음의 전압으로 되면, 전자 포켓 영역(119-1)에 저장된 전자들(e-)의 개수에 따라 제2PMOS 트랜지스터의 문턱 전압 또는 제2PMOS 트랜지스터의 채널에 흐르는 전류가 결정된다.
이때, 조절된 제2PMOS 트랜지스터의 문턱 전압 및/또는 조절된 제2PMOS 트랜지스터의 채널에 흐르는 전류에 상응하는 출력 신호(Vout)가 제1PMOS 트랜지스터의 제1영역(113-1)을 통해 출력될 수 있다.
이때, 소스 전압(Vsrc)은 동작 전압(Vdd)으로서 -3V부터 +3V 사이의 전압이고, 제1게이트 전압(Vpg)은 제1리드 전압(Vread)이고 제2게이트 전압(Vsl)은 제2리드 전압(Vread2)이고, 각 전압(Vread1과 Vread2)은 음의 전압으로서, 예컨대 -3V부터 0V 사이의 전압일 수 있다. 이때, 제1리드 전압(Vread1)은 제2리드 전압 (Vread2)보다 약간 높다.
만일, 선택 동작과 리드 동작(SELECT/READ)이 수행되지 않을 때, 제1게이트 전압(Vpg)과 제2게이트 전압(Vsl)은 0V이다.
도 6과 도 15에 도시된 각 전압(Vsrc, Vpg, 및 Vsl)과 파형은 설명의 편의를 위해 예시된 것으로서, 설계 사양에 따라 다양하게 변경될 수 있다.
도 16은 본 발명의 또 다른 실시 예에 따른 두 개의 PMOS 트랜지스터들을 포함하는 이미지 센서의 단면도이다.
도 16을 참조하면, 이미지 센서의 픽셀(100E)은 공유 영역(115a-1)을 공유하는 제1PMOS 트랜지스터와 제2PMOS 트랜지스터를 포함한다. 즉, 픽셀(100E)은 두 개의 PMOS 트랜지스터들로 구현될 수 있다.
이미지 센서의 픽셀(100E)은 수직 트랜지스터 타입으로 구현될 수 있다.
포토게이트 구조, 즉 포토게이트 트랜지스터의 기능을 수행하는 상기 제1PMOS 트랜지스터는 p-타입 불순물로 도핑된 제1영역(113a-1), p-타입 불순물로 도핑된 공유 영역(115a-1), 및 제1게이트 전압(Vpg)을 수신하는 제1게이트 전극 (123a-1)을 포함한다.
각 영역(113a-1과 115a-1)은 이온 주입 공정에 따라 제1기판 영역(111-1)에 형성된다.
감지 트랜지스터의 기능을 수행하는 제2PMOS 트랜지스터는 공유 영역(115a-1), p-타입 불순물로 도핑된 제2영역(117a-1), 제2게이트 전압(Vsl)을 수신하는 제2게이트 전극(125a-1), 및 n-타입 불순물로 도핑된 전자 포켓 영역(119a-1)을 포함한다. 각 영역(115a-1, 117a-1, 및 119a-1)은 수직 구조로 구현될 수 있다.
도 8의 픽셀(100B)은 NMOS 트랜지스터 구조를 갖고, 도 16의 픽셀(100E)은 PMOS 트랜지스터 구조를 갖는 것을 제외하면, 각 픽셀(100B과 100E)의 구조와 동작은 실질적으로 동일하다.
도 17은 본 발명의 또 다른 실시 예에 따른 두 개의 PMOS 트랜지스터들을 포함하는 이미지 센서의 단면도이다.
도 17을 참조하면, 이미지 센서의 픽셀(100F)은 공유 영역(115b-1)을 공유하는 제1PMOS 트랜지스터와 제2PMOS 트랜지스터를 포함한다. 즉, 픽셀(100F)은 두 개의 NMOS 트랜지스터들로 구현될 수 있다.
이미지 센서의 픽셀(100F)은 수직 트랜지스터 타입으로 구현될 수 있다.
포토게이트 트랜지스터의 기능을 수행하는 제1PMOS 트랜지스터는 p-타입 불순물로 도핑된 제1영역(113b-1), p-타입 불순물로 도핑된 공유 영역(115b-1), 및 제1게이트 전극(123b-1)을 포함한다.
감지 트랜지스터의 기능을 수행하는 제2NMOS 트랜지스터는 공유 영역(115b-1), p-타입 불순물로 도핑된 제2영역(117b-1), 제2게이트 전극(125b-1), 및 n-타입 불순물로 도핑된 전자 포켓 영역(119b-1)을 포함한다.
도 9의 픽셀(100C)은 NMOS 트랜지스터 구조를 갖고, 도 17의 픽셀(100F)은 PMOS 트랜지스터 구조를 갖는 것을 제외하면, 각 픽셀(100C과 100F)의 구조와 동작은 실질적으로 동일하다.
도 18은 도 1, 도 8, 도 9, 도 10, 도 16, 또는 도 17에 도시된 이미지 센서에 대한 개념적인 회로도이다.
도 1, 도 8, 도 9, 도 10, 도 16, 도 17, 및 도 18을 참조하면, 각 픽셀 (100A~100F, 집합적으로 "100")은 도 18에 도시된 바와 같이 공유 영역(115, 115-1, 115a, 115a-1, 115b, 또는 115b-1)을 공유하는 두 개의 트랜지스터들(TR1과 TR2)로 모델링될 수 있다.
도 19는 도 1, 도 8, 도 9, 도 10, 도 16, 또는 도 17에 도시된 이미지 센서를 포함하고 로링 셔터(rolling shutter) 방법으로 구동되는 픽셀 어레이의 일 실시 예이다.
도 19를 참조하면, 이미지 센서의 픽셀 어레이(510A)는 복수의 픽셀들(100)을 포함하고, 복수의 픽셀들(100) 각각의 동작은 로우 드라이버(520A)에 의해 제어된다. 복수의 픽셀들(100) 각각은 출력 신호(Vout1~Voutn)를 출력한다.
첫 번째 로우에는 복수의 픽셀들이 구현되고, 상기 첫 번째 로우에 구현된 상기 복수의 픽셀들 각각의 동작은 제어 신호들(Vpg1, Vsl1, 및 Vsrc1)에 의해 제어된다.
또한, m번째 로우에는 복수의 픽셀들이 구현되고, 상기 m번째 로우에 구현된 상기 복수의 픽셀들 각각의 동작은 제어 신호들(Vpgm, Vslm, 및 Vsrcm)에 의해 제어된다.
즉, 각 로우에 구현된 복수의 픽셀들은 로우 단위로 출력되는 제어 신호들 (Vpgi, Vsli, 및 Vsrci, 1≤i≤m, i와 m은 자연수)에 의해 제어된다.
예컨대, 각 로우에 구현된 복수의 픽셀들의 리셋 동작은 로우 단위로 제어될 수 있다.
도 20은 도 1, 도 8, 도 9, 도 10, 도 16, 또는 도 17에 도시된 이미지 센서를 포함하고 글로벌 셔터(global shutter) 방법으로 구동되는 픽셀 어레이의 일 실시 예이다.
이미지 센서의 픽셀 어레이(510B)는 복수의 픽셀들(100)을 포함하고, 복수의 픽셀들(100) 각각의 동작은 로우 드라이버(520B)에 의해 제어된다. 복수의 픽셀들 (100) 각각은 출력 신호(Vout1~Voutn)를 출력한다.
첫 번째 로우에는 복수의 픽셀들이 구현되고, 상기 첫 번째 로우에 구현된 상기 복수의 픽셀들 각각의 동작은 제어 신호들(Vpg1, Vsl1, 및 Vsrc)에 의해 제어된다.
또한, m번째 로우에는 복수의 픽셀들이 구현되고, 상기 m번째 로우에 구현된 상기 복수의 픽셀들 각각의 동작은 제어 신호들(Vpgm, Vslm, 및 Vsrc)에 의해 제어된다.
즉, 각 로우에 구현된 복수의 픽셀들은 로우 단위로 출력되는 제어 신호들 (Vpgi, Vsli, 및 Vsrc, 1≤i≤m, i와 m은 자연수)에 의해 제어된다.
글로벌 셔터 동작에 따라, 픽셀 어레이(510B)에 구현된 모든 픽셀들(100)의 리셋 동작은 하나의 소스 전압(Vsrc)에 따라 제어될 수 있다.
도 21은 도 1, 도 8, 도 9, 도 10, 도 16, 또는 도 17에 도시된 이미지 센서를 포함하고 로링 셔터(rolling shutter) 방법으로 구동되는 픽셀 어레이의 다른 실시 예이다.
도 19와 도 21을 참조하면, 픽셀 어레이(510C)는 복수의 픽셀 유닛들(PU)을 포함한다. 도 19에서는 픽셀 유닛(PU)이 하나의 픽셀(100)을 포함하나, 도 21에서는 하나의 픽셀 유닛(PU)이 4개의 픽셀들(100)을 포함한다.
실시 예에 따라, 픽셀 유닛(PU)은 4개 이상의 픽셀들(100)을 포함할 수 있다.
도 22는 도 1, 도 8, 도 9, 도 10, 도 16, 또는 도 17에 도시된 이미지 센서를 포함하고 글로벌 셔터 (global shutter) 방법으로 구동되는 픽셀 어레이의 다른 실시 예이다.
도 20과 도 22를 참조하면, 픽셀 어레이(510D)는 복수의 픽셀 유닛들(PU)을 포함한다. 도 20에서는 픽셀 유닛(PU)이 하나의 픽셀(100)을 포함하나, 도 22에서는 하나의 픽셀 유닛(PU)이 4개의 픽셀들(100)을 포함한다.
실시 예에 따라, 픽셀 유닛(PU)은 4개 이상의 픽셀들(100)을 포함할 수 있다.
도 23은 본 발명의 일 실시 예에 따른 포토게이트와 NMOS 트랜지스터를 포함하는 이미지 센서의 평면도이고, 도 24는 도 23에 도시된 이미지 센서를 Ⅲ-Ⅲ'로 절단한 단면도이고, 도 25는 도 23에 도시된 이미지 센서를 Ⅳ-Ⅳ'로 절단한 단면도이다.
도 23부터 도 25를 참조하면, 포토게이트(PG)와 NMOS 트랜지스터(STR)를 포함하는 픽셀(100G)은 제3영역(201), 제2게이트 전극(203), 제4영역(205), 및 제1게이트 전극(207)을 포함한다.
포토게이트 구조, 즉 포토게이트(PG)의 제1게이트 전극(207)은 제1게이트 전압(Vpg)에 기초하여 전하 집적 능력과 FWC(full well capacity)를 조절할 수 있다.
영역들(201, 203, 및 205)을 포함하는 감지 트랜지스터(STR)는 선택 동작과 리드 동작을 수행할 수 있다.
큰 포토게이트(PG)와 작은 감지 트랜지스터(STR)를 포함하는 픽셀(100G)은 수광 효율과 감지 감도를 증가시킬 수 있는 효과가 있다.
감지 트랜지스터(STR)는 n-타입 불순물로 도핑된 제3영역(201), 제2게이트 전극(203), n-타입 불순물로 도핑된 제4영역(205), 및 홀 포겟 영역(213)을 포함한다.
각 영역(201, 205, 및 213)은 p-타입 불순물로 도핑된 제1기판 영역(211)의 내부에 형성된다. 예컨대, 각 영역(201, 205, 및 213)은 이온 주입 공정을 통해 형성될 수 있다.
홀 포켓 영역(213)의 도핑 농도(p)는 제1기판 영역(211)의 도핑 농도(p-)보다 높을 수 있다.
홀 포켓 영역(213)은 제1기판 영역(211)의 상부 표면으로부터 일정한 깊이에서 제3영역(201)과 제4영역(205) 사이에 그리고 제2게이트 전극(203)의 아래에 형성될 수 있다.
각 게이트 전극(203과 207)과 제1기판 영역(211)의 상부 표면 사이에는 절연막이 형성될 수 있다.
출력 신호(Vout)는 제3영역(201)을 통해 출력되고, 제1게이트 전압(Vpg)은 제1게이트 전극(207)으로 입력되고, 제2게이트 전압(Vsl)은 제2게이트 전극(203)으로 공급되고, 소스 전압(Vsrc)은 제4영역(205)으로 공급된다.
실시 예에 따라, n-채널 영역(215)이 제3영역(201)과 제4영역(205)의 사이에서 제1기판 영역(211)의 상부 표면의 아래에 형성될 수 있다. 이때, n-채널 영역 (215)은 이온 주입 공정을 통해 형성될 수 있다.
n-채널 영역(215)은 감지 트랜지스터(STR)의 문턱 전압을 조절하기 위해 구현될 수 있다. 즉, 픽셀(100G)이 n-채널 영역(215)을 포함할 때, 감지 트랜지스터 (STR)의 문턱 전압은 감소한다.
다른 실시 예에 따라, 픽셀(100G)은 제1기판 영역(211)의 하부에 형성되고 n-타입 불순물로 도핑된 제2기판 영역(217)을 더 포함할 수 있다.
제2기판 영역(217)의 도핑 농도(n 또는 n-)는 각 영역(201과 205)의 도핑 농도와 같거나 작을 수 있다.
제1기판 영역(211)과 제2기판 영역(217)은 실리콘 기판 또는 에피텍셜 층 (epitaxial layer)에 포함될 수 있다.
실시 예들에 따라, 픽셀(100G)은 n-채널 영역(215)과 제2기판 영역(217) 중에서 적어도 하나를 포함할 수 있다.
실시 예에 따라, 제3영역(201)의 역할과 제4영역(205)의 역할은 서로 바뀔 수 있다. 예컨대, 제4영역(205)이 소스(source)일 때, 제3영역(201)은 드레인 (drain)일 수 있다.
각 게이트 전극(203과 207)이 폴리실리콘으로 구현될 때, 픽셀(100G)을 포함하는 이미지 센서는 BSI 구조로 구현될 수 있다.
그러나, 각 게이트 전극(203과 207)이 투명 전극 재료로 구현될 때, 픽셀 (100G)을 포함하는 이미지 센서는 FSI 구조로 구현될 수 있다.
픽셀(100G)은 동작 순서들은 다음과 같다.
첫 번째, 리셋 동작, 전하 집적 동작, 전하 전송 동작, 및 리드 동작의 순서로 픽셀(100G)이 동작할 수 있다.
두 번째, 리셋 동작, 전하 집적 동작, 리드 동작, 전하 전송 동작, 및 리드 동작의 순서로 픽셀(100G)이 동작할 수 있다.
세 번째, 리셋 동작, 리드 동작, 전하 집적 동작, 전하 전송 동작, 및 리드 동작의 순서로 픽셀(100G)이 동작할 수 있다.
전하 집적 동작 전후에 픽셀(100G)로부터 출력된 픽셀 신호들을 비교하기 위해, 두 번의 리드 동작들이 수행될 수 있다. 이때, 픽셀(100G)을 포함하는 이미지 센서는 상기 픽셀 신호들에 대해 상관 이중 샘플링 동작을 수행할 수 있는 CDS 회로들을 포함할 수 있다.
도 26은 도 23부터 도 25에 도시된 이미지 센서의 리셋 동작을 설명하기 위한 단면도이고, 도 30은 도 23부터 도 29에 도시된 각 이미지 센서의 동작에 필요한 전압들에 대한 테이블이고, 도 31은 도 23부터 도 29에 도시된 각 이미지 센서의 각 영역으로 공급되는 전압의 파형을 나타낸다.
도 24, 도 25, 도 26, 도 30, 및 도 31을 참조하면, 리셋 동작(RESET) 동안, 감지 트랜지스터(STR)의 홀 포켓 영역(213) 내부의 홀들(h+)은 제4영역(205)을 통해 제거된다. 즉, 픽셀(100G)은 초기화된다.
이때, 소스 전압(Vsrc)은 리셋 전압(Vreset)으로서 -1.5V보다 낮을 수 있고 제1게이트 전압(Vpg)은 0V보다 크고, 제2게이트 전압(Vsl)은 0V 또는 접지 전압일 수 있다.
도 27은 도 23부터 도 25에 도시된 이미지 센서의 전하 집적 동작을 설명하기 위한 단면도이다.
도 24, 도 25, 도 27, 도 30 및 도 31을 참조하면, 전하 집적 동작 (INTEGRATION) 동안, 제1기판 영역(211)으로 입사된 빛에 의해 제1기판 영역(211)에서는 광 전하들이 생성되고, 제1게이트 전극(207)으로 공급되는 제1게이트 전압 (Vpg)에 따라 제1게이트 전극(207)의 하부에 위치하는 제1기판 영역(211)에는 상기 광 전하들 중에서 홀들(h+)이 집적 또는 수집된다. 전하 집적 동작은 포토게이트 (PG)에 의해 수행된다.
예컨대, 광 전하들의 개수는 입사된 빛의 세기에 따라 결정될 수 있다.
이때, 소스 전압(Vsrc)과 제2게이트 전압(Vsl)은 0V 또는 접지 전압이고, 제1게이트 전압(Vpg)은 전하 집적 전압(Vint)으로서 0V 또는 음의 전압일 수 있다. 상기 음의 전압은 -5V부터 0V 사이의 전압일 수 있다.
도 28은 도 23부터 도시된 이미지 센서의 전하 전송 동작을 설명하기 위한 단면도이다.
도 24, 도 25, 도 28, 도 30, 및 도 31을 참조하면, 전하 전송 동작 (TRANSFER) 동안, 제1기판 영역(211)에 집적 또는 수집된 홀들(h+)은 제1게이트 전압(Vpg)과 제2게이트 전압(Vsl)의 차이에 따라 홀 포켓 영역(213)으로 이동한다.
이때, 소스 전압(Vsrc)은 0V이고, 제1게이트 전압(Vpg)은 제1전하 전송 전압 (Vtran1)이고 제2게이트 전압(Vsl)은 제2전하 전송 전압(Vtran2)이고, 각 전압 (Vtran1과 Vrans2)은 -3V부터 +3V 사이의 전압일 수 있다.
이때, 제1전하 전송 전압(Vtran1)은 제2전하 전송 전압(Vtran2)보다 높을 수 있다.
도 29는 도 23부터 도 25에 도시된 이미지 센서의 선택 동작과 리드 동작을 설명하기 위한 단면도이다.
도 24, 도 25, 도 29, 도 30, 및 도 31을 참조하면, 선택 동작과 리드 동작 (SELECT/READ) 동안, 제1게이트 전압(Vpg)과 제2게이트 전압(Vsl) 각각이 양의 전압으로 되면, 홀 포켓 영역(213)에 저장된 홀들(h+)에 따라 픽셀(100G)의 출력 신호(Vout)가 출력된다.
예컨대, 홀 포켓 영역(213)에 저장된 홀들(h+)의 개수에 따라 감지 트랜지스터(STR)의 문턱 전압 및/또는 감지 트랜지스터(STR)의 채널에 흐르는 전류는 조절될 수 있다.
조절된 감지 트랜지스터(STR)의 문턱 전압 및/또는 조절된 감지 트랜지스터(STR)의 채널에 흐르는 전류에 상응하는 출력 신호(Vout)가 감지 트랜지스터 (STR)의 제1영역(113)을 통해 출력될 수 있다.
이때, 소스 전압(Vsrc)은 동작 전압(Vdd)으로서 -3V부터 +3V 사이의 전압이고, 제1게이트 전압(Vpg)은 제1리드 전압(Vread1)이고 제2게이트 전압(Vsl)은 제2리드 전압(Vread2)이고, 각 리드 전압(Vread1과 Vread2)은 양의 전압, 예컨대 0V부터 +3V사이의 전압일 수 있다. 이때, 제1리드 전압(Vread1)은 제2리드 전압 (Vread2)보다 약간 높을 수 있다.
만일, 선택 동작과 리드 동작(SELECT/READ)이 수행되지 않을 때, 제1게이트 전압(Vpg)과 제2게이트 전압(Vsl)은 0V이다.
도 30과 도 31에 도시된 각 전압(Vsrc, Vpg, 및 Vsl)과 파형은 설명의 편의를 위해 예시된 것으로서, 설계 사양에 따라 다양하게 변경될 수 있다.
도 32는 본 발명의 다른 실시 예에 따른 p-타입 포토다이오드를 포함하는 포토게이트와 NMOS 트랜지스터를 포함하는 이미지 센서의 평면도이고, 도 33은 도 32에 도시된 이미지 센서를 Ⅲ-Ⅲ'로 절단한 단면도이고, 도 34는 도 32에 도시된 이미지 센서를 Ⅳ-Ⅳ'로 절단한 단면도이다.
p-타입 불순물로 도핑된 포토다이오드(219)를 제외하면, 도 23부터 도 31을 참조하여 설명된 픽셀(100G)의 구조와 동작은 도 32부터 도 34에 도시된 픽셀 (100H)의 구조와 동작과 실질적으로 동일하다.
예컨대, 포토다이오드(219)의 도핑 농도(p1)는 홀 포켓 영역(213)의 도핑 농도(p)보다 작고 제1기판 영역(211)의 도핑 농도(p-)보다 클 수 있다.
도 35는 본 발명의 또 다른 실시 예에 따른 와이드 포토게이트와 NMOS 트랜지스터를 포함하는 이미지 센서의 평면도이고, 도 36은 도 35에 도시된 이미지 센서를 Ⅲ-Ⅲ'로 절단한 단면도이고, 도 37은 도 35에 도시된 이미지 센서를 Ⅳ-Ⅳ'로 절단한 단면도이다.
포토게이트(PG)의 제1게이트 전극(207a)의 크기를 제외하면, 도 23부터 도 31을 참조하여 설명된 픽셀(100G)의 구조와 동작은 도 35부터 도 37에 도시된 픽셀 (100I)의 구조와 동작과 실질적으로 동일하다.
픽셀(100I)의 포토게이트(PG)의 제1게이트 전극(207a)의 크기는 픽셀(100G)의 포토게이트(PG)의 제1게이트 전극(207)의 크기보다 크다. 예컨대, 포토게이트 (PG)의 크기는 제1게이트 전극(207 또는 207a)의 크기로 정의될 수 있다.
도 38은 본 발명의 다른 실시 예에 따른 p-타입 포토다이오드를 포함하는 와이드 포토게이트와 NMOS 트랜지스터를 포함하는 이미지 센서의 평면도이고, 도 39는 도 38에 도시된 이미지 센서를 Ⅲ-Ⅲ'로 절단한 단면도이고, 도 40은 도 38에 도시된 이미지 센서를 Ⅳ-Ⅳ'로 절단한 단면도이다.
p-타입 포토다이오드(219)와 제1게이트 전극(207a)의 크기를 제외하면, 도 23부터 도 31을 참조하여 설명된 픽셀(100G)의 구조와 동작은 도 38부터 도 40에 도시된 픽셀(100J)의 구조와 동작과 실질적으로 동일하다.
도 41은 본 발명의 또 다른 실시 예에 따른 리셋 전극, 포토게이트, 및 NMOS 트랜지스터를 포함하는 이미지 센서의 평면도이고, 도 42는 도 41에 도시된 이미지 센서를 Ⅲ-Ⅲ'로 절단한 단면도이고, 도 43은 도 41에 도시된 이미지 센서를 Ⅳ-Ⅳ'로 절단한 단면도이다.
제1게이트 전극(207b)의 구현 위치와 크기, 및 리셋 영역(208)을 제외하면, 도 23부터 도 31을 참조하여 설명된 픽셀(100G)의 구조와 동작은 도 41부터 도 43에 도시된 픽셀(100K)의 구조와 동작과 실질적으로 동일하다.
리셋 전압(Vreset)은 리셋 전극을 통해 리셋 영역(208)으로 공급된다.
리셋 영역(208)의 도핑 농도(p+)는 홀 포켓 영역(213)의 도핑 농도(p)보다 높게 구현될 수 있다.
도 44는 본 발명의 다른 실시 예에 따른 포토게이트와 PMOS 트랜지스터를 포함하는 이미지 센서의 평면도이고, 도 45는 도 44에 도시된 이미지 센서를 Ⅲ-Ⅲ'로 절단한 단면도이고, 도 46은 도 23에 도시된 이미지 센서를 Ⅳ-Ⅳ'로 절단한 단면도이다.
도 44부터 도 46을 참조하면, 포토게이트와 PMOS 트랜지스터를 포함하는 픽셀(100L)은 제3영역(201-1), 제2게이트 전극(203-1), 제4영역(205-1), 및 제1게이트 전극(207-1)을 포함한다.
포토게이트의 제1게이트 전극(207-1)은 제1게이트 전압(Vpg)에 기초하여 전하 집적 능력과 FWC(full well capacity)를 조절할 수 있다.
영역들(201-1, 203-1, 및 205-1)을 포함하는 감지 트랜지스터(STR)는 선택 동작과 리드 동작을 수행할 수 있다.
감지 트랜지스터(STR)는 p-타입 불순물로 도핑된 제3영역(201-1), 제2게이트 전극(203-1), p-타입 불순물로 도핑된 제4영역(205-1), 및 전자 포겟 영역(213-1)을 포함한다.
각 영역(201-1, 205-1, 및 213-1)은 n-타입 불순물로 도핑된 제1기판 영역 (211-1)의 내부에 형성된다. 예컨대, 각 영역(201-1, 205-1, 및 213-1)은 이온 주입 공정을 통해 형성될 수 있다.
전자 포켓 영역(213-1)의 도핑 농도(n)는 제1기판 영역(211-1)의 도핑 농도 (n-)보다 높을 수 있다.
전자 포켓 영역(213-1)은 제1기판 영역(211-1)의 상부 표면으로부터 일정한 깊이에서 제3영역(201-1)과 제4영역(205-1) 사이에 그리고 제2게이트 전극(203-1)의 아래에 형성될 수 있다.
각 게이트 전극(203-1과 207-1)과 제1기판 영역(211-1)의 상부 표면 사이에는 절연막이 형성될 수 있다.
출력 신호(Vout)는 제3영역(201-1)을 통해 출력되고, 제1게이트 전압(Vpg)은 제1게이트 전극(207-1)으로 입력되고, 제2게이트 전압(Vsl)은 제2게이트 전극(203-1)으로 공급되고, 소스 전압(Vsrc)은 제4영역(205-1)으로 공급된다.
실시 예에 따라, p-채널 영역(215-1)이 제3영역(201-1)과 제4영역(205-1)의 사이에서 제1기판 영역(211-1)의 상부 표면의 아래에 형성될 수 있다. 이때, p-채널 영역(215-1)은 이온 주입 공정을 통해 형성될 수 있다.
p-채널 영역(215-1)은 감지 트랜지스터(STR)의 문턱 전압을 조절하기 위해 구현될 수 있다. 즉, 픽셀(100L)이 p-채널 영역(215-1)을 포함할 때, 감지 트랜지스터(STR)의 문턱 전압은 감소한다.
다른 실시 예에 따라, 픽셀(100L)은 제1기판 영역(211-1)의 하부에 형성되고 p-타입 불순물로 도핑된 제2기판 영역(217-1)을 더 포함할 수 있다.
제2기판 영역(217-1)의 도핑 농도(p 또는 p-)는 각 영역(201-1과 205-1)의 도핑 농도(p+)와 같거나 작을 수 있다.
실시 예들에 따라, 픽셀(100L)은 p-채널 영역(215-1)과 제2기판 영역(217-1) 중에서 적어도 하나를 포함할 수 있다.
실시 예에 따라, 제3영역(201-1)의 역할과 제4영역(205-1)의 역할은 서로 바뀔 수 있다.
각 게이트 전극(203-1과 207-1)이 폴리실리콘으로 구현될 때, 픽셀(100L)을 포함하는 이미지 센서는 BSI 구조로 구현될 수 있다.
그러나, 각 게이트 전극(203-1과 207-1)이 투명 전극 재료로 구현될 때, 픽셀(100L)을 포함하는 이미지 센서는 FSI 구조로 구현될 수 있다.
도 47은 도 44부터 도 46에 도시된 이미지 센서의 리셋 동작을 설명하기 위한 단면도이고, 도 51은 도 47부터 도 50에 도시된 각 이미지 센서의 각 영역으로 공급되는 전압의 파형을 나타낸다.
도 45, 도 46, 도 47, 및 도 51을 참조하면, 리셋 동작(RESET) 동안, 전자 포켓 영역(213-1) 내부의 전자들(e-)은 제4영역(205-1)을 통해 제거된다.
이때, 소스 전압(Vsrc)은 리셋 전압(Vreset)으로서 1.5V보다 높을 수 있고 제1게이트 전압(Vpg)은 0V보다 낮고, 제2게이트 전압(Vsl)은 0V 또는 접지 전압일 수 있다.
도 48은 도 44부터 도 46에 도시된 이미지 센서의 전하 집적 동작을 설명하기 위한 단면도이다.
도 45, 도 46, 도 48, 및 도 51을 참조하면, 제1기판 영역(211-1)으로 입사된 빛에 의해 제1기판 영역(211-1)에서는 광 전하들이 생성되고, 제1게이트 전극 (203-1)으로 공급되는 제1게이트 전압(Vpg)에 따라 제1게이트 전극(203-1)의 하부에 위치하는 제1기판 영역(211-1)에는 상기 광 전하들 중에서 전자들(e-)이 집적 또는 수집된다.
이때, 소스 전압(Vsrc)과 제2게이트 전압(Vsl)은 0V 또는 접지 전압이고, 제1게이트 전압(Vpg)은 전하 집적 전압(Vint)으로서 0V 또는 양의 전압일 수 있다. 상기 양의 전압은 0V부터 5V 사이의 전압일 수 있다.
도 49는 도 44부터 도 46에 도시된 이미지 센서의 전하 전송 동작을 설명하기 위한 단면도이다.
도 45, 도 46, 도 49, 및 도 51을 참조하면, 전하 전송 동작(TRANSFER) 동안, 제1기판 영역(211-1)에 집적 또는 수집된 전자들(e-)은 제1게이트 전압(Vpg)과 제2게이트 전압(Vsl)의 차이에 따라 전자 포켓 영역(213-1)으로 이동한다.
이때, 소스 전압(Vsrc)은 0V이고, 제1게이트 전압(Vpg)은 제1전하 전송 전압 (Vtran1)이고 제2게이트 전압(Vsl)은 제2전하 전송 전압(Vtran2)이고, 각 전압 (Vtran1과 Vrans2)은 -3V부터 +3V 사이의 전압일 수 있다. 이때, 제1전하 전송 전압(Vtran1)은 제2전하 전송 전압(Vtran2)보다 낮을 수 있다.
도 50은 도 44부터 도 46에 도시된 이미지 센서의 선택 동작과 리드 동작을 설명하기 위한 단면도이다.
도 45, 도 46, 도 50, 및 도 51을 참조하면, 선택 동작과 리드 동작 (SELECT/READ) 동안, 제1게이트 전압(Vpg)과 제2게이트 전압(Vsl) 각각이 음의 전압으로 되면, 전자 포켓 영역(213-1)에 저장된 전자들(e-)에 따라 픽셀(100L)의 출력 신호(Vout)는 출력된다.
이때, 소스 전압(Vsrc)은 동작 전압(Vdd)으로서 -3V부터 +3V 사이의 전압이고, 제1게이트 전압(Vpg)은 제1리드 전압(Vread)이고 제2게이트 전압(Vsl)은 제2리드 전압(Vread2)이고, 각 전압(Vread1과 Vread2)은 음의 전압으로서, 예컨대 -3V부터 0V 사이의 전압일 수 있다. 이때, 제1리드 전압(Vread1)은 제2리드 전압 (Vread2)보다 약간 낮을 수 있다.
만일, 선택 동작과 리드 동작(SELECT/READ)이 수행되지 않을 때, 제1게이트 전압(Vpg)과 제2게이트 전압(Vsl)은 0V이다.
도 51에 도시된 각 전압(Vsrc, Vpg, 및 Vsl)과 파형은 설명의 편의를 위해 예시된 것으로서, 설계 사양에 따라 다양하게 변경될 수 있다.
도 52는 도 23부터 도 50에 도시된 이미지 센서의 픽셀 어레이의 실시 예이다.
도 52를 참조하면, 이미지 센서의 픽셀 어레이(510E)는 복수의 픽셀들(100')을 포함하고, 복수의 픽셀들(100') 각각의 동작은 로우 드라이버(520E)에 의해 제어된다. 픽셀(100')은 포토게이트(PG)와 감지 트랜지스터(STR)를 포함하는 픽셀 (100G~100H)을 집합적으로 나타낸다.
첫 번째 로우에는 복수의 픽셀들이 구현되고, 상기 첫 번째 로우에 구현된 상기 복수의 픽셀들 각각의 동작은 제어 신호들(Vpg1, Vsl1, 및 Vsrc1)에 의해 제어된다.
또한, m번째 로우에는 복수의 픽셀들이 구현되고, 상기 m번째 로우에 구현된 상기 복수의 픽셀들 각각의 동작은 제어 신호들(Vpgm, Vslm, 및 Vsrcm)에 의해 제어된다.
도 19부터 도 22를 참조하여 설명한 바와 같이, 픽셀 어레이(510E)의 구조는 각 픽셀 어레이(510A~510E)의 구조와 같이 구현될 수 있다.
도 53은 본 발명의 실시 예에 따른 픽셀을 포함하는 이미지 처리 시스템의 블록도이다.
도 1부터 도 53을 참조하면, 이미지 처리 시스템(500)은 디지털 카메라, 켐코더, 또는 CMOS 이미지 센서(505)를 포함하는 휴대용 전자 장치로 구현될 수 있다. 상기 휴대용 전자 장치는 이동 전화기, 스마트폰, 테블릿 PC, 또는 모바일 인터넷 장치(mobile internet device(MID))로 구현될 수 있다.
이미지 처리 시스템(500)은 광학 렌즈(503), CMOS 이미지 센서(505), 디지털 신호 프로세서(600), 및 디스플레이(640)를 포함한다.
CMOS 이미지 센서(505)는 광학 렌즈(503)를 통하여 입사된 피사체(501)에 대한 이미지 데이터(IDATA)를 생성할 수 있다.
CMOS 이미지 센서(505)는 픽셀 어레이(510A, 510B, 510C, 510D, 또는 510E, 집합적으로 "510"), 로우 드라이버(520A, 520B, 520C, 520D, 또는 520E, 집합적으로 "520"), 리드아웃 회로(525), 타이밍 생성기(530), 제어 레지스터 블록 (550), 기준 신호 생성기(560), 및 버퍼(570)를 포함한다.
픽셀 어레이(510)는 복수의 픽셀들(100 또는 100', 집합적으로 "100t")을 포함한다. 픽셀(100t)은 픽셀들(100A~100L) 중에서 어느 하나를 집합적으로 나타낸다. 이미지 센서의 픽셀(100t)은 CMOS 제조 공정을 이용하여 제조될 수 있다.
픽셀 어레이(510)는 매트릭스(matrix) 형태로 배열된 픽셀들(100t)을 포함한다. 각 픽셀(100t)은 출력 신호(Vout)를 각 컬럼 라인으로 전송한다.
로우 드라이버(520)는 타이밍 생성기(530)의 제어에 따라 픽셀들(100t) 각각의 동작을 제어하기 위한 제어 전압들(예컨대, Vpg, Vsl, 및 Vsrc)을 픽셀 어레이(510)로 드라이빙한다.
로우 드라이버(520)는 제어 전압들(예컨대, Vpg, Vsl, 및 Vsrc)을 생성할 수 있는 전압 생성기의 기능을 수행할 수 있다. 실시 예에 따라, 제어 전압들(예컨대, Vpg, Vsl, 및 Vsrc)은 로우 드라이버(520) 이외의 다른 전압 생성기로부터 출력될 수 있다.
타이밍 생성기(530)는 제어 레지스터 블록(550)의 제어에 따라 로우 드라이버(520), 리드아웃 회로(525), 및 기준 신호 생성기(560)의 동작을 제어한다.
리드아웃 회로(525)는 컬럼별 아날로그-디지털 변환기(526)와 컬럼별 메모리(527)를 포함한다. 실시 예에 따라, 아날로그-디지털 변환기(526)는 상관 이중 샘플링 기능을 수행할 수 있다.
리드아웃 회로(525)는 각 픽셀로부터 출력된 픽셀 신호(Vout)에 상응하는 디지털 이미지 신호를 출력한다.
픽셀(100t)이 도 1부터 도 22를 참조하여 설명한 포토게이트 트랜지스터(TR1)와 감지 트랜지스터(TR2)를 포함하는 픽셀일 때, 픽셀(100t)에 포함된 포토게이트 트랜지스터(TR1)는 제1게이트 전극으로 공급되는 제1게이트 전압(Vpg)에 기초하여 광 전하들, 예컨대 홀들(h+) 또는 전자들(e-)을 수집하고, 픽셀(100t)에 포함된 감지 트랜지스터(TR2)는 상기 광 전하들에 기초하여 감지 트랜지스터(TR2)의 상태를 변화시킨다.
픽셀(100t)이 도 23부터 도 52를 참조하여 설명한 포토게이트(PG)와 감지 트랜지스터(STR)를 포함하는 픽셀일 때, 픽셀(100t)에 포함된 포토게이트(PG)는 제1게이트 전극으로 공급되는 제1게이트 전압(Vpg)에 기초하여 광 전하들, 예컨대 홀들(h+) 또는 전자들(e-)을 수집하고, 픽셀(100t)에 포함된 감지 트랜지스터(STR)는 상기 광 전하들에 기초하여 감지 트랜지스터(STR)의 상태를 변화시킨다.
상술한 바와 같이, 포토게이트 구조는 포토게이트 트랜지스터(TR1) 또는 포토게이트(PG)를 의미할 수 있다.
감지 트랜지스터(TR2)의 상태의 변화는 출력 신호(Vout)에 반영될 수 있다. 이때, 상기 상태의 변화는 감지 트랜지스터(TR2)의 문턱 전압의 변화 또는 감지 트랜지스터(TR2)의 채널을 통해 흐르는 전류의 변화를 의미할 수 있다.
리드아웃 회로(525)는 출력 신호(Vout)에 대해 아날로그-디지털 변환을 수행한다.
제어 레지스터 블록(550)은, 디지털 신호 프로세서(600)의 제어에 따라, 타이밍 생성기(530), 기준 신호 생성기(560), 및 버퍼(570)의 동작을 제어한다.
버퍼(570)는 리드아웃 회로(525)로부터 출력된 복수의 디지털 이미지 신호들에 대응되는 이미지 데이터(IDATA)를 디지털 신호 프로세서(600)로 전송한다.
디지털 신호 프로세서(600)는 이미지 신호 프로세서(610), 센서 컨트롤러 (620), 및 인터페이스(630)를 포함한다.
이미지 신호 프로세서(610)는 제어 레지스터 블록(550)을 제어하는 센서 컨트롤러(620), 및 인터페이스(630)를 제어한다.
실시 예에 따라, CMOS 이미지 센서(505)와 디지털 신호 프로세서(600)는 하나의 패키지, 예컨대 멀티-칩 패키지(multi-chip package)로 구현될 수 있다.
다른 실시 예에 따라, CMOS 이미지 센서(505)와 이미지 신호 프로세서 (610)는 하나의 패키지, 예컨대 멀티-칩 패키지로 구현될 수 있다.
이미지 신호 프로세서(610)는 버퍼(570)로부터 전송된 이미지 데이터 (IDATA)를 처리하고, 처리된 이미지 데이터를 인터페이스(630)로 전송한다.
센서 컨트롤러(620)는, 이미지 신호 프로세서(610)의 제어에 따라, 제어 레지스터 블록(550)을 제어하기 위한 다양한 제어 신호들을 생성할 수 있다.
인터페이스(630)는 이미지 신호 프로세서(610)에서 처리된 이미지 데이터를 디스플레이(640)로 전송할 수 있다.
디스플레이(640)는 인터페이스(630)로부터 출력된 이미지 데이터를 디스플레이할 수 있다. 디스플레이(640)는 TFT-LCD(thin film transistor-liquid crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이, 또는 플렉시블 디스플레이로 구현될 수 있다.
도 54는 도 53의 이미지 센서를 포함하는 이미지 처리 시스템의 일 실시 예를 나타내는 블록도이다.
도 53과 도 54를 참조하면, 이미지 처리 시스템(600)은 MIPI®(mobile industry processor interface)를 사용 또는 지원할 수 있는 휴대용 전자 장치로 구현될 수 있다.
상기 휴대용 전자 장치는 상술한 바와 같이 CMOS 이미지 센서(505)와 CMOS 이미지 센서(505)로부터 출력된 이미지 데이터(IDATA)를 포함할 수 있는 처리 회로를 포함한다.
이미지 처리 시스템(600)은 애플리케이션 프로세서(application processor(AP); 610), 이미지 센서(505), 및 디스플레이(630)를 포함한다.
AP(610)에 구현된 CSI(camera serial interface) 호스트(613)는 카메라 시리얼 인터페이스(CSI)를 통하여 이미지 센서(505)의 CSI 장치(506)와 시리얼 통신할 수 있다.
실시 예에 따라, CSI 호스트(613)에는 디시리얼라이저(DES)가 구현될 수 있고, CSI 장치(506)에는 시리얼라이저(SER)가 구현될 수 있다.
AP(610)에 구현된 DSI(display serial interface(DSI)) 호스트(611)는 디스플레이 시리얼 인터페이스를 통하여 디스플레이(630)의 DSI 장치(631)와 시리얼 통신할 수 있다.
실시 예에 따라, DSI 호스트(611)에는 시리얼라이저(SER)가 구현될 수 있고, DSI 장치(631)에는 디시리얼라이저(DES)가 구현될 수 있다. 디시리얼라이저(DES)와 시리얼라이저(SER) 각각은 전기적인 신호 또는 광학적인 신호를 처리할 수 있다.
이미지 처리 시스템(600)은 AP(610)와 통신할 수 있는 RF(radio frequency) 칩(640)을 더 포함할 수 있다. AP(610)의 PHY(physical layer; 615)와 RF 칩(640)의 PHY(641)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
이미지 처리 시스템(600)은 GPS(650) 수신기, DRAM(dynamic random access memory)과 같은 메모리(651), NAND 플래시-기반 메모리와 같은 불휘발성 메모리로 구현된 데이터 저장 장치(653), 마이크(655), 또는 스피커(657)를 더 포함할 수 있다.
이미지 처리 시스템(600)은 적어도 하나의 통신 프로토콜(또는 통신 표준), 예컨대, WiMAX(worldwide interoperability for microwave access; 659), WLAN(Wireless LAN; 661), UWB(ultra-wideband; 663), 또는 LTETM(long term evolution; 665) 등을 이용하여 외부 장치와 통신할 수 있다.
이미지 처리 시스템(600)은 블루투스 또는 WiFi를 이용하여 외부 무선 통신 장치와 통신할 수 있다.
실시 예에 따라, AP(610)은 도 55에 도시된 각 구성 요소(711, 720, 740, 및 750)를 더 포함할 수 있다.
도 55는 도 53의 이미지 센서를 포함하는 이미지 처리 시스템의 다른 실시 예를 나타내는 블록도이다.
도 53과 도 55를 참조하면, 이미지 처리 시스템(700)은 PC(personal computer) 또는 휴대용 전자 장치로 구현될 수 있다.
상기 휴대용 전자 장치는 상술한 바와 같이 CMOS 이미지 센서(505)와 CMOS 이미지 센서(505)로부터 출력된 이미지 데이터(IDATA)를 포함할 수 있는 처리 회로를 포함한다.
이미지 처리 시스템(700)은 이미지 센서(505), 프로세서(710), 메모리(760), 및 디스플레이(또는 디스플레이 장치(770))를 포함할 수 있다.
이미지 센서(505)는 카메라 모듈에 포함될 수 있다. 상기 카메라 모듈은 이미지 센서(505)의 동작을 제어할 수 있는 기계적인 구성 요소들을 포함할 수 있다.
프로세서(710)는 집적 회로, 시스템 온 칩(system on chip(SoC)), 애플리케이션 프로세서, 또는 모바일 애플리케이션 프로세서로 구현될 수 있다.
프로세서(710)는 이미지 센서(505), 메모리(760), 및 디스플레이(770)의 동작을 제어할 수 있고, 이미지 센서(505)로부터 출력된 이미지 데이터를 처리하고, 처리된 이미지 데이터를 메모리(760)에 저장하거나 디스플레이(770)를 통해 디스플레이할 수 있다.
프로세서(710)는 CPU(central processing unit; 720), 카메라 인터페이스 (730), 메모리 인터페이스(740), 및 디스플레이 컨트롤러(750)를 포함한다.
CPU(720)는 버스(711)를 통해 카메라 인터페이스(730), 메모리 인터페이스 (740), 및 디스플레이 컨트롤러(750)의 동작들을 제어할 수 있다.
CPU(720)는 멀티-코어 프로세서 또는 멀티-CPU로 구현될 수 있다.
CPU(720)의 제어에 따라 카메라 인터페이스(730)는 이미지 센서(505)를 제어하기 위한 제어 신호들을 이미지 센서(505)로 전송하고, 이미지 센서(505)로부터 출력된 이미지 데이터 신호를 CPU(720), 메모리 인터페이스(740), 및/또는 디스플레이 컨트롤러(750)로 전송할 수 있다.
메모리 인터페이스(740)는 프로세서(710)와 메모리(760) 사이에서 주고받는 데이터를 인터페이싱할 수 있다.
디스플레이 컨트롤러(750)는 디스플레이(770)에서 디스플레이될 데이터를 디스플레이(770)로 전송할 수 있다.
메모리(760)는 DRAM과 같은 휘발성 메모리, 또는 플래시-기반 메모리일 수 있다. 상기 플래시-기반 메모리는 MMC(multimedia card), 임베디드 MMC(wmbedded NNC(eMMC)), eSSD(embedded solid state drive), 또는 UFS(universal flash memory)로 구현될 수 있다.
도 56은 본 발명의 각 실시 예에 따른 이미지 픽셀의 동작을 설명하기 위한 플로우차트이다.
도 1부터 도 56을 참조하면, 픽셀(100t)은 포토게이트 구조(TR1 또는 PG)에 포함된 기판 영역(111, 111-1, 211, 또는 211-1)으로 입사된 빛에 응답하여 생성된 전하들을 포토게이트 구조(TR1 또는 PG)로 공급되는 제1게이트 전압(Vpg)에 기초하여 기판 영역(111, 111-1, 211, 또는 211-1)의 상부에 집적한다(S110).
픽셀(100t)은, 제1게이트 전압(Vpg)과 감지 트랜지스터(TR2 또는 STR)로 공급되는 제2게이트 전압(Vsl)의 차이에 기초하여, 포토게이트 구조(TR1 또는 PG)에 집적된 상기 전하들을 감지 트랜지스터(TR2 또는 STR), 예컨대 전하 포켓 영역 (119, 119-1, 119a, 119a-1, 119b, 119b-1, 213 또는 213-1)으로 전송한다(S120).
픽셀(100t)은, 감지 트랜지스터(TR2 또는 STR)로 전송된 전하들에 응답하여, 감지 트랜지스터(TR2 또는 STR)의 문턱 전압과 감지 트랜지스터(TR2 또는 STR)에 흐르는 전류 중에서 적어도 하나를 조절한다(S130).
픽셀(100t)은, 포토게이트 구조(TR1)와 감지 트랜지스터(STR) 중 어느 하나를 이용하여, 조절된 문턱 전압과 조절된 전류 중에서 적어도 하나에 상응하는 픽셀 신호(Vout)를 출력 신호로서 출력한다(S140).
즉, 감지 트랜지스터(TR2 또는 STR)의 문턱 전압의 변화 및/또는 감지 트랜지스터(TR2 또는 STR)에 흐르는 전류의 변화는 포토게이트 구조(TR1) 또는 감지 트랜지스터(STR)를 통해 픽셀 신호(Vout)에 반영될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100A~100L; 이미지 센서의 픽셀
113, 113a, 113b, 113-1; 제1영역
115, 115a, 115b, 115-1; 공유 영역
117, 117a, 117b, 117-1; 제2영역
119, 119a, 119b; 홀 포켓 영역
119-1, 119a-1, 119b-1; 전자 포켓 영역
123, 123a, 123b, 123-1; 제1게이트 전극
125, 125a, 125b, 125-1; 제2게이트 전극
PG; 포토게이트
TR1; 포토게이트 트랜지스터
STR, TR2; 감지 트랜지스터

Claims (20)

  1. 복수의 픽셀들을 포함하는 픽셀 어레이를 포함하고,
    상기 복수의 픽셀들 각각은,
    제1게이트 전압에 기초하여 제어되는 포토게이트 구조; 및
    기판 영역 내에 형성된 전하 포켓 영역을 포함하고 제2게이트 전압에 기초하여 제어되는 감지 트랜지스터를 포함하고,
    상기 포토게이트 구조는 상기 기판 영역으로 입사된 빛에 응답하여 생성된 전하들을 상기 제1게이트 전압에 기초하여 집적하고,
    상기 감지 트랜지스터는, 상기 제1게이트 전압과 상기 제2게이트 전압의 차이에 기초하여 상기 포토게이트 구조로부터 상기 전하 포켓 영역으로 전송된 상기 전하들에 응답하여, 상기 감지 트랜지스터의 문턱 전압과 상기 감지 트랜지스터에 흐르는 전류 중에서 적어도 하나를 조절하고,
    상기 포토게이트 구조와 상기 감지 트랜지스터는 상기 기판 영역 내에 불순물로 도핑된 공유 영역을 공유하는, CMOS 이미지 센서.
  2. 제1항에 있어서,
    리드아웃 회로를 더 포함하고,
    상기 포토게이트 구조는 각각이 상기 기판 영역 내에 형성된 드레인과 소스를 포함하는 포토게이트 트랜지스터이고,
    상기 포토게이트 트랜지스터는 조절된 문턱 전압과 조절된 전류 중에서 적어도 하나에 상응하는 픽셀 신호를 출력하고,
    상기 리드아웃 회로는 상기 픽셀 신호에 상응하는 디지털 이미지 신호를 출력하는 CMOS 이미지 센서.
  3. 제2항에 있어서,
    상기 드레인과 상기 소스 중 어느 하나가 상기 공유 영역이고,
    상기 포토게이트 트랜지스터와 상기 감지 트랜지스터는 일렬로 평면(planar) 구조로 구현된 CMOS 이미지 센서.
  4. 제2항에 있어서,
    상기 드레인과 상기 소스 중 어느 하나가 상기 공유 영역이고,
    상기 포토게이트 트랜지스터와 상기 감지 트랜지스터는 수직(vertical) 구조로 구현된 CMOS 이미지 센서.
  5. 제1항에 있어서,
    리드아웃 회로를 더 포함하고,
    상기 감지 트랜지스터는 조절된 문턱 전압과 조절된 전류 중에서 적어도 하나에 상응하는 픽셀 신호를 출력하고,
    상기 리드아웃 회로는 상기 픽셀 신호에 상응하는 디지털 이미지 신호를 출력하는 CMOS 이미지 센서.
  6. 제1항에 있어서,
    상기 포토게이트 구조와 상기 감지 트랜지스터는 병렬로 구현되는 CMOS 이미지 센서.
  7. 복수의 픽셀들을 포함하는 픽셀 어레이를 포함하고,
    상기 복수의 픽셀들 각각은,
    제1게이트 전압에 기초하여 제어되는 포토게이트 구조; 및
    기판 영역 내에 형성된 전하 포켓 영역을 포함하고 제2게이트 전압에 기초하여 제어되는 감지 트랜지스터를 포함하고,
    상기 포토게이트 구조는 상기 기판 영역으로 입사된 빛에 응답하여 생성된 전하들을 상기 제1게이트 전압에 기초하여 집적하고,
    상기 감지 트랜지스터는, 상기 제1게이트 전압과 상기 제2게이트 전압의 차이에 기초하여 상기 포토게이트 구조로부터 상기 전하 포켓 영역으로 전송된 상기 전하들에 응답하여, 상기 감지 트랜지스터의 문턱 전압과 상기 감지 트랜지스터에 흐르는 전류 중에서 적어도 하나를 조절하고,
    상기 포토게이트 구조는 상기 기판 영역 내에 형성된 포토다이오드를 포함하는 CMOS 이미지 센서.
  8. 제1항에 있어서,
    상기 복수의 픽셀들 각각은,
    상기 복수의 픽셀들 각각을 리셋할 수 있는 리셋 전극을 더 포함하는 CMOS 이미지 센서.
  9. 제1항에 있어서,
    상기 포토게이트 구조는,
    상기 제1게이트 전압을 수신하는 제1게이트 전극;
    상기 기판 영역 내에 형성되고 조절된 문턱 전압과 조절된 전류 중에서 적어도 하나에 상응하는 픽셀 신호를 출력하는 제1영역; 및
    상기 공유 영역을 포함하고,
    상기 감지 트랜지스터는,
    상기 제2게이트 전압을 수신하는 제2게이트 전극;
    상기 기판 영역 내에 형성된 제2영역; 및
    상기 공유 영역을 포함하고,
    상기 전하 포켓 영역은 상기 공유 영역과 상기 제2영역의 사이에서 상기 제2게이트 전극의 아래에 형성된, CMOS 이미지 센서.
  10. 제9항에 있어서,
    상기 감지 트랜지스터는 상기 기판 영역 내에서 상기 전하 포켓 영역의 위 (on or above)에 형성된 채널 영역을 더 포함하는 CMOS 이미지 센서.
  11. 제1항에 있어서,
    상기 포토게이트 구조는,
    상기 제1게이트 전압을 수신하는 제1게이트 전극;
    상기 기판 영역 내에 형성되고 조절된 문턱 전압과 조절된 전류 중에서 적어도 하나에 상응하는 픽셀 신호를 출력하는 제1영역; 및
    상기 공유 영역을 포함하고,
    상기 감지 트랜지스터는,
    상기 제2게이트 전압을 수신하는 제2게이트 전극;
    상기 공유 영역의 위(over)에 형성된 제2영역; 및
    상기 공유 영역을 포함하고,
    상기 전하 포켓 영역은 상기 공유 영역과 상기 제2영역 사이에 형성되고,
    상기 공유 영역은 상기 기판 영역 내에 일부가 형성되고 상기 기판 영역의 상부로 돌출된, CMOS 이미지 센서.
  12. 제1항에 있어서,
    상기 포토게이트 구조는,
    상기 제1게이트 전압을 수신하는 제1게이트 전극;
    상기 기판 영역의 위(on)에 형성되고 조절된 문턱 전압과 조절된 전류 중에서 적어도 하나에 상응하는 픽셀 신호를 출력하는 제1영역; 및
    상기 공유 영역을 포함하고,
    상기 감지 트랜지스터는,
    상기 제2게이트 전압을 수신하는 제2게이트 전극;
    상기 공유 영역의 위(over)에 형성된 제2영역; 및
    상기 공유 영역을 포함하고,
    상기 전하 포켓 영역은 상기 공유 영역과 상기 제2영역 사이에 형성되고,
    상기 공유 영역은 상기 기판 영역 내에 일부가 형성되고 상기 기판 영역의 상부로 돌출된, CMOS 이미지 센서.
  13. 복수의 픽셀들을 포함하는 픽셀 어레이를 포함하고,
    상기 복수의 픽셀들 각각은,
    제1게이트 전압에 기초하여 제어되는 포토게이트 구조; 및
    기판 영역 내에 형성된 전하 포켓 영역을 포함하고 제2게이트 전압에 기초하여 제어되는 감지 트랜지스터를 포함하고,
    상기 포토게이트 구조는 상기 기판 영역으로 입사된 빛에 응답하여 생성된 전하들을 상기 제1게이트 전압에 기초하여 집적하고,
    상기 감지 트랜지스터는, 상기 제1게이트 전압과 상기 제2게이트 전압의 차이에 기초하여 상기 포토게이트 구조로부터 상기 전하 포켓 영역으로 전송된 상기 전하들에 응답하여, 상기 감지 트랜지스터의 문턱 전압과 상기 감지 트랜지스터에 흐르는 전류 중에서 적어도 하나를 조절하고,
    상기 포토게이트 구조는,
    상기 기판 영역의 위(over)에 형성되고 상기 제1게이트 전압을 수신하는 제1게이트 전극을 포함하고,
    상기 감지 트랜지스터는,
    상기 제2게이트 전압을 수신하는 제2게이트 전극;
    상기 기판 영역 내에 형성되고 조절된 문턱 전압과 조절된 전류 중에서 적어도 하나에 상응하는 픽셀 신호를 출력하는 제1영역; 및
    상기 기판 영역 내에 형성된 제2영역을 포함하고,
    상기 전하 포켓 영역은 상기 제1영역과 상기 제2영역의 사이에서 상기 제2게이트 전극의 아래에 형성되는 CMOS 이미지 센서.
  14. 제13항에 있어서,
    상기 포토게이트 구조는,
    상기 기판 영역 내에서 상기 제1게이트 전극의 아래에 형성된 포토다이오드를 더 포함하는 CMOS 이미지 센서.
  15. CMOS 이미지 센서; 및
    상기 CMOS 이미지 센서의 동작을 제어하는 프로세서를 포함하며,
    상기 CMOS 이미지 센서는,
    복수의 픽셀들을 포함하는 픽셀 어레이를 포함하고,
    상기 복수의 픽셀들 각각은,
    제1게이트 전압에 기초하여 제어되는 포토게이트 구조; 및
    기판 영역 내에 형성된 전하 포켓 영역을 포함하고 제2게이트 전압에 기초하여 제어되는 감지 트랜지스터를 포함하고,
    상기 포토게이트 구조는 상기 기판 영역으로 입사된 빛에 응답하여 생성된 전하들을 상기 제1게이트 전압에 기초하여 집적하고,
    상기 감지 트랜지스터는, 상기 제1게이트 전압과 상기 제2게이트 전압의 차이에 기초하여 상기 포토게이트 구조로부터 상기 전하 포켓 영역으로 전송된 상기 전하들에 응답하여, 상기 감지 트랜지스터의 문턱 전압과 상기 감지 트랜지스터에 흐르는 전류 중에서 적어도 하나를 조절하며,
    상기 포토게이트 구조와 상기 감지 트랜지스터는 상기 기판 영역 내에 불순물로 도핑된 공유 영역을 공유하는, 이미지 처리 시스템.
  16. 제15항에 있어서,
    리드아웃 회로를 더 포함하고,
    상기 포토게이트 구조는 각각이 상기 기판 영역 내에 형성된 드레인과 소스를 포함하는 포토게이트 트랜지스터이고,
    상기 포토게이트 트랜지스터는 조절된 문턱 전압과 조절된 전류 중에서 적어도 하나에 상응하는 픽셀 신호를 출력하고,
    상기 리드아웃 회로는 상기 픽셀 신호에 상응하는 디지털 이미지 신호를 출력하는 이미지 처리 시스템.
  17. 제15항에 있어서,
    리드아웃 회로를 더 포함하고,
    상기 감지 트랜지스터는 조절된 문턱 전압과 조절된 전류 중에서 적어도 하나에 상응하는 픽셀 신호를 출력하고,
    상기 리드아웃 회로는 상기 픽셀 신호에 상응하는 디지털 이미지 신호를 출력하는 이미지 처리 시스템.
  18. 제15항에 있어서,
    상기 CMOS 이미지 센서와 상기 프로세서는 카메라 직렬 인터페이스(camera serial interface)를 이용하여 통신하는 이미지 처리 시스템.
  19. 포토게이트 구조에 포함된 기판 영역으로 입사된 빛에 응답하여 생성된 전하들을 상기 포토게이트 구조로 공급되는 제1게이트 전압에 기초하여 집적하는 단계;
    상기 제1게이트 전압과 감지 트랜지스터로 공급되는 제2게이트 전압의 차이에 기초하여, 상기 포토게이트 구조에 집적된 상기 전하들을 상기 감지 트랜지스터로 전송하는 단계; 및
    상기 감지 트랜지스터로 전송된 전하들에 응답하여, 상기 감지 트랜지스터의 문턱 전압과 상기 감지 트랜지스터에 흐르는 전류 중에서 적어도 하나를 조절하는 단계를 포함하는 CMOS 이미지 센서의 동작 방법.
  20. 제19항에 있어서,
    상기 포토게이트 구조와 상기 감지 트랜지스터 중 어느 하나를 이용하여, 조절된 문턱 전압과 조절된 전류 중에서 적어도 하나에 상응하는 픽셀 신호를 출력하는 단계를 더 포함하는 CMOS 이미지 센서의 동작 방법.
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