KR20140047501A - 이미지 센서, 이를 포함하는 이미지 처리 시스템 및 상기 이미지 처리 시스템의 동작 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 이미지 센서는 각각이 하나의 광자를 검출하여 축적되는 하나의 광전하에 대응하는 서브 픽셀 신호를 생성하는 복수의 서브 픽셀들을 포함하는 복수의 서브 픽셀 그룹들을 포함하는 픽셀 어레이 및 상기 픽셀 어레이의 동작을 제어하는 제1 제어 신호를 생성하는 로우 드라이버 블록을 포함하며, 상기 제1 제어 신호는 동일한 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들이 제1 시점부터 제2 시점까지 광전하를 축적하도록 제어한다. 따라서, 본 발명의 실시예에 따른 이미지 센서에 의하면, 이진 출력을 가진 동일한 서브 픽셀 그룹에 속한 서브 픽셀들의 광전하 축적 시점을 동일하게 하여 광전하 축적 시점의 차이에 의한 이미지의 왜곡을 제거할 수 있다.

Description

이미지 센서, 이를 포함하는 이미지 처리 시스템 및 상기 이미지 처리 시스템의 동작 방법{A IMAGE SENSOR, IMAGE PROCESSING SYSTEM INCLUDING THE SAME, AND A OPERATING METHOD OF THE IMAGE PROCESSING SYSTEM}
본 발명의 개념에 따른 실시예는 이미지 센서, 이를 포함하는 이미지 처리 시스템 및 상기 이미지 처리 시스템의 동작 방법에 관한 것으로, 보다 상세하게는 광 축적 시간을 제어하여 왜곡없는 이미지를 생성하는 이미지 센서, 이를 포함하는 이미지 처리 시스템 및 상기 이미지 처리 시스템의 동작 방법에 관한 것이다.
CMOS 이미지 센서는 상보형 금속산화반도체(Complementary Metal-Oxide Semiconductor, CMOS)를 이용한 센싱 소자이다. CMOS 이미지 센서는 고전압 아날로그 회로를 가지는 CCD 이미지 센서와 비교해 제조 단가가 낮고 소자의 크기가 작아서 소비 전력이 적다는 장점이 있다. 또한, 개발 초기보다 CMOS 이미지 센서의 성능이 향상되어 스마트폰, 디지털 카메라 등의 휴대용 기기를 비롯한 가전 제품에 주로 CMOS 이미지 센서가 탑재되고 있다.
CMOS 이미지 센서가 다양한 용도로 사용됨에 따라 CMOS 이미지 센서의 픽셀 어레이와 이의 구동회로의 소형화가 요구되는 추세이다.
또한, CMOS 이미지 센서의 픽셀의 소형화에 불구하고, 왜곡 없는 고해상도 이미지 역시 요구되고 있는바 이를 해결할 수 있는 방안이 연구되고 있다.
본 발명이 이루고자 하는 과제는 소형화된 픽셀들의 광전하 축적 시간을 제어하여 왜곡없는 이미지를 생성하는 이미지 센서, 이를 포함하는 이미지 처리 시스템 및 상기 이미지 처리 시스템의 동작 방법을 제공하는 것이다.
본 발명의 실시예에 따른 이미지 처리 시스템의 동작 방법은 제1 제어 신호에 따라 각각 복수의 로우(row)들을 포함하는 복수(2 이상)의 서브 픽셀 그룹들에서 제1 시점부터 제2 시점까지 병렬적으로 광전하를 축적하는 단계 및 제2 제어 신호에 따라 상기 복수의 서브 픽셀 그룹들에서 상기 제2 시점 이후 상기 축적된 광전하에 대응하는 서브 픽셀 신호들을 상기 로우 단위로 순차적으로 출력하는 단계를 포함하며, 상기 복수의 서브 픽셀 그룹들은 각각이 적어도 하나의 광자를 검출하여 축적되는 적어도 하나의 광전하에 대응하는 상기 서브 픽셀 신호를 생성하는 복수의 서브 픽셀들을 포함한다.
실시예에 따라 제3 제어 신호에 따라 상기 복수의 서브 픽셀 그룹들에서 상기 제1 시점 이전에 축적된 광전하를 제거하는 단계를 더 포함한다.
실시예에 따라 상기 출력하는 단계는 상기 축적된 광전하에 대응하는 전위와 문턱 신호를 비교하는 단계 및 비교 결과에 따라 상기 서브 픽셀 신호를 생성하는 단계를 포함한다.
실시예에 따라 상기 서브 픽셀 신호들을 상기 복수의 서브 픽셀 그룹별로 픽셀화하는 단계를 더 포함한다.
실시예에 따라 상기 픽셀화하는 단계는 상기 서브 픽셀 신호들을 합산하는 단계를 포함한다.
본 발명의 실시예에 따른 이미지 센서는 각각이 적어도 하나의 광자를 검출하여 축적되는 적어도 하나의 광전하에 대응하는 디지털 형태의 서브 픽셀 신호를 생성하는 복수의 서브 픽셀들을 포함하는 복수의 서브 픽셀 그룹들을 포함하는 픽셀 어레이 및 상기 픽셀 어레이의 동작을 제어하는 제1 제어 신호를 생성하는 로우 드라이버 블록을 포함하며, 상기 제1 제어 신호는 동일한 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들이 제1 시점부터 제2 시점까지 병렬적으로 광전하를 축적하도록 제어한다.
실시예에 따라 상기 로우 드라이버 블록은 상기 픽셀 어레이의 동작을 제어하는 제2 제어 신호를 생성하고, 상기 제2 제어 신호는 동일한 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들이 상기 제2 시점 이후 상기 서브 픽셀 신호들을 로우 단위로 순차적으로 출력하도록 제어한다.
실시예에 따라 상기 서브 픽셀 신호들을 임시 저장하고 증폭하여 출력하는 리드아웃 블록 및 상기 로우 드라이버 블록과 상기 리드아웃 블록의 동작을 제어하는 타이밍 제네레이터를 더 포함한다.
실시예에 따라 상기 로우 드라이버 블록은 상기 픽셀 어레이의 동작을 제어하는 제3 제어 신호를 생성하고, 상기 제3 제어 신호는 동일한 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들이 상기 제1 시점 이전에 축적된 광전하를 제거하도록 제어한다.
실시예에 따라 상기 복수의 서브 픽셀들은 각각 상기 축적된 광전하에 대응하는 전위와 문턱 신호를 비교하고 비교 결과에 따라 상기 서브 픽셀 신호를 생성하는 비교기를 포함한다.
실시예에 따라 상기 복수의 서브 픽셀들은 각각 상기 제2 제어 신호에 응답하여 상기 서브 픽셀 신호를 출력하는 선택 스위치 및 상기 제3 제어 신호에 응답하여 상기 축적된 광전하를 제거하는 리셋 스위치를 더 포함한다.
실시예에 따라 상기 제1 제어 신호는 상기 픽셀 어레이의 로우들 중 동일한 로우에 속한 복수의 서브 픽셀 그룹들에 포함된 상기 복수의 서브 픽셀들이 상기 제1 시점부터 상기 제2 시점까지 광전하를 축적하도록 제어한다.
실시예에 따라 상기 제1 제어 신호는 상기 픽셀 어레이에 포함된 상기 복수의 서브 픽셀들이 상기 제1 시점부터 상기 제2 시점까지 광전하를 축적하도록 제어한다.
실시예에 따라 상기 복수의 서브 픽셀 그룹들은 각각 하나의 픽셀에 대응하는 상기 서브 픽셀 신호들을 출력한다.
본 발명의 실시예에 따른 이미지 처리 시스템은 각각이 적어도 하나의 광자를 검출하여 축적되는 적어도 하나의 광전하에 대응하는 서브 픽셀 신호를 생성하는 복수(2 이상)의 서브 픽셀들을 포함하는 복수의 서브 픽셀 그룹들을 포함하는 픽셀 어레이 및 상기 픽셀 어레이의 동작을 제어하는 제1 제어 신호를 생성하는 로우 드라이버 블록을 포함하는 이미지 센서 및 상기 서브 픽셀 신호들을 상기 복수의 서브 픽셀 그룹별로 픽셀화하여 이미지 데이터를 생성하는 이미지 신호 프로세서를 포함하며, 상기 제1 제어 신호는 동일한 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들이 제1 시점부터 제2 시점까지 병렬적으로 광전하를 축적하도록 제어한다.
실시예에 따라 상기 로우 드라이버 블록은 상기 픽셀 어레이의 동작을 제어하는 제2 제어 신호를 생성하고, 상기 제2 제어 신호는 동일한 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들이 상기 제2 시점 이후 상기 서브 픽셀 신호들을 로우 단위로 순차적으로 출력하도록 제어한다.
실시예에 따라 상기 서브 픽셀 신호들을 임시 저장하고 증폭하여 출력하는 리드아웃 블록 및 상기 로우 드라이버 블록과 상기 리드아웃 블록의 동작을 제어하는 타이밍 제네레이터를 더 포함한다.
실시예에 따라 상기 로우 드라이버 블록은 상기 픽셀 어레이의 동작을 제어하는 제3 제어 신호를 생성하고, 상기 제3 제어 신호는 동일한 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들이 상기 제1 시점 이전에 축적된 광전하를 제거하도록 제어한다.
실시예에 따라 상기 복수의 서브 픽셀들은 각각 상기 축적된 광전하에 대응하는 전위와 문턱 신호를 비교하고 비교 결과에 따라 상기 서브 픽셀 신호를 생성하는 비교기를 포함한다.
실시예에 따라 상기 복수의 서브 픽셀들은 각각 상기 제2 제어 신호에 응답하여 상기 서브 픽셀 신호를 출력하는 선택 스위치 및 상기 제3 제어 신호에 응답하여 상기 축적된 광전하를 제거하는 리셋 스위치를 더 포함한다.
실시예에 따라 상기 제1 제어 신호는 상기 픽셀 어레이의 로우들 중 동일한 로우에 속한 복수의 서브 픽셀 그룹들에 포함된 상기 복수의 서브 픽셀들이 상기 제1 시점부터 상기 제2 시점까지 광전하를 축적하도록 제어한다.
실시예에 따라 상기 제1 제어 신호는 상기 픽셀 어레이에 포함된 상기 복수의 서브 픽셀들이 상기 제1 시점부터 상기 제2 시점까지 광전하를 축적하도록 제어한다.
실시예에 따른 이미지 센서 칩은 상기 이미지 센서를 포함하는 제1 웨이퍼 및 상기 이미지 신호 프로세서를 포함하는 제2 웨이퍼를 포함하며, 상기 제1 웨이퍼와 상기 제2 웨이퍼는 웨이퍼 스택 구조로 형성된다.
본 발명의 실시예에 따른 전자 시스템은 각각이 적어도 하나의 광자를 검출하여 축적되는 적어도 하나의 광전하에 대응하는 서브 픽셀 신호를 생성하는 복수(2 이상)의 서브 픽셀들을 포함하는 복수의 서브 픽셀 그룹들을 포함하는 픽셀 어레이 및 상기 픽셀 어레이의 동작을 제어하는 제1 제어 신호를 생성하는 로우 드라이버 블록을 포함하는 이미지 센서, 상기 서브 픽셀 신호들을 상기 복수의 서브 픽셀 그룹별로 픽셀화하여 이미지 데이터를 생성하는 이미지 신호 프로세서, 상기 이미지 센서와 상기 이미지 신호 프로세서의 동작을 제어하는 프로세서 및 상기 이미지 센서와 상기 이미지 신호 프로세서를 제어하기 위한 명령들과 상기 이미지 데이터를 저장하는 메모리를 포함하며, 상기 제1 제어 신호는 동일한 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들이 제1 시점부터 제2 시점까지 병렬적으로 광전하를 축적하도록 제어한다.
실시예에 따라 상기 로우 드라이버 블록은 상기 픽셀 어레이의 동작을 제어하는 제2 제어 신호를 생성하고, 상기 제2 제어 신호는 동일한 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들이 상기 제2 시점 이후 상기 픽셀 신호들을 로우 단위로 순차적으로 출력하도록 제어한다.
따라서, 본 발명의 실시예에 따른 이미지 센서에 의하면, 이진 출력을 가진 동일한 서브 픽셀 그룹에 속한 서브 픽셀들의 광전하 축적 시점을 동일하게 하여 광전하 축적 시점의 차이에 의한 이미지의 왜곡을 제거할 수 있다.
따라서, 본 발명의 실시예에 따른 이미지 센서에 의하면, 이진 출력을 가진 동일한 서브 픽셀 어레이에 속한 서브 픽셀들의 광전하 축적 시점을 동일하게 하여 광전하 축적 시점의 차이에 의한 이미지의 왜곡을 제거할 수 있다.
도 1은 본 발명의 실시예에 따른 이미지 처리 시스템을 나타내는 블록도이다.
도 2는 도 1에 도시된 이미지 처리 시스템의 제조 방법을 설명하기 위한 웨이퍼 스택의 블록도를 나타낸다.
도 3은 도 1에 도시된 서브 픽셀 어레이의 동작 방법의 일 실시예를 설명하기 위한 도면이다.
도 4는 도 3에 도시된 서브 픽셀을 상세히 나타낸 블록도이다.
도 5는 도 4에 도시된 서브 픽셀의 일 실시 예를 나타내는 블록도이다.
도 6은 도 4에 도시된 서브 픽셀의 다른 실시 예를 나타내는 블록도이다.
도 7은 도 1에 도시된 리드아웃 블록의 일 실시 예를 나타내는 블록도이다.
도 8은 도 1에 도시된 리드아웃 블록의 다른 실시 예를 나타내는 블록도이다.
도 9는 도 1에 도시된 리드아웃 블록의 또 다른 실시 예를 나타내는 블록도이다.
도 10은 도 3에 도시된 제1 서브 픽셀 그룹에 인가되는 제1 제어 신호 내지 제3 제어 신호를 나타내는 타이밍도이다.
도 11은 도 3에 도시된 서브 픽셀 어레이에 인가되는 제1 제어 신호 내지 제3 제어 신호를 나타내는 타이밍도이다.
도 12는 도 1에 도시된 이미지 처리 시스템의 동작 방법을 나타내는 흐름도이다.
도 13은 도 12에 도시된 출력하는 단계를 상세히 나타내는 흐름도이다.
도 14는 도 1에 도시된 이미지 센서를 포함하는 이미지 센싱 시스템의 일 실시 예를 나타내는 블록도이다.
도 15는 도 1에 도시된 이미지 센서를 포함하는 이미지 센싱 시스템의 다른 실시 예를 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 이미지 처리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 이미지 처리 시스템(Image Process system, 10)은 이미지 센서(Image sensor, 100), 이미지 프로세서(DSP, 200), 디스플레이 유닛(Display Unit, 300) 및 렌즈부(500)를 포함할 수 있다.
이미지 센서(100)는 서브 픽셀 어레이(sub-pixel array, 110), 로우 드라이버 블록(row driver block, 160), 타이밍 제네레이터(timing generator, 170), 제어 레지스터 블록(control Register Block, 180) 및 리드아웃 블록(readout block, 190)를 포함할 수 있다.
이미지 센서(100)는 이미지 프로세서(200)의 제어에 의해 렌즈부(500)를 통해 촬상된 대상물(object, 400)을 센싱하고, 이미지 프로세서(DSP, 200)는 이미지 센서(100)에 의해 센싱되어 출력된 이미지를 디스플레이 유닛(300)에 출력할 수 있다. 이때, 디스플레이 유닛(300)은 영상을 출력할 수 있는 모든 장치에 해당할 수 있다. 예컨대, 디스플레이 유닛(300)은 컴퓨터, 휴대폰, 또는 카메라가 구비된 전자 장치 등으로 구현될 수 있다.
이미지 프로세서(DSP, 200)는 카메라 컨트롤 유닛(210), 이미지 신호 프로세서(220) 및 PC I/F(230)를 포함할 수 있다. 카메라 컨트롤 유닛(210)은 제어 레지스터 블록(180)을 제어한다. 이때, 카메라 컨트롤 유닛(210)은 I2C(Inter-Integrated Circuit)를 이용하여 이미지 센서(100), 즉, 제어 레지스터 블록(180)을 제어할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
이미지 신호 프로세서(Image Signal Processor, 220)는 리드아웃 블록(190)의 출력 신호인 서브 픽셀 신호(SPS)를 입력받아, 서브 픽셀 신호(SPS)를 서브 픽셀 단위로 또는 픽셀 단위로 사람이 보기 좋도록 가공 및 처리하여 이미지 데이터를 생성할 수 있다. 이미지 신호 프로세서(220)는 상기 이미지 데이터를 PC I/F(230)를 통해 디스플레이 유닛(300)으로 출력한다.
서브 픽셀 어레이(110)는 다수의 서브 픽셀(sub-pixel, 도 3 및 도 4의 120)들을 포함할 수 있다. 각각의 서브 픽셀(120)은 로우 드라이버 블록(160)의 제어에 따라 렌즈부(500)를 통해 입사되는 빛을 센싱하여 서브 픽셀 신호(SPS)를 출력할 수 있다. 서브 픽셀 신호(SPS)는 적어도 2 이상의 레벨(level)을 가진 디지털 신호(digital signal)일 수 있다. 서브 픽셀(120)의 예시는 도 4 내지 도 6을 참조하여 상세히 설명하기로 한다.
타이밍 제너레이터(170)는 로우 드라이버 블록(160) 및 리드아웃 블록(190) 각각에 제어 신호 또는 클럭 신호를 출력하여 로우 드라이버 블록(160) 및 리드아웃 블록(190)의 동작 또는 타이밍을 제어할 수 있다.
이때, 제어 레지스터 블록(180)은 카메라 컨트롤 유닛(210)의 제어에 따라 동작하며, 이미지 센서(100)의 동작에 필요한 각종 명령을 저장하고 타이밍 제너레이터(170)로 상기 각종 명령을 전송한다.
로우 드라이버 블록(160)은 서브 픽셀 어레이(110)를 행(row) 단위로 구동한다. 예컨대, 로우 드라이버 블록(160)은 서브 픽셀 어레이(110)을 구성하는 각 서브 픽셀에 제1 제어 신호(도 3 및 도 4의 CS1), 제2 제어 신호(도 3 및 도 4의 CS2) 및 제3 제어 신호(도 3 및 도 4의 CS3)를 공급할 수 있다. 즉, 로우 드라이버 블록(160)은 타이밍 제네레이터(170)로부터의 제어 신호를 디코딩하여 서브 픽셀 어레이(110)의 각 행으로 제1 제어 신호(CS1) 내지 제3 제어 신호(CS3)를 각각 공급할 수 있다.
서브 픽셀 어레이(110)는 로우 드라이버 블록(160)로부터 제공된 제1 제어 신호(CS1) 내지 제3 제어 신호(CS3)에 의해 선택되는 행(row)으로부터 서브 픽셀 신호(SPS)를 리드아웃 블록(190)으로 출력한다.
리드아웃 블록(190)은 서브 픽셀 어레이(110)로부터 출력된 서브 픽셀 신호(SPS)를 임시 저장한 후 센싱하고 증폭하여 출력한다. 이때, 리드아웃 블록(190)은 상기 픽셀 신호의 임시 저장을 위해 각 열마다 하나씩 포함된 복수의 컬럼 메모리(예컨대, SRAM, 도 7의 75 및 도 8의 81), 임시 저장된 상기 픽셀 신호를 센싱하고 증폭하기 위한 센스 앰프(SA, 미도시) 또는 임시 저장된 상기 픽셀 신호를 카운팅하는 카운터(counter, 미도시)를 포함할 수 있다. 리드아웃 블록(190)의 예시는 도 7 및 도 8을 참조하여 상세히 설명하기로 한다.
렌즈부(500)는 메인 렌즈(main lens) 및 마이크로 렌즈 어레이(micro-lens array)를 포함할 수 있다. 메인 렌즈는 서브 픽셀 어레이(110) 전체와 상응하는 크기로 구현될 수 있으며, 대상물(400)의 상을 맺히도록 한다. 마이크로 렌즈 어레이는 복수의 마이크로 렌즈들을 포함할 수 있다. 복수의 마이크로 렌즈들은 각각 서브 픽셀 어레이(110)의 서브 픽셀 그룹(예컨대, 도 3의 130-1)과 상응하는 크기로 구현될 수 있고, 각각의 마이크로 렌즈는 대응하는 서브 픽셀 그룹(예컨대, 도 3의 130-1)에 상이 맺히도록 한다.
도 2는 도 1에 도시된 이미지 처리 시스템의 제조 방법을 설명하기 위한 웨이퍼 스택(wafer stack)의 블록도를 나타낸다.
도 1과 도 2를 참조하면, 제1 웨이퍼(1000)는 복수의 다이들(1100)을 포함한다. 복수의 다이들(1100) 각각은 도 1에 도시된 서브 픽셀 어레이(110)를 포함할 수 있다. 실시예에 따라, 복수의 다이들(1100) 각각은 도 1에 도시된 이미지 센서(100)를 포함할 수 있다.
제2 웨이퍼(2000)는 복수의 다이들(2100)을 포함한다. 복수의 다이들(2100) 각각은 도 1에 도시된 이미지 신호 프로세서(220)를 포함할 수 있다. 실시 예에 따라, 복수의 다이들(2100) 각각은 도 1에 도시된 이미지 프로세서(200)일 수 있다.
도 1에 도시된 이미지 센서(100)와 이미지 프로세서(200)는 웨이퍼 스택으로 구현되어 각각 이미지 센서(100)와 이미지 프로세서(200)에 포함된 회로들이 충분히 구현될 수 있다. 즉, 제1 웨이퍼(1000)의 각각의 다이들(1100)과 제2 웨이퍼(2000)의 각각의 다이들(2100)은 웨이퍼 스택 형태로 하나의 칩 즉, 이미지 센서 칩(image sensor chip, 1500)으로 구현될 수 있다.
도 3은 도 1에 도시된 서브 픽셀 어레이의 동작 방법의 일 실시예를 설명하기 위한 도면이다.
도 1 및 도 3을 참조하면, 서브 픽셀 어레이(110)는 매트릭스(matrix) 형태로 배열된 복수의 서브 픽셀(sub-pixel; 120)들을 포함한다. 실시 예에 따라 서브 픽셀은 잣(jot)이라고 호칭될 수 있다. 서브 픽셀 간격(sub-pixel pitch)은 통상적인 이미지 센서에서의 픽셀 간격(pitch)보다 작다. 서브 픽셀(120)들은 각각이 매트릭스 형태의 서브 픽셀(120)들을 포함하는 제1 서브 픽셀 그룹(first sub-pixel group, 130-1) 내지 제k 서브 픽셀 그룹(kth sub-pixel group, 130-k)으로 그룹화(grouping)될 수 있다.
도 3에서는 제1 서브 픽셀 그룹(130-1) 내지 제k 서브 픽셀 그룹(130-k) 각각이 4 개씩의 서브 픽셀들(120)을 포함하는 것으로 도시되었으나, 본 발명의 범위는 이에 한정되지 않는다. 서브 픽셀 어레이(110)는 타이밍 제네레이터(170)의 제어에 따라 로우 단위로 컬럼 라인(COL)을 따라 각각의 서브 픽셀 신호(SPS)를 출력할 수 있다.
서브 픽셀 어레이(110)를 구성하는 복수의 서브 픽셀들(120) 각각의 상부에는 특정 스펙트럼 영역의 빛을 투과시키거나 차단하기 위한 각각의 컬러 필터 또는 차광막을 포함하는 필터 어레이(미도시)가 배열될 수 있다. 또한, 서브 픽셀 어레이(110)를 구성하는 다수의 서브 픽셀들(120) 각각의 상부에는 각각의 서브 픽셀들(120)의 집광력(light gathering power)을 높이기 위한 픽셀 렌즈 어레이(미도시)가 배열될 수 있다.
복수의 서브 픽셀들(120) 각각의 구조와 동작은 예시적으로 도 4 내지 도 6을 참조하여 상세히 설명될 것이다.
로우 드라이버(160)는 타이밍 제네레이터(170)의 제어에 따라 다수의 서브 픽셀들(120) 각각의 동작을 제어하기 위한 다수의 제어 신호들(CS1 내지 CS3)을 서브 픽셀 어레이(110)로 드라이빙한다. 예컨대, 다수의 제어 신호들(CS1 내지 CS3)은 다수의 서브 픽셀들(120) 각각이 생성한 광전하의 전송을 제어하기 위한 신호, 다수의 서브 픽셀들(120) 각각을 선택하기 위한 신호 또는 다수의 서브 픽셀들(120) 각각을 리셋(reset)하기 위한 신호일 수 있다.
리드아웃 블록(190)는 서브 픽셀 어레이(20)로부터 출력되는 서브 픽셀 신호들(SPS)을 처리하기 위한 여러가지 구성요소들(예컨대, 카운터, 메모리, 리드아웃 회로 또는 센스 앰프 회로)을 포함한다.
이미지 신호 프로세서(220)는 제1 서브 픽셀 그룹(130-1) 내지 제k 서브 픽셀 그룹(130-k)으로부터 출력되는 서브 픽셀 신호들(SPS)을 가공 및 처리할 수 있다. 즉, 이미지 신호 프로세서(220)는 서브 픽셀 신호들(SPS)에 대해 서브 픽셀 그룹들(예컨대, 130-1)을 단위로 픽셀화(예컨대, 하나의 서브 픽셀 그룹의 서브 픽셀 신호(SPS)들을 합산하여 하나의 픽셀의 픽셀 신호로 취급)한 뒤 픽셀 단위로 이미지를 합성하거나 보정할 수 있다.
다른 실시예에 따라, 리드아웃 블록(190)이 출력하는 서브 픽셀 신호들(SPS)은 제1 서브 픽셀 그룹(130-1) 내지 제k 서브 픽셀 그룹(130-k) 각각의 그룹별로 각각의 픽셀에 대응하는 서로 다른 라이트-필드 이미지들(light field images)을 구성할 수 있다. 즉, 제1 서브 픽셀 그룹(130-1) 내지 제k 서브 픽셀 그룹(130-k)은 각각 대응되는 마이크로 렌즈(미도시)를 통과한 제1 서브 픽셀 이미지 내지 제k 서브 픽셀 이미지에 해당하는 서브 픽셀 신호들(SPS)을 출력할 수 있다. 이미지 신호 프로세서(220)는 제1 서브 픽셀 이미지 내지 제n 서브 픽셀 이미지에 해당하는 서브 픽셀 신호들(SPS)을 가공 및 처리하여 방향성 정보(angular information), 거리 데이터(depth data) 및 고해상도 이미지(high resolution image)를 생성할 수 있고, 상기 고해상도 이미지를 리포커싱(refocusing)할 수 있다.
도 4는 도 3에 도시된 서브 픽셀을 상세히 나타낸 블록도이다.
도 1, 도 3 및 도 4를 참조하면, 서브 픽셀(120)은 검출 회로(detecting circuit, 130), 전송 회로(trasferring circuit, 140) 및 선택 회로(selecting circuit, 150)를 포함할 수 있다.
검출 회로(130)는 렌즈부(500)를 통해 입사하는 입사광의 세기에 따라 가변하는 광전하를 생성할 수 있다. 실시예에 따라, 검출 회로(130)는 적어도 하나의 광자를 검출하여 적어도 하나의 광전하를 생성할 수 있다. 검출 회로(130)는 로우 드라이버 블록(160)의 제3 제어 신호(CS3)에 따라 상기 생성된 광전하를 제거할 수 있다.
전송 회로(140)는 상기 생성된 광전하를 제1 제어 신호(CS1)에 따라 제1 시점부터 제2 시점까지 축적할 수 있고, 축적된 광전하에 상응하는 전기 신호(electrical signal)를 생성할 수 있다.
선택 회로(150)는 상기 전기 신호를 제2 제어 신호(CS2)에 따라 서브 픽셀 신호(SPS)로서 컬럼 라인(COL)으로 출력할 수 있다.
도 5는 도 4에 도시된 서브 픽셀의 일 실시 예를 나타내는 블록도이다.
도 1, 도 3, 도 4 및 도 5를 참조하면, 서브 픽셀(120-1)은 검출 회로(130-1), 전송 회로(140-1) 및 선택 회로(150-1)를 포함할 수 있다.
서브 픽셀(120-1)은 이진 출력(binary output)을 가진다. 예컨대, 서브 픽셀(120-1)에서 하나의 광전자가 존재할 때, 서브 픽셀(120-1)의 출력은 '1'이고, 서브 픽셀(120-1)에서 하나의 광전자가 존재하지 않을 때, 서브 픽셀(120-1)의 출력은 '0'이다.
검출 회로(130-1)는 광검출기(photodetector; 51) 및 리셋 스위치(53)를 포함한다.
광검출기(51)는 적어도 하나의 광자를 검출하고 상기 하나의 광자에 상응하는 적어도 하나의 광전하를 생성할 수 있다. 예컨대, 광 검출기(51)는 포토 다이오드, 포토 트랜지스터 또는 핀드 포토다이오드(pinned photodiode)로 구현될 수 있다.
리셋 스위치(53)는 광검출기(51)의 일단과 전원 전압(VDD)을 공급하는 노드 사이에 접속될 수 있다. 리셋 스위치(53)는 제3 제어 신호(CS3)에 응답하여 스위칭되어 광검출기(51)에 의해 생성된 광전하를 제거할 수 있다. 예컨대, 리셋 스위치(53)는 트랜지스터로 구현될 수 있다.
전송 회로(140-1)는 전송 스위치(55) 및 비교기(57)를 포함할 수 있다.
전송 스위치(55)는 제1 제어 신호(CS1)에 응답하여 플로팅 디퓨젼(floating diffusion, FD)으로 광검출기(51)에 의해 생성된 광전하를 전송할 수 있다.
비교기(57)는 문턱 신호(Vth)와 플로팅 디퓨젼(FD)에 축적된 광전하를 비교하여 비교 결과에 따라 비교 신호(COMP)를 출력한다. 예컨대, 상기 광전하가 축적된 플로팅 디퓨젼(FD)의 전위가 상기 문턱 신호(Vth)보다 클 때, 비교 신호(COMP)는 '1'이다. 즉, 광검출기(51)가 하나의 광전하를 생성하고 전송 스위치(55)가 상기 광전하를 플로팅 디퓨젼(FD)으로 전송할 때, 비교 신호(COMP)는 '1'이다.
상기 광전하가 축적된 플로팅 디퓨젼(FD)의 전위가 상기 문턱 신호(Vth)보다 작을 때, 비교 신호(COMP)는 '0'이다. 즉, 광검출기(51)가 하나의 광전자를 생성하지 않거나 광검출기(51)가 하나의 광전자를 생성하더라도 전송 스위치(55)가 상기 광전하를 플로팅 디퓨젼(FD)으로 전송하지 않을 때, 비교 신호(COMP)는 '0'이다.
선택 회로(150-1)는 선택 스위치(59)를 포함할 수 있다.
선택 스위치(59)는 비교기(57)의 출력 단자와 컬럼 라인(COL) 사이에 접속된다. 선택 스위치(59)는 제2 제어 신호(CS2)에 응답하여 비교 신호(COMP)를 컬럼 라인(COL)으로 출력한다. 예컨대, 선택 스위치(59)는 트랜지스터로 구현될 수 있다.
도 6은 도 4에 도시된 서브 픽셀의 다른 실시 예를 나타내는 블록도이다.
도 1, 도 3 및 도 4 내지 도 6을 참조하면, 서브 픽셀(120-2)은 검출 회로(130-2), 전송 회로(140-2) 및 선택 회로(150-2)를 포함할 수 있다.
서브 픽셀(120-2)에 포함된 광검출기(61), 리셋 스위치(63), 전송 스위치(65), 비교기(67) 및 선택 스위치(68)는 도 5에 도시된 광검출기(51), 리셋 스위치(53), 전송 스위치(55), 비교기(57) 및 선택 스위치(59)와 동작 및 기능이 각각 유사하므로 이에 대한 자세한 설명은 생략한다.
카운터(69)는 비교 신호(COMP)를 카운트한다. 시간에 따라 비교기(67)는 복수의 비교 신호들을 출력한다. 카운터(69)는 비교기(67)로부터 출력되는 상기 비교 신호들을 카운트한다. 카운터(69)는 플립-플롭(flip-flop)과 같은 레지스터 타입 회로들을 이용하여 구현될 수 있다.
도 7은 도 1에 도시된 리드아웃 블록의 일 실시 예를 나타내는 블록도이다.
도 1, 도 3 내지 도 5 및 도 7을 참조하면, 리드아웃 블록(190-1)는 복수의 카운터들(71), 복수의 메모리들(73) 및 리드아웃 회로(75)를 포함할 수 있다. 리드아웃 블록(190-1)은 예컨대, 서브 픽셀 어레이(110)에 포함된 복수의 서브 픽셀들이 각각 도 5에 도시된 서브 픽셀(120-1)에 해당하는 경우에 적합할 수 있다.
복수의 카운터들(71) 각각은 컬럼 라인(COL)을 통해 서브 픽셀들(30) 각각으로부터 출력되는 비교 신호를 카운팅할 수 있다. 서브 픽셀들(120-1) 각각이 시간에 따라 복수의 비교 신호들을 출력할 때, 복수의 카운터들(71) 각각은 각각의 컬럼 라인(COL)을 통해 출력되는 비교 신호들을 카운팅할 수 있다. 실시 예에 따라 복수의 카운터들(71)은 타이밍 제네레이터(170)로부터 출력되는 제어 신호에 응답하여 카운팅 동작을 수행할 수 있다.
복수의 메모리들(73) 각각은 복수의 카운터들(71) 각각으로부터 출력되는 카운터 값을 저장한다. 실시 예에 따라 복수의 메모리들(73)은 타이밍 제네레이터(170)로부터 출력되는 제어 신호에 응답하여 카운터 값을 저장할 수 있다.
리드아웃 회로(75)는 타이밍 제네레이터(170)의 제어에 따라 복수의 메모리들(73) 각각에 저장된 상기 카운터 값을 서브 픽셀 신호(SPS)로서 이미지 신호 프로세서(220)로 출력하기 위해 복수의 메모리들(73)을 제어한다. 즉, 리드아웃 회로(67)는 타이밍 제네레이터(170)의 제어에 따라 복수의 메모리들(65) 중 어느 하나에 저장된 상기 카운터 값을 이미지 신호 프로세서(220)로 출력한다. 실시 예에 따라, 리드아웃 회로(75)는 도시되지 않은 컬럼 디코더(column decoder), 컬럼 드라이버(column driver), 출력 버퍼(output buffer) 등을 포함할 수 있다.
도 8은 도 1에 도시된 리드아웃 블록의 다른 실시 예를 나타내는 블록도이다.
도 1, 도 3 내지 도 5, 도 7 및 도 8을 참조하면, 리드아웃 블록(190-2)는 복수의 메모리들(81), 리드아웃 회로(83), 및 카운터(85)를 포함할 수 있다. 리드아웃 블록(190-2)은 예컨대, 서브 픽셀 어레이(110)에 포함된 복수의 서브 픽셀들이 각각 도 5에 도시된 서브 픽셀(120-1)에 해당하는 경우에 적합할 수 있다.
복수의 메모리들(81) 각각은 서브 픽셀들(120-1) 각각으로부터 출력되는 비교 신호를 저장할 수 있다. 서브 픽셀들(120-1) 각각이 시간에 따라 복수의 비교 신호들을 출력할 때, 복수의 메모리들(81) 각각은 서브 픽셀들(120-1) 각각으로부터 출력되는 비교 신호들을 저장할 수 있다. 상기 비교 신호들 각각은 이진 출력이다. 실시 예에 따라, 복수의 메모리들(81)은 타이밍 제네레이터(170)로부터 출력되는 제어 신호에 응답하여 비교 신호(COMP)를 저장할 수 있다.
리드아웃 회로(83)는 타이밍 제네레이터(170)의 제어에 따라 복수의 메모리들(81) 각각에 저장된 상기 비교 신호들을 카운터(85)로 출력하기 위해 복수의 메모리들(81)을 제어할 수 있다. 즉, 리드아웃 회로(83)는 타이밍 제네레이터(170)의 제어에 따라 복수의 메모리들(81) 중 어느 하나에 저장된 상기 비교 신호들을 카운터(85)로 출력할 수 있다.
카운터(85)는 상기 비교 신호들을 카운팅하고, 카운팅 값을 서브 픽셀 신호(SPS)로서 이미지 신호 프로세서(220)로 출력할 수 있다. 실시 예에 따라 카운터(85)는 타이밍 제네레이터(170)로부터 출력되는 제어 신호에 응답하여 카운팅 동작을 수행할 수 있다.
도 9는 도 1에 도시된 리드아웃 블록의 또 다른 실시 예를 나타내는 블록도이다.
도 1, 도 3 내지 도 6 및 도 9를 참조하면, 리드아웃 블록(190-3)는 복수의 메모리들(87)과 리드아웃 회로(89)를 포함한다. 리드아웃 블록(190-3)은 예컨대, 서브 픽셀 어레이(110)에 포함된 복수의 서브 픽셀들이 각각 도 6에 도시된 서브 픽셀(120-2)에 해당하는 경우에 적합할 수 있다.
복수의 메모리들(91) 각각은 서브 픽셀들(120-2) 각각으로부터 출력되는 카운팅 값을 저장할 수 있다. 실시 예에 따라 복수의 메모리들(91)은 타이밍 제네레이터(170)로부터 출력되는 제어 신호에 응답하여 카운터 값을 저장할 수 있다.
리드아웃 회로(93)는 타이밍 제네레이터(170)의 제어에 따라 복수의 메모리들(91) 각각에 저장된 상기 카운팅 값을 서브 픽셀 신호(SPS)로서 이미지 신호 프로세서(220)로 출력하기 위해 복수의 메모리들(91)을 제어할 수 있다. 즉, 리드아웃 회로(93)는 타이밍 제네레이터(170)의 제어에 따라 복수의 메모리들(91) 중 어느 하나에 저장된 상기 카운팅 값을 서브 픽셀 신호(SPS)로서 이미지 신호 프로세서(220)로 출력할 수 있다.
도 10은 도 3에 도시된 제1 서브 픽셀 그룹에 인가되는 제1 제어 신호 내지 제3 제어 신호를 나타내는 타이밍도이다.
도 1, 도 3, 도 4 및 도 10을 참조하면, 제1 서브 픽셀 그룹(130-1)은 로우 드라이버 블록(160)으로부터 제1 제어 신호(CS1_1 및 CS1_2) 내지 제3 제어 신호(CS3_1 및 CS3_2)를 수신하여 동작할 수 있다.
제1행의 제3 제어 신호(CS3_1)와 제2행의 제3 제어 신호(CS3_2)의 논리값은 각각 제1 시점(t1)에서 제2 시점(t2)까지 하이 레벨(high level)이 될 수 있다. 이에 따라, 제1 서브 픽셀 그룹(130-1)의 제1행과 제2행의 서브 픽셀들은 각각 제1행의 제3 제어 신호(CS3_1)와 제2행의 제3 제어 신호(CS3_2)에 따라 제1 시점(t1)에서 제2 시점(t2)까지 제1 시점(t1) 이전에 생성된 광전하를 제거할 수 있다(reset 구간).
제2 시점(t2) 이후, 제1행의 제1 제어 신호(CS1_1)와 제2행의 제1 제어 신호(CS1_2)의 논리값은 각각 제3 시점(t3)에서 제4 시점(t4)까지 하이 레벨이 될 수 있다. 제1 서브 픽셀 그룹(130-1)의 제1행과 제2행의 서브 픽셀들은 제1행의 제1 제어 신호(CS1_1)와 제2행의 제1 제어 신호(CS1_2)에 따라 각각 제4 시점(t4)까지 생성된 광전하를 축적할 수 있다(accumulation 구간). 제1 서브 픽셀 그룹(130-1)의 제1행과 제2행의 서브 픽셀들은 제4 시점(t4) 이후 상기 축적된 광전하에 상응하는 전기 신호(예컨대, 도 5의 비교 신호 또는 도 6의 카운터 값)를 생성할 수 있다.
따라서, 도 4에서 설명한 제1 시점은 도 10의 제2 시점(t2)에 대응되고, 도 4에서 설명한 제2 시점은 도 10의 제4 시점(t4)에 대응될 수 있다.
제4 시점(t4) 이후, 제1행의 제2 제어 신호(CS2_1)의 논리값은 제5 시점(t5)에서 제6 시점(t6)까지 하이 레벨이 될 수 있고, 제2행의 제2 제어 신호(CS2_2)의 논리값은 제6 시점(t6)에서 제7 시점(t7)까지 하이 레벨이 될 수 있다. 제1 서브 픽셀 그룹(130-1)의 제1행의 서브 픽셀들은 제1행의 제2 제어 신호(CS2_1)에 따라 제5 시점(t5)에서 제6 시점(t6)까지 상기 생성된 전기 신호를 출력할 수 있다. 제1 서브 픽셀 그룹(130-1)의 제2행의 서브 픽셀들은 제2행의 제2 제어 신호(CS2_1)에 따라 제6 시점(t6)에서 제7 시점(t7)까지 상기 생성된 전기 신호를 출력할 수 있다. 즉, 제1 서브 픽셀 그룹(130-1)의 제1행과 제2행의 서브 픽셀들은 제5 시점(t5)에서 제7 시점(t7)까지 상기 생성된 전기 신호를 순차적으로 출력할 수 있다(output 구간).
도 10에는 제1 서브 픽셀(130-1)에 인가되는 제어 신호들만이 도시되어 있으나, 제1 서브 픽셀 그룹(130-1)과 동일한 로우에 속한 서브 픽셀 그룹들은 각 로우 별로 제1 서브 픽셀(130-1)과 동일하게 제어될 수 있다. 또한, 제1 서브 픽셀 그룹(130-1)과 다른 로우에 속한 서브 픽셀 그룹들은 제1 서브 픽셀(130-1)과 다르게 제어될 수 있다. 예컨대, 제3행 이후의 행들에 속한 서브 픽셀 그룹들의 광전하 제거 및 광전하 축적은 동일한 로우에 속한 서브 픽셀 그룹들 별로 순차적으로 진행될 수 있다.
실시예에 따라, 각 서브 픽셀(120) 고유의 오프셋(offset)을 제거하기 위해 상기 reset 구간 직후 서브 픽셀 그룹(130-1)은 제1 제어 신호들(CS1_1과 CS1_2)에 따라 동시에 리셋 이후 남아있는 광전하를 축적하여 상기 축적된 광전하에 대응하는 전기 신호를 제2 제어 신호들(CS2_1과 CS2_2)에 따라 순차적으로 출력할 수 있다.
따라서, 본 발명의 실시예에 따른 이미지 센서에 의하면, 이진 출력을 가진 동일한 서브 픽셀 그룹에 속한 서브 픽셀들의 광전하 축적 시점을 동일하게 하여 광전하 축적 시점의 차이에 의한 이미지의 왜곡을 제거할 수 있다.
도 11은 도 3에 도시된 서브 픽셀 어레이에 인가되는 제1 제어 신호 내지 제3 제어 신호를 나타내는 타이밍도이다.
도 1, 도 3, 도 4 및 도 11을 참조하면, 서브 픽셀 어레이(110)에 속한 서브 픽셀 그룹(130-1 내지 130-k)들은 로우 드라이버 블록(160)으로부터 제1 제어 신호(CS1_1 내지 CS1_n) 내지 제3 제어 신호(CS3_1 및 CS3_n)를 수신하여 동작할 수 있다.
제1행의 제3 제어 신호(CS3_1) 내지 제n행의 제3 제어 신호(CS3_n)의 논리값은 각각 제1 시점(t1)에서 제2 시점(t2)까지 하이 레벨이 될 수 있다. 이에 따라, 서브 픽셀 어레이(110)의 서브 픽셀 그룹(130-1 내지 130-k)들은 각각 제1행의 제3 제어 신호(CS3_1) 내지 제n행의 제3 제어 신호(CS3_n)에 따라 제1 시점(t1)에서 제2 시점(t2)까지 제1 시점(t1) 이전에 생성된 광전하를 제거할 수 있다(reset 구간).
제2 시점(t2) 이후, 제1행의 제1 제어 신호(CS1_1) 내지 제n행의 제1 제어 신호(CS1_n)의 논리값은 각각 제3 시점(t3)에서 제4 시점(t4)까지 하이 레벨이 될 수 있다. 서브 픽셀 어레이(110)의 서브 픽셀 그룹(130-1 내지 130-k)들은 제1행의 제1 제어 신호(CS1_1) 내지 제n행의 제1 제어 신호(CS1_n)에 따라 각각 제4 시점(t4)까지 생성된 광전하를 축적할 수 있다(accumulation 구간). 서브 픽셀 어레이(110)의 서브 픽셀 그룹(130-1 내지 130-k)들은 제4 시점(t4) 이후 상기 축적된 광전하에 상응하는 전기 신호를 생성할 수 있다.
따라서, 도 4에서 설명한 제1 시점은 도 11의 제2 시점(t2)에 대응되고, 도 4에서 설명한 제2 시점은 도 11의 제4 시점(t4)에 대응될 수 있다.
제4 시점(t4) 이후, 제1행의 제2 제어 신호(CS2_1)의 논리값은 제5 시점(t5)에서 제6 시점(t6)까지 하이 레벨이 될 수 있고, 제2행의 제2 제어 신호(CS2_2)의 논리값은 제6 시점(t6)에서 제7 시점(t7)까지 하이 레벨이 될 수 있다. 제7 시점(t7) 이후 제3행 내지 제(n-2)행의 제2 제어 신호들(CS2_3 내지 CS2_(n-2))의 논리값은 제6 시점(t6) 내지 제7 시점(t7) 사이에서 순차적으로 하이 레벨이 될 수 있다. 제7 시점(t7) 이후, 제(n-1)행의 제2 제어 신호(CS2_(n-1))의 논리값은 제7 시점(t7)에서 제8 시점(t8)까지 하이 레벨이 될 수 있고, 제n행의 제2 제어 신호(CS2_n)의 논리값은 제8 시점(t8)에서 제9 시점(t9)까지 하이 레벨이 될 수 있다.
서브 픽셀 어레이(110)의 서브 픽셀 그룹(130-1 내지 130-k)들에 속한 서브 픽셀들은 각 로우 단위로 제2 제어 신호들(CS2_1 내지 CS2_n)에 따라 제4 시점(t4)에서 제9 시점(t9)까지 상기 생성된 전기 신호를 순차적으로 출력할 수 있다(output 구간).
즉, 서브 픽셀 어레이(110)의 서브 픽셀 그룹(130-1 내지 130-k)들에 속한 서브 픽셀들의 광전하 제거 및 광전하 축적은 동시에 진행되고, 서브 픽셀 어레이(110)의 서브 픽셀 그룹(130-1 내지 130-k)들에 속한 서브 픽셀들의 전기 신호 출력은 각각 로우 단위로 순차적으로 진행될 수 있다.
실시예에 따라, 각 서브 픽셀(120) 고유의 오프셋(offset)을 제거하기 위해 상기 reset 구간 직후 서브 픽셀 그룹(130-1 내지 130-k)들은 제1 제어 신호들(CS1_1 내지 CS1_n)에 따라 동시에 리셋 이후 남아있는 광전하를 축적하여 상기 축적된 광전하에 대응하는 전기 신호를 제2 제어 신호들(CS2_1 내지 CS2_n)에 따라 순차적으로 출력할 수 있다.
따라서, 본 발명의 실시예에 따른 이미지 센서에 의하면, 이진 출력을 가진 동일한 서브 픽셀 어레이에 속한 서브 픽셀들의 광전하 축적 시점을 동일하게 하여 광전하 축적 시점의 차이에 의한 이미지의 왜곡을 제거할 수 있다.
도 12는 도 1에 도시된 이미지 처리 시스템의 동작 방법을 나타내는 흐름도이다. 도 13은 도 12에 도시된 출력하는 단계를 상세히 나타내는 흐름도이다.
도 1, 도 3, 도 4, 도 12 및 도 13을 참조하면, 각각 복수의 로우들을 포함하는 복수의 서브 픽셀 그룹들(130-1 내지 130-k)은 제3 제어 신호(CS3)에 따라 제1 시점 이전에 축적된 광전하를 제거할 수 있다(S100).
복수의 서브 픽셀 그룹들(130-1 내지 130-k)은 제1 제어 신호(CS1)에 따라 상기 제1 시점부터 제2 시점까지 광전하를 축적할 수 있다(S110).
복수의 서브 픽셀 그룹들(130-1 내지 130-k)은 제2 제어 신호(CS2)에 따라 상기 제2 시점 이후 상기 축적된 광전하에 대응하는 전기 신호 즉, 서브 픽셀 신호들(SPS)을 상기 로우 단위로 순차적으로 출력할 수 있다(S120).
즉, 복수의 서브 픽셀 그룹들(130-1 내지 130-k)은 상기 축적된 광전하에 대응하는 전위와 문턱 신호를 비교할 수 있다(S200). 복수의 서브 픽셀 그룹들(130-1 내지 130-k)은 비교 결과에 따라 서브 픽셀 신호(SPS)를 생성하여 제2 제어 신호(CS2)에 따라 상기 로우 단위로 순차적으로 출력할 수 있다(S210).
리드아웃 블록(190)은 서브 픽셀 어레이(110)로부터 출력된 서브 픽셀 신호(SPS)를 임시 저장한 후 센싱하고 증폭하여 이미지 신호 프로세서(220)로 출력한다. 이미지 신호 프로세서(220)는 제1 서브 픽셀 그룹(130-1) 내지 제k 서브 픽셀 그룹(130-k)으로부터 출력되는 서브 픽셀 신호들(SPS)을 서브 픽셀 그룹 별로 픽셀화하는 등의 가공 및 처리할 수 있다(S130).
도 14는 도 1에 도시된 이미지 센서를 포함하는 이미지 센싱 시스템의 일 실시 예를 나타내는 블록도이다.
도 1과 도 14를 참조하면, 이미지 센싱 시스템(800)은 MIPI(mobile industry processor interface)를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대, PDA (personal digital assistants), PMP(portable multimedia player), IPTV(internet protocol television) 태블릿 PC 또는 스마트 폰(smart phone)으로 구현될 수 있다.
이미지 센싱 시스템(800)은 이미지 센서(100), 애플리케이션 프로세서(application processor; 820), 및 디스플레이(830)를 포함한다.
이미지 센서(100)와 이미지 센서(100)에서 출력되는 이미지 데이터를 처리하기 위한 이미지 프로세서(200)는 하나의 칩으로 구현될 수 있다.
애플리케이션 프로세서(820)에 구현된 CSI 호스트(camera serial interface(CSI) host; 823)는 카메라 시리얼 인터페이스를 통하여 카메라 모듈 (810)의 CSI 장치(817)와 시리얼 통신할 수 있다. 이때, 예컨대, CSI 호스트 (823)는 디시리얼라이저(deserializer(DES))를 포함할 수 있고, CSI 장치(817)는 시리얼라이저(serializer(SER))를 포함할 수 있다.
애플리케이션 프로세서(820)에 구현된 DSI 호스트(821)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(830)의 DSI 장치(835)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(821)는 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(835)는 디시리얼라이저(DES)를 포함할 수 있다.
실시 예에 따라, 이미지 센싱 시스템(800)은 애플리케이션 프로세서(820)와 통신할 수 있는 RF 칩(840)을 더 포함할 수 있다. 애플리케이션 프로세서(820)에 포함된 PHY(PHYsical layer; 825)와 RF 칩(840)에 포함된 PHY(845)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
실시 예에 따라, 이미지 센싱 시스템(800)은 GPS(850), 스토리지(storage; 860), 마이크로폰(microphone(MIC); 870), DRAM(dynamic random access memory; 880) 및 스피커(speaker; 890)를 더 포함할 수 있다.
이미지 센싱 시스템(800)은 Wimax(world interoperability for microwave access; 891), WLAN(wireless lan; 893) 및/또는 UWB(ultra wideband; 895) 등을 이용하여 통신할 수 있다.
도 15는 도 1에 도시된 이미지 센서를 포함하는 이미지 센싱 시스템의 다른 실시 예를 나타내는 블록도이다.
도 1과 도 15를 참조하면, 이미지 센싱 시스템(900)은 이미지 센서(100), 프로세서(910), 메모리(920), 디스플레이 유닛(930), 인터페이스(940), 및 이미지 신호 프로세서(950)를 포함할 수 있다.
프로세서(910)는 이미지 센서(100)의 동작을 제어할 수 있다. 이미지 신호 프로세서(950)는 이미지 센서(100)로부터 출력되는 신호에 대해 여러 가지 동작들(예컨대, 이미지 스켈링(image scaling) 및 이미지 향상(image enhancement))을 수행한다. 실시 예에 따라 이미지 센서(100)와 이미지 신호 프로세서(950)는 하나의 칩으로 구현될 수 있다. 이미지 신호 프로세서(950)는 도 1에 도시된 이미지 신호 프로세서(220)일 수 있다.
메모리(920)는 버스(960)를 통하여 이미지 센서(100)의 동작을 제어하기 위한 명령들과 프로세서(910) 또는 이미지 신호 프로세서(950)에서 생성된 이미지를 저장할 수 있고, 프로세서(910)는 메모리(920)에 저장된 명령들을 실행시킬 수 있다. 메모리(920)는 예컨대, 플래시와 같은 불휘발성 메모리(non-volatile memory)로 구현될 수 있다.
디스플레이 유닛(930)은 이미지를 프로세서(910) 또는 메모리(920)로부터 수신하여 디스플레이, 예컨대, LCD(Liquid Crystal Display), LED 디스플레이, OLED 디스플레이, AMOLED(Active Matrix Organic Light Emitting Diodes) 디스플레이, 또는 플렉시블 디스플레이(flexible display)를 통하여 디스플레이할 수 있다.
인터페이스(940)는 이미지를 입출력하기 위한 인터페이스로 구현될 수 있다. 실시 예에 따라, 인터페이스(940)는 무선 인터페이스로 구현될 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, Flash Memory, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 객체 정보 추정 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이미지 처리 시스템(10)
이미지 센서(100)
서브 픽셀 어레이(110)
로우 드라이버 블록(160)
타이밍 제네레이터(170)
리드아웃 블록(190)
이미지 프로세서(200)
이미지 신호 프로세서(220)

Claims (20)

  1. 제1 제어 신호에 따라 각각 복수(2 이상)의 로우(row)들을 포함하는 복수의 서브 픽셀 그룹들에서 제1 시점부터 제2 시점까지 병렬적으로 광전하를 축적하는 단계; 및
    제2 제어 신호에 따라 상기 복수의 서브 픽셀 그룹들에서 상기 제2 시점 이후 상기 축적된 광전하에 대응하는 서브 픽셀 신호들을 상기 로우 단위로 순차적으로 출력하는 단계를 포함하며,
    상기 복수의 서브 픽셀 그룹들은 각각이 적어도 하나의 광자를 검출하여 축적되는 적어도 하나의 광전하에 대응하는 디지털 형태의 상기 서브 픽셀 신호를 생성하는 복수의 서브 픽셀들을 포함하는 이미지 처리 시스템의 동작 방법.
  2. 제1항에 있어서,
    제3 제어 신호에 따라 상기 복수의 서브 픽셀 그룹들에서 상기 제1 시점 이전에 축적된 광전하를 제거하는 단계를 더 포함하는 이미지 처리 시스템의 동작 방법.
  3. 제1항에 있어서,
    상기 출력하는 단계는
    상기 축적된 광전하에 대응하는 전위와 문턱 신호를 비교하는 단계; 및
    비교 결과에 따라 상기 서브 픽셀 신호를 생성하는 단계를 포함하는 이미지 처리 시스템의 동작 방법.
  4. 제1항에 있어서,
    상기 서브 픽셀 신호들을 상기 복수의 서브 픽셀 그룹별로 픽셀화하는 단계를 더 포함하는 이미지 처리 시스템의 동작 방법.
  5. 제4항에 있어서,
    상기 픽셀화하는 단계는 상기 서브 픽셀 신호들을 합산하는 단계를 포함하는 이미지 처리 시스템의 동작 방법.
  6. 각각이 적어도 하나의 광자를 검출하여 축적되는 적어도 하나의 광전하에 대응하는 디지털 형태의 서브 픽셀 신호를 생성하는 복수(2 이상)의 서브 픽셀들을 포함하는 복수의 서브 픽셀 그룹들을 포함하는 픽셀 어레이; 및
    상기 픽셀 어레이의 동작을 제어하는 제1 제어 신호를 생성하는 로우 드라이버 블록을 포함하며,
    상기 제1 제어 신호는 동일한 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들이 제1 시점부터 제2 시점까지 병렬적으로 광전하를 축적하도록 제어하는 이미지 센서.
  7. 제6항에 있어서,
    상기 로우 드라이버 블록은 상기 픽셀 어레이의 동작을 제어하는 제2 제어 신호를 생성하고,
    상기 제2 제어 신호는 동일한 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들이 상기 제2 시점 이후 상기 서브 픽셀 신호들을 로우 단위로 순차적으로 출력하도록 제어하는 이미지 센서.
  8. 제7항에 있어서,
    상기 서브 픽셀 신호들을 임시 저장하고 증폭하여 출력하는 리드아웃 블록; 및
    상기 로우 드라이버 블록과 상기 리드아웃 블록의 동작을 제어하는 타이밍 제네레이터를 더 포함하는 이미지 센서.
  9. 제8항에 있어서,
    상기 로우 드라이버 블록은 상기 픽셀 어레이의 동작을 제어하는 제3 제어 신호를 생성하고,
    상기 제3 제어 신호는 동일한 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들이 상기 제1 시점 이전에 축적된 광전하를 제거하도록 제어하는 이미지 센서.
  10. 제9항에 있어서,
    상기 복수의 서브 픽셀들은 각각 상기 축적된 광전하에 대응하는 전위와 문턱 신호를 비교하고 비교 결과에 따라 상기 서브 픽셀 신호를 생성하는 비교기를 포함하는 이미지 센서.
  11. 제10항에 있어서,
    상기 복수의 서브 픽셀들은 각각 상기 제2 제어 신호에 응답하여 상기 서브 픽셀 신호를 출력하는 선택 스위치; 및
    상기 제3 제어 신호에 응답하여 상기 축적된 광전하를 제거하는 리셋 스위치를 더 포함하는 이미지 센서.
  12. 제6항에 있어서,
    상기 제1 제어 신호는 상기 픽셀 어레이의 로우들 중 동일한 로우에 속한 복수의 서브 픽셀 그룹들에 포함된 상기 복수의 서브 픽셀들이 상기 제1 시점부터 상기 제2 시점까지 광전하를 축적하도록 제어하는 이미지 센서.
  13. 제6항에 있어서,
    상기 제1 제어 신호는 상기 픽셀 어레이에 포함된 상기 복수의 서브 픽셀들이 상기 제1 시점부터 상기 제2 시점까지 광전하를 축적하도록 제어하는 이미지 센서.
  14. 제6항에 있어서,
    상기 복수의 서브 픽셀 그룹들은 각각 하나의 픽셀에 대응하는 상기 서브 픽셀 신호들을 출력하는 이미지 센서.
  15. 각각이 적어도 하나의 광자를 검출하여 축적되는 적어도 하나의 광전하에 대응하는 디지털 형태의 서브 픽셀 신호를 생성하는 복수(2 이상)의 서브 픽셀들을 포함하는 복수의 서브 픽셀 그룹들을 포함하는 픽셀 어레이; 및
    상기 픽셀 어레이의 동작을 제어하는 제1 제어 신호를 생성하는 로우 드라이버 블록을 포함하는 이미지 센서; 및
    상기 서브 픽셀 신호들을 상기 복수의 서브 픽셀 그룹별로 픽셀화하여 이미지 데이터를 생성하는 이미지 신호 프로세서를 포함하며,
    상기 제1 제어 신호는 동일한 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들이 제1 시점부터 제2 시점까지 병렬적으로 광전하를 축적하도록 제어하는 이미지 처리 시스템.
  16. 제15항에 있어서,
    상기 로우 드라이버 블록은 상기 픽셀 어레이의 동작을 제어하는 제2 제어 신호를 생성하고,
    상기 제2 제어 신호는 동일한 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들이 상기 제2 시점 이후 상기 서브 픽셀 신호들을 로우 단위로 순차적으로 출력하도록 제어하는 이미지 처리 시스템.
  17. 제16항에 있어서,
    상기 서브 픽셀 신호들을 임시 저장하고 증폭하여 출력하는 리드아웃 블록; 및
    상기 로우 드라이버 블록과 상기 리드아웃 블록의 동작을 제어하는 타이밍 제네레이터를 더 포함하는 이미지 처리 시스템.
  18. 제17항에 있어서,
    상기 로우 드라이버 블록은 상기 픽셀 어레이의 동작을 제어하는 제3 제어 신호를 생성하고,
    상기 제3 제어 신호는 동일한 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들이 상기 제1 시점 이전에 축적된 광전하를 제거하도록 제어하는 이미지 처리 시스템.
  19. 각각이 적어도 하나의 광자를 검출하여 축적되는 적어도 하나의 광전하에 대응하는 디지털 형태의 서브 픽셀 신호를 생성하는 복수(2 이상)의 서브 픽셀들을 포함하는 복수의 서브 픽셀 그룹들을 포함하는 픽셀 어레이; 및
    상기 픽셀 어레이의 동작을 제어하는 제1 제어 신호를 생성하는 로우 드라이버 블록을 포함하는 이미지 센서;
    상기 서브 픽셀 신호들을 상기 복수의 서브 픽셀 그룹별로 픽셀화하여 이미지 데이터를 생성하는 이미지 신호 프로세서;
    상기 이미지 센서와 상기 이미지 신호 프로세서의 동작을 제어하는 프로세서; 및
    상기 이미지 센서와 상기 이미지 신호 프로세서를 제어하기 위한 명령들과 상기 이미지 데이터를 저장하는 메모리를 포함하며,
    상기 제1 제어 신호는 동일한 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들이 제1 시점부터 제2 시점까지 병렬적으로 광전하를 축적하도록 제어하는 전자 시스템.
  20. 제19항에 있어서,
    상기 로우 드라이버 블록은 상기 픽셀 어레이의 동작을 제어하는 제2 제어 신호를 생성하고,
    상기 제2 제어 신호는 동일한 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들이 상기 제2 시점 이후 상기 픽셀 신호들을 로우 단위로 순차적으로 출력하도록 제어하는 전자 시스템.
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