KR20140047519A - 이미지 센서 및 이의 동작 방법 - Google Patents

이미지 센서 및 이의 동작 방법 Download PDF

Info

Publication number
KR20140047519A
KR20140047519A KR1020130096857A KR20130096857A KR20140047519A KR 20140047519 A KR20140047519 A KR 20140047519A KR 1020130096857 A KR1020130096857 A KR 1020130096857A KR 20130096857 A KR20130096857 A KR 20130096857A KR 20140047519 A KR20140047519 A KR 20140047519A
Authority
KR
South Korea
Prior art keywords
pixel
signal
subpixel
voltage
comparator
Prior art date
Application number
KR1020130096857A
Other languages
English (en)
Inventor
이광현
김선중
김태찬
홍석용
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20140047519A publication Critical patent/KR20140047519A/ko
Priority to US14/451,983 priority Critical patent/US20150049230A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/767—Horizontal readout lines, multiplexers or registers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명의 실시예에 따른 이미지 센서의 동작 방법은 각각이 복수의 서브 픽셀들을 포함하고 하나의 픽셀에 대응하는 서브 픽셀 그룹이 복수의 서브 픽셀 신호들을 생성하는 단계 및 상기 복수의 서브 픽셀 신호들을 각각 기준 전압과 비교한 결과를 기초로 복수의 비트들을 가진 픽셀 신호를 생성하는 단계를 포함하며, 상기 복수의 서브 픽셀들 각각은 적어도 하나의 광전하를 검출하여 디지털 형태의 서브 픽셀 신호를 생성하고 하나의 트랜지스터 만을 포함하는 1T(Transistor) 픽셀이다.

Description

이미지 센서 및 이의 동작 방법{AN IMAGE SENSOR AND AN OPERATING METHOD OF THE SAME}
본 발명의 개념에 따른 실시예는 이미지 센서 및 이의 동작 방법에 관한 것으로 보다 상세하게는 디지털 출력을 갖는 1T 픽셀의 신호를 감지할 수 있는 이미지 센서 및 이의 동작 방법에 관한 것이다.
이미지 센서는 광학 이미지(optical image)를 전기적 신호로 변환하는 장치이다. 상기 이미지 센서는 복수의 픽셀들을 포함한다. 상기 복수의 픽셀들 각각이 전송(transfer) 트랜지스터, 리셋(reset) 트랜지스터, 선택(selection) 트랜지스터, 및 소스 팔로워(source follower) 트랜지스터를 포함할 때, 상기 픽셀들은 4T 픽셀들이라고 호칭될 수 있다.
기술이 발전함에 따라 픽셀의 사이즈는 감소하였다. 예컨대, 4T 픽셀 대신에 1T 픽셀 즉, 하나의 트랜지스터 구조를 가지는 픽셀이 개발되고 있다.
하지만, 1T 픽셀들을 포함하는 이미지 센서의 구체적인 센싱 방법에 대해서는 아직 알려지지 않았다.
본 발명이 이루고자 하는 기술적 과제는 디지털 출력을 갖는 1T 픽셀들의 출력을 정확히 감지할 수 있는 이미지 센서 및 이의 동작 방법을 제공함에 있다.
본 발명의 실시예에 따른 이미지 센서의 동작 방법은 각각이 복수의 서브 픽셀들을 포함하고 하나의 픽셀에 대응하는 서브 픽셀 그룹이 복수의 서브 픽셀 신호들을 생성하는 단계 및 상기 복수의 서브 픽셀 신호들을 각각 기준 전압과 비교한 결과를 기초로 복수의 비트들을 가진 픽셀 신호를 생성하는 단계를 포함하며, 상기 복수의 서브 픽셀들 각각은 적어도 하나의 광전하를 검출하여 디지털 형태의 서브 픽셀 신호를 생성하고 하나의 트랜지스터 만을 포함하는 1T(Transistor) 픽셀이다.
실시예에 따라 상기 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들은 n 개의 로우들(row)과 m 개의 컬럼들(column)을 가진 매트릭스(matrix) 형태로 배열되고, 상기 픽셀 신호를 생성하는 단계는 상기 복수의 서브 픽셀 신호들을 각각 상기 기준 전압과 비교하여 비교 신호를 생성하는 단계, 상기 비교 신호를 카운트(count)하여 카운팅 결과를 생성하는 단계 및 상기 컬럼 별로 생성된 상기 카운팅 결과들을 합산하여 상기 픽셀 신호를 생성하는 단계를 포함한다.
실시예에 따라 상기 픽셀 신호를 생성하는 단계는 상기 복수의 서브 픽셀 신호들을 커패시터를 이용해 비교기의 입력 노드로 전달하는 단계 및 상기 비교기의 입력 노드를 전원 전압으로 리셋하는 단계를 더 포함한다.
실시예에 따라 상기 픽셀 신호를 생성하는 단계는 상기 비교기의 입력 노드의 전압을 홀 전압만큼 순차적으로 증가시키는 단계를 더 포함한다.
실시예에 따라 상기 픽셀 신호를 생성하는 단계는 상기 비교기의 출력 노드를 접지 전압으로 리셋하는 단계를 더 포함한다.
실시예에 따라 상기 하나의 트랜지스터의 임계전압은 상기 적어도 하나의 광전하에 따라 달라진다.
본 발명의 실시예에 따른 이미지 센서는 각각이 복수의 서브 픽셀들을 포함하고 하나의 픽셀에 대응하는 복수의 서브 픽셀 그룹들을 포함하는 픽셀 어레이, 상기 복수의 서브 픽셀 그룹들 각각이 생성하는 상기 복수의 서브 픽셀 신호들을 각각 기준 전압과 비교한 결과를 기초로 복수의 비트들을 가진 픽셀 신호를 생성하는 리드아웃 블록 및 상기 픽셀 어레이와 상기 리드아웃 블록을 제어하는 컨트롤 유닛을 포함하며, 상기 복수의 서브 픽셀들 각각은 적어도 하나의 광전하를 검출하여 디지털 형태의 서브 픽셀 신호를 생성하고 하나의 트랜지스터 만을 포함하는 1T(Transistor) 픽셀이다.
실시예에 따라 상기 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들은 n 개의 로우들(row)과 m 개의 컬럼들(column)을 가진 매트릭스(matrix) 형태로 배열되고, 상기 리드아웃 블록은 상기 복수의 서브 픽셀 신호들을 각각 상기 기준 전압과 비교하여 비교 신호를 생성하는 비교기, 상기 비교 신호를 카운트(count)하여 카운팅 결과를 생성하는 카운터 및 상기 컬럼 별로 생성된 상기 카운팅 결과들을 합산하여 상기 픽셀 신호를 생성하는 가산기를 포함한다.
실시예에 따라 상기 카운터는 상기 비교 신호를 클럭 신호로서 입력받는 비동기식(asynchronous) 카운터이다.
실시예에 따라 상기 리드아웃 블록은 상기 복수의 서브 픽셀 신호들을 비교기의 입력 노드로 전달하는 커패시터 및 상기 비교기의 입력 노드를 전원 전압으로 리셋하는 제1 리셋 스위치를 더 포함한다.
실시예에 따라 상기 리드아웃 블록은 상기 비교기의 입력 노드의 전압을 홀 전압만큼 순차적으로 증가시키는 홀 인젝션 유닛(hole injection unit)을 더 포함한다.
실시예에 따라 상기 홀 인젝션 유닛은 상기 전원 전압과 상기 비교기의 입력 노드 사이에 직렬로 접속되고, 순차적으로 턴-온(turn-on)되는 복수의 홀 인젝션 트랜지스터들을 포함한다.
실시예에 따라 상기 복수의 홀 인젝션 트랜지스터들은 각각 PMOS 트랜지스터이다.
실시예에 따라 상기 리드아웃 블록은 상기 비교기의 출력 노드를 접지 전압으로 리셋하는 제2 스위치를 더 포함한다.
실시예에 따라 상기 하나의 트랜지스터의 임계전압은 상기 적어도 하나의 광전하에 따라 달라진다.
본 발명의 실시예에 따른 이미지 센서에 의하면, 복수의 레벨을 갖는 1T 픽셀의 서브 픽셀 신호들을 디지털 형태의 픽셀 신호로 정확히 읽어낼 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 2는 도 1에 도시된 이미지 센서를 포함하는 이미지 처리 시스템을 나타내는 블록도이다.
도 3은 도 2에 도시된 픽셀 어레이의 서브 픽셀을 상세히 설명하기 위한 블록도이다.
도 4는 도 3에 도시된 서브 픽셀을 형성하기 위한 레이아웃의 일 실시예를 나타내는 도면이다.
도 5는 도 4에 도시된 레이아웃의 일 실시예에 따른 반도체 기판의 A 방향 단면의 일 실시예를 나타내는 도면이다.
도 6은 도 4에 도시된 레이아웃의 일 실시예에 따른 반도체 기판의 A 방향 단면의 다른 실시예를 나타내는 도면이다.
도 7은 도 4에 도시된 레이아웃의 일 실시예에 따른 반도체 기판의 A 방향 단면의 또 다른 실시예를 나타내는 도면이다.
도 8은 도 2에 도시된 픽셀 어레이와 리드아웃 블록 간의 연결 관계의 일 실시예를 설명하기 위한 블록도이다.
도 9는 도 2에 도시된 픽셀 어레이와 리드아웃 블록 간의 연결 관계의 다른 실시예를 설명하기 위한 블록도이다.
도 10은 도 8 및 도 9에 도시된 리드아웃 회로의 일 실시예를 상세히 나타낸 블록도이다.
도 11은 도 10에 도시된 비교기의 비교 신호를 설명하기 위한 타이밍도이다.
도 12는 도 10에 도시된 카운터를 상세히 나타낸 블록도이다.
도 13은 도 10에 도시된 카운터의 카운팅 결과를 설명하기 위한 타이밍도이다.
도 14는 도 8 및 도 9에 도시된 리드아웃 회로의 다른 실시예를 상세히 나타낸 블록도이다.
도 15는 도 14에 도시된 홀 인젝션 유닛을 상세히 나타낸 블록도이다.
도 16a와 도 16b는 도 14에 도시된 비교기의 비교 신호를 설명하기 위한 타이밍도이다.
도 17은 도 14에 도시된 카운터를 상세히 나타낸 블록도이다.
도 18은 도 14에 도시된 카운터의 카운팅 결과를 설명하기 위한 타이밍도이다.
도 19는 도 1에 도시된 이미지 센서의 동작 방법을 설명하기 위한 흐름도이다.
도 20은 도 19에 도시된 픽셀 신호를 생성하는 단계를 상세히 나타낸 흐름도이다.
도 21은 도 1에 도시된 이미지 센서를 포함하는 전자 시스템의 일 실시 예를 나타내는 블록도이다.
도 22는 도 1에 도시된 이미지 센서를 포함하는 전자 시스템의 다른 실시 예를 나타내는 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수개의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 이미지 센서를 나타내는 블록도이다. 도 2는 도 1에 도시된 이미지 센서를 포함하는 이미지 처리 시스템을 나타내는 블록도이다.
도 1 및 도 2를 참조하면, 이미지 처리 시스템(image processing system, 10)은 이미지 센서(image sensor, 100), 디지털 이미지 프로세서(digital image processor; DSP, 200), 디스플레이 유닛(display unit, 300) 및 렌즈(500)를 포함할 수 있다.
이미지 센서(100)는 픽셀 어레이(pixel array, 110), 컨트롤 유닛(control unit, 150) 및 리드 아웃 블록(readout block, 190)를 포함할 수 있다.
픽셀 어레이(110)는 각각이 적어도 하나의 광전하를 검출하여 디지털 형태의 서브 픽셀 신호를 생성하는 복수의 서브 픽셀들(도 3의 130)을 포함하고, 각각이 복수의 서브 픽셀들(130) 중 하나의 픽셀에 대응하는 복수의 서브 픽셀들(130)을 포함하는 복수의 서브 픽셀 그룹들(예컨대, 도 8의 제1 서브 픽셀 그룹 내지 제4 서브 픽셀 그룹)을 포함할 수 있다.
서브 픽셀들(130) 각각은 하나의 싱글 트랜지스터(도 3의 SX) 및 광전 변환 소자를 포함한다. 예컨대 광전 변환 소자는 포토 다이오드(photo diode) 또는 핀드 포토 다이오드(pinned photo diode)이다. 하나의 픽셀에서 하나의 싱글 트랜지스터만을 포함함으로써 이미지 센서(100)의 집적도는 높아질 수 있다. 예컨대, 이미지 센서(100)는 0.1 μm × 0.1 μm 이하 수준의 픽셀들을 포함할 수 있다. 또한, 픽셀 어레이(110)는 다수의 광전 변환 소자들을 이용하여 빛을 감지하고, 이를 전기적 신호로 변환하여 서브 픽셀 신호들을 생성한다. 서브 픽셀들(130)의 상세한 동작은 도 3을 참조하여 상세히 설명하기로 한다.
컨트롤 유닛(150)은 픽셀 어레이(110)와 리드 아웃 블록(190)의 동작을 제어할 수 있는 다수의 제어 신호들을 생성하고, 상기 다수의 제어 신호들을 공급할 수 있다.
컨트롤 유닛(150)은 로우 드라이버(row driver, 160), 컬럼 드라이버(column driver, 165), 타이밍 제네레이터(timing generator, 170) 및 제어 레지스터 블록(control register block, 180)을 포함할 수 있다.
로우 드라이버(160)는 픽셀 어레이(110)를 로우(row) 단위로 구동한다. 즉, 어느 하나의 동일한 로우에 속한 픽셀들은 동일한 제어 신호 즉, 게이트 신호(예컨대, 도 10의 VG1~VGn)와 소스 신호(예컨대, 도 10의 VS1~VGn)를 공급받을 수 있다.
즉, 로우 드라이버(160)는 타이밍 제네레이터(170)로부터 출력되는 제어 신호를 디코딩하여 픽셀 어레이(110)의 각 행에 제어 신호를 공급할 수 있다.
픽셀 어레이(110)는 로우 드라이버(160)로부터 제공된 게이트 신호(예컨대, 도 10의 VG1~VGn)와 소스 신호(예컨대, 도 10의 VS1~VGn)에 의해 선택되는 행(row)으로부터 출력되는 서브 픽셀 신호를 리드아웃 블록(190)으로 출력한다.
컬럼 드라이버(165)는 타이밍 제네레이터(170)의 제어에 따라 다수의 제어신호들을 생성하여 리드아웃 블록(190)의 동작을 제어할 수 있다. 상기 다수의 제어 신호들은 도 8 내지 도 18을 참조하여 상세히 설명하기로 한다.
타이밍 제네레이터(170)는 로우 드라이버(160) 및 컬럼 드라이버(165)에 제어 신호 또는 클럭 신호를 인가하여 로우 드라이버(160) 및 컬럼 드라이버(165)의 동작 또는 타이밍을 제어할 수 있다. 타이밍 제네레이터(170)는 외부(예컨대, 호스트)로부터 수신하는 제어 신호(CS)와 클럭 신호(CLK)를 이용하여 로우 드라이버(160) 및 컬럼 드라이버(165)에 공급할 제어 신호 또는 클럭 신호를 생성할 수 있다.
이때, 제어 레지스터 블록(180)은 카메라 컨트롤 유닛(210)의 제어에 따라 동작하며, 제어 신호(CS)와 클럭 신호(CLK)를 저장하거나 버퍼링(buffering)할 수 있다.
리드아웃 블록(190)은 복수의 서브 픽셀 그룹들(예컨대, 도 8의 제1 서브 픽셀 그룹 내지 제4 서브 픽셀 그룹) 각각이 생성하는 복수의 서브 픽셀 신호들을 각각 기준 전압(예컨대, 도 11의 Vref)과 비교한 결과를 기초로 복수의 비트들을 가진 픽셀 신호(PS)를 생성하여 DSP(200)로 출력한다.
DSP(200)는 이미지 센서(100)에 의해 센싱되어 출력된 픽셀 신호(PS)를 처리하여 이미지 데이터를 생성하고, 상기 이미지 데이터를 디스플레이 유닛(300)에 출력할 수 있다.
DSP(200)는 카메라 컨트롤 유닛(210), 이미지 신호 프로세서(image signal processor; ISP, 220) 및 PC I/F(230)를 포함할 수 있다.
카메라 컨트롤 유닛(210)은 제어 레지스터 블록(180)을 제어한다. 이때, 카메라 컨트롤 유닛(210)은 I2C(inter-integrated circuit)를 이용하여 제어 레지스터 블록(180)을 제어할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
ISP(220)는 리드 아웃 회로(190)로부터 출력된 픽셀 신호(PS)를 사람이 보기 좋도록 가공 및 처리하여 가공 및 처리된 이미지 데이터를 PC I/F(230)를 통해 디스플레이 유닛(300)으로 출력한다.
ISP(220)는 이미지 센서(100)와 별개의 칩으로 구현된다. 다른 실시 예에 따라 ISP(220)와 이미지 센서(100)는 하나의 칩으로 구현될 수 있다.
디스플레이 유닛(300)은 영상을 출력할 수 있는 모든 장치를 포함한다. 예컨대, 디스플레이 유닛(300)은 컴퓨터, 휴대폰, 스마트폰 및 기타 영상 출력 단말로 구현될 수 있다.
도 3은 도 2에 도시된 픽셀 어레이의 서브 픽셀을 상세히 설명하기 위한 블록도이다.
도 1 내지 도 3을 참조하면, 서브 픽셀(130)은 싱글 트랜지스터(SX) 및 포토 다이오드(PD)를 포함할 수 있다. 설명의 편의상 광전 변환 소자가 포토 다이오드임을 가정하고 설명하고 있으나, 본 발명의 범위는 이에 한정되지 않는다.
포토 다이오드(PD)는 일측단이 접지에 연결되고 타측단은 싱글 트랜지스터(SX)의 바디(body)에 연결되어 있거나 전기적으로 분리될 수도 있다. 포토 다이오드(PD)는 렌즈(500)를 통과한 입사광의 세기에 비례하여 생성된 광전하를 담아 유지할 수 있다.
싱글 트랜지스터(SX)의 소스와 게이트는 각각 로우 드라이버 블록(160)에 연결되어 각각 소스 신호(VS; 도 10 및 도 14의 VS1~VSn)와 게이트 신호(VG; 도 10 및 도 14의 VG1~VGn)를 수신할 수 있다.
픽셀(130)은 소스 신호(VS) 및 게이트 신호(VG)에 따라 세 가지 동작 즉, 광전하 축적 동작, 리셋 동작 및 리드아웃 동작을 수행할 수 있다.
광전하 축적 동작은 입사광에 의해 생성된 광 전하(전자, 정공) 중 어느 하나의 종류의 광 전하(전자 또는 정공)가 포토 다이오드(PD)에 축적되어 있는 경우를 말한다.
광전하 축적 모드에서 아발란치(avalanche) 효과에 의한 광전하 증폭 현상을 발생시키기 위해 소스 전압(VS)은 제1 축적 전압, 게이트 전압(VG)은 제2 축적 전압, 그리고 기판 전압은 0 V로 각각 인가될 수 있다. 예컨대, 싱글 트랜지스터(SX)가 PMOS 트랜지스터인 경우 제1 축적 전압은 0 V이고 제2 축적 전압(VINT2)은 전원 전압(VDD)일 수 있다.
리셋 동작은 포토 다이오드(PD)에 축적되어 있는 광전하가 소스 또는 드레인을 통해 빠져 나가는 경우를 말한다.
리셋 모드에서 소스 전압(VS)은 제1 리셋 전압, 게이트 전압(VG)은 제2 리셋 전압, 그리고 기판 전압은 0 V로 각각 인가될 수 있다. 예컨대, 싱글 트랜지스터(SX)가 PMOS 트랜지스터인 경우 제1 리셋 전압은 전원 전압(VDD)이고, 제2 리셋 전압은 0 V일 수 있다.
리드아웃 동작은 포토 다이오드(PD)에 축적되어 있는 광전하에 대응하는 서브 픽셀 신호가 컬럼 라인(COL; 도 10 및 도 14의 COL1~COLM)을 통해 출력되는 경우를 말한다. 서브 픽셀 신호는 영상 신호와 리셋 신호를 포함한다. 상기 영상 신호는 광전하 축적 모드가 종료된 직후의 리드아웃 동작에서 출력되는 신호를 말하며, 상기 리셋 신호는 리셋 모드가 종료된 직후의 리드아웃 동작에서 출력되는 신호를 말한다. 설명의 편의상 상기 리셋 신호를 위한 리드아웃 동작에 대한 설명은 생략하기로 한다.
리드아웃 동작에 대해 상세히 설명하면, 포토 다이오드(PD)에 축적되어 있는 광전하에 따라 싱글 트랜지스터(SX)의 바디 전압이 달라질 수 있으며, 상기 바디 전압이 달라짐에 따라 싱글 트랜지스터(SX)의 임계 전압(Vth)이 달라질 수 있다. 싱글 트랜지스터(SX)의 임계 전압(Vth)이 달라지면, 소스 전압이 달라지는 것과 동일한 결과를 얻을 수 있다. 서브 픽셀(130)은 이러한 원리를 이용해 적어도 2 이상의 레벨을 가지는 디지털 형태의 서브 픽셀 신호를 출력할 수 있다.
리드 아웃 모드에서 소스 전압(VS)은 제1 리드 전압, 게이트 전압(VG)은 제2 리드 전압, 그리고 기판 전압은 0 V로 각각 인가될 수 있다. 예컨대, 싱글 트랜지스터(SX)가 PMOS 트랜지스터인 경우 제1 리드 전압은 전원 전압(VDD)이고 제2 리드 전압은 포토 다이오드(PD)의 영향이 없을 때의 싱글 트랜지스터(SX)의 임계 전압(Vth)보다 낮은 전압 즉, 리드 전압(도 11 및 도 16a의 VREAD)일 수 있다.
상기와 같이 싱글 트랜지스터(SX)에 전압이 인가되어 리드 아웃 모드에 진입한 경우 포토 다이오드(PD)에 축적된 광전하에 따라 싱글 트랜지스터(SX)의 임계 전압(Vth)이 가변되는 것이 센싱되어 드레인 전압이 픽셀 신호(Vout)로 출력될 수 있다.
예컨대, 싱글 트랜지스터(SX)가 PMOS 트랜지스터이고 포토 다이오드(PD)의 영향이 없을 때의 싱글 트랜지스터(SX)의 임계 전압(Vth)이 1 V이고, 리드 전압(도 11 및 도 16a의 VREAD)이 1.2 V라 가정한다. 또한, 포토 다이오드(PD)에 의해 생성된 광전하가 1 개 발생되었을 때 싱글 트랜지스터(SX)의 임계 전압(Vth)이 1.4 V로 변경된다고 가정한다. 포토 다이오드(PD)에 의해 광전하가 1 개 생성된 경우, 싱글 트랜지스터(SX)가 활성화되어 하이 레벨(예컨대, 1 V)의 서브 픽셀 신호가 출력될 수 있다. 반대로, 포토 다이오드(PD)에 의해 광전하가 생성되지 않은 경우, 싱글 트랜지스터(SX)가 비활성화되어 로우 레벨(예컨대, 0 V)의 서브 픽셀 신호가 출력될 수 있다.
도 4는 도 3에 도시된 서브 픽셀을 형성하기 위한 레이아웃의 일 실시예를 나타내는 도면이다.
도 3 및 도 4를 참조하면, 서브 픽셀(130)을 형성하기 위한 레이아웃의 일 실시예(130')에는 싱글 트랜지스터(SX)의 소스(S), 게이트(G) 및 드레인(D)이 순차적으로 형성되고, 소스(S)와 드레인(D)을 잇는 채널(131)이 형성되어 있다. 또한, 레이아웃의 일 실시예(130')에는 인접하는 서브 픽셀(미도시)과의 전기적인 분리를 위한 웰 층(132)을 포함할 수 있다.
비록 도시되지는 않았으나 레이아웃의 일 실시예(130')에는 A 방향 또는 A 방향에 수직한 방향을 따라 인접하는 서브 픽셀(미도시)과의 전기적인 분리를 위한 STI(Shallow Trench Isolation, 미도시)가 형성될 수 있다.
도 5는 도 4에 도시된 레이아웃의 일 실시예에 따른 반도체 기판의 A 방향 단면의 일 실시예를 나타내는 도면이다.
도 4 및 도 5를 참조하면, 레이아웃의 일 실시예(130')에 따른 반도체 기판(140-1)의 A 방향 단면의 일 실시예(130A-1)는 싱글 트랜지스터의 소스(S), 게이트(G), 드레인(D), 채널(131), 웰 층(132), 포토 다이오드(133, 도 3의 PD), 게이트 절연막(134), 제1 에픽택셜 층(first epitaxial layer, 135) 및 제2 에픽택셜 층(second epitaxial layer, 136)을 포함할 수 있다. 반도체 기판(140-1)은 실리콘(Si) 기판을 기초로 형성될 수 있다.
싱글 트랜지스터(SX)의 소스(S), 게이트(G) 및 드레인(D)은 각각 싱글 트랜지스터(SX)의 각 단자로서 동작할 수 있다. 이때, 소스(S)와 드레인(D)은 이온 주입(ion implantation) 공정을 수행함으로써 높은 농도로 도핑된 영역으로 형성될 수 있다. 싱글 트랜지스터(SX)가 PMOS 트랜지스터일 때 소스(S)와 드레인(D)은 P+로 도핑된 p 영역(p region)일 수 있다. 반대로, 싱글 트랜지스터(SX)가 NMOS 트랜지스터일 때 소스(S)와 드레인(D)은 N+로 도핑된 n 영역(n region)일 수 있다. 게이트(G)는 폴리 실리콘(poly silicon)으로 형성될 수 있다.
채널(131)은 싱글 트랜지스터(SX)의 소스(S)와 드레인(D) 간의 캐리어의 흐름을 원활히 하기 위해 형성될 수 있다. 상기 캐리어는 싱글 트랜지스터(SX)가 PMOS 트랜지스터일 경우 정공(hole)이며, 싱글 트랜지스터(SX)가 NMOS 트랜지스터일 경우 전자(electron)에 해당한다. 채널(131)은 필수적인 것은 아니며, 선택적으로 형성될 수 있다. 채널(131)은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)으로 형성될 수 있다.
웰 층(132)은 싱글 트랜지스터(SX)가 PMOS일 경우 N-로 도핑되고, 싱글 트랜지스터(SX)가 NMOS일 경우 P-로 도핑될 수 있다.
포토 다이오드(133)는 웰 층(132) 내에 형성될 수 있다. 포토 다이오드(133)는 싱글 트랜지스터(SX)가 PMOS 트랜지스터일 때 n으로 도핑되고, 싱글 트랜지스터(SX)가 NMOS 트랜지스터일 때 p로 도핑될 수 있다.
게이트 절연막(134)은 게이트(G)와 채널(131) 간의 절연을 위해 형성될 수 있다. 게이트 절연막(134)은 SiO2, SiON, SiN, Al2O3, Si3N4, GexOyNz, GexSiyOz 또는 고유전율 물질로 형성될 수 있고, 상기 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합 등을 원자층 증착법으로 형성될 수 있다.
제1 에픽택셜 층(135) 및 제2 에픽택셜 층(136)은 에픽택셜 성장법에 의해 형성될 수 있다. 싱글 트랜지스터(SX)가 PMOS 트랜지스터일 경우 제1 에픽택셜 층(135) 및 제2 에픽택셜 층(136)은 각각 P- 및 P+로 도핑될 수 있다. 반대로 싱글 트랜지스터(SX)가 NMOS 트랜지스터일 경우 제1 에픽택셜 층(135) 및 제2 에픽택셜 층(136)은 각각 P- 및 N+로 도핑될 수 있다.
또한 도 5에 도시되지는 않았으나, 픽셀 어레이(110)의 동작을 위한 도선들 즉, 로우 드라이버(160) 및 리드아웃 블록(190)과의 연결을 위한 도선들을 소스(S), 게이트(G) 및 드레인(D)의 상부에 형성하여 포토 다이오드(133)의 수광 효율을 높이는 BSI(Back Side Illumination) 방식이 적용될 수 있다.
도 6은 도 4에 도시된 레이아웃의 일 실시예에 따른 반도체 기판의 A 방향 단면의 다른 실시예를 나타내는 도면이다.
도 4 내지 도 6을 참조하면, 레이아웃의 일 실시예(130')에 따른 반도체 기판(140-2)의 A 방향 단면의 다른 실시예(130A-2)에서는 게이트(G)가 식각 공정으로 반도체 기판(140-2) 내로 삽입되어 형성될 수 있다. 즉, 반도체 기판(140-2)은 리세스 게이트(recess gate) 구조로 형성될 수 있다.
따라서, 채널(131)도 반도체 기판(140-2) 내로 삽입되어 형성되며, 포토 다이오드(133)는 반도체 기판(140-2)의 내부에 형성된다. 이에 따라 포토 다이오드(133)에서 소스(S) 또는 드레인(D) 사이의 거리가 증가하게 된다.
포토 다이오드(133)에서 소스(S) 또는 드레인(D) 사이의 거리가 증가함에 따라 채널(131)에 대한 포토 다이오드(133)의 영향력이 향상될 수 있다.
특히, 게이트(G)의 길이(gate length)가 50 nm 이하인 초소형 픽셀 구조에서는 포토 다이오드(133)에서 소스(S) 또는 드레인(D) 사이의 거리가 매우 가까워져 싱글 트랜지스터(SX)의 동작이 원활히 이루어지지 않을 수 있다. 즉, 게이트(G)의 길이가 50 nm 이하에서는 포토 다이오드(133)에서 소스(S) 또는 드레인(D) 사이의 거리가 매우 가까워져 채널(131)에 대한 포토 다이오드(133)의 영향력이 감소된다. 이에 따라, 포토 다이오드(133)에 축적된 광전하에 둔감한 픽셀 신호가 생성될 수 있다.
따라서, 초소형 픽셀로 구현되는 이미지 센서(100)는 리세스 게이트 구조로 픽셀 어레이(110)를 형성할 수 있다.
반도체 기판(140-2)은 상기 차이점을 제외하고 도 5에 도시된 반도체 기판(140-1)과 실질적으로 동일하다.
도 7은 도 4에 도시된 레이아웃의 일 실시예에 따른 반도체 기판의 A 방향 단면의 또 다른 실시예를 나타내는 도면이다.
도 4 내지 도 7을 참조하면, 레이아웃의 일 실시예(130')에 따른 반도체 기판(140-3)의 A 방향 단면의 다른 실시예(130A-3)에서는 게이트(G)가 도 6과 마찬가지로 리세스 게이트(recess gate) 구조로 형성될 수 있다.
포토 다이오드(133)는 포토 다이오드(133)의 형성을 위한 주입 공정시 게이트(G)를 중심으로 소스(S)보다 드레인(D)에 치우치도록 형성될 수 있다. 즉, 포토 다이오드(133)는 게이트(G)에 대한 비대칭 구조로 형성될 수 있다.
다른 실시예에 따라 포토 다이오드(133)가 게이트(G)를 중심으로 드레인(D)보다 소스(S)에 치우치도록 형성될 수 있다.
포토 다이오드(133)가 도 7과 같이 형성될 경우 포토 다이오드(133)의 전체 크기를 소형화시킬 수 있다. 포토 다이오드(133)의 전체 크기가 소형화되는 경우 포토 다이오드(133)에 축적되는 광전하와 채널(131) 사이의 거리가 줄어들게 되어 쿨롱의 법칙(coulomb’s law)에 따라 포토 다이오드(133)의 채널(131)에 대한 영향력이 커지게 된다.
특히, 게이트(G)의 길이가 32 nm 이하의 초소형 픽셀 구조에서 도 7의 게이트(G)에 대한 비대칭 구조의 포토 다이오드(133)를 가진 리세스 게이트 구조는 도 6의 단순한 리세스 게이트 구조보다 높은 광전 변환율(conversion gain, mV/e-)과 저항 변화율(resistance change, %/e-)를 가질 수 있다.
예컨대, 게이트(G)의 길이가 22 nm의 초소형 픽셀 구조에서 하나의 광전하는 약 60mV의 변환 전압과 약 18 %의 저항 변화를 발생시킬 수 있다.
도 8은 도 2에 도시된 픽셀 어레이와 리드아웃 블록 간의 연결 관계의 일 실시예를 설명하기 위한 블록도이다.
도 2 및 도 8을 참조하면, 픽셀 어레이(110)는 매트릭스 형태로 배열되는 복수의 서브 픽셀 그룹들(sub pixel group 1~sub pixel group 4)을 포함할 수 있다. 도 8에서는 설명의 편의상 픽셀 어레이(110)가 4 개의 서브 픽셀 그룹들을 포함하는 것으로 도시되었으나, 본 발명의 범위는 이에 한정되지 않는다.
복수의 서브 픽셀 그룹들(sub pixel group 1~sub pixel group 4)은 각각 하나의 픽셀에 대응한다. 예컨대, 복수의 서브 픽셀 그룹들(sub pixel group 1~sub pixel group 4) 각각은 베이어 배턴(bayer pattern)으로 배열되는 레드(R), 그린(G) 및 블루(B) 픽셀 하나에 대응할 수 있다.
복수의 서브 픽셀 그룹들(sub pixel group 1~sub pixel group 4) 각각은 로우 드라이버(160)로부터 출력되는 제어 신호에 의해 구동되어 복수의 서브 픽셀 신호들을 출력할 수 있다.
리드아웃 블록(190)은 리드아웃 회로부(191) 및 메모리부(195)를 포함할 수 있다.
리드아웃 회로부(191)는 복수의 서브 픽셀 그룹들(sub pixel group 1~sub pixel group 4) 각각에 연결된 복수의 리드아웃 회로들(192)을 포함한다. 복수의 리드아웃 회로들(192) 각각은 각각에 연결된 복수의 서브 픽셀 그룹들(sub pixel group 1~sub pixel group 4)로부터 서브 픽셀 신호들을 수신하여 복수의 비트를 가진 픽셀 신호를 생성하여 메모리부(195)로 전송한다. 복수의 리드아웃 회로들(192)의 상세한 구조와 동작은 도 10 내지 도 18을 참조하여 상세히 설명된다.
메모리부(195)는 복수의 리드아웃 회로들(192) 각각에 연결된 복수의 메모리들(196)을 포함한다. 복수의 메모리들(196) 각각은 복수의 리드아웃 회로들(192)로부터 픽셀 신호를 수신하여 저장할 수 있다. 복수의 메모리들(196) 각각은 저장된 픽셀 신호를 컬럼 드라이버(165)로부터 출력되는 컬럼 선택 신호(미도시)에 따라 순차적으로 DSP(200)로 출력할 수 있다.
도 9는 도 2에 도시된 픽셀 어레이와 리드아웃 블록 간의 연결 관계의 다른 실시예를 설명하기 위한 블록도이다.
도 2, 도 8 및 도 9를 참조하면, 리드아웃 블록(190')은 픽셀 어레이(110)와 리드아웃 회로부(191') 사이에 형성되는 스위칭부(197)를 더 포함할 수 있다.
스위칭부(197)는 매트릭스 형태로 배열된 복수의 서브 픽셀 그룹들(sub pixel group 1~sub pixel group 4) 중 각 컬럼에 대응되도록 형성되는 제1 스위치(sw1) 및 제2 스위치(sw2)를 포함할 수 있다. 예컨대, 제1 스위치는 복수의 서브 픽셀 그룹들(sub pixel group 1~sub pixel group 4) 중 컬럼 방향으로 동일한 복수의 서브 픽셀 그룹들(sub pixel group 1 및 sub pixel group 2)에 대응되도록 형성된다.
제1 스위치(sw1) 및 제2 스위치(sw2)는 복수의 서브 픽셀 그룹들(sub pixel group 1~sub pixel group 4) 중 동일한 로우에 속한 서브 픽셀 그룹들을 동시에 리드아웃 회로부(191')에 연결시키도록 컬럼 드라이버(165)로부터 출력되는 스위칭 제어 신호(미도시)에 따라 제어될 수 있다.
예컨대, 스위칭 제어 신호(미도시)가 하이 레벨인 경우 제1 스위치(sw1) 및 제2 스위치(sw2)는 제1 서브 픽셀 그룹(sub pixel group 1)과 제3 서브 픽셀 그룹(sub pixel group 3)을 리드아웃 회로부(191')에 연결시킬 수 있다. 또한, 스위칭 제어 신호(미도시)가 로우 레벨인 경우 제1 스위치(sw1) 및 제2 스위치(sw2)는 제2 서브 픽셀 그룹(sub pixel group 2)과 제4 서브 픽셀 그룹(sub pixel group 4)을 리드아웃 회로부(191')에 연결시킬 수 있다.
이에 따라 리드아웃 회로부(191')는 도 8에 도시된 리드아웃 회로부(191)에 비해 더 적은 수의 리드아웃 회로들(192')을 포함할 수 있고, 메모리부(195')는 도 8에 도시된 메모리부(195)에 비해 더 적은 수의 메모리들(196')을 포함할 수 있다. 즉, 도 9에 도시된 리드아웃 블록(190')은 서브 픽셀 그룹들의 하나의 컬럼당 하나의 리드아웃 회로(192')와 메모리(196') 만을 포함하여 이미지 센서(100)의 집적도를 높이고, 소모 전력을 감소시킬 수 있다.
도 10은 도 8 및 도 9에 도시된 리드아웃 회로의 일 실시예를 상세히 나타낸 블록도이다.
도 8 내지 도 10을 참조하면, 제1 서브 픽셀 그룹(115)은 도 8 및 도 9에 도시된 제1 서브 픽셀 그룹(sub pixel group 1)에 해당한다. 제1 서브 픽셀 그룹(115)은 복수의 서브 픽셀들(130)은 n 개의 로우들(row)과 m 개의 컬럼들(column)을 가진 매트릭스(matrix) 형태로 배열된다.
복수의 서브 픽셀들(130)의 싱글 트랜지스터(SX) 각각의 소스와 게이트는 소스 신호(VS1~VSn)와 게이트 신호(VG1~VGn)를 수신할 수 있다. 복수의 서브 픽셀들(130)의 싱글 트랜지스터(SX) 각각의 드레인은 컬럼 별로 제1 컬럼 라인(COL1) 내지 제m 컬럼 라인(COLm)에 접속될 수 있다. 제1 트랜지스터(X1) 내지 제m 트랜지스터(Xm)는 각각 제1 컬럼 라인(COL1) 내지 제m 컬럼 라인(COLm)과 전원 전압(VDD)과의 사이에 접속된다. 제1 트랜지스터(X1) 내지 제m 트랜지스터(Xm)는 저항과 동일한 기능을 수행하며, 이미지 센서(100)의 집적도를 높일 수 있다.
리드아웃 회로(192-1)는 복수의 커패시터들(C1~Cm), 복수의 제1 리셋 스위치들(RSW1), 복수의 비교기들(193-1), 복수의 카운터들(194-1) 및 가산기(198-1)를 포함할 수 있다.
복수의 커패시터들(C1~Cm)은 각각 제1 컬럼 라인(COL1) 내지 제m 컬럼 라인(COLm)과 제1 노드(N1) 내지 제m 노드(Nm) 사이에 접속된다. 제1 노드(N1) 내지 제m 노드(Nm)는 복수의 비교기들(193-1)의 입력 노드들에 해당한다. 복수의 커패시터들(C1~Cm)은 제1 컬럼 라인(COL1) 내지 제m 컬럼 라인(COLm)으로 출력되는 복수의 서브 픽셀 신호들을 제1 노드(N1) 내지 제m 노드(Nm)로 전달하는 역할을 한다.
즉, 복수의 커패시터들(C1~Cm)은 제1 노드(N1) 내지 제m 노드(Nm)의 전압 레벨을 전원 전압(VDD)에서 제1 컬럼 라인(COL1) 내지 제m 컬럼 라인(COLm)의 전압 레벨과 전원 전압(VDD)의 차이를 뺀 전압 레벨로 셋팅하는 역할을 한다.
복수의 제1 리셋 스위치들(RSW1)은 컬럼 드라이버(165)로부터 출력되는 제1 리셋 신호(S1)에 따라 제1 노드(N1) 내지 제m 노드(Nm)를 전원 전압(VDD)으로 리셋(reset)할 수 있다. 복수의 제1 리셋 스위치들(RSW1)이 제1 노드(N1) 내지 제m 노드(Nm)를 전원 전압(VDD)으로 리셋함으로써 복수의 비교기들(193-1)의 출력인 비교 신호들(COMP1~COMPm)이 펄스 형태를 가질 수 있다.
복수의 비교기들(193-1)은 컬럼 드라이버(165)로부터 출력된 기준 전압(Vref)과 제1 노드(N1) 내지 제m 노드(Nm) 각각의 전압인 비교기 입력 전압들(INN1~INNm)을 비교하여 비교 결과에 따라 비교 신호들(COMP1~COMPm)을 생성할 수 있다.
복수의 카운터들(194-1)은 컬럼 드라이버(165)로부터 출력되는 카운터 인에이블 신호(EN_C)에 따라 비교 신호들(COMP1~COMPm)을 각각 카운트(count)하여 카운팅 결과들을 생성할 수 있다. 카운팅 결과들 각각은 복수의 비트를 가진 디지털 신호이다.
가산기(198-1)는 복수의 카운터들(194-1)의 카운팅 결과들을 합산하여 픽셀 신호를 생성할 수 있다. 즉, 상기 픽셀 신호는 제1 서브 픽셀 그룹(sub pixel group 1)에 포함된 서브 픽셀들(130)의 서브 픽셀 신호들에 해당하는 디지털 값들을 모두 더한 결과에 해당한다.
비록 제1 서브 픽셀 그룹(115)과 제1 서브 픽셀 그룹(115)에 접속된 리드아웃 회로(192-1)에 대해서만 설명하였으나 모든 서브 픽셀 그룹들과 리드아웃 회로의 구조와 동작은 실질적으로 동일하다.
도 11은 도 10에 도시된 비교기의 비교 신호를 설명하기 위한 타이밍도이다.
도 8 내지 도 11을 참조하면, 서브 픽셀 그룹(115)에 포함된 서브 픽셀(130)들 각각의 싱글 트랜지스터(SX)는 PMOS 트랜지스터 임을 전제로 설명하기로 한다.
리셋 구간(tREAD)에서 제1 서브 픽셀 그룹(115)의 각 로우에 입력되는 소스 신호들(VS1~VSn)은 전원 전압(VDD)의 레벨을 가지고, 게이트 신호들(VG1~VGn)은 0 V의 레벨을 가진다. 리셋 구간(tREAD)에서 제1 서브 픽셀 그룹(115)에 포함된 서브 픽셀(130)들 각각의 포토 다이오드들(PD)에 축적된 광전하들은 제거된다.
광전하 축적 구간(tINT)에서 제1 서브 픽셀 그룹(115)의 각 로우에 입력되는 소스 신호들(VS1~VSn)은 0 V의 레벨을 가지고, 게이트 신호들(VG1~VGn)은 전원 전압(VDD)의 레벨을 가진다. 광전하 축적 구간(tINT)에서 제1 서브 픽셀 그룹(115)에 포함된 서브 픽셀(130)들 각각의 포토 다이오드들(PD)에 렌즈(500)를 통해 입사되는 광에 대응하는 광전하가 축적된다.
리드아웃 구간(tREAD)에서 제1 서브 픽셀 그룹(115)의 각 로우에 입력되는 소스 신호들(VS1~VSn)은 제1 로우에 입력되는 제1 소스 신호(VS1)에서 제n 로우에 입력되는 제n 소스 신호(VSn)까지 순차적으로 전원 전압(VDD)의 레벨을 가지게 된다. 제1 서브 픽셀 그룹(115)의 각 로우에 입력되는 게이트 신호들(VG1~VGn)은 제1 로우에 입력되는 제1 게이트 신호(VG1)에서 제n 로우에 입력되는 제n 게이트 신호(VGn)까지 순차적으로 리드 전압(VREAD)의 레벨을 가지게 된다.
제1 서브 픽셀 그룹(115)의 각 로우에 입력되는 소스 신호(VS1~VSn)가 전원 전압(VDD)의 레벨을 가지고, 게이트 신호(VG1~VGn)가 리드 전압(VREAD)의 레벨을 가지는 경우 해당 로우에 대한 로우 리드아웃 구간(tREAD1~tREADn)이라 정의한다.
따라서, 해당 로우 리드아웃 구간(tREAD1~tREADn)에서 제1 서브 픽셀 그룹(115)의 각 로우에 포함된 서브 픽셀들(130)의 서브 픽셀 신호들이 컬럼 라인들(COL1~COLm)을 통해 순차적으로 출력된다.
설명의 편의상 컬럼 라인들(COL1~COLm) 중 제1 컬럼 라인(COL1)에 연결된 커패시터(C1), 제1 리셋 스위치(RSW1), 비교기(193-1) 및 카운터(194-1)에 대해서만 설명하나, 나머지 컬럼 라인들(COL2~COLm)에 연결된 구성들도 실질적으로 동일한 구조와 동작을 가진다.
제1 로우 리드아웃 구간(tREAD1)에서 제1 리셋 신호(S1)는 로우 레벨을 유지하다가 일정 시간이 지난 뒤 하이 레벨을 가질 수 있다. 마찬가지로 제2 로우 리드아웃 구간(tREAD2) 내지 제n 로우 리드아웃 구간(tREADn) 각각에서 제1 리셋 신호(S1)는 로우 레벨을 유지하다가 일정 시간이 지난 뒤 하이 레벨을 가질 수 있다. 상기 일정 시간은 설명의 편의상 제1 로우 리드아웃 구간(tREAD1)의 1/2의 시간이라 가정하나, 본 발명의 범위는 이에 한정되지 않는다.
제1 로우 리드아웃 구간(tREAD1)에서 제1 비교기 입력 전압(INN1)은 커패시터(C1)을 통해 입력되는 서브 픽셀 신호에 대응하는 레벨을 가진다. 제1 로우 리드아웃 구간(tREAD1)에서의 제1 비교기 입력 전압(INN1)의 초기값은 기준 전압(Vref)보다 낮은 레벨을 가진다고 가정한다. 상기 일정 시간이 지난 뒤 제1 리셋 신호(S1)가 하이 레벨이 되면, 제1 리셋 스위치(RSW1)는 단락되어 제1 노드(N1)는 전원 전압(VDD)의 레벨을 가진다. 이에 따라 제1 로우 리드아웃 구간(tREAD1)에서의 제1 비교기 입력 전압(INN1)은 기준 전압(Vref)보다 낮은 레벨에서 전원 전압(VDD)의 레벨로 변경된다.
따라서, 제1 로우 리드아웃 구간(tREAD1)에서 제1 비교기 입력 전압(INN1)과 기준 전압(Vref)을 비교한 결과인 제1 비교 신호(COMP1)는 하이 레벨에서 로우 레벨로 바뀌는 펄스 형태를 가진다.
제2 로우 리드아웃 구간(tREAD2)에서 제1 비교기 입력 전압(INN1)은 커패시터(C1)을 통해 입력되는 서브 픽셀 신호에 대응하는 레벨을 가진다. 제2 로우 리드아웃 구간(tREAD2)에서의 제1 비교기 입력 전압(INN1)의 초기값은 기준 전압(Vref)보다 높은 레벨을 가진다고 가정한다. 상기 일정 시간이 지난 뒤 제1 리셋 신호(S1)가 하이 레벨이 되면, 제1 리셋 스위치(RSW1)는 단락되어 제1 노드(N1)는 전원 전압(VDD)의 레벨을 가진다. 이에 따라 제1 로우 리드아웃 구간(tREAD1)에서의 제1 비교기 입력 전압(INN1)은 전원 전압(VDD)의 레벨로 변경된다.
따라서, 제2 로우 리드아웃 구간(tREAD2)에서 제1 비교기 입력 전압(INN1)과 기준 전압(Vref)을 비교한 결과인 제1 비교 신호(COMP1)는 로우 레벨을 유지한다.
즉, 각 로우 리드아웃 구간(tREAD1~tREADn)에서 서브 픽셀 신호가 기준 전압(Vref)보다 낮은 레벨을 가질 경우 제1 비교 신호(COMP1)는 펄스 형태를 가지고, 서브 픽셀 신호가 기준 전압(Vref)보다 높은 레벨을 가질 경우 제1 비교 신호(COMP1)는 로우 레벨을 유지한다.
도 12는 도 10에 도시된 카운터를 상세히 나타낸 블록도이다.
도 10 내지 도 12를 참조하면, 카운터(194-1)는 AND 게이트(20) 및 복수의 D 플립플롭들(flip flops, 22~28)을 포함할 수 있다. 설명의 편의상 제1 컬럼(COL1)에 연결된 카운터(194-1)를 예로 들어 설명하기로 한다.
AND 게이트(20)는 제1 비교 신호(COMP1)와 카운터 인에이블 신호(EN_C)를 입력받아 AND 연산을 수행한다. 따라서, 카운터 인에이블 신호(EN_C)가 하이 레벨인 경우에만 제1 비교 신호(COMP1)를 제1 플립 플롭(22)의 클럭 신호로 입력시킨다.
복수의 D 플립 플롭들(22~28)은 각각의 데이터 입력단자(D)와 반전 출력 단자(QB)는 연결되어 있고, 출력 단자(Q)는 카운팅 결과의 비트들을 출력한다. 즉, 제1 플립 플롭(22) 내지 제4 플립 플롭(28)은 각각 제1 비트(bit<0>) 내지 제4 비트(bit<3>)를 출력한다.
제1 플립 플롭(22) 내지 제3 플립 플롭(26) 각각의 출력 단자(Q)는 후단의 플립 플롭의 클럭 단자(CLK)와 연결된다.
복수의 D 플립 플롭들(22~28)은 클럭 단자(CLK)로 입력되는 신호의 하강 엣지(falling edge)에서 출력 값의 레벨을 변화시킨다. 즉, 카운터(194-1)는 제1 비교 신호(COMP1)를 클럭 신호로서 입력받는 비동기식(asynchronous) 카운터로 구현될 수 있다.
카운터(194-1)가 포함하는 플립플롭들의 갯수는 카운터(194-1)가 연결된 제1 서브 픽셀 그룹(115)의 해당 컬럼에 속한 서브 픽셀들(130)의 갯수와 서브 픽셀들(130) 각각이 가질 수 있는 레벨의 갯수에 따라 결정된다.
예컨대, 카운터(194-1)가 연결된 제1 서브 픽셀 그룹(115)의 해당 컬럼에 속한 서브 픽셀들(130)의 갯수가 8 개이고, 서브 픽셀들(130) 각각이 가질 수 있는 레벨의 갯수가 2 개인 경우 8*2=16 개의 데이터 값이 생성된다. 16 개의 데이터 값을 표현하기 위한 2진 비트는 4 개(24=16)가 필요하므로, 최소한으로 필요한 플립플롭들의 갯수는 4 개가 된다.
도 13은 도 10에 도시된 카운터의 카운팅 결과를 설명하기 위한 타이밍도이다.
도 10 내지 도 13을 참조하면, 카운터(194-1)가 연결된 제1 서브 픽셀 그룹(115)의 해당 컬럼에 속한 서브 픽셀들(130)의 갯수가 8 개이고, 서브 픽셀들(130) 각각이 가질 수 있는 레벨의 갯수가 2 개임을 가정하고 설명하기로 한다. 즉, 제1 로우 리드아웃 구간(tREAD1) 내지 제8 로우 리드아웃 구간(tREAD8)까지 존재한다.
카운터 인에이블 신호(EN_C)는 제1 로우 리드아웃 구간(tREAD1)의 시작 이전부터 제n 로우 리드아웃 구간(tREADn)의 종료 이후까지 하이 레벨을 가진다.
서브 픽셀들(130) 각각이 가질 수 있는 레벨이 2 개이므로, 서브 픽셀(130) 각각의 포토 다이오드(PD)에 축적된 광전하에 따른 서브 픽셀 신호의 레벨이 기준 전압(Vref)보다 낮은 경우 서브 픽셀(130)의 레벨이 1, 기준 전압(Vref)보다 높은 경우 서브 픽셀(130)의 레벨이 0이라 정의한다.
도 13은 서브 픽셀들(130)이 컬럼 방향으로 순차적으로 11010011의 레벨을 갖는 경우를 나타낸다. 따라서, 제1 로우 리드아웃 구간(tREAD1), 제2 로우 리드아웃 구간(tREAD2), 제4 로우 리드아웃 구간(tREAD4), 제7 로우 리드아웃 구간(tREAD7) 및 제8 로우 리드아웃 구간(tREAD8)에서 제1 비교 신호(COMP1)는 펄스 형태를 가진다.
제1 플립 플롭(22)의 제1 비트(bit<0>)는 제1 비교 신호(COMP1)의 하강 엣지에서 레벨이 변경되고, 제2 플립 플롭(24)의 제2 비트(bit<1>)는 제1 비트(bit<0>)의 하강 엣지에서 레벨이 변경된다. 또한, 제3 플립 플롭(26)의 제3 비트(bit<2>)는 제2 비트(bit<1>)의 하강 엣지에서 레벨이 변경되고, 제4 플립 플롭(28)의 제4 비트(bit<3>)는 제3 비트(bit<2>)의 하강 엣지에서 레벨이 변경된다.
따라서, 제8 로우 리드아웃 구간(tREAD8) 이후 출력되는 2 진수의 카운팅 결과는 하이 레벨의 제1 비트(bit<0>, 1의 자리), 로우 레벨의 제2 비트(bit<1>, 21의 자리), 하이 레벨의 제3 비트(bit<2>, 22의 자리) 및 로우 레벨의 제4 비트(bit<3>, 23의 자리)를 포함한다. 상기 카운팅 결과를 10 진수로 변환하면 5가 되며, 이는 제1 비교 신호(COMP1)가 포함하는 펄스 형태의 갯수 즉, 1의 레벨을 가지는 서브 픽셀들(130)의 갯수와 일치한다.
도 14는 도 8 및 도 9에 도시된 리드아웃 회로의 다른 실시예를 상세히 나타낸 블록도이다. 도 15는 도 14에 도시된 홀 인젝션 유닛을 상세히 나타낸 블록도이다.
도 8 내지 도 10, 도 14 및 도 15를 참조하면, 리드아웃 회로(192-2)는 복수의 홀 인젝션 유닛들(hole injection unit, 199) 및 복수의 제2 리셋 스위치들(RSW2)을 더 포함할 수 있다.
복수의 홀 인젝션 유닛들(199) 각각은 제1 노드(N1) 내지 제m 노드(Nm)에 연결되고, 비교기 입력 전압들(INN1~INNm)을 홀 전압(도 16b의 ΔVh) 만큼 순차적으로 증가시킬 수 있다.
도 15에는 복수의 홀 인젝션 유닛들(199) 중 제1 노드(N1)에 연결된 홀 인젝션 유닛(199)이 도시되어 있다. 홀 인젝션 유닛(199)은 전원 전압(VDD)과 제1 노드(N1) 사이에 직렬로 접속된 복수의 홀 인젝션 트랜지스터들(HX1~HX3)을 포함한다.
복수의 홀 인젝션 트랜지스터들(HX1~HX3)은 각각 제3 신호(S3) 내지 제5 신호(S5)에 따라 순차적으로 턴-온(turn-on)될 수 있다. 복수의 홀 인젝션 트랜지스터들(HX1~HX3)은 제3 신호(S3) 내지 제5 신호(S5)의 타이밍에 의해 결정되는 양의 홀(hole)을 제1 노드(N1)로 전달할 수 있다.
복수의 제2 리셋 스위치들(RSW2)은 컬럼 드라이버(165)로부터 출력되는 제2 리셋 신호(S2)에 따라 비교기(193-2)의 출력 노드를 접지 전압(VSS; 예컨대, 0V)으로 리셋(reset)할 수 있다. 복수의 제2 리셋 스위치들(RSW2)이 비교기(193-2)의 출력 노드를 접지 전압(VSS; 예컨대, 0V)으로 리셋함으로써 복수의 비교기들(193-1)의 출력인 비교 신호들(COMP1~COMPm)이 해당 로우 리드아웃 구간(tREAD1~tREADn)에서 제1 리셋 신호(S1)가 하이 레벨이 되기 전의 구간에서 펄스 형태를 가질 수 있다.
도 16a와 도 16b는 도 14에 도시된 비교기의 비교 신호를 설명하기 위한 타이밍도이다.
도 8 내지 도 11, 및 도 14 내지 도 16b 를 참조하면, 도 16a에 나타난 리셋 구간(tREAD), 광전하 축적 구간(tINT) 및 리드아웃 구간(tREAD)에서 제1 서브 픽셀 그룹(115)의 각 로우에 입력되는 소스 신호들(VS1~VSn) 및 게이트 신호들(VG1~VGn)은 도 11과 실질적으로 동일하다.
도 16b에서는 설명의 편의를 위해 제1 로우 리드아웃 구간(tREAD1)과 제2 로우 리드아웃 구간(tREAD2)에 대해서만 설명하기로 한다. 또한, 복수의 홀 인젝션 트랜지스터들(HX1~HX3)은 각각 PMOS 트랜지스터로 구현되는 것으로 가정한다. 또한, 서브 픽셀들(130) 각각이 가질 수 있는 레벨의 갯수가 4 개임을 가정하고 설명하기로 한다. 즉, 서브 픽셀들(130)은 각각 제1 레벨 내지 제4 레벨을 가질 수 있으며, 제1 레벨은 포토 다이오드(PD)가 0 개의 광전하를, 제2 레벨은 포토 다이오드(PD)가 1 개의 광전하를, 제3 레벨은 포토 다이오드(PD)가 2 개의 광전하를, 제4 레벨은 포토 다이오드(PD)가 3 개의 광전하를 각각 감지하였을 때의 레벨이라 가정한다.
제1 로우 리드아웃 구간(tREAD1)이 시작되고 소정의 시간이 경과한 뒤, 제3 신호(S3) 내지 제5 신호(S5)는 순차적으로 로우 레벨의 구간을 가질 수 있다. 복수의 홀 인젝션 트랜지스터들(HX1~HX3)은 각각 제3 신호(S3) 내지 제5 신호(S5)가 로우 레벨인 구간에서 전원 전압(VDD)으로부터 홀(hole)을 제1 노드(N1)로 전달한다. 전달되는 홀은 제3 신호(S3) 내지 제5 신호(S5)가 로우 레벨을 갖는 구간의 길이와 제3 신호(S3) 내지 제5 신호(S5)가 서로 오버랩(overlap)되는 구간의 길이에 의해 결정된다.
제1 비교기 입력 전압(INN1)이 홀 인젝션 트랜지스터들(HX1~HX3)의 동작에 의해 변화되는 전압은 홀 전압(ΔVh)으로 정의된다.
제1 비교기 입력 전압(INN1)의 초기 값은, 서브 픽셀(130)이 각각, 제1 레벨을 가질 때 전원 전압(VDD) 레벨, 제2 레벨을 가질 때 VDD-ΔV 레벨, 제3 레벨을 가질 때 VDD-2ΔV 레벨, 제4 레벨을 가질 때 VDD-3ΔV 레벨이 된다. ΔV는 단위 전압이라 정의된다.
제1 로우 리드아웃 구간(tREAD1)에서 제1 비교기 입력 전압(INN1)의 초기 값은 VDD-3ΔV 레벨을 가지며, 기준 전압(Vref)이 제1 비교기 입력 전압(INN1)보다 높으므로 제1 비교 신호(COMP1)는 하이 레벨이 된다.
이후 제2 리셋 신호(S2)가 하이 레벨이 됨에 따라 제2 리셋 스위치(RSW2)가 단락되어 비교기(193-2)의 출력 노드가 접지 전압(VSS; 예컨대, 0 V)으로 리셋된다. 이에 따라 제1 비교 신호(COMP1)가 펄스 형태를 가질 수 있다.
제3 신호(S3) 내지 제5 신호(S5)가 순차적으로 로우 레벨이 되는 구간이 완료되면(t2 시점), 제1 비교기 입력 전압(INN1)은 홀 전압(ΔVh) 만큼 레벨이 높아진다.
제1 비교기 입력 전압(INN1)은 VDD-2ΔV 레벨을 가지며, 기준 전압(Vref)이 제1 비교기 입력 전압(INN1)보다 높으므로 제1 비교 신호(COMP1)는 하이 레벨이 된다.
이후 제2 리셋 신호(S2)가 하이 레벨이 됨에 따라 제2 리셋 스위치(RSW2)가 단락되어 비교기(193-2)의 출력 노드가 접지 전압(VSS; 예컨대, 0 V)으로 리셋된다. 이에 따라 제1 비교 신호(COMP1)가 펄스 형태를 가질 수 있다.
제3 신호(S3) 내지 제5 신호(S5)가 순차적으로 로우 레벨이 되는 구간이 다시 완료되면(t3 시점), 제1 비교기 입력 전압(INN1)은 홀 전압(ΔVh) 만큼 레벨이 높아진다.
제1 비교기 입력 전압(INN1)은 VDD-ΔV 레벨을 가지며, 기준 전압(Vref)이 제1 비교기 입력 전압(INN1)보다 여전히 높으므로 제1 비교 신호(COMP1)는 하이 레벨이 된다.
이후 제2 리셋 신호(S2)가 하이 레벨이 됨에 따라 제2 리셋 스위치(RSW2)가 단락되어 비교기(193-2)의 출력 노드가 접지 전압(VSS; 예컨대, 0 V)으로 리셋된다. 이에 따라 제1 비교 신호(COMP1)가 펄스 형태를 가질 수 있다.
이후 로우 레벨을 유지하던 제1 리셋 신호(S1)가 일정 시간이 지난 뒤 하이 레벨을 가지면, 제1 비교기 입력 전압(INN1)이 전원 전압(VDD) 레벨을 가진다.
이때 제3 레벨과 제4 레벨이 구분되려면, VDD-3ΔV+2ΔVh<Vref 의 관계가 성립하여야 하므로 홀 전압(ΔVh)는 ΔVh<(3ΔV+Vref-VDD)/2 의 조건을 만족하여야 한다.
따라서, 제1 로우 리드아웃 구간(tREAD1)에서 서브 픽셀(130)이 제4 레벨을 가짐에 따라 제1 비교기 입력 전압(INN1)의 초기 값이 VDD-3ΔV 레벨을 가지고, 제1 비교 신호(COMP1)는 3 개의 펄스 형태를 가진다.
제1 로우 리드아웃 구간(tREAD1)에서와 마찬가지로 제2 로우 리드아웃 구간(tREAD2)에서 제1 리셋 신호(S1), 제2 리셋 신호(S2) 및 제3 신호(S3) 내지 제5 신호(S5)가 인가될 수 있다. 따라서, 제2 로우 리드아웃 구간(tREAD2)에서는 서브 픽셀(130)이 제2 레벨을 가짐에 따라 제1 비교기 입력 전압(INN1)의 초기 값이 VDD-ΔV 레벨을 가지고, 제1 비교 신호(COMP1)는 1 개의 펄스 형태를 가진다.
즉, 각각의 서브 픽셀(130)이 가지는 레벨이 제1 레벨 내지 제4 레벨을 가질 경우, 제1 비교 신호(COMP1)는 각각 0 개 내지 3 개의 펄스 형태를 가지게 된다.
도 17은 도 14에 도시된 카운터를 상세히 나타낸 블록도이다.
도 10 내지 도 12 및 도 14 내지 도 17을 참조하면, 카운터(194-2)는 AND 게이트(30) 및 복수의 D 플립플롭들(32~40)을 포함할 수 있다. 설명의 편의상 제1 컬럼(COL1)에 연결된 카운터(194-2)를 예로 들어 설명하기로 한다.
또한, 카운터(194-2)가 연결된 제1 서브 픽셀 그룹(115)의 해당 컬럼에 속한 서브 픽셀들(130)의 갯수가 8 개이고, 서브 픽셀들(130) 각각이 가질 수 있는 레벨의 갯수가 4 개임을 가정하고 설명하기로 한다.
AND 게이트(30) 및 복수의 D 플립플롭들(32~40)의 구조와 동작은 도 12에 도시된 AND 게이트(20) 및 복수의 D 플립플롭들(22~28)의 구조와 동작과 실질적으로 동일하다.
다만, 도 12와 달리 제5 플립플롭(40)이 추가되어 카운터(194-2)는 제1 비트(bit<0>) 내지 제5 비트(bit<4>)를 가지는 카운팅 결과를 생성할 수 있다.
이는 카운터(194-2)가 연결된 제1 서브 픽셀 그룹(115)의 해당 컬럼에 속한 서브 픽셀들(130)의 갯수가 8 개이고, 서브 픽셀들(130) 각각이 가질 수 있는 레벨의 갯수가 4 개인 경우 8*4=32 개의 데이터 값이 생성되고, 32 개의 데이터 값을 표현하기 위한 2진 비트는 5 개(25=32)가 필요하므로, 최소한으로 필요한 플립플롭들의 갯수는 5 개가 되기 때문이다.
도 18은 도 14에 도시된 카운터의 카운팅 결과를 설명하기 위한 타이밍도이다.
도 10 내지 도 12 및 도 14 내지 도 18을 참조하면, 카운터 인에이블 신호(EN_C)는 제1 로우 리드아웃 구간(tREAD1)의 시작 이전부터 제n 로우 리드아웃 구간(tREADn)의 종료 이후까지 하이 레벨을 가진다.
서브 픽셀들(130) 각각이 가질 수 있는 레벨이 4 개이므로, 제1 레벨 내지 제4 레벨을 각각 0 내지 3 레벨이라 정의한다.
도 18은 서브 픽셀들(130)이 컬럼 방향으로 순차적으로 31020031의 레벨을 갖는 경우를 나타낸다. 따라서, 제1 로우 리드아웃 구간(tREAD1), 제2 로우 리드아웃 구간(tREAD2), 제4 로우 리드아웃 구간(tREAD4), 제7 로우 리드아웃 구간(tREAD7) 및 제8 로우 리드아웃 구간(tREAD8)에서 제1 비교 신호(COMP1)는 각각 3 개, 1 개, 2 개, 3 개 및 1 개의 펄스 형태를 가진다.
제1 플립 플롭(32)의 제1 비트(bit<0>)는 제1 비교 신호(COMP1)의 하강 엣지에서 레벨이 변경되고, 제2 플립 플롭(34)의 제2 비트(bit<1>)는 제1 비트(bit<0>)의 하강 엣지에서 레벨이 변경된다. 또한, 제3 플립 플롭(36)의 제3 비트(bit<2>)는 제2 비트(bit<1>)의 하강 엣지에서 레벨이 변경되고, 제4 플립 플롭(38)의 제4 비트(bit<3>)는 제3 비트(bit<2>)의 하강 엣지에서 레벨이 변경되고, 제5 플립 플롭(40)의 제5 비트(bit<4>)는 제4 비트(bit<3>)의 하강 엣지에서 레벨이 변경된다.
따라서, 제8 로우 리드아웃 구간(tREAD8) 이후 출력되는 2 진수의 카운팅 결과는 로우 레벨의 제1 비트(bit<0>, 1의 자리), 하이 레벨의 제2 비트(bit<1>, 21의 자리), 로우 레벨의 제3 비트(bit<2>, 22의 자리), 하이 레벨의 제4 비트(bit<3>, 23의 자리) 및 로우 레벨의 제5 비트(bit<4>, 24의 자리)를 포함한다. 상기 카운팅 결과를 10 진수로 변환하면 10이 되며, 이는 제1 비교 신호(COMP1)가 포함하는 펄스 형태의 갯수 즉, 서브 픽셀들(130)이 0 내지 3의 레벨을 가지는 경우 모든 레벨의 합과 일치한다.
따라서, 본 발명의 실시예에 따른 이미지 센서(100)에 의하면, 복수의 레벨을 갖는 1T 픽셀의 서브 픽셀 신호들을 디지털 형태의 픽셀 신호로 정확히 읽어낼 수 있는 효과가 있다.
도 19는 도 1에 도시된 이미지 센서의 동작 방법을 설명하기 위한 흐름도이다. 도 20은 도 19에 도시된 픽셀 신호를 생성하는 단계를 상세히 나타낸 흐름도이다.
도 1 내지 도 20을 참조하면, 복수의 서브 픽셀들(130) 중 하나의 픽셀에 대응하는 복수의 서브 픽셀들(130)을 포함하는 서브 픽셀 그룹(예컨대, sub pixel group 1)이 복수의 서브 픽셀 신호들을 생성할 수 있다(S10).
리드아웃 블록(190)은 상기 복수의 서브 픽셀 신호들을 각각 기준 전압(Vref)과 비교한 결과를 기초로 복수의 비트들을 가진 픽셀 신호(PS)를 생성할 수 있다(S20).
상기 S20 단계는 하기 S21 내지 S27 단계들을 포함할 수 있다.
복수의 커패시터들(C1~Cm)은 제1 컬럼 라인(COL1) 내지 제m 컬럼 라인(COLm)으로 출력되는 복수의 서브 픽셀 신호들을 비교기(193-1 or 193-2)의 입력 노드인 제1 노드(N1) 내지 제m 노드(Nm)로 전달할 수 있다(S21).
리드아웃 블록(190)이 4 이상의 레벨을 갖는 서브 픽셀 신호들을 감지하는 경우(예컨대, 도 14의 경우), 홀 인젝션 유닛(199)은 비교기(193-2)의 입력 노드(N1)의 전압(INN1)을 홀 전압(ΔVh)만큼 순차적으로 증가시킬 수 있다(S22).
제1 리셋 스위치(RSW1)는 비교기(193-1 or 193-2)의 입력 노드(N1)를 전원 전압(VDD)으로 리셋할 수 있다(S23).
비교기(193-1 or 193-2)는 상기 복수의 서브 픽셀 신호들을 각각 기준 전압(Vref)과 비교하여 비교 신호(COMP1)를 생성할 수 있다(S24).
리드아웃 블록(190)이 4 이상의 레벨을 갖는 서브 픽셀 신호들을 감지하는 경우(예컨대, 도 14의 경우), 복수의 제2 리셋 스위치들(RSW2)은 비교 신호(COMP1)가 해당 로우 리드아웃 구간(tREAD1~tREADn)에서 제1 리셋 신호(S1)가 하이 레벨이 되기 전의 구간에서 펄스 형태를 가질 수 있도록 비교기(193-2)의 출력 노드를 접지 전압(예컨대, 0V)으로 리셋할 수 있다(S25).
카운터(194-1 or 194-2)는 비교 신호(COMP1)를 카운트하여 카운팅 결과를 생성할 수 있다(S26).
가산기(198-1 or 198-2)는 컬럼 별(COL1~COLm)로 생성된 상기 카운팅 결과들을 합산하여 픽셀 신호(PS)를 생성할 수 있다(S27).
도 21은 도 1에 도시된 이미지 센서를 포함하는 전자 시스템의 일 실시 예를 나타내는 블록도이다.
도 1과 도 21을 참조하면, 전자 시스템(2100)은 MIPI 인터페이스(mobile industry processor interface)를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA(personal digital assistants), PMP(portable multimedia player), IPTV(internet protocol television) 또는 스마트 폰(smart phone)으로 구현될 수 있다.
전자 시스템(2100)은 이미지 센서(100), 어플리케이션 프로세서(application processor;2110), 및 디스플레이(2150)를 포함한다.
어플리케이션 프로세서(2110)에 구현된 CSI 호스트(camera serial interface(CSI) host; 2112)는 카메라 시리얼 인터페이스를 통하여 이미지 센서(100)의 CSI 장치(2141)와 시리얼 통신할 수 있다. 이때, 예컨대, CSI 호스트(2112)는 광 디시리얼라이저(deserializer(DES))를 포함할 수 있고, CSI 장치(2141)는 광 시리얼라이저(serializer(SER))를 포함할 수 있다.
어플리케이션 프로세서(2110)에 구현된 DSI 호스트(2111)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(2150)의 DSI 장치(2151)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(2111)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(2151)는 광 디시리얼라이저(DES)를 포함할 수 있다.
실시 예에 따라, 전자 시스템(2100)은 어플리케이션 프로세서(2110)와 통신할 수 있는 RF 칩(2160)을 더 포함할 수 있다. 어플리케이션 프로세서(2110)에 포함된 PHY(PHYsical channel; 2113)와 RF 칩(2160)에 포함된 PHY(2161)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
실시 예에 따라, 전자 시스템(2100)은 GPS(2120), 스토리지(storage; 2170), 마이크(microphone(MIC); 2180), DRAM(dynamic random access memory; 2185) 및 스피커(speaker; 2190)를 더 포함할 수 있다. 전자 시스템(2100)은 Wimax(world interoperability for microwave access; 2191), WLAN(wireless lan; 2193) 및/또는 UWB(ultra wideband; 2195) 등을 이용하여 통신할 수 있다.
도 22는 도 1에 도시된 이미지 센서를 포함하는 전자 시스템의 다른 실시 예를 나타내는 블록도이다.
도 1과 도 22를 참조하면, 전자 시스템(2200)은 이미지 센서(100), 프로세서(2210), 메모리(2220), 디스플레이 유닛(2230) 및 인터페이스(2240)를 포함할 수 있다.
프로세서(2210)는 이미지 센서(100)의 동작을 제어할 수 있다. 예컨대, 프로세서(2210)는 이미지 센서(100)로부터 출력되는 픽셀 신호를 처리하여 이미지 데이터를 생성할 수 있다.
메모리(2220)는 이미지 센서(100)의 동작을 제어하기 위한 프로그램과 프로세서(2210)에 의해 생성된 이미지 데이터를 저장할 수 있다. 프로세서(2210)는 메모리(2220)에 저장된 프로그램을 실행할 수 있다. 예컨대, 메모리(2220)는 휘발성 메모리 또는 비휘발성 메모리로 구현될 수 있다.
디스플레이 유닛(2230)은 프로세서(2210) 또는 메모리(2220)로부터 출력되는 상기 이미지 데이터를 디스플레이할 수 있다. 예컨대, 디스플레이 유닛(2230)은 LCD(Liquid Crystal Display), LED 디스플레이, OLED 디스플레이, AMOLED(Active Matrix Organic Light Emitting Diodes) 디스플레이, 또는 플렉시블 디스플레이(flexible display)일 수 있다.
인터페이스(2240)는 이미지 데이터를 입출력하기 위한 인터페이스로 구현될 수 있다. 실시 예에 따라, 인터페이스(2240)는 무선 인터페이스로 구현될 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 객체 정보 추정 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이미지 센서(100) 서브 픽셀(130)
픽셀 어레이(110) 타이밍 제네레이터(170)
컨트롤 유닛(150) 리드아웃 블록(190)
로우 드라이버(160) 리드아웃 회로(192)
컬럼 드라이버(165) 메모리(196)

Claims (10)

  1. 각각이 복수의 서브 픽셀들을 포함하고 하나의 픽셀에 대응하는 서브 픽셀 그룹이 복수의 서브 픽셀 신호들을 생성하는 단계; 및
    상기 복수의 서브 픽셀 신호들을 각각 기준 전압과 비교한 결과를 기초로 복수의 비트들을 가진 픽셀 신호를 생성하는 단계를 포함하며,
    상기 복수의 서브 픽셀들 각각은 적어도 하나의 광전하를 검출하여 디지털 형태의 서브 픽셀 신호를 생성하고 하나의 트랜지스터 만을 포함하는 1T(Transistor) 픽셀인 이미지 센서의 동작 방법.
  2. 제1항에 있어서,
    상기 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들은 n 개의 로우들(row)과 m 개의 컬럼들(column)을 가진 매트릭스(matrix) 형태로 배열되고,
    상기 픽셀 신호를 생성하는 단계는
    상기 복수의 서브 픽셀 신호들을 각각 상기 기준 전압과 비교하여 비교 신호를 생성하는 단계;
    상기 비교 신호를 카운트(count)하여 카운팅 결과를 생성하는 단계; 및
    상기 컬럼 별로 생성된 상기 카운팅 결과들을 합산하여 상기 픽셀 신호를 생성하는 단계를 포함하는 이미지 센서의 동작 방법.
  3. 제2항에 있어서,
    상기 픽셀 신호를 생성하는 단계는
    상기 복수의 서브 픽셀 신호들을 커패시터를 이용해 비교기의 입력 노드로 전달하는 단계; 및
    상기 비교기의 입력 노드를 전원 전압으로 리셋하는 단계를 더 포함하는 이미지 센서의 동작 방법.
  4. 제3항에 있어서,
    상기 픽셀 신호를 생성하는 단계는
    상기 비교기의 입력 노드의 전압을 홀 전압만큼 순차적으로 증가시키는 단계를 더 포함하는 이미지 센서의 동작 방법.
  5. 제4항에 있어서,
    상기 픽셀 신호를 생성하는 단계는
    상기 비교기의 출력 노드를 접지 전압으로 리셋하는 단계를 더 포함하는 이미지 센서의 동작 방법.
  6. 각각이 복수의 서브 픽셀들을 포함하고 하나의 픽셀에 대응하는 복수의 서브 픽셀 그룹들을 포함하는 픽셀 어레이;
    상기 복수의 서브 픽셀 그룹들 각각이 생성하는 상기 복수의 서브 픽셀 신호들을 각각 기준 전압과 비교한 결과를 기초로 복수의 비트들을 가진 픽셀 신호를 생성하는 리드아웃 블록; 및
    상기 픽셀 어레이와 상기 리드아웃 블록을 제어하는 컨트롤 유닛을 포함하며,
    상기 복수의 서브 픽셀들 각각은 적어도 하나의 광전하를 검출하여 디지털 형태의 서브 픽셀 신호를 생성하고 하나의 트랜지스터 만을 포함하는 1T(Transistor) 픽셀인 이미지 센서.
  7. 제6항에 있어서,
    상기 서브 픽셀 그룹에 포함된 상기 복수의 서브 픽셀들은 n 개의 로우들(row)과 m 개의 컬럼들(column)을 가진 매트릭스(matrix) 형태로 배열되고,
    상기 리드아웃 블록은
    상기 복수의 서브 픽셀 신호들을 각각 상기 기준 전압과 비교하여 비교 신호를 생성하는 비교기;
    상기 비교 신호를 카운트(count)하여 카운팅 결과를 생성하는 카운터; 및
    상기 컬럼 별로 생성된 상기 카운팅 결과들을 합산하여 상기 픽셀 신호를 생성하는 가산기를 포함하는 이미지 센서.
  8. 제7항에 있어서,
    상기 카운터는 상기 비교 신호를 클럭 신호로서 입력받는 비동기식(asynchronous) 카운터인 이미지 센서.
  9. 제8항에 있어서,
    상기 리드아웃 블록은
    상기 복수의 서브 픽셀 신호들을 비교기의 입력 노드로 전달하는 커패시터; 및
    상기 비교기의 입력 노드를 전원 전압으로 리셋하는 제1 리셋 스위치를 더 포함하는 이미지 센서.
  10. 제9항에 있어서,
    상기 리드아웃 블록은
    상기 비교기의 입력 노드의 전압을 홀 전압만큼 순차적으로 증가시키는 홀 인젝션 유닛(hole injection unit)을 더 포함하는 이미지 센서.
KR1020130096857A 2012-10-12 2013-08-14 이미지 센서 및 이의 동작 방법 KR20140047519A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/451,983 US20150049230A1 (en) 2012-10-12 2014-08-05 Image sensor and method of operating the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201261713175P 2012-10-12 2012-10-12
US61/713,175 2012-10-12

Publications (1)

Publication Number Publication Date
KR20140047519A true KR20140047519A (ko) 2014-04-22

Family

ID=50474612

Family Applications (13)

Application Number Title Priority Date Filing Date
KR1020130017560A KR20140047494A (ko) 2012-10-12 2013-02-19 서브픽셀, 이를 포함하는 이미지 센서, 및 이미지 센싱 시스템
KR1020130022844A KR102078148B1 (ko) 2012-10-12 2013-03-04 반도체 장치 및 그것의 동작 방법
KR1020130024617A KR20140047497A (ko) 2012-10-12 2013-03-07 바이너리 이미지 센서 및 그것의 이미지 감지 방법
KR1020130025169A KR20140047499A (ko) 2012-10-12 2013-03-08 이미지 센서 및 그 제조 방법
KR1020130025083A KR101988462B1 (ko) 2012-10-12 2013-03-08 바이너리 이미지 센서 및 바이너리 이미지 센서의 단위 픽셀
KR1020130026459A KR20140047500A (ko) 2012-10-12 2013-03-13 이미지 센서 칩
KR1020130026460A KR102009978B1 (ko) 2012-10-12 2013-03-13 이미지 센서, 이를 포함하는 이미지 처리 시스템 및 상기 이미지 처리 시스템의 동작 방법
KR1020130049824A KR20140047507A (ko) 2012-10-12 2013-05-03 리세스 게이트 트랜지스터와 이를 포함하는 장치
KR1020130072612A KR102116982B1 (ko) 2012-10-12 2013-06-24 이미지 센서, 이를 포함하는 이미지 처리 시스템 및 이의 동작 방법
KR1020130073997A KR20140047512A (ko) 2012-10-12 2013-06-26 이진 cmos 이미지 센서, 이의 동작 방법, 및 이를 포함하는 이미지 처리 장치
KR1020130096857A KR20140047519A (ko) 2012-10-12 2013-08-14 이미지 센서 및 이의 동작 방법
KR1020130101728A KR102101839B1 (ko) 2012-10-12 2013-08-27 포토게이트 구조와 감지 트랜지스터를 포함하는 cmos 이미지 센서, 이의 동작 방법, 및 이를 포함하는 이미지 처리 시스템
KR1020200048777A KR102302596B1 (ko) 2012-10-12 2020-04-22 이진 cmos 이미지 센서, 이의 동작 방법, 및 이를 포함하는 이미지 처리 장치

Family Applications Before (10)

Application Number Title Priority Date Filing Date
KR1020130017560A KR20140047494A (ko) 2012-10-12 2013-02-19 서브픽셀, 이를 포함하는 이미지 센서, 및 이미지 센싱 시스템
KR1020130022844A KR102078148B1 (ko) 2012-10-12 2013-03-04 반도체 장치 및 그것의 동작 방법
KR1020130024617A KR20140047497A (ko) 2012-10-12 2013-03-07 바이너리 이미지 센서 및 그것의 이미지 감지 방법
KR1020130025169A KR20140047499A (ko) 2012-10-12 2013-03-08 이미지 센서 및 그 제조 방법
KR1020130025083A KR101988462B1 (ko) 2012-10-12 2013-03-08 바이너리 이미지 센서 및 바이너리 이미지 센서의 단위 픽셀
KR1020130026459A KR20140047500A (ko) 2012-10-12 2013-03-13 이미지 센서 칩
KR1020130026460A KR102009978B1 (ko) 2012-10-12 2013-03-13 이미지 센서, 이를 포함하는 이미지 처리 시스템 및 상기 이미지 처리 시스템의 동작 방법
KR1020130049824A KR20140047507A (ko) 2012-10-12 2013-05-03 리세스 게이트 트랜지스터와 이를 포함하는 장치
KR1020130072612A KR102116982B1 (ko) 2012-10-12 2013-06-24 이미지 센서, 이를 포함하는 이미지 처리 시스템 및 이의 동작 방법
KR1020130073997A KR20140047512A (ko) 2012-10-12 2013-06-26 이진 cmos 이미지 센서, 이의 동작 방법, 및 이를 포함하는 이미지 처리 장치

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020130101728A KR102101839B1 (ko) 2012-10-12 2013-08-27 포토게이트 구조와 감지 트랜지스터를 포함하는 cmos 이미지 센서, 이의 동작 방법, 및 이를 포함하는 이미지 처리 시스템
KR1020200048777A KR102302596B1 (ko) 2012-10-12 2020-04-22 이진 cmos 이미지 센서, 이의 동작 방법, 및 이를 포함하는 이미지 처리 장치

Country Status (2)

Country Link
US (3) US20140103413A1 (ko)
KR (13) KR20140047494A (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102191327B1 (ko) * 2014-01-14 2020-12-15 삼성전자주식회사 단위 픽셀 및 이를 포함하는 이미지 픽셀 어레이
US10158041B2 (en) * 2014-07-09 2018-12-18 Hoon Kim Unit pixel of image sensor and photo detector using the same
KR102275711B1 (ko) * 2014-11-17 2021-07-09 삼성전자주식회사 이미지 센서 및 이미지 센서의 데이터 출력 방법
KR101653622B1 (ko) * 2015-05-07 2016-09-05 고려대학교 산학협력단 엣지 정보 추출을 위한 이미지 센서
NZ776286A (en) * 2015-05-19 2023-06-30 Magic Leap Inc Semi-global shutter imager
KR102382183B1 (ko) * 2015-05-20 2022-04-01 삼성전자주식회사 신호대 잡음비 및 랜덤 노이즈를 개선하는 이미지 센서 및 이를 포함하는 이미지 처리 시스템
KR102425895B1 (ko) * 2015-12-24 2022-07-27 삼성전자주식회사 전자장치의 데이터 동기 장치 및 방법
EP3236653B1 (en) * 2016-04-19 2019-04-10 Nokia Technologies Oy Field-effect transistor array, methods of making and using a field-effect transistor array and associated computer program
US20190037154A1 (en) * 2017-07-27 2019-01-31 SmartSens Technology (US) Inc. Imaging device, pixel and manufacturing method thereof
EP3595295B1 (en) 2018-07-11 2024-04-17 IniVation AG Array of cells for detecting time-dependent image data
CN109496427B (zh) * 2018-10-25 2021-04-27 深圳市汇顶科技股份有限公司 一种影像传感器及其感测方法
CN111987112A (zh) * 2019-05-22 2020-11-24 群创光电股份有限公司 放射线感测装置
CN112347724B (zh) * 2019-08-06 2022-07-29 宁波飞芯电子科技有限公司 一种像素单元的建模方法及其装置
CN112825259A (zh) 2019-11-20 2021-05-21 三星电子株式会社 非易失性存储器及其操作方法
KR102296316B1 (ko) * 2019-11-20 2021-08-31 삼성전자주식회사 비휘발성 메모리 소자 및 이의 동작 방법
US11658257B2 (en) * 2020-03-27 2023-05-23 Harvatek Corporation Light source assembly, optical sensor assembly, and method of manufacturing a cell of the same
US11698447B2 (en) * 2020-07-17 2023-07-11 Infineon Technologies Ag Beam steering aware pixel clustering of segmented sensor area and implementing averaging algorithms for pixel processing
CN112002719B (zh) * 2020-09-04 2024-04-09 锐芯微电子股份有限公司 图像传感器像素单元及其形成方法、工作方法
KR20220087678A (ko) * 2020-12-18 2022-06-27 삼성전자주식회사 이미지 센서 및 이미지 센싱 회로
US11812187B2 (en) 2021-05-28 2023-11-07 Varex Imaging Corporation Combined imaging array and strip
US11750944B2 (en) 2021-05-28 2023-09-05 Varex Imaging Corporation Pixel noise cancellation system
WO2023044081A1 (en) * 2021-09-17 2023-03-23 Varex Imaging Corporation Imaging system with noise reduction
KR20230136286A (ko) * 2022-03-18 2023-09-26 삼성전자주식회사 이미지 센서

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63314071A (ja) * 1987-06-17 1988-12-22 Dainippon Screen Mfg Co Ltd 画像読取装置の２値化処理方法
KR970052023A (ko) * 1995-12-30 1997-07-29 김주용 에스 오 아이 소자 및 그의 제조방법
JP4035194B2 (ja) * 1996-03-13 2008-01-16 キヤノン株式会社 Ｘ線検出装置及びｘ線検出システム
US7057150B2 (en) 1998-03-16 2006-06-06 Panavision Imaging Llc Solid state imager with reduced number of transistors per pixel
JP3011208B1 (ja) * 1998-11-09 2000-02-21 日本電気株式会社 イメージセンサ及びその製作方法
US6326230B1 (en) * 1999-01-06 2001-12-04 California Institute Of Technology High speed CMOS imager with motion artifact supression and anti-blooming
US6414342B1 (en) * 1999-06-18 2002-07-02 Micron Technology Inc. Photogate with improved short wavelength response for a CMOS imager
KR100307929B1 (ko) 1999-07-24 2001-11-05 채수익 액세스와 리셋 겸용의 단일 트랜지스터를 이용하는 씨모스능동 이미지 센서
US6313455B1 (en) 1999-08-16 2001-11-06 Intel Corporation CMOS pixel cell for image display systems
US8169517B2 (en) * 2001-03-26 2012-05-01 Panavision Imaging Llc Image sensor ADC and CDS per column with oversampling
TW538626B (en) * 2001-12-07 2003-06-21 Twin Han Technology Co Ltd CMOS image sensor structure of mixed irradiation region and potential reading method thereof
KR100448986B1 (ko) 2002-02-01 2004-09-18 주식회사 맥퀸트전자 단일 트랜지스터형 이미지 셀
US20040041930A1 (en) * 2002-08-27 2004-03-04 Calvin Chao Photoconductor-on-active-pixel (POAP) sensor utilizing a multi-layered radiation absorbing structure
US7023503B2 (en) 2002-02-20 2006-04-04 Planar Systems, Inc. Image sensor with photosensitive thin film transistors
US6744084B2 (en) 2002-08-29 2004-06-01 Micro Technology, Inc. Two-transistor pixel with buried reset channel and method of formation
KR100685239B1 (ko) * 2004-01-29 2007-02-22 가시오게산키 가부시키가이샤 트랜지스터어레이 및 그 제조방법 및 화상처리장치
JP2006005312A (ja) * 2004-06-21 2006-01-05 Nippon Hoso Kyokai <Nhk> 光センサおよび固体撮像装置
JP4187691B2 (ja) * 2004-06-29 2008-11-26 富士通マイクロエレクトロニクス株式会社 閾値変調型イメージセンサ
KR100718879B1 (ko) 2005-06-28 2007-05-17 (주)실리콘화일 2-트랜지스터 구조를 갖는 이미지 센서의 단위화소
US7969493B2 (en) * 2006-03-20 2011-06-28 Intellectual Ventures Fund 27 Llc Matching free dynamic digital pixel sensor
KR200433768Y1 (ko) * 2006-09-28 2006-12-12 (주) 선양디엔티 웹카메라를 갖춘 휴대용 플래시 메모리장치
KR100823173B1 (ko) 2007-02-16 2008-04-21 삼성전자주식회사 씨모스 이미지 센서
KR101350886B1 (ko) 2007-04-27 2014-01-14 엘지디스플레이 주식회사 이미지센서 내장형 액정표시장치의 시분할 구동방법
US7656000B2 (en) 2007-05-24 2010-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Photodetector for backside-illuminated sensor
US7924332B2 (en) 2007-05-25 2011-04-12 The Trustees Of The University Of Pennsylvania Current/voltage mode image sensor with switchless active pixels
US7782383B2 (en) * 2007-06-18 2010-08-24 Aptina Imaging Corporation Noise and parasitic capacitance reduction for 1T pixel CMOS image sensors
JP2009049870A (ja) * 2007-08-22 2009-03-05 Sony Corp 固体撮像装置、撮像装置
JP2009147056A (ja) 2007-12-13 2009-07-02 Seiko Epson Corp 半導体装置及びその製造方法
JP5167799B2 (ja) * 2007-12-18 2013-03-21 ソニー株式会社 固体撮像装置およびカメラ
US7619197B2 (en) * 2008-02-04 2009-11-17 Carestream Health, Inc. Digital radiographic imaging apparatus
KR20090098230A (ko) 2008-03-13 2009-09-17 삼성전자주식회사 누설전류를 감소시킨 시모스 이미지 센서
KR20090107254A (ko) * 2008-04-08 2009-10-13 삼성전자주식회사 이진 광신호를 이용한 이미지 센서 및 구동방법
KR101476773B1 (ko) * 2008-04-08 2014-12-29 삼성전자주식회사 가변 저항 메모리 장치를 포함하는 반도체 메모리 장치 및메모리 시스템
KR101435517B1 (ko) * 2008-05-28 2014-08-29 삼성전자주식회사 광검출 분자를 이용한 이미지 센서 및 그 구동방법
JP2010067676A (ja) * 2008-09-09 2010-03-25 Canon Inc 光検出素子及び光検出方法、撮像素子及び撮像方法
KR101534544B1 (ko) * 2008-09-17 2015-07-08 삼성전자주식회사 에피 층을 갖는 픽셀 셀을 구비한 이미지 센서, 이를 포함하는 시스템, 및 픽셀 셀 형성 방법
KR101565750B1 (ko) 2009-04-10 2015-11-05 삼성전자 주식회사 고감도 이미지 센서
JP5458690B2 (ja) * 2009-06-22 2014-04-02 ソニー株式会社 固体撮像装置およびカメラ
KR101696410B1 (ko) * 2009-11-11 2017-01-16 삼성전자주식회사 이미지 센서 및 그 동작 방법
US8455927B2 (en) 2010-06-30 2013-06-04 Life Technologies Corporation One-transistor pixel array with cascoded column circuit
KR20120002786A (ko) * 2010-07-01 2012-01-09 삼성전자주식회사 단위 화소 어레이 및 이를 포함하는 씨모스 이미지 센서
US8384041B2 (en) * 2010-07-21 2013-02-26 Carestream Health, Inc. Digital radiographic imaging arrays with reduced noise
KR20130040483A (ko) * 2011-10-14 2013-04-24 삼성전자주식회사 이미지 센서 및 상기 이미지 센서를 포함하는 이미지 처리 장치
WO2013070932A1 (en) * 2011-11-08 2013-05-16 Rambus Inc. Conditional-reset, temporally oversampled image sensor
DE102013110695A1 (de) * 2012-10-02 2014-04-03 Samsung Electronics Co., Ltd. Bildsensor, Verfahren zum Betreiben desselben und Bildverarbeitungssystem mit demselben
US9462199B2 (en) * 2012-10-12 2016-10-04 Samsung Electronics Co., Ltd. Image sensors, image processing systems including same, and methods of operating the same
US9462202B2 (en) * 2013-06-06 2016-10-04 Samsung Electronics Co., Ltd. Pixel arrays and imaging devices with reduced blooming, controllers and methods

Also Published As

Publication number Publication date
KR20140047512A (ko) 2014-04-22
KR20140047499A (ko) 2014-04-22
KR102009978B1 (ko) 2019-08-12
KR101988462B1 (ko) 2019-06-12
US20160028977A1 (en) 2016-01-28
US20150049230A1 (en) 2015-02-19
KR20140047524A (ko) 2014-04-22
KR102116982B1 (ko) 2020-05-29
KR20140047497A (ko) 2014-04-22
KR20140047500A (ko) 2014-04-22
KR102101839B1 (ko) 2020-04-17
KR20140047511A (ko) 2014-04-22
KR20140047498A (ko) 2014-04-22
KR102302596B1 (ko) 2021-09-15
KR20140047496A (ko) 2014-04-22
US20140103413A1 (en) 2014-04-17
KR20140047507A (ko) 2014-04-22
KR20200046004A (ko) 2020-05-06
KR20140047501A (ko) 2014-04-22
KR20140047494A (ko) 2014-04-22
KR102078148B1 (ko) 2020-02-17
US9894301B2 (en) 2018-02-13

Similar Documents

Publication Publication Date Title
KR20140047519A (ko) 이미지 센서 및 이의 동작 방법
JP4937380B2 (ja) Ｃｍｏｓイメージセンサー
US9374527B2 (en) Image sensor and image processing apparatus using the same
US10972693B2 (en) Image sensor for improving linearity of analog-to-digital converter and image processing system including the same
US11323639B2 (en) Image sensor and operation method thereof
US10484630B2 (en) Image sensor including feedback device to reduce noise during reset operation
JP2011103651A (ja) イメージセンサー及びその動作方法
US20140104472A1 (en) Image sensors, image processing systems including same, and methods of operating the same
US9357142B2 (en) Image sensor and image processing system including subpixels having a transfer circuit, comparator and counter for outputting the count value as the subpixel signal
WO2018086342A1 (zh) 像素感应电路及其驱动方法、图像传感器、电子设备
US10812741B2 (en) Pulse generator of image sensor and method of driving the same
US20150195469A1 (en) Image sensor and image processing system including the same
US20200322557A1 (en) Image sensor and method of driving the same
US20140103191A1 (en) Sensing methods for image sensors
US20200099878A1 (en) Cmos image sensor with multiple stage transfer gate
US11457164B2 (en) Image sensing device
KR102006387B1 (ko) 이미지 센서, 이의 동작 방법 및 이를 포함하는 이미지 처리 시스템
US20140104452A1 (en) Sub-pixels, image sensors having the same and image sensing systems
KR102519712B1 (ko) 이미지 센서
KR20140047505A (ko) 이미지 센서의 센싱 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid