KR102281623B1 - 반도체 장치 - Google Patents
반도체 장치 Download PDFInfo
- Publication number
- KR102281623B1 KR102281623B1 KR1020140124625A KR20140124625A KR102281623B1 KR 102281623 B1 KR102281623 B1 KR 102281623B1 KR 1020140124625 A KR1020140124625 A KR 1020140124625A KR 20140124625 A KR20140124625 A KR 20140124625A KR 102281623 B1 KR102281623 B1 KR 102281623B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- insulating film
- oxide semiconductor
- oxide
- transistor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 690
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 116
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 116
- 239000003990 capacitor Substances 0.000 claims abstract description 87
- 238000002003 electron diffraction Methods 0.000 claims abstract description 34
- 230000005540 biological transmission Effects 0.000 claims abstract description 31
- 150000004767 nitrides Chemical class 0.000 claims description 171
- 238000000034 method Methods 0.000 claims description 155
- 239000000758 substrate Substances 0.000 claims description 143
- 239000013078 crystal Substances 0.000 claims description 133
- 229910052782 aluminium Inorganic materials 0.000 claims description 31
- 229910052719 titanium Inorganic materials 0.000 claims description 30
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 23
- 238000005259 measurement Methods 0.000 claims description 21
- 229910052726 zirconium Inorganic materials 0.000 claims description 16
- 229910052684 Cerium Inorganic materials 0.000 claims description 14
- 229910052746 lanthanum Inorganic materials 0.000 claims description 14
- 229910052718 tin Inorganic materials 0.000 claims description 14
- 229910052738 indium Inorganic materials 0.000 claims description 11
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 9
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 4
- 238000003475 lamination Methods 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract description 40
- 239000012535 impurity Substances 0.000 abstract description 39
- 239000010408 film Substances 0.000 description 1725
- 229910052760 oxygen Inorganic materials 0.000 description 166
- 239000001301 oxygen Substances 0.000 description 163
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 161
- 239000008188 pellet Substances 0.000 description 107
- 239000007789 gas Substances 0.000 description 91
- 229910052739 hydrogen Inorganic materials 0.000 description 76
- 239000001257 hydrogen Substances 0.000 description 76
- 239000010410 layer Substances 0.000 description 74
- 230000006870 function Effects 0.000 description 72
- 239000011701 zinc Substances 0.000 description 56
- 230000008569 process Effects 0.000 description 53
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 47
- 229910052710 silicon Inorganic materials 0.000 description 47
- 239000010703 silicon Substances 0.000 description 47
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 44
- 238000010438 heat treatment Methods 0.000 description 44
- 238000004519 manufacturing process Methods 0.000 description 37
- 125000004429 atom Chemical group 0.000 description 35
- 239000004973 liquid crystal related substance Substances 0.000 description 35
- 239000000463 material Substances 0.000 description 33
- 150000002431 hydrogen Chemical class 0.000 description 31
- 230000015572 biosynthetic process Effects 0.000 description 30
- 238000000206 photolithography Methods 0.000 description 30
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 29
- 229910001868 water Inorganic materials 0.000 description 29
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 28
- 238000002173 high-resolution transmission electron microscopy Methods 0.000 description 28
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 27
- 238000012545 processing Methods 0.000 description 27
- 239000010936 titanium Substances 0.000 description 27
- 239000000203 mixture Substances 0.000 description 26
- 229910052751 metal Inorganic materials 0.000 description 25
- 239000000523 sample Substances 0.000 description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- VUFNLQXQSDUXKB-DOFZRALJSA-N 2-[4-[4-[bis(2-chloroethyl)amino]phenyl]butanoyloxy]ethyl (5z,8z,11z,14z)-icosa-5,8,11,14-tetraenoate Chemical compound CCCCC\C=C/C\C=C/C\C=C/C\C=C/CCCC(=O)OCCOC(=O)CCCC1=CC=C(N(CCCl)CCCl)C=C1 VUFNLQXQSDUXKB-DOFZRALJSA-N 0.000 description 23
- 238000004544 sputter deposition Methods 0.000 description 23
- 238000010586 diagram Methods 0.000 description 22
- 229910052814 silicon oxide Inorganic materials 0.000 description 21
- 238000003860 storage Methods 0.000 description 20
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 19
- 238000005530 etching Methods 0.000 description 18
- 229910052721 tungsten Inorganic materials 0.000 description 18
- 239000010937 tungsten Substances 0.000 description 18
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 17
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 17
- 229910052802 copper Inorganic materials 0.000 description 17
- 239000010949 copper Substances 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 17
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 16
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 16
- 238000006243 chemical reaction Methods 0.000 description 16
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 14
- 230000005684 electric field Effects 0.000 description 14
- 229910052757 nitrogen Inorganic materials 0.000 description 14
- 230000003287 optical effect Effects 0.000 description 14
- 239000011787 zinc oxide Substances 0.000 description 14
- 230000004888 barrier function Effects 0.000 description 13
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 13
- 230000035882 stress Effects 0.000 description 13
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 12
- 238000000151 deposition Methods 0.000 description 12
- 238000012360 testing method Methods 0.000 description 12
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 12
- 230000000903 blocking effect Effects 0.000 description 11
- 230000006378 damage Effects 0.000 description 11
- 230000008021 deposition Effects 0.000 description 11
- 239000002245 particle Substances 0.000 description 11
- 238000004549 pulsed laser deposition Methods 0.000 description 11
- 238000003917 TEM image Methods 0.000 description 10
- 229910052735 hafnium Inorganic materials 0.000 description 10
- -1 is contained Inorganic materials 0.000 description 10
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 125000004430 oxygen atom Chemical group O* 0.000 description 10
- 238000012916 structural analysis Methods 0.000 description 10
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 9
- 238000004458 analytical method Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 238000004891 communication Methods 0.000 description 9
- 238000010894 electron beam technology Methods 0.000 description 9
- 238000002524 electron diffraction data Methods 0.000 description 9
- 230000005669 field effect Effects 0.000 description 9
- 229910052750 molybdenum Inorganic materials 0.000 description 9
- 239000011733 molybdenum Substances 0.000 description 9
- 239000002159 nanocrystal Substances 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 229910007541 Zn O Inorganic materials 0.000 description 8
- 230000009471 action Effects 0.000 description 8
- 229910052786 argon Inorganic materials 0.000 description 8
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 239000000969 carrier Substances 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 8
- 230000001590 oxidative effect Effects 0.000 description 8
- 239000002356 single layer Substances 0.000 description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 7
- 229910021529 ammonia Inorganic materials 0.000 description 7
- 239000004020 conductor Substances 0.000 description 7
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 7
- 229910052725 zinc Inorganic materials 0.000 description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 6
- 229910052799 carbon Inorganic materials 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 229910052733 gallium Inorganic materials 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- 229910000449 hafnium oxide Inorganic materials 0.000 description 6
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 6
- 239000011261 inert gas Substances 0.000 description 6
- 229960001730 nitrous oxide Drugs 0.000 description 6
- 235000013842 nitrous oxide Nutrition 0.000 description 6
- 229910000077 silane Inorganic materials 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 5
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 238000004364 calculation method Methods 0.000 description 5
- 229910052804 chromium Inorganic materials 0.000 description 5
- 239000011651 chromium Substances 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 5
- 238000002425 crystallisation Methods 0.000 description 5
- 230000008025 crystallization Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 5
- 230000001747 exhibiting effect Effects 0.000 description 5
- 229910001195 gallium oxide Inorganic materials 0.000 description 5
- 229910003437 indium oxide Inorganic materials 0.000 description 5
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 5
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 5
- 239000012528 membrane Substances 0.000 description 5
- 239000002994 raw material Substances 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- 238000001771 vacuum deposition Methods 0.000 description 5
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 4
- 229910020994 Sn-Zn Inorganic materials 0.000 description 4
- 229910009069 Sn—Zn Inorganic materials 0.000 description 4
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 4
- 239000012298 atmosphere Substances 0.000 description 4
- 230000001186 cumulative effect Effects 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 4
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 4
- 239000000047 product Substances 0.000 description 4
- 238000005477 sputtering target Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 4
- 229910001930 tungsten oxide Inorganic materials 0.000 description 4
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 4
- MGWGWNFMUOTEHG-UHFFFAOYSA-N 4-(3,5-dimethylphenyl)-1,3-thiazol-2-amine Chemical compound CC1=CC(C)=CC(C=2N=C(N)SC=2)=C1 MGWGWNFMUOTEHG-UHFFFAOYSA-N 0.000 description 3
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical group [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 3
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 3
- 238000003776 cleavage reaction Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- XPBBUZJBQWWFFJ-UHFFFAOYSA-N fluorosilane Chemical compound [SiH3]F XPBBUZJBQWWFFJ-UHFFFAOYSA-N 0.000 description 3
- 125000005843 halogen group Chemical group 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N iron Substances [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 3
- 230000001788 irregular Effects 0.000 description 3
- 230000000116 mitigating effect Effects 0.000 description 3
- JCXJVPUVTGWSNB-UHFFFAOYSA-N nitrogen dioxide Inorganic materials O=[N]=O JCXJVPUVTGWSNB-UHFFFAOYSA-N 0.000 description 3
- 239000007800 oxidant agent Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000012466 permeate Substances 0.000 description 3
- 230000033458 reproduction Effects 0.000 description 3
- 230000007017 scission Effects 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 239000011029 spinel Substances 0.000 description 3
- 229910052596 spinel Inorganic materials 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 3
- VEDJZFSRVVQBIL-UHFFFAOYSA-N trisilane Chemical compound [SiH3][SiH2][SiH3] VEDJZFSRVVQBIL-UHFFFAOYSA-N 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910052727 yttrium Inorganic materials 0.000 description 3
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 3
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
- 229910052779 Neodymium Inorganic materials 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 102000001708 Protein Isoforms Human genes 0.000 description 2
- 108010029485 Protein Isoforms Proteins 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- 238000002441 X-ray diffraction Methods 0.000 description 2
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 2
- 230000004075 alteration Effects 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000011449 brick Substances 0.000 description 2
- 150000001768 cations Chemical class 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- ZYLGGWPMIDHSEZ-UHFFFAOYSA-N dimethylazanide;hafnium(4+) Chemical compound [Hf+4].C[N-]C.C[N-]C.C[N-]C.C[N-]C ZYLGGWPMIDHSEZ-UHFFFAOYSA-N 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 239000003814 drug Substances 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 235000013305 food Nutrition 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- PLDDOISOJJCEMH-UHFFFAOYSA-N neodymium(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Nd+3].[Nd+3] PLDDOISOJJCEMH-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- NFHFRUOZVGFOOS-UHFFFAOYSA-N palladium;triphenylphosphane Chemical compound [Pd].C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1 NFHFRUOZVGFOOS-UHFFFAOYSA-N 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- 238000004402 ultra-violet photoelectron spectroscopy Methods 0.000 description 2
- 229910001233 yttria-stabilized zirconia Inorganic materials 0.000 description 2
- UWCWUCKPEYNDNV-LBPRGKRZSA-N 2,6-dimethyl-n-[[(2s)-pyrrolidin-2-yl]methyl]aniline Chemical compound CC1=CC=CC(C)=C1NC[C@H]1NCCC1 UWCWUCKPEYNDNV-LBPRGKRZSA-N 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 239000004986 Cholesteric liquid crystals (ChLC) Substances 0.000 description 1
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 1
- 241000196324 Embryophyta Species 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- 229910005555 GaZnO Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 241000282414 Homo sapiens Species 0.000 description 1
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- 239000004976 Lyotropic liquid crystal Substances 0.000 description 1
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 1
- 241001465754 Metazoa Species 0.000 description 1
- 239000004988 Nematic liquid crystal Substances 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000004990 Smectic liquid crystal Substances 0.000 description 1
- 239000004974 Thermotropic liquid crystal Substances 0.000 description 1
- 239000007983 Tris buffer Substances 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000002156 adsorbate Substances 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 229910052783 alkali metal Inorganic materials 0.000 description 1
- 150000001340 alkali metals Chemical class 0.000 description 1
- 229910052784 alkaline earth metal Inorganic materials 0.000 description 1
- 150000001342 alkaline earth metals Chemical class 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005587 bubbling Effects 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 229910052800 carbon group element Inorganic materials 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- QKIUAMUSENSFQQ-UHFFFAOYSA-N dimethylazanide Chemical compound C[N-]C QKIUAMUSENSFQQ-UHFFFAOYSA-N 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 229940079593 drug Drugs 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- 230000005674 electromagnetic induction Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- LIWAQLJGPBVORC-UHFFFAOYSA-N ethylmethylamine Chemical compound CCNC LIWAQLJGPBVORC-UHFFFAOYSA-N 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000005262 ferroelectric liquid crystals (FLCs) Substances 0.000 description 1
- 150000002222 fluorine compounds Chemical class 0.000 description 1
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 238000005499 laser crystallization Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 1
- 239000000395 magnesium oxide Substances 0.000 description 1
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 239000011572 manganese Substances 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 229940127554 medical product Drugs 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 239000002105 nanoparticle Substances 0.000 description 1
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000012887 quadratic function Methods 0.000 description 1
- 150000003254 radicals Chemical class 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910052706 scandium Inorganic materials 0.000 description 1
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- LXEXBJXDGVGRAR-UHFFFAOYSA-N trichloro(trichlorosilyl)silane Chemical compound Cl[Si](Cl)(Cl)[Si](Cl)(Cl)Cl LXEXBJXDGVGRAR-UHFFFAOYSA-N 0.000 description 1
- MCULRUJILOGHCJ-UHFFFAOYSA-N triisobutylaluminium Chemical compound CC(C)C[Al](CC(C)C)CC(C)C MCULRUJILOGHCJ-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
Abstract
본 발명은, 결함 준위 밀도가 낮은 산화물 반도체막을 형성한다. 또는, 발명의 일 형태는 불순물의 농도가 낮은 산화물 반도체막을 형성한다. 산화물 반도체막을 이용한 반도체 장치 등에서 전기 특성을 향상시킨다.
투과 전자 회절 측정 장치를 이용하여, 일차원적으로 300 nm의 범위에서 관찰 개소를 변화시켰을 때, 배향성을 나타내는 휘점을 갖는 회절 패턴이 관찰되는 비율이 70% 이상 100% 미만인 영역을 포함하는 금속 산화물막을 갖는 용량 소자, 저항 소자, 또는 트랜지스터를 구비한 반도체 장치이다.
투과 전자 회절 측정 장치를 이용하여, 일차원적으로 300 nm의 범위에서 관찰 개소를 변화시켰을 때, 배향성을 나타내는 휘점을 갖는 회절 패턴이 관찰되는 비율이 70% 이상 100% 미만인 영역을 포함하는 금속 산화물막을 갖는 용량 소자, 저항 소자, 또는 트랜지스터를 구비한 반도체 장치이다.
Description
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는, 이들의 제조 방법에 관한 것이다. 특히, 산화물 반도체막을 갖는 용량 소자, 저항 소자, 또는 트랜지스터를 구비한 반도체 장치 및 그 제작 방법에 관한 것이다.
액정 표시 장치나 발광 표시 장치로 대표되는 플랫 패널 디스플레이의 대부분에 이용되는 트랜지스터는 유리 기판 위에 형성된 비정질 실리콘(amorphous silicon), 단결정 실리콘, 또는 다결정 실리콘 등의 실리콘 반도체에 의해 구성되어 있다. 또한, 상기 실리콘 반도체를 이용한 트랜지스터는 집적 회로(IC) 등에도 이용되고 있다.
근년, 실리콘 반도체 대신에, 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 이용하는 기술이 주목받고 있다. 또한, 본 명세서 내에서는 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라고 부르기로 한다.
예를 들어, 산화물 반도체로서 호말러거스상(homologous phase)을 갖는 InGaO3(ZnO)m(m은 자연수)가 알려져 있다(비특허문헌 1 및 비특허문헌 2 참조).
또한, 특허문헌 1에는 동형 화합물 InMO3(ZnO)m(M은 In, Fe, Ga, 또는 Al, m은 1 이상 50 미만의 정수)를 이용한 투명 박막 전계 효과형 트랜지스터가 개시되어 있다.
M. Nakamura, N. Kimizuka, and T. Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃", J. Solid State Chem., 1991, Vol. 93, pp. 298-315
나카무라 마사키, 키미즈카 노보루, 모리 타카히코, 이소베 미츠마사, "호말러거스상, InFeO3(ZnO)m(m은 자연수)와 그 동형 화합물의 합성 및 결정 구조", 고체 물리, 1993년, Vol. 28, No. 5, pp. 317-327
그러나, 산화물 반도체막의 결정성이 낮으면 산화물 반도체막에 산소 결손이나 댕글링 본드(dangling bond) 등의 결함이 생기기 쉽다.
또한, 다른 조성의 스퍼터링 타겟을 이용하여 산화물 반도체막을 적층하는 경우, 각각의 산화물 반도체막에서 결정성이 다르면, 적층된 산화물 반도체막의 계면에서 결함이 생기게 된다.
산화물 반도체막에 포함되는 결함에 의해, 또는 결함과 수소 등과 결합에 의해, 막 내에 캐리어가 생겨, 산화물 반도체막의 전기적 특성이 변화될 우려가 있다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다. 이 결과, 트랜지스터의 전기 특성의 불량으로 이어짐과 동시에, 경시 변화나 스트레스 시험(예를 들어, BT(Bias-Temperature) 스트레스 시험, 광 BT 스트레스 시험 등)에 있어서, 트랜지스터의 전기 특성, 대표적으로는 문턱 전압의 변동량 증대의 원인이 되어, 신뢰성이 저감된다.
따라서, 본 발명의 일 형태는 결함 준위 밀도가 낮은 산화물 반도체막을 형성하는 것을 과제의 하나로 한다. 또는, 발명의 일 형태는 불순물의 농도가 낮은 산화물 반도체막을 형성하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 산화물 반도체막을 이용한 반도체 장치 등에서 전기 특성을 향상시키는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 산화물 반도체막을 이용한 반도체 장치에서 신뢰성을 향상시키는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 신규 반도체 장치 등을 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는 이러한 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이러한 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 이것들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터, 저절로 분명해지는 것이고, 명세서, 도면, 청구항 등의 기재로부터, 이것들 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태는 투과 전자 회절 측정 장치를 이용하여, 일차원적으로 300 nm의 범위에서 관찰 개소를 변화시켰을 때, 배향성을 나타내는 휘점을 갖는 회절 패턴이 관찰되는 비율이 70% 이상 100% 미만인 영역을 포함하는 금속 산화물막을 갖는 용량 소자 또는 저항 소자를 구비한 반도체 장치이다.
또한, 상기 금속 산화물막은 질화물 절연막과 접촉한다. 또한, 상기 금속 산화물막의 수소 농도는 8×1019 atoms/cm3 이상인 것이 바람직하다.
또는, 본 발명의 일 형태는, 투과 전자 회절 측정 장치를 이용하여, 일차원적으로 300 nm의 범위에서 관찰 개소를 변화시켰을 때, 배향성을 나타내는 휘점을 갖는 회절 패턴이 관찰되는 비율이 70% 이상 100% 미만인 영역을 포함하는 산화물 반도체막을 갖는 트랜지스터를 구비한 반도체 장치이다.
또한, 상기 산화물 반도체막의 수소 농도는 5×1019 atoms/cm3 미만인 것이 바람직하다.
또는, 본 발명의 일 형태는, 절연 표면 위에 제공된 트랜지스터 및 용량 소자를 갖는 반도체 장치이다. 트랜지스터는 절연 표면 위에 제공된 게이트 전극과, 게이트 전극과 적어도 일부가 중첩되는 산화물 반도체막과, 게이트 전극 및 산화물 반도체막의 사이에 제공되는 게이트 절연막과, 산화물 반도체막에 접촉하는 한쌍의 전극을 갖고, 또한, 한쌍의 전극의 적어도 일부를 덮는 산화물 절연막과 질화물 절연막이 트랜지스터에 제공된다. 또한, 용량 소자는 게이트 절연막과 접촉하는 금속 산화물막과, 금속 산화물막과 적어도 일부가 중첩되는 투광성을 갖는 도전막과, 금속 산화물막 및 투광성을 갖는 도전막의 사이에 제공되는 질화물 절연막을 갖는다. 산화물 반도체막 및 금속 산화물막에 있어서, 투과 전자 회절 측정 장치를 이용하여, 일차원적으로 300 nm의 범위에서 관찰 개소를 변화시켰을 때, 배향성을 나타내는 휘점을 갖는 회절 패턴이 관찰되는 영역의 비율이 70% 이상 100% 미만인 영역을 포함한다.
또는, 본 발명의 일 형태는 절연 표면 위에 제공된 트랜지스터 및 용량 소자를 갖는 반도체 장치이다. 트랜지스터는 절연 표면 위에 제공된 개구부를 갖는 산화물 절연막과 접촉하는 산화물 반도체막과, 산화물 반도체막에 접촉하는 한쌍의 전극과, 산화물 반도체막과 접촉하는 게이트 절연막과, 게이트 절연막을 통하여 산화물 반도체막과 중첩되는 게이트 전극을 갖는다. 용량 소자는 절연 표면 및 개구부를 갖는 산화물 절연막의 사이에 제공된 질화물 절연막과, 개구부에서 질화물 절연막에 접촉하는 금속 산화물막과, 금속 산화물막과 접촉하는 게이트 절연막과, 게이트 절연막과 접촉하는 도전막을 갖는다. 산화물 반도체막 및 금속 산화물막에 있어서, 투과 전자 회절 측정 장치를 이용하여, 일차원적으로 300 nm의 범위에서 관찰 개소를 변화시켰을 때, 배향성을 나타내는 휘점을 갖는 회절 패턴이 관찰되는 영역의 비율이 70% 이상 100% 미만인 영역을 포함한다.
또한, 산화물 반도체막 및 금속 산화물막은 같은 금속 원소로 구성된다.
또한, 프로브 직경이 1 nm인 나노 빔 전자선을 이용하여, 상기 회절 패턴을 관찰한다.
본 발명의 일 형태에 의해, 결함 준위 밀도가 낮은 산화물 반도체막을 형성할 수 있다. 또는, 발명의 일 형태는 불순물의 농도가 낮은 산화물 반도체막을 형성할 수 있다. 또는, 본 발명의 일 형태에 의해, 산화물 반도체막을 이용한 반도체 장치 등에서, 전기 특성을 향상시킬 수 있다. 또는, 본 발명의 일 형태에 의해, 산화물 반도체막을 이용한 반도체 장치에서, 신뢰성을 향상시킬 수 있다. 또는, 본 발명의 일 형태에 의해, 신규 반도체 장치 등을 제공할 수 있다.
또한, 이러한 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 반드시 이러한 효과를 모두 가질 필요는 없다. 또한, 이것들 이외의 효과는, 명세서, 도면, 청구항 등의 기재로부터, 저절로 분명해지는 것이고, 명세서, 도면, 청구항 등의 기재로부터, 이것들 이외의 효과를 추출하는 것이 가능하다.
도 1은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 2는 산화물 반도체의 단면 TEM상 및 국소적인 푸리에 변환상.
도 3은 산화물 반도체의 단면 TEM상 및 국소적인 푸리에 변환상.
도 4는 산화물 반도체의 단면 TEM상 및 국소적인 푸리에 변환상.
도 5는 산화물 반도체막의 나노 빔 전자 회절 패턴을 나타내는 도면, 및 투과 전자 회절 측정 장치의 일례를 나타내는 도면.
도 6은 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 7은 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 8은 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 9는 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 10은 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 11은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 12는 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 13은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 14는 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 15는 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 16은 트랜지스터의 일 형태를 나타내는 상면도 및 단면도.
도 17은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 18은 트랜지스터의 밴드 구조를 설명하는 도면.
도 19는 반도체 장치의 일 형태를 설명하는 블럭도, 및 회로도.
도 20은 반도체 장치의 일 형태를 설명하는 상면도.
도 21은 반도체 장치의 일 형태를 설명하는 단면도.
도 22는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 23은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 24는 반도체 장치의 일 형태를 설명하는 단면도.
도 25는 반도체 장치의 일 형태를 설명하는 단면도.
도 26은 보호 회로부를 설명하는 회로도.
도 27은 저항 소자의 상면도, 및 단면도를 설명하는 도면.
도 28은 보호 회로부를 설명하는 회로도.
도 29는 반도체 장치의 일 형태를 나타내는 회로도 및 단면도.
도 30은 반도체 장치의 일 형태를 나타내는 단면도.
도 31은 In-Sn-Zn 산화물 및 In-Ga-Zn 산화물의 결정 구조를 나타내는 도면.
도 32는 본 발명의 일 형태에 따른 RFID 태그의 블럭도.
도 33은 본 발명의 일 형태에 따른 RFID 태그의 사용예를 나타내는 도면.
도 34는 본 발명의 일 형태에 따른 CPU를 나타내는 블럭도.
도 35는 표시 모듈을 설명하는 도면.
도 36은 실시형태에 따른, 전자 기기의 외관도를 설명하는 도면.
도 37은 투과 전자 회절 측정에 의한 구조 해석의 일례를 나타내는 도면, 및 평면 TEM상.
도 38은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 39는 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 40은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 41은 CAAC-OS막의 단면에서의 Cs 보정 고분해능 TEM상, 및 CAAC-OS막의 단면 모식도.
도 42는 CAAC-OS막의 평면에서의 Cs 보정 고분해능 TEM상.
도 43은 CAAC-OS막 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도면.
도 44는 CAAC-OS막의 전자 회절 패턴을 나타내는 도면.
도 45는 In-Ga-Zn 산화물막의 전자 조사에 의한 결정부의 변화를 나타내는 도면.
도 46은 CAAC-OS막 및 nc-OS막의 성막 모델을 설명하는 모식도.
도 47은 InGaZnO4의 결정, 및 펠릿을 설명하는 도면.
도 48은 CAAC-OS막의 성막 모델을 설명하는 모식도.
도 2는 산화물 반도체의 단면 TEM상 및 국소적인 푸리에 변환상.
도 3은 산화물 반도체의 단면 TEM상 및 국소적인 푸리에 변환상.
도 4는 산화물 반도체의 단면 TEM상 및 국소적인 푸리에 변환상.
도 5는 산화물 반도체막의 나노 빔 전자 회절 패턴을 나타내는 도면, 및 투과 전자 회절 측정 장치의 일례를 나타내는 도면.
도 6은 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 7은 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 8은 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 9는 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 10은 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 11은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 12는 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 13은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 14는 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 15는 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 16은 트랜지스터의 일 형태를 나타내는 상면도 및 단면도.
도 17은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 18은 트랜지스터의 밴드 구조를 설명하는 도면.
도 19는 반도체 장치의 일 형태를 설명하는 블럭도, 및 회로도.
도 20은 반도체 장치의 일 형태를 설명하는 상면도.
도 21은 반도체 장치의 일 형태를 설명하는 단면도.
도 22는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 23은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 24는 반도체 장치의 일 형태를 설명하는 단면도.
도 25는 반도체 장치의 일 형태를 설명하는 단면도.
도 26은 보호 회로부를 설명하는 회로도.
도 27은 저항 소자의 상면도, 및 단면도를 설명하는 도면.
도 28은 보호 회로부를 설명하는 회로도.
도 29는 반도체 장치의 일 형태를 나타내는 회로도 및 단면도.
도 30은 반도체 장치의 일 형태를 나타내는 단면도.
도 31은 In-Sn-Zn 산화물 및 In-Ga-Zn 산화물의 결정 구조를 나타내는 도면.
도 32는 본 발명의 일 형태에 따른 RFID 태그의 블럭도.
도 33은 본 발명의 일 형태에 따른 RFID 태그의 사용예를 나타내는 도면.
도 34는 본 발명의 일 형태에 따른 CPU를 나타내는 블럭도.
도 35는 표시 모듈을 설명하는 도면.
도 36은 실시형태에 따른, 전자 기기의 외관도를 설명하는 도면.
도 37은 투과 전자 회절 측정에 의한 구조 해석의 일례를 나타내는 도면, 및 평면 TEM상.
도 38은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 39는 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 40은 트랜지스터의 일 형태를 설명하는 상면도 및 단면도.
도 41은 CAAC-OS막의 단면에서의 Cs 보정 고분해능 TEM상, 및 CAAC-OS막의 단면 모식도.
도 42는 CAAC-OS막의 평면에서의 Cs 보정 고분해능 TEM상.
도 43은 CAAC-OS막 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도면.
도 44는 CAAC-OS막의 전자 회절 패턴을 나타내는 도면.
도 45는 In-Ga-Zn 산화물막의 전자 조사에 의한 결정부의 변화를 나타내는 도면.
도 46은 CAAC-OS막 및 nc-OS막의 성막 모델을 설명하는 모식도.
도 47은 InGaZnO4의 결정, 및 펠릿을 설명하는 도면.
도 48은 CAAC-OS막의 성막 모델을 설명하는 모식도.
본 명세서에서, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, "대략 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한, "대략 수직"이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태인 반도체 장치 및 그 제작 방법에 대하여 도면을 참조하여 설명한다.
도 1의 (A) 내지 도 1의 (C)에 반도체 장치가 갖는 트랜지스터(10)의 상면도 및 단면도를 나타낸다. 도 1의 (A)는 트랜지스터(10)의 상면도이며, 도 1의 (B)는 도 1의 (A)의 일점 쇄선 A-B간의 단면도이며, 도 1의 (C)는 도 1의 (A)의 일점 쇄선 C-D간의 단면도이다. 또한, 도 1의 (A)에서는, 명료화를 위해, 기판(11), 게이트 절연막(15), 산화물 절연막(23), 산화물 절연막(25), 질화물 절연막(27) 등을 생략하였다.
도 1의 (B) 및 도 1의 (C)에 도시하는 트랜지스터(10)는 채널 에치형의 트랜지스터이며, 기판(11) 위에 제공되는 게이트 전극(13)과, 기판(11) 및 게이트 전극(13) 위에 형성되는 게이트 절연막(15)과, 게이트 절연막(15)을 통하여 게이트 전극(13)과 중첩되는 산화물 반도체막(17)과, 산화물 반도체막(17)에 접촉하는 한쌍의 전극(19, 20)을 갖는다. 또한, 게이트 절연막(15), 산화물 반도체막(17), 및 한쌍의 전극(19, 20) 위에, 산화물 절연막(23), 산화물 절연막(25), 및 질화물 절연막(27)을 갖는다. 또한, 한쌍의 전극(19, 20)의 한쪽, 여기에서는 전극(20)에 접속되는 전극(32)이 질화물 절연막(27) 위에 형성된다. 또한, 전극(32)은 화소 전극으로서 기능한다.
산화물 반도체막(17)은 적어도 In 혹은 Zn을 포함하는 금속 산화물막으로 형성되고, 대표적으로는, In-Ga 산화물막, In-Zn 산화물막, In-M-Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, 또는 Nd) 등으로 형성된다.
또한, 산화물 반도체막(17)이 In-M-Zn 산화물막일 때, Zn 및 O를 제외한 In과 M의 원자수비율은 바람직하게는 In이 25 atomic%보다 많고, M이 75 atomic% 미만, 더욱 바람직하게는 In이 34 atomic%보다 많고, M이 66 atomic% 미만으로 한다.
산화물 반도체막(17)이 In-M-Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, 또는 Nd)인 경우, In-M-Zn 산화물막을 형성하기 위해 이용하는 스퍼터링 타겟의 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타겟의 금속 원소의 원자수비로서 In：M：Zn = 1：1：1, In：M：Zn = 1：1：1.2, In：M：Zn = 3：1：2가 바람직하다. 또한, 형성되는 산화물 반도체막(17)의 원자수비는 각각 오차로서 상기의 스퍼터링 타겟으로 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다.
산화물 반도체막(17)은 에너지 갭이 2 eV 이상, 바람직하게는 2.5 eV 이상, 보다 바람직하게는 3 eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 이용함으로써, 트랜지스터(10)의 오프 전류를 저감시킬 수 있다.
또한, 산화물 반도체막(17)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막을 이용하여 형성한다. 또한, 산화물 반도체막(17)은 후술하는 바와 같이, 투과 전자 회절 측정 장치를 이용하여, 일차원적으로 300 nm의 범위에서 관찰 개소를 변화시켰을 때, CAAC화율이 70% 이상 100% 미만, 바람직하게는 80% 이상 100% 미만, 바람직하게는 90% 이상 100% 미만, 보다 바람직하게는 95% 이상 98% 이하이다. 따라서, 산화물 반도체막(17)은 불순물 농도가 낮고, 결함 준위 밀도가 낮다.
여기서, CAAC-OS막에 대하여 설명한다. CAAC-OS막은 c축 배향한 복수의 결정부(펠릿(pellet)이라고도 함)를 갖는 산화물 반도체막의 하나이다.
투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의해, CAAC-OS막의 명(明)시야상 및 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰함으로써 복수의 결정부를 확인할 수 있다. 한편, 고분해능 TEM상에 의해서도, 명확한 결정부(펠릿이라고도 함)들의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 따라서, CAAC-OS막은 결정립계에 기인한 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한, 전기 특성의 편차를 저감시킬 수 있음과 동시에, 신뢰성을 개선할 수 있다.
예를 들어, 도 41의 (A)에 도시하는 바와 같이, 시료면과 대략 평행한 방향에서 CAAC-OS막의 단면의 고분해능 TEM상을 관찰한다. 여기에서는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 이용하여 TEM상을 관찰한다. 또한, 구면 수차 보정 기능을 이용한 고분해능 TEM상을 이하에서는, 특히 Cs 보정 고분해능 TEM상이라고 부른다. 또한, Cs 보정 고분해능 TEM상의 취득은, 예를 들어, 일본 전자 주식회사(JEOL Ltd.)제, 원자 분해능 분석 전자 현미경 JEM-ARM200F 등에 의해 행할 수 있다.
도 41의 (A)의 영역(1)을 확대한 Cs 보정 고분해능 TEM상을 도 41의 (B)에 나타낸다. 도 41의 (B)로부터, 결정부에서 금속 원자가 층상(層狀)으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열된다.
도 41의 (B)에서, CAAC-OS막은 특징적인 원자 배열을 갖는다. 도 41의 (C)는 특징적인 원자 배열을 보조선으로 나타낸 것이다. 도 41의 (B) 및 도 41의 (C)로부터, 결정부 하나의 크기는 1 nm 이상 3 nm 이하 정도이며, 결정부와 결정부와의 기울기에 의해 생기는 간극의 크기는 0.8 nm 정도인 것을 알 수 있다. 따라서, 결정부를 나노 결정(nc：nanocrystal)이라고 부를 수도 있다.
여기서, Cs 보정 고분해능 TEM상으로부터, 기판(5120) 위의 CAAC-OS막의 펠릿(5100)의 배치를 모식적으로 나타내면, 벽돌 또는 블록이 쌓인 것 같은 구조가 된다(도 41의 (D) 참조). 도 41의 (C)에서 관찰된 펠릿과 펠릿 사이에 기울기가 생긴 개소는 도 41의 (D)에 나타내는 영역(5161)에 상당한다.
또한, 예를 들어, 도 42의 (A)에 도시하는 바와 같이, 시료면과 대략 수직인 방향으로부터, CAAC-OS막의 평면의 Cs 보정 고분해능 TEM상을 관찰한다. 도 42의 (A)의 영역(1), 영역(2), 및 영역(3)을 확대한 Cs 보정 고분해능 TEM상을, 각각 도 42의 (B), 도 42의 (C), 및 도 42의 (D)에 나타낸다. 도 42의 (B), 도 42의 (C), 및 도 42의 (D)로부터, 결정부는 금속 원자가 삼각형, 사각형, 또는 육각형 모양으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부간에서, 금속 원자의 배열에 규칙성은 관찰할 수 없다.
도 2의 (A)는 CAAC-OS막의 단면의 고분해능 TEM상이다. 또한, 도 2의 (B)는 도 2의 (A)에서, 파선으로 둘러싸인 영역 b를 더 확대한 단면의 고분해능 TEM상이며, 도 2의 (C)는 도 2의 (B)의 단면의 고분해능 TEM상의 이해를 용이하게 하기 위해, 원자 배열을 강조 표시한 도면이다.
도 2의 (D)는 도 2의 (B)의 A1-O-A2 사이에서, 동그라미로 둘러싼 영역(직경 약 4 nm)의 국소적인 푸리에 변환상이다. 도 2의 (D)로부터, 각 영역에서 c축 배향성을 확인할 수 있다. 또한, A1-O 사이와 O-A2 사이는 c축의 방향이 다르기 때문에, 다른 결정부인 것이 시사된다. 또한, A1-O 사이에서는 c축의 각도가 14.3°, 16.6°, 26.4°로 조금씩 연속적으로 변화하고 있는 것을 알 수 있다. 마찬가지로, O-A2 사이에서는, c축의 각도가 -18.3°, -17.6°, -15.9°로 조금씩 연속적으로 변화하고 있는 것을 알 수 있다.
도 3의 (A)에 도시하는 단면의 고분해능 TEM상에서, 도 2의 (A)에 도시하는 영역 b와 다른 영역을 파선으로 둘러싼다. 파선으로 둘러싸인 영역은 영역 b로부터 조금 어긋나 있는 영역이다. 이 영역의 근방의 표면은 만곡되어 있다. 또한, 파선으로 둘러싸인 영역을 더 확대한 단면의 고분해능 TEM상을 도 3의 (B)에 나타낸다.
도 3의 (C)는 도 3의 (B)의 B1-B2 사이에서, 동그라미로 둘러싼 영역(직경 약 4 nm)의 국소적인 푸리에 변환상이다. 도 3의 (C)로부터, 각 영역에서 c축 배향성을 확인할 수 있다. 또한, B1-B2 사이에서는 c축의 각도가 -6.0°, -6.1°, -1.2°로 조금씩 연속적으로 변화하고 있는 것을 알 수 있다.
도 4의 (A)에 도시하는 단면 TEM상에서, 도 2의 (A)에 도시하는 영역 b와 다른 영역을 파선으로 둘러싼다. 파선으로 둘러싸인 영역은 영역 b로부터 조금 어긋나 있는 영역이다. 이 영역의 근방의 표면은 평탄하다. 또한, 파선으로 둘러싸인 영역을 더 확대한 단면 TEM상을 도 4의 (B)에 나타낸다.
도 4의 (C)는 도 4의 (B)의 C1-O-C2 사이에서, 동그라미로 둘러싼 영역(직경 약 4 nm)의 국소적인 푸리에 변환상이다. 도 4의 (C)로부터, 각 영역에서 c축 배향성을 확인할 수 있다. 또한, C1-O 사이에서는 c축의 각도가 -7.9°, -5.6°, -4.1°로 조금씩 연속적으로 변화하고 있는 것을 알 수 있다. 마찬가지로, O-C2 사이에서는 c축의 각도가 -10.0°, -10.0°, -6.8°로 조금씩 연속적으로 변화하고 있는 것을 알 수 있다.
또한, CAAC-OS막에 대하여 전자 회절을 행하면 배향성을 나타내는 스폿(휘점)이 관측된다. 예를 들어, CAAC-OS막의 상면에 대하여, 예를 들면 1 nm 이상 30 nm 이하의 전자선을 이용하는 전자 회절(나노 빔 전자 회절이라고도 함)을 행하면 스폿이 관측된다(도 5의 (A) 참조).
단면의 고분해능 TEM상 및 평면의 고분해능 TEM상으로부터, CAAC-OS막의 결정부는 배향성을 가지고 있는 것을 알 수 있다.
또한, CAAC-OS막에 포함되는 대부분의 결정부는 한 변이 100 nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10 nm 미만, 5 nm 미만 또는 3 nm 미만의 입방체 내에 들어가는 크기인 경우도 포함된다. 단, CAAC-OS막에 포함되는 복수의 결정부가 연결됨으로써, 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들어, 평면의 고분해능 TEM상에서, 2500 nm2 이상, 5μm2 이상 또는 1000μm2 이상이 되는 결정 영역이 관찰되는 경우가 있다.
예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS막에 대하여, X선 회절(XRD：X-Ray Diffraction) 장치를 이용하여 out-of-plane법에 의한 구조 해석을 행하면, 도 43의 (A)에 도시하는 바와 같이 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것이 확인할 수 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 구조 해석에서는 2θ가 31° 근방의 피크 외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정, 대표적으로는 스피넬 구조의 결정이 포함되는 것을 나타낸다. 스피넬 구조의 결정과 다른 영역과의 계면에서, 금속 원소, 대표적으로는 구리 원소가 확산되기 쉬워지는 것과 동시에, 캐리어 트랩이 된다. 따라서, CAAC-OS막에 스피넬 구조의 결정이 포함되지 않는 것이 바람직하고, CAAC-OS막은 2θ가 31° 근방에서 피크를 나타내고, 2θ가 36° 근방에서 피크를 나타내지 않는 것이 바람직하다.
한편, CAAC-OS막에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 행하면, 2θ가 56° 근방에 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS막의 경우는 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ스캔)을 행하여도, 도 43의 (B)에 도시하는 바와 같이 명료한 피크는 나타나지 않는다. 이에 비해, InGaZnO4의 단결정 산화물 반도체는 2θ를 56° 근방에 고정하여 φ스캔한 경우, 도 43의 (C)에 도시하는 바와 같이, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 이용한 구조 해석으로부터, CAAC-OS막은 a축 및 b축의 배향이 불규칙하다는 것을 확인할 수 있다.
다음에, CAAC-OS막인 In-Ga-Zn 산화물에 대하여, 시료면에 평행한 방향으로부터 프로브 직경이 300 nm인 전자선을 입사시켰을 때의 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)을 도 44의 (A)에 나타낸다. 도 44의 (A)로부터, 예를 들어, InGaZnO4의 결정의 (009)면에 기인한 스폿이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS막에 포함되는 결정부가 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 같은 시료에 대하여, 시료면에 수직인 방향으로부터 프로브 직경이 300 nm인 전자선을 입사시켰을 때의 회절 패턴을 도 44의 (B)에 나타낸다. 도 44의 (B)로부터, 링 형상의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS막에 포함되는 결정부의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 44의 (B)에서의 제 1 링은 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인한다고 생각된다. 또한, 도 44의 (B)에서의 제 2 링은 (110)면 등에 기인한다고 생각된다.
이상으로부터, CAAC-OS막에서는, 다른 결정부간에서는 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면의 고분해능 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각층은 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행이 되지 않는 경우도 있다.
이와 같이, 각각의 결정부(나노 결정)의 c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있으므로, CAAC-OS막을 CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체막이라고 부를 수도 있다.
또한, CAAC-OS막 내에서, c축 배향한 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 c축 배향한 결정부의 비율이 높아지는 경우가 있다. 또한, 불순물이 첨가된 CAAC-OS막은 불순물이 첨가된 영역이 변질되어, 부분적으로 c축 배향한 결정부의 비율이 다른 영역이 형성되는 경우도 있다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 천이 금속 원소 등의 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등의, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면, 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
이 때문에, 산화물 반도체막(17)은 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체막(17)에서, 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)에 의해 얻어지는 수소 농도를 5×1019 atoms/cm3 미만, 보다 바람직하게는 1×1019 atoms/cm3 미만, 5×1018 atoms/cm3 미만, 바람직하게는 1×1018 atoms/cm3 미만, 보다 바람직하게는 5×1017 atoms/cm3 미만, 더욱 바람직하게는 1×1016 atoms/cm3 미만으로 한다. 이 결과, 트랜지스터(10)는 문턱 전압이 플러스가 되는 전기 특성(노멀리 오프(normally-off) 특성이라고도 함)을 갖는다.
또한, 산화물 반도체막(17)에 있어서, 제 14 족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체막(17)에서 산소 결손이 증가되어, n형화하게 된다. 이 때문에, 산화물 반도체막(17)에서의 실리콘이나 탄소의 농도(2차 이온 질량 분석법에 의해 얻어지는 농도)를 2×1018 atoms/cm3 미만, 바람직하게는 2×1017 atoms/cm3 미만으로 한다. 이 결과, 트랜지스터(10)는 문턱 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 함)을 갖는다.
또한, CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
여기서, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 고분해능 TEM상에 있어서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. 미결정 산화물 반도체막에 포함되는 결정부는 1 nm 이상 100 nm 이하, 또는 1 nm 이상 10 nm 이하의 크기인 것이 많다. 특히, 1 nm 이상 10 nm 이하, 또는 1 nm 이상 3 nm 이하의 미결정인 나노 결정을 갖는 산화물 반도체막을, nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예를 들어, 고분해능 TEM상에서는 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은 CAAC-OS막에서의 펠릿과 같은 기원을 가질 가능성이 있다. 그 때문에, 이하에서는 nc-OS막의 결정부를 펠릿이라고 부르는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어, 1 nm 이상 10 nm 이하의 영역, 특히 1 nm 이상 3 nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 다른 결정간에 결정 방위에 규칙성을 볼 수 없다. 따라서, 막 전체에서 배향성을 관찰할 수 없다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체막과 구별되지 않는 경우가 있다. 예를 들어, nc-OS막에 대하여, 결정부보다 큰 직경의 X선을 이용하는 XRD 장치를 이용하여 구조 해석을 행하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여, 결정부보다 큰 프로브 직경(예를 들면 50 nm 이상)의 전자선을 이용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 행하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여, 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경(예를 들어, 1 nm 이상 30 nm 이하)의 전자선을 이용하는 나노 빔 전자 회절을 행하면 스폿이 관측된다. 또한, nc-OS막에 대하여 나노 빔 전자 회절을 행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노 빔 전자 회절을 행하면 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다(도 5의 (B) 참조).
이와 같이, 각각의 펠릿(나노 결정)의 결정 방위가 규칙성을 갖지 않기 때문에, nc-OS막을 RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체막이라고 부를 수도 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮아진다. 단, nc-OS막은 다른 결정부간에서 결정 방위에 규칙성이 관찰되지 않는다. 따라서, nc-OS막은 CAAC-OS막과 비교하여 결함 준위 밀도가 높아진다.
다음에, 비정질 산화물 반도체에 대하여 설명한다.
비정질 산화물 반도체는 막 내에서의 원자 배열이 불규칙하고, 결정부를 갖지 않는 산화물 반도체이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체가 일례이다.
비정질 산화물 반도체는 고분해능 TEM상에서 결정부를 확인할 수 없다.
비정질 산화물 반도체에 대하여, XRD 장치를 이용한 구조 해석을 행하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체에 대하여, 전자 회절을 행하면 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체에 대하여, 나노 빔 전자 회절을 행하면 스폿이 관측되지 않고, 헤일로 패턴이 관측된다.
비정질 구조에 대해서는, 다양한 견해가 나타나 있다. 예를 들어, 원자 배열에 완전히 질서성을 갖지 않는 구조를 완전한 비정질 구조(completely amorphous structure)라고 부르는 경우가 있다. 또한, 최근접 원자간 거리 또는 제 2 근접 원자간 거리까지 질서성을 갖고, 또한 장거리 질서성을 갖지 않는 구조를 비정질 구조라고 부르는 경우도 있다. 따라서, 가장 엄격한 정의에 의하면, 조금이라도 원자 배열에 질서성을 갖는 산화물 반도체를 비정질 산화물 반도체라고 부를 수는 없다. 또한, 적어도, 장거리 질서성을 갖는 산화물 반도체를 비정질 산화물 반도체라고 부를 수는 없다. 따라서, 결정부를 갖기 때문에, 예를 들어, CAAC-OS 및 nc-OS를, 비정질 산화물 반도체 또는 완전한 비정질 산화물 반도체라고 부를 수는 없다.
또한, 산화물 반도체는 nc-OS와 비정질 산화물 반도체 사이의 물성을 나타내는 구조를 갖는 경우가 있다. 그러한 구조를 갖는 산화물 반도체를, 특히 비정질 라이크 산화물 반도체(a-like OS：amorphous-like Oxide Semiconductor)라고 부른다.
a-like OS막은 고분해능 TEM상에서 공동(空洞)(보이드라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM상에서, 명확하게 결정부를 확인할 수 있는 영역과 결정부를 확인할 수 없는 영역을 갖는다.
이하에서는, 산화물 반도체의 구조에 의한 전자 조사의 영향의 차이에 대하여 설명한다.
a-like OS막, nc-OS막 및 CAAC-OS막을 준비한다. 어느 시료도 In-Ga-Zn 산화물막이다.
우선, 각 시료의 고분해능 단면 TEM상을 취득한다. 고분해능 단면 TEM상에 의해, 각 시료는 모두 결정부를 갖는 것을 알 수 있다.
또한, 각 시료의 결정부의 크기를 계측한다. 도 45는 각 시료의 결정부(22개소에서 45개소)의 평균의 크기의 변화를 조사한 예이다. 도 45로부터, a-like OS막은 전자의 누적 조사량에 따라 결정부가 커져 가는 것을 알 수 있다. 구체적으로는, 도 45의 (1)에 도시하는 바와 같이, TEM에 의한 관찰 초기에는 1.2 nm 정도의 크기였던 결정부(초기핵이라고도 함)가 누적 조사량이 4.2×108 e-／nm2에서는 2.6 nm 정도의 크기까지 성장된 것을 알 수 있다. 한편, nc-OS막 및 CAAC-OS막은 전자 조사 개시시부터 전자의 누적 조사량이 4.2×108 e-／nm2가 될 때까지의 범위에서, 전자의 누적 조사량에 상관없이, 결정부의 크기에 변화를 볼 수 없다는 것을 알 수 있다. 구체적으로는, 도 45의 (2)에 도시하는 바와 같이, TEM에 의한 관찰의 경과에 상관없이, 결정부의 크기는 1.4 nm 정도인 것을 알 수 있다. 또한, 도 45의 (3)에 도시한 바와 같이, TEM에 의한 관찰의 경과에 상관없이, 결정부의 크기는 2.1 nm 정도인 것을 알 수 있다.
이와 같이, a-like OS막은 TEM에 의한 관찰 정도가 미량인 전자 조사에 의해, 결정화가 일어나, 결정부의 성장을 볼 수 있는 경우가 있다. 한편, 양질의 nc-OS막, 및 CAAC-OS막에서는, TEM에 의한 관찰 정도가 미량인 전자 조사에 의한 결정화는 거의 관찰할 수 없다는 것을 알 수 있다.
또한, a-like OS막 및 nc-OS막의 결정부의 크기의 계측은 고분해능 TEM상을 이용하여 행할 수 있다. 예를 들어, InGaZnO4의 결정은 층상 구조를 갖고, In-O층의 사이에 Ga-Zn-O층을 2층 갖는다. InGaZnO4의 결정의 단위 격자는 In-O층을 3층 갖고, 또 Ga-Zn-O층을 6층 갖는, 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는다. 따라서, 상기 근접한 층들의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 동일한 정도이며, 결정 구조 해석으로부터 그 값은 0.29 nm라고 구해졌다. 따라서, 고분해능 TEM상에서의 격자 무늬에 주목하여, 격자 무늬의 간격이 0.28 nm 이상 0.30 nm 이하인 개소에서는 각각의 격자 무늬가 InGaZnO4의 결정의 a-b면에 대응한다.
또한, 산화물 반도체는 구조마다 밀도가 다른 경우가 있다. 예를 들어, 어느 산화물 반도체의 조성을 알면, 이 조성과 같은 조성에서의 단결정의 밀도와 비교함으로써, 그 산화물 반도체의 구조를 추정할 수 있다. 예를 들어, 단결정의 밀도에 대하여, a-like OS막의 밀도는 78.6% 이상 92.3% 미만이 된다. 또한, 예를 들어, 단결정의 밀도에 대하여, nc-OS막의 밀도 및 CAAC-OS막의 밀도는 92.3% 이상 100% 미만이 된다. 또한, 단결정의 밀도에 대하여 밀도가 78% 미만이 되는 산화물 반도체는 성막하는 것 자체가 곤란하다.
상기에 대하여, 구체적인 예를 이용하여 설명한다. 예를 들어, In：Ga：Zn = 1：1：1[원자수비]를 만족시키는 산화물 반도체에서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357 g/cm3가 된다. 따라서, 예를 들어, In：Ga：Zn = 1：1：1[원자수비]를 만족시키는 산화물 반도체에서, a-like OS막의 밀도는 5.0 g/cm3 이상 5.9 g/cm3 미만이 된다. 또한, 예를 들어, In：Ga：Zn = 1：1：1[원자수비]를 만족시키는 산화물 반도체에서, nc-OS막의 밀도 및 CAAC-OS막의 밀도는 5.9 g/cm3 이상 6.3 g/cm3 미만이 된다.
또한, 같은 조성의 단결정이 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성이 다른 단결정을 조합함으로써, 원하는 조성의 단결정에 상당하는 밀도를 산출할 수 있다. 원하는 조성의 단결정의 밀도는 조성이 다른 단결정을 조합하는 비율에 대하여, 가중 평균을 이용하여 산출하면 좋다. 단, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 산출하는 것이 바람직하다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종 이상을 갖는 적층막이어도 좋다.
산화물 반도체막이 복수의 구조를 갖는 경우, 나노 빔 전자 회절을 이용함으로써 구조 해석이 가능하게 되는 경우가 있다.
도 5의 (C)에, 전자총실(310)과, 전자총실(310) 아래의 광학계(312)와, 광학계(312) 아래의 시료실(314)과, 시료실(314) 아래의 광학계(316)와, 광학계(316) 아래의 관찰실(320)과, 관찰실(320)에 설치된 카메라(318)와, 관찰실(320) 아래의 필름실(322)을 갖는 투과 전자 회절 측정 장치를 나타낸다. 카메라(318)는 관찰실(320) 내부를 향해 설치된다. 또한, 필름실(322)을 갖지 않아도 상관없다.
또한, 도 5의 (D)에, 도 5의 (C)에 도시한 투과 전자 회절 측정 장치 내부의 구조를 나타낸다. 투과 전자 회절 측정 장치 내부에서는, 전자총실(310)에 설치된 전자총으로부터 방출된 전자가 광학계(312)를 통하여 시료실(314)에 배치된 물질(328)에 조사된다. 물질(328)을 통과한 전자는 광학계(316)를 통하여 관찰실(320) 내부에 설치된 형광판(332)에 입사된다. 형광판(332)에서는 입사된 전자의 강도에 따른 패턴이 나타남으로써 투과 전자 회절 패턴을 측정할 수 있다.
카메라(318)는 형광판(332)을 향해 설치되어 있고, 형광판(332)에 나타난 패턴을 촬영하는 것이 가능하다. 카메라(318)의 렌즈의 중앙, 및 형광판(332)의 중앙을 지나는 직선과 형광판(332)의 상면이 이루는 각도는, 예를 들어, 15° 이상 80° 이하, 30° 이상 75° 이하, 또는 45° 이상 70° 이하로 한다. 이 각도가 작을수록, 카메라(318)로 촬영되는 투과 전자 회절 패턴은 변형이 커진다. 단, 미리 이 각도를 알고 있으면, 얻어진 투과 전자 회절 패턴의 변형을 보정하는 것도 가능하다. 또한, 카메라(318)를 필름실(322)에 설치해도 상관없는 경우가 있다. 예를 들어, 카메라(318)를 필름실(322)에, 전자(324)의 입사 방향과 대향하도록 설치해도 좋다. 이 경우, 형광판(332)의 이면으로부터 변형이 적은 투과 전자 회절 패턴을 촬영할 수 있다.
시료실(314)에는 시료인 물질(328)을 고정하기 위한 홀더가 설치되어 있다. 홀더는 물질(328)을 통과하는 전자를 투과하는 구조를 하고 있다. 홀더는 예를 들어, 물질(328)을 X축, Y축, Z축 등으로 이동시키는 기능을 가지고 있어도 좋다. 홀더의 이동 기능은 예를 들어, 1 nm 이상 10 nm 이하, 5 nm 이상 50 nm 이하, 10 nm 이상 100 nm 이하, 50 nm 이상 500 nm 이하, 100 nm 이상 1μm 이하 등의 범위에서 이동시키는 정밀도를 가지면 좋다. 상기 범위는 물질(328)의 구조에 따라 최적의 범위를 설정하면 좋다.
다음에, 상술한 투과 전자 회절 측정 장치를 이용하여, 물질의 투과 전자 회절 패턴을 측정하는 방법에 대하여 설명한다.
예를 들어, 도 5의 (D)에 도시하는 바와 같이, 물질에서의 나노 빔인 전자(324)의 조사 위치를 변화시킴으로써(스캔함으로써), 물질의 구조가 변화해 가는 양태를 확인할 수 있다. 이때, 물질(328)이 CAAC-OS막이면, 도 5의 (A)에 도시한 바와 같은 회절 패턴이 관측된다. 또는, 물질(328)이 nc-OS막이면, 도 5의 (B)에 도시한 바와 같은 회절 패턴이 관측된다.
그런데, 물질(328)이 CAAC-OS막이었다고 해도, 부분적으로 nc-OS막 등과 같은 회절 패턴이 관측되는 경우가 있다. 따라서, CAAC-OS막의 양부(良否)는 CAAC화율로 나타낼 수 있는 경우가 있다. 또한, CAAC화율이란, CAAC-OS막의 회절 패턴이 관측되는 영역의 비율, 즉 도 5의 (A)에 도시한 바와 같은, 투과 전자 회절 측정에서 배향성을 나타내는 스폿(휘점)이 관찰되는 영역의 비율을 말한다. 본 실시형태에 나타내는 산화물 반도체막(17)은 투과 전자 회절 측정 장치를 이용하여, 일차원적으로 300 nm의 범위에서 관찰 개소를 변화시켰을 때, CAAC화율이 70% 이상 100% 미만, 바람직하게는 80% 이상 100% 미만, 바람직하게는 90% 이상 100% 미만, 보다 바람직하게는 95% 이상 98% 이하가 되는 영역을 갖는다. 즉, 본 실시형태에 나타내는 산화물 반도체막(17)은 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막이다. 또한, 일정한 범위에서의 CAAC-OS막과 다른 회절 패턴이 관측되는 영역의 비율을 비CAAC화율로 표기한다.
산화물 반도체막(17)으로서는, 캐리어 밀도가 낮은 산화물 반도체막을 이용한다. 예를 들어, 산화물 반도체막(17)은 캐리어 밀도가 1×1017 개/cm3 미만, 바람직하게는 1×1015 개/cm3 미만, 더욱 바람직하게는 1×1013 개/cm3 미만, 보다 바람직하게는 1×1011 개/cm3 미만의 산화물 반도체막을 이용한다.
산화물 반도체막(17)으로서 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 이용함으로써, 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있어 바람직하다. 여기에서는, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. CAAC-OS막 및 nc-OS막은 a-like OS막 및 비정질 산화물 반도체막보다 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막이 되기 쉽다. 따라서, CAAC-OS막 또는 nc-OS막을 이용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온(normally on)이라고도 함)을 갖는 일이 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저히 작고, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1 V에서 10 V의 범위에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13 A 이하라는 특성을 얻을 수 있다. 따라서, CAAC-OS막 또는 nc-OS막을 이용한 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출하기까지 필요로 하는 시간이 길고, 마치 고정 전하와 같이 행동하는 일이 있다. 그 때문에, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
산화물 반도체막(17)의 두께는 3 nm 이상 200 nm 이하, 바람직하게는 3 nm 이상 100 nm 이하, 더욱 바람직하게는 3 nm 이상 50 nm 이하로 한다.
이하에, 트랜지스터(10)의 구성의 상세한 사항에 대하여 설명한다.
기판(11)의 재질 등에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있을 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(11)으로서 이용해도 좋다. 또한, 실리콘이나 탄화 실리콘 등을 이용하여 형성되는 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하고, 이러한 기판 위에 반도체 소자가 제공된 것을 기판(11)으로서 이용해도 좋다. 또한, 기판(11)으로서 유리 기판을 이용하는 경우, 제 6 세대(1500 mm×1850 mm), 제 7 세대(1870 mm×2200 mm), 제 8 세대(2200 mm×2400 mm), 제 9 세대(2400 mm×2800 mm), 제 10 세대(2950 mm×3400 mm) 등의 대면적 기판을 이용함으로써, 대형의 표시 장치를 제작할 수 있다.
또한, 기판(11)으로서 가요성 기판을 이용하고, 가요성 기판 위에 직접, 트랜지스터(10)를 형성해도 좋다. 또는, 기판(11)과 트랜지스터(10)의 사이에 박리층을 제공해도 좋다. 박리층은 그 위에 반도체 장치를 일부 혹은 전부 완성시킨 후, 기판(11)으로부터 분리하여, 다른 기판에 전재하는데 이용할 수 있다. 그 때, 트랜지스터(10)는 내열성이 떨어지는 기판이나 가요성의 기판에도 전재할 수 있다.
게이트 전극(13)은 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 이용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속 원소를 이용해도 좋다. 또한, 게이트 전극(13)은 단층 구조이어도, 2층 이상의 적층 구조로 해도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 티탄막 위에 알루미늄막을 적층하는 2층 구조, 질화 티탄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티탄막 위에 구리막을 적층하는 2층 구조, 티탄막과 그 티탄막 위에 알루미늄막을 적층하고, 또한, 그 위에 티탄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소 중 하나 또는 복수 조합한 합금막, 혹은 질화막을 이용해도 좋다.
또한, 게이트 전극(13)은 인듐 주석 산화물(이하, ITO라고도 함), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
게이트 절연막(15)은 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn계 금속 산화물, 질화 실리콘 등을 이용하면 좋고, 적층 또는 단층으로 형성한다.
또한, 게이트 절연막(15)으로서, 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 이용함으로써 트랜지스터의 게이트 누출을 저감시킬 수 있다.
게이트 절연막(15)의 두께는 5 nm 이상 400 nm 이하, 보다 바람직하게는 10 nm 이상 300 nm 이하, 보다 바람직하게는 50 nm 이상 250 nm 이하로 하면 좋다.
한쌍의 전극(19, 20)은 알루미늄, 티탄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 또는 텅스텐으로 이루어지는 단체(單體) 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 이용한다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 티탄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티탄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 티탄막 또는 질화 티탄막과, 그 티탄막 또는 질화 티탄막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 또한, 그 위에 티탄막 또는 질화 티탄막을 형성하는 3층 구조, 몰리브덴막 또는 질화 몰리브덴막과, 그 몰리브덴막 또는 질화 몰리브덴막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 또한, 그 위에 몰리브덴막 또는 질화 몰리브덴막을 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석 또는 산화 아연을 포함하는 투명 도전 재료를 이용해도 좋다.
게이트 절연막(28)은 산화물 반도체막(17)에 접촉하는 산화물 절연막(23), 산화물 절연막(23)에 접촉하는 산화물 절연막(25), 산화물 절연막(25)에 접촉하는 질화물 절연막(27)을 갖는다. 게이트 절연막(28)은 적어도 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 갖는 것이 바람직하다. 여기에서는, 산화물 절연막(23)으로서 산소를 투과하는 산화물 절연막을 형성하고, 산화물 절연막(25)으로서 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 형성하고, 질화물 절연막(27)으로서 수소 및 산소를 차단하는 질화물 절연막을 형성한다. 또한, 여기에서는, 게이트 절연막(28)을 3층 구조로 했지만, 적절히 1층, 2층, 또는 4층 이상으로 할 수 있다. 또한, 이러한 경우, 적어도, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 갖는 것이 바람직하다.
산화물 절연막(23)은 산소를 투과하는 산화물 절연막이다. 따라서, 산화물 절연막(23) 위에 제공되는, 산화물 절연막(25)으로부터 이탈하는 산소를, 산화물 절연막(23)을 통하여 산화물 반도체막(17)으로 이동시킬 수 있다. 또한, 산화물 절연막(23)은 후에 형성하는 산화물 절연막(25)을 형성할 때의 산화물 반도체막(17)에 대한 대미지 완화막으로서도 기능한다.
산화물 절연막(23)으로서는, 두께가 5 nm 이상 150 nm 이하, 바람직하게는 5 nm 이상 50 nm 이하의 산화 실리콘막, 산화 질화 실리콘막 등을 이용할 수 있다. 또한, 본 명세서 내에서, 산화 질화 실리콘막이란, 그 조성으로서 질소보다 산소의 함유량이 많은 막을 가리키고, 질화 산화 실리콘막이란, 그 조성으로서 산소보다 질소의 함유량이 많은 막을 가리킨다.
또한, 산화물 절연막(23)은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g = 2.001에 나타나는 신호의 스핀 밀도가 3×1017 spins/cm3 미만인 것이 바람직하다. 이것은, 산화물 절연막(23)에 포함되는 결함 밀도가 많으면 상기 결함에 산소가 결합되어, 산화물 절연막(23)에서의 산소의 투과량이 감소되기 때문이다.
또한, 산화물 절연막(23)과 산화물 반도체막(17)과의 계면에서의 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 산화물 반도체막(17)의 결함에 유래하는 g값이 1.89 이상 1.96 이하에 나타나는 신호의 스핀 밀도가 1×1017 spins/cm3 미만, 더욱 바람직하게는 검출 하한 이하인 것이 좋다.
또한, 산화물 절연막(23)에서는, 외부로부터 산화물 절연막(23)에 들어온 산소가 모두 산화물 절연막(23)의 외부로 이동하는 경우가 있다. 또는, 외부로부터 산화물 절연막(23)에 들어온 산소의 일부가 산화물 절연막(23)에 머무르는 경우도 있다. 또한, 외부로부터 산화물 절연막(23)에 산소가 들어감과 동시에, 산화물 절연막(23)에 포함되는 산소가 산화물 절연막(23)의 외부로 이동함으로써, 산화물 절연막(23)에서 산소의 이동이 생기는 경우도 있다.
산화물 절연막(23)에 접촉하도록 산화물 절연막(25)이 형성되어 있다. 산화물 절연막(25)은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 이용하여 형성한다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 가열에 의해 산소의 일부가 이탈한다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 TDS(Thermal Desorption Spectroscopy) 분석에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018 atoms/cm3 이상, 바람직하게는 3.0×1020 atoms/cm3 이상인 산화물 절연막이다. 또한, 상기 TDS 분석 시에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
산화물 절연막(25)으로서는, 두께가 30 nm 이상 500 nm 이하, 바람직하게는 50 nm 이상 400 nm 이하의 산화 실리콘, 산화 질화 실리콘 등을 이용할 수 있다.
또한, 산화물 절연막(25)은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g = 2.001에 나타나는 신호의 스핀 밀도가 1.5×1018 spins/cm3 미만, 더욱 바람직하게는 1×1018 spins/cm3 이하인 것이 좋다. 또한, 산화물 절연막(25)은 산화물 절연막(23)과 비교하여 산화물 반도체막(17)으로부터 멀어져 있기 때문에, 산화물 절연막(23)보다 결함 밀도가 높아도 좋다.
질화물 절연막(27)은 적어도 수소 및 산소의 블로킹 효과를 갖는다. 또한, 바람직하게는, 산소, 수소, 물, 알칼리 금속, 알칼리 토류 금속 등의 블로킹 효과를 갖는다. 게이트 절연막(28)에 질화물 절연막(27)을 형성함으로써, 산화물 반도체막(17)으로부터의 산소의 외부로의 확산, 및 외부로부터 산화물 반도체막(17)으로의 수소, 물 등의 침입을 막을 수 있다.
질화물 절연막(27)으로서는, 두께가 50 nm 이상 300 nm 이하, 바람직하게는 100 nm 이상 200 nm 이하인 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등이 있다.
또한, 질화물 절연막(27) 대신에, 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막을 제공해도 좋다. 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막으로서는, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등이 있다.
전극(32)은 투광성을 갖는 도전막을 이용한다. 투광성을 갖는 도전막은 인듐 주석 산화물, 인듐 아연 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 산화 규소를 포함하는 인듐 주석 산화물 등이 있다.
다음에, 도 1에 도시하는 트랜지스터(10)의 제작 방법에 대하여, 도 6 내지 도 8을 이용하여 설명한다. 또한, 도 6 내지 도 8에서, 도 1의 (A)의 A-B에 나타내는 채널 길이 방향의 단면도 및 C-D에 나타내는 채널 폭 방향의 단면도를 나타낸다.
트랜지스터(10)를 구성하는 막(절연막, 산화물 반도체막, 금속 산화물막, 도전막 등)은 스퍼터링법, 화학 기상 퇴적(CVD)법, 진공 증착법, 펄스 레이저 퇴적(PLD)법을 이용하여 형성할 수 있다. 혹은, 도포법이나 인쇄법으로 형성할 수 있다. 성막 방법으로서는, 스퍼터링법, 플라즈마 화학 기상 퇴적(PECVD)법이 대표적이지만, 열 CVD법이어도 좋다. 열 CVD법의 예로서, MOCVD(유기 금속 화학 퇴적)법이나 ALD(원자층 성막)법을 사용해도 좋다.
열 CVD법은 체임버 내를 대기압 또는 감압 하로 하고, 원료 가스와 산화제를 동시에 체임버 내에 보내고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막을 행한다. 이와 같이, 열 CVD법은 플라즈마를 발생시키지 않는 성막 방법이기 때문에, 플라즈마 대미지에 의해 결함이 생성되는 일이 없다는 이점을 갖는다.
또한, ALD법은 체임버 내를 대기압 또는 감압 하로 하고, 반응을 위한 원료 가스가 순차로 체임버에 도입되어, 그 가스 도입의 순서를 반복함으로써 성막을 행한다. 예를 들어, 각각의 스위칭 밸브(고속 밸브라고도 부름)를 전환하여 2 종류 이상의 원료 가스를 순차로 체임버에 공급하고, 복수종의 원료 가스가 섞이지 않도록 제 1 원료 가스와 동시 또는 그 후에 불활성 가스(아르곤, 혹은 질소 등) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한, 동시에 불활성 가스를 도입하는 경우에는, 불활성 가스는 캐리어 가스가 되고, 또한, 제 2 원료 가스의 도입 시에도 동시에 불활성 가스를 도입해도 좋다. 또한, 불활성 가스를 도입하는 대신에 진공 배기에 의해 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입해도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 단원자층을 성막하고, 나중에 도입되는 제 2 원료 가스와 반응하여, 제 2 단원자층이 제 1 단원자층 위에 적층되어 박막이 형성된다.
이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 뛰어난 박막을 형성할 수 있다. 박막의 두께는 가스 도입 순서를 반복하는 횟수에 따라 조절할 수 있기 때문에, 정밀한 막두께 조절이 가능하고, 미세한 트랜지스터를 제작하는 경우에 적합하다.
도 6의 (A)에 도시하는 바와 같이, 기판(11) 위에, 후에 게이트 전극(13)이 되는 도전막(12)을 형성한다.
여기에서는, 기판(11)으로서 유리 기판을 이용한다.
도전막(12)은 스퍼터링법, 진공 증착법, 펄스 레이저 퇴적(PLD)법, 열 CVD법 등에 의해 형성한다.
또한, ALD를 이용하는 성막 장치에 의해 텅스텐막을 형성할 수 있다. 이 경우에는, WF6 가스와 B2H6 가스를 순차로 반복 도입하여 초기 텅스텐막을 형성하고, 그 후, WF6 가스와 H2 가스를 동시에 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 이용해도 좋다.
여기에서는, 도전막(12)으로서 두께 100 nm의 텅스텐막을 스퍼터링법에 의해 형성한다.
다음에, 도전막(12) 위에 제 1 포토마스크를 이용한 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 상기 마스크를 이용하여 도전막(12)의 일부를 에칭하여, 게이트 전극(13)을 형성한다. 이 후, 마스크를 제거한다(도 6의 (B) 참조).
도전막(12)의 일부를 에칭하는 방법으로서는, 습식 에칭법, 건식 에칭법 등이 있고, 이들의 한쪽 또는 양쪽 모두를 이용할 수 있다.
여기에서는, 포토리소그래피 공정에 의해 마스크를 형성하고, 상기 마스크를 이용하여 도전막(12)을 건식 에칭하여, 게이트 전극(13)을 형성한다.
또한, 게이트 전극(13)은 상기 형성 방법 대신에, 전해 도금법, 인쇄법, 잉크젯법 등으로 형성해도 좋다.
다음에, 도 6의 (C)에 도시하는 바와 같이, 기판(11) 및 게이트 전극(13) 위에, 후에 게이트 절연막(15)이 되는 절연막(14)을 형성하고, 절연막(14) 위에, 후에 산화물 반도체막(17)이 되는 산화물 반도체막(16)을 형성한다.
절연막(14)은 스퍼터링법, CVD법, 진공 증착법, 펄스 레이저 퇴적(PLD)법, 열 CVD법 등으로 형성한다.
절연막(14)으로서 산화 실리콘막, 산화 질화 실리콘막, 또는 질화 산화 실리콘막을 형성하는 경우, 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 이용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실란, 다이실란, 트라이실란, 불화 실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
절연막(14)으로서 산화 갈륨막을 형성하는 경우, MOCVD(Metal Organic Chemical Vapor Deposition)법을 이용하여 형성할 수 있다.
또한, 절연막(14)으로서, MOCVD법이나 ALD법 등의 열 CVD법을 이용하고, 산화 하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕시드 용액, 대표적으로는 테트라키스디메틸아미드 하프늄(TDMAH))을 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2 종류의 가스를 이용한다. 또한, 테트라키스디메틸아미드 하프늄의 화학식은 Hf[N(CH3)2]4이다. 또한, 다른 재료액으로서는, 테트라키스(에틸메틸아미드)하프늄 등이 있다.
또한, 절연막(14)으로서, MOCVD법이나 ALD법 등의 열 CVD법을 이용하여, 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물을 포함하는 액체(트리메틸알루미늄(TMA) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2 종류의 가스를 이용한다. 또한, 트리메틸알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료액으로서는, 트리스(디메틸아미드)알루미늄, 트리이소부틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트) 등이 있다.
또한, 절연막(14)으로서, MOCVD법이나 ALD법 등의 열 CVD법을 이용하여, 산화 실리콘막을 형성하는 경우에는, 헥사클로로디실란을 피성막면에 흡착시켜, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(O2, 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
산화물 반도체막(16)은 스퍼터링법, 펄스 레이저 퇴적법, 레이저 어블레이션법(laser ablation method), 열 CVD법 등을 이용하여 형성할 수 있다.
스퍼터링법으로 산화물 반도체막(16)을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 이용할 수 있다.
스퍼터링 가스는 희가스(대표적으로는 아르곤), 산소 가스, 희가스 및 산소의 혼합 가스를 적절히 이용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대하여 산소의 가스비를 높이는 것이 바람직하다.
또한, 타겟은 형성하는 산화물 반도체막(16)의 조성에 맞추어, 적절히 선택하면 좋다.
또한, 산화물 반도체막(16)은 기판을 가열하면서 형성하는 것이 바람직하다. 기판 온도를 120℃ 이상 600℃ 미만, 바람직하게는 150℃ 이상 450℃ 미만, 바람직하게는 150℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만으로 하면서 산화물 반도체막(16)을 형성함으로써, 산화물 반도체막(16)은 복수의 결정부가 포함되는 CAAC-OS막이 되기 때문에 바람직하다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막(16)을 얻기 위해서는, 체임버 내를 고진공 배기할 뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스로서 이용하는 산소 가스나 아르곤 가스는 노점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하, 보다 바람직하게는 -120℃ 이하까지 고순도화한 가스를 이용함으로써 산화물 반도체막(16)에 수분 등이 들어가는 것을 가능한 한 막을 수 있다.
ALD를 이용하는 성막 장치에 의해 산화물 반도체막, 예를 들면 InGaZnOX(X＞0)막을 형성하는 경우에는, In(CH3)3 가스와 O3 가스를 순차로 반복 도입하여 InO2층을 형성하고, 그 후, Ga(CH3)3 가스와 O3 가스를 동시에 도입하여 GaO층을 형성하고, 또한, 그 후 Zn(CH3)2와 O3 가스를 동시에 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 또한, 이러한 가스를 혼합하여 InGaO2층이나 InZnO2층, GaInO층, ZnInO층, GaZnO층 등의 혼합 화합물층을 형성해도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 이용해도 좋지만, H를 포함하지 않는 O3 가스를 이용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 이용해도 좋다. 또한, Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 이용해도 좋다. 또한, Zn(CH3)2 가스를 이용해도 좋다.
여기에서는, In-Ga-Zn 산화물 타겟(In：Ga：Zn = 3：1：2)을 이용한 스퍼터링법에 의해, 산화물 반도체막(16)으로서 두께 35 nm의 In-Ga-Zn 산화물막을 형성한다. 또한, 기판 온도를 170℃, 50 vol%의 산소를 포함하는 아르곤 가스를 스퍼터링 가스로서 이용한다.
다음에, 산화물 반도체막(16) 위에, 제 2 포토마스크를 이용한 포토리소그래피 공정에 의해 마스크를 형성한 후, 상기 마스크를 이용하여 산화물 반도체막(16)의 일부를 에칭함으로써, 소자 분리된 산화물 반도체막(17)을 형성한다. 이 후, 마스크를 제거한다(도 6의 (D) 참조).
산화물 반도체막(16)의 일부를 에칭하는 방법으로서는, 습식 에칭법, 건식 에칭법 등이 있고, 이들 중 하나 또는 양쪽 모두를 이용할 수 있다.
여기에서는, 포토리소그래피 공정에 의해 마스크를 형성하고, 상기 마스크를 이용하여 산화물 반도체막(16)을 습식 에칭하여, 산화물 반도체막(17)을 형성한다.
이 후, 350℃보다 높고 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하의 가열 처리를 행한다. 이 결과, 투과 전자 회절 측정 장치를 이용하여, 일차원적으로 300 nm의 범위에서 관찰 개소를 변화시켰을 때, CAAC화율이 70% 이상 100% 미만, 바람직하게는 80% 이상 100% 미만, 바람직하게는 90% 이상 100% 미만, 보다 바람직하게는 95% 이상 98% 이하인 산화물 반도체막(17)을 얻을 수 있다. 또한, 수소, 물 등의 함유량이 저감된 산화물 반도체막(17)을 얻을 수 있다. 즉, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 형성할 수 있다.
또한, 상기 가열 처리는 산화물 반도체막(16)을 형성한 후, 제 2 포토마스크를 이용한 포토리소그래피 공정의 전에 행하여도 좋다.
다음에, 도 7의 (A)에 도시하는 바와 같이, 후에 한쌍의 전극(19, 20)이 되는 도전막(18)을 형성한다.
도전막(18)은 스퍼터링법, 진공 증착법, 펄스 레이저 퇴적(PLD)법, 열 CVD법 등으로 형성한다.
여기에서는, 두께 50 nm의 텅스텐막 및 두께 300 nm의 구리막을 순차로 스퍼터링법에 의해 적층하여, 도전막(18)을 형성한다.
다음에, 도전막(18) 위에 제 3 포토마스크를 이용한 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 이 마스크를 이용하여 도전막(18)을 에칭하여, 한쌍의 전극(19, 20)을 형성한다. 이 후, 마스크를 제거한다(도 7의 (B) 참조).
여기에서는, 도전막(18) 위에 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 상기 마스크를 이용하여 텅스텐막 및 구리막을 건식 에칭하여, 한쌍의 전극(19, 20)을 형성한다. 또한, 처음에 습식 에칭법을 이용하여 구리막을 에칭하고, 다음에 SF6을 이용한 건식 에칭법에 의해, 텅스텐막을 에칭함으로써, 이 에칭에서, 구리막의 표면에 불화물이 형성된다. 이 불화물에 의해, 구리막으로부터의 구리 원소의 확산이 저감되어, 산화물 반도체막(17)에서의 구리 농도를 저감시킬 수 있다.
다음에, 도 8의 (A)에 도시하는 바와 같이, 산화물 반도체막(17) 및 한쌍의 전극(19, 20) 위에, 후에 산화물 절연막(23)이 되는 산화물 절연막(22), 및 후에 산화물 절연막(25)이 되는 산화물 절연막(24)을 형성한다.
또한, 산화물 절연막(22)을 형성한 후, 대기에 노출시키지 않고, 연속적으로 산화물 절연막(24)을 형성하는 것이 바람직하다. 산화물 절연막(22)을 형성한 후, 대기 개방하지 않고, 원료 가스의 유량, 압력, 고주파 전력 및 기판 온도 중 하나 이상을 조정하여, 산화물 절연막(24)을 연속적으로 형성함으로써, 산화물 절연막(22) 및 산화물 절연막(24)에서의 계면의 대기 성분에 유래한 불순물 농도를 저감시킬 수 있고, 동시에, 산화물 절연막(24)에 포함되는 산소를 산화물 반도체막(17)으로 이동시키는 것이 가능하고, 산화물 반도체막(17)의 산소 결손량을 저감시킬 수 있다.
산화물 절연막(22)으로서는, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 280℃ 이상 400℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 20 Pa 이상 250 Pa 이하, 더욱 바람직하게는 100 Pa 이상 250 Pa 이하로 하고, 처리실 내에 제공되는 전극에 고주파 전력을 공급하는 조건에 의해, 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
산화물 절연막(22)의 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 이용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실란, 디실란, 트리실란, 불화 실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
상기 조건을 이용함으로써, 산화물 절연막(22)으로서 산소를 투과하는 산화물 절연막을 형성할 수 있다. 또한, 산화물 절연막(22)을 형성함으로써, 후에 형성하는 산화물 절연막(25)의 형성 공정에서, 산화물 반도체막(17)에 대한 대미지의 저감이 가능하다.
또한, 산화물 절연막(22)은 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 280℃ 이상 400℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 20 Pa 이상 250 Pa 이하로 하고, 처리실 내에 제공되는 전극에 고주파 전력을 공급하는 조건에 의해, 산화물 절연막(22)으로서 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
상기 성막 조건에서, 기판 온도를 상기 온도로 함으로써, 실리콘 및 산소의 결합력이 강하게 된다. 이 결과, 산화물 절연막(22)으로서 산소가 투과하여, 치밀하고, 또한 단단한 산화물 절연막, 대표적으로는, 25℃에서 0.5 중량%의 불화 수소산을 이용한 경우의 에칭 속도가 10 nm/분 이하, 바람직하게는 8 nm/분 이하인 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
또한, 가열을 하면서 산화물 절연막(22)을 형성하기 때문에, 산화물 반도체막(17)에 수소, 물 등이 포함되는 경우, 상기 공정에서 산화물 반도체막(17)에 포함되는 수소, 물 등을 이탈시킬 수 있다. 산화물 반도체막(17)에 포함되는 수소는 플라즈마 내에서 발생한 산소 라디칼과 결합하여 물이 된다. 산화물 절연막(22)의 성막 공정에서 기판이 가열되어 있기 때문에, 산소 및 수소의 결합에 의해 생성된 물은 산화물 반도체막(17)으로부터 이탈한다. 즉, 플라즈마 CVD법에 따라 산화물 절연막(22)을 형성함으로써, 산화물 반도체막(17)에 포함되는 물 및 수소의 함유량을 저감시킬 수 있다.
또한, 산화물 절연막(22)을 형성하는 공정에서 가열하기 때문에, 산화물 반도체막(17)이 노출된 상태에서의 가열 시간이 적고, 가열 처리에 의한 산화물 반도체막으로부터의 산소의 이탈량을 저감시킬 수 있다. 즉, 산화물 반도체막(17) 내에 포함되는 산소 결손량을 저감시킬 수 있다.
또한, 처리실의 압력을 100 Pa 이상 250 Pa 이하로 함으로써, 산화물 절연막(22)을 성막할 때에, 산화물 반도체막(17)에 대한 대미지를 저감시키는 것이 가능하고, 산화물 반도체막(17)에 포함되는 산소 결손량을 저감시킬 수 있다. 특히, 산화물 절연막(22) 또는 후에 형성되는 산화물 절연막(24)의 성막 온도를 높게, 대표적으로는 220℃보다 높은 온도로 함으로써, 산화물 반도체막(17)에 포함되는 산소의 일부가 이탈하여, 산소 결손이 형성되기 쉽다. 또한, 트랜지스터의 신뢰성을 높이기 위해, 후에 형성하는 산화물 절연막(24)의 결함량을 저감시키기 위한 성막 조건을 이용하면, 산소 이탈량이 저감되기 쉽다. 이 결과, 산화물 반도체막(17)의 산소 결손을 저감시키는 것이 곤란한 경우가 있다. 그러나, 처리실의 압력을 100 Pa 이상 250 Pa 이하로 하고, 산화물 절연막(22)의 성막 시의 산화물 반도체막(17)에 대한 대미지를 저감시킴으로써, 산화물 절연막(24)으로부터의 산소의 이탈량이 적을 때에도 산화물 반도체막(17) 내의 산소 결손을 저감시키는 것이 가능하다.
또한, 실리콘을 포함하는 퇴적성 기체에 대한 산화성 기체량을 100배 이상으로 함으로써, 산화물 절연막(22)에 포함되는 수소 함유량을 저감시키는 것이 가능하다. 이 결과, 산화물 반도체막(17)에 혼입되는 수소량을 저감시킬 수 있기 때문에, 트랜지스터의 문턱 전압의 마이너스 시프트를 억제할 수 있다.
여기에서는, 산화물 절연막(22)으로서 유량 30 sccm의 실란 및 유량 4000 sccm의 일산화 이질소를 원료 가스로 하고, 처리실의 압력을 200 Pa, 기판 온도를 220℃로 하고, 27.12 MHz의 고주파 전원을 이용하여 150 W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해, 두께 50 nm의 산화 질화 실리콘막을 형성한다. 상기 조건에 의해, 산소가 투과하는 산화 질화 실리콘막을 형성할 수 있다.
산화물 절연막(24)으로서는, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 280℃ 이하, 더욱 바람직하게는 200℃ 이상 240℃ 이하 로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 100 Pa 이상 250 Pa 이하, 더욱 바람직하게는 100 Pa 이상 200 Pa 이하로 하고, 처리실 내에 제공되는 전극에 0.17 W/cm2 이상 0.5 W/cm2 이하, 더욱 바람직하게는 0.25 W/cm2 이상 0.35 W/cm2 이하의 고주파 전력을 공급하는 조건에 의해, 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다.
산화물 절연막(24)의 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 이용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실란, 디실란, 트리실란, 불화 실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
산화물 절연막(24)의 성막 조건으로서, 상기 압력의 반응실에서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 내에서 원료 가스의 분해 효율이 높아지고, 산소 라디칼이 증가되어, 원료 가스의 산화가 진행되기 때문에, 산화물 절연막(24) 내에서의 산소 함유량이 화학량론적 조성보다 많아진다. 한편, 기판 온도가 상기 온도로 형성된 막에서는 실리콘과 산소의 결합력이 약하기 때문에, 후의 공정의 가열 처리에 의해 막 내의 산소의 일부가 이탈한다. 이 결과, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하고, 가열에 의해 산소의 일부가 이탈되는 산화물 절연막을 형성할 수 있다. 또한, 산화물 반도체막(17) 위에 산화물 절연막(22)이 제공되어 있다. 따라서, 산화물 절연막(24)의 형성 공정에서, 산화물 절연막(22)이 산화물 반도체막(17)의 보호막이 된다. 이 결과, 산화물 반도체막(17)에 대한 대미지를 저감시키면서, 파워 밀도가 높은 고주파 전력을 이용하여 산화물 절연막(24)을 형성할 수 있다.
여기에서는, 산화물 절연막(24)으로서 유량 200 sccm의 실란 및 유량 4000 sccm의 일산화 이질소를 원료 가스로 하고, 반응실의 압력을 200 Pa, 기판 온도를 220℃로 하고, 27.12 MHz의 고주파 전원을 이용하여 1500 W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해, 두께 400 nm의 산화 질화 실리콘막을 형성한다. 또한, 플라즈마 CVD 장치는 전극 면적이 6000 cm2인 평행 평판형의 플라즈마 CVD 장치이며, 공급한 전력을 단위 면적당의 전력(전력 밀도)으로 환산하면 0.25 W/cm2이다.
다음에, 가열 처리를 행한다. 이 가열 처리의 온도는, 대표적으로는, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다.
이 가열 처리는, 전기로, RTA 장치 등을 이용할 수 있다. RTA 장치를 이용함으로써, 단시간에 한정하여, 기판의 변형점 이상의 온도로 열처리를 행할 수 있다. 따라서, 가열 처리 시간을 단축할 수 있다.
가열 처리는, 질소, 산소, 초건조 공기(물의 함유량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다.
상기 가열 처리에 의해, 산화물 절연막(24)에 포함되는 산소의 일부를 산화물 반도체막(17)으로 이동시켜, 산화물 반도체막(17)에 포함되는 산소 결손량을 더욱 저감할 수 있다.
또한, 산화물 절연막(22) 및 산화물 절연막(24)에 물, 수소 등이 포함되는 경우, 물, 수소 등을 차단하는 기능을 갖는 질화물 절연막(26)을 형성한 후에 가열 처리를 행하면 산화물 절연막(22) 및 산화물 절연막(24)에 포함되는 물, 수소 등이, 산화물 반도체막(17)으로 이동하여, 산화물 반도체막(17)에 결함이 생기게 된다. 그러나, 상기 가열 처리를 질화물 절연막(26)의 형성 전에 행하는 것에 의해, 산화물 절연막(22) 및 산화물 절연막(24)에 포함되는 물, 수소 등을 이탈시키는 것이 가능하고, 트랜지스터(10)의 전기 특성의 편차를 저감시킴과 동시에, 문턱 전압의 변동을 억제할 수 있다.
또한, 가열하면서 산화물 절연막(24)을, 산화물 절연막(22) 위에 형성함으로써, 산화물 반도체막(17)으로 산소를 이동시켜, 산화물 반도체막(17)에 포함되는 산소 결손을 저감시키는 것이 가능하기 때문에, 상기 가열 처리를 행하지 않아도 좋다.
여기에서는, 질소 및 산소로 350℃, 1시간의 가열 처리를 행한다.
또한, 한쌍의 전극(19, 20)을 형성할 때, 도전막의 에칭에 의해, 산화물 반도체막(17)은 대미지를 받아 산화물 반도체막(17)의 백 채널(산화물 반도체막(17)에서, 게이트 전극(13)과 대향하는 면과 반대측의 면)측에 산소 결손이 생긴다. 그러나, 산화물 절연막(24)에 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 적용함으로써, 가열 처리에 의해 상기 백 채널 측에 생긴 산소 결손을 저감시킬 수 있다. 이것에 의해 트랜지스터(10)의 신뢰성을 향상시킬 수 있다.
다음에, 스퍼터링법, CVD법, 열 CVD법, 진공 증착법, 펄스 레이저 퇴적(PLD)법 등에 의해, 후에 질화물 절연막(27)이 되는 질화물 절연막(26)을 형성한다.
또한, 질화물 절연막(26)을 플라즈마 CVD법으로 형성하는 경우, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 300℃ 이상 400℃ 이하, 더욱 바람직하게는 320℃ 이상 370℃ 이하로 함으로써, 치밀한 질화물 절연막을 형성할 수 있기 때문에 바람직하다.
질화물 절연막(26)으로서 플라즈마 CVD법에 의해 질화 실리콘막을 형성하는 경우, 실리콘을 포함하는 퇴적성 기체, 질소, 및 암모니아를 원료 가스로서 이용하는 것이 바람직하다. 원료 가스로서 질소와 비교하여 소량의 암모니아를 이용함으로써, 플라즈마 내에서 암모니아가 해리되어, 활성종이 발생한다. 상기 활성종이 실리콘을 포함하는 퇴적성 기체에 포함되는 실리콘 및 수소의 결합, 및 질소의 삼중 결합을 절단한다. 이 결과, 실리콘 및 질소의 결합이 촉진되어, 실리콘 및 수소의 결합이 적고, 결함이 적고, 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 원료 가스에서, 질소에 대한 암모니아의 양이 많으면 실리콘을 포함하는 퇴적성 기체 및 질소 각각의 분해가 진행되지 않고, 실리콘 및 수소 결합이 잔존하게 되어, 결함이 증대되고, 또한 엉성한 질화 실리콘막이 형성되게 된다. 따라서, 원료 가스에서, 암모니아에 대한 질소의 유량비를 5 이상 50 이하, 바람직하게는 10 이상 50 이하로 하는 것이 바람직하다.
여기에서는, 플라즈마 CVD 장치의 반응실에, 유량 50 sccm의 실란, 유량 5000 sccm의 질소, 및 유량 100 sccm의 암모니아를 원료 가스로 하고, 처리실의 압력을 100 Pa, 기판 온도를 350℃로 하고, 27.12 MHz의 고주파 전원을 이용하여 1000 W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해, 질화물 절연막(26)으로서 두께 50 nm의 질화 실리콘막을 형성한다. 또한, 플라즈마 CVD 장치는 전극 면적이 6000 cm2인 평행 평판형의 플라즈마 CVD 장치이며, 공급한 전력을 단위 면적당의 전력(전력 밀도)으로 환산하면 1.7×10-1 W/cm2이다.
이상의 공정에 의해, 산화물 절연막(22), 산화물 절연막(24), 및 질화물 절연막(26)을 형성할 수 있다.
다음에, 가열 처리를 행하여도 좋다. 이 가열 처리의 온도는, 대표적으로는, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다.
다음에, 질화물 절연막(26) 위에 제 4 포토마스크를 이용한 포토리소그래피 공정에 의해 마스크를 형성한 후, 이 마스크를 이용하여, 산화물 절연막(22), 산화물 절연막(24), 및 질화물 절연막(26)의 각각 일부를 에칭하여, 산화물 절연막(23), 산화물 절연막(25), 및 질화물 절연막(27)을 형성한다. 또한, 산화물 절연막(23), 산화물 절연막(25), 및 질화물 절연막(27)은 도 8의 (B)의 A-B에 나타낸 바와 같이, 개구부(41)를 갖는다.
다음에, 도 8의 (B)에 도시하는 바와 같이, 후에 전극(32)이 되는 도전막(30)을 형성한다.
도전막(30)은 스퍼터링법, CVD법, 증착법 등에 의해 형성한다.
여기에서는, 스퍼터링법에 의해 도전막(30)으로서 두께 100 nm의 ITO막을 형성한다.
다음에, 도전막(30) 위에 제 5 포토마스크를 이용한 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 이 마스크를 이용하여 도전막(30)의 일부를 에칭하여, 전극(32)을 형성한다. 이 후, 마스크를 제거한다.
이상의 공정에 의해, 트랜지스터(10)를 제작할 수 있다. 트랜지스터(10)는 CAAC화율이 높은 산화물 반도체막을 갖기 때문에, 전기 특성이 우수하다. 또한, 신뢰성이 높다.
＜변형예 1＞
트랜지스터(10)의 제작 방법에서, 한쌍의 전극(19, 20) 및 산화물 반도체막(17)을 하프톤 마스크(또는, 그레이톤 마스크, 위상차 마스크 등)를 이용하여 형성하는 것에 의해, 마스크수 및 프로세스 공정수를 줄일 수 있다. 이 경우, 산화물 반도체막(17)을 형성하기 위한 레지스트 마스크를 애싱하는 것 등에 의해, 한쌍의 전극(19, 20)을 형성하기 위한 레지스트 마스크를 형성한다. 따라서, 한쌍의 전극(19, 20) 아래에는 반드시 산화물 반도체막(17)이 제공된다. 도 1에 도시하는 트랜지스터(10)를, 하프톤을 이용하여 제작한 트랜지스터의 평면도를 도 38의 (A)에 나타내고, 단면도를 도 38의 (B) 및 도 38의 (C)에 나타낸다. 또한, 다른 실시형태에서도, 하프톤을 이용하여, 산화물 반도체막 및 한쌍의 전극을 제작하는 것이 가능하다.
＜변형예 2＞
트랜지스터(10)의 제작 방법에 있어서, 산화물 반도체막(17)과 한쌍의 전극(19, 20)과의 사이에 절연막(29)이 있어도 좋다. 이 경우는, 도 39에 도시하는 바와 같이, 개구부(44), 개구부(45)에서, 산화물 반도체막(17)과 한쌍의 전극(19, 20)이 접속된다. 절연막(29)은 게이트 절연막(15), 산화물 절연막(25), 질화물 절연막(27) 중 어느 하나와 같은 재료를 이용하여 형성할 수 있다. 또한, 절연막(29)은 산화물 반도체막(17)의 채널 영역의 위에만 제공되어 있어도 좋다.
＜변형예 3＞
본 실시형태의 트랜지스터(10)에서, 산화물 반도체막(17) 및 한쌍의 전극(19, 20)과 다른 형태에 대하여 설명한다. 또한, 다른 트랜지스터에 적절히 본 실시형태를 적용할 수 있다.
트랜지스터에 제공되는 한쌍의 전극(19, 20)으로서, 텅스텐, 티탄, 알루미늄, 구리, 몰리브덴, 크롬, 또는 탄탈 단체 혹은 합금 등의 산소와 결합하기 쉬운 도전 재료를 이용할 수 있다. 이 결과, 산화물 반도체막(17)에 포함되는 산소와 한쌍의 전극(19, 20)에 포함되는 도전 재료가 결합되어, 산화물 반도체막(17)에서, 산소 결손 영역이 형성된다. 또한, 산화물 반도체막(17)에 한쌍의 전극(19, 20)을 형성하는 도전 재료의 구성 원소의 일부가 혼입되는 경우도 있다. 이 결과, 산화물 반도체막(17)에서, 한쌍의 전극(19, 20)과 접촉하는 영역 근방에 저저항 영역이 형성된다. 저저항 영역은 한쌍의 전극(19, 20)에 접촉하고, 또한 게이트 절연막(15)과 한쌍의 전극(19, 20) 사이에 형성된다. 저저항 영역은 도전성이 높기 때문에, 산화물 반도체막(17)과 한쌍의 전극(19, 20)과의 접촉 저항을 저감시키는 것이 가능하고, 트랜지스터의 온 전류를 증대시키는 것이 가능하다.
또한, 저저항 영역(21a, 21b)의 단부(端部)는 한쌍의 전극(19, 20)의 단부와 대략 일치해도 좋다. 또는, 한쌍의 전극(19, 20)의 단부보다 내측에 저저항 영역의 단부가 위치해도 좋다. 산화물 반도체막(17)에 있어서, 저저항 영역이 형성되는 경우, 채널 길이는 산화물 반도체막(17)과 게이트 절연막(28)의 계면에서의 저저항 영역 사이의 거리가 된다.
또한, 한쌍의 전극(19, 20)을, 상기 산소와 결합하기 쉬운 도전 재료와, 질화 티탄, 질화 탄탈, 루테늄 등의 산소와 결합하기 어려운 도전 재료와의 적층 구조로 해도 좋다. 이러한 적층 구조로 함으로써, 한쌍의 전극(19, 20)과 산화물 절연막(23)과의 계면에서, 한쌍의 전극(19, 20)의 산화를 막는 것이 가능하고, 한쌍의 전극(19, 20)의 고저항화를 억제하는 것이 가능하다.
＜성막 모델＞
이하에서는, CAAC-OS막 및 nc-OS막의 성막 모델의 일례에 대하여 설명한다.
도 46의 (A)는 스퍼터링법에 의해 CAAC-OS막이 성막되는 양태를 나타낸 성막실 내의 모식도이다.
타겟(5130)은 백킹 플레이트(backing plate)에 접착되어 있다. 백킹 플레이트를 통하여 타겟(5130)과 서로 마주 보는 위치에는 복수의 마그넷이 배치된다. 상기 복수의 마그넷에 의해 자장(磁場)이 발생된다. 마그넷의 자장을 이용하여 성막 속도를 높이는 스퍼터링법은 마그네트론 스퍼터링법이라고 불린다.
타겟(5130)은 다결정 구조를 갖고, 적어도 하나의 결정립에는 벽개면(劈開面)이 포함된다.
일례로서 In-Ga-Zn 산화물을 갖는 타겟(5130)의 벽개면에 대하여 설명한다. 도 47의 (A)에 타겟(5130)에 포함되는 InGaZnO4의 결정의 구조를 나타낸다. 또한, 도 47의 (A)는 c축을 위를 향하게 하고, b축에 평행한 방향으로부터 InGaZnO4의 결정을 관찰한 경우의 구조이다.
도 47의 (A)로부터, 근접한 2개의 Ga-Zn-O층에서, 각각의 층에서의 산소 원자들이 근거리에 배치되어 있는 것을 알 수 있다. 그리고, 산소 원자가 마이너스의 전하를 가짐으로써, 근접한 2개의 Ga-Zn-O층은 서로 반발한다. 그 결과, InGaZnO4의 결정은 근접한 2개의 Ga-Zn-O층의 사이에 벽개면을 갖는다.
기판(5120)은 타겟(5130)과 서로 마주 보도록 배치되어 있고, 그 거리 d(타겟-기판간 거리(T-S간 거리)라고도 함)는 0.01 m 이상 1 m 이하, 바람직하게는 0.02 m 이상 0.5 m 이하로 한다. 성막실 내는 대부분이 성막 가스(예를 들어, 산소, 아르곤, 또는 산소를 5 체적% 이상의 비율로 포함하는 혼합 가스)로 채워지고, 0.01 Pa 이상 100 Pa 이하, 바람직하게는 0.1 Pa 이상 10 Pa 이하로 제어된다. 여기서, 타겟(5130)에 일정값 이상의 전압을 인가함으로써, 방전이 시작되고, 플라즈마가 확인된다. 또한, 타겟(5130)의 근방에는 자장에 의해, 고밀도 플라즈마 영역이 형성된다. 고밀도 플라즈마 영역에서는 성막 가스가 이온화됨으로써 이온(5101)이 생긴다. 이온(5101)은 예를 들어, 산소의 양이온(O＋)이나 아르곤의 양이온(Ar＋) 등이다.
이온(5101)은 전계에 의해 타겟(5130)측으로 가속되고, 이윽고 타겟(5130)과 충돌한다. 이때, 벽개면으로부터 평판 형상 또는 펠릿 형상의 스퍼터 입자인 펠릿(5100a) 및 펠릿(5100b)이 박리되어, 스퍼터된다. 또한, 펠릿(5100a) 및 펠릿(5100b)은 이온(5101)의 충돌의 충격에 의해, 구조에 변형이 생기는 경우가 있다.
펠릿(5100a)은 삼각형, 예를 들면 정삼각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터 입자이다. 또한, 펠릿(5100b)은 육각형, 예를 들면 정육각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터 입자이다. 또한, 펠릿(5100a) 및 펠릿(5100b) 등의 평판 형상 또는 펠릿 형상의 스퍼터 입자를 총칭하여 펠릿(5100)이라고 부른다. 펠릿(5100)의 평면의 형상은 삼각형, 육각형으로 한정되지 않고, 예를 들어, 삼각형이 복수개 합쳐진 형상이 되는 경우가 있다. 예를 들어, 삼각형(예를 들어, 정삼각형)이 2개 합쳐진 사각형(예를 들어, 마름모 형태)이 되는 경우도 있다.
펠릿(5100)은 성막 가스의 종류 등에 따라 두께가 결정된다. 이유는 후술하겠지만, 펠릿(5100)의 두께는 균일하게 하는 것이 바람직하다. 또한, 스퍼터 입자는 두께가 없는 펠릿 형상인 것이 두께가 있는 주사위 형상인 것보다 바람직하다. 예를 들어, 펠릿(5100)은 두께를 0.4 nm 이상 1 nm 이하, 바람직하게는 0.6 nm 이상 0.8 nm 이하로 한다. 또한, 예를 들어, 펠릿(5100)은 폭을 1 nm 이상 3 nm 이하, 바람직하게는 1.2 nm 이상 2.5 nm 이하로 한다. 펠릿(5100)은 상술한 도 45 중의 (1)에서 설명한 초기핵에 상당한다. 예를 들어, In-Ga-Zn 산화물을 갖는 타겟(5130)에 이온(5101)을 충돌시키는 경우, 도 47의 (B)에 도시하는 바와 같이, Ga-Zn-O층, In-O층 및 Ga-Zn-O층의 3층을 갖는 펠릿(5100)이 튀어나온다. 또한, 도 47의 (C)는 펠릿(5100)을 c축에 평행한 방향으로부터 관찰한 경우의 구조이다. 따라서, 펠릿(5100)은 2개의 Ga-Zn-O층과, In-O층을 갖는 나노 사이즈의 샌드위치 구조라고 부를 수도 있다.
펠릿(5100)은 플라즈마를 통과할 때에 전하를 받음으로써, 측면이 마이너스 또는 플러스로 대전하는 경우가 있다. 펠릿(5100)은 측면에 산소 원자를 갖고, 상기 산소 원자가 마이너스로 대전할 가능성이 있다. 이와 같이, 측면이 같은 극성의 전하를 띠는 것에 의해, 전하들간의 반발이 일어나, 평판 형상의 형상을 유지하는 것이 가능하게 된다. 또한, CAAC-OS막이 In-Ga-Zn 산화물인 경우, 인듐 원자와 결합한 산소 원자가 마이너스로 대전할 가능성이 있다. 또는, 인듐 원자, 갈륨 원자, 또는 아연 원자와 결합한 산소 원자가 마이너스로 대전할 가능성이 있다. 또한, 펠릿(5100)은 플라즈마를 통과할 때에 인듐 원자, 갈륨 원자, 아연 원자, 및 산소 원자 등과 결합함으로써 성장하는 경우가 있다. 상술한 도 45 중의 (2)와 (1)의 크기의 차이가 플라즈마 내에서의 성장분에 상당한다. 여기서, 기판(5120)이 실온 정도인 경우, 펠릿(5100)이 더 이상 성장하지 않기 때문에 nc-OS막이 된다(도 46의 (B) 참조). 성막 가능한 온도가 실온 정도이기 때문에, 기판(5120)이 대면적인 경우에도 nc-OS막의 성막은 가능하다. 또한, 펠릿(5100)을 플라즈마 내에서 성장시키기 위해서는, 스퍼터링법에서의 성막 전력을 높게 하는 것이 효과적이다. 성막 전력을 높게 함으로써, 펠릿(5100)의 구조를 안정적으로 할 수 있다.
도 46의 (A) 및 도 46의 (B)에 도시하는 바와 같이, 예를 들어, 펠릿(5100)은 플라즈마 내를 연과 같이 날아올라, 기판(5120) 위까지 떠 간다. 펠릿(5100)은 전하를 띠고 있기 때문에, 다른 펠릿(5100)이 이미 퇴적된 영역이 가까워지면 척력(斥力)이 생긴다. 여기서, 기판(5120)의 상면에서는 기판(5120)의 상면에 평행한 방향의 자장(수평 자장이라고도 함)이 발생된다. 또한, 기판(5120) 및 타겟(5130) 사이에는 전위차가 부여되기 때문에, 기판(5120)으로부터 타겟(5130)을 향하여 전류가 흐른다. 따라서, 펠릿(5100)은 기판(5120)의 상면에서 자장 및 전류의 작용에 의해, 힘(로런츠력(Lorentz force))을 받는다. 이것은, 플레밍의 왼손의 법칙에 의해 이해할 수 있다.
펠릿(5100)은 원자 하나와 비교하면 질량이 크다. 따라서, 기판(5120)의 상면을 이동하기 위해서는 어떠한 힘을 외부로부터 인가하는 것이 중요하게 된다. 그 힘 중 하나가 자장 및 전류의 작용으로 생기는 힘일 가능성이 있다. 또한, 펠릿(5100)에 인가하는 힘을 크게 하기 위해서는, 기판(5120)의 상면에서 기판(5120)의 상면에 평행한 방향의 자장이 10G 이상, 바람직하게는 20G 이상, 더욱 바람직하게는 30G 이상, 보다 바람직하게는 50G 이상이 되는 영역을 형성하면 좋다. 또는, 기판(5120)의 상면에서 기판(5120)의 상면에 평행한 방향의 자장이 기판(5120)의 상면에 수직인 방향의 자장의 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상, 보다 바람직하게는 5배 이상이 되는 영역을 형성하면 좋다.
이때, 마그넷 유닛과 기판(5120)이 상대적으로 이동하는 것, 또는 회전하는 것에 의해, 기판(5120)의 상면에서의 수평 자장의 방향은 계속하여 변화한다. 따라서, 기판(5120)의 상면에서 펠릿(5100)은 다양한 방향에의 힘을 받아 다양한 방향으로 이동할 수 있다.
또한, 도 46의 (A)에 도시하는 바와 같이 기판(5120)이 가열되어 있는 경우, 펠릿(5100)과 기판(5120)과의 사이에 마찰 등에 의한 저항이 작은 상태로 되어 있다. 그 결과, 펠릿(5100)은 기판(5120)의 상면을 활공하듯이 이동한다. 펠릿(5100)의 이동은 평판면을 기판(5120)을 향한 상태로 일어난다. 그 후, 이미 퇴적되어 있는 다른 펠릿(5100)의 측면까지 도달하면, 측면들이 결합한다. 이때, 펠릿(5100)의 측면에 있는 산소 원자가 이탈한다. 이탈한 산소 원자에 의해, CAAC-OS막 내의 산소 결손이 메워지는 경우가 있기 때문에, 결함 준위 밀도가 낮은 CAAC-OS막이 된다. 또한, 기판(5120)의 상면의 온도는 예를 들어, 100℃ 이상 500℃ 미만, 150℃ 이상 450℃ 미만, 또는 170℃ 이상 400℃ 미만으로 하면 좋다. 즉, 기판(5120)이 대면적인 경우에도 CAAC-OS막의 성막은 가능하다.
또한, 펠릿(5100)이 기판(5120) 위에서 가열됨으로써, 원자가 재배열하여, 이온(5101)의 충돌로 생긴 구조의 변형이 완화된다. 변형이 완화된 펠릿(5100)은 거의 단결정이 된다. 펠릿(5100)이 거의 단결정이 됨으로써, 펠릿(5100)들이 결합한 후에 가열되었다고 해도, 펠릿(5100) 자체의 신축은 거의 일어날 수 없다. 따라서, 펠릿(5100)간의 간극이 넓어짐으로써 결정립계 등의 결함을 형성하여, 크레바스화하는 일이 없다.
또한, CAAC-OS막은 단결정 산화물 반도체가 한 장의 판(板)과 같이 되어 있는 것이 아니라, 펠릿(5100)(나노 결정)의 집합체가 벽돌 또는 블록이 쌓인 듯한 배열을 하고 있다. 또한, 그 사이에는 결정립계를 갖지 않는다. 따라서, 성막 시의 가열, 성막 후의 가열 또는 휨 등으로 인하여, CAAC-OS막에 축소 등의 변형이 생긴 경우에도, 국부 응력을 완화하거나, 또는 변형을 풀어주는 것이 가능하다. 따라서, 가요성을 갖는 반도체 장치에 적합한 구조이다. 또한, nc-OS는 펠릿(5100)(나노 결정)이 무질서하게 쌓인 듯한 배열이 된다.
타겟을 이온으로 스퍼터했을 때에, 펠릿뿐만 아니라, 산화 아연 등이 튀어나오는 경우가 있다. 산화 아연은 펠릿보다 경량이기 때문에, 먼저 기판(5120)의 상면에 도달한다. 그리고, 0.1 nm 이상 10 nm 이하, 0.2 nm 이상 5 nm 이하, 또는 0.5 nm 이상 2 nm 이하의 산화 아연층(5102)을 형성한다. 도 48에 단면 모식도를 나타낸다.
도 48의 (A)에 도시하는 바와 같이, 산화 아연층(5102) 위에는 펠릿(5105a)과 펠릿(5105b)이 퇴적된다. 여기서, 펠릿(5105a)과 펠릿(5105b)은 서로 측면이 접촉하도록 배치되어 있다. 또한, 펠릿(5105c)은 펠릿(5105b) 위에 퇴적된 후, 펠릿(5105b) 위를 미끄러지듯이 이동한다. 또한, 펠릿(5105a)의 다른 측면에서, 산화 아연과 함께 타겟으로부터 튀어나온 복수의 입자(5103)가 기판(5120)의 가열에 의해 결정화되어, 영역(5105a1)을 형성한다. 또한, 복수의 입자(5103)는 산소, 아연, 인듐, 및 갈륨 등을 포함할 가능성이 있다.
그리고, 도 48의 (B)에 도시하는 바와 같이, 영역(5105a1)은 펠릿(5105a)과 동화되어, 펠릿(5105a2)이 된다. 또한, 펠릿(5105c)은 그 측면이 펠릿(5105b)의 다른 측면과 접촉하도록 배치된다.
다음에, 도 48의 (C)에 도시하는 바와 같이, 펠릿(5105d)이 펠릿(5105a2) 위 및 펠릿(5105b) 위에 퇴적된 후, 펠릿(5105a2) 위 및 펠릿(5105b) 위를 미끄러지듯이 이동한다. 또한, 펠릿(5105c)의 다른 측면을 향하여, 펠릿(5105e)이 산화 아연층(5102) 위를 미끄러지듯이 이동한다.
그리고, 도 48의 (D)에 도시하는 바와 같이, 펠릿(5105d)은 그 측면이 펠릿(5105a2)의 측면과 접촉하도록 배치된다. 또한, 펠릿(5105e)은 그 측면이 펠릿(5105c)의 다른 측면과 접촉하도록 배치된다. 또한, 펠릿(5105d)의 다른 측면에서, 산화 아연과 함께 타겟으로부터 튀어나온 복수의 입자(5103)가 기판(5120)의 가열에 의해 결정화되어, 영역(5105d1)을 형성한다.
이상과 같이, 퇴적된 펠릿들이 접촉되도록 배치하여, 펠릿의 측면에서 성장이 일어남으로써, 기판(5120) 위에 CAAC-OS막이 형성된다. 따라서, CAAC-OS막은 nc-OS막보다 하나 하나의 펠릿이 커진다. 상술한 도 45 중의 (3)과 (2)의 크기의 차이가 퇴적 후의 성장분에 상당한다.
또한, 펠릿(5100)의 간극이 매우 작아짐으로써, 하나의 큰 펠릿이 형성되는 경우가 있다. 큰 펠릿은 단결정 구조를 갖는다. 예를 들어, 큰 펠릿의 크기가 상면에서 볼 때 10 nm 이상 200 nm 이하, 15 nm 이상 100 nm 이하, 또는 20 nm 이상 50 nm 이하가 되는 경우가 있다. 따라서, 트랜지스터의 채널 형성 영역이 큰 펠릿보다 작은 경우, 채널 형성 영역으로서 단결정 구조를 갖는 영역을 이용할 수 있다. 또한, 펠릿이 커짐으로써, 트랜지스터의 채널 형성 영역, 소스 영역 및 드레인 영역으로서 단결정 구조를 갖는 영역을 이용할 수 있는 경우가 있다.
이와 같이, 트랜지스터의 채널 형성 영역 등이 단결정 구조를 갖는 영역에 형성되는 것에 의해, 트랜지스터의 주파수 특성을 높게 할 수 있는 경우가 있다.
이상과 같은 모델에 의해, 펠릿(5100)이 기판(5120) 위에 퇴적해 간다고 생각된다. 따라서, 에피택셜 성장과는 달리, 피형성면이 결정 구조를 갖지 않는 경우에도, CAAC-OS막의 성막이 가능하다는 것을 알 수 있다. 예를 들어, 기판(5120)의 상면(피형성면)의 구조가 비정질 구조(예를 들면 비정질 산화 실리콘)인 경우에도, CAAC-OS막을 형성하는 것은 가능하다.
또한, CAAC-OS막은 피형성면인 기판(5120)의 상면에 요철이 있는 경우에도, 그 형상에 따라 펠릿(5100)이 배열되는 것을 알 수 있다. 예를 들어, 기판(5120)의 상면이 원자 레벨에서 평탄한 경우, 펠릿(5100)은 ab면과 평행한 평면인 평판면을 아래를 향하여 병설한다. 펠릿(5100)의 두께가 균일한 경우, 두께가 균일하고 평탄하며, 높은 결정성을 갖는 층이 형성된다. 그리고, 상기 층이 n단(n은 자연수) 쌓임으로써, CAAC-OS막을 얻을 수 있다.
한편, 기판(5120)의 상면이 요철을 갖는 경우에도, CAAC-OS막은 펠릿(5100)이 요철을 따라 병설한 층이 n단(n은 자연수) 쌓인 구조가 된다. 기판(5120)이 요철을 갖기 때문에, CAAC-OS막은 펠릿(5100) 사이에 간극이 생기기 쉬운 경우가 있다. 단, 펠릿(5100) 사이에 분자간력이 작용하여, 요철이 있어도 펠릿 사이의 간극은 가능한 한 작아지도록 배열된다. 따라서, 요철이 있어도 높은 결정성을 갖는 CAAC-OS막으로 할 수 있다.
따라서, CAAC-OS막은 레이저 결정화가 불필요하고, 대면적의 유리 기판 등에서도 균일한 성막이 가능하다.
이러한 모델에 의해 CAAC-OS막이 성막되기 때문에, 스퍼터 입자가 두께가 없는 펠릿 형상인 것이 바람직하다. 또한, 스퍼터 입자가 두께가 있는 주사위 형상인 경우, 기판(5120) 위를 향하는 면이 일정하게 되지 않고, 두께나 결정의 배향을 균일하게 할 수 없는 경우가 있다.
이상에 설명한 성막 모델에 의해, 비정질 구조를 갖는 피형성면 위에서도, 높은 결정성을 갖는 CAAC-OS막을 얻을 수 있다.
또한, 본 실시형태에 나타내는 구성 및 방법 등은 다른 실시형태에 나타내는 구성 및 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태인 반도체 장치 및 그 제작 방법에 대하여 도면을 참조하여 설명한다. 또한, 본 실시형태에 나타내는 트랜지스터는 실시형태 1에 나타내는 트랜지스터와 비교하여, 산화물 반도체막을 통하여 2개의 게이트 전극을 갖는 점이 다르다.
도 9의 (A) 내지 도 9의 (C)에, 반도체 장치가 갖는 트랜지스터(40)의 상면도 및 단면도를 나타낸다. 도 9의 (A)는 트랜지스터(40)의 상면도이며, 도 9의 (B)는 도 9의 (A)의 일점 쇄선 A-B간의 단면도이며, 도 9의 (C)는 도 9의 (A)의 일점 쇄선 C-D간의 단면도이다. 또한, 도 9의 (A)에서는 명료화를 위해, 기판(11), 게이트 절연막(15), 산화물 절연막(23), 산화물 절연막(25), 질화물 절연막(27) 등을 생략하였다.
도 9의 (B) 및 도 9의 (C)에 도시하는 트랜지스터(40)는 채널 에치형의 트랜지스터이며, 기판(11) 위에 제공되는 게이트 전극(13)과, 기판(11) 및 게이트 전극(13) 위에 형성되는 게이트 절연막(15)과, 게이트 절연막(15)을 통하여 게이트 전극(13)과 중첩되는 산화물 반도체막(17)과, 산화물 반도체막(17)에 접촉하는 한쌍의 전극(19, 20)을 갖는다. 또한, 게이트 절연막(15), 산화물 반도체막(17), 및 한쌍의 전극(19, 20) 위에, 산화물 절연막(23), 산화물 절연막(25), 및 질화물 절연막(27)으로 구성되는 게이트 절연막(28)과, 게이트 절연막(28) 위에 형성되는 게이트 전극(31)을 갖는다. 게이트 전극(31)은 게이트 절연막(15) 및 게이트 절연막(28)에 제공된 개구부(42, 43)에서 게이트 전극(13)과 접속된다. 또한, 한쌍의 전극(19, 20)의 한쪽, 여기에서는 전극(20)에 접속되는 전극(32)이 질화물 절연막(27) 위에 형성된다. 또한, 전극(32)은 화소 전극으로서 기능한다.
본 실시형태에 나타내는 트랜지스터(40)는 채널 폭 방향에서, 게이트 전극(13) 및 게이트 전극(31)의 사이에, 게이트 절연막(15) 및 게이트 절연막(28)을 통하여 산화물 반도체막(17)이 제공되어 있다. 또한, 게이트 전극(31)은 도 9의 (A)에 도시하는 바와 같이, 상면에서 볼 때, 게이트 절연막(28)을 통하여 산화물 반도체막(17)의 단부와 중첩된다. 또한, 채널 길이가 0.5μm 이상 6.5μm 이하, 보다 바람직하게는 1μm보다 크고 2.5μm 이하인 것이 바람직하다.
게이트 절연막(15) 및 게이트 절연막(28)에는 복수의 개구부를 갖는다. 대표적으로는, 도 9의 (B)에 도시하는 바와 같이, 한쌍의 전극(19, 20)의 한쪽이 노출되는 개구부(41)를 갖는다. 또한, 도 9의 (C)에 도시하는 바와 같이, 채널 폭 방향에서 산화물 반도체막(17)을 사이에 개재하는 개구부(42, 43)를 갖는다. 즉, 산화물 반도체막(17)의 측면의 외측에 개구부(42, 43)를 갖는다. 개구부(41)에서, 한쌍의 전극(19, 20)의 한쪽, 여기에서는 전극(20)과 전극(32)이 접속된다. 또한, 개구부(42, 43)에서, 게이트 전극(13) 및 게이트 전극(31)이 접속된다. 즉, 채널 폭 방향에서, 게이트 전극(13) 및 게이트 전극(31)은 게이트 절연막(15) 및 게이트 절연막(28)을 통하여 산화물 반도체막(17)을 둘러싼다. 또한, 채널 폭 방향에서, 게이트 절연막(28)을 통하여 산화물 반도체막(17)의 측면과 개구부(42, 43)에 제공된 게이트 전극(31)이 위치한다.
게이트 전극(13) 및 게이트 전극(31)을 갖고, 게이트 전극(13) 및 게이트 전극(31)을 같은 전위로 하고, 산화물 반도체막(17)의 측면이 게이트 전극(31)과 대향함으로써, 또, 채널 폭 방향에서, 게이트 전극(13) 및 게이트 전극(31)이 게이트 절연막(15) 및 게이트 절연막(28)을 통하여 산화물 반도체막(17)을 둘러쌈으로써, 산화물 반도체막(17)에서 캐리어가 게이트 절연막(15, 28)과 산화물 반도체막(17)과의 계면뿐만 아니라, 산화물 반도체막(17)의 넓은 범위에서 흐르기 때문에, 트랜지스터(40)에서의 캐리어의 이동량이 증가된다. 이 결과, 트랜지스터(40)의 온 전류가 커짐과 동시에, 전계 효과 이동도가 높아져, 대표적으로는 전계 효과 이동도가 10 cm2/V·s 이상, 또는 20 cm2/V·s 이상이 된다. 또한, 여기서의 전계 효과 이동도는 산화물 반도체막의 물성치로서의 이동도의 근사치가 아니라, 트랜지스터의 포화 영역에서의 전류 구동력의 지표이며, 외관상의 전계 효과 이동도이다. 또한, 트랜지스터의 채널 길이(L 길이라고도 함)를 0.5μm 이상 6.5μm 이하, 보다 바람직하게는 1μm보다 크고 2.5μm 이하로 함으로써, 전계 효과 이동도의 증가가 현저하다. 또한, 채널 길이가 0.5μm 이상 6.5μm 이하와 같이 작은 것으로 인하여, 채널 폭도 작게 하는 것이 가능하다. 이 때문에, 게이트 전극(13) 및 게이트 전극(31)의 접속부를 복수 가져도, 트랜지스터의 면적을 축소하는 것이 가능하다.
또한, 에칭 등으로 가공된 산화물 반도체막(17)의 단부에서는 가공에서의 대미지에 의해 결함이 형성됨과 동시에, 불순물 부착 등에 의해 오염된다. 이 때문에, 트랜지스터에서 게이트 전극(13) 및 게이트 전극(31)의 한쪽만 형성되는 경우, 산화물 반도체막(17)이 진성 또는 실질적으로 진성이어도, 전계 등의 스트레스가 인가되는 것에 의해 산화물 반도체막(17)의 단부는 활성화되어 n형(저저항 영역)이 되기 쉽다. 또한, 상기 n형의 단부가 도 9의 (A)의 파선(33, 34)과 같이, 한쌍의 전극(19, 20)의 사이에 제공되면, n형의 영역이 캐리어의 패스(path)가 되어, 기생 채널이 형성된다. 이 결과, 드레인 전류는 문턱 전압 근방에서 단계적으로 상승되고, 또한 문턱 전압이 마이너스 시프트한 트랜지스터가 되게 된다. 그러나, 도 9의 (C)에 도시하는 바와 같이, 같은 전위인 게이트 전극(13) 및 게이트 전극(31)을 갖고, 채널 폭 방향에서, 게이트 전극(31)이 게이트 절연막(28)을 통하여, 게이트 전극(31)과 산화물 반도체막(17)의 측면이 위치하는 트랜지스터에서, 게이트 전극(31)의 전계가 산화물 반도체막(17)의 측면에도 영향을 준다. 이 결과, 산화물 반도체막(17)의 단부에서의 기생 채널의 발생이 억제된다. 이 결과, 드레인 전류가 문턱 전압 근방에서 단계적으로 상승하지 않는, 전기 특성이 뛰어난 트랜지스터가 된다.
또한, 게이트 전극(13) 및 게이트 전극(31)을 갖는 것으로 인하여, 각각이 외부로부터의 전계를 차폐하는 기능을 갖기 때문에, 기판(11) 및 게이트 전극(13)의 사이, 게이트 전극(31) 위에 존재하는 고정 전하가 산화물 반도체막(17)에 영향을 주지 않는다. 이 결과, 스트레스 시험(예를 들어, 게이트 전극에 마이너스의 전위를 인가하는 -GBT(Gate Bias-Temperature) 스트레스 시험)의 열화가 억제됨과 동시에, 다른 드레인 전압에서의 온 전류의 상승 전압의 변동을 억제할 수 있다.
또한, BT 스트레스 시험은 가속 시험의 일종이며, 장기간의 사용에 의해 일어나는 트랜지스터의 특성 변화(즉, 경년 변화)를 단시간에 평가할 수 있다. 특히, BT 스트레스 시험 전후에서의 트랜지스터의 문턱 전압의 변동량은 신뢰성을 조사하기 위한 중요한 지표가 된다. BT 스트레스 시험 전후에서, 문턱 전압의 변동량이 적을수록, 신뢰성이 높은 트랜지스터라고 할 수 있다.
게이트 전극(31)은 실시형태 1에 나타내는 전극(32)과 같은 재료를 이용하여, 전극(32)과 동시에 형성할 수 있다.
다음에, 도 9에 나타내는 트랜지스터(40)의 제작 방법에 대하여, 도 6 내지 도 8, 및 도 10을 이용하여 설명한다. 또한, 도 6 내지 도 8, 및 도 10에서, 도 9의 (A)의 A-B에 나타내는 채널 길이 방향의 단면도 및 C-D에 나타내는 채널 폭 방향의 단면도를 나타낸다.
실시형태 1과 마찬가지로 도 6 내지 도 8의 (A)의 공정을 거쳐, 기판(11) 위에, 게이트 전극(13), 절연막(14), 산화물 반도체막(17), 한쌍의 전극(19, 20), 산화물 절연막(22), 산화물 절연막(24), 및 질화물 절연막(26)을 형성한다. 또한, 도 6 내지 도 8의 (A)의 공정에서, 제 1 포토마스크 내지 제 3 포토마스크를 이용한 포토리소그래피 공정을 행한다.
다음에, 가열 처리를 행하여도 좋다. 이 가열 처리의 온도는, 대표적으로는, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다.
다음에, 질화물 절연막(26) 위에 제 4 포토마스크를 이용한 포토리소그래피 공정에 의해 마스크를 형성한 후, 이 마스크를 이용하여, 절연막(14), 산화물 절연막(22), 산화물 절연막(24), 및 질화물 절연막(26)의 각각 일부를 에칭하고, 게이트 절연막(15)과, 산화물 절연막(23), 산화물 절연막(25), 및 질화물 절연막(27)으로 구성되는 게이트 절연막(28)을 형성한다. 또한, 게이트 절연막(28)에는 도 10의 (A)의 A-B에 나타내는 바와 같이, 개구부(41)를 갖는다. 또한, 게이트 절연막(15) 및 게이트 절연막(28)에는, 도 10의 (A)의 C-D에 나타내는 바와 같이, 개구부(42, 43)를 갖는다.
다음에, 도 10의 (B)에 도시하는 바와 같이, 후에 게이트 전극(31) 및 전극(32)이 되는 도전막(30)을 형성한다.
다음에, 도전막(30) 위에 제 5 포토마스크를 이용한 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 이 마스크를 이용하여 도전막(30)의 일부를 에칭하여, 게이트 전극(31) 및 전극(32)을 형성한다. 이 후, 마스크를 제거한다.
또한, 도 10의 (C)에 도시하는 바와 같이, 채널 폭 방향에서 게이트 절연막(15) 및 게이트 절연막(28)에 제공되는 개구부에 제공되는 게이트 전극(31)과 산화물 반도체막(17)의 측면이 게이트 절연막(28)을 통하여 위치하도록, 게이트 전극(31)을 형성한다.
이상의 공정에 의해, 트랜지스터(40)를 제작할 수 있다.
본 실시형태에 나타내는 트랜지스터는, 채널 폭 방향에서 게이트 전극(31)이 게이트 절연막(15) 및 게이트 절연막(28)에 제공되는 개구부(42, 43)에서, 산화물 반도체막(17)의 측면과 대향함으로써, 게이트 전극(31)의 전계가 산화물 반도체막(17)의 단부에 영향을 주어, 산화물 반도체막(17)의 단부에서의 기생 채널의 발생이 억제된다. 이 결과, 문턱 전압에서의 드레인 전류의 상승이 급준한, 전기 특성이 뛰어난 트랜지스터가 된다. 또한, 산화물 반도체막(17)의 측면에서도, 게이트 전극(31)의 전계의 영향을 받아 산화물 반도체막(17)의 넓은 범위에서 캐리어가 흐르기 때문에, 트랜지스터의 전계 효과 이동도가 상승함과 동시에, 온 전류가 증대된다.
상기로부터, 산화물 반도체막을 갖는 트랜지스터를 구비한 반도체 장치에서 전기 특성이 뛰어난 반도체 장치를 얻을 수 있다. 또한, 산화물 반도체막을 갖는 트랜지스터를 구비한 반도체 장치에서, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
또한, 본 실시형태에 나타내는 구성 및 방법 등은, 다른 실시형태에 나타내는 구성 및 방법 등과 적절히 조합하여 이용할 수 있다.
＜변형예 1＞
도 1 및 도 9와 다른 구조의 트랜지스터에 대하여, 도 11을 이용하여 설명한다. 도 11에 나타내는 트랜지스터(50)는 채널 폭 방향에서, 산화물 반도체막(17)의 한쪽의 측면의 외측에서, 게이트 전극(13) 및 게이트 전극(51)이 접속되지만, 산화물 반도체막(17)의 다른 한쪽의 측면의 외측에서, 게이트 절연막(15) 및 게이트 절연막(28)을 통하여, 게이트 전극(13) 및 게이트 전극(51)이 대향하는 점이 실시형태 2에 나타내는 다른 트랜지스터와 다르다.
도 11의 (A) 내지 도 11의 (C)에, 반도체 장치가 갖는 트랜지스터(50)의 상면도 및 단면도를 나타낸다. 도 11의 (A)는 트랜지스터(50)의 상면도이며, 도 11의 (B)는 도 11의 (A)의 일점 쇄선 A-B간의 단면도이며, 도 11의 (C)는 도 11의 (A)의 일점 쇄선 C-D간의 단면도이다. 또한, 도 11의 (A)에서는, 명료화를 위해, 기판(11), 게이트 절연막(15), 산화물 절연막(23), 산화물 절연막(25), 질화물 절연막(27) 등을 생략하였다.
도 11의 (A) 내지 도 11의 (C)에 도시하는 트랜지스터(50)는 채널 에치형의 트랜지스터이며, 산화물 절연막(23), 산화물 절연막(25), 및 질화물 절연막(27)은 게이트 절연막(28)으로서 기능한다. 또한, 질화물 절연막(27) 위에 형성되는 게이트 전극(51)을 갖는다. 게이트 전극(51)은 게이트 절연막(15) 및 게이트 절연막(28)에 제공된 개구부(42)에서 게이트 전극(13)에 접속된다. 또한, 한쌍의 전극(19, 20)의 한쪽, 여기에서는 전극(20)에 접속되는 전극(32)이 게이트 절연막(28) 위에 형성된다. 또한, 전극(32)은 화소 전극으로서 기능한다.
게이트 전극(51)은 실시형태 1에 나타내는 전극(32)과 같은 재료를 이용하여, 동시에 형성할 수 있다.
본 실시형태에 나타내는 트랜지스터(50)는 게이트 전극(13) 및 게이트 전극(51)의 사이에 산화물 반도체막(17)이 제공되어 있다. 또한, 게이트 전극(51)은 도 11의 (A)에 도시하는 바와 같이, 상면에서 볼 때, 게이트 절연막(28)을 통하여 산화물 반도체막(17)의 단부와 중첩된다.
또한, 도 11의 (C)에 도시하는 바와 같이, 산화물 반도체막(17)의 한쪽의 측면의 외측에서는, 게이트 절연막(15) 및 게이트 절연막(28)에 제공된 개구부(42)에서, 게이트 전극(51)은 게이트 전극(13)과 접속된다. 또한, 게이트 전극(51)은 개구부(42)에 제공되는 게이트 전극(51)과 산화물 반도체막(17)의 측면이 게이트 절연막(28)을 통하여 위치한다. 또한, 산화물 반도체막(17)의 다른 한쪽의 측면의 외측에서는, 게이트 전극(51)은 게이트 전극(13)과 접속되지 않는다. 또한, 게이트 전극(51) 단부는 산화물 반도체막(17)의 측면의 외측에 위치한다.
다음에, 트랜지스터(50)의 제작 공정에 대하여 설명한다.
도 6 내지 도 8의 (A)의 공정을 거쳐, 기판(11) 위에 게이트 전극(13), 절연막(14), 산화물 반도체막(17), 한쌍의 전극(19, 20), 산화물 절연막(23), 산화물 절연막(24), 및 질화물 절연막(26)을 형성한다. 또한, 상기 공정에서는, 제 1 포토마스크 내지 제 3 포토마스크를 이용한 포토리소그래피 공정을 행한다.
다음에, 제 4 포토마스크를 이용한 포토리소그래피 공정에 의해 질화물 절연막(26) 위에 마스크를 형성한 후, 절연막(14), 산화물 절연막(23), 산화물 절연막(24), 및 질화물 절연막(26)의 일부를 에칭하여, 도 11의 (A) 및 도 11의 (B)에 도시하는 개구부(41), 또한 게이트 절연막(15)도 에칭하여, 도 11의 (A) 및 도 11의 (C)에 도시하는 개구부(42)를 형성한다.
다음에, 도 10의 (A)에 도시하는 공정과 마찬가지로, 도전막(30)을 형성한다. 다음에, 제 5 포토마스크를 이용한 포토리소그래피 공정에 의해 도전막(30) 위에 마스크를 형성한 후, 도전막(30)의 일부를 에칭하여, 도 11의 (A) 내지 도 11의 (C)에 도시하는 게이트 전극(51) 및 전극(32)을 형성한다.
이상의 공정에 의해, 트랜지스터(50)를 제작할 수 있다.
＜변형예 2＞
도 1, 도 9, 및 도 11과 다른 구조의 트랜지스터에 대하여, 도 12를 이용하여 설명한다. 도 12에 나타내는 트랜지스터(60)는 게이트 전극(13) 및 게이트 전극(64)이 도전막(62)을 통하여 접속되는 점이, 실시형태 1 및 실시형태 2에 나타내는 다른 트랜지스터와 다르다.
도 12의 (A) 내지 도 12의 (C)에, 반도체 장치가 갖는 트랜지스터(60)의 상면도 및 단면도를 나타낸다. 도 12의 (A)는 트랜지스터(60)의 상면도이며, 도 12의 (B)는 도 12의 (A)의 일점 쇄선 A-B간의 단면도이며, 도 12의 (C)는 도 12의 (A)의 일점 쇄선 C-D간의 단면도이다. 또한, 도 12의 (A)에서는 명료화를 위해, 기판(11), 게이트 절연막(15), 산화물 절연막(23), 산화물 절연막(25), 질화물 절연막(27) 등을 생략하였다.
도 12의 (B) 및 도 12의 (C)에 도시하는 트랜지스터(60)는 채널 에치형의 트랜지스터이며, 산화물 절연막(23), 산화물 절연막(25), 및 질화물 절연막(27)은 게이트 절연막(28)으로서 기능한다. 또한, 질화물 절연막(27) 위에 형성되는 게이트 전극(64)을 갖는다. 게이트 전극(64)은 도전막(62)을 통하여 게이트 전극(13)에 접속한다. 또한, 한쌍의 전극(19, 20)의 한쪽, 여기에서는 전극(20)에 접속되는 전극(32)이 게이트 절연막(28) 위에 형성된다. 또한, 전극(32)은 화소 전극으로서 기능한다.
도전막(62)은 실시형태 1에 나타내는 한쌍의 전극(19, 20)과 같은 재료 및 제작 방법을 적절히 이용하여 형성할 수 있다. 또한, 도전막(62)은 한쌍의 전극(19, 20)과 동시에 형성된다. 게이트 전극(64)은 실시형태 1에 나타내는 전극(32)과 같은 재료를 이용하여 동시에 형성할 수 있다.
본 실시형태에 나타내는 트랜지스터(60)는 게이트 전극(13) 및 게이트 전극(64)의 사이에 산화물 반도체막(17)이 제공되어 있다. 또한, 게이트 전극(64)은 도 12의 (A)에 도시하는 바와 같이, 상면에서 볼 때, 게이트 절연막(28)을 통하여 산화물 반도체막(17)의 단부와 중첩된다.
또한, 도 12의 (C)에 도시하는 바와 같이, 게이트 절연막(15)에 제공된 개구부(61)에서, 도전막(62)이 게이트 전극(13)과 접속된다. 또한, 게이트 절연막(28)에 제공된 개구부(63)에서, 게이트 전극(64)은 도전막(62)과 접속된다. 즉, 도전막(62)을 통하여 게이트 전극(13) 및 게이트 전극(64)은 전기적으로 접속된다. 또한, 게이트 전극(13) 및 게이트 전극(64)과 같은 전위인 도전막(62)은 산화물 반도체막(17)의 측면과 대향한다.
또한, 트랜지스터(60)는 도 12의 (C)에 도시하는 바와 같이, 채널 폭 방향에서 산화물 반도체막(17)의 한쪽의 측면의 외측에 있어서만, 게이트 전극(13) 및 게이트 전극(64)이 도전막(62)을 통하여 접속되지만, 산화물 반도체막(17)의 양쪽의 측면의 외측에서, 게이트 전극(13) 및 게이트 전극(64)이 도전막(62)을 통하여 접속되어도 좋다.
다음에, 트랜지스터(60)의 제작 공정에 대하여 설명한다.
도 6의 공정을 거쳐, 기판(11) 위에, 게이트 전극(13), 절연막(14), 및 산화물 반도체막(17)을 형성한다. 상기 공정에서는 제 1 포토마스크 및 제 2 포토마스크를 이용한 포토리소그래피 공정을 행한다.
다음에, 제 3 포토마스크를 이용한 포토리소그래피 공정에 의해 절연막(14) 위에 마스크를 형성한 후, 절연막(14)의 일부를 에칭하여, 도 12의 (A) 및 도 12의 (C)에 도시하는 개구부(61)을 형성한다.
다음에, 도 7의 (A) 및 도 7의 (B)에 도시하는 공정과 마찬가지로, 제 4 포토마스크를 이용한 포토리소그래피 공정에 의해 도전막(18) 위에 마스크를 형성한 후, 도전막(18)의 일부를 에칭하여, 한쌍의 전극(19, 20), 및 도전막(62)을 형성한다.
다음에, 도 8의 (A)에 도시하는 공정과 마찬가지로, 산화물 절연막(23), 산화물 절연막(24), 및 질화물 절연막(26)을 형성한다. 다음에, 제 5 포토마스크를 이용한 포토리소그래피 공정에 의해 질화물 절연막(26) 위에 마스크를 형성한 후, 질화물 절연막(26)의 일부를 에칭하여, 도 12의 (A) 및 도 12의 (C)에 도시하는 개구부(41, 63)을 형성한다.
다음에, 도 10의 (B)에 도시하는 공정과 마찬가지로, 도전막(30)을 형성한다. 다음에, 제 6 포토마스크를 이용한 포토리소그래피 공정에 의해 도전막(30) 위에 마스크를 형성한 후, 도전막(30)의 일부를 에칭하여, 도 12의 (A) 내지 도 12의 (C)에 도시하는 게이트 전극(64) 및 전극(32)을 형성한다.
이상의 공정에 의해, 트랜지스터(60)를 제작할 수 있다.
＜변형예 3＞
도 1, 도 9, 도 11, 및 도 12와 다른 구조의 트랜지스터에 대하여, 도 13을 이용하여 설명한다. 도 13에 나타내는 트랜지스터(80)는 한쌍의 전극(19, 20)의 한쪽에 접속되는 전극(92)이 질화물 절연막(87) 위에 형성된다. 또한, 산화물 반도체막(17) 및 한쌍의 전극(19, 20) 위에 트랜지스터마다 분리된 산화물 절연막(83) 및 산화물 절연막(85)을 갖는 점이 실시형태 1 및 실시형태 2에 나타내는 다른 트랜지스터와 다르다.
도 13의 (A) 내지 도 13의 (C)에, 반도체 장치가 갖는 트랜지스터(80)의 상면도 및 단면도를 나타낸다. 도 13의 (A)는 트랜지스터(80)의 상면도이며, 도 13의 (B)는 도 13의 (A)의 일점 쇄선 A-B간의 단면도이며, 도 13의 (C)는 도 13의 (A)의 일점 쇄선 C-D간의 단면도이다. 또한, 도 13의 (A)에서는, 명료화를 위해, 기판(11), 게이트 절연막(15), 산화물 절연막(83), 산화물 절연막(85), 질화물 절연막(87) 등을 생략하였다.
도 13의 (B) 및 도 13의 (C)에 도시하는 트랜지스터(80)는 채널 에치형의 트랜지스터이며, 기판(11) 위에 제공되는 게이트 전극(13)과, 기판(11) 및 게이트 전극(13) 위에 형성되는 게이트 절연막(15)과, 게이트 절연막(15)을 통하여 게이트 전극(13)과 중첩되는 산화물 반도체막(17)과, 산화물 반도체막(17)에 접촉하는 한쌍의 전극(19, 20)을 갖는다. 또한, 게이트 절연막(15), 산화물 반도체막(17), 및 한쌍의 전극(19, 20) 위에, 산화물 절연막(83), 산화물 절연막(85), 및 질화물 절연막(87)으로 구성되는 게이트 절연막(88)과, 게이트 절연막(88) 위에 형성되는 게이트 전극(91)을 갖는다. 게이트 전극(91)은 게이트 절연막(15) 및 질화물 절연막(87)에 제공된 개구부(94)에서 게이트 전극(13)과 접속된다. 또한, 한쌍의 전극(19, 20)의 한쪽, 여기에서는 전극(20)에 접속되는 전극(92)이 질화물 절연막(87) 위에 형성된다. 전극(92)은 질화물 절연막(87)에 제공된 개구부(93)에서 전극(20)과 접속된다. 또한, 전극(92)은 화소 전극으로서 기능한다.
또한, 게이트 절연막(15)은 질화물 절연막(15a) 및 산화물 절연막(15b)으로 형성된다. 산화물 절연막(15b)은 산화물 반도체막(17), 한쌍의 전극(19, 20), 및 산화물 절연막(83)과 중복되는 영역에 형성된다.
질화물 절연막(15a)으로서 질화 실리콘막을 이용하여 형성한다. 또한, 산화물 절연막(15b)은 실시형태 1에 나타내는 게이트 절연막(15)에서 열거한 산화물을 적절히 이용할 수 있다. 또한, 질화물 절연막(15a) 및 산화물 절연막(15b)은 각각 절연막(14)에 열거한 제작 방법을 적절히 이용할 수 있다. 또한, 산화물 절연막(83)은 실시형태 1에 나타내는 산화물 절연막(23)과 같은 재료 및 제작 방법을 적절히 이용하여 형성할 수 있다. 또한, 산화물 절연막(85)은 실시형태 1에 나타내는 산화물 절연막(25)과 같은 재료 및 제작 방법을 적절히 이용하여 형성할 수 있다. 질화물 절연막(87)은 실시형태 1에 나타내는 질화물 절연막(27)과 같은 재료 및 제작 방법을 적절히 이용하여 형성할 수 있다. 또한, 게이트 전극(91) 및 전극(92)은 실시형태 1에 나타내는 게이트 전극(31) 및 전극(32)과 같은 재료 및 제작 방법을 적절히 이용하여 형성할 수 있다.
또한, 산화물 절연막(83) 및 산화물 절연막(85)은 트랜지스터마다 분리되어 있고, 산화물 반도체막(17)과 중첩된다. 구체적으로는, 도 13의 (B)에 도시하는 채널 길이 방향에서, 한쌍의 전극(19, 20) 위에 산화물 절연막(83) 및 산화물 절연막(85)의 단부가 위치하고, 도 13의 (C)에 도시하는 채널 폭 방향에서, 산화물 반도체막(17)의 외측에 산화물 절연막(83) 및 산화물 절연막(85)의 단부가 위치한다. 또한, 질화물 절연막(87)은 산화물 절연막(83) 및 산화물 절연막(85)의 상면 및 측면을 덮도록 형성되고, 질화물 절연막(15a)과 접촉된다. 또한, 산화물 절연막(83) 및 산화물 절연막(85)의 단부는 채널 길이 방향에서 한쌍의 전극(19, 20)에 제공되지 않고, 질화물 절연막(15a) 위에 제공되어도 좋다.
또한, 도 13의 (C)에 도시하는 채널 폭 방향에서, 산화물 절연막(83) 및 산화물 절연막(85)의 측면을 통하여, 게이트 전극(91)과 산화물 반도체막(17)의 측면이 위치한다.
본 실시형태에 나타내는 트랜지스터(80)는 채널 폭 방향에서 게이트 전극(13) 및 게이트 전극(91)의 사이에, 게이트 절연막(15) 및 게이트 절연막(88)을 통하여 산화물 반도체막(17)이 제공되어 있다. 또한, 게이트 전극(91)은 도 13의 (A)에 도시하는 바와 같이, 상면에서 볼 때, 게이트 절연막(88)을 통하여, 산화물 반도체막(17)의 단부와 중첩된다.
도 13의 (C)에 도시하는 바와 같이, 산화물 반도체막(17)의 한쪽의 측면의 외측에서는, 게이트 절연막(15) 및 질화물 절연막(87)에 제공된 개구부(94)에서, 게이트 전극(91)은 게이트 전극(13)과 접속된다. 또한, 산화물 절연막(83, 85) 및 질화물 절연막(87)의 측면을 통하여, 게이트 전극(91)과 산화물 반도체막(17)의 측면이 위치한다. 또한, 산화물 반도체막(17)의 다른 한쪽의 측면의 외측에서는, 게이트 전극(91)은 게이트 전극(13)과 접속되지 않는다. 또한, 게이트 전극(91) 단부는 산화물 반도체막(17)의 측면의 외측에 위치한다.
또한, 트랜지스터(80)는 도 13의 (C)에 도시하는 바와 같이, 채널 폭 방향에서 산화물 반도체막(17)의 한쪽의 측면의 외측에서만, 게이트 전극(13) 및 게이트 전극(91)이 접속되지만, 산화물 반도체막(17)의 양쪽의 측면의 외측에서, 게이트 전극(13) 및 게이트 전극(91)이 접속되어도 좋다.
본 실시형태에 나타내는 트랜지스터(80)에 있어서, 산화물 반도체막(17) 및 산화물 절연막(85)은 질화물 절연막(15a) 및 질화물 절연막(87)에 의해, 주위가 둘러싸여 있다. 질화물 절연막(15a) 및 질화물 절연막(87)은 산소의 확산 계수가 낮고, 산소에 대한 배리어성을 갖기 때문에, 산화물 절연막(85)에 포함되는 산소의 일부를 효율적으로 산화물 반도체막(17)으로 이동시키는 것이 가능하고, 산화물 반도체막(17)의 산소 결손량을 줄이는 것이 가능하다. 또한, 질화물 절연막(15a) 및 질화물 절연막(87)은 물, 수소 등의 확산 계수가 낮고, 물, 수소 등에 대한 배리어성을 갖기 때문에, 외부로부터 산화물 반도체막(17)에의 물, 수소 등의 확산을 막는 것이 가능하다. 이 결과, 트랜지스터(80)는 신뢰성이 높은 트랜지스터가 된다.
다음에, 트랜지스터(80)의 제작 공정에 대하여 설명한다.
트랜지스터(80)는 도 6 내지 도 7의 (B)에 도시하는 공정과 같은 공정을 거쳐, 기판 위에 게이트 전극(13), 질화물 절연막(14a), 산화물 절연막(14b), 산화물 반도체막(17), 한쌍의 전극(19, 20)을 형성한다. 상기 공정에서는, 제 1 포토마스크 내지 제 3 포토마스크를 이용한 포토리소그래피 공정을 행한다.
다음에, 도 14의 (A)에 도시하는 바와 같이, 산화물 절연막(22) 및 산화물 절연막(24)을 형성한다. 다음에, 가열 처리를 행하고, 산화물 절연막(24)에 포함되는 산소의 일부를 산화물 반도체막(17)으로 이동시켜, 산화물 반도체막(17)에 포함되는 산소 결손량을 저감시킬 수 있다.
다음에, 제 4 포토마스크을 이용한 포토리소그래피 공정에 의해, 산화물 절연막(24) 위에 마스크를 형성한 후, 산화물 절연막(22) 및 산화물 절연막(24)의 일부를 에칭하여, 트랜지스터마다 분리된 산화물 절연막(83) 및 산화물 절연막(85)을 형성한다. 또한, 산화물 절연막(83)의 에칭과 함께, 산화물 절연막(14b)의 일부도 에칭된다. 이 결과, 도 14의 (B)에 도시하는 바와 같이, 에칭된 산화물 절연막(15b)이 형성된다. 즉, 후에 단차를 갖는 게이트 절연막(15)이 형성된다.
다음에, 도 14의 (C)에 도시하는 질화물 절연막(86)을 형성한다. 상기 공정에서, C-D에 나타내는 채널 폭 방향에서, 질화물 절연막(14a) 및 질화물 절연막(86)이 접촉한다. 즉, 산화물 반도체막(17) 및 산화물 절연막(85)은 질화물 절연막(15a) 및 질화물 절연막(86)에 의해 주위가 둘러싸여 있다.
다음에, 제 5 포토마스크를 이용한 포토리소그래피 공정에 의해, 질화물 절연막(86) 위에 마스크를 형성한 후, 질화물 절연막(86)의 일부를 에칭하여, 개구부(93)를 형성한다. 또한, 질화물 절연막(14a) 및 질화물 절연막(86)의 일부를 에칭하여, 개구부(94)를 형성함과 동시에, 질화물 절연막(15a) 및 질화물 절연막(87)을 형성한다(도 14의 (D) 참조).
이 후, 도 15의 (A)에 도시하는 바와 같이, 후에 게이트 전극(91) 및 전극(92)이 되는 도전막(90)을 형성한다. 도전막(90)은 실시형태 1에 나타내는 도전막(30)과 마찬가지로 형성할 수 있다.
다음에, 도전막(90) 위에 제 6 포토마스크를 이용한 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 이 마스크를 이용하여 도전막(90)의 일부를 에칭하여, 게이트 전극(91) 및 전극(92)을 형성한다. 이 후, 마스크를 제거한다(도 15의 (B) 참조).
또한, 도 15의 (B)에 도시하는 바와 같이, 채널 폭 방향에서 산화물 반도체막(17)과 산화물 절연막(83) 및 산화물 절연막(85) 및 질화물 절연막(87)과의 측면을 통하여 위치하도록, 게이트 전극(91)을 형성한다.
이 후, 가열 처리를 행하여도 좋다. 산화물 절연막(85)은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막으로 형성된다. 또한, 질화물 절연막(15a) 및 질화물 절연막(87)은 산소에 대한 배리어성이 높다. 따라서, 상기 가열 처리에서, 산화물 절연막(85)에 포함되는 산소의 외부에의 확산을 저감시킬 수 있다. 또한, 산화물 반도체막(17)에 포함되는 산소의 외부에의 확산을 저감시킬 수 있다. 이 결과, 산화물 반도체막(17)의 산소 결손을 저감시킬 수 있다. 또한, 질화물 절연막(15a) 및 질화물 절연막(87)은 수소, 물 등에 대한 배리어성이 높고, 외부로부터의 산화물 반도체막(17)에의 수소, 물 등의 확산을 저감시킬 수 있다. 따라서, 산화물 반도체막(17)의 수소, 물 등을 저감시킬 수 있다. 이 결과, 신뢰성이 높은 트랜지스터를 제작할 수 있다.
이상의 공정에 의해, 트랜지스터(80)를 제작할 수 있다.
＜변형예 4＞
본 실시형태에 나타내는 트랜지스터에서, 도 38에 나타내는 트랜지스터와 마찬가지로, 한쌍의 전극(19, 20) 및 산화물 반도체막(17)의 제작 방법에 있어서, 한쌍의 전극(19, 20) 및 산화물 반도체막(17)을 하프톤 마스크(또는, 그레이톤 마스크, 위상차 마스크 등)를 이용하여 형성함으로써, 마스크수 및 프로세스 공정수를 줄일 수 있다. 도 9에서, 하프톤을 이용하여 제작한 트랜지스터의 평면도를 도 40의 (A)에 나타내고, 단면도를 도 40의 (B) 및 도 40의 (C)에 나타낸다.
(실시형태 3)
본 실시형태에서는, 앞의 실시형태와는 다른 구성을 갖는 본 발명의 일 형태인 반도체 장치에 대하여, 도 16을 참조하여 설명한다.
도 16의 (A) 및 도 16의 (B)에 반도체 장치가 갖는 트랜지스터(450)의 상면도 및 단면도를 나타낸다. 도 16의 (A)는 트랜지스터(450)의 상면도이며, 도 16의 (B)는 도 16의 (A)의 일점 쇄선 A-B간, 및 일점 쇄선 C-D간의 단면도이다. 또한, 도 16의 (B)에서는, 명료화를 위해, 기판(400), 절연막(402), 절연막(414) 등을 생략하였다.
도 16의 (A) 및 도 16의 (B)에 도시하는 트랜지스터(450)는 기판(400) 위의 볼록부를 갖는 절연막(402)과, 절연막(402)의 볼록부 위의 산화물 반도체막(406)과, 산화물 반도체막(406)의 측면 및 상면에 접촉하는 한쌍의 전극(408a, 408b)과, 한쌍의 전극(408a, 408b) 위에서 산화물 반도체막(406)과 접촉하는 게이트 절연막(410)과, 게이트 절연막(410)의 상면에 접촉하고, 산화물 반도체막(406)의 측면 및 상면에 대향하는 게이트 전극(412)을 갖는다. 또한, 한쌍의 전극(408a, 408b) 및 게이트 전극(412) 위의 절연막(414)을 트랜지스터(450)의 요소에 포함시켜도 좋다.
도 16의 (B)에 도시하는 바와 같이, 트랜지스터(450)에서 한쌍의 전극(408a, 408b)은 채널이 형성되는 산화물 반도체막(406)의 측면과 접촉한다. 또한, 채널 폭 방향의 단면에서, 게이트 전극(412)은 산화물 반도체막(406)의 상면 및 측면과 대향하여 제공되어 있고, 게이트 전극(412)의 전계에 의해 산화물 반도체막(406)을 전기적으로 둘러쌀 수 있다. 여기서, 게이트 전극(412)의 전계에 의해 채널(또는 채널이 형성되는 산화물 반도체막(406))을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 부른다. 트랜지스터(450)는 s-channel 구조를 가짐으로써, 산화물 반도체막(406)의 전체(벌크)에 채널을 형성하는 것이 가능하게 된다. s-channel 구조에서는, 트랜지스터의 소스-드레인간에 대전류를 흘릴 수 있어 높은 온 전류를 얻을 수 있다.
높은 온 전류를 얻을 수 있기 때문에, s-channel 구조는 미세화된 트랜지스터에 적합한 구조라고 할 수 있다. 트랜지스터를 미세화할 수 있기 때문에, 이 트랜지스터를 갖는 반도체 장치는 집적도가 높은, 고밀도화된 반도체 장치로 하는 것이 가능하게 된다. 예를 들어, 트랜지스터의 채널 길이를 바람직하게는 40 nm 이하, 더욱 바람직하게는 30 nm 이하, 보다 바람직하게는 20 nm 이하로 하고, 트랜지스터의 채널 폭을 바람직하게는 40 nm 이하, 더욱 바람직하게는 30 nm 이하, 보다 바람직하게는 20 nm 이하로 한다.
또한, 채널 길이란, 상면도에서, 반도체막과 게이트 전극이 중첩되는 영역에서의, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극)과의 거리를 말한다. 즉, 도 16의 (A)에서, 채널 길이는 산화물 반도체막(406)과 게이트 전극(412)이 중첩되는 영역에서의, 한쌍의 전극(408a, 408b)간의 거리가 된다. 채널 폭은 반도체막과 게이트 전극이 중첩되는 영역에서의, 소스와 드레인이 평행하게 서로 대향하고 있는 영역의 길이를 말한다. 즉, 도 16의 (A)에서는, 채널 폭은 산화물 반도체막(406)과 게이트 전극(412)이 중첩되는 영역에서의, 한쌍의 전극(408a, 408b)이 각각 평행하게 서로 대향하고 있는 길이를 말한다.
이하, 트랜지스터(450)에 포함되는 구성 요소의 상세한 사항에 대하여 설명한다. 단, 트랜지스터(450)에 포함되는, 기판(400), 산화물 반도체막(406), 게이트 절연막(410), 및 게이트 전극(412)은 각각 앞의 기판(11), 산화물 반도체막(17), 게이트 절연막(15), 및 게이트 전극(13)에 대한 설명을 참작할 수 있기 때문에, 상세한 설명은 생략한다. 산화물 반도체막(406)은 투과 전자 회절 측정을 이용하여, 일차원적으로 300 nm의 범위에서 관찰 개소를 변화시켰을 때, 배향성을 나타내는 휘점을 갖는 회절 패턴이 관찰되는 비율(즉, CAAC화율)이 70% 이상 100% 미만, 바람직하게는 80% 이상 100% 미만인 영역을 갖는다.
또한, 트랜지스터(450)에 포함되는 게이트 절연막(410)은 게이트 전극(412)을 마스크로 하여 자기 정합적으로 가공되어 있는 경우를 예로 나타낸다. 단, 본 발명의 실시형태는 이것에 한정되지 않고, 게이트 절연막(410)에 의해 한쌍의 전극(408a, 408b)의 상면을 덮는 구성으로 해도 좋다.
트랜지스터(450)에서, 절연막(402)으로서는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈을 포함하는 절연막을 단층, 또는 적층으로 이용하면 좋다. 단, 절연막(402)은 기판(400)으로부터의 불순물의 확산을 방지하는 역할을 갖는 것 외에, 채널이 형성되는 산화물 반도체막(406)에 산소를 공급하는 역할을 담당할 수 있다. 따라서, 절연막(402)으로서는 산소를 포함하는 절연막을 적용하는 것이 바람직하고, 화학량론적 조성보다 많은 산소를 포함하는 절연막을 적용하는 것이 보다 바람직하다. 또한, 절연막(402)이 적층 구조인 경우에는, 적어도 산화물 반도체막(406)과 접촉하는 영역에서, 산소를 포함하는 절연막을 적용하는 것이 바람직하다. 예를 들어, 절연막(402)을 질화 실리콘막 및 산화 질화 실리콘막의 적층 구조로 하고, 산화 질화 실리콘막에서 산화물 반도체막(406)과 접촉하는 구성으로 하면 좋다.
또한, 기판(400)이 다른 소자가 형성된 기판인 경우, 절연막(402)은 층간 절연막으로서의 기능도 갖는다. 그 경우, 절연막(402)의 표면이 평탄화되어 있어도 좋다. 예를 들어, 절연막(402)에 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 행하면 좋다.
또한, 절연막(402)의 볼록부는 절연막(402) 위에 접촉하는 산화물 반도체막(406)을 섬 형상으로 가공하기 위한 에칭 공정에서, 상기 섬 형상의 산화물 반도체막(406)으로부터 노출된 절연막(402)이 에칭되어, 상기 영역의 절연막(402)의 막두께가 감소되어 형성된다. 단, 산화물 반도체막(406)의 에칭 조건에 따라서는, 절연막(402)은 볼록부를 갖지 않는 경우가 있다.
한쌍의 전극(408a, 408b)에는 산화물 반도체막으로부터 산소를 추출하는 성질을 갖는 도전막을 이용하면 바람직하다. 예를 들어, 산화물 반도체막으로부터 산소를 추출하는 성질을 갖는 도전막으로서, 알루미늄, 티탄, 크롬, 니켈, 몰리브덴, 탄탈, 텅스텐 등을 포함하는 도전막을 들 수 있다.
산화물 반도체막으로부터 산소를 추출하는 성질을 갖는 도전막의 작용에 의해, 산화물 반도체막(406) 내의 산소가 이탈하여, 산화물 반도체막 내에 산소 결손을 형성하는 경우가 있다. 산소의 추출은 높은 온도로 가열할수록 일어나기 쉽다. 트랜지스터의 제작 공정에는 몇 개의 가열 공정이 있기 때문에, 산화물 반도체막(406)의 한쌍의 전극(408a, 408b)과 접촉된 근방의 영역에는 산소 결손이 형성될 가능성이 높다. 또한, 가열에 의해 상기 산소 결손의 사이트에 수소가 들어가, 산화물 반도체막(406)이 n형화되는 경우가 있다. 따라서, 한쌍의 전극(408a, 408b)의 작용에 의해, 산화물 반도체막(406)과 한쌍의 전극(408a, 408b)이 접촉하는 영역을 저저항화시켜, 트랜지스터(450)의 온 저항을 저감시킬 수 있다.
또한, 채널 길이가 작은(예를 들면 200 nm 이하, 또는 100 nm 이하) 트랜지스터를 제작하는 경우, n형화 영역의 형성에 의해 소스-드레인간이 단락되는 경우가 있다. 따라서, 채널 길이가 작은 트랜지스터를 형성하는 경우는, 소스 전극 및 드레인 전극에 산화물 반도체막(406)으로부터 적당히 산소를 추출하는 성질을 갖는 도전막을 이용하면 좋다. 적당히 산소를 추출하는 성질을 갖는 도전막으로서는, 예를 들어, 니켈, 몰리브덴, 또는 텅스텐을 포함하는 도전막 등이 있다.
또한, 채널 길이가 매우 작은(40 nm 이하, 또는 30 nm 이하) 트랜지스터를 제작하는 경우, 한쌍의 전극(408a, 408b)으로서 산화물 반도체막(406)으로부터 거의 산소를 추출하지 않는 도전막을 이용하면 좋다. 산화물 반도체막(406)으로부터 거의 산소를 추출하지 않는 도전막으로서는, 예를 들어, 질화 탄탈, 질화 티탄, 또는 루테늄을 포함하는 도전막 등이 있다. 또한, 복수종의 도전막을 적층해도 상관없다.
트랜지스터(450)로서 채널 길이를 매우 작게 하는 경우, 도전막의 에칭에 의해 형성되는 한쌍의 전극(408a, 408b)의 단부가 둥그스름한(곡면을 갖는) 경우가 있다. 또한, 도전막을 에칭할 때, 한쌍의 전극(408a, 408b)으로부터 노출된 절연막(402)이 에칭되어, 상기 영역의 절연막(402)의 막 두께가 감소하는 일이 있다.
트랜지스터(450) 위에 제공되는 절연막(414)으로서는, 산화물 반도체막(406) 및 게이트 절연막(410)보다 산소에 대한 투과성이 낮은(산소에 대한 배리어성을 갖는) 절연막을 형성하는 것이 바람직하다. 게이트 절연막(410)에 접촉하여 산소에 대한 배리어성을 갖는 절연막(414)을 형성함으로써, 게이트 절연막(410) 및 그것에 접촉하는 산화물 반도체막(406)으로부터의 산소의 이탈을 억제할 수 있다. 이러한 절연막으로서, 예를 들어, 산화 알루미늄막, 질화 실리콘막, 또는 질화 산화 실리콘막을 형성할 수 있다.
또한, 산화물 반도체막(406)에의 수소의 혼입을 억제하기 위해, 절연막(414)에 포함되는 수소 농도를 저감시키는 것이 바람직하다. 구체적으로는, 절연막(414)에 포함되는 수소 농도는 5×1019 atoms/cm3 미만으로 하는 것이 바람직하고, 5×1018 atoms/cm3 미만으로 하는 것이 보다 바람직하다. 또한, 산화 알루미늄막은 산소에 대한 배리어성에 더하여 수소에 대한 배리어성을 갖는 막이다. 따라서, 절연막(414)으로서 산화 알루미늄막을 적용하는 것은 적합하다. 또한, 절연막(414)은 적층 구조로 해도 좋다. 절연막(414)을 적층 구조로 하는 경우에는, 한쌍의 전극(408a, 408b) 및 게이트 전극(412)에 접촉하는 산소에 대한 배리어성을 갖는 절연막을 포함하여 되는 구성으로 하는 것이 바람직하다.
이상에 설명한 본 실시형태의 구성, 방법 등은 다른 실시형태의 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 실시형태에서는, 실시형태 1 내지 실시형태 3과 비교하여, 산화물 반도체막의 결함량을 더욱 저감하는 것이 가능한 트랜지스터를 갖는 반도체 장치에 대하여 도면을 참조하여 설명한다. 본 실시형태에 설명하는 트랜지스터는 실시형태 1 내지 실시형태 3과 비교하여, 산화물 반도체막을 복수 구비한 다층막을 갖는 점이 다르다.
도 17의 (A) 내지 도 17의 (C)에, 반도체 장치가 갖는 트랜지스터(95a)의 상면도 및 단면도를 나타낸다. 도 17의 (A)는 트랜지스터(95a)의 상면도이며, 도 17의 (B)는 도 17의 (A)의 일점 쇄선 A-B간의 단면도이며, 도 17의 (C)는 도 17의 (A)의 일점 쇄선 C-D간의 단면도이다. 또한, 도 17의 (A)에서는, 명료화를 위해, 기판(11), 게이트 절연막(15), 산화물 절연막(23), 산화물 절연막(25), 질화물 절연막(27) 등을 생략하였다.
도 17의 (A)에 도시하는 트랜지스터(95a)는 게이트 절연막(15)을 통하여, 게이트 전극(13)과 중첩되는 다층막(96)과, 다층막(96)에 접촉하는 한쌍의 전극(19, 20)을 갖는다. 또한, 게이트 절연막(15), 다층막(96), 및 한쌍의 전극(19, 20) 위에는 산화물 절연막(23), 산화물 절연막(25), 및 질화물 절연막(27)이 형성된다.
본 실시형태에 나타내는 트랜지스터(95a)에서, 다층막(96)은 산화물 반도체막(17) 및 산화물 반도체막(97)을 갖는다. 즉, 다층막(96)은 2층 구조이다. 또한, 산화물 반도체막(17)의 일부가 채널 영역으로서 기능한다. 또한, 다층막(96)에 접촉하도록, 산화물 절연막(23)이 형성되어 있고, 산화물 절연막(23)에 접촉하도록 산화물 절연막(25)이 형성되어 있다. 즉, 산화물 반도체막(17)과 산화물 절연막(23)과의 사이에, 산화물 반도체막(97)이 제공되어 있다.
산화물 반도체막(97)은 산화물 반도체막(17)을 구성하는 원소의 일종 이상으로 구성되는 산화물 반도체막이다. 따라서, 산화물 반도체막(17)과 산화물 반도체막(97)과의 계면에서, 계면 산란이 일어나기 어렵다. 따라서, 이 계면에서는 캐리어의 움직임이 저해되지 않기 때문에, 트랜지스터의 전계 효과 이동도가 높아진다.
산화물 반도체막(97)은 적어도 In 혹은 Zn을 포함하는 금속 산화물막으로 형성되고, 대표적으로는, In-Ga 산화물막, In-Zn 산화물막, In-M-Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, 또는 Nd)이며, 또한 산화물 반도체막(17)보다 전도대의 하단의 에너지가 진공 준위에 가깝고, 대표적으로는, 산화물 반도체막(97)의 전도대의 하단의 에너지와 산화물 반도체막(17)의 전도대의 하단의 에너지와의 차이가 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상, 또는 0.15 eV 이상이고, 2 eV 이하, 1 eV 이하, 0.5 eV 이하, 또는 0.4 eV 이하이다. 즉, 산화물 반도체막(97)의 전자 친화력과 산화물 반도체막(17)의 전자 친화력의 차이가 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상, 또는 0.15 eV 이상이고, 2 eV 이하, 1 eV 이하, 0.5 eV 이하, 또는 0.4 eV 이하이다.
산화물 반도체막(97)은 In을 포함함으로써, 캐리어 이동도(전자 이동도)가 높아지기 때문에 바람직하다.
산화물 반도체막(97)으로서, Al, Ti, Ga, Y, Zr, Sn, La, Ce, 또는 Nd를 In보다 높은 원자수비로 가지는 것으로 인하여, 이하의 효과를 갖는 경우가 있다. (1) 산화물 반도체막(97)의 에너지 갭을 크게 한다. (2) 산화물 반도체막(97)의 전자 친화력을 작게 한다. (3) 외부로부터의 불순물의 확산을 저감시킨다. (4) 산화물 반도체막(17)과 비교하여, 절연성이 높아진다. (5), Al, Ti, Ga, Y, Zr, Sn, La, Ce, 또는 Nd는 산소와의 결합력이 강한 금속 원소이기 때문에, 산소 결손이 생기기 어려워진다.
산화물 반도체막(97)이 In-M-Zn 산화물일 때, Zn 및 O를 제외한 In과 M의 원자수비율은 In이 50 atomic% 미만, M이 50 atomic%보다 크고, 더욱 바람직하게는, In이 25 atomic% 미만, M이 75 atomic%보다 크다.
또한, 산화물 반도체막(17) 및 산화물 반도체막(97)이 In-M-Zn 산화물 M(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, 또는 Nd)인 경우, 산화물 반도체막(17)과 비교하여, 산화물 반도체막(97)에 포함되는 M(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, 또는 Nd)의 원자수비가 크고, 대표적으로는, 산화물 반도체막(17)에 포함되는 상기 원자와 비교하여, 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상 높은 원자수비이다.
또한, 산화물 반도체막(17) 및 산화물 반도체막(97)이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, 또는 Nd)인 경우, 산화물 반도체막(97)을 In：M：Zn = x1：y1：z1[원자수비], 산화물 반도체막(17)을 In：M：Zn = x2：y2：z2[원자수비]로 하면, y1/x1이 y2/x2보다 크고, 바람직하게는 y1/x1가 y2/x2보다 1.5배 이상이다. 더욱 바람직하게는, y1/x1이 y2/x2보다 2배 이상 크고, 더욱 바람직하게는 y1/x1이 y2/x2보다 3배 이상 크다. 이때, 산화물 반도체막에서 y2가 x2 이상이면, 상기 산화물 반도체막을 이용한 트랜지스터에 안정된 전기 특성을 부여할 수 있기 때문에 바람직하다.
산화물 반도체막(17)이 In-M-Zn 산화물(M은, Al, Ti, Ga, Y, Zr, Sn, La, Ce, 또는 Nd)인 경우, 산화물 반도체막(17)을 성막하기 위해서 이용하는 타겟에서, 금속 원소의 원자수비를 In：M：Zn = x1：y1：z1로 하면, x1/y1는 1/3 이상 6 이하, 또 1 이상 6 이하이며, z1/y1는 1/3 이상 6 이하, 더욱 바람직하게는 1 이상 6 이하인 것이 좋다. 또한, z1/y1을 1 이상 6 이하로 함으로써, 산화물 반도체막(17)으로서 CAAC-OS막이 형성되기 쉬워진다. 타겟의 금속 원소의 원자수비의 대표예로서는, In：M：Zn = 1：1：1, In：M：Zn = 1：1：1.2, In：M：Zn = 3：1：2 등이 있다.
산화물 반도체막(97)이 In-M-Zn 산화물(M은, Al, Ti, Ga, Y, Zr, Sn, La, Ce, 또는 Nd)인 경우, 산화물 반도체막(97)을 성막하기 위해서 이용하는 타겟에서, 금속 원소의 원자수비를 In：M：Zn = x2：y2：z2로 하면, x2/y2＜x1/y1이며, z2/y2는 1/3 이상 6 이하, 더욱 바람직하게는 1 이상 6 이하인 것이 좋다. 또한, z2/y2를 1 이상 6 이하로 함으로써, 산화물 반도체막(97)으로서 CAAC-OS막이 형성되기 쉬워진다. 타겟의 금속 원소의 원자수비의 대표예로서는, In：M：Zn = 1：3：2, In：M：Zn = 1：3：4, In：M：Zn = 1：3：6, In：M：Zn = 1：3：8, In：M：Zn = 1：4：4, In：M：Zn = 1：4：5, In：M：Zn = 1：4：6 등이 있다.
또한, 산화물 반도체막(17) 및 산화물 반도체막(97)의 원자수비는 각각, 오차로서 상기의 원자수비의 ±40%의 변동을 포함한다.
산화물 반도체막(97)은 후에 형성하는 산화물 절연막(25)을 형성할 때의, 산화물 반도체막(17)에 대한 대미지 완화막으로서도 기능한다. 따라서, 산화물 절연막(23)을 제공하지 않고, 산화물 반도체막(97) 위에 산화물 절연막(25)을 형성해도 좋다.
산화물 반도체막(97)의 두께는 3 nm 이상 100 nm 이하, 바람직하게는 3 nm 이상 50 nm 이하로 한다.
또한, 산화물 반도체막(97)은 산화물 반도체막(17)과 마찬가지로, 예를 들면 비단결정 구조여도 좋다. 비단결정 구조는, 예를 들어, CAAC-OS(C Axis Aligned-Crystalline Oxide Semiconductor), 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조를 포함한다. 또한, 산화물 반도체막(97)은 실시형태 1에 나타내는 산화물 반도체막(17)과 마찬가지로, CAAC화율이 높은 산화물 반도체막을 이용하는 것이 바람직하다. CAAC화율이 높은 산화물 반도체막은 불순물 농도 및 결함 준위 밀도가 낮기 때문에, 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있다. 또한, CAAC화율이 높은 산화물 반도체막은 결정립계가 확인되지 않고, c축 배향성을 가지며, c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있다. 이 결과, 산화물 반도체막(97)으로서 CAAC화율이 높은 산화물 반도체막을 이용함으로써, 한쌍의 전극(19, 20)에 포함되는 금속 원소가 산화물 반도체막(17)으로 확산되는 것을 막는 것이 가능하다.
산화물 반도체막(97)은 예를 들면 비정질 구조이어도 좋다. 비정질 구조의 산화물 반도체막은 예를 들어, 원자 배열이 무질서하고, 결정 성분을 갖지 않다. 또는, 비정질 구조의 산화물막은 예를 들어, 완전한 비정질 구조이며, 결정부를 갖지 않다.
또한, 산화물 반도체막(17) 및 산화물 반도체막(97)에서, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역의 2종 이상을 갖는 혼합막을 구성해도 좋다. 혼합막은 예를 들어, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 갖는 단층 구조의 경우가 있다. 또한, 혼합막은 예를 들어, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역의 적층 구조를 갖는 경우가 있다.
또한, 다층막(96) 대신에, 도 17의 (D)에 도시하는 트랜지스터(95b)와 같이, 다층막(98)을 가져도 좋다.
다층막(98)은 산화물 반도체막(99), 산화물 반도체막(17), 및 산화물 반도체막(97)이 순차로 적층되어 있다. 즉, 다층막(98)은 3층 구조이다. 또한, 산화물 반도체막(17)이 채널 영역으로서 기능한다.
또한, 게이트 절연막(15) 및 산화물 반도체막(99)이 접촉한다. 즉, 게이트 절연막(15)과 산화물 반도체막(17) 사이에, 산화물 반도체막(99)이 제공되어 있다.
또한, 산화물 반도체막(97) 및 산화물 절연막(23)이 접촉한다. 즉, 산화물 반도체막(17)과 산화물 절연막(23) 사이에, 산화물 반도체막(97)이 제공되어 있다.
산화물 반도체막(99)은 산화물 반도체막(97)과 같은 재료 및 형성 방법을 적절히 이용할 수 있다.
산화물 반도체막(99)은 산화물 반도체막(17)보다 막두께가 작으면 바람직하다. 산화물 반도체막(99)의 두께를 1 nm 이상 5 nm 이하, 바람직하게는 1 nm 이상 3 nm 이하로 함으로써, 트랜지스터의 문턱 전압의 변동량을 저감시키는 것이 가능하다.
또한, 트랜지스터(95a)와 마찬가지로, 트랜지스터(95b)에 포함되는 산화물 반도체막(97)은 후에 형성하는 산화물 절연막(25)을 형성할 때의 산화물 반도체막(17)에 대한 대미지 완화막으로서도 기능한다. 따라서, 산화물 절연막(23)을 제공하지 않고, 산화물 반도체막(97) 위에 산화물 절연막(25)을 형성해도 좋다.
본 실시형태에 나타내는 트랜지스터는 산화물 반도체막(17) 및 산화물 절연막(23)의 사이에, 산화물 반도체막(97)이 제공되어 있다. 따라서, 산화물 반도체막(97)과 산화물 절연막(23)의 사이에, 불순물 및 결함에 의해 캐리어 트랩이 형성되어도, 상기 캐리어 트랩이 형성되는 영역과 산화물 반도체막(17) 사이에는 차이가 있다. 이 결과, 산화물 반도체막(17)을 흐르는 전자가 캐리어 트랩에 포획되기 어렵고, 트랜지스터의 온 전류를 증대시키는 것이 가능함과 동시에, 전계 효과 이동도를 높일 수 있다. 또한, 캐리어 트랩에 전자가 포획되면, 이 전자가 마이너스의 고정 전하로서 행동한다. 이 결과, 트랜지스터의 문턱 전압이 변동하게 된다. 그러나, 산화물 반도체막(17)과 캐리어 트랩이 형성되는 영역과의 사이에 차이가 있기 때문에, 캐리어 트랩에서의 전자의 포획을 저감시키는 것이 가능하고, 문턱 전압의 변동을 저감시킬 수 있다.
또한, 산화물 반도체막(97)은 외부로부터의 불순물을 차폐하는 것이 가능하기 때문에, 외부로부터 산화물 반도체막(17)으로 이동하는 불순물량을 저감시키는 것이 가능하다. 또한, 산화물 반도체막(97)은 산소 결손을 형성하기 어렵다. 따라서, 산화물 반도체막(17)에서의 불순물 농도 및 산소 결손량을 저감시키는 것이 가능하다.
또한, 게이트 절연막(15)과 산화물 반도체막(17) 사이에 산화물 반도체막(99)이 제공되어 있고, 산화물 반도체막(17)과 산화물 절연막(23) 사이에 산화물 반도체막(97)이 제공되어 있기 때문에, 산화물 반도체막(99)과 산화물 반도체막(17)의 계면 근방에서의 실리콘이나 탄소의 농도, 산화물 반도체막(17)에서의 실리콘이나 탄소의 농도, 또는 산화물 반도체막(97)과 산화물 반도체막(17)의 계면 근방에서의 실리콘이나 탄소의 농도를 저감시킬 수 있다.
이러한 구조를 갖는 트랜지스터(95b)는 산화물 반도체막(17)을 포함하는 다층막(98)에서 결함이 매우 적기 때문에, 트랜지스터의 전기 특성을 향상시키는 것이 가능하고, 대표적으로는, 온 전류의 증대 및 전계 효과 이동도의 향상이 가능하다. 또한, 스트레스 시험의 일례인 BT 스트레스 시험 및 광 BT 스트레스 시험에서의 문턱 전압의 변동량이 적고, 신뢰성이 높다.
＜트랜지스터의 밴드 구조＞
다음에, 도 17의 (A) 내지 도 17의 (C)에 도시하는 트랜지스터(95a)에 제공되는 다층막(96), 및 도 17의 (D)에 도시하는 트랜지스터(95b)에 제공되는 다층막(98)의 밴드 구조에 대하여, 도 18을 이용하여 설명한다.
여기에서는, 예로서 산화물 반도체막(17)으로서 에너지 갭이 3.15 eV인 In-Ga-Zn 산화물을 이용하고, 산화물 반도체막(97)으로서 에너지 갭이 3.5 eV인 In-Ga-Zn 산화물을 이용한다. 에너지 갭은 분광 타원 해석기(HORIBA JOBIN YVON사(HORIBA JOBIN YVON SAS.) 제조, UT-300)를 이용하여 측정할 수 있다.
산화물 반도체막(17) 및 산화물 반도체막(97)의 진공 준위와 가전자대 상단의 에너지차(이온화 퍼텐셜이라고도 함)는 각각 8 eV 및 8.2 eV였다. 또한, 진공 준위와 가전자대 상단의 에너지차는 자외선 광전자 분광 분석(UPS：Ultraviolet Photoelectron Spectroscopy) 장치(PHI사(ULVAC-PHI, Inc.) 제조, VersaProbe)를 이용하여 측정할 수 있다.
따라서, 산화물 반도체막(17) 및 산화물 반도체막(97)의 진공 준위와 전도대 하단의 에너지차(전자 친화력이라고도 함)는 각각 4.85 eV 및 4.7 eV이다.
도 18의 (A)는 다층막(96)의 밴드 구조의 일부를 모식적으로 나타낸다. 여기에서는, 게이트 절연막(15) 및 산화물 절연막(23)을 산화 실리콘막으로 하고, 다층막(96)과 산화 실리콘막을 접촉하여 제공한 경우에 대하여 설명한다. 또한, 도 18의 (A)에 도시하는 EcI1은 산화 실리콘막의 전도대 하단의 에너지를 나타내고, EcS1은 산화물 반도체막(17)의 전도대 하단의 에너지를 나타내고, EcS2는 산화물 반도체막(97)의 전도대 하단의 에너지를 나타내고, EcI2는 산화 실리콘막의 전도대 하단의 에너지를 나타낸다. 또한, EcI1은 도 17의 (B)에 도시하는 게이트 절연막(15)에 상당하고, EcI2는 도 17의 (B) 나타내는 산화물 절연막(23)에 상당한다.
도 18의 (A)에 도시하는 바와 같이, 산화물 반도체막(17) 및 산화물 반도체막(97)에서, 전도대 하단의 에너지는 장벽이 없이 완만하게 변화한다. 바꿔 말하면, 연속적으로 변화한다고도 할 수 있다. 이것은, 다층막(96)이 산화물 반도체막(17)과 공통의 원소를 포함하고, 산화물 반도체막(17) 및 산화물 반도체막(97) 사이에서, 산소가 서로 이동함으로써, 혼합층이 형성되기 때문이라고 할 수 있다.
도 18의 (A)으로부터, 다층막(96)의 산화물 반도체막(17)이 웰(우물)이 되고, 다층막(96)을 이용한 트랜지스터에서, 채널 영역이 산화물 반도체막(17)에 형성되는 것을 알 수 있다. 또한, 다층막(96)은 전도대 하단의 에너지가 연속적으로 변화하고 있기 때문에, 산화물 반도체막(17)과 산화물 반도체막(97)이 연속 접합하고 있다고도 할 수 있다.
또한, 도 18의 (A)에 도시하는 바와 같이, 산화물 반도체막(97)과 산화물 절연막(23)의 계면 근방에는, 불순물이나 결함에 기인한 캐리어 트랩이 형성될 수 있지만, 산화물 반도체막(97)이 제공됨으로써, 산화물 반도체막(17)과 이 캐리어 트랩을 멀리할 수 있다. 단, EcS1과 EcS2와의 에너지차가 작은 경우, 산화물 반도체막(17)의 전자가 이 에너지차를 넘어 캐리어 트랩에 이르는 일이 있다. 캐리어 트랩에 전자가 포획됨으로써, 절연막 표면에 마이너스의 고정 전하가 생겨 트랜지스터의 문턱 전압은 플러스 방향으로 시프트하게 된다. 따라서, EcS1과 EcS2와의 에너지차를 0.1 eV 이상, 바람직하게는 0.15 eV 이상으로 하면, 트랜지스터의 문턱 전압의 변동이 저감되어, 안정된 전기 특성이 되기 때문에 적합하다.
도 18의 (B)는 다층막(98)의 밴드 구조의 일부를 모식적으로 도시한다. 여기에서는, 게이트 절연막(15) 및 산화물 절연막(23)을 산화 실리콘막으로 하고, 다층막(98)과 산화 실리콘막을 접촉하여 제공한 경우에 대하여 설명한다. 또한, 도 18의 (B)에 도시하는 EcI1은 산화 실리콘막의 전도대 하단의 에너지를 나타내고, EcS1은 산화물 반도체막(17)의 전도대 하단의 에너지를 나타내고, EcS2는 산화물 반도체막(97)의 전도대 하단의 에너지를 나타내고, EcS3은 산화물 반도체막(99)의 전도대 하단의 에너지를 나타내고, EcI2는 산화 실리콘막의 전도대 하단의 에너지를 나타낸다. 또한, EcI1은 도 17의 (D)에 도시하는 게이트 절연막(15)에 상당하고, EcI2는 도 17의 (D)에 도시하는 산화물 절연막(23)에 상당한다.
도 18의 (B)에 도시하는 바와 같이, 산화물 반도체막(99), 산화물 반도체막(17), 및 산화물 반도체막(97)에서, 전도대 하단의 에너지는 장벽이 없이 완만하게 변화한다. 바꿔 말하면, 연속적으로 변화한다고도 할 수 있다. 이것은, 다층막(98)은 산화물 반도체막(17)과 공통의 원소를 포함하고, 산화물 반도체막(17) 및 산화물 반도체막(99)의 사이에서, 및 산화물 반도체막(17) 및 산화물 반도체막(97)의 사이에서, 산소가 서로 이동함으로써 혼합층이 형성되기 때문이라고 할 수 있다.
도 18의 (B)로부터, 다층막(98)의 산화물 반도체막(17)이 웰(우물)이 되고, 다층막(98)을 이용한 트랜지스터에서, 채널 영역이 산화물 반도체막(17)에 형성되는 것을 알 수 있다. 또한, 다층막(98)은 전도대 하단의 에너지가 연속적으로 변화하고 있기 때문에, 산화물 반도체막(99)과, 산화물 반도체막(17)과, 산화물 반도체막(97)이 연속 접합하고 있다고도 할 수 있다.
또한, 다층막(98)과 산화물 절연막(23)의 계면 근방, 다층막(98)과 게이트 절연막(15)의 계면 근방에는, 불순물이나 결함에 기인한 캐리어 트랩이 형성될 수 있지만, 도 18의 (B)에 도시하는 바와 같이, 산화물 반도체막(97, 99)이 제공됨으로써, 산화물 반도체막(17)과 상기 캐리어 트랩이 형성되는 영역을 멀리할 수 있다. 단, EcS1과 EcS2의 에너지차, 및 EcS1과 EcS3의 에너지차가 작은 경우, 산화물 반도체막(17)의 전자가 이 에너지차를 넘어 캐리어 트랩에 이르는 일이 있다. 캐리어 트랩에 전자가 포획됨으로써, 절연막 표면에 마이너스의 고정 전하가 생겨 트랜지스터의 문턱 전압은 플러스 방향으로 시프트하게 된다. 따라서, EcS1과 EcS2와의 에너지차, 및 EcS1과 EcS3와의 에너지차를 0.1 eV 이상, 바람직하게는 0.15 eV 이상으로 하면, 트랜지스터의 문턱 전압의 변동이 저감되어, 안정된 전기 특성이 되기 때문에 적합하다.
＜변형예 1＞
실시형태 4에 나타내는 트랜지스터(95a, 95b)에서, 산화물 반도체막(97) 대신에, In-M 산화물(M은, Al, Ti, Ga, Y, Sn, Zr, La, Ce, Nd 또는 Hf)로 나타내어지는 금속 산화물을 이용할 수 있다. 단, 산화물 반도체막(97)이 채널 형성 영역의 일부로서 기능하는 것을 방지하기 위해, 도전율이 충분히 낮은 재료를 이용하는 것으로 한다. 또는, 산화물 반도체막(97)에는 전자 친화력(진공 준위와 전도대 하단의 에너지차)이 산화물 반도체막(17)보다 작고, 전도대 하단의 에너지가 산화물 반도체막(17)의 전도대 하단 에너지와 차분(밴드 오프셋)을 갖는 재료를 이용하는 것으로 한다. 또한, 드레인 전압의 크기에 의존한 문턱 전압의 차(히스테리시스)가 생기는 것을 억제하기 위해서는, 금속 산화물막의 전도대 하단의 에너지가 산화물 반도체막(17)의 전도대 하단의 에너지보다 0.2 eV보다 진공 준위에 가까운 재료, 바람직하게는 0.5 eV 이상 진공 준위에 가까운 재료를 적용하는 것이 바람직하다.
또한, In에 대한 원소 M의 원자수비를 높임으로써, 금속 산화물막의 에너지 갭을 크게 하여, 전자 친화력을 작게 할 수 있다. 따라서, 산화물 반도체막(17)과의 사이에 전도대의 밴드 오프셋을 형성하여, 금속 산화물막에 채널이 형성되는 것을 억제하기 위해서는, 금속 산화물막은 In：M = x：y[원자수비]로 하면, y/(x＋y)를 0.75 이상 1 이하, 바람직하게는, 0.78 이상 1 이하, 보다 바람직하게는 0.80 이상 1 이하로 하는 것이 바람직하다. 단, 금속 산화물막은 주성분인 인듐, M 및 산소 이외의 원소가 불순물로서 혼입되어 있어도 좋다. 이때의 불순물의 비율은 0.1% 이하가 바람직하다.
또한, 본 실시형태에 나타내는 구성 및 방법 등은 다른 실시형태에 나타내는 구성 및 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태인 반도체 장치에 대하여, 도면을 이용하여 설명한다. 또한, 본 실시형태에서는, 표시 장치를 예로서 본 발명의 일 형태인 반도체 장치를 설명한다.
도 19의 (A)에 반도체 장치의 일례를 나타낸다. 도 19의 (A)에 도시하는 반도체 장치는 화소부(101)와, 주사선 구동 회로(104)와, 신호선 구동 회로(106)와, 각각이 평행 또는 대략 평행하게 배치되고, 주사선 구동 회로(104)에 의해 전위가 제어되는 m개의 주사선(107)과, 각각이 평행 또는 대략 평행하게 배치되고, 신호선 구동 회로(106)에 의해 전위가 제어되는 n개의 신호선(109)을 갖는다. 또한, 화소부(101)는 매트릭스 형상으로 배치된 복수의 화소(103)를 갖는다. 또한, 신호선(109)을 따라, 각각이 평행 또는 대략 평행하게 배치된 용량선(115)을 갖는다. 또한, 용량선(115)은 주사선(107)을 따라, 각각이 평행 또는 대략 평행하게 배치되어 있어도 좋다. 또한, 주사선 구동 회로(104) 및 신호선 구동 회로(106)를 총칭하여 구동 회로부라고 하는 경우가 있다.
각 주사선(107)은 화소부(101)에서 m행 n열에 배치된 화소(103) 중 어느 행에 배치된 n개의 화소(103)와 전기적으로 접속된다. 또한, 각 신호선(109)은 m행 n열에 배치된 화소(103) 중 어느 열에 배치된 m개의 화소(103)에 전기적으로 접속된다. m, n은 모두 1 이상의 정수이다. 또한, 각 용량선(115)은 m행 n열에 배치된 화소(103) 중 어느 행에 배치된 n개의 화소(103)와 전기적으로 접속된다. 또한, 용량선(115)이 신호선(109)을 따라, 각각이 평행 또는 대략 평행하게 배치되어 있는 경우는, m행 n열에 배치된 화소(103) 중 어느 열에 배치된 m개의 화소(103)에 전기적으로 접속된다.
도 19의 (B), (C)는 도 19의 (A)에 도시하는 표시 장치의 화소(103)에 이용할 수 있는 회로 구성의 일례를 나타낸다.
도 19의 (B)에 도시하는 화소(103)는 액정 소자(121)와, 트랜지스터(102)와, 용량 소자(105)를 갖는다.
액정 소자(121)의 한쌍의 전극의 한쪽의 전위는 화소(103)의 사양에 따라 적절히 설정된다. 액정 소자(121)는 기록되는 데이터에 따라 배향 상태가 설정된다. 또한, 복수의 화소(103)의 각각이 갖는 액정 소자(121)의 한쌍의 전극의 한쪽에 공통의 전위(코먼 전위)를 인가하여도 좋다. 또한, 각 행의 화소(103)마다의 액정 소자(121)의 한쌍의 전극의 한쪽에 다른 전위를 인가하여도 좋다.
또한, 액정 소자(121)는 액정의 광학적 변조 작용에 의해 광의 투과 또는 비투과를 제어하는 소자이다. 또한, 액정의 광학적 변조 작용은 액정에 가해지는 전계(가로 방향의 전계, 세로 방향의 전계 또는 경사 방향의 전계를 포함함)에 의해 제어된다. 또한, 액정 소자(121)로서는, 네마틱 액정, 콜레스테릭 액정, 스멕틱 액정, 서모트로픽 액정, 리오트로픽 액정, 강유전 액정, 반강유전 액정 등을 들 수 있다.
액정 소자(121)를 갖는 표시 장치의 구동 방법으로서는, 예를 들어, TN 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, MVA 모드, PVA(Patterned VerticalAlignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 이용해도 좋다. 단, 이것으로 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 이용할 수 있다.
또한, 블루상(Blue Phase)을 나타내는 액정과 카이럴제를 포함하는 액정 조성물에 의해 액정 소자를 구성해도 좋다. 블루상을 나타내는 액정은 응답 속도가 1 msec 이하로 짧고, 광학적 등방성이기 때문에, 배향 처리가 불필요하고, 또한 시야각 의존성이 작다.
도 19의 (B)에 도시하는 화소(103)의 구성에서, 트랜지스터(102)의 소스 전극 및 드레인 전극의 한쪽은 신호선(109)에 전기적으로 접속되고, 다른 한쪽은 액정 소자(121)의 한쌍의 전극의 다른 한쪽에 전기적으로 접속된다. 또한, 트랜지스터(102)의 게이트 전극은 주사선(107)에 전기적으로 접속된다. 트랜지스터(102)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기록을 제어하는 기능을 갖는다. 또한, 트랜지스터(102)는 실시형태 1 내지 실시형태 4 중 어느 하나에 나타내는 트랜지스터를 이용할 수 있다.
도 19의 (B)에 도시하는 화소(103)의 구성에서, 용량 소자(105)의 한쌍의 전극의 한쪽은 전위가 공급되는 용량선(115)에 전기적으로 접속되고, 다른 한쪽은 액정 소자(121)의 한쌍의 전극의 다른 한쪽에 전기적으로 접속된다. 또한, 용량선(115)의 전위의 값은 화소(103)의 사양에 따라 적절히 설정된다. 용량 소자(105)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
예를 들어, 도 19의 (B)의 화소(103)를 갖는 표시 장치에서는 주사선 구동 회로(104)에 의해 각 행의 화소(103)를 순차로 선택하고, 트랜지스터(102)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소(103)는 트랜지스터(102)가 오프 상태가 됨으로써 유지 상태가 된다. 이것을 행마다 순차로 행함으로써, 화상을 표시할 수 있다.
또한, 도 19의 (C)에 도시하는 화소(103)는 표시 소자의 스위칭을 행하는 트랜지스터(133)와, 화소의 구동을 제어하는 트랜지스터(102)와, 트랜지스터(135)와, 용량 소자(105)와, 발광 소자(131)를 갖는다.
트랜지스터(133)의 소스 전극 및 드레인 전극의 한쪽은 데이터 신호가 인가되는 신호선(109)에 전기적으로 접속된다. 또한, 트랜지스터(133)의 게이트 전극은 게이트 신호가 인가되는 주사선(107)에 전기적으로 접속된다.
트랜지스터(133)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기록을 제어하는 기능을 갖는다.
트랜지스터(102)의 소스 전극 및 드레인 전극의 한쪽은 애노드선으로서 기능하는 배선(137)과 전기적으로 접속되고, 트랜지스터(102)의 소스 전극 및 드레인 전극의 다른 한쪽은 발광 소자(131)의 한쪽의 전극에 전기적으로 접속된다. 또한, 트랜지스터(102)의 게이트 전극은 트랜지스터(133)의 소스 전극 및 드레인 전극의 다른 한쪽, 및 용량 소자(105)의 한쪽의 전극에 전기적으로 접속된다.
트랜지스터(102)는 온 상태 또는 오프 상태가 됨으로써, 발광 소자(131)에 흐르는 전류를 제어하는 기능을 갖는다. 또한, 트랜지스터(102)는 실시형태 1 내지 실시형태 4 중 어느 하나에 나타내는 트랜지스터를 이용할 수 있다.
트랜지스터(135)의 소스 전극 및 드레인 전극의 한쪽은 데이터의 기준 전위가 인가되는 배선(139)과 접속되고, 트랜지스터(135)의 소스 전극 및 드레인 전극의 다른 한쪽은 발광 소자(131)의 한쪽의 전극, 및 용량 소자(105)의 다른 한쪽의 전극에 전기적으로 접속된다. 또한, 트랜지스터(135)의 게이트 전극은 게이트 신호가 인가되는 주사선(107)에 전기적으로 접속된다.
트랜지스터(135)는 발광 소자(131)에 흐르는 전류를 조정하는 기능을 갖는다. 예를 들어, 발광 소자(131)가 열화 등에 의해, 발광 소자(131)의 내부 저항이 상승한 경우, 트랜지스터(135)의 소스 전극 및 드레인 전극의 한쪽이 접속된 배선(139)에 흐르는 전류를 모니터링함으로써, 발광 소자(131)에 흐르는 전류를 보정할 수 있다. 배선(139)에 인가되는 전위로서는, 예를 들어, 0 V로 할 수 있다.
용량 소자(105)의 한쌍의 전극의 한쪽은 트랜지스터(133)의 소스 전극 및 드레인 전극의 다른 한쪽, 및 트랜지스터(102)의 게이트 전극과 전기적으로 접속되고, 용량 소자(105)의 한쌍의 전극의 다른 한쪽은 트랜지스터(135)의 소스 전극 및 드레인 전극의 다른 한쪽, 및 발광 소자(131)의 한쪽의 전극에 전기적으로 접속된다.
도 19의 (C)에 도시하는 화소(103)의 구성에서 용량 소자(105)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
발광 소자(131)의 한쌍의 전극의 한쪽은 트랜지스터(135)의 소스 전극 및 드레인 전극의 다른 한쪽, 용량 소자(105)의 다른 한쪽, 및 트랜지스터(102)의 소스 전극 및 드레인 전극의 다른 한쪽과 전기적으로 접속된다. 또한, 발광 소자(131)의 한쌍의 전극의 다른 한쪽은 캐소드로서 기능하는 배선(141)에 전기적으로 접속된다.
발광 소자(131)로서는, 예를 들면 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 함) 등을 이용할 수 있다. 단, 발광 소자(131)로서는, 이것에 한정되지 않고, 무기 재료로 이루어지는 무기 EL 소자를 이용해도 좋다.
또한, 배선(137) 및 배선(141)의 한쪽에는, 고전원 전위(VDD)가 인가되고, 다른 한쪽에는, 저전원 전위(VSS)가 인가된다. 도 19의 (C)에 도시하는 구성에는, 배선(137)에 고전원 전위(VDD)를, 배선(141)에 저전원 전위(VSS)를, 각각 인가하는 구성으로 하고 있다.
도 19의 (C)의 화소(103)를 갖는 표시 장치에서는, 주사선 구동 회로(104)에 의해 각 행의 화소(103)를 순차로 선택하고, 트랜지스터(133)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소(103)는 트랜지스터(133)가 오프 상태가 됨으로써 유지 상태가 된다. 또한, 트랜지스터(133)는 용량 소자(105)와 접속되기 때문에, 기록된 데이터를 장시간 유지하는 것이 가능하게 된다. 또한, 트랜지스터(133)에 의해, 트랜지스터(102)의 소스 전극과 드레인 전극의 사이에 흐르는 전류량이 제어되고, 발광 소자(131)는 흐르는 전류량에 따른 휘도로 발광한다. 이것을 행마다 순차로 행함으로써, 화상을 표시할 수 있다.
다음에, 표시 장치에 포함되는 소자 기판의 구체적인 구성에 대하여 설명한다. 여기에서는, 화소(103)에 액정 소자를 이용한 액정 표시 장치의 구체적인 예에 대하여 설명한다. 여기에서는, 도 19의 (B)에 도시하는 화소(103)의 상면도를 도 20에 나타낸다.
도 20은 VA 모드의 액정 표시 장치에 포함되는 화소의 상면도이다. 도 20에서, 주사선(107)은 신호선(109)에 대략 직교하는 방향으로 연장되어 제공되어 있다. 용량선(115)은 신호선(109)과 평행 방향으로 연장되어 제공되어 있다. 또한, 주사선(107)은 주사선 구동 회로(104)(도 19를 참조)와 전기적으로 접속되어 있고, 신호선(109) 및 용량선(115)은 신호선 구동 회로(106)(도 19를 참조)에 전기적으로 접속되어 있다.
트랜지스터(102)는 주사선(107) 및 신호선(109)이 교차하는 영역에 제공되어 있다. 트랜지스터(102)는 실시형태 2에 나타내는 트랜지스터(80)와 같은 구조의 트랜지스터를 이용할 수 있다. 또한, 주사선(107)에서, 산화물 반도체막(17a)과 중첩되는 영역이 트랜지스터(102)의 게이트 전극으로서 기능하고, 도 21 내지 도 23에서, 게이트 전극(13)으로 나타낸다. 또한, 신호선(109)에서, 산화물 반도체막(17a)과 중첩하는 영역이 트랜지스터(102)의 소스 전극 또는 드레인 전극으로서 기능하고, 도 21 내지 도 23에서, 전극(19)으로 나타낸다. 또한, 도 20에서, 주사선(107)은 상면에서 볼 때, 단부가 산화물 반도체막(17a)의 단부보다 외측에 위치한다. 따라서, 주사선(107)은 백 라이트 등의 광원으로부터의 광을 차단하는 차광막으로서 기능한다. 이 결과, 트랜지스터에 포함되는 산화물 반도체막(17a)에 광이 조사되지 않고, 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
또한, 전극(20)은 개구부(93)에서 전극(92)과 접속된다. 전극(92)은 투광성을 갖는 도전막으로 형성되어 있고, 화소 전극으로서 기능한다.
용량 소자(105)는 용량선(115)과 접속되어 있다. 또한, 용량 소자(105)는 게이트 절연막 위에 형성되는 금속 산화물막(17b)과, 트랜지스터(102) 위에 제공되는 유전체막과, 전극(92)으로 구성되어 있다. 유전체막은 질화물 절연막으로 형성된다. 금속 산화물막(17b), 질화물 절연막, 및 전극(92)은 각각 투광성을 갖기 때문에, 용량 소자(105)는 투광성을 갖는다.
이와 같이 용량 소자(105)는 투광성을 갖기 때문에, 화소(103) 내에 용량 소자(105)를 크게(대면적으로) 형성할 수 있다. 따라서, 개구율을 높이면서, 대표적으로는 50% 이상, 바람직하게는 55% 이상, 바람직하게는 60% 이상으로 하는 것이 가능함과 동시에, 전하 용량을 증대시킨 반도체 장치를 얻을 수 있다. 예를 들어, 해상도가 높은 반도체 장치, 예를 들면 액정 표시 장치에서는, 화소의 면적이 작아지고, 용량 소자의 면적도 작아진다. 따라서, 해상도가 높은 반도체 장치에서, 용량 소자에 축적되는 전하 용량이 작아진다. 그러나, 본 실시형태에 나타내는 용량 소자(105)는 투광성을 갖기 때문에, 상기 용량 소자를 화소에 형성함으로써, 각 화소에서 충분한 전하 용량을 얻으면서, 개구율을 높일 수 있다. 대표적으로는, 화소 밀도가 200 ppi 이상, 더는 300 ppi 이상, 더는 500 ppi 이상의 고해상도 반도체 장치에 적합하게 이용할 수 있다.
또한, 본 발명의 일 형태는 고해상도의 표시 장치에서도 개구율을 높일 수 있기 때문에, 백 라이트 등의 광원의 광을 효율적으로 이용할 수 있어, 표시 장치의 소비 전력을 저감시킬 수 있다.
다음에, 도 20의 일점 쇄선 A-B, C-D에서의 단면도를 도 21에 나타낸다. 또한, 일점 파선 A-B는 트랜지스터(102)의 채널 길이 방향, 트랜지스터(102)와 화소 전극으로서 기능하는 전극(92)의 접속부, 및 용량 소자(105)의 단면도이며, C-D에서의 단면도는 트랜지스터(102)의 채널 폭 방향의 단면도, 및 게이트 전극(13) 및 게이트 전극(91)의 접속부에서의 단면도이다.
도 21에 나타내는 트랜지스터(102)는 채널 에치형의 트랜지스터이며, 기판(11) 위에 제공되는 게이트 전극(13)과, 기판(11) 및 게이트 전극(13) 위에 형성되는 게이트 절연막(15)과, 게이트 절연막(15)을 통하여 게이트 전극(13)과 중첩되는 산화물 반도체막(17a)과, 산화물 반도체막(17a)에 접촉하는 한쌍의 전극(19, 20)을 갖는다. 또한, 게이트 절연막(15), 산화물 반도체막(17a), 및 한쌍의 전극(19, 20) 위에는 산화물 절연막(83)이 형성되고, 산화물 절연막(83) 위에는 산화물 절연막(85)이 형성된다. 게이트 절연막(15), 산화물 반도체막(17a), 산화물 절연막(83), 산화물 절연막(85), 전극(19, 20) 위에는 질화물 절연막(87)이 형성된다. 또한, 한쌍의 전극(19, 20)의 한쪽, 여기에서는 전극(20)에 접속되는 전극(92), 및 게이트 전극(91)이 질화물 절연막(87) 위에 형성된다. 또한, 전극(92)은 화소 전극으로서 기능한다.
또한, 게이트 절연막(15)은 질화물 절연막(15a) 및 산화물 절연막(15b)으로 형성된다. 산화물 절연막(15b)은 산화물 반도체막(17a), 한쌍의 전극(19, 20), 및 산화물 절연막(83)과 중복되는 영역에 형성된다.
C-D에서의 단면도에 나타내는 바와 같이, 질화물 절연막(15a) 및 질화물 절연막(87)에 제공되는 개구부(94)에서, 게이트 전극(91)은 게이트 전극(13)과 접속된다. 즉, 게이트 전극(13) 및 게이트 전극(91)은 같은 전위이다.
본 실시형태에 나타내는 트랜지스터(102) 위에는, 트랜지스터마다 분리된 산화물 절연막(83, 85)이 형성된다. 분리된 산화물 절연막(83, 85)이 산화물 반도체막(17a)과 중첩된다. 또한, C-D에 나타내는 채널 폭 방향의 단면도에서, 산화물 반도체막(17a)의 외측에 산화물 절연막(83) 및 산화물 절연막(85)의 단부가 위치한다. 또한, 채널 폭 방향에서, 산화물 반도체막(17a)의 한쪽의 측면 및 다른 한쪽의 측면 각각의 외측에서, 게이트 전극(91)은 산화물 절연막(83), 산화물 절연막(85), 및 질화물 절연막(87)을 통하여 산화물 반도체막(17a)의 측면과 위치한다. 또한, 질화물 절연막(87)은 산화물 절연막(83) 및 산화물 절연막(85)의 상면 및 측면을 덮도록 형성되고, 질화물 절연막(15a)과 접촉한다.
본 실시형태에 나타내는 트랜지스터(102)는 산화물 반도체막(17a) 및 산화물 절연막(85)이 질화물 절연막(15a) 및 질화물 절연막(87)에 의해, 주위가 둘러싸여 있다. 질화물 절연막(15a) 및 질화물 절연막(87)은 산소의 확산 계수가 낮고, 산소에 대한 배리어성을 갖기 때문에, 산화물 절연막(85)에 포함되는 산소의 일부를 효율적으로 산화물 반도체막(17a)으로 이동시키는 것이 가능하고, 산화물 반도체막(17a)의 산소 결손량을 줄이는 것이 가능하다. 또한, 질화물 절연막(15a) 및 질화물 절연막(87)은 물, 수소 등의 확산 계수가 낮고, 물, 수소 등에 대한 배리어성을 갖기 때문에, 외부로부터 산화물 반도체막(17a)으로 물, 수소 등이 확산되는 것을 막는 것이 가능하다. 이 결과, 트랜지스터(102)는 신뢰성이 높은 트랜지스터가 된다.
용량 소자(105)는 게이트 절연막(15) 위에 형성되는 금속 산화물막(17b)과, 질화물 절연막(87)과, 전극(92)으로 구성되어 있다. 용량 소자(105)에서, 금속 산화물막(17b)은 산화물 반도체막(17a)과 동시에 형성된 막이며, 또한 불순물을 포함하는 것에 의해 도전성이 높여진 막이다. 또는, 금속 산화물막(17b)은 산화물 반도체막(17a)과 동시에 형성된 막이며, 또한 불순물을 포함함과 동시에, 플라즈마 대미지 등에 의해 산소 결손이 형성되어, 도전성이 높여진 막이다.
산화물 반도체막(17a) 및 금속 산화물막(17b)은 모두 같은 금속 원소로 구성된다. 산화물 반도체막(17a) 및 금속 산화물막(17b)은 모두 게이트 절연막(15) 위에 형성되지만 불순물 농도가 다르다. 구체적으로는, 산화물 반도체막(17a)과 비교하여, 금속 산화물막(17b)의 불순물 농도가 높다. 예를 들어, 산화물 반도체막(17a)에 포함되는 수소 농도는 5×1019 atoms/cm3 미만, 바람직하게는 5×1018 atoms/cm3 미만, 바람직하게는 1×1018 atoms/cm3 미만, 보다 바람직하게는 5×1017 atoms/cm3 미만, 더욱 바람직하게는 1×1016 atoms/cm3 미만이며, 금속 산화물막(17b)에 포함되는 수소 농도는 8×1019 atoms/cm3 이상, 바람직하게는 1×1020 atoms/cm3 이상, 보다 바람직하게는 5×1020 atoms/cm3 이상이다. 또한, 산화물 반도체막(17a)과 비교하여, 금속 산화물막(17b)에 포함되는 수소 농도는 2배, 바람직하게는 10배 이상이다.
또한, 산화물 반도체막(17a)과 동시에 형성된 산화물 반도체막을 플라즈마에 노출시킴으로써, 산화물 반도체막에 대미지를 주어 산소 결손을 형성할 수 있다. 예를 들어, 산화물 반도체막 위에 플라즈마 CVD법 또는 스퍼터링법으로 막을 형성하면, 산화물 반도체막이 플라즈마에 노출되어 산소 결손이 생성된다. 또는, 산화물 절연막(83) 및 산화물 절연막(85)을 형성하기 위한 에칭 처리에서 산화물 반도체막이 플라즈마에 노출됨으로써, 산소 결손이 생성된다. 또는, 산화물 반도체막이 수소, 희가스, 암모니아, 산소 및 수소의 혼합 가스 등의 플라즈마에 노출됨으로써, 산소 결손이 생성된다. 이 결과, 산화물 반도체막은 도전성이 높아져, 금속 산화물막(17b)이 된다.
즉, 금속 산화물막(17b)은 도전성이 높은 산화물 반도체막이라고도 할 수 있다. 또한, 금속 산화물막(17b)은 도전성이 높은 금속 산화물막이라고도 할 수 있다.
또한, 질화물 절연막(87)은 수소를 포함한다. 바꿔 말하면 수소를 방출하는 것이 가능한 절연막이다. 또한, 질화물 절연막(87)으로서는, 질화물 절연막(87) 내에 포함되는 수소 농도가 1×1022 atoms/cm3 이상이면 바람직하다. 질화물 절연막(87)의 수소가 산화물 반도체막(17a)과 동시에 형성된 산화물 반도체막으로 확산되면, 상기 산화물 반도체막에서 수소는 산소와 결합되어, 캐리어인 전자가 생성된다. 또한, 질화물 절연막(87)을 플라즈마 CVD법 또는 스퍼터링법으로 성막하면, 산화물 반도체막이 플라즈마에 노출되어 산소 결손이 생성된다. 상기 산소 결손에 질화물 절연막(87)에 포함되는 수소가 들어감으로써, 캐리어인 전자가 생성된다. 이 결과, 산화물 반도체막은 도전성이 높아져, 금속 산화물막(17b)이 된다.
금속 산화물막(17b)은 산화물 반도체막(17a)보다 저항율이 낮다. 금속 산화물막(17b)의 저항율이 산화물 반도체막(17a)의 저항율의 1×10-8배 이상 1×10-1배 미만인 것이 바람직하고, 대표적으로는 1×10-3 Ωcm 이상 1×104 Ωcm 미만, 더욱 바람직하게는, 저항율이 1×10-3 Ωcm 이상 1×10-1 Ωcm 미만이면 좋다.
본 실시형태에 나타내는 반도체 장치의 소자 기판은 트랜지스터의 산화물 반도체막과 동시에, 용량 소자의 한쪽이 되는 전극이 형성된다. 또한, 화소 전극으로서 기능하는 도전막을 용량 소자의 다른 한쪽의 전극으로서 이용한다. 따라서, 용량 소자를 형성하기 위해, 새롭게 도전막을 형성하는 공정이 불필요하고, 제작 공정을 삭감할 수 있다. 또한, 한쌍의 전극이 투광성을 갖기 때문에, 용량 소자는 투광성을 갖는다. 이 결과, 용량 소자의 점유 면적을 크게 하면서, 화소의 개구율을 높일 수 있다.
다음에, 도 21에 나타내는 트랜지스터(102) 및 용량 소자(105)의 제작 방법에 대하여, 도 22 및 도 23을 이용하여 설명한다.
도 22의 (A)에 도시하는 바와 같이, 기판(11) 위에 게이트 전극(13)을 형성한다. 게이트 전극(13)은 제 1 포토마스크를 이용한 포토리소그래피 공정을 이용하여 형성할 수 있다.
다음에, 도 22의 (B)에 도시하는 바와 같이, 게이트 전극(13) 위에, 후에 질화물 절연막(15a)이 되는 질화물 절연막(14a)과, 후에 산화물 절연막(15b)이 되는 산화물 절연막(14b)을 형성한다. 다음에, 산화물 절연막(14b) 위에 산화물 반도체막(17a), 후에 금속 산화물막(17b)이 되는 산화물 반도체막(17c)을 형성한다. 산화물 반도체막(17a, 17c)은 제 2 포토마스크를 이용한 포토리소그래피 공정을 이용하여 형성할 수 있다.
이 후, 350℃보다 높고 기판 변형점 미만, 바람직하게는 450℃ 이상 600℃ 이하의 가열 처리를 행한다. 이 결과, 투과 전자 회절 측정 장치를 이용하여, 일차원적으로 300 nm의 범위에서 관찰 개소를 변화시켰을 때, CAAC화율이 70% 이상 100% 미만, 바람직하게는 80% 이상 100% 미만, 바람직하게는 90% 이상 100% 미만, 보다 바람직하게는 95% 이상 98% 이하인 산화물 반도체막(17a, 17c)을 얻을 수 있다. 또한, 수소, 물 등의 함유량이 저감된 산화물 반도체막(17a, 17c)을 얻는 것이 가능하다. 즉, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 형성할 수 있다.
다음에, 도 22의 (C)에 도시하는 바와 같이, 한쌍의 전극(19, 20)과, 용량 배선으로서 기능하는 도전막(21c)을 형성한다. 한쌍의 전극(19, 20), 및 도전막(21c)은 제 3 포토마스크를 이용한 포토리소그래피 공정을 이용하여 형성할 수 있다.
다음에, 도 22의 (D)에 도시하는 바와 같이, 산화물 절연막(83) 및 산화물 절연막(85)을 형성한다. 산화물 절연막(83) 및 산화물 절연막(85)은 제 4 포토마스크를 이용한 포토리소그래피 공정을 이용하여 형성할 수 있다.
또한, C-D의 단면도에 나타내는 바와 같이, 채널 폭 방향에서, 산화물 반도체막(17a)의 양측면의 외측에 산화물 절연막(83) 및 산화물 절연막(85)의 단부가 위치하도록, 분리된 산화물 절연막(83) 및 산화물 절연막(85)을 형성한다. 또한, 산화물 절연막(83)의 에칭과 함께, 산화물 절연막(14b)의 일부도 에칭되어, 산화물 절연막(15b)이 형성된다. 이 결과, 질화물 절연막(14a)이 노출된다. 또한, 상기 에칭 공정에서, 산화물 반도체막(17c)은 플라즈마의 대미지를 받아 산화물 반도체막(17c)에 산소 결손이 형성된다.
다음에, 가열 처리를 행한다. 이 가열 처리의 온도는, 대표적으로는, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다.
상기 가열 처리에 의해, 산화물 절연막(85)에 포함되는 산소의 일부를 산화물 반도체막(17a)으로 이동시켜, 산화물 반도체막(17a)에 포함되는 산소 결손을 보충하는 것이 가능하다. 이 결과, 산화물 반도체막(17a)에 포함되는 산소 결손량을 더욱 저감할 수 있다.
다음에, 도 23의 (A)에 도시하는 바와 같이, 후에 질화물 절연막(87)이 되는 질화물 절연막(26)을 형성한다.
질화물 절연막(26)은 스퍼터링법, CVD법 등에 의해 형성한다. 질화물 절연막(26)을 스퍼터링법, CVD법 등에 의해 형성함으로써, 산화물 반도체막(17c)이 플라즈마에 노출되기 때문에, 산화물 반도체막(17c)의 산소 결손을 증가시킬 수 있다.
상기 공정에 의해, 산화물 반도체막(17a), 산화물 절연막(83), 및 산화물 절연막(85)을 내측에 제공하여, 질화물 절연막(15a) 및 질화물 절연막(26)이 접촉된다. 또한, 산화물 반도체막(17c)이 금속 산화물막(17b)이 된다. 또한, 질화물 절연막(26)으로서 플라즈마 CVD법에 의해 질화 실리콘막을 형성하면, 질화 실리콘막에 포함되는 수소가 산화물 반도체막(17c)으로 확산되기 때문에, 도전성이 보다 높아진다.
다음에, 가열 처리를 행하여도 좋다. 이 가열 처리의 온도는, 대표적으로는, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다. 또한, 상기 가열 처리에서, 산화물 반도체막(17a), 산화물 절연막(83), 및 산화물 절연막(85)은 질화물 절연막(15a) 및 질화물 절연막(87)이 접촉하는 영역 내에 제공되어 있기 때문에, 산화물 반도체막(17a), 산화물 절연막(83), 및 산화물 절연막(85)으로부터 외부로의 산소의 확산을 막을 수 있다. 이 결과, 문턱 전압의 마이너스 시프트를 저감시킬 수 있다. 또한, 문턱 전압의 변동량을 저감시킬 수 있다.
다음에, 질화물 절연막(26) 위에 제 5 포토마스크를 이용한 포토리소그래피 공정에 의해 마스크를 형성한 후, 이 마스크를 이용하여, 질화물 절연막(14a) 및 질화물 절연막(26)을 에칭하여, 도 23의 (B)에 도시하는 바와 같이, 개구부(93) 및 개구부(94)를 갖는 질화물 절연막(87), 및 개구부(94)를 갖는 질화물 절연막(15a)을 형성한다.
다음에, 도 23의 (C)에 도시하는 바와 같이, 게이트 전극(91) 및 화소 전극으로서 기능하는 전극(92)을 형성한다. 게이트 전극(91) 및 화소 전극으로서 기능하는 전극(92)은 제 6 포토마스크를 이용한 포토리소그래피 공정을 이용하여 형성할 수 있다. 이 결과, 개구부(93)에서 전극(20)과 전극(92)이 접속된다. 또한, 개구부(94)에서 게이트 전극(13) 및 게이트 전극(91)이 접속된다.
이상의 공정에 의해, 트랜지스터(102)를 제작함과 동시에, 용량 소자(105)를 제작할 수 있다.
본 실시형태에 나타내는 반도체 장치의 소자 기판은 트랜지스터의 산화물 반도체막과 동시에, 용량 소자의 한쪽이 되는 전극이 형성된다. 또한, 화소 전극으로서 기능하는 도전막을 용량 소자의 다른 한쪽의 전극으로서 이용한다. 따라서, 용량 소자를 형성하기 위해, 새롭게 도전막을 형성하는 공정이 불필요하고, 제작 공정을 삭감할 수 있다. 또한, 한쌍의 전극이 투광성을 갖기 때문에, 용량 소자는 투광성을 갖는다. 이 결과, 용량 소자의 점유 면적을 크게 하면서, 화소의 개구율을 높일 수 있다.
상기로부터, 산화물 반도체막을 이용한 반도체 장치에서 전기 특성이 향상된 반도체 장치를 얻을 수 있다.
＜변형예 1＞
본 실시형태에 나타내는 반도체 장치에 있어서, 도 24에 도시한 바와 같이, 트랜지스터(102)로서 실시형태 1에 나타내는 트랜지스터(10)를 이용하고, 질화물 절연막(87) 위에 평탄화막(89)을 제공해도 좋다. 또한, 용량 소자(105a)는 금속 산화물막(17b), 질화물 절연막(87), 평탄화막(89), 및 전극(92a)을 갖는다. 이 결과, 전극(92a)의 표면을 평탄하게 하는 것이 가능하고, 액정층에 포함되는 액정 분자의 배향 불균일을 저감시킬 수 있다.
＜변형예 2＞
본 실시형태에 나타내는 반도체 장치는 FFS 모드의 액정 표시 장치로 할 수 있다. FFS 모드의 액정 표시 장치의 구조에 대하여, 도 25를 이용하여 설명한다.
도 25는 반도체 장치의 단면도이며, 금속 산화물막(17b)이 전극(20)과 접촉한다. 여기에서는, 금속 산화물막(17b)이 화소 전극으로서 기능한다. 또한, 질화물 절연막(87) 위에 코먼 전극(92b)을 갖는다. 코먼 전극(92b)은 본 실시형태에 나타내는 전극(92)과 마찬가지로 형성할 수 있다. 또한, 코먼 전극(92b)에는 슬릿이 제공되어 있다. 또한, 슬릿을 갖는 코먼 전극(92b) 대신에, 스트라이프 패턴의 코먼 전극을 제공해도 좋다.
또한, 금속 산화물막(17b)과, 질화물 절연막(26)과, 코먼 전극(92b)이 중첩되는 영역이 용량 소자(105b)로서 기능한다. 또한, 금속 산화물막(17b)에 전압이 인가되면, 금속 산화물막(17b) 및 코먼 전극(92b)의 사이에서, 포물선 형상의 전계가 발생된다. 이 결과, 액정층에 포함되는 액정 분자를 배향시킬 수 있다. FFS 모드의 액정 표시 장치는 고개구율이며, 넓은 시야각을 얻을 수 있음과 동시에 화상 콘트라스트를 개선할 수 있다.
또한, 코먼 전극(92b)의 일부를, 전극(20)과 중첩되도록 형성함으로써, 전극(20), 질화물 절연막(87), 및 코먼 전극(92b)이 용량 소자로서 기능하고, 금속 산화물막(17b)의 전위를 유지할 수 있다.
또한, 본 실시형태에 나타내는 구성 및 방법 등은 다른 실시형태에 나타내는 구성 및 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치에 대하여, 도 26 내지 도 28을 이용하여 설명을 행한다.
도 26에, 반도체 장치에 포함되는 구체적인 보호 회로부(196)의 일례를 나타낸다.
도 26에 도시하는 보호 회로부(196)는 배선(110)과 배선(112)과의 사이에 접속된 저항 소자(114)와, 다이오드 접속된 트랜지스터(116)를 가진다.
저항 소자(114)는 트랜지스터(116)에 직렬로 접속되는 구성으로 함으로써, 트랜지스터(116)에 흐르는 전류값의 제어, 또는 트랜지스터(116) 자체의 보호 저항으로서 기능할 수 있다.
또한, 배선(110)은, 예를 들어, 주사선이나 데이터선, 또는 단자부로부터 구동 회로부에 리드되는 배선에 상당한다. 또한, 배선(112)은, 예를 들어, 게이트 드라이버, 또는 소스 드라이버에 전원을 공급하기 위한 전원선의 전위(VDD, VSS, 또는 GND)가 인가되는 배선에 상당한다. 또는, 배선(112)은 공통 전위(코먼 전위)가 인가되는 배선(코먼선)에 상당한다.
배선(112)의 일례로서는, 주사선 구동 회로에 전원을 공급하기 위한 전원선, 특히 낮은 전위를 공급하는 배선과 접속되는 구성이 적합하다. 왜냐하면, 게이트 신호선은 대부분의 기간에, 낮은 전위로 되어 있다. 따라서, 배선(112)의 전위도 낮은 전위로 되어 있으면, 통상의 동작 시에, 게이트 신호선으로부터 배선(112)으로 누출되는 전류를 저감시킬 수 있기 때문이다.
여기서, 보호 회로부(196)에 이용할 수 있는 저항 소자(114)의 구성의 일례에 대하여, 도 27을 이용하여 설명한다.
도 27의 (A)는 저항 소자(114)의 상면도를 나타내고, 도 27의 (B)는 도 27의 (A)에 도시하는 일점 쇄선 A-B의 절단면에 상당하는 단면도를 나타내고, 도 27의 (C)는 도 27의 (A)에 도시하는 일점 쇄선 A-B의 절단면에 상당하는 단면도를 나타낸다. 또한, 도 27의 (A)에서 번잡하게 되는 것을 피하기 위해, 일부의 구성 요소를 생략하여 도시한다.
도 27에 도시하는 저항 소자(114)는 기판(202)과, 기판(202) 위의 질화물 절연막(205)과, 질화물 절연막(205) 위의 산화물 절연막(206)과, 산화물 절연막(206) 위의 금속 산화물막(208)과, 금속 산화물막(208)과 전기적으로 접속된 도전막(210a)과, 금속 산화물막(208)과 전기적으로 접속된 도전막(210b)과, 도전막(210a) 및 도전막(210b) 위의 산화물 절연막(212)과, 산화물 절연막(212) 위의 질화물 절연막(214)을 갖는다.
또한, 도 27의 (B)에 도시하는 저항 소자는 산화물 절연막(206), 및 산화물 절연막(212)에 개구부(209)를 가지지만, 도 27의 (C)에 나타내는 저항 소자는 개구부를 갖지 않는다. 개구부(209)의 유무의 차이에 의해, 금속 산화물막(208)의 하측, 또는 상측과 접촉하는 절연막의 구성을 바꿀 수 있다.
도 27에 도시하는 바와 같이, 금속 산화물막(208)의 형상, 구체적으로는 길이, 또는 폭을 적절히 조정함으로써, 임의의 저항값을 갖는 저항 소자로 할 수 있다.
또한, 도 27에 도시하는 저항 소자(114)는 실시형태 1 내지 실시형태 5에 나타내는 트랜지스터의 제작 공정과 동시에 형성할 수 있다. 여기에서는, 실시형태 5를 대표예로서 이용하여 설명한다.
도 27의 (B)에 도시하는 저항 소자는 질화물 절연막(205)과, 질화물 절연막(205) 위에 형성된 산화물 절연막(206)과, 산화물 절연막(206) 위에 형성된 금속 산화물막(208)과, 금속 산화물막(208) 위에 형성된 질화물 절연막(214)을 갖는다. 한편, 도 27의 (C)에 나타내는 저항 소자는 질화물 절연막(205)과, 질화물 절연막(205) 위에 형성된 금속 산화물막(208)과, 금속 산화물막(208) 위에 형성된 산화물 절연막(212)과, 산화물 절연막(212) 위에 형성된 질화물 절연막(214)을 갖는다.
이와 같이, 금속 산화물막(208)의 하측, 또는 상측과 접촉하는 절연막의 구성을 바꾸는 것에 의해, 금속 산화물막(208)의 저항을 제어할 수 있다. 구체적으로는, 예를 들어, 금속 산화물막(208)에 이용하는 재료로서 산화물 반도체를 이용한 경우, 이 산화물 반도체 내의 산소 결손, 또는 산화물 반도체 내의 불순물(수소, 물 등)에 의해, 산화물 반도체의 저항을 제어할 수 있다. 금속 산화물막(208)의 저항으로서는, 저항율이 바람직하게는 1×10-3 Ωcm 이상 1×104 Ωcm 미만, 더욱 바람직하게는, 1×10-3 Ωcm 이상 1×10-1 Ωcm 미만이면 좋다.
예를 들어, 질화물 절연막(205, 214)으로서는, 실시형태 5에 나타내는 질화물 절연막(15a, 87)과 마찬가지로, 수소를 포함하는 절연막, 바꿔 말하면 수소 방출하는 것이 가능한 절연막, 대표적으로는 질화 실리콘막을 이용하는 것에 의해, 금속 산화물막(208)에 수소를 공급할 수 있다. 또한, 질화물 절연막으로서는, 질화물 절연막 내에 포함되는 수소 농도가 1×1022 atoms/cm3 이상이면 바람직하다. 이러한 절연막을 이용함으로써, 금속 산화물막(208)에 수소를 공급할 수 있다. 금속 산화물막(208)에 수소를 공급하는 것에 의해, 금속 산화물막(208)은 불순물이 도입되어 저저항화된다. 또한, 산화물 절연막(206, 212)으로서는, 실시형태 5에 나타내는 산화물 절연막(15b, 83, 85)과 마찬가지로, 산소를 포함하는 절연막, 바꿔 말하면 산소를 방출하는 것이 가능한 산화물 절연막, 대표적으로는 산화 실리콘막, 또는 산화 질화 실리콘막을 이용하는 것에 의해, 금속 산화물막(208)에 산소를 공급할 수 있다. 금속 산화물막(208)에 산소를 공급하는 것에 의해, 금속 산화물막(208)은 산소 결손량이 저감되어 고저항화된다.
또한, 질화물 절연막(205) 및 산화물 절연막(206)은 실시형태 5에 나타내는 질화물 절연막(15a) 및 산화물 절연막(15b)과 동시에 형성할 수 있다. 금속 산화물막(208)은 실시형태 5에 나타내는 금속 산화물막(17b)과 동시에 형성할 수 있다. 도전막(210a, 210b)은 실시형태 5에 나타내는 한쌍의 전극(19, 20), 및 용량 배선으로서 기능하는 도전막(21c)과 동시에 형성할 수 있다. 산화물 절연막(212)은 실시형태 5에 나타내는 산화물 절연막(83, 85)과 동시에 형성할 수 있다. 질화물 절연막(214)은 실시형태 5에 나타내는 질화물 절연막(87)과 동시에 형성할 수 있다.
도 27에 도시하는 저항 소자(114)는 도 26에서 다이오드 접속된 트랜지스터와 직렬로 접속되는 경우에 대하여 예시했지만 이에 한정되지 않고, 다이오드 접속된 트랜지스터와 병렬로 접속할 수도 있다.
또한, 도 27에 도시하는 저항 소자(114)는 복수의 트랜지스터와 복수의 저항 소자를 조합하여, 표시 장치에 제공해도 좋다. 구체적으로는, 도 28에 나타내는 구성으로 할 수 있다.
도 28에 나타내는 보호 회로부(196_1)는 트랜지스터(151, 152, 153, 154)와 저항 소자(171, 172, 173)를 갖는다. 또한, 보호 회로부(196_1)는 주사선 구동 회로, 신호선 구동 회로, 및 화소부 중 어느 하나 이상과 접속되는 배선(181, 182, 183)의 사이에 제공된다. 또한, 트랜지스터(151)는 소스 전극으로서의 기능을 갖는 제 1 단자와, 게이트 전극으로서의 기능을 갖는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 갖는 제 3 단자와, 배선(183)이 접속되어 있다. 트랜지스터(152)는 소스 전극으로서의 기능을 갖는 제 1 단자와, 게이트 전극으로서의 기능을 갖는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 갖는 제 3 단자와, 트랜지스터(151)의 제 1 단자가 접속되어 있다. 트랜지스터(153)는 소스 전극으로서의 기능을 갖는 제 1 단자와, 게이트 전극으로서의 기능을 갖는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 갖는 제 3 단자와, 트랜지스터(152)의 제 1 단자가 접속되어 있다. 트랜지스터(154)는 소스 전극으로서의 기능을 갖는 제 1 단자와, 게이트 전극으로서의 기능을 갖는 제 2 단자가 접속되고, 드레인 전극으로서의 기능을 갖는 제 3 단자와, 트랜지스터(153)의 제 1 단자가 접속되어 있다. 또한, 트랜지스터(154)의 제 1 단자와, 배선(183) 및 배선(181)이 접속되어 있다. 또한, 저항 소자(171, 173)는 배선(183)에 제공되어 있다. 또한, 저항 소자(172)는 배선(182)과, 트랜지스터(152)의 제 1 단자 및 트랜지스터(153)의 제 3 단자와의 사이에 제공되어 있다.
또한, 배선(181)은, 예를 들어, 저전원 전위(VSS)가 인가되는 전원선으로서 이용할 수 있다. 또한, 배선(182)은 예를 들어, 코먼선으로서 이용할 수 있다. 또한, 배선(183)은 예를 들어, 고전원 전위(VDD)가 인가되는 전원선으로서 이용할 수 있다.
도 27에 도시하는 저항 소자(114)는 도 28에 나타내는 저항 소자(171) 내지 저항 소자(173)에 적용할 수 있다.
이와 같이, 보호 회로부(196_1)는 복수의 다이오드 접속된 트랜지스터와 복수의 저항 소자에 의해 구성되어 있다. 즉, 보호 회로부(196_1)는 다이오드 접속된 트랜지스터와 저항 소자를 병렬로 조합하여 이용할 수 있다.
이와 같이 반도체 장치에 보호 회로부를 형성하는 것에 의해, ESD 등에 의해 발생하는 과전류에 대한 내성을 높일 수 있다. 따라서, 신뢰성을 향상시킬 수 있는 반도체 장치를 제공할 수 있다.
또한, 보호 회로부로서 저항 소자를 이용하여, 이 저항 소자의 저항값을 임의로 조정할 수 있기 때문에, 보호 회로부로서 이용하는 다이오드 접속된 트랜지스터 등도 보호하는 것이 가능하게 된다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터를 이용한, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도 29를 이용하여 설명한다.
도 29의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 회로도의 일례이다. 도 29의 (A)에 도시하는 반도체 장치는 제 1 반도체를 이용한 트랜지스터(470)와, 제 2 반도체를 이용한 트랜지스터(452)와, 용량 소자(490)와, 배선(BL)과, 배선(WL)과, 배선(CL)과, 배선(SL)을 가지고 있다. 또한, 제 2 반도체를 이용한 트랜지스터(452)로서는, 실시형태 1 내지 3에 예시한 트랜지스터를 이용할 수 있다. 본 실시형태에서는, 실시형태 3에 나타낸 트랜지스터(450)와 같은 구성을 갖는 트랜지스터를 제 2 반도체를 이용한 트랜지스터(452)로서 적용하는 경우를 예로 설명한다.
트랜지스터(452)는 소스, 드레인의 한쪽이 배선(BL)과 전기적으로 접속되고, 소스, 드레인의 다른 한쪽이 용량 소자(490)의 한쪽의 전극과 전기적으로 접속되고, 게이트가 배선(WL)에 전기적으로 접속된다. 또한, 용량 소자(490)의 다른 한쪽의 전극은 배선(CL)과 전기적으로 접속된다. 또한, 트랜지스터(452)의 소스, 드레인의 다른 한쪽과, 용량 소자(490)의 한쪽의 전극의 사이의 노드를 노드(FN)라고 부른다. 또한, 트랜지스터(470)는 소스, 드레인의 한쪽이 배선(BL)과 전기적으로 접속되고, 소스, 드레인의 다른 한쪽이 배선(SL)과 전기적으로 접속되고, 게이트가 노드(FN)와 전기적으로 접속된다.
따라서, 도 29의 (A)에 도시하는 반도체 장치는 트랜지스터(452)가 도통 상태일 때에 배선(BL)의 전위에 따른 전위를 노드(FN)에 인가한다. 또한, 트랜지스터(452)가 비도통 상태일 때에 노드(FN)의 전위를 유지하는 기능을 갖는다. 즉, 도 29의 (A)에 도시하는 반도체 장치는 기억 장치의 메모리 셀로서의 기능을 갖는다.
트랜지스터(452)의 도통 상태, 비도통 상태의 선택은 배선(WL)에 인가하는 전위에 의해 제어할 수 있다. 트랜지스터(452)로서 오프 전류가 작은 트랜지스터를 이용함으로써, 비도통 상태에서의 노드(FN)의 전위를 장기간에 걸쳐 유지할 수 있다. 따라서, 반도체 장치의 리프레시 빈도를 저감시킬 수 있기 때문에, 소비 전력이 낮은 반도체 장치를 실현할 수 있다. 또한, 오프 전류가 낮은 트랜지스터의 일례로서 산화물 반도체를 이용한 트랜지스터를 들 수 있다.
또한, 배선(CL)에는 접지 전위 등의 정전위가 인가된다. 이때, 노드(FN)의 전위에 의해, 트랜지스터(470)의 외관상의 문턱 전압이 변동된다. 외관상의 문턱 전압의 변동에 의해, 트랜지스터(470)의 도통 상태, 비도통 상태가 변화됨으로써, 데이터를 판독할 수 있다.
도 29의 (A)에 도시하는 반도체 장치를, 매트릭스 형상으로 배치함으로써, 기억 장치(메모리 셀 어레이)를 구성할 수 있다.
도 29의 (A)에 대응하는 반도체 장치의 단면도의 일례를 도 29의 (B)에 나타낸다.
도 29의 (B)에 도시하는 반도체 장치는, 트랜지스터(470)의 상층에 트랜지스터(452) 및 용량 소자(490)가 제공되어 있다. 트랜지스터(452)에서, 게이트 절연막으로서 기능하는 절연막(420)은 한쌍의 전극을 덮는 양태로 제공되어 있고, 절연막(420)은 용량 소자(490)의 유전체막으로서도 기능한다. 또한, 트랜지스터(452)는 게이트 절연막으로서 기능하는 절연막(420)이 한쌍의 전극을 덮는 양태로 제공되는 점 이외에는, 앞에서 설명한 트랜지스터(450)와 같은 구성을 갖는다. 절연막(420)은 게이트 절연막(410)과 같은 재료를 이용하여 형성하는 것이 가능하다.
도 29의 (B)에서, 용량 소자(490)는 질화물 절연막(401)과, 질화물 절연막(401)과 접촉하는 금속 산화물막(405)과, 유전체막으로서 기능하는 절연막(420)과, 금속 산화물막(405)과 적어도 일부가 중첩되는 도전막(411)을 포함하여 구성된다. 용량 소자(490)에 포함되는 금속 산화물막(405)은 트랜지스터(452)의 산화물 반도체막(406)과 동일 공정에 의해 제작하는 것이 가능하다. 트랜지스터(450)에서 산화물 반도체막(406)과 접촉하는 절연막(402)은 금속 산화물막(405)과 중첩되는 영역이 선택적으로 제거되도록 제공되어 있다. 이것에 의해, 금속 산화물막(405)이 절연막(402)의 하층에 제공된 질화물 절연막(401)과 접촉한다. 질화물 절연막(401)은 수소를 포함하는 절연막, 바꿔 말하면 수소를 방출하는 것이 가능한 절연막이기 때문에, 금속 산화물막(405)과 접촉하는 양태로 함으로써, 금속 산화물막(405)에 수소가 공급된다. 따라서, 도 29의 (B)에 도시하는 구성으로 함으로써, 금속 산화물막(405)을 저저항화시켜, 용량 소자(490)의 전극의 한쪽으로서 기능시키는 것이 가능하게 된다. 또한, 용량 소자(490)에 포함되는 다른 한쪽의 전극인 도전막(411)은 트랜지스터(452)의 게이트 전극과 동일한 공정으로 제작하는 것이 가능하다.
도 29의 (B)에서, 트랜지스터(470)는 반도체 기판(440)을 이용하여 제작된다. 트랜지스터(470)는 반도체 기판(440)의 볼록부와, 볼록부 내의 불순물 영역(466)과, 볼록부의 상면 및 측면과 접촉하는 영역을 갖는 절연막(462)과, 절연막(462)을 통하여 볼록부의 상면 및 측면과 대향하는 도전막(464)과, 도전막(464)의 측벽에 접촉하는 절연막(460)을 갖는다. 또한, 도전막(464)은 트랜지스터(470)의 게이트 전극으로서 기능한다. 또한, 불순물 영역(466)은 트랜지스터(470)의 소스 영역 및 드레인 영역으로서 기능한다. 또한, 트랜지스터(470)는 절연막(460)을 갖지 않아도 좋다. 트랜지스터(470)는 반도체 기판(440)의 볼록부를 이용하기 때문에, FIN(핀)형 트랜지스터라고도 불린다. 또한, 볼록부의 위에는 절연막을 가져도 좋다. 이 절연막은 반도체 기판(440)에 볼록부를 형성할 때, 마스크로서 기능하는 것이다.
여기에서는, 반도체 기판(440)이 볼록부를 갖는 예를 나타냈지만, 본 발명의 일 형태에 따른 반도체 장치는 이것으로 한정되지 않는다. 예를 들어, SOI 기판을 가공하여, 볼록형의 반도체를 형성해도 상관없다.
트랜지스터(470)는, n채널형, p채널형 중 어느 것이어도 좋지만, 회로에 따라 적절한 트랜지스터를 이용한다.
반도체 기판(440)은 산화물 반도체와 다른 에너지 갭을 갖는 반도체를 이용해도 좋다. 예를 들어, 반도체 기판(440)으로서 산화물 반도체 이외의 반도체 재료로 이루어지는 기판을 이용하면 좋다. 반도체 기판으로서 단결정 실리콘을 이용한 경우에는 고속 동작을 할 수 있는 트랜지스터(470)로 할 수 있다.
도 29의 (B)에 도시하는 반도체 장치는 절연막을 통하여, 트랜지스터(470)의 상부에 트랜지스터(452) 및 용량 소자(490)를 갖는다. 또한, 트랜지스터(470)와 트랜지스터(452)와의 사이에는 배선으로서 기능하는 복수의 도전막이 배치되어 있다. 또한 각종 절연막에 매립된 복수의 도전막에 의해, 상층과 하층에 각각 배치된 배선이나 전극이 전기적으로 접속되어 있다.
이와 같이, 복수의 트랜지스터를 적층한 구조로 함으로써, 반도체 장치의 집적도를 높일 수 있다.
여기서, 반도체 기판(440)에 단결정 실리콘을 이용한 경우, 반도체 기판(440)의 근방의 절연막의 수소 농도가 높은 것이 바람직하다. 이 수소에 의해, 실리콘의 댕글링 본드를 종단시킴으로써, 트랜지스터(470)의 신뢰성을 향상시킬 수 있다. 한편, 트랜지스터(452)에 포함되는 산화물 반도체막의 근방의 절연막의 수소 농도는 낮은 것이 바람직하다. 이 수소는 산화물 반도체 내에 캐리어를 생성하는 요인의 하나가 되기 때문에, 산화물 반도체막의 근방의 절연막의 수소 농도가 높으면 트랜지스터(452)의 신뢰성을 저하시키는 요인이 되는 경우가 있기 때문이다. 따라서, 단결정 실리콘을 이용한 트랜지스터(470), 및 산화물 반도체를 이용한 트랜지스터(452)를 적층하는 경우, 이들 사이에 수소를 차단하는 기능을 갖는 절연막(403)을 배치하는 것은 양 트랜지스터의 신뢰성을 높이기 때문에 효과적이다.
절연막(403)으로서는, 예를 들면 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 이트리아 안정화 지르코니아(YSZ), 질화 실리콘 등을 포함하는 절연막을 단층, 또는 적층으로 이용하면 좋다.
또한, 산화물 반도체를 이용한 트랜지스터(452)를 덮는 절연막(414)으로서는, 수소를 차단하는 기능을 갖는 절연막을 형성하는 것이 바람직하다. 또한, 절연막(414)으로서 산화 알루미늄막을 형성하는 것이 바람직하다. 산화 알루미늄막은 수소, 수분 등의 불순물 및 산소의 쌍방에 대하여 막을 투과시키지 않는 차단 효과가 높기 때문에, 트랜지스터(452)를 덮는 절연막(414)으로서 산화 알루미늄막을 이용함으로써, 트랜지스터(452)에 포함되는 산화물 반도체로부터의 산소의 이탈을 방지함과 동시에, 산화물 반도체에의 물 및 수소의 혼입을 방지할 수 있다.
또한, 트랜지스터(470)는 FIN형의 트랜지스터뿐만 아니라, 다양한 타입의 트랜지스터로 할 수 있다. 예를 들어, 평면형의 트랜지스터(planar transistor) 등으로 할 수 있다.
또한, 트랜지스터(452)를 트랜지스터(470)와 동일 표면 위에 제작해도 상관없다. 이때, 트랜지스터(470)로서 산화물 반도체에 채널이 형성되는 트랜지스터를 적용해도 좋다. 또한, 트랜지스터(452)를 트랜지스터(470)와 동일 표면 위에 제작하는 경우, 각각의 트랜지스터에 포함되는 구성 요소를 동일 공정을 거쳐 형성할 수 있다. 즉, 트랜지스터(452) 및 트랜지스터(470)를 다른 공정을 거쳐 제작한 경우와 비교하여, 반도체 장치의 제작 공정수를 줄일 수 있어, 반도체 장치의 생산성을 높일 수 있다.
또한, 도 29의 (B)에서는, 용량 소자(490)의 한쪽의 전극은 금속 산화물막(405)을 이용하여 구성하는 경우를 예로 나타냈지만, 본 실시형태의 구성은 이것에 한정되지 않는다. 도 30에 본 실시형태의 변형예를 나타낸다. 도 30에 도시하는 반도체 장치는 도 29에 도시하는 반도체 장치의 트랜지스터(452) 대신에, 실시형태 3에 나타낸 트랜지스터(450)를 갖고, 또한, 도 29에 도시하는 구성에서의 용량 소자(490) 대신에, 트랜지스터(450)에 포함되는 소스 전극 또는 드레인 전극으로서 기능하는 한쌍의 전극의 한쪽인 전극(408a)을 한쪽의 전극으로서 이용한 용량 소자(491)를 갖는다.
또한, 도 30에서는, 용량 소자(491)의 유전체막으로서도 기능하는 절연막(417)은 트랜지스터(450)의 게이트 절연막(410)과 같은 공정으로 형성되고, 각각의 절연막은 도전막(411) 및 게이트 전극(412)을 마스크로서 자기 정합적으로 에칭 가공되어 있다. 또한, 절연막(417) 및 게이트 절연막(410)에의 가공 시에, 절연막(402)도 동시에 에칭함으로써, 트랜지스터(450) 및 용량 소자(491)의 외주부에서, 절연막(419)과 절연막(414)이 접촉하는 구성을 갖는다. 바꿔 말하면, 도 30에 나타내는 반도체 장치에서, 트랜지스터(450) 및 용량 소자(491)는 절연막(419) 및 절연막(414)에 의해 둘러싸인 구성을 갖는다.
도 30에 나타내는 구성에서는, 게이트 절연막(410)의 측면 및 절연막(402)의 측면과 하면을 절연막(414, 419)에 의해 덮는 구성이기 때문에, 절연막(419) 및 절연막(414)으로서 산화 알루미늄막 등의 산소 및 수소에 대한 블로킹성을 갖는 절연막을 이용하는 것이 바람직하다. 이것에 의해, 산화물 반도체막에 접촉하는 절연막(402) 및 게이트 절연막(410)으로부터의 산소의 이탈을 방지함과 동시에, 산화물 반도체막에 대한 물 및 수소의 혼입을 방지할 수 있다. 또한, 절연막(402) 및/또는 게이트 절연막(410)으로서 산소를 과잉으로 함유하는 절연막을 형성함으로써, 상기 절연막에 포함되는 산소를 효과적으로 산화물 반도체막에 공급할 수 있기 때문에 바람직하다. 또한, 절연막(419)으로서 수소를 차단하는 기능을 갖는 절연막(예를 들어, 산화 알루미늄막)을 제공한 경우, 절연막(403)은 반드시 형성하지 않아도 좋다.
이상에 설명한 본 실시형태의 구성, 방법 등은, 다른 실시형태의 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 8)
이하에서는, 산화물 반도체막에 적용할 수 있는 산화물의 일례로서 In-Sn-Zn 산화물 및 In-Ga-Zn 산화물의 결정 구조를 나타내고, 각 결정 구조에 대응하는 전자 및 정공의 유효 질량을 계산에 의해 산출한 결과를 나타낸다.
계산에는, 도 31에 도시하는 결정 구조를 가정했다. 또한, 도면에서는 산소를 제외한 각 원소의 원자수비를 나타낸다. 또한, 실제 In-Sn-Zn 산화물의 결정 구조는 도 31의 (A) 내지 도 31의 (C)에 도시하는 결정 구조와 다른 경우가 있다.
계산은, 제일 원리 전자 상태 계산 패키지 "CASTEP"를 이용했다. 계산 조건은 아래 표 1에 나타내는 바와 같다.
※In：Sn：Zn = 4：3：3인 경우 550eV
여기서, 최적화 후의 구조에서의 격자 상수를 아래 표 2에 나타낸다.
※육방정계로서 표시
다음에, 전자의 유효 질량(me *) 및 정공의 유효 질량(mh *)을, E-k 분산 곡선에서의 밴드단을 2차 함수로 피팅하여 도출했다. 결과를 아래 표 3에 나타낸다.
위에 나타낸 바와 같이, 가정한 결정 구조를 갖는 In-Sn-Zn 산화물 및 In-Ga-Zn 산화물에서, 전자의 유효 질량에 비해, 정공의 유효 질량이 매우 크다는 것을 알 수 있다. 즉, 산화물 내에서 정공이 기능하기 어렵다는 것이 시사된다.
따라서, 이 산화물을 트랜지스터의 반도체막에 이용했을 때, 정공이 드레인으로부터 터널링함으로써 흐르는 누출 전류가 생기기 어렵다. 즉, 이 트랜지스터는 오프 전류가 작은 트랜지스터인 것을 알 수 있다.
(실시형태 9)
본 실시형태에서는, 실시형태 1 내지 실시형태 4에 나타내는 트랜지스터를 갖는 반도체 장치에 대하여 설명한다. 여기에서는, 반도체 장치의 일 형태로서 RFID 태그 및 CPU를 이용하여 설명한다.
＜RFID 태그＞
이하에서는, 상술한 트랜지스터, 저항 소자, 용량 소자를 포함하는 RFID 태그에 대하여, 도 32를 이용하여 설명한다.
RFID 태그는 내부에 기억 회로를 갖고, 기억 회로에 정보를 기억하고, 비접촉 수단, 예를 들면 무선 통신을 이용하여 외부와 정보의 수수를 행하는 것이다. 이러한 특징으로부터, RFID 태그는 물품 등의 개체 정보를 읽어냄으로써 물품의 식별을 행하는 개체 인증 시스템 등에 이용하는 것이 가능하다. 또한, 이러한 용도에 이용하기 위해서는 높은 신뢰성이 요구된다.
RFID 태그의 구성에 대하여 도 32를 이용하여 설명한다. 도 32는, RFID 태그의 구성예를 나타내는 블럭도이다.
도 32에 도시하는 바와 같이 RFID 태그(800)는 통신기(801)(질문기, 리더/라이터 등이라고도 함)에 접속된 안테나(802)로부터 송신되는 무선 신호(803)를 수신하는 안테나(804)를 갖는다. 또, RFID 태그(800)는 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 기억 회로(810), ROM(811)을 갖는다. 또한, 복조 회로(807)에 포함되는 정류 작용을 나타내는 트랜지스터에는 역방향 전류를 충분히 억제하는 것이 가능한 트랜지스터, 예를 들면 실시형태 1 내지 실시형태 4에 나타내는 트랜지스터를 적절히 이용할 수 있다. 이것에 의해, 역방향 전류에 기인한 정류 작용의 저하를 억제하고, 복조 회로의 출력이 포화되는 것을 방지할 수 있다. 즉, 복조 회로의 입력에 대한 복조 회로의 출력을 선형에 가깝게 할 수 있다. 또한, 데이터의 전송 형식은, 한쌍의 코일을 대향 배치하여 상호 유도에 의해 교신을 행하는 전자 결합 방식, 유도 전자계에 의해 교신하는 전자 유도 방식, 전파를 이용하여 교신하는 전파 방식의 3개로 크게 구별된다. RFID 태그(800)는 그 중 어느 방식에 이용하는 것도 가능하다.
다음에 각 회로의 구성에 대하여 설명한다. 안테나(804)는 통신기(801)에 접속된 안테나(802)와의 사이에 무선 신호(803)의 송수신을 행하기 위한 것이다. 또한, 정류 회로(805)는 안테나(804)로 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류, 예를 들어, 반파 2배압 정류하고, 후단의 용량 소자에 의해, 정류된 신호를 평활화함으로써 입력 전위를 생성하기 위한 회로이다. 또한, 정류 회로(805)의 입력측 또는 출력측에는 리미터 회로를 가져도 좋다. 리미터 회로란, 입력 교류 신호의 진폭이 크고, 내부 생성 전압이 큰 경우에 어느 전력 이상의 전력을 후단의 회로에 입력하지 않도록 제어하기 위한 회로이다.
정전압 회로(806)는 입력 전위로부터 안정된 전원 전압을 생성하여, 각 회로에 공급하기 위한 회로이다. 또한, 정전압 회로(806)는 내부에 리셋 신호 생성 회로를 가지고 있어도 좋다. 리셋 신호 생성 회로는 안정된 전원 전압의 상승을 이용하여, 논리 회로(809)의 리셋 신호를 생성하기 위한 회로이다.
복조 회로(807)는 입력 교류 신호를 포락선 검출함으로써 복조하여, 복조 신호를 생성하기 위한 회로이다. 또한, 변조 회로(808)는 안테나(804)로부터 출력하는 데이터에 따라 변조를 행하기 위한 회로이다.
논리 회로(809)는 복조 신호를 해석하고, 처리를 행하기 위한 회로이다. 기억 회로(810)는 입력된 정보를 유지하는 회로이며, 로 디코더(row decoder), 컬럼 디코더(column decoder), 기억 영역 등을 갖는다. 또한, ROM(811)은 고유 번호(ID) 등을 저장하여, 처리에 따라 출력을 행하기 위한 회로이다.
또한, 상술한 각 회로는 적절히 취사 선택할 수 있다.
여기서, 실시형태 7에 설명한 기억 장치를 기억 회로(810)에 이용할 수 있다. 실시형태 7에 설명한 기억 장치는 전원이 차단된 상태에서도 정보를 유지할 수 있기 때문에, RFID 태그에 적합하다. 또한 실시형태 7에 설명한 기억 장치는 데이터의 기록에 필요한 전력(전압)이 종래의 비휘발성 메모리에 비해 낮기 때문에, 데이터의 판독 시와 기록 시의 최대 통신 거리의 차이를 발생시키지 않는 것도 가능하다. 또한, 데이터의 기록 시에 전력이 부족하여, 오동작 또는 오기록이 생기는 것을 억제할 수 있다.
또한, 실시형태 7에 설명한 기억 장치는 비휘발성 메모리로서 이용하는 것이 가능하기 때문에, ROM(811)에 적용할 수도 있다. 그 경우에는, 생산자가 ROM(811)에 데이터를 기록하기 위한 커맨드를 별도 준비하여, 사용자가 자유롭게 재기록하지 못하게 해 두는 것이 바람직하다. 생산자가 출하 전에 고유 번호를 기록한 후에 제품을 출하함으로써, 제작한 RFID 태그 모두에 고유 번호를 부여하는 것이 아니라, 출하하는 우량품에만 고유 번호를 할당할 수 있게 되므로, 출하 후의 제품의 고유 번호가 불연속으로 될 일이 없어, 출하 후의 제품에 대응한 고객 관리가 용이하게 된다.
＜RFID 태그의 사용예＞
이하에서는, 본 발명의 일 형태에 따른 RFID 태그의 사용예에 대하여 도 33을 이용하여 설명한다. RFID 태그의 용도는 광범위하지만, 예를 들어, 지폐, 동전, 유가증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등(도 33의 (A) 참조)), 포장용 용기류(포장지나 보틀 등(도 33의 (C) 참조)), 기록 매체(DVD 소프트웨어나 비디오 테이프 등, 도 33의 (B) 참조), 탈 것류(자전거 등(도 33의 (D) 참조)), 개인 소지품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 약품이나 약제를 포함하는 의료품, 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화) 등의 물품, 혹은 각 물품에 다는 꼬리표(도 33의 (E) 및 도 33의 (F) 참조) 등에 제공하여 사용할 수 있다.
본 발명의 일 형태에 따른 RFID 태그(4000)는 표면에 붙이거나, 또는 매립하여, 물품에 고정된다. 예를 들어, 책의 경우 종이에 매립하고, 유기 수지로 이루어지는 패키지의 경우 상기 유기 수지의 내부에 매립하여, 각 물품에 고정된다. 본 발명의 일 형태에 따른 RFID 태그(4000)는 소형, 박형, 경량을 실현하기 때문에, 물품에 고정된 후에도 그 물품 자체의 디자인성이 손상되지 않는다. 또한, 지폐, 동전, 유가증권류, 무기명 채권류, 또는 증서류 등에 본 발명의 일 형태에 따른 RFID 태그(4000)를 고정함으로써, 인증 기능을 부여할 수 있고, 이 인증 기능을 활용하면 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 개인 소지품, 식품류, 의류, 생활용품류, 또는 전자 기기 등에 본 발명의 일 형태에 따른 RFID 태그(4000)를 붙임으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈 것류에도, 본 발명의 일 형태에 따른 RFID 태그(4000)를 부착함으로써, 도난 등에 대한 보안성을 높일 수 있다.
이상과 같이, 본 발명의 일 형태에 따른 RFID 태그는 상술한 바와 같은 각 용도에 이용할 수 있다.
＜CPU＞
이하에서는, 상술한 트랜지스터, 저항 소자, 용량 소자 등을 포함하는 CPU에 대하여 설명한다.
도 34는 상술한 트랜지스터를 일부에 이용한 CPU의 일례의 구성을 나타내는 블럭도이다.
도 34에 나타내는 CPU는 기판(1190) 위에, ALU(1191)(ALU：Arithmetic logic unit, 연산 회로), ALU 콘트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 콘트롤러(1194), 타이밍 콘트롤러(1195), 레지스터(1196), 레지스터 콘트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 갖는다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 이용한다. ROM(1199) 및 ROM 인터페이스(1189)는 별도 칩에 제공해도 좋다. 물론, 도 34에 나타내는 CPU는 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 갖고 있다. 예를 들어, 도 34에 나타내는 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 상기 코어를 복수 포함하여 각각의 코어가 병렬로 동작하는 구성으로 해도 좋다. 또한, CPU가 내부 연산 회로나 데이터 버스로 취급할 수 있는 비트수는, 예를 들면 8 비트, 16 비트, 32 비트, 64 비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코드된 후, ALU 콘트롤러(1192), 인터럽트 콘트롤러(1194), 레지스터 콘트롤러(1197), 타이밍 콘트롤러(1195)에 입력된다.
ALU 콘트롤러(1192), 인터럽트 콘트롤러(1194), 레지스터 콘트롤러(1197), 타이밍 콘트롤러(1195)는 디코드된 명령에 기초하여, 각종 제어를 행한다. 구체적으로 ALU 콘트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 콘트롤러(1194)는 CPU의 프로그램 실행 중에, 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 콘트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU 상태에 따라 레지스터(1196)의 판독이나 기록을 행한다.
또한, 타이밍 콘트롤러(1195)는 ALU(1191), ALU 콘트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 콘트롤러(1194), 및 레지스터 콘트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 콘트롤러(1195)는 기준 클록 신호(CLK1)를 기초로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하며, 내부 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 34에 도시하는 CPU에서는 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀로서 실시형태 7에 설명한 기억 장치 등을 이용할 수 있다.
도 34에 도시하는 CPU에서, 레지스터 콘트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 갖는 메모리 셀에서, 플립플롭에 의한 데이터의 유지를 행할지, 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 플립플롭에 의한 데이터의 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리 셀에의, 전원 전압의 공급이 행해진다. 용량 소자에서의 데이터의 유지가 선택되어 있는 경우, 용량 소자에의 데이터의 재기록이 행해지고, 레지스터(1196) 내의 메모리 셀에의 전원 전압의 공급을 정지할 수 있다.
본 발명의 일 형태에 따른 반도체 장치에서는, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안은 회로(1201)에 기억되어 있던 데이터를 회로(1202)에 제공된 용량 소자(1208)에 의해 유지할 수 있다.
또한, 산화물 반도체막을 갖는 트랜지스터는 오프 전류가 매우 작다. 예를 들어, 산화물 반도체막을 갖는 트랜지스터의 오프 전류는 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비해 현저하게 낮다. 따라서, 상기 트랜지스터를 트랜지스터(1209)로서 이용하는 것에 의해, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안에도 용량 소자(1208)에 유지된 신호는 장기간에 걸쳐 유지된다. 이렇게 하여, 기억 소자(1200)는 전원 전압의 공급이 정지된 동안에도 기억 내용(데이터)을 유지하는 것이 가능하다.
또한, 여기에서는, 반도체 장치의 일 형태로서 CPU를 이용하여 설명했지만, CPU 대신에, DSP(Digital Signal Processor), 커스텀 LSI, PLD(Programmable Logic Device) 등의 LSI, RF-ID(Radio Frequency Identification)에도 상술한 트랜지스터, 저항 소자, 용량 소자를 이용할 수 있다.
(실시형태 10)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치가 적용된 전자 기기의 구성예에 대하여 설명한다. 또한, 본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 적용한 표시 모듈에 대하여, 도 35를 이용하여 설명을 행한다.
도 35에 나타내는 표시 모듈(8000)은 상부 커버(8001)와 하부 커버(8002)와의 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트 유닛(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 갖는다. 또한, 백 라이트 유닛(8007), 배터리(8011), 터치 패널(8004) 등은 제공되지 않는 경우도 있다.
본 발명의 일 형태의 반도체 장치는, 예를 들어, 표시 패널(8006)에 이용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는 터치 패널(8004) 및 표시 패널(8006)의 사이즈에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩하여 이용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(봉지 기판)에 터치 패널 기능을 갖게 하도록 할 수도 있다. 또는, 표시 패널(8006)의 각 화소 내에 광 센서를 제공하여 광학식의 터치 패널로 할 수도 있다. 또는, 표시 패널(8006)의 각 화소 내에 터치 센서용 전극을 제공하여 용량 형식의 터치 패널로 할 수도 있다.
백 라이트 유닛(8007)은 광원(8008)을 갖는다. 광원(8008)을 백 라이트 유닛(8007)의 단부에 제공하여, 광확산판을 이용하는 구성으로 해도 좋다.
프레임(8009)은 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의해 발생하는 전자파를 차단하기 위한 전자 실드(shield)로서의 기능을 갖는다. 또한 프레임(8009)은 방열판으로서의 기능을 가지고 있어도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이어도 좋고, 별도 제공한 배터리(8011)에 의한 전원이어도 좋다. 배터리(8011)는 상용 전원을 이용하는 경우에는 생략 가능하다.
또한, 표시 모듈(8000)에는 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 제공해도 좋다.
도 36은 본 발명의 일 형태의 반도체 장치를 포함하는 전자 기기의 외관도이다.
전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 36의 (A)는 휴대형의 정보 단말이며, 본체(1001), 하우징(1002), 표시부(1003a, 1003b) 등에 의해 구성되어 있다. 표시부(1003b)는 터치 패널로 되어 있고, 표시부(1003b)에 표시되는 키보드 버튼(1004)을 터치함으로써 화면 조작이나, 문자 입력을 행할 수 있다. 물론, 표시부(1003a)를 터치 패널로 구성해도 좋다. 상기 실시형태에 나타낸 트랜지스터를 스위칭 소자로서 액정 패널이나 유기 발광 패널을 제작하여 표시부(1003a, 1003b)에 적용함으로써, 신뢰성이 높은 휴대형의 정보 단말로 할 수 있다.
도 36의 (A)에 도시하는 휴대형의 정보 단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜, 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다. 또한, 하우징의 이면(裏面)이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다.
또한, 도 36의 (A)에 도시하는 휴대형의 정보 단말은 무선으로 정보를 송수신 할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 할 수도 있다.
도 36의 (B)는 휴대 음악 플레이어이며, 본체(1021)에는 표시부(1023)와, 귀에 장착하기 위한 고정부(1022)와, 스피커, 조작 버튼(1024), 외부 메모리 슬롯(1025) 등이 제공되어 있다. 상기 실시형태에 나타낸 트랜지스터를 스위칭 소자로 하여 액정 패널이나 유기 발광 패널을 제작하여 표시부(1023)에 적용함으로써, 보다 신뢰성이 높은 휴대 음악 플레이어로 할 수 있다.
또한, 도 36의 (B)에 도시하는 휴대 음악 플레이어에 안테나나 마이크 기능이나 무선 기능을 갖게 하여 휴대 전화와 연결시키면, 승용차 등을 운전하면서 무선으로 핸즈 프리 회화도 가능하다.
도 36의 (C)는 휴대 전화이며, 하우징(1030) 및 하우징(1031)의 2개의 하우징으로 구성되어 있다. 하우징(1031)에는 표시 패널(1032), 스피커(1033), 마이크로폰(1034), 포인팅 디바이스(1036), 카메라(1037), 외부 접속 단자(1038) 등을 구비한다. 또한, 하우징(1030)에는 휴대 전화의 충전을 행하는 태양 전지(1040), 외부 메모리 슬롯(1041) 등을 구비한다. 또한, 안테나는 하우징(1031) 내부에 내장되어 있다. 상기 실시형태에 설명하는 트랜지스터를 표시 패널(1032)에 적용함으로써, 신뢰성이 높은 휴대 전화로 할 수 있다.
또한, 표시 패널(1032)은 터치 패널을 구비하고, 도 36의 (C)에는 영상 표시되어 있는 복수의 조작 키(1035)를 점선으로 나타낸다. 또한, 태양 전지(1040)로부터 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하고 있다.
표시 패널(1032)은 사용 형태에 따라 표시의 방향이 적절히 변화한다. 또한, 표시 패널(1032)과 동일면에 카메라(1037)를 구비하고 있기 때문에, 영상 통화가 가능하다. 스피커(1033) 및 마이크로폰(1034)은 음성 통화에 한정하지 않고, 영상 통화, 녹음, 재생 등이 가능하다. 또한, 하우징(1030)과 하우징(1031)은 슬라이드하여, 도 36의 (C)과 같이 펼쳐진 상태에서 서로 겹쳐진 상태로 할 수 있어, 휴대폰에 적합한 소형화가 가능하다.
외부 접속 단자(1038)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(1041)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 추가하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 좋다.
도 36의 (D)는 텔레비전 장치의 일례를 나타낸다. 텔레비전 장치(1050)는 하우징(1051)에 표시부(1053)가 내장되어 있다. 표시부(1053)에 의해, 영상을 표시하는 것이 가능하다. 또한, 하우징(1051)을 지지하는 스탠드(1055)에 CPU가 내장되어 있다. 상기 실시형태에 설명하는 트랜지스터를 표시부(1053) 및 CPU에 적용함으로써, 신뢰성이 높은 텔레비전 장치(1050)로 할 수 있다.
텔레비전 장치(1050)의 조작은 하우징(1051)이 구비하는 조작 스위치나, 별체의 리모트 콘트롤러에 의해 행할 수 있다. 또한, 리모콘 조작기에 상기 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치(1050)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있고, 또 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자들간 등)의 정보 통신을 행할 수도 있다.
또한, 텔레비전 장치(1050)는 외부 접속 단자(1054)나, 기억 매체 재생 녹화부(1052), 외부 메모리 슬롯을 구비하고 있다. 외부 접속 단자(1054)는 USB 케이블 등의 각종 케이블과 접속 가능하고, 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 기억 매체 재생 녹화부(1052)에서는, 디스크 형상의 기록 매체를 삽입하여, 기록 매체에 기억되어 있는 데이터의 판독, 기록 매체에 대한 기록이 가능하다. 또한, 외부 메모리 슬롯에 삽입된 외부 메모리(1056)에 데이터 보존되어 있는 화상이나 영상 등을 표시부(1053)에 표시할 수도 있다.
또한, 상기 실시형태에 설명하는 트랜지스터의 오프 누출 전류가 매우 작은 경우는 상기 트랜지스터를 외부 메모리(1056)나 CPU에 적용함으로써, 소비 전력이 충분히 저감된 신뢰성이 높은 텔레비전 장치(1050)로 할 수 있다.
본 실시형태는, 본 명세서 내에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
[실시예 1]
본 실시예에서는, 성막 직후(as-sputtered라고 표기), 또는 산소를 포함하는 분위기에서의 450℃ 가열 처리 후의 CAAC-OS막을 갖는 각 시료의 상면에 대하여, 스캔하면서 투과 전자 회절 패턴을 취득했다. 여기에서는, 5 nm/초의 속도로 60초간 스캔하면서 회절 패턴을 관측했다. 즉, 나노 빔 전자선의 조사 위치를 일차원적으로 300 nm의 범위에서 변화시키면서 회절 패턴을 관측했다. 다음에, 관측된 회절 패턴을 0.5초마다 정지 화상으로 변환함으로써, CAAC화율을 도출했다. 또한, 전자선으로서는 프로브 직경이 1 nm인 나노 빔 전자선을 이용했다. 또한, 같은 측정을 6 시료에 대하여 행하였다. 그리고 CAAC화율의 산출에는 6 시료에서의 평균값을 이용했다.
각 시료에서의 CAAC화율을 도 37의 (A)에 나타낸다. 성막 직후의 CAAC-OS막의 CAAC화율은 75.7%(비CAAC화율은 24.3%)였다. 또한, 450℃ 가열 처리 후의 CAAC-OS막의 CAAC화율은 85.3%(비CAAC화율은 14.7%)였다. 성막 직후와 비교하여, 450℃가열 처리 후의 CAAC화율이 높은 것을 알 수 있다. 즉, 높은 온도(예를 들면 400℃ 이상)에서의 가열 처리에 의해, 비CAAC화율이 낮아지는(CAAC화율이 높아지는) 것을 알 수 있다. 또한, 500℃ 미만의 가열 처리에서도 높은 CAAC화율을 갖는 CAAC-OS막이 얻어지는 것을 알 수 있다.
여기서, CAAC-OS막과 다른 회절 패턴의 대부분은 nc-OS막과 같은 회절 패턴이었다. 또한, 측정 영역에서 비정질 산화물 반도체막은 확인할 수 없었다. 따라서, 가열 처리에 의해, nc-OS막과 같은 구조를 갖는 영역이 인접한 영역의 구조의 영향을 받아 재배열되어, CAAC화하고 있는 것이 시사된다.
도 37의 (B) 및 도 37의 (C)는 성막 직후 및 450℃ 가열 처리 후의 CAAC-OS막의 평면의 고분해능 TEM상이다. 도 37의 (B)와 도 37의 (C)를 비교함으로써, 450℃가열 처리 후의 CAAC-OS막은 막질이 보다 균질하다는 것을 알 수 있다. 즉, 높은 온도에서의 가열 처리에 의해, CAAC-OS막의 막질이 향상되는 것을 알 수 있다.
이러한 측정 방법을 이용하면, 복수의 구조를 갖는 산화물 반도체막의 구조 해석이 가능해지는 경우가 있다.
10：트랜지스터
11：기판
12：도전막
13：게이트 전극
14：절연막
14a：질화물 절연막
14b：산화물 절연막
15：게이트 절연막
15a：질화물 절연막
15b：산화물 절연막
16：산화물 반도체막
17：산화물 반도체막
17a：산화물 반도체막
17b：금속 산화물막
17c：산화물 반도체막
18：도전막
19：전극
19b：금속 산화물막
19c：산화물 반도체막
20：전극
21：전극
21a：저저항 영역
21b：저저항 영역
21c：도전막
22：산화물 절연막
23：산화물 절연막
24：산화물 절연막
25：산화물 절연막
26：질화물 절연막
27：질화물 절연막
28：게이트 절연막
29：절연막
30：도전막
31：게이트 전극
32：전극
33：파선
34：파선
40：트랜지스터
41：개구부
42：개구부
43：개구부
44：개구부
45：개구부
50：트랜지스터
51：게이트 전극
60：트랜지스터
61：개구부
62：도전막
63：개구부
64：게이트 전극
80：트랜지스터
83：산화물 절연막
85：산화물 절연막
86：질화물 절연막
87：질화물 절연막
88：게이트 절연막
89：평탄화막
90：도전막
91：게이트 전극
92：전극
92a：전극
92b：코먼 전극
93：개구부
94：개구부
95a：트랜지스터
95b：트랜지스터
96：다층막
97：산화물 반도체막
98：다층막
99：산화물 반도체막
101：화소부
102：트랜지스터
102a：트랜지스터
103：화소
104：주사선 구동 회로
105：용량 소자
105a：용량 소자
105b：용량 소자
106：신호선 구동 회로
107：주사선
109：신호선
110：배선
112：배선
114：저항 소자
115：용량선
116：트랜지스터
121：액정 소자
131：발광 소자
133：트랜지스터
135：트랜지스터
137：배선
139：배선
141：배선
151：트랜지스터
152：트랜지스터
153：트랜지스터
154：트랜지스터
171：저항 소자
172：저항 소자
173：저항 소자
181：배선
182：배선
183：배선
196：보호 회로부
196_：보호 회로부
196_1：보호 회로부
202：기판
205：질화물 절연막
206：산화물 절연막
208：금속 산화물막
209：개구부
210a：도전막
210b：도전막
212：산화물 절연막
214：질화물 절연막
310：전자총실
312：광학계
314：시료실
316：광학계
318：카메라
320：관찰실
322：필름실
324：전자
328：물질
332：형광판
400：기판
401：질화물 절연막
402：절연막
403：절연막
405：금속 산화물막
406：산화물 반도체막
408a：전극
408b：전극
410：게이트 절연막
411：도전막
412：게이트 전극
414：절연막
417：절연막
419：절연막
420：절연막
440：반도체 기판
450：트랜지스터
452：트랜지스터
460：절연막
462：절연막
464：도전막
466：불순물 영역
470：트랜지스터
490：용량 소자
491：용량 소자
800：RFID 태그
801：통신기
802：안테나
803：무선 신호
804：안테나
805：정류 회로
806：정전압 회로
807：복조 회로
808：변조 회로
809：논리 회로
810：기억 회로
811：ROM
1001：본체
1002：하우징
1003a：표시부
1003b：표시부
1004：키보드 버튼
1021：본체
1022：고정부
1023：표시부
1024：조작 버튼
1025：외부 메모리 슬롯
1030：하우징
1031：하우징
1032：표시 패널
1033：스피커
1034：마이크로폰
1035：조작 키
1036：포인팅 디바이스
1037：카메라
1038：외부 접속 단자
1040：태양전지
1041：외부 메모리 슬롯
1050：텔레비전 장치
1051：하우징
1052：기억 매체 재생 녹화부
1053：표시부
1054：외부 접속 단자
1055：스탠드
1056：외부 메모리
1189：ROM 인터페이스
1190：기판
1191：ALU
1192：ALU 콘트롤러
1193：인스트럭션 디코더
1194：인터럽트 콘트롤러
1195：타이밍 콘트롤러
1196：레지스터
1197：레지스터 콘트롤러
1198：버스 인터페이스
1199：ROM
1200：기억 소자
1201：회로
1202：회로
1208：용량 소자
1209：트랜지스터
4000：RFID 태그
5100：펠릿
5100a：펠릿
5100b：펠릿
5101：이온
5102：산화 아연층
5103：입자
5105a：펠릿
5105a1：영역
5105a2：펠릿
5105b：펠릿
5105c：펠릿
5105d：펠릿
5105d1：영역
5105e：펠릿
5120：기판
5130：타겟
5161：영역
8000：표시 모듈
8001：상부 커버
8002：하부 커버
8003：FPC
8004：터치 패널
8005：FPC
8006：표시 패널
8007：백 라이트 유닛
8008：광원
8009：프레임
8010：프린트 기판
8011：배터리
11：기판
12：도전막
13：게이트 전극
14：절연막
14a：질화물 절연막
14b：산화물 절연막
15：게이트 절연막
15a：질화물 절연막
15b：산화물 절연막
16：산화물 반도체막
17：산화물 반도체막
17a：산화물 반도체막
17b：금속 산화물막
17c：산화물 반도체막
18：도전막
19：전극
19b：금속 산화물막
19c：산화물 반도체막
20：전극
21：전극
21a：저저항 영역
21b：저저항 영역
21c：도전막
22：산화물 절연막
23：산화물 절연막
24：산화물 절연막
25：산화물 절연막
26：질화물 절연막
27：질화물 절연막
28：게이트 절연막
29：절연막
30：도전막
31：게이트 전극
32：전극
33：파선
34：파선
40：트랜지스터
41：개구부
42：개구부
43：개구부
44：개구부
45：개구부
50：트랜지스터
51：게이트 전극
60：트랜지스터
61：개구부
62：도전막
63：개구부
64：게이트 전극
80：트랜지스터
83：산화물 절연막
85：산화물 절연막
86：질화물 절연막
87：질화물 절연막
88：게이트 절연막
89：평탄화막
90：도전막
91：게이트 전극
92：전극
92a：전극
92b：코먼 전극
93：개구부
94：개구부
95a：트랜지스터
95b：트랜지스터
96：다층막
97：산화물 반도체막
98：다층막
99：산화물 반도체막
101：화소부
102：트랜지스터
102a：트랜지스터
103：화소
104：주사선 구동 회로
105：용량 소자
105a：용량 소자
105b：용량 소자
106：신호선 구동 회로
107：주사선
109：신호선
110：배선
112：배선
114：저항 소자
115：용량선
116：트랜지스터
121：액정 소자
131：발광 소자
133：트랜지스터
135：트랜지스터
137：배선
139：배선
141：배선
151：트랜지스터
152：트랜지스터
153：트랜지스터
154：트랜지스터
171：저항 소자
172：저항 소자
173：저항 소자
181：배선
182：배선
183：배선
196：보호 회로부
196_：보호 회로부
196_1：보호 회로부
202：기판
205：질화물 절연막
206：산화물 절연막
208：금속 산화물막
209：개구부
210a：도전막
210b：도전막
212：산화물 절연막
214：질화물 절연막
310：전자총실
312：광학계
314：시료실
316：광학계
318：카메라
320：관찰실
322：필름실
324：전자
328：물질
332：형광판
400：기판
401：질화물 절연막
402：절연막
403：절연막
405：금속 산화물막
406：산화물 반도체막
408a：전극
408b：전극
410：게이트 절연막
411：도전막
412：게이트 전극
414：절연막
417：절연막
419：절연막
420：절연막
440：반도체 기판
450：트랜지스터
452：트랜지스터
460：절연막
462：절연막
464：도전막
466：불순물 영역
470：트랜지스터
490：용량 소자
491：용량 소자
800：RFID 태그
801：통신기
802：안테나
803：무선 신호
804：안테나
805：정류 회로
806：정전압 회로
807：복조 회로
808：변조 회로
809：논리 회로
810：기억 회로
811：ROM
1001：본체
1002：하우징
1003a：표시부
1003b：표시부
1004：키보드 버튼
1021：본체
1022：고정부
1023：표시부
1024：조작 버튼
1025：외부 메모리 슬롯
1030：하우징
1031：하우징
1032：표시 패널
1033：스피커
1034：마이크로폰
1035：조작 키
1036：포인팅 디바이스
1037：카메라
1038：외부 접속 단자
1040：태양전지
1041：외부 메모리 슬롯
1050：텔레비전 장치
1051：하우징
1052：기억 매체 재생 녹화부
1053：표시부
1054：외부 접속 단자
1055：스탠드
1056：외부 메모리
1189：ROM 인터페이스
1190：기판
1191：ALU
1192：ALU 콘트롤러
1193：인스트럭션 디코더
1194：인터럽트 콘트롤러
1195：타이밍 콘트롤러
1196：레지스터
1197：레지스터 콘트롤러
1198：버스 인터페이스
1199：ROM
1200：기억 소자
1201：회로
1202：회로
1208：용량 소자
1209：트랜지스터
4000：RFID 태그
5100：펠릿
5100a：펠릿
5100b：펠릿
5101：이온
5102：산화 아연층
5103：입자
5105a：펠릿
5105a1：영역
5105a2：펠릿
5105b：펠릿
5105c：펠릿
5105d：펠릿
5105d1：영역
5105e：펠릿
5120：기판
5130：타겟
5161：영역
8000：표시 모듈
8001：상부 커버
8002：하부 커버
8003：FPC
8004：터치 패널
8005：FPC
8006：표시 패널
8007：백 라이트 유닛
8008：광원
8009：프레임
8010：프린트 기판
8011：배터리
Claims (16)
- 반도체 장치에 있어서,
트랜지스터; 및
상기 트랜지스터에 전기적으로 접속된 저항 소자로서, 상기 저항 소자는 절연 표면 위의 금속 산화물막, 및 상기 금속 산화물막 위의 질화물 절연막을 포함하는, 상기 저항 소자를 포함하고,
상기 금속 산화물막에서, 투과 전자 회절 측정 장치를 이용하여, 일차원적으로 300 nm의 범위에서 관찰 개소를 변화시켰을 때, 배향성을 나타내는 휘점을 갖는 회절 패턴이 관찰되는 비율이 80% 이상 100% 미만인 영역을 가지며,
상기 금속 산화물막은 In-M-Zn 산화물막 및 In-N-Zn 산화물막의 적층이고, M 및 N은 각각 Al, Ti, Ga, Y, Zr, Sn, La, Ce, 또는 Nd이고,
상기 In-M-Zn 산화물막은 상기 In-N-Zn 산화물막 상에서 상기 In-N-Zn 산화물막과 직접 접촉하며,
상기 In-M-Zn 산화물막 내의 M의 원자수비율은 상기 In-N-Zn 산화물막 내의 N의 원자수비율보다 큰, 반도체 장치.
- 반도체 장치에 있어서,
트랜지스터; 및
상기 트랜지스터에 전기적으로 접속된 용량 소자로서, 상기 용량 소자는 절연 표면 위에서 상기 절연 표면과 접촉하는 인듐을 포함한 금속 산화물막, 상기 금속 산화물막과 적어도 일부가 중첩되는 도전막, 및 상기 금속 산화물막 및 상기 도전막의 사이에서 상기 금속 산화물막과 접촉하는 질화물 절연막을 포함하는, 상기 용량 소자를 포함하고,
상기 금속 산화물막에서, 투과 전자 회절 측정 장치를 이용하여, 일차원적으로 300 nm의 범위에서 관찰 개소를 변화시켰을 때, 배향성을 나타내는 휘점을 갖는 회절 패턴이 관찰되는 비율이 80% 이상 100% 미만인 영역을 갖는, 반도체 장치.
- 반도체 장치에 있어서,
트랜지스터; 및
상기 트랜지스터에 전기적으로 접속된 용량 소자로서, 상기 용량 소자는 질화물 절연막, 상기 질화물 절연막에 접촉하는 인듐을 포함한 금속 산화물막, 상기 금속 산화물막과 적어도 일부가 중첩되는 도전막, 및 상기 금속 산화물막과 상기 도전막 사이에서 상기 금속 산화물막과 접촉하는 절연막을 포함하는, 상기 용량 소자를 포함하고,
상기 금속 산화물막에서, 투과 전자 회절 측정 장치를 이용하여, 일차원적으로 300 nm의 범위에서 관찰 개소를 변화시켰을 때, 배향성을 나타내는 휘점을 갖는 회절 패턴이 관찰되는 비율이 80% 이상 100% 미만인 영역을 갖는, 반도체 장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 금속 산화물막은 복수의 결정부를 포함하고,
상기 복수의 결정부에서, c축 배향성이 발견되고,
상기 복수의 결정부에서의 c축들은 상기 금속 산화물막의 상면의 법선 벡터에 평행한 방향으로 배향되어 있는, 반도체 장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 금속 산화물막은 복수의 결정부를 포함하고,
상기 금속 산화물막에서, a축들은 상기 복수의 결정부에서 배향되어 있지 않고,
상기 금속 산화물막에서, b축들은 상기 복수의 결정부에서 배향되어 있지 않는, 반도체 장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 트랜지스터는,
게이트 전극;
상기 게이트 전극과 적어도 일부가 중첩되는 산화물 반도체막;
상기 게이트 전극과 상기 산화물 반도체막 사이의 게이트 절연막;
상기 산화물 반도체막에 접촉하는 한쌍의 전극; 및
상기 한쌍의 전극과 적어도 일부가 중첩되는 산화물 절연막을 포함하는, 반도체 장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 금속 산화물막은 In-Ga 산화물, In-Zn 산화물, 또는 In-M-Zn 산화물을 포함하고,
M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, 또는 Nd인, 반도체 장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 질화물 절연막은 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 또는 질화 산화 알루미늄으로 형성되는, 반도체 장치.
- 반도체 장치에 있어서,
반도체 기판을 포함한 트랜지스터; 및
상기 트랜지스터에 전기적으로 접속된 용량 소자로서, 상기 용량 소자는 절연막, 상기 절연막과 접촉하는 인듐을 포함한 금속 산화물막, 상기 금속 산화물막과 적어도 일부가 중첩되는 도전막, 및 상기 금속 산화물막과 상기 도전막 사이에서 상기 금속 산화물막과 접촉하는 질화물 절연막을 포함하는, 상기 용량 소자를 포함하고,
상기 금속 산화물막에서, 투과 전자 회절 측정 장치를 이용하여, 일차원적으로 300 nm의 범위 내에서 관찰 개소를 변화시켰을 때, 배향성을 나타내는 휘점을 갖는 회절 패턴이 관찰되는 비율이 80% 이상 100% 미만인 영역을 갖는, 반도체 장치.
- 제 9 항에 있어서,
상기 금속 산화물막은 복수의 결정부를 포함하고,
상기 복수의 결정부에서, c축 배향성이 발견되고,
상기 복수의 결정부에서의 c축들은 상기 금속 산화물막의 상면의 법선 벡터에 평행한 방향으로 배향되어 있는, 반도체 장치.
- 제 9 항에 있어서,
상기 금속 산화물막은 복수의 결정부를 포함하고,
상기 금속 산화물막에서, a축들은 상기 복수의 결정부에서 배향되어 있지 않고,
상기 금속 산화물막에서, b축들은 상기 복수의 결정부에서 배향되어 있지 않는, 반도체 장치.
- 삭제
- 삭제
- 삭제
- 삭제
- 제 9 항에 있어서,
상기 금속 산화물막은 In-Ga 산화물, In-Zn 산화물, 또는 In-M-Zn 산화물을 포함하고,
M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, 또는 Nd인, 반도체 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210093447A KR102416118B1 (ko) | 2013-09-25 | 2021-07-16 | 반도체 장치 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2013-198891 | 2013-09-25 | ||
| JP2013198891 | 2013-09-25 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210093447A Division KR102416118B1 (ko) | 2013-09-25 | 2021-07-16 | 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150034093A KR20150034093A (ko) | 2015-04-02 |
| KR102281623B1 true KR102281623B1 (ko) | 2021-07-23 |
Family
ID=52690173
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140124625A KR102281623B1 (ko) | 2013-09-25 | 2014-09-18 | 반도체 장치 |
| KR1020210093447A KR102416118B1 (ko) | 2013-09-25 | 2021-07-16 | 반도체 장치 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210093447A KR102416118B1 (ko) | 2013-09-25 | 2021-07-16 | 반도체 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US9905586B2 (ko) |
| JP (6) | JP6383616B2 (ko) |
| KR (2) | KR102281623B1 (ko) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6383616B2 (ja) * | 2013-09-25 | 2018-08-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016027597A (ja) * | 2013-12-06 | 2016-02-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP6446258B2 (ja) * | 2013-12-27 | 2018-12-26 | 株式会社半導体エネルギー研究所 | トランジスタ |
| JP6488124B2 (ja) * | 2013-12-27 | 2019-03-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9397149B2 (en) * | 2013-12-27 | 2016-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| DE112014006046T5 (de) * | 2013-12-27 | 2016-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Licht emittierende Vorrichtung |
| CN106605295A (zh) * | 2014-09-02 | 2017-04-26 | 夏普株式会社 | 半导体装置和半导体装置的制造方法 |
| WO2016170443A1 (ja) * | 2015-04-20 | 2016-10-27 | 株式会社半導体エネルギー研究所 | 半導体装置および電子機器 |
| US9837547B2 (en) | 2015-05-22 | 2017-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising oxide conductor and display device including the semiconductor device |
| US10139663B2 (en) * | 2015-05-29 | 2018-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Input/output device and electronic device |
| WO2017149428A1 (en) | 2016-03-04 | 2017-09-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and display device including the semiconductor device |
| US10388738B2 (en) * | 2016-04-01 | 2019-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Composite oxide semiconductor and method for manufacturing the same |
| WO2018167593A1 (ja) | 2017-03-13 | 2018-09-20 | 株式会社半導体エネルギー研究所 | 複合酸化物、およびトランジスタ |
| JP2018157101A (ja) | 2017-03-17 | 2018-10-04 | 東芝メモリ株式会社 | トランジスタ、メモリ及びトランジスタの製造方法 |
| US11069796B2 (en) * | 2018-08-09 | 2021-07-20 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| JP7066672B2 (ja) | 2019-12-19 | 2022-05-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN111785656B (zh) * | 2020-07-28 | 2023-08-15 | 哈尔滨工业大学 | 电子器件氧化层中固定负电荷陷阱的检测方法 |
| JPWO2022075324A1 (ko) | 2020-10-09 | 2022-04-14 | ||
| US11659759B2 (en) * | 2021-01-06 | 2023-05-23 | Applied Materials, Inc. | Method of making high resolution OLED fabricated with overlapped masks |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012086513A1 (ja) | 2010-12-20 | 2012-06-28 | シャープ株式会社 | 半導体装置および表示装置 |
| JP2012134475A (ja) * | 2010-12-03 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | 酸化物半導体膜および半導体装置 |
| US20130161612A1 (en) | 2011-12-27 | 2013-06-27 | Chimei Innolux Corporation | Display device and image display system employing the same |
| JP2013175716A (ja) * | 2012-01-26 | 2013-09-05 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
Family Cites Families (130)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
| JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法 |
| JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH05251705A (ja) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JP3479375B2 (ja) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法 |
| WO1997006554A2 (en) | 1995-08-03 | 1997-02-20 | Philips Electronics N.V. | Semiconductor device provided with transparent switching element |
| JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| JP3286244B2 (ja) * | 1997-03-14 | 2002-05-27 | 株式会社東芝 | 磁気抵抗効果素子と、それを用いた磁気ヘッドおよび磁気記録装置 |
| JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
| JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
| JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
| KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
| JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
| JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
| JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
| JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
| WO2003040441A1 (en) | 2001-11-05 | 2003-05-15 | Japan Science And Technology Agency | Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
| JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法 |
| US7049190B2 (en) | 2002-03-15 | 2006-05-23 | Sanyo Electric Co., Ltd. | Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device |
| JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| KR101078509B1 (ko) | 2004-03-12 | 2011-10-31 | 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 | 박막 트랜지스터의 제조 방법 |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| WO2006051994A2 (en) | 2004-11-10 | 2006-05-18 | Canon Kabushiki Kaisha | Light-emitting device |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| CN102938420B (zh) | 2004-11-10 | 2015-12-02 | 佳能株式会社 | 无定形氧化物和场效应晶体管 |
| CA2585071A1 (en) | 2004-11-10 | 2006-05-18 | Canon Kabushiki Kaisha | Field effect transistor employing an amorphous oxide |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| TWI569441B (zh) | 2005-01-28 | 2017-02-01 | 半導體能源研究所股份有限公司 | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| TWI472037B (zh) | 2005-01-28 | 2015-02-01 | Semiconductor Energy Lab | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| WO2006105077A2 (en) | 2005-03-28 | 2006-10-05 | Massachusetts Institute Of Technology | Low voltage thin film transistor with high-k dielectric material |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
| JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機ｅｌ表示装置およびその製造方法 |
| JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
| JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
| JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
| EP1995787A3 (en) | 2005-09-29 | 2012-01-18 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method therof |
| JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
| CN101707212B (zh) | 2005-11-15 | 2012-07-11 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法 |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーｅｌディスプレイおよびその製造方法 |
| KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
| KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
| CN101663762B (zh) | 2007-04-25 | 2011-09-21 | 佳能株式会社 | 氧氮化物半导体 |
| KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 |
| US8202365B2 (en) | 2007-12-17 | 2012-06-19 | Fujifilm Corporation | Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film |
| JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
| JP5491833B2 (ja) | 2008-12-05 | 2014-05-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| EP2515337B1 (en) | 2008-12-24 | 2016-02-24 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit and semiconductor device |
| KR101739154B1 (ko) * | 2009-07-17 | 2017-05-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| CN105428424A (zh) | 2009-09-16 | 2016-03-23 | 株式会社半导体能源研究所 | 晶体管及显示设备 |
| CN103794612B (zh) | 2009-10-21 | 2018-09-07 | 株式会社半导体能源研究所 | 半导体装置 |
| KR101800854B1 (ko) * | 2009-11-20 | 2017-11-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 트랜지스터 |
| WO2011065210A1 (en) * | 2009-11-28 | 2011-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device |
| CN105609509A (zh) * | 2009-12-04 | 2016-05-25 | 株式会社半导体能源研究所 | 显示装置 |
| US8603841B2 (en) | 2010-08-27 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing methods of semiconductor device and light-emitting display device |
| KR20180124158A (ko) * | 2010-09-15 | 2018-11-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 표시 장치 및 그 제작 방법 |
| US9024317B2 (en) | 2010-12-24 | 2015-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device |
| WO2012090974A1 (en) | 2010-12-28 | 2012-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9048142B2 (en) * | 2010-12-28 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP5186611B2 (ja) * | 2010-12-28 | 2013-04-17 | 出光興産株式会社 | 酸化物半導体薄膜層を有する積層構造、積層構造の製造方法、薄膜トランジスタ及び表示装置 |
| US8686416B2 (en) * | 2011-03-25 | 2014-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor film and semiconductor device |
| KR101963457B1 (ko) | 2011-04-29 | 2019-03-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 기억 장치 및 그 구동 방법 |
| JP5613910B2 (ja) * | 2011-05-17 | 2014-10-29 | 三菱マテリアル株式会社 | Ｐｚｔ強誘電体薄膜の製造方法 |
| JP6026839B2 (ja) * | 2011-10-13 | 2016-11-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8907392B2 (en) | 2011-12-22 | 2014-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device including stacked sub memory cells |
| TWI580047B (zh) | 2011-12-23 | 2017-04-21 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| TWI604609B (zh) * | 2012-02-02 | 2017-11-01 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| TW201338173A (zh) | 2012-02-28 | 2013-09-16 | Sony Corp | 電晶體、製造電晶體之方法、顯示裝置及電子機器 |
| JP6142136B2 (ja) | 2012-02-28 | 2017-06-07 | 株式会社Ｊｏｌｅｄ | トランジスタの製造方法、表示装置の製造方法および電子機器の製造方法 |
| KR20130125717A (ko) | 2012-05-09 | 2013-11-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 구동 방법 |
| JP2013258895A (ja) | 2012-05-18 | 2013-12-26 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその駆動方法 |
| WO2014021356A1 (en) | 2012-08-03 | 2014-02-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR102657220B1 (ko) | 2013-05-20 | 2024-04-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| TWI646690B (zh) | 2013-09-13 | 2019-01-01 | 半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
| JP6383616B2 (ja) * | 2013-09-25 | 2018-08-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2014
- 2014-09-11 JP JP2014184757A patent/JP6383616B2/ja active Active
- 2014-09-16 US US14/487,336 patent/US9905586B2/en not_active Expired - Fee Related
- 2014-09-18 KR KR1020140124625A patent/KR102281623B1/ko active IP Right Grant
-
2018
- 2018-01-09 US US15/865,567 patent/US10483295B2/en active Active
- 2018-08-06 JP JP2018147446A patent/JP6542448B2/ja active Active
-
2019
- 2019-06-12 JP JP2019109670A patent/JP6725729B2/ja active Active
-
2020
- 2020-06-25 JP JP2020109720A patent/JP6967120B2/ja active Active
-
2021
- 2021-07-16 KR KR1020210093447A patent/KR102416118B1/ko active IP Right Grant
- 2021-10-22 JP JP2021172811A patent/JP2022009393A/ja not_active Withdrawn
-
2023
- 2023-05-19 JP JP2023083176A patent/JP2023109902A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012134475A (ja) * | 2010-12-03 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | 酸化物半導体膜および半導体装置 |
| WO2012086513A1 (ja) | 2010-12-20 | 2012-06-28 | シャープ株式会社 | 半導体装置および表示装置 |
| US20130161612A1 (en) | 2011-12-27 | 2013-06-27 | Chimei Innolux Corporation | Display device and image display system employing the same |
| JP2013175716A (ja) * | 2012-01-26 | 2013-09-05 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2023109902A (ja) | 2023-08-08 |
| JP2019192927A (ja) | 2019-10-31 |
| US9905586B2 (en) | 2018-02-27 |
| JP6967120B2 (ja) | 2021-11-17 |
| JP6383616B2 (ja) | 2018-08-29 |
| KR102416118B1 (ko) | 2022-07-05 |
| US20180151604A1 (en) | 2018-05-31 |
| JP6725729B2 (ja) | 2020-07-22 |
| KR20150034093A (ko) | 2015-04-02 |
| JP2022009393A (ja) | 2022-01-14 |
| JP2015088739A (ja) | 2015-05-07 |
| JP2020170858A (ja) | 2020-10-15 |
| KR20210093206A (ko) | 2021-07-27 |
| JP2019009450A (ja) | 2019-01-17 |
| US10483295B2 (en) | 2019-11-19 |
| JP6542448B2 (ja) | 2019-07-10 |
| US20150084045A1 (en) | 2015-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102416118B1 (ko) | 반도체 장치 | |
| JP7021294B2 (ja) | 液晶表示装置 | |
| JP7054410B2 (ja) | 半導体装置 | |
| JP2022105053A (ja) | 半導体装置 | |
| TWI698988B (zh) | 顯示裝置 | |
| KR102219628B1 (ko) | 반도체 장치 및 반도체 장치의 제작 방법 | |
| JP2019134182A (ja) | 半導体装置 | |
| JP2016015484A (ja) | 半導体装置、該半導体装置の作製方法および該半導体装置を含む電子機器 | |
| KR20200011610A (ko) | 금속 산화물 막 및 금속 산화물 막의 형성 방법 | |
| JP6599111B2 (ja) | 酸化物半導体膜の作製方法 | |
| JP6440457B2 (ja) | 半導体装置 | |
| JP2015079947A (ja) | 半導体装置およびその作製方法 | |
| JP2015079946A (ja) | 半導体装置の作製方法 | |
| JP2016001722A (ja) | 半導体装置及び該半導体装置を含む電子機器 | |
| KR102166892B1 (ko) | 반도체 장치 및 반도체 장치의 제작 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |