KR102192492B1 - 제거 가능한 커버 레이어를 사용한 도금된 관통홀을 포함하는 적층 구조의 형성 방법 - Google Patents

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Abstract

제1도전 필름 및 제2도전 필름을 포함하는 코어 또는 하부 합성 구조가 제공된다. 상기 제1도전 필름은 제1도전 레이어 상에 형성되거나 그와 결합되는 박리/제거가 가능한 제1커버 레이어를 포함할 수 있다. 상기 제2도전 필름은 제2도전 레이어 상에 형성되거나 그와 결합되는 박리/제거가 가능한 제2커버 레이어를 포함할 수 있다.

Description

제거 가능한 커버 레이어를 사용한 도금된 관통홀을 포함하는 적층 구조의 형성 방법 {Method of forming a laminate structure having a plated through-hole using a removable cover layer}
본 출원은 2013년 6월 21일 출원된 미국 가출원 제61/838,163호, 발명의 명칭 “Method of Forming A Laminate Structure Having a Plated Through-Hole Using A Peelable Cover Layer"을 우선권으로 주장하며, 그 내용은 본 명세서에 전체 참조로 명시되어 통합된다.
적층 구조에 관한 다양한 특징들이 본 명세서에 개시되며, 보다 상세하게는, 도금 방지재(plating resist) 와 같은 비아 필 물질(via fill material)을 제거, 박리 가능한 커버 레이어를 사용하여, 도금된 관통홀이 구비된 하부 합성(sub-composite) 구조를 형성하는 방법이 개시된다.
인쇄 회로 기판과 같은 적층 구조는, 우선 1차로 하부 합성 구조를 외부 시트/레이어 및/또는 다른 하부 합성 구조에 적층하여 구성된다. 하나 이상의 홀이 매복 비아 홀(buried via hole)을 위한 하부 합성 구조(예를 들어, 드릴 작업 등으로)를 관통하여 형성될 수 있다. 이후, 도금 방지재를 스크린 프린팅(screen printing) 또는 수직 압출 진공 비아 필(vertical squeeze vacuum via fill) 등의 비아 홀 필링 머신(via hole filling machine)을 사용하여 하나 이상의 홀 내에 침전시킨다. 비아 필 머신을 사용함에도 불구하고, 도금 방지재의 침전은 상기 하부 합성 구조의 상측 및/또는 하측 표면에 초과된 (또는 잔류된) 도금 방지재를 남기게 된다. 일단 도금 방지재가 경화되면, 초과된 도금 잔류물은 편평하고 깨끗한 상부 및 하부 표면을 제공하기 위해서 하부 합성 구조의 상부 및 하부 표면으로부터 제거될 필요가 있다. 그러나, 현재로서는 얇은 적층면(예를 들어, 매우 고가의 정교한 제어가 필요한 도구로는 6밀리 미만의 한정 패널, 표준 툴로는 20밀리 미만의 한정 패널)을 문질러서 씻어 낼 수 있는 기계가 존재하지 않는다. 수작업으로 상기의 합성 구조의 상부 및 하부 표면을 문질러서 씻어내게 되면, 불균일한 청소 작업 및 서로 다른 두께 등으로 인하여 합성 구조의 표면이 불균일하게 될 수 있으며, 또한 비용도 매우 많이 소요된다.
따라서, 도금된 관통 홀의 형성 과정 중에, 구조와 구조 사이를 균일하게 유지할 수 있으며 동시에 시간과 비용 효율적인, 도금 방지재와 같은 비아 필 물질의 초과분을 제거하기 위한 방법이 요구된다.
본 발명의 일 목적은, 도금된 관통 홀의 형성 과정 중에, 구조와 구조 사이를 균일하게 유지할 수 있으며 동시에 시간과 비용 효율적인, 도금 방지재와 같은 비아 필 물질의 초과분을 제거하기 위한 방법을 제공하는 것이다.
본 발명의 일 측면으로서, 제1도전 필름 및 제2도전 필름을 포함하는 코어 또는 하부 합성 구조가 제공된다. 상기 제1도전 필름은 제1도전 레이어 상에 형성되거나 그와 결합되는 박리/제거가 가능한 제1커버 레이어를 포함할 수 있다. 상기 제2도전 필름은 제2도전 레이어 상에 형성되거나 그와 결합되는 박리/제거가 가능한 제2커버 레이어를 포함할 수 있다.
본 발명의 다른 일 측면으로서, 적층 구조의 제작방법이 제공되며, 상기 적층 구조의 제작 방법은, 제1도전 레이어의 제1 표면 상에 형성되거나 그와 결합된 박리 가능하거나 제거 가능한 제1커버 레이어를 포함하는 제1도전 필름; 및 상기 제1도전 필름의 상기 제1도전 레이어와 결합된 유전 레이어; 를 포함하는 제1 코어 또는 하부 합성 구조를 형성하는 단계; 상기 제1 코어 또는 하부 합성 구조 내에 상기 제1도전 필름 및 상기 유전 레이어를 관통하는 홀(hole)을 형성하는 단계; 상기 제1 코어 또는 하부 합성 구조 내의 상기 홀 내에 도금 방지재를 침전시키는 단계; 및 상기 제1 커버 레이어를 제거하여 상기 제1코어 또는 하부 합성 구조의 상부 표면 상의 초과 또는 잔류 도금 방지재를 청소하는 단계; 를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 박리/제거가 가능한 커버 레이어를 사용하여, 코어 또는 하부 합성 구조의 표면 상의 초과 또는 잔류 도금 방지재를 빠른 시간 안에 저렴한 비용으로 청소할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 방지재와 같은 비아 필 물질의 초과분을 제거하는 과정 중에, 구조와 구조 사이를 균일하게 유지할 수 있다.
도 1은 도금 방지재가 충진된 비아 홀(via hole)을 포함하는 일반적인 하부 합성구조의 형성과정을 도시한 단면도이다.
도 2는 수직적으로 분할 도금된 관통홀을 포함하는 일반적인 적층 구조를 형성하는 방법을 도시한 도면이다.
도 3은 본 발명의 일 측면에 따른, 도금 방지재가 충진된 비아 홀(via hole)을 포함하는 하부 합성구조의 형성과정을 도시한 단면도이다.
도 4(도 4A 및 도 4B 포함)는 본 발명의 일 측면에 따른, 수직적으로 분할 도금된 관통홀을 포함하는 적층 구조를 형성하는 방법을 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 코어(core) 또는 하부 합성 구조를 도시한 도면이다.
도 6은 본 발명의 다른 일 실시예에 따른 코어(core) 또는 하부 합성 구조를 도시한 도면이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 코어(core) 또는 하부 합성 구조를 도시한 도면이다.
이하의 설명에서, 또한, 다양한 구체적 세부 사항들이 본 명세서에서 설명된 실시예들에 대한 완전한 이해를 돕기 위하여 개시된다. 그러나, 본 명세서에서 설명된 실시예들이 속하는 기술분야에서 통상의 지식을 가진 사람이라면 이러한 구체적 세부 사항이 없이도 상기 실시예들을 실시할 수 있다는 점을 이해할 수 있을 것이다. 예를 들어, 본 명세서에서 설명된 실시예들의 요지를 불필요한 세부 사항으로 흐리지 않기 위해서, 동작들은 구성도로 도시되거나, 전혀 도시되지 않을 수도 있다. 기타의 사례들, 종래에 알려진 동작, 구조 및 기술들은 본 명세서에서 설명된 실시예들의 요지를 흐리지 않기 위해서, 상세하게 도시되지 않을 수 있다.
도금 방지재가 충진된 비아 홀을 포함하는 하부 합성 구조의 일 실시예
도 1은 도금 방지재가 충진된 비아 홀(via hole)을 포함하는 하부 합성구조(100)의 형성과정을 도시한 단면도이다. 제1단계(단계 A)에서는, 상기 하부 합성구조(코어(core)라고도 할 수 있음) (100)는 제1도전 레이어 또는 박막(104)과 제2도전 레이어 또는 박막(106) 사이에 샌드위치처럼 개재된 유전 레이어(102)를 포함할 수 있다. 제2단계(단계B)에서는, 상기 하부 합성구조(100)를 관통하는 홀(108)이 드릴 또는 레이저 등의 방법을 통하여 형성된다. 제3단계(단계C)에서는, 도금 방지재(110)가, 예를 들어, 비아 홀 필링 머신 또는 기타의 해당 기술 분야에서 알려진 방법을 사용하여, 상기 홀(108)에 침전된다. 후속되는 도금 과정에서는, 상기 도금 방지재(110)가 도전 물질이 상기 제1도전 레이어 또는 박막(104)과 상기 제2도전 레이어 또는 박막(106) 사이에 도금되는 것을 방지할 수 있다. 상기 도금 방지재의 침전은 초과 또는 잔류 도금 방지재(112)를 상기 하부 합성 구조(100)의 상부 표면(114) 또는 하부 표면(116) 상에 남길 수 있다. 이후, 상기 도금 방지재(100)는 경화(cured) 또는 반-경화(semi-cured)될 수 있다. 제4단계(단계 D)에서는, 상기 하부 합성 구조(100)는 평탄화 되어(예를 들어, 연마 평탄화 또는 기타의 화학적 또는 기계적 처리과정을 통하여), 초과 도금 방지제를 제거하여 실질적으로 편평한 표면을 제공할 수 있다.
일단 상기 하부 합성 구조(100)의 상부 및 하부 표면이 청소되고 충진 물질이 경화되면, 상기 제1도전 레이어 (102) 및 상기 제2도전 레이어(106)은 패턴화 될 수 있다(예를 들어, 전기적 경로 또는 트레이스(electrical paths or traces), 패드(pads), 안티패드(anti-pads) 등이 첨가될 수 있다).
제5단계(단계 E)에서, 상기 하부 합성 구조(100)는 이후 다계층 인쇄회로기판(PCB)(118) 또는 기타의 구조에 적층될 수 있다. 예를 들어, 하나 이상의 레이어(120, 122) (즉, 도전 레이어, 유전 레이어 등)가 상기 하부 합성 구조(100)의 상부 표면(114) 및/또는 하부 표면(116) 상에 적층될 수 있다. 일례로, 추가적인 유전 레이어 및/또는 도전 레이어가 상기 하부 합성 구조(100) 상에 형성되어 있을 수 있다. 일례에서는, 상기 하부 합성 구조(100)는 프리프레그(본딩 시트) 및 도전 박막으로 적층되어 상기 다계층 PCB(118)를 형성할 수 있다. 상기 도전 레이어(예를 들어, 도전 박막)는 패터닝 되어 전기적 경로 또는 트레이스를 형성할 수 있다.
제6단계(단계 F)에서는, 관통홀(124)이 상기 다계층 PCB(118) 및 상기 하부 합성 구조(100) 내의 도금 방지재(110)를 관통하여 뚫릴 수 있다. 상기 관통홀(124)은 제1형성홀(108)의 직경보다 작은 직경을 가질 수 있다. 이후, 상기 관통홀(124)은, 예를 들어 패널을 시드배스(seed bath)에 배치하고 그 다음 무전해 구리 배스(electroless copper bath) 내에 담그는 방식으로, 도금(130)될 수 있다. 상기 관통홀(124) 내의 상기 구리 도금(130)은 목표하거나 원하는 두께를 얻기 위한 전기 동 도금(electrolytic copper plating)에 의해 추가적으로 두께가 증가될 수 있다. 그 다음, 표면 회로 패터닝(surface circuit patterning)이 상기 다계층 PCB(118)의 상부 표면(126) 및/또는 하부 표면(128)에 형성되고, 솔더 마스크(solder mask), 명각(legend), 금속화(metallization) 또는 유기표면방부제(Organic Surface Preservative (OSP))와 같은 표면 마감(surface finish)이 제공될 수 있다.
상기 PCB(118) 작업이 완료된 이후, 상기 다계층 PCB(118)의 상부 표면(126) 및/또는 하부 표면(128) 상에는 전자 부품들이 부착되어 기능적인 인쇄 회로 또는 기타의 적층 구조를 형성할 수 있다.
도 2는 수직적으로 분할 도금된 관통홀을 포함하는 일반적인 적층 구조를 형성하는 방법을 도시한 도면이다. 우선, 제1코어 또는 하부 합성 구조가 형성되며, 상기 제1코어 또는 하부 합성 구조는 제1도전 레이어 또는 박막과 제2도전 레이어 또는 박막 사이에 샌드위치처럼 개재된 유전 레이어를 포함한다(202). 그 다음, 비아 홀(via hole)을 형성하기 위해서 상기 제1코어 또는 하부 합성 구조에 구멍을 뚫는다(204). 그 다음, 도금 방지재를 상기 제1코어 또는 하부 합성 구조의 홀에 침전시킨다(206).
도금 방지재를 침전시킨 이후, 상기 도금 방지재는 경화된다. 이후, 상기 제1코어 또는 하부 합성 구조의 상부 및 하부 표면을 청소하여 초과 또는 잔류된 도금 방지재를 제거한다(208). 일반적으로, 상기 상부 및 하부 표면은 평탄화 되어(예를 들어, 연마 평탄화 또는 기타의 화학적 또는 기계적 처리과정을 통하여), 초과 도금 방지제를 제거하고, 실질적으로 편평한 표면을 제공할 수 있다. 상기에 설명된 바와 같이, 이러한 방법들은 도구를 사용하여서는, 예를 들어6밀리 이하 등의 얇은 표면을 문질러서 씻어낼 수가 없다. 수작업의 경우는 결과물이 불균일하며 시간과 비용이 많이 소요된다.
상기 제1 코어 또는 하부 합성 구조의 상부 및 하부 표면들을 청소한 이후, 적어도 상기 제1코어 또는 하부 합성 구조의 상기 제1레이어는 패터닝 되어 비아(via) 패드(pads), 안티패드(antipads), 및/또는 전기적 트레이스(electrical traces)를 형성한다(210). 하나 이상의 유전 레이어 및/또는 제2 코어 또는 하부 합성 구조가 상기 제1코어 또는 하부 합성 구조에 적층될 수 있다(212). 이후, 관통홀이 상기 제1 코어 또는 하부 합성 구조 내의 도금 방지재를 관통하여 형성되며(214), 상기 관통홀의 내부 표면은 도전 물질로 도금되어 분할 도금된 관통홀을 형성한다(216). 그 다음, 상기 제2코어 또는 하부 합성구조의 적어도 하나의 도전 레이어는 패터닝 되어 비아 패드, 안티패드, 및/또는 전기적 트레이스를 형성할 수 있다(218). 추가적인 코어 또는 하부 합성구조, 및 분할 도금 및/또는 도금된 관통 홀이 추가적으로 제공될 수 있다(220).
박리 가능한 커버 레이어를 사용한 도금 방지재가 충진된 비아 홀을 포함하는 하부 합성 구조의 일 실시예
도 3은 본 발명의 일 측면에 따른, 도금 방지재가 충진된 비아 홀(via hole)을 포함하는 하부 합성구조의 형성과정을 도시한 단면도이다. 제1단계(단계 A)에서는, 상기 하부 합성구조(코어(core)라고도 할 수 있음) (300) 은 제1도전 필름(304)과 제2도전 필름(306) 사이에 샌드위치처럼 개재된 유전 레이어(302)를 포함할 수 있다. 상기 제1도전 필름(304)은 제1도전 레이어 또는 박막(310a) 및 박리 가능한 제1커버 레이어(308a)를 포함할 수 있다. 상기 제2도전 필름(306)은 제2도전 레이어 또는 박막(310b) 및 박리 가능한 제2커버 레이어(308a)를 포함할 수 있다. 상기의 유전 레이어 수지는 무기 충진재(inorganic filler), 보강 직물(reinforcing fabric), 및/또는 비보강 직물/구조(non-reinforcing fabric/structure)를 포함할 수 있다.
일 실시예에 따르면, 상기 코어 또는 하부 합성 구조(300)는 127밀리인치(mil)이하의 전체 두께를 가질 수 있다.
일 실시예에 따르면, 상기 코어 또는 하부 합성 구조(300)는 63밀리인치(mil)이하의 전체 두께를 가질 수 있다.
일 실시예에 따르면, 상기 코어 또는 하부 합성 구조(300)는 31밀리인치(mil)이하의 전체 두께를 가질 수 있다.
일 실시예에 따르면, 상기 코어 또는 하부 합성 구조(300)는 16밀리인치(mil)이하의 전체 두께를 가질 수 있다.
일 실시예에 따르면, 상기 제1도전 레이어(310a) 및 상기 제2도전 레이어(310b)는 두께가 3미크론(micron) 이하인 구리 박막일 수 있다. 다른 실시예에서는, 상기 제1도전 레이어(310a) 및 상기 제2도전 레이어(310b)의 두께는 10미크론(micron) 이상일 수 있다.
일 실시예에 따르면, 상기 박리 가능한 제1커버 레이어(308a) 및 제2커버 레이어(308b)는 두께가 70미크론(micron) 이하인 구리 박막일 수 있다. 다른 실시예에서는, 상기 박리 가능한 제1커버 레이어(308a) 및 제2커버 레이어(308b)의 두께는 20미크론(micron) 이하일 수 있다. 대안적으로, 상기 박리 가능한 제1커버 레이어(308a) 및 제2커버 레이어(308b)는 구리 박막으로부터 박리 가능하게 제조된 알루미늄, 크롬, 구리, 또는 기타의 금속으로 구성될 수 있다.
일 실시예에 따르면, 상기 제1도전 레이어(310a) 및 상기 제2도전 레이어(310b)는 유기 필름(organic film)일 수 있다. 대안적으로, 상기 박리 가능한 제1커버 레이어(308a) 및 제2커버 레이어(308b)는 섭씨 120도 이상의 녹는점 온도를 가지는 열가소성 수지 또는 열경화성 수지로 구성될 수 있다.
일 실시예에 따르면, 제1커버 레이어(308a) 및 제2커버 레이어(308b)는 기계적인 힘에 의해 박리 가능하거나, 씻겨져 나갈 수 있거나, 또는 용액에 의해서 제거 가능하다.
일 실시예에 따르면, 상기 유전 레이어(302)는, 예를 들어 경화되거나(cured) 부분적으로 경화(partially cured)된 프리프레그(prepreg), 본딩 시트(bonding sheet), 및/또는 하부 합성물질(sub-composite material) 등의 유전 물질(dielectric material)을 포함할 수 있으며, 이들 유전 물질은 보강재, 보강 물질 또는 골재를 함유하고 있을 수 있다. 경화되거나 부분적으로 경화된 수지는 에폭시(epoxy), 폴리이미드(polyimide), 폴리페닐린 에테르(polyphenylene ether (PPO)), 시아네이트 에스테르(cyanate ester), 탄화수소(hydrocarbon), 폴리테트라플루오로에틸렌(polytetrafluoroethylene (PTFE)), 비스말레이미드 트리아진(bismaleimide triazine (BT)), 페놀(phenol) 수지 또는 인쇄 회로 기판의 유전 물질에 사용되는 모든 수지를 순종 물질 또는 혼합된 화합물로서 포함할 수 있다. 수지를 함유한 보강재가 상기 유전 레이어(302)에 사용될 수 있으며, 직조되었거나(woven) 직조되지 않은(unwoven) 유리 섬유(glass fibers), 케블라 섬유(Kevlar fibers), 폴리에스테르 섬유(polyester fiber), 탄소 섬유(carbon fiber), 셀룰로오스 섬유(cellulose fiber) 또는 인쇄회로기판에 사용되는 기타 모든 종류의 섬유를 포함할 수 있다. 직조되지 않은 보강재가 사용될 경우, 이러한 보강재는 잘게 다져지거나 분말로 만들어진 섬유일 수 있다.
제2단계(단계 B)에서는, 상기 하부 합성구조(300)를 관통하는 홀(312)이 드릴링 또는 레이저 등의 방법을 통하여 형성될 수 있다. 제3단계(단계C)에서는, 도금 방지재(314)가, 예를 들어, 비아 홀 필링 머신 또는 기타의 해당 기술 분야에서 알려진 방법을 사용하여, 상기 홀(312)에 침전될 수 있다. 상기 도금 방지재의 침전은 초과 또는 잔류 도금 방지재(316)를 상기 제1도전 필름(304)의 상기 박리 가능한 제1커버 레이어(308a) 또는 상기 제2도전 필름(306)의 상기 박리 가능한 제2커버 레이어(308b) 상에 남길 수 있다. 상기 도금 방지재(314)가 경화된 이후, 제4단계(단계 D)에서, 상기 박리 가능한 제1커버 레이어(308a) 및 상기 박리 가능한 제2커버 레이어(308b)는 박리되어 상기 코어 또는 하부 합성 구조(300)의 상부 및 하부 표면은 깨끗하게 될 수 있다.
제5단계(단계 E)에서, 상기 하부 합성 구조(300)는 이후 다계층 인쇄회로기판(PCB)(318) 또는 기타의 구조에 적층될 수 있다. 예를 들어, 하나 이상의 레이어(320, 322) (예를 들어, 도전 레이어, 유전 레이어 등)가 상기 하부 합성 구조(300)의 상부 표면(316) 및/또는 하부 표면(317) 상에 적층될 수 있다. 일례로, 추가적인 유전 레이어 및/또는 도전 레이어가 상기 하부 합성 구조(300) 상에 형성되어 있을 수 있다. 일례에서는, 상기 하부 합성 구조(300)는 프리프레그(본딩 시트) 및 도전 박막으로 적층되어 상기 다계층 PCB(318)를 형성할 수 있다. 상기 도전 레이어(예를 들어, 도전 박막)는 패터닝 되어 전기적 경로 또는 트레이스를 형성할 수 있다.
제6단계(단계 F)에서는, 관통홀(324)이 상기 다계층 PCB(318) 및 상기 하부 합성 구조(300) 내의 도금 방지재(314)를 관통하여 뚫릴 수 있다. 상기 관통홀(324)은 제1형성홀(312)의 직경보다 작은 직경을 가질 수 있다. 이후, 상기 관통홀(324)은, 예를 들어 패널을 시드배스(seed bath)에 배치하고 그 다음 무전해 구리 배스(electroless copper bath) 내에 담그는 방식으로, 도금(326)될 수 있다. 상기 관통홀(324) 내의 상기 구리 도금(326)은 목표하거나 원하는 두께를 얻기 위한 전기 동 도금(electrolytic copper plating)에 의해 추가적으로 두께가 증가될 수 있다. 그 다음, 표면 회로 패터닝(surface circuit patterning)이 상기 다계층 PCB(318)의 상부 표면(328) 및/또는 하부 표면(330)에 형성되고, 솔더 마스크(solder mask), 명각(legend), 금속화(metallization) 또는 유기표면방부제(Organic Surface Preservative (OSP))와 같은 표면 마감(surface finish)이 제공될 수 있다.
도 4(도 4A 및 도 4B 포함)는 본 발명의 일 측면에 따른, 수직적으로 분할 도금된 관통홀을 포함하는 적층 구조를 형성하는 방법을 도시한 도면이다. 제1도전 필름과 제2도전 필름 사이에 유전 레이어를 포함하는 제1코어 또는 하부 합성 구조가 형성될 수 있으며, 상기 제1도전 필름 및 상기 제2도전 필름은 도전 레이어 및 제거 가능한 커버 레이어를 포함할 수 있다. 예를 들어, 상기 제1도전 필름은 제1도전 레이어 또는 박막 및 박리 가능하거나 제거 가능한 제1커버 레이어를 포함할 수 있으며, 상기 제2도전 필름은 제2도전 레이어 또는 박막 및 박리 가능하거나 제거 가능한 제2커버 레이어를 포함할 수 있다.
일 측면에 따르면, 상기 제1도전 레이어, 상기 제2도전 레이어, 및 상기 유전 레이어는 우선 함께 적층될 수 있다. 상기 제거 가능하거나 박리 가능한 레이어들은 이후 상기 적층 구조의 상부 및 하부 표면 상에 형성될 수 있다(예를 들어, 상기 제1 및 제2 도전 레이어의 외부 표면 상에 형성될 수 있다).
일 실시예에 따르면, 상기 제거 가능하거나 박리 가능한 제1 및 제2 커버 레이어들은 우선 상기 제1도전 레이어와 결합하여 상기 제1도전 필름을 형성할 수 있으며, 또한 상기 제2도전 레이어와 결합하여 상기 제2도전 필름을 형성할 수 있다. 그 이후, 상기 제1도전 필름 및 상기 제2도전 필름은 상기 유전 레이어와 결합하거나, 또는 상기 유전 레이어 상에 적층될 수 있다.
다른 일 실시예에 따르면, 상기 제거 가능하거나 박리 가능한 커버 레이어들은 박리(peeling), 세척(washing), 산 또는 기타의 용액을 사용한 화학적 제거(chemical removal), 가열(heating) 등의 방법으로 제거 가능한 필름, 코팅, 또는 레이어일 수 있다.
그 다음, 그 다음, 비아 홀(via hole)을 형성하기 위해서 상기 제1코어 또는 하부 합성 구조에 제1홀을 형성할 수 있으며, 상기 제1홀은 상기 제1도전 필름, 상기 제2도전 필름 및 상기 유전 레이어를 관통하며 연장될 수 있다(404).
도금 방지재를 상기 제1코어 또는 하부 합성 구조의 상기 홀에 침전시킬 수 있다(406). 상기 도금 방지재의 침전은 초과 또는 잔류 도금 방지재를 상기 제거 가능하거나 박리 가능한 제1커버 레이어 및 상기 제거 가능하거나 박리 가능한 제2 커버 레이어 상에 남길 수 있다. 상기 도금 방지재가 경화된 이후(407), 상기 박리 가능하거나 제거 가능한 제1 및 제2 커버 레이어들을 제거 또는 박리하여 초과 또는 잔류 도금 방지재를 상기 제1 코어 또는 하부 합성 구조의 상부 및/또는 하부 표면에서 제거할 수 있다(408).
상기 제1 코어 또는 하부 합성 구조의 상부 및 하부 표면들을 청소한 이후, 상기 제1코어 또는 하부 합성 구조의 도전 레이어들 중 적어도 하나는 패터닝 되어 비아(via) 패드(pads), 안티패드(antipads), 및/또는 전기적 트레이스(electrical traces)를 형성한다(410). 하나 이상의 유전 레이어 및/또는 제2 코어 또는 하부 합성 구조가 상기 제1코어 또는 하부 합성 구조에 적층될 수 있다(412). 예를 들어, 상기 하나 이상의 유전 레이어 및/또는 제2 코어 또는 하부 합성 구조는 상기 제1코어 또는 하부 합성 구조의 양측 표면 상에 적층될 수 있다. 이후, 제2홀(예를 들어, 관통홀)이 상기 적층 구조를 관통하여 형성될 수 있으며, 상기 제2홀은 상기 제1홀 내의 상기 도금 방지재를 관통하며 연장될 수 있고, 상기 제1홀의 제1직경은 상기 제2홀의 제2직경보다 클 수 있다(414). 상기 제2홀의 내부 표면은 도전 물질로 도금되어 상기 도금된 제2홀을 관통하는 분할 도금된 비아(via)를 형성할 수 있다(416). 상기 분할된 도전 비아(conductive via)에서 도금 방지재를 포함하는 부분은 도전 물질을 전혀 포함하지 않을 수 있다.
대안적인 실시예 에서는, 상기 하나 이상의 유전 레이어 및/또는 제2 코어 또는 하부 합성 구조는 상기 제1코어 또는 하부 합성 구조의 단지 일측 표면 상에만 적층될 수도 있다. 이러한 실시예에서는, 상기 도전 비아(vi는 분할되지 않으나, 도금 방지재를 포함하는 부분을 제외하고 상기 제2홀을 관통하여 연장될 수 있다.
하나 이상의 도전 레이어 및/또는 상기 제2코어 또는 하부 합성구조는 패터닝 되어 비아 패드, 안티패드, 및/또는 전기적 트레이스를 형성할 수 있다(418). 추가적인 코어 또는 하부 합성구조, 및 도금된 관통 홀이 상기 적층 구조에 추가적으로 제공될 수 있다(420).
어떤 구현 실시예에서는, 예를 들어, 연성(flexible), 반-연성/반-경성(semi-flexible/semi-rigid), 또는경성(rigid)의 상기 제1 코어 또는 하부 합성 구조가 하나 이상의 도전 레이어(예를 들어, 박막) 및 그 사이에 개재된 하나 이상의 유전 레이어를 포함할 수 있다. 이러한 구현 실시예에서는, 상기 제1 코어 또는 하부 합성 구조는 상부 및 하부 표면에 도전 레이어를 구비할 수 있다.
도 5는 본 발명의 일 실시예에 따른 코어(core) 또는 하부 합성 구조(500)를 도시한 도면이다. 상기 하부 합성 구조(500)는 도전 레이어(504)와 도전 레이어(506) 사이에 샌드위치처럼 개재된 유전 레이어(502)를 포함할 수 있다. 상기 하부 합성 구조(500)를 관통하는 비아(via)를 형성하기 이전에(예를 들어, 드릴링 또는 도금작업을 하기 이전에), 제거 가능 및/또는 박리 가능한 레이어(508, 510)들이 상기 도전 레이어(504, 506)들과 결합할 수 있다.
도 6은 본 발명의 다른 일 실시예에 따른 코어(core) 또는 하부 합성 구조를 도시한 도면이다. 상기 하부 합성 구조(600)는 도전 레이어(604)의 단지 일측 면에만 결합하는 유전 레이어(602)를 포함할 수 있다. 상기 하부 합성 구조(600)를 관통하는 비아(via)를 형성하기 이전에(예를 들어, 드릴링 또는 도금작업을 하기 이전에), 제거 가능 및/또는 박리 가능한 레이어(608)가 상기 도전 레이어(604)와 결합할 수 있다.
도 7은 본 발명의 또 다른 일 실시예에 따른 코어(core) 또는 하부 합성 구조를 도시한 도면이다. 상기 하부 합성 구조(700)는 도전 레이어(604)의 단지 일측 면에만 결합하는 유전 레이어(602)를 포함할 수 있다. 상기 하부 합성 구조(700)를 관통하는 비아(via)를 형성하기 이전에(예를 들어, 드릴링 또는 도금작업을 하기 이전에), 제거 가능 및/또는 박리 가능한 레이어(608)가 상기 도전 레이어(604)와 결합할 수 있다. 상기 하부 합성 구조(700)를 관통하는 제1홀이 뚫릴 수 있으며, 도금 방지 물질(712)이 상기 상기 제1홀 내에 침전되거나 충진될 수 있다. 이어서, 제2도전 레이어(714) 및 제거 가능 또는 박리 가능한 제2 커버 레이어(716)가 상기 하부 합성 구조(700)의 반대 편에 결합될 수 있다.
상기 코어 또는 하부 합성 구조는 127밀리인치(mil)이하의 전체 두께를 가질 수 있다.
다양한 실시예에서, 상기 코어 또는 하부 합성 구조는 63밀리인치(mil)이하, 31밀리인치(mil)이하, 또는 16밀리인치(mil)이하의 전체 두께를 가질 수 있다. 다른 실시예들에서는, 각각의 도전 레이어는 12미크론(micron)에서 210미크론 사이의 두께, 또는 18미크론(micron)에서 35미크론 사이의 두께를 가질 수 있다.
상기 명세서에서 설명된 실시예들은 실제의 구현예에 따라 달라질 수 있는 다양한 세부 사항들을 참고로 하여 설명되었다. 따라서, 본 명세서 및 도면은 본 발명의 범위를 제한하는 것이 아니라 본 발명의 실시예를 설명하는 관점에서 해석되어야 한다. 본 발명의 권리범위는 첨부한 청구항 및 그와 균등한 범위까지에 해당하도록 의도된 것이다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 사람이라면 본 명세서에서 개시된 실시예들과 관련된 다양한 예시적인 논리 블록, 모듈, 회로 및 알고리즘 단계들은 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현될 수 있다는 것을 이해할 수 있을 것이다. 하드웨어와 소프트웨어의 이러한 호환성을 명확하게 설명하기 위하여, 상기에서는 다양한 예시적인 구성요소, 블록, 모듈, 회로, 및 단계들이 일반적으로 이들의 기능성과 관련하여 설명되었다. 이러한 기능성이 하드웨어 또는 소프트웨어로 구현될 것인지의 여부는 전체 시스템 상에 부여된 설계적인 제약사항 및 구체적인 적용방안에 따라 달라질 수 있다.
몇몇의 특정 실시예들이 첨부한 도면을 참조하여 설명되고 도시되었으나, 이러한 실시예들은 단지 예시적인 것일 뿐이며, 본 발명의 범위를 제한하지 않는다고 이해되어야 한다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 사람이라면 본 실시예들을 다양하게 변경하여 실시하는 것이 가능하므로, 본 발명은 본 명세서에서 도시되고 설명된 특정 구성 및 배치에 국한되지 않는다.
100 하부 합성 구조 102 유전 레이어
104 제1도전 레이어 또는 박막 106 제2도전 레이어 또는 박막
108 홀 110 도금 방지재
112 초과 또는 잔류 도금 방지재
114 상부 표면 116 하부 표면
118 인쇄회로기판(PCB) 120, 122 추가 레이어
124 관통홀 126 PCB의 상부 표면
128 PCB의 하부 표면 130 도금
300 코어 또는 하부 합성 구조 302 유전 레이어
304 제1도전 필름 306 제2도전 필름
308a 제1커버 레이어 308b 제2 커버 레이어
310a 제1도전 레이어 310b 제2도전 레이어
312 홀 314 도금 방지재
316 초과 또는 잔류 도금 방지재
318 인쇄회로기판(PCB) 320, 322 추가 레이어
324 관통홀 326 도금
328 PCB의 상부 표면 330 PCB의 하부 표면
500 하부 합성 구조 502 유전 레이어
504, 506 도전 레이어
508, 510 제거 가능 및/또는 박리 가능한 레이어
600 하부 합성 구조 602 유전 레이어
604 도전 레이어
608 제거 가능 및/또는 박리 가능한 레이어
700 코어 또는 하부 합성 구조 712 도금 방지 물질
714 제2도전 레이어
716 제거 가능 또는 박리 가능한 제2 커버 레이어

Claims (20)

  1. 제1도전 레이어의 제1 표면 상에 형성되거나 그와 결합된 박리 가능하거나 제거 가능한 제1커버 레이어를 포함하는 제1도전 필름;
    상기 제1도전 필름의 상기 제1도전 레이어와 결합된 유전 레이어;
    상기 제1커버 레이어, 상기 제1 도전 레이어 및 상기 유전 레이어를 관통하는 홀; 및
    상기 홀 내에 배치되고, 상기 제1 커버 레이어의 적어도 일 부분 상에 배치되는 도금 방지재; 를 포함하고,
    상기 제1커버 레이어의 두께는 20미크론(micron) 이하인 코어 또는 하부 합성 구조.
  2. 제1항에 있어서,
    제2도전 레이어의 제1 표면 상에 형성되거나 그와 결합된 박리 가능하거나 제거 가능한 제2커버 레이어를 포함하는 제2도전 필름; 을 더 포함하고,
    상기 유전 레이어는 상기 제2도전 필름의 상기 제2도전 레이어의 제2표면과 결합되는 코어 또는 하부 합성 구조.
  3. 제1항에 있어서,
    상기 제1도전 레이어는 상기 유전 레이어보다 얇게 형성되는 코어 또는 하부 합성 구조.
  4. 제3항에 있어서,
    상기 제1도전 레이어는 3미크론(micron)에서 210미크론 사이의 두께를 가지는 코어 또는 하부 합성 구조.
  5. 제3항에 있어서,
    상기 제1도전 레이어는 12미크론(micron)에서 35미크론 사이의 두께를 가지는 코어 또는 하부 합성 구조.
  6. 제1항에 있어서,
    상기 제1도전 레이어는 상기 유전 레이어 상에 형성되고, 이어서 상기 제1커버 레이어는 상기 제1도전 레이어와 결합되는 코어 또는 하부 합성 구조.
  7. 제1항에 있어서,
    상기 제1도전 레이어 및 상기 제1 커버 레이어는 상호 결합되고, 이어서 상기 유전 레이어와 결합되는 코어 또는 하부 합성 구조.
  8. 제1항에 있어서,
    상기 코어 또는 하부 합성 구조는 250밀리인치(mil)이하의 전체 두께를 가지는 코어 또는 하부 합성 구조.
  9. 제1항에 있어서,
    상기 유전 레이어는 에폭시(epoxy), 폴리이미드(polyimide), 폴리페닐린 에테르(polyphenylene ether (PPO)), 시아네이트 에스테르(cyanate ester), 탄화수소(hydrocarbon), 폴리테트라플루오로에틸렌(polytetrafluoroethylene (PTFE)), 비스말레이미드 트리아진(bismaleimide triazine (BT)), 페놀(phenol) 수지 또는 이러한 수지들의 혼합물 중 하나를 포함하는 코어 또는 하부 합성 구조.
  10. 제2항에 있어서,
    상기 제1커버 레이어 및 상기 제2커버 레이어는 금속박(metallic foil), 유기 필름(organic film), 또는 금속 또는 유기 코팅(metallic or organic coating) 중 하나인 코어 또는 하부 합성 구조.
  11. 제1항에 있어서,
    상기 제1커버 레이어는 상기 제1 도전 레이어와 결합하는 금속 박막인 코어 또는 하부 합성 구조.
  12. 제2항에 있어서,
    상기 제1커버 레이어 및 상기 제2 커버 레이어는 수지 레이어인 코어 또는 하부 합성 구조.
  13. 제1도전 레이어의 제1 표면 상에 형성되거나 그와 결합된 박리 가능하거나 제거 가능한 제1커버 레이어를 포함하는 제1도전 필름; 및 상기 제1도전 필름의 상기 제1도전 레이어와 결합된 유전 레이어; 를 포함하는 제1 코어 또는 하부 합성 구조를 형성하는 단계;
    상기 제1 코어 또는 하부 합성 구조 내에 상기 제1도전 필름 및 상기 유전 레이어를 관통하는 홀(hole)을 형성하는 단계;
    상기 제1 코어 또는 하부 합성 구조 내의 상기 홀 내부 및 상기 제1 커버 레이어의 적어도 일 부분 상에 배치되는 도금 방지재를 침전시키는 단계; 및
    상기 제1 커버 레이어를 제거하여 상기 제1코어 또는 하부 합성 구조의 상부 표면 상의 초과 또는 잔류 도금 방지재를 청소하는 단계;
    를 포함하고,
    상기 제1커버 레이어의 두께는 20미크론(micron) 이하인 적층 구조의 제작방법.
  14. 제13항에 있어서,
    상기 제1 코어 또는 하부 합성 구조 및 상기 도금 방지재를 관통하는 관통홀을 형성하는 단계; 및
    상기 관통 홀의 내부 표면을 도전 물질로 도금하여 분할 도금된 관통홀을 형성하는 단계; 를 더 포함하는 적층 구조의 제작방법.
  15. 제13항에 있어서,
    적어도 상기 제1도전 레이어를 패터닝하여 비아(via) 패드(pads), 안티패드(antipads), 및/또는 전기적 트레이스(electrical traces)를 형성하는 단계; 를 더 포함하는 적층 구조의 제작방법.
  16. 제13항에 있어서,
    하나 이상의 추가적인 유전 레이어 및 하나 이상의 추가적인 코어 또는 하부 합성 구조를 상기 제1코어 또는 하부 합성 구조에 적층하는 단계; 를 더 포함하는 적층 구조의 제작방법.
  17. 제13항에 있어서,
    상기 박리 가능하거나 제거 가능한 제1커버 레이어는 상기 제1 도전 레이어와 결합하는 금속 박막인 적층 구조의 제작방법.
  18. 제13항에 있어서,
    상기 제1도전 레이어는 3미크론(micron)에서 210미크론 사이의 두께를 가지는 적층 구조의 제작방법.
  19. 제13항에 있어서,
    상기 제1도전 레이어는 12미크론(micron)에서 35미크론 사이의 두께를 가지는 적층 구조의 제작방법.
  20. 제13항에 있어서,
    상기 제1코어 또는 하부 합성 구조는 제2도전 레이어 상에 형성된 박리 가능한 제2커버 레이어를 포함하고, 상기 제2도전 레이어는 상기 제1도전 필름을 마주 보는 표면 상에서 상기 제1 코어 또는 하부 합성 구조와 결합하는 적층 구조의 제작방법.
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